WO2023112574A1 - メモリ回路、およびｉｃチップ - Google Patents

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    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Definitions

  • the present disclosure relates to memory circuits.
  • a semiconductor memory device having memory cells is conventionally known.
  • a memory cell includes a memory transistor.
  • a memory transistor has a control gate and a floating gate. By applying a high voltage to the oxide film adjacent to the floating gate, electrons are injected into and extracted from the floating gate, thereby erasing and writing. program) (for example, Patent Document 1).
  • two (a pair of) memory cells constitute a complementary cell and one complementary cell stores 1-bit data in order to improve reliability.
  • both memory cells forming the complementary cell are in the erased state, and the data is undefined.
  • the present disclosure aims to provide a memory circuit that can effectively realize the function of checking the erased state of complementary cells.
  • the memory circuit according to the present disclosure is a memory circuit provided in an IC chip, a complementary cell having a first memory cell including a first memory transistor and a second memory cell including a second memory transistor; a reference cell including a reference transistor; a first terminal connectable to the gate of the first memory transistor and the gate of the second memory transistor and to which a first power supply voltage can be applied; a second terminal connectable to the gate of the reference transistor and to which a second power supply voltage can be applied; and a detection unit for detecting a magnitude relationship between the current flowing through the first memory cell or the second memory cell and the current flowing through the reference cell.
  • FIG. 1 is a diagram showing the configuration of a memory cell.
  • FIG. 2 is a diagram showing a vertical structure of a memory transistor.
  • FIG. 3A is a diagram showing a memory cell including memory transistors in a programmed state (written state).
  • FIG. 3B is a diagram showing a memory cell including a memory transistor in an erased state (erased state).
  • FIG. 4 is a diagram showing the relationship between gate voltage and drain current in the program state and erase state.
  • FIG. 5 shows a complementary cell.
  • FIG. 6 is a diagram showing data states (storage states) of complementary cells and gate voltage Vcg-drain current Id characteristics corresponding to each data state.
  • FIG. 7 is a schematic diagram showing the configuration of an IC chip having a memory circuit according to a comparative example.
  • FIG. 1 is a diagram showing the configuration of a memory cell.
  • FIG. 2 is a diagram showing a vertical structure of a memory transistor.
  • FIG. 3A is a diagram showing a
  • FIG. 8 is a diagram showing gate voltage Vg-drain current Id characteristics of the reference transistor and the memory transistor.
  • FIG. 9 is a schematic diagram illustrating an IC chip having a memory circuit according to an embodiment of the present disclosure;
  • FIG. 10 is a diagram showing the relationship between the threshold voltage and frequency in the erase state of the memory transistor.
  • FIG. 11 is a diagram showing gate voltage Vg-drain current Id characteristics of the reference transistor and the memory transistor.
  • FIG. 1 is a diagram showing the configuration of a memory cell MC.
  • the memory cell MC has a memory transistor MT and a selection transistor ST.
  • the memory transistor MT is an element configured by an NMOS transistor (N-channel MOSFET (metal-oxide-semiconductor field-effect transistor)) for storing data.
  • Memory transistor MT has a control gate Cg and a floating gate Fg.
  • the select transistor ST is an element configured by an NMOS transistor and used to select the memory transistor MT.
  • the source of the memory transistor MT is connected to the ground potential application terminal.
  • the drain of memory transistor MT is connected to the source of select transistor ST.
  • a drain of the select transistor ST is connected to the bit line BL.
  • Select transistor ST has a read gate Rg. On/off of the selection transistor ST is switched according to the voltage applied to the read gate Rg.
  • FIG. 2 is a diagram showing the vertical structure of the memory transistor MT.
  • a P well region PW is formed in the semiconductor substrate.
  • Two N+ regions are formed on the surface of P well region PW.
  • An oxide film Ox is formed directly above the channel region sandwiched between the two N+ regions.
  • a floating gate Fg is formed immediately above the oxide film Ox.
  • a control gate Cg (not shown) is arranged immediately above floating gate Fg.
  • FIG. 3A is a diagram showing a memory cell MC including a memory transistor MT in a programmed state (written state).
  • a gate voltage Vcg which is a high voltage negative voltage
  • Vcg a high voltage negative voltage
  • FIG. 3B is a diagram showing a memory cell MC including a memory transistor MT in an erased state (erased state).
  • a gate voltage Vcg which is a high positive voltage
  • Vcg a high positive voltage
  • FIG. 4 shows the gate voltage Vcg applied to the control gate Cg of the memory transistor MT in the programmed state PG and the erased state ER in a state where the select transistor ST is turned on by the gate voltage Vrg applied to the read gate Rg
  • FIG. 4 is a diagram showing a relationship with a drain current Id flowing through a memory transistor MT; As shown in FIG. 4, in the program state PG, the threshold voltage Vt has a negative value, and in the erase state ER, the threshold voltage Vt has a positive value.
  • a complementary cell CL has a first memory cell MC1 and a second memory cell MC2.
  • the first memory cell MC1 has a first selection transistor ST1 and a first memory transistor MT1.
  • the second memory cell MC2 has a second selection transistor ST2 and a second memory transistor MT2.
  • a first bit line BL1 is connected to the first selection transistor ST1.
  • a second bit line BL2 is connected to the second select transistor ST2.
  • Bit lines BL1 and BL2 are connected to a sense amplifier SA.
  • the sense amplifier SA detects a first drain current Id1 flowing through the first memory cell MC1 and a second 1-bit data DT is read by detecting the magnitude relationship of the second drain current Id2 flowing through the memory cell MC2.
  • FIG. 6 shows the data state (storage state) of the complementary cell CL and the gate voltage Vcg-drain current Id characteristic corresponding to each data state.
  • the solid line indicates the characteristics of the first memory transistor MT1
  • the dashed line indicates the characteristics of the second memory transistor MT2.
  • data "1” or “0” is stored in the complementary cell CL depending on which of the memory transistors MT1 and MT2 is switched from the erased state to the programmed state.
  • the complementary cell CL is set to an erased state by erasing the memory transistor in the programmed state.
  • FIG. 7 is a schematic diagram showing the configuration of an IC (integrated circuit) chip 10 having a memory circuit 1 according to a comparative example.
  • the memory circuit 1 corresponds to a memory functional block (memory IP (intellectual property core)) in the IC chip 10 .
  • the memory circuit 1 has a complementary cell CL, a reference cell 2 , a sense amplifier 3 , switches 41 and 42 , switches 51 and 52 and a switch 6 .
  • the memory circuit 1 has terminals 7 and 8 for establishing electrical connection with the outside of the circuit.
  • Circuits other than the memory circuit 1 in the IC chip 10 are not shown in FIG. 7, but can have any configuration.
  • the IC chip 10 has external terminals 9 for establishing electrical connection with the outside of the chip.
  • the complementary cell CL has a first memory cell MC1 and a second memory cell MC2, similar to the configuration described above.
  • the first memory cell MC1 has a first selection transistor ST1 and a first memory transistor MT1.
  • the second memory cell MC2 has a second selection transistor ST2 and a second memory transistor MT2.
  • Data "1" or "0" can be stored in the complementary cell CL.
  • FIG. 7 Only one bit of the complementary cell CL in the memory circuit 1 is shown in FIG. 7, a plurality of complementary cells CL are actually arranged as a memory cell array.
  • the first bit line BL1 connected to the first select transistor ST1 is connected to the first end of the switch 41.
  • a second bit line BL2 connected to the second select transistor ST2 is connected to the first end of the switch 42 .
  • Second terminals of the switches 41 and 42 are commonly connected to the first input terminal of the sense amplifier 3 .
  • the switches 41 and 42 are complementarily controlled to be turned on and off during the operation of the erased state confirmation function. That is, when the switch 41 is on, the switch 42 is off, and when the switch 41 is off, the switch 42 is on.
  • the control gate of the first memory transistor MT1 is connected to the first end of the switch 51.
  • a control gate of the second memory transistor MT2 is connected to the first terminal of the switch 52 .
  • Second ends of switches 51 and 52 are commonly connected to terminal 7 .
  • the switches 51 and 52 are complementarily controlled to be turned on and off during the operation of the erased state confirmation function. That is, when the switch 51 is on, the switch 52 is off, and when the switch 51 is off, the switch 52 is on.
  • the terminal 7 is connected to the external terminal 9.
  • the external terminal 9 is a terminal for applying a variable external voltage V9.
  • An external voltage V9 can be applied to the control gate of the first memory transistor MT1 when the switch 51 is on (the switch 52 is off), and an external voltage V9 can be applied to the control gate of the first memory transistor MT1 when the switch 52 is on (the switch 51 is off).
  • a voltage V9 can be applied to the control gate of the second memory transistor MT2.
  • the reference cell 2 has a reference selection switch 21 and a reference transistor 22 .
  • Reference selection switch 21 and reference transistor 22 are NMOS transistors.
  • a drain of the reference selection switch 21 is connected to the second input terminal of the sense amplifier 3 .
  • the source of reference selection switch 21 is connected to the drain of reference transistor 22 .
  • the source of the reference transistor 22 is connected to the ground potential application end.
  • the gate of the reference transistor 22 is connected to the first end of the switch 6.
  • a second end of switch 6 is connected to terminal 8 .
  • a power supply voltage Vcc can be applied to the terminal 8 .
  • the sense amplifier 3 determines whether the first drain current Id1 flowing through the first memory cell MC1 via the switch 41 or the second drain current Id2 flowing through the second memory cell MC2 via the switch 42 is larger or smaller than the reference drain current Id_ref. The relationship is detected, and the detection result is output as an amplifier output SAOUT.
  • a sense amplifier (not shown) for reading data from the complementary cells CL is provided in the memory circuit 1 separately from the sense amplifier 3 .
  • the switches 41 and 51 are turned on (the switches 42 and 52 are turned off), and the switch 6 is turned on.
  • FIG. 8 shows the gate voltage Vg-drain current Id characteristics of the reference transistor 22 and the memory transistors MT1 and MT2.
  • FIG. 8 shows the characteristics of the reference transistor 22 as the reference characteristics REF, and also shows the characteristics of the erase state ER and the program state PG of the memory transistors MT1 and MT2.
  • the threshold voltage Vt of the reference characteristic REF is a value between the threshold voltage Vt in the program state PG and the threshold voltage Vt in the erase state ER.
  • the initial value is a value between the power supply voltage Vcc and the threshold voltage Vt in the erase state ER.
  • the sense amplifier 3 detects the reference drain current Id_ref>the first drain current Id1, and outputs the amplifier output SAOUT. In this case, while the external voltage V9 is gradually increased from the initial value, the sense amplifier 3 detects the magnitude relationship of the drain current.
  • the magnitude relationship of the drain current detected by the sense amplifier 3 is reversed at a certain value of the external voltage V9 (that is, Id_ref ⁇ Id1), the erase state ER is changed according to the external voltage V9 at that time. A threshold voltage Vt is identified. The magnitude relationship of the drain current is reversed at the external voltage V9 shown in FIG.
  • the sense amplifier 3 detects Id1>Id_ref when the initial value of the external voltage V9 is applied, it is detected that the first memory transistor MT1 is in the programmed state PG.
  • the sense amplifier 3 detects the magnitude relationship between the reference drain current Id_ref and the second drain current Id2. This makes it possible to detect the threshold voltage Vt in the erased or programmed state of the second memory transistor MT2 and in the erased state.
  • FIG. 9 is a schematic diagram showing an IC chip 100 having a memory circuit 11 according to an embodiment of the present disclosure.
  • the difference between the memory circuit 11 and the memory circuit 1 (FIG. 7) according to the comparative example is that the terminals 7 and 8 are commonly connected to the application terminal of the power supply voltage Vcc. Accordingly, the IC chip 100 does not have the external terminals 9 provided in the IC chip 10 according to the comparative example.
  • FIG. 10 shows the relationship between the threshold voltage Vt and the frequency in the erase state ER of the memory transistors MT1 and MT2. Note that the frequency has a maximum value at the point where it intersects the axis of the threshold voltage Vt. As shown in FIG. 10, the power supply voltage Vcc is lower than the minimum value Vt_min of the threshold voltage Vt in the erase state ER. That is, the threshold voltage Vt in the erase state ER is ensured to be equal to or higher than the power supply voltage Vcc.
  • the operation of the erased state confirmation function by the memory circuit 11 will be described.
  • the erased state is confirmed for each of the memory cells MC1 and MC2.
  • the switches 41 and 51 are turned on (the switches 42 and 52 are turned off), and the switch 6 is turned on.
  • FIG. 11 shows the gate voltage Vg-drain current Id characteristics of the reference transistor 22 and the memory transistors MT1 and MT2.
  • FIG. 11 shows the characteristics of the reference transistor 22 as the reference characteristics REF, and also shows the characteristics of the erase state ER and the program state PG of the memory transistors MT1 and MT2.
  • the threshold voltage Vt of the reference characteristic REF is a value between the threshold voltage Vt in the program state PG and the threshold voltage Vt in the erase state ER. Also, the threshold voltage Vt of the reference characteristic REF is lower than the power supply voltage Vcc.
  • the reference drain current Id_ref corresponding to the reference characteristic REF flows through the reference cell 2 as shown in FIG.
  • the power supply voltage Vcc is applied to the control gate of the first memory transistor MT1. Since the power supply voltage Vcc is lower than the threshold voltage Vt in the erase state ER, the first drain current Id1 flowing through the first memory cell MC1 becomes zero when the first memory transistor MT is in the erase state ER. Therefore, when Id1 ⁇ Id_ref is detected by the sense amplifier 3, it is detected that the first memory transistor MT1 is in the erase state ER. As shown in FIG.
  • the erase state can be detected because the power supply voltage Vcc is lower than the threshold voltage Vt.
  • the sense amplifier 3 senses Id1>Id_ref to detect the programmed state PG.
  • the erase state or program state of the first memory cell MC1 can be detected.
  • the switches 42 and 52 are turned on (the switches 41 and 51 are turned off), the switch 6 is turned on, and the sense amplifier 3 is turned on as described above. to detect the magnitude relationship between the reference drain current Id_ref and the second drain current Id2.
  • the erased state confirmation function is realized by applying the power supply voltage Vcc to the terminal 7, the operation of the erased state confirmation function can be simplified. It becomes unnecessary to provide such an external terminal 9 on the IC chip 100 .
  • the terminals 7 and 8 are separate terminals in the configuration of FIG. 9, but they may be configured as a common terminal to which the power supply voltage Vcc can be applied. However, using separate terminals allows the configuration of the memory circuit 1 in the comparative example to be diverted.
  • the memory circuit (11) is a memory circuit provided in the IC chip (100), a complementary cell (CL) having a first memory cell (MC1) including a first memory transistor (MT1) and a second memory cell (MC2) including a second memory transistor (MT2); a reference cell (2) comprising a reference transistor (22); a first terminal (7) connectable to the gate of the first memory transistor and the gate of the second memory transistor and to which a first power supply voltage (Vcc) can be applied; a second terminal (8) connectable to the gate of the reference transistor and to which a second supply voltage (Vcc) can be applied; A detection unit (3) for detecting a magnitude relationship between the current flowing through the first memory cell or the second memory cell and the current flowing through the reference cell (first configuration).
  • the first power supply voltage and the second power supply voltage may be the same power supply voltage (second configuration).
  • the first terminal and the second terminal may be configured as separate terminals (third configuration).
  • the reference cell (2) may include a reference selection transistor (21) connected to the reference transistor (22) (fourth configuration). ).
  • the memory transistor is arranged between the gates of the first memory transistor (MT1) and the gates of the second memory transistor (MT2) and the first terminal (7). It is good also as a structure provided with the 1st switch (51, 52) which is connected (5th structure).
  • the configuration may include a second switch (6) arranged between the gate of the reference transistor (22) and the second terminal (8). (Sixth configuration).
  • a third switch (41) having a first end connected to a first bit line (BL1) connected to the first memory cell (MC1); , a fourth switch (42) having a first end connected to a second bit line (BL2) connected to the second memory cell (MC2), the second end of the third switch and the The second end of the fourth switch may be configured to be commonly connected to the input end of the detection section (3) (seventh configuration).
  • an IC chip (100) includes a memory circuit (11) having any one of the configurations described above.
  • the present disclosure can be used for memory circuits for various purposes.

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Abstract

メモリ回路（１１）は、ＩＣチップ（１００）に設けられるメモリ回路であって、第１メモリトランジスタ（ＭＴ１）を含む第１メモリセル（ＭＣ１）と、第２メモリトランジスタ（ＭＴ２）を含む第２メモリセル（ＭＣ２）と、を有する相補型セル（ＣＬ）と、基準トランジスタ（２２）を含む基準セル（２）と、前記第１メモリトランジスタのゲートおよび前記第２メモリトランジスタのゲートに接続可能であり、かつ第１電源電圧（Ｖｃｃ）を印加可能である第１端子（７）と、前記基準トランジスタのゲートに接続可能であり、かつ第２電源電圧（Ｖｃｃ）を印加可能である第２端子（８）と、前記第１メモリセルまたは前記第２メモリセルに流れる電流と、前記基準セルに流れる電流との大小関係を検知する検知部（３）と、を備える。

Description

メモリ回路、およびＩＣチップ
　本開示は、メモリ回路に関する。
　従来、メモリセルを有する半導体メモリ装置が知られている。メモリセルは、メモリトランジスタを含む。メモリトランジスタには、コントロールゲートおよびフローティングゲートを有し、上記フローティングゲートに隣接した酸化膜に高電圧を印加することでフローティングゲートに対して電子の注入・引き抜きを行い、消去（イレース）・書き込み（プログラム）を行うものがある（例えば特許文献１）。
特開２０１７－１７４４８５号公報
　半導体メモリ装置においては、信頼性を向上させるために、２つの（一対の）メモリセルにより相補型セルを構成し、１つの相補型セルにより１ビットのデータを記憶するものがある。相補型セルにおけるデータの消去状態では、相補型セルを構成する両方のメモリセルが消去状態となり、データとしては不定となる。このような相補型セルの消去状態を確認する機能が要望されている。
　上記状況に鑑み、本開示は、相補型セルの消去状態を確認する機能を効果的に実現できるメモリ回路を提供することを目的とする。
　例えば、本開示に係るメモリ回路は、ＩＣチップに設けられるメモリ回路であって、
　第１メモリトランジスタを含む第１メモリセルと、第２メモリトランジスタを含む第２メモリセルと、を有する相補型セルと、
　基準トランジスタを含む基準セルと、
　前記第１メモリトランジスタのゲートおよび前記第２メモリトランジスタのゲートに接続可能であり、かつ第１電源電圧を印加可能である第１端子と、
　前記基準トランジスタのゲートに接続可能であり、かつ第２電源電圧を印加可能である第２端子と、
　前記第１メモリセルまたは前記第２メモリセルに流れる電流と、前記基準セルに流れる電流との大小関係を検知する検知部と、を備える構成としている。
　本開示に係るメモリ回路によれば、相補型セルの消去状態を確認する機能を効果的に実現できる。
図１は、メモリセルの構成を示す図である。 図２は、メモリトランジスタの縦構造を示す図である。 図３Ａは、プログラム状態（書き込み状態）としたメモリトランジスタを含むメモリセルを示す図である。 図３Ｂは、イレース状態（消去状態）としたメモリトランジスタを含むメモリセルを示す図である。 図４は、プログラム状態とイレース状態におけるゲート電圧とドレイン電流との関係を示す図である。 図５は、相補型セルを示す図である。 図６は、相補型セルのデータ状態（記憶状態）と、各データ状態に対応するゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す図である。 図７は、比較例に係るメモリ回路を有するＩＣチップの構成を示す概略図である。 図８は、基準トランジスタおよびメモリトランジスタのゲート電圧Ｖｇ－ドレイン電流Ｉｄの特性を示す図である。 図９は、本開示の実施形態に係るメモリ回路を有するＩＣチップを示す概略図である。 図１０は、メモリトランジスタのイレース状態での閾値電圧と頻度との関係を示す図である。 図１１は、基準トランジスタおよびメモリトランジスタのゲート電圧Ｖｇ－ドレイン電流Ｉｄの特性を示す図である。
　以下に、本開示の例示的な実施形態について図面を参照して説明する。
＜１．相補型セル＞
　図１は、メモリセルＭＣの構成を示す図である。メモリセルＭＣは、メモリトランジスタＭＴと、選択トランジスタＳＴと、を有する。メモリトランジスタＭＴは、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor  field-effect  transistor））により構成され、データを記憶するための素子である。メモリトランジスタＭＴは、コントロールゲートＣｇと、フローティングゲートＦｇと、を有する。
　選択トランジスタＳＴは、ＮＭＯＳトランジスタにより構成され、メモリトランジスタＭＴを選択するための素子である。メモリトランジスタＭＴのソースは、グランド電位の印加端に接続される。メモリトランジスタＭＴのドレインは、選択トランジスタＳＴのソースに接続される。選択トランジスタＳＴのドレインは、ビットラインＢＬに接続される。選択トランジスタＳＴは、リードゲートＲｇを有する。リードゲートＲｇに印加される電圧に応じて選択トランジスタＳＴのオンオフが切り替えられる。
　図２は、メモリトランジスタＭＴの縦構造を示す図である。図２に示すように、半導体基板においてＰウェル領域ＰＷが形成される。Ｐウェル領域ＰＷの表面には、２つのＮ＋領域が形成される。２つのＮ＋領域に挟まれるチャネル領域の直上に酸化膜Ｏｘが形成される。酸化膜Ｏｘの直上にはフローティングゲートＦｇが形成される。フローティングゲートＦｇの直上に図示しないコントロールゲートＣｇが配置される。
　図３Ａは、プログラム状態（書き込み状態）としたメモリトランジスタＭＴを含むメモリセルＭＣを示す図である。コントロールゲートＣｇに高電圧の負電圧であるゲート電圧Ｖｃｇを印加することで、図３Ａに示すように、フローティングゲートＦｇから電子が引き抜かれ、フローティングゲートＦｇは正孔リッチの状態となる。この状態がプログラム状態となる。
　一方、図３Ｂは、イレース状態（消去状態）としたメモリトランジスタＭＴを含むメモリセルＭＣを示す図である。コントロールゲートＣｇに高電圧の正電圧であるゲート電圧Ｖｃｇを印加することで、図３Ｂに示すように、フローティングゲートＦｇに電子が注入され、フローティングゲートＦｇは電子リッチの状態となる。この状態がイレース状態となる。
　図４には、リードゲートＲｇに印加するゲート電圧Ｖｒｇにより選択トランジスタＳＴをオン状態とした状態で、プログラム状態ＰＧ、イレース状態ＥＲとしたメモリトランジスタＭＴのコントロールゲートＣｇに印加するゲート電圧Ｖｃｇと、メモリトランジスタＭＴに流れるドレイン電流Ｉｄとの関係を示す図である。図４に示すように、プログラム状態ＰＧでは、閾値電圧Ｖｔが負の値となり、イレース状態ＥＲでは、閾値電圧Ｖｔが正の値となる。
　このようなプログラム状態とイレース状態の特性により、コントロールゲートＣｇに読み出し用のゲート電圧Ｖｃｇを印加すると、プログラム状態とイレース状態とでドレイン電流Ｉｄの大小が現れることになる。従って、選択トランジスタＳＴをオン状態としたうえでコントロールゲートＣｇに読み出し用のゲート電圧Ｖｃｇを印加することで、ビットラインＢＬにドレインＩｄが流れ、ドレイン電流Ｉｄの大小によりデータを読み出すことが可能となる。
　本開示の実施形態においては、図５に示すように、メモリセルを２つ並べていわゆる相補型のメモリセル（相補型セル）を構成する。相補型セルＣＬは、第１メモリセルＭＣ１と第２メモリセルＭＣ２を有する。第１メモリセルＭＣ１は、第１選択トランジスタＳＴ１と第１メモリトランジスタＭＴ１を有する。第２メモリセルＭＣ２は、第２選択トランジスタＳＴ２と第２メモリトランジスタＭＴ２を有する。第１選択トランジスタＳＴ１には、第１ビットラインＢＬ１が接続される。第２選択トランジスタＳＴ２には、第２ビットラインＢＬ２が接続される。ビットラインＢＬ１，ＢＬ２は、センスアンプＳＡに接続される。センスアンプＳＡは、選択トランジスタＳＴ１，ＳＴ２がオン状態、かつメモリセルＭＴ１，ＭＴ２のコントロールゲートに読み出し用のゲート電圧を印加した状態で、第１メモリセルＭＣ１に流れる第１ドレイン電流Ｉｄ１と第２メモリセルＭＣ２に流れる第２ドレイン電流Ｉｄ２の大小関係を検知することで、１ビット分のデータＤＴを読み出す。
　図６は、相補型セルＣＬのデータ状態（記憶状態）と、各データ状態に対応するゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す。なお、図６において、実線は、第１メモリトランジスタＭＴ１の特性を示し、破線は、第２メモリトランジスタＭＴ２の特性を示す。
　図６に示すように、メモリトランジスタＭＴ１，ＭＴ２ともにイレース状態ＥＲとした場合は、センスアンプＳＡで読み出されるデータＤＴは不定となり、相補型セルＣＬが消去状態となる。
　第１メモリトランジスタＭＴ１をプログラム状態、第２メモリトランジスタＭＴ２をイレース状態ＥＲとした場合は、第１ドレイン電流Ｉｄ１＞第２ドレイン電流Ｉｄ２となるため、センスアンプＳＡによりデータＤＴ＝“１”が読み出される。すなわち、相補型セルＣＬにデータ“１”が記憶された状態となる。
　第２メモリトランジスタＭＴ２をプログラム状態、第１メモリトランジスタＭＴ１をイレース状態ＥＲとした場合は、第１ドレイン電流Ｉｄ１＜第２ドレイン電流Ｉｄ２となるため、センスアンプＳＡによりデータＤＴ＝“０”が読み出される。すなわち、相補型セルＣＬにデータ“０”が記憶された状態となる。
　図６に示すように、消去状態からメモリトランジスタＭＴ１，ＭＴ２のどちらをプログラム状態にするかによって、相補型セルＣＬにデータ“１”または“０”が記憶される。データ“１”または“０”の記憶状態において、プログラム状態のメモリトランジスタをイレース状態にすることで、相補型セルＣＬは消去状態とされる。
＜２．比較例＞
　次に、上記のような相補型セルＣＬにおける消去状態を確認する機能（消去状態確認機能）について説明する。ここではまず、本開示の実施形態との対比のための比較例について述べる。図７は、比較例に係るメモリ回路１を有するＩＣ（integrated　circuit）チップ１０の構成を示す概略図である。
　メモリ回路１は、ＩＣチップ１０におけるメモリ機能ブロック（メモリＩＰ（intellectual　property　core））に相当する。メモリ回路１は、相補型セルＣＬと、基準セル２と、センスアンプ３と、スイッチ４１，４２と、スイッチ５１，５２と、スイッチ６と、を有する。メモリ回路１は、回路外部との電気的接続を確立するための端子７，８を有する。
　ＩＣチップ１０におけるメモリ回路１以外の回路については、図７に図示していないが、任意の構成をとることができる。ＩＣチップ１０は、チップ外部との電気的接続を確立するための外部端子９を有する。
　相補型セルＣＬは、先述した構成と同様に、第１メモリセルＭＣ１と、第２メモリセルＭＣ２と、を有する。第１メモリセルＭＣ１は、第１選択トランジスタＳＴ１と、第１メモリトランジスタＭＴ１と、を有する。第２メモリセルＭＣ２は、第２選択トランジスタＳＴ２と、第２メモリトランジスタＭＴ２と、を有する。相補型セルＣＬには、データ“１”または“０”のデータを記憶可能である。なお、図７では、メモリ回路１における相補型セルＣＬを１ビット分のみ図示しているが、実際にはメモリセルアレイとして複数配置される。
　第１選択トランジスタＳＴ１に接続される第１ビットラインＢＬ１は、スイッチ４１の第１端に接続される。第２選択トランジスタＳＴ２に接続される第２ビットラインＢＬ２は、スイッチ４２の第１端に接続される。スイッチ４１，４２の第２端は、センスアンプ３の第１入力端に共通接続される。スイッチ４１，４２は、消去状態確認機能の動作時には、相補的にオンオフを制御される。すなわち、スイッチ４１がオン状態のときにスイッチ４２はオフ状態であり、スイッチ４１がオフ状態のときにスイッチ４２はオン状態である。
　第１メモリトランジスタＭＴ１のコントロールゲートは、スイッチ５１の第１端に接続される。第２メモリトランジスタＭＴ２のコントロールゲートは、スイッチ５２の第１端に接続される。スイッチ５１，５２の第２端は、端子７に共通接続される。スイッチ５１，５２は、消去状態確認機能の動作時には、相補的にオンオフを制御される。すなわち、スイッチ５１がオン状態のときにスイッチ５２はオフ状態であり、スイッチ５１がオフ状態のときにスイッチ５２はオン状態である。
　端子７は、外部端子９に接続される。外部端子９は、可変の外部電圧Ｖ９を印加するための端子である。スイッチ５１がオン状態（スイッチ５２がオフ状態）の場合、外部電圧Ｖ９を第１メモリトランジスタＭＴ１のコントロールゲートに印加することができ、スイッチ５２がオン状態（スイッチ５１がオフ状態）の場合、外部電圧Ｖ９を第２メモリトランジスタＭＴ２のコントロールゲートに印加することができる。
　基準セル２は、基準選択スイッチ２１と、基準トランジスタ２２と、を有する。基準選択スイッチ２１および基準トランジスタ２２は、ＮＭＯＳトランジスタである。基準選択スイッチ２１のドレインは、センスアンプ３の第２入力端に接続される。基準選択スイッチ２１のソースは、基準トランジスタ２２のドレインに接続される。基準トランジスタ２２のソースは、グランド電位の印加端に接続される。
　基準トランジスタ２２のゲートは、スイッチ６の第１端に接続される。スイッチ６の第２端は、端子８に接続される。端子８には、電源電圧Ｖｃｃを印加可能である。基準選択スイッチ２１をオン状態とし、スイッチ６をオン状態とした場合に、基準トランジスタ２２のゲートに電源電圧Ｖｃｃが印加されることで、基準トランジスタ２２の特性に応じた基準ドレイン電流Ｉｄ_ｒｅｆが基準セル２に流れる。
　センスアンプ３は、スイッチ４１を介して第１メモリセルＭＣ１に流れる第１ドレイン電流Ｉｄ１、またはスイッチ４２を介して第２メモリセルＭＣ２に流れる第２ドレイン電流Ｉｄ２と、基準ドレイン電流Ｉｄ_ｒｅｆとの大小関係を検知し、検知結果をアンプ出力ＳＡＯＵＴとして出力する。なお、相補型セルＣＬからデータを読み出すためのセンスアンプ（不図示）は、センスアンプ３とは別途にメモリ回路１に設けられる。
　次に、上記のような構成のメモリ回路１による消去状態確認機能の動作について説明する。相補型セルＣＬの消去状態を確認するには、メモリセルＭＣ１，ＭＣ２の双方がイレース状態であるかを確認する必要がある。メモリ回路１においては、メモリセルＭＣ１，ＭＣ２の片方ずつイレース状態が確認される。
　第１メモリセルＭＣ１のイレース状態を確認する場合、スイッチ４１，５１がオン状態（スイッチ４２，５２がオフ状態）とされ、スイッチ６はオン状態とされる。
　ここで、図８には、基準トランジスタ２２およびメモリトランジスタＭＴ１，ＭＴ２のゲート電圧Ｖｇ－ドレイン電流Ｉｄの特性を示す。図８においては、基準トランジスタ２２の特性を基準特性ＲＥＦとして示すとともに、メモリトランジスタＭＴ１，ＭＴ２のイレース状態ＥＲの特性およびプログラム状態ＰＧの特性を示す。基準特性ＲＥＦの閾値電圧Ｖｔは、プログラム状態ＰＧでの閾値電圧Ｖｔとイレース状態ＥＲでの閾値電圧Ｖｔとの間の値である。
　基準トランジスタ２２のゲートに電源電圧Ｖｃｃが印加されることで、図８に示すように、基準セル２には基準特性ＲＥＦに応じた基準ドレイン電流Ｉｄ_ｒｅｆが流れる。一方、外部端子９に外部電圧Ｖ９を初期値から増加させて印加する。当該初期値は、電源電圧Ｖｃｃとイレース状態ＥＲでの閾値電圧Ｖｔとの間の値である。
　まず、上記初期値の外部電圧Ｖ９を外部端子９に印加した場合、メモリトランジスタＭＴ１がイレース状態ＥＲであれば、第１メモリセルＭＣ１に流れる第１ドレイン電流Ｉｄ１はゼロである。従って、センスアンプ３は、基準ドレイン電流Ｉｄ_ｒｅｆ＞第１ドレイン電流Ｉｄ１を検知して、アンプ出力ＳＡＯＵＴを出力する。この場合、外部電圧Ｖ９を初期値から徐々に増加しつつ、センスアンプ３によりドレイン電流の大小関係を検知する。そして、或る外部電圧Ｖ９の値のときに、センスアンプ３により検知されるドレイン電流の大小関係が逆転した場合（すなわちＩｄ_ｒｅｆ＜Ｉｄ１）、そのときの外部電圧Ｖ９に応じてイレース状態ＥＲでの閾値電圧Ｖｔが特定される。図８で示す外部電圧Ｖ９でドレイン電流の大小関係が逆転する。
　このように、本比較例においては、可変の外部電圧Ｖ９を印加することで、第１メモリトランジスタＭＴ１がイレース状態ＥＲであること、およびイレース状態ＥＲでの閾値電圧Ｖｔを検知することができる。これにより、第１メモリトランジスタＭＴ１の特性のばらつきに応じた閾値電圧Ｖｔを検知できる。なお、外部電圧Ｖ９の初期値を印加したときに、センスアンプ３によりＩｄ１＞Ｉｄ_ｒｅｆが検知された場合は、第１メモリトランジスタＭＴ１がプログラム状態ＰＧであることが検知される。
　一方、第２メモリセルＭＣ２のイレース状態を確認する場合は、スイッチ４２，５２がオン状態（スイッチ４１，５１がオフ状態）とされ、スイッチ６はオン状態とされ、先述と同様に外部電圧Ｖ９を初期値から増加させつつ、センスアンプ３により基準ドレイン電流Ｉｄ_ｒｅｆと第２ドレイン電流Ｉｄ２との大小関係を検知する。これにより、第２メモリトランジスタＭＴ２のイレース状態またはプログラム状態、およびイレース状態での閾値電圧Ｖｔを検知することができる。第１メモリセルＭＣ１と第２メモリセルＭＣ２の双方がイレース状態であった場合に、相補型セルＣＬが消去状態であると判定される。
　しかしながら、本比較例においては、消去状態確認機能の動作が複雑であること、およびＩＣチップ１０に外部端子９を設ける必要があるといった課題があった。
＜３．本開示の実施形態＞
　上記のような比較例における課題を解決すべく、以下説明する本開示の実施形態が実施される。図９は、本開示の実施形態に係るメモリ回路１１を有するＩＣチップ１００を示す概略図である。
　メモリ回路１１の比較例に係るメモリ回路１（図７）との相違点は、端子７，８が電源電圧Ｖｃｃの印加端に共通接続されていることである。これにより、ＩＣチップ１００においては、比較例に係るＩＣチップ１０に設けた外部端子９を設けていない。
　図１０には、メモリトランジスタＭＴ１，ＭＴ２のイレース状態ＥＲでの閾値電圧Ｖｔと頻度との関係を示す。なお、頻度は、閾値電圧Ｖｔの軸と交差する点で最大値となる。図１０に示すように、イレース状態ＥＲでの閾値電圧Ｖｔの最小値Ｖｔ_ｍｉｎよりも電源電圧Ｖｃｃは低い。すなわち、イレース状態ＥＲでの閾値電圧Ｖｔは、電源電圧Ｖｃｃ以上に確保されている。
　ここで、メモリ回路１１による消去状態確認機能の動作について説明する。相補型セルＣＬの消去状態を確認するには、メモリセルＭＣ１，ＭＣ２の双方がイレース状態であるかを確認する必要がある。メモリ回路１１においては、メモリセルＭＣ１，ＭＣ２の片方ずつイレース状態が確認される。
　第１メモリセルＭＣ１のイレース状態を確認する場合、スイッチ４１，５１がオン状態（スイッチ４２，５２がオフ状態）とされ、スイッチ６はオン状態とされる。
　ここで、図１１には、基準トランジスタ２２およびメモリトランジスタＭＴ１，ＭＴ２のゲート電圧Ｖｇ－ドレイン電流Ｉｄの特性を示す。図１１においては、基準トランジスタ２２の特性を基準特性ＲＥＦとして示すとともに、メモリトランジスタＭＴ１，ＭＴ２のイレース状態ＥＲの特性およびプログラム状態ＰＧの特性を示す。基準特性ＲＥＦの閾値電圧Ｖｔは、プログラム状態ＰＧでの閾値電圧Ｖｔとイレース状態ＥＲでの閾値電圧Ｖｔとの間の値である。また、基準特性ＲＥＦの閾値電圧Ｖｔは、電源電圧Ｖｃｃよりも低い。
　基準トランジスタ２２のゲートに電源電圧Ｖｃｃが印加されることで、図１１に示すように、基準セル２には基準特性ＲＥＦに応じた基準ドレイン電流Ｉｄ_ｒｅｆが流れる。一方、端子７に電源電圧Ｖｃｃが印加されることで、第１メモリトランジスタＭＴ１のコントロールゲートに電源電圧Ｖｃｃが印加される。電源電圧Ｖｃｃがイレース状態ＥＲでの閾値電圧Ｖｔよりも低いため、第１メモリトランジスタＭＴがイレース状態ＥＲであれば、第１メモリセルＭＣ１に流れる第１ドレイン電流Ｉｄ１はゼロとなる。従って、センスアンプ３によりＩｄ１＜Ｉｄ_ｒｅｆが検知されることで、第１メモリトランジスタＭＴ１がイレース状態ＥＲであることが検知される。先述した図１０に示すように、イレース状態ＥＲでの閾値電圧Ｖｔがばらついても、電源電圧Ｖｃｃは閾値電圧Ｖｔより低いため、イレース状態であることを検知できる。一方、第１メモリトランジスタＭＴ１がプログラム状態ＰＧである場合は、センスアンプ３によりＩｄ１＞Ｉｄ_ｒｅｆが検知されることで、プログラム状態ＰＧが検知される。
　このように、本実施形態では、端子７，８に電源電圧Ｖｃｃを印加することで、第１メモリセルＭＣ１のイレース状態またはプログラム状態を検知できる。一方、第２メモリセルＭＣ２のイレース状態を確認する場合は、スイッチ４２，５２がオン状態（スイッチ４１，５１がオフ状態）とされ、スイッチ６はオン状態とされ、先述と同様にセンスアンプ３により基準ドレイン電流Ｉｄ_ｒｅｆと第２ドレイン電流Ｉｄ２との大小関係を検知する。
　このように、本実施形態では、端子７に電源電圧Ｖｃｃを印加することで消去状態確認機能を実現しているため、消去状態確認機能の動作を簡易化することができ、さらに、比較例のような外部端子９をＩＣチップ１００に設ける必要がなくなる。なお、本実施形態において、図９の構成では、端子７，８は別個の端子としているが、電源電圧Ｖｃｃを印加可能な共通の端子で構成してもよい。ただし、別個の端子とするほうが、比較例におけるメモリ回路１の構成を流用できる。
＜４．その他＞
　なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
＜５．付記＞
　以上の通り、例えば、本開示の一態様に係るメモリ回路（１１）は、ＩＣチップ（１００）に設けられるメモリ回路であって、
　第１メモリトランジスタ（ＭＴ１）を含む第１メモリセル（ＭＣ１）と、第２メモリトランジスタ（ＭＴ２）を含む第２メモリセル（ＭＣ２）と、を有する相補型セル（ＣＬ）と、
　基準トランジスタ（２２）を含む基準セル（２）と、
　前記第１メモリトランジスタのゲートおよび前記第２メモリトランジスタのゲートに接続可能であり、かつ第１電源電圧（Ｖｃｃ）を印加可能である第１端子（７）と、
　前記基準トランジスタのゲートに接続可能であり、かつ第２電源電圧（Ｖｃｃ）を印加可能である第２端子（８）と、
　前記第１メモリセルまたは前記第２メモリセルに流れる電流と、前記基準セルに流れる電流との大小関係を検知する検知部（３）と、を備える構成としている（第１の構成）。
　また、上記第１の構成において、前記第１電源電圧と前記第２電源電圧は、同一の電源電圧である構成としてもよい（第２の構成）。
　また、上記第２の構成において、前記第１端子と前記第２端子は、別個の端子である構成としてもよい（第３の構成）。
　また、上記第１から第３のいずれかの構成において、前記基準セル（２）は、前記基準トランジスタ（２２）に接続される基準選択トランジスタ（２１）を含む構成としてもよい（第４の構成）。
　また、上記第１から第４のいずれかの構成において、前記第１メモリトランジスタ（ＭＴ１）のゲートおよび前記第２メモリトランジスタ（ＭＴ２）のゲートと、前記第１端子（７）との間に配置される第１スイッチ（５１，５２）を備える構成としてもよい（第５の構成）。
　また、上記第１から第５のいずれかの構成において、前記基準トランジスタ（２２）のゲートと前記第２端子（８）との間に配置される第２スイッチ（６）を備える構成としてもよい（第６の構成）。
　また、上記第１から第６のいずれかの構成において、前記第１メモリセル（ＭＣ１）に接続される第１ビットライン（ＢＬ１）に接続される第１端を有する第３スイッチ（４１）と、前記第２メモリセル（ＭＣ２）に接続される第２ビットライン（ＢＬ２）に接続される第１端を有する第４スイッチ（４２）と、を備え、前記第３スイッチの第２端と前記第４スイッチの第２端は、前記検知部（３）の入力端に共通接続される構成としてもよい（第７の構成）。
　また、本開示の一態様に係るＩＣチップ（１００）は、上記いずれかの構成のメモリ回路（１１）を備える。
　本開示は、各種用途のメモリ回路に利用することが可能である。
　　　１　　　メモリ回路
　　　２　　　基準セル
　　　３　　　センスアンプ
　　　６　　　スイッチ
　　　７，８　　　端子
　　　９　　　外部端子
　　　１０　　　ＩＣチップ
　　　１１　　　メモリ回路
　　　２１　　　基準選択スイッチ
　　　２２　　　基準トランジスタ
　　　４１，４２　　スイッチ
　　　５１，５２　　スイッチ
　　　１００　　　ＩＣチップ
　　　ＢＬ　　　ビットライン
　　　ＢＬ１　　　第１ビットライン
　　　ＢＬ２　　　第２ビットライン
　　　ＣＬ　　　相補型セル
　　　Ｃｇ　　　コントロールゲート
　　　Ｆｇ　　　フローティングゲート
　　　ＭＣ　　　メモリセル
　　　ＭＣ１　　　第１メモリセル
　　　ＭＣ２　　　第２メモリセル
　　　ＭＴ　　　メモリトランジスタ
　　　ＭＴ１　　　第１メモリトランジスタ
　　　ＭＴ２　　　第２メモリトランジスタ
　　　Ｏｘ　　　酸化膜
　　　ＰＷ　　　Ｐウェル領域
　　　Ｒｇ　　　リードゲート
　　　ＳＡ　　　センスアンプ
　　　ＳＴ　　　選択トランジスタ
　　　ＳＴ１　　　第１選択トランジスタ
　　　ＳＴ２　　　第２選択トランジスタ

Claims (8)

  1. 　ＩＣチップに設けられるメモリ回路であって、
    　第１メモリトランジスタを含む第１メモリセルと、第２メモリトランジスタを含む第２メモリセルと、を有する相補型セルと、
    　基準トランジスタを含む基準セルと、
    　前記第１メモリトランジスタのゲートおよび前記第２メモリトランジスタのゲートに接続可能であり、かつ第１電源電圧を印加可能である第１端子と、
    　前記基準トランジスタのゲートに接続可能であり、かつ第２電源電圧を印加可能である第２端子と、
    　前記第１メモリセルまたは前記第２メモリセルに流れる電流と、前記基準セルに流れる電流との大小関係を検知する検知部と、
    　を備える、メモリ回路。
  2. 　前記第１電源電圧と前記第２電源電圧は、同一の電源電圧である、請求項１に記載のメモリ回路。
  3. 　前記第１端子と前記第２端子は、別個の端子である、請求項２に記載のメモリ回路。
  4. 　前記基準セルは、前記基準トランジスタに接続される基準選択トランジスタを含む、請求項１から請求項３のいずれか１項に記載のメモリ回路。
  5. 　前記第１メモリトランジスタのゲートおよび前記第２メモリトランジスタのゲートと、前記第１端子との間に配置される第１スイッチを備える、請求項１から請求項４のいずれか１項に記載のメモリ回路。
  6. 　前記基準トランジスタのゲートと前記第２端子との間に配置される第２スイッチを備える、請求項１から請求項５のいずれか１項に記載のメモリ回路。
  7. 　前記第１メモリセルに接続される第１ビットラインに接続される第１端を有する第３スイッチと、
    　前記第２メモリセルに接続される第２ビットラインに接続される第１端を有する第４スイッチと、
    　を備え、
    　前記第３スイッチの第２端と前記第４スイッチの第２端は、前記検知部の入力端に共通接続される、請求項１から請求項６のいずれか１項に記載のメモリ回路。
  8. 　請求項１から請求項７のいずれか１項に記載のメモリ回路を備えるＩＣチップ。
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