WO2023065510A1 - 半导体器件及电容器的形成方法 - Google Patents

半导体器件及电容器的形成方法 Download PDF

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WO2023065510A1
WO2023065510A1 PCT/CN2021/138332 CN2021138332W WO2023065510A1 WO 2023065510 A1 WO2023065510 A1 WO 2023065510A1 CN 2021138332 W CN2021138332 W CN 2021138332W WO 2023065510 A1 WO2023065510 A1 WO 2023065510A1
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WO
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support layer
layer
interlayer
protrusion
forming
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Application number
PCT/CN2021/138332
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English (en)
French (fr)
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王晓玲
洪海涵
张民慧
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长鑫存储技术有限公司
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Definitions

  • the present disclosure relates to the field of semiconductor technology, and relates to but not limited to a method for forming a semiconductor device and a capacitor.
  • Dynamic random access memory (Dynamic Random Access Memory, DRAM) is a semiconductor storage device commonly used in computers, consisting of many repeated storage units. Each memory cell includes a transistor and a capacitor. The gate of the transistor is connected to the word line, the drain is connected to the bit line, and the source is connected to the capacitor.
  • the aspect ratio of the capacitor hole in the capacitor becomes larger and larger, and the electrode layer of the capacitor is easy to collapse during the fabrication process. Therefore, how to provide a capacitor structure with stronger support for the electrode layer is an urgent problem to be solved.
  • an embodiment of the present disclosure provides a method for forming a semiconductor device and a capacitor.
  • an embodiment of the present disclosure provides a semiconductor device, wherein the semiconductor device at least includes: a substrate and a capacitor; the capacitor includes:
  • the first electrode layer is arranged perpendicular to the substrate and runs through the bottom support layer, the middle support layer and the top support layer;
  • the intermediate support layer has an upper surface and a lower surface;
  • the sidewall of the first electrode layer includes a layer protruding first protrusion and a second protrusion, the first protrusion is in contact with the lower surface of the intermediate support layer, and the second protrusion is in contact with the upper surface of the intermediate support layer;
  • the second electrode layer covers the surface of the medium layer.
  • the intermediate support layer includes: a first sub-support layer and a second sub-support layer;
  • the sidewall of the first electrode layer includes a third protrusion protruding toward the first sub-support layer and the second sub-support layer, and the third protrusion
  • the third protrusion is located between the first sub-support layer and the second sub-support layer, and the third protrusion is in contact with the upper surface of the first sub-support layer and the lower surface of the second sub-support layer.
  • the thickness of the first protrusion, the second protrusion or the third protrusion is in the range of 2 to 5 nanometers, and the intermediate support The thickness of the layer ranges from 10 to 40 nanometers;
  • the ratio of the sum of the thicknesses of the first protrusions, the second protrusions and the third protrusions to the thickness of the intermediate support layer ranges from 1:1 to 1:10.
  • the sidewall of the first electrode layer includes a fourth protrusion protruding toward the bottom supporting layer, and in a direction perpendicular to the substrate, The fourth protrusion is in contact with the upper surface of the bottom support layer; and/or,
  • the sidewall of the first electrode layer includes a fifth protrusion protruding toward the top support layer, and in the direction perpendicular to the substrate, the fifth protrusion in contact with the lower surface of the top support layer.
  • the materials of the bottom support layer, the middle support layer and the top support layer include at least one of the following: silicon oxide; silicon nitride; silicon carbide nitride; silicon oxynitride.
  • the material of the first electrode layer includes: metal nitride and/or metal silicide
  • the material of the second electrode layer includes: metal nitride and/or metal silicide
  • the material of the dielectric layer includes at least one of the following: zirconium oxide; hafnium oxide; titanium zirconium oxide; ruthenium oxide; antimony oxide;
  • an embodiment of the present disclosure provides a method for forming a capacitor, wherein the method includes:
  • a stacked structure covering the substrate with a bottom support layer, a first sacrificial layer, an intermediate support layer, a second sacrificial layer and a top support layer; wherein, the first sacrificial layer and the intermediate support layer A first support layer interlayer is formed between them, and/or, a second support layer interlayer is formed between the intermediate support layer and the second sacrificial layer;
  • the sidewall of the through hole includes a first protruding to the interlayer of the first support layer.
  • a protrusion, and/or, the sidewall of the through hole includes a second protrusion protruding toward the interlayer of the second support layer;
  • a dielectric layer covering the first electrode layer and a second electrode layer are sequentially formed to form the capacitor.
  • the laminate structure includes the first support layer interlayer and the second support layer interlayer;
  • Forming the intermediate support layer includes:
  • the formation of the through hole through the laminated structure includes:
  • the side wall of the through hole further includes a third protrusion protruding toward the third support layer interlayer.
  • the method before forming the first sacrificial layer, the method further includes:
  • the formation of the through hole through the laminated structure includes:
  • the fourth support Forming sequentially through the top support layer, the second sacrificial layer, the second support layer interlayer, the middle support layer, the first support layer interlayer, the first sacrificial layer, the fourth support
  • the method prior to forming the top support layer, the method further includes:
  • the formation of the through hole through the laminated structure includes:
  • the through hole includes a fifth protrusion interlayered to the fifth support layer.
  • the method further includes:
  • a patterned mask layer is formed covering the top support layer; the mask layer is used to form the via holes during etching.
  • the forming the first electrode layer covering the inner wall of the through hole includes:
  • the method further includes:
  • the remaining interlayer of the first support layer and the first sacrificial layer are removed to expose the bottom support layer and form a void.
  • sequentially forming the dielectric layer covering the first electrode layer and the second electrode layer along the radial direction of the through hole to form the capacitor includes:
  • the forming a via hole penetrating through the stacked structure includes:
  • the etching rate of the etchant for the second support layer interlayer and the first support layer interlayer is greater than the etchant rate of the etchant for the intermediate support layer.
  • the materials of the first support layer interlayer and the second support layer interlayer include at least one of the following: hafnium oxide; aluminum oxide; tantalum oxide.
  • the semiconductor device and the method for forming a capacitor provided by an embodiment of the present disclosure provide a semiconductor device including a substrate and a capacitor.
  • the capacitor includes a bottom support layer, a middle support layer, and a top support layer arranged parallel to the substrate in sequence, and the capacitor is perpendicular to the substrate.
  • the first electrode layer, the dielectric layer covering the first electrode layer and the second electrode layer are set, the first electrode layer runs through the bottom support layer, the middle support layer and the top support layer, the middle support layer has an upper surface and a lower surface, along the parallel In the direction of the substrate, the sidewall of the first electrode layer has a first protrusion and a second protrusion protruding toward the intermediate support layer, wherein the first protrusion is in contact with the lower surface of the intermediate support layer, and the second protrusion is in contact with the lower surface of the intermediate support layer.
  • the upper surface of the intermediate support layer is in contact.
  • the embodiment of the present disclosure has a raised first electrode layer, so that the support layer is embedded in the first electrode layer, thereby increasing the contact area between the support layer and the first electrode layer, making the capacitor more supportive and the capacitor structure more robust. Stablize.
  • FIGS. 1A to 1D are partial structural schematic diagrams of capacitors in the related art
  • FIGS. 2A to 2D are partial structural schematic diagrams of semiconductor devices provided by embodiments of the present disclosure.
  • FIG. 3 is a schematic flowchart of a method for forming a capacitor provided by an embodiment of the present disclosure
  • 4A to 4H are schematic diagrams of local structures corresponding to the method for forming a capacitor provided by an embodiment of the present disclosure
  • FIG. 5 is a schematic diagram of a partial structure corresponding to a method for forming a capacitor provided by an embodiment of the present disclosure
  • FIG. 6 is a schematic diagram of a local structure corresponding to a method for forming a capacitor provided by an embodiment of the present disclosure
  • FIGS. 7A and 7B are schematic diagrams of partial structures corresponding to the method for forming a capacitor provided by an embodiment of the present disclosure.
  • FIG. 1A to 1D are schematic diagrams of partial structures of capacitors in the related art. As shown in FIG. and a stacked structure of a patterned photoresist layer 107 .
  • the stacked structure is etched through the patterned photoresist layer 107 to form capacitor holes.
  • the surfaces of the bottom support layer 102, the bottom sacrificial layer 103, the middle support layer 104, the top sacrificial layer 105, and the top support layer 106 will adhere to the solid attachments generated during etching. 108, and the surface of the support layer will be oxidized to form oxide 109 (the oxide 109 is only shown on the surface of the middle support layer 104 in the figure).
  • the first electrode layer 110 when the first electrode layer 110 is formed, the first electrode layer 110 is in contact with the attachment 108 .
  • the attachment 108 and the oxide 109 are also removed, resulting in the bottom support layer 102, the middle support layer 104 and the top support layer 106 being in contact with the first support layer 106.
  • the first electrode layer 110 is separated, so that the support layer in the capacitor cannot be effectively supported by the first electrode layer 110 , and the first electrode layer 110 is easy to collapse during the manufacturing process of the capacitor, resulting in failure of the capacitor.
  • the capacitor 200 includes: a bottom support layer 202, a middle support layer 203 and a top support layer 204 arranged parallel to the substrate 201 in turn;
  • the first electrode layer 205 that runs through the bottom support layer 202, the middle support layer 203 and the top support layer 204;
  • the dielectric layer 206 covering the surface of the first electrode layer 205;
  • the second electrode layer 207 covering the surface of the dielectric layer 206.
  • the intermediate support layer 203 has an upper surface 2031 and a lower surface 2032; along a direction parallel to the substrate 201, the sidewall of the first electrode layer 205 includes 203 protrudes from a first protrusion 2051 and a second protrusion 2052 , the first protrusion 2051 is in contact with the lower surface 2032 of the intermediate support layer, and the second protrusion 2052 is in contact with the upper surface 2031 of the intermediate support layer 203 .
  • the capacitor has a raised first electrode layer, so that the support layer is embedded in the first electrode layer, thereby increasing the contact area between the support layer and the first electrode layer, and making the capacitor more supportive. Strong, the capacitor structure is more stable.
  • each support layer may be a multilayer structure.
  • the intermediate support layer 203 may include a first sub-support layer 203-1 and a second sub-support layer 203-2.
  • the sidewall of the first electrode layer 205 includes: a third protrusion 2053 protruding toward the first sub-support layer 203-1 and the second sub-support layer 203-2, the third protrusion 2053 Located between the first sub-support layer 203-1 and the second sub-support layer 203-2, the third protrusion 2053 is connected to the upper surface of the first sub-support layer 203-1 and the lower surface of the second sub-support layer 203-2 touch.
  • the support layer with a multi-layer structure is embedded in the first electrode layer with multi-layer protrusions, so that the support of the capacitor is stronger and the performance of the capacitor is improved.
  • the thickness range of the first protrusion 2051, the second protrusion 2052 or the third protrusion 2053 can be 2 to 5 nanometers, and the thickness range of the intermediate support layer 203 is Can be 10 to 40 nanometers.
  • the ratio of the sum of the thicknesses of the first protrusions 2051, the second protrusions 2052, or the third protrusions 2053 to the thickness of the intermediate support layer 203 may range from 1:1 to 1:10. any ratio between.
  • the first electrode layer 205 may be provided with protrusions on the bottom support layer 202, or may be provided with protrusions on the top support layer 204, or may be provided with protrusions on the bottom support layer 202 and the top support layer 204 at the same time, so as to Improve the support of the capacitor.
  • FIG. 2C is a schematic structural view of the first electrode layer 205 provided by an embodiment of the present disclosure with protrusions provided on the bottom support layer 202. As shown in FIG. 2C , along the direction parallel to the substrate 201, the sidewall of the first electrode layer 205 includes The fourth protrusion 2054 protrudes toward the bottom support layer 202 , and in a direction perpendicular to the substrate 201 , the fourth protrusion 2054 is in contact with the upper surface of the bottom support layer 202 .
  • FIG. 2D is a schematic structural view of the first electrode layer 205 provided by an embodiment of the present disclosure with protrusions provided on the top support layer 204 and the bottom support layer 202. Based on FIG. 2C, as shown in FIG. 2D, along the direction parallel to the substrate 201 The sidewall of the first electrode layer 205 includes a fifth protrusion 2055 protruding toward the top support layer 204 , and the fifth protrusion 2055 is in contact with the lower surface of the top support layer 204 in a direction perpendicular to the substrate 201 .
  • the first electrode layer in the embodiment of the present disclosure is provided with a protrusion at least one of the top support layer and the bottom support layer, so that the top, middle and bottom of the first electrode layer can be effectively supported, and the capacitor is manufactured And it is not easy to collapse during use, which improves the yield of the capacitor.
  • the materials of the bottom support layer 202 , the middle support layer 203 and the top support layer 204 may include at least one of the following: silicon oxide; silicon nitride; silicon carbide nitride; silicon oxynitride.
  • the material of the first electrode layer 205 may include: metal nitride and/or metal silicide; the material of the second electrode layer 206 includes: metal nitride and/or metal silicide; the material of the dielectric layer 207 Including at least one of the following: zirconium oxide, hafnium oxide, titanium zirconium oxide, ruthenium oxide, antimony oxide and aluminum oxide.
  • the capacitor structure provided by the embodiments of the present disclosure may be applicable to both double layer capacitors and single layer capacitors.
  • the method for forming a capacitor provided by an embodiment of the present disclosure will be described below by taking a double layer capacitor as an example.
  • FIG. 3 is a schematic flowchart of the method for forming a capacitor provided by an embodiment of the present disclosure. As shown in FIG. 3 , the capacitor can be formed by the following steps:
  • Step S301 providing a substrate.
  • Step S302 sequentially forming a laminated structure covering the substrate with a bottom supporting layer, a first sacrificial layer, a middle supporting layer, a second sacrificial layer and a top supporting layer; wherein, the first sacrificial layer and the middle A first support layer interlayer is formed between the support layers, and/or a second support layer interlayer is formed between the middle support layer and the second sacrificial layer.
  • Step S303 forming a through hole through the stacked structure to expose the substrate; wherein, in a direction parallel to the substrate, the sidewall of the through hole includes a side wall protruding toward the first support layer interlayer
  • the first protrusion, and/or, the sidewall of the through hole includes a second protrusion protruding toward the interlayer of the second supporting layer.
  • Step S304 forming a first electrode layer covering the inner wall of the through hole.
  • Step S305 sequentially forming a dielectric layer covering the first electrode layer and a second electrode layer along the radial direction of the through hole, so as to form the capacitor.
  • FIGS. 4A to 4H the method for forming the capacitor provided by the embodiments of the present disclosure will be described in detail.
  • step S301 and step S302 are performed to provide a substrate 401, on which a bottom support layer 4021, a first sacrificial layer 4022, an intermediate support layer 4023, and a second sacrificial layer covering the substrate 401 are sequentially formed on the substrate 401.
  • the first support layer interlayer 403 is formed between the first sacrificial layer 4022 and the intermediate support layer 4023
  • the second support layer interlayer 404 is formed between the intermediate support layer 4023 and the second sacrificial layer 4024 .
  • first support layer interlayer 403 and the second support layer interlayer 404 may be formed in the laminated structure 402, but in the embodiment of the present disclosure, the first support layer interlayer 403 and the second support layer interlayer 404 All exist to describe in detail the technical solutions provided by the embodiments of the present disclosure.
  • the substrate 401 in the semiconductor structure may be made of semiconductor materials, such as one or more of silicon, germanium, silicon-germanium compounds, and silicon-carbon compounds.
  • the laminated structure 402 covering the substrate 401 may be sequentially formed by physical vapor deposition (Physical Vapor Deposition, PVD), chemical vapor deposition (Chemical Vapor Deposition, CVD) or atomic layer deposition process.
  • physical vapor deposition Physical Vapor Deposition, PVD
  • chemical vapor deposition Chemical Vapor Deposition, CVD
  • atomic layer deposition process atomic layer deposition process.
  • the composition material of the first sacrificial layer 4022 and the second sacrificial layer 4024 can be phospho-silicate glass (Phosphoro Silicate Glass, PSG), boro-phospho-silicate glass (Boro-phospho-silicate Glass) , BPSG) or fluorosilicate glass (Fluoro Silicate Glass, FSG) and other soft materials.
  • the composition material of the first support layer 4021 , the second support layer 4023 and the third support layer 4025 may be nitride, such as silicon nitride, silicon carbide nitride, silicon oxynitride or silicon boride nitride.
  • the material of the first support layer interlayer 403 and the second support layer interlayer 404 can be a dielectric material such as hafnium oxide, aluminum oxide or tantalum oxide.
  • a patterned mask layer 405 may be formed on the surface of the stacked structure 402 , as shown in FIG. 4B .
  • the material of the mask layer 405 can be oxide, for example, silicon oxide and other materials.
  • the mask layer 405 is used to form via holes during etching. Embodiments of the present disclosure do not limit the pattern of the mask layer 405 .
  • step S303 is performed to form a through hole 406 through the stacked structure 402 based on the mask layer 405 to expose the substrate 401 .
  • the via hole 406 may be formed by a dry etching process or a wet etching process.
  • the laminated structure 402 can be etched by an etchant, wherein the etching rate of the etchant for the second support layer interlayer 404 and the first support layer interlayer 403 is greater than that of the etchant for the middle
  • the etch rate of the support layer 4023 is such that when the stacked structure is etched to form a through hole, the area of the interlayer of the second support layer and the area of the interlayer of the first support layer are larger than the area of the middle support layer, and the first support layer is subsequently formed.
  • the intermediate support layer can be embedded into the first electrode layer to improve the support of the intermediate support layer to the first electrode layer.
  • nitrogen trifluoride (NF 3 ) and carbon tetrafluoride (CF 4 ) gases can be used as etchant to remove part of the top support layer 4025.
  • the replaced etching gas can be gas containing fluorine, for example, carbon tetrafluoride (CF 4 ) and sulfur hexafluoride (SF 6 ) .
  • Phosphoric acid may also be used to remove part of the top support layer 4025, and hydrofluoric acid may be used to remove part of the second sacrificial layer 4024.
  • etching etchant nitrogen trifluoride (NF 3 ) and carbon tetrafluoride (CF 4 ) gases can be used as etching etchant, so that the etching selectivity of the etching gas to the second support layer interlayer 404 and the first support layer interlayer 403 is higher than that of the middle support layer 4023, so that the sidewall of the through hole 406 includes a protruding to the first support layer interlayer 403
  • the first protrusion 4061 shown by the dotted line box in the figure
  • the second protrusion 4062 shown by the dotted line box in the figure protruding toward the second supporting layer interlayer 404 .
  • the etching gas can be replaced to etch the first sacrificial layer 4022 and the bottom support layer 4021.
  • Carbon dioxide (CF 4 ) and sulfur hexafluoride (SF 6 ) and other etching gases are used to remove part of the first sacrificial layer 4022, and nitrogen trifluoride (NF 3 ) and carbon tetrafluoride (CF 4 ) gases are used as etchant
  • NF 3 nitrogen trifluoride
  • CF 4 carbon tetrafluoride
  • step S304 is executed to form a first electrode layer 407 covering the inner wall of the through hole 406 .
  • an initial electrode layer 407 ′ covering the mask layer 405 and the inner wall of the through hole 406 may be formed first by means of physical vapor deposition, chemical vapor deposition or atomic layer deposition.
  • the mask layer 405 and part of the initial electrode layer 407' on the surface of the mask layer 405 are removed to expose the top support layer 4025, and the remaining initial electrode layer 407' forms the first Electrode layer 407 .
  • the mask layer 405 and part of the first electrode layer 407 ′ on the surface of the mask layer 405 may be etched by dry etching or wet etching.
  • the material of the first electrode layer 407 includes at least one of the following: metal nitride and metal silicide, for example, titanium nitride (TiN).
  • the protrusion structure is formed when the through hole 406 is formed
  • the first electrode layer 407 covering the inner wall of the through hole 406 is formed
  • the first electrode layer 407 fills the protrusion in the through hole 406 so that the first electrode layer 407 has a first protrusion 4071 protruding toward the first support layer interlayer 403 and a second protrusion 4072 protruding toward the second support layer interlayer 404 .
  • step S305 is executed to sequentially form a dielectric layer 408 covering the first electrode layer 407 and a second electrode layer 409 along the radial direction of the through hole 306 to form a capacitor.
  • the dielectric layer 408 and the second electrode layer 409 can be formed by physical vapor deposition, chemical vapor deposition or atomic layer deposition.
  • the material of the dielectric layer 408 may include at least one of the following: zirconium oxide, hafnium oxide, titanium zirconium oxide, ruthenium oxide, antimony oxide and aluminum oxide; the material of the second electrode layer 409 may include at least one of the following: metal nitride and metal silicide.
  • a first protrusion and a second protrusion protruding toward the middle support layer are formed on the side wall of the through hole, so that the support layer is embedded in the first electrode layer through the first electrode layer having protrusions.
  • the contact area between the support layer and the first electrode layer is increased, so that the support of the capacitor is stronger and the capacitor structure is more stable.
  • the intermediate support layer 4023 may include a first sub-support layer 4023-1 and a second sub-support layer 4023-2, as shown in FIG. 5 , which is part of a method for forming a capacitor provided by an embodiment of the present disclosure. Schematic.
  • the formation of the intermediate support layer 4023 can be through physical vapor deposition, chemical vapor deposition or atomic layer deposition process to sequentially form the first sub-support 4023-1 covering the first support layer interlayer 403, the third support layer interlayer 410 and the second sub-support Layer 4023-2 is implemented.
  • the intermediate support layer 4023 when the intermediate support layer 4023 has a multi-layer structure, when the through hole 406 is formed, the side wall of the through hole 406 will form a protrusion protruding toward the third support layer interlayer 410.
  • the first electrode layer 407 will fill the protrusion protruding toward the interlayer 410 of the third support layer to form the third protrusion 4073 of the first electrode layer 407 .
  • the top support layer 4025 and the bottom support layer 4021 may also be a multi-layer structure, which is not shown in the embodiment of the present disclosure.
  • the support layer with a multi-layer structure is embedded in the first electrode layer with a multi-layer protrusion structure, which improves the support of the capacitor and enhances the performance of the capacitor.
  • a fourth supporting layer interlayer 411 covering the bottom supporting layer 4021 may be formed, as shown in FIG. Schematic diagram of the local structure.
  • the side wall of the through hole 406 will form a protrusion protruding toward the interlayer 411 of the fourth supporting layer, so when the first electrode layer 407 is formed, the first electrode layer 407 will fill the fourth supporting layer
  • the protruding protrusions of the interlayer 411 form the fourth protrusions 4074 of the first electrode layer 407 .
  • a supporting layer interlayer may also be formed before forming the top supporting layer 4025 , so that the first electrode layer 407 forms a protrusion protruding toward the top supporting layer 4025 (not shown in the figure).
  • the first electrode layer may form a protrusion toward at least one of the bottom support layer, the middle support layer, or the top support layer, so that the support layer of the capacitor is embedded in the electrode layer, improving The support stability of the capacitor is improved.
  • the method for forming a capacitor provided in the embodiment of the present disclosure further includes the following steps:
  • part of the top support layer 4025 is removed to form a first opening 412 , wherein the first opening 412 exposes the second sacrificial layer 4024 .
  • a part of the top support layer 4025 may be removed by wet etching or dry etching.
  • first opening 412 dry etching or wet etching can be used to remove the remaining second sacrificial layer 4024 and the second support layer interlayer 404, and remove part of the intermediate support layer 4023 to form the second opening 413, through the second The opening 413 removes the remaining interlayer 403 of the first support layer and the first sacrificial layer 4022 to expose the bottom support layer 4021 to form a void.
  • the wet etching solution may include dilute hydrofluoric acid (DHF) and ammonia water ( NH 4 OH) mixed solution may also be a mixed solution including dilute hydrofluoric acid (DHF) and tetramethylammonium hydroxide (TMAH).
  • DHF dilute hydrofluoric acid
  • NH 4 OH ammonia water
  • TMAH tetramethylammonium hydroxide
  • the dielectric layer 408 covering the first electrode layer 407 and the second dielectric layer 408 can be sequentially formed by physical vapor deposition, chemical vapor deposition or atomic layer deposition. Simultaneously with the second electrode layer 409 , a dielectric layer 408 and a second electrode layer 409 covering the first electrode layer 407 , the remaining bottom support layer 4021 , the remaining middle support layer 4023 and the remaining top support layer 4025 are sequentially formed in the gap.
  • the material of the dielectric layer 408 includes at least one of the following: zirconium oxide, hafnium oxide, titanium zirconium oxide, ruthenium oxide, antimony oxide and aluminum oxide.
  • the material of the second electrode layer 409 includes at least one of the following: metal nitride and metal silicide.
  • the support layer and the first electrode layer will not be detached during the manufacturing process of the capacitor, and the contact area between the support layer and the first electrode layer is increased. Make the capacitor structure more stable.
  • the disclosed devices and methods may be implemented in non-target ways.
  • the device embodiments described above are only illustrative.
  • the division of the units is only a logical function division.
  • the various components shown or discussed are coupled with each other, or directly coupled.
  • the units described above as separate components may or may not be physically separated, and the components displayed as units may or may not be physical units, that is, they may be located in one place or distributed to multiple network units; Part or all of the units can be selected according to actual needs to achieve the purpose of the solution of this embodiment.
  • the semiconductor device and the method for forming a capacitor provided by an embodiment of the present disclosure provide a semiconductor device including a substrate and a capacitor.
  • the capacitor includes a bottom support layer, a middle support layer, and a top support layer arranged parallel to the substrate in sequence, and the capacitor is perpendicular to the substrate.
  • the first electrode layer, the dielectric layer covering the first electrode layer and the second electrode layer are set, the first electrode layer runs through the bottom support layer, the middle support layer and the top support layer, the middle support layer has an upper surface and a lower surface, along the parallel In the direction of the substrate, the sidewall of the first electrode layer has a first protrusion and a second protrusion protruding toward the intermediate support layer, wherein the first protrusion is in contact with the lower surface of the intermediate support layer, and the second protrusion is in contact with the lower surface of the intermediate support layer.
  • the upper surface of the intermediate support layer is in contact.
  • the embodiment of the present disclosure has a raised first electrode layer, so that the support layer is embedded in the first electrode layer, thereby increasing the contact area between the support layer and the first electrode layer, making the capacitor more supportive and the capacitor structure more robust. Stablize.

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Abstract

本公开实施例提供一种半导体器件及电容器的形成方法，其中，半导体器件至少包括：衬底和电容器；所述电容器包括：依次平行于所述衬底设置的底部支撑层、中间支撑层和顶部支撑层；第一电极层，垂直于所述衬底设置，且贯穿所述底部支撑层、中间支撑层和顶部支撑层；其中，在垂直于所述衬底的方向上，所述中间支撑层具有上表面和下表面；沿平行于所述衬底的方向，所述第一电极层的侧壁包括向所述中间支撑层突出的第一凸起和第二凸起，所述第一凸起与所述中间支撑层的下表面接触，所述第二凸起与所述中间支撑层的上表面接触；介质层，覆盖所述第一电极层的表面；第二电极层，覆盖所述介质层的表面。

Description

半导体器件及电容器的形成方法
相关的交叉引用
本公开基于申请号为202111209099.2、申请日为2021年10月18日、发明名称为“半导体器件及电容器的形成方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体器件及电容器的形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元包含晶体管和电容器，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连。
随着DRAM器件的尺寸越来越小，电容器中电容孔的深宽比变得越来越大，电容器在制作过程中电极层容易倒塌。因此，如何提供一种对电极层具有更强支撑性的电容器结构是迫切需要解决的问题。
发明内容
有鉴于此，本公开实施例提供一种半导体器件及电容器的形成方法。
第一方面，本公开实施例提供一种半导体器件，其特征在于，所述半导体器件至少包括：衬底和电容器；所述电容器包括：
依次平行于所述衬底设置的底部支撑层、中间支撑层和顶部支撑层；
第一电极层，垂直于所述衬底设置，且贯穿所述底部支撑层、中间支撑层和顶部支撑层；
其中，在垂直于所述衬底的方向上，所述中间支撑层具有上表面和下表面；沿平行于所述衬底的方向，所述第一电极层的侧壁包括向所述中间支撑层突出的第一凸起和第二凸起，所述第一凸起与所述中间支撑层的下表面接触，所述第二凸起与所述中间支撑层的上表面接触；
介质层，覆盖所述第一电极层的表面；
第二电极层，覆盖所述介质层的表面。
在一些实施例中，所述中间支撑层包括：第一子支撑层和第二子支撑层；
其中，沿平行于所述衬底的方向，所述第一电极层的侧壁包括向所述第一子支撑层和所述第二子支撑层突出的第三凸起，所述第三凸起位于所述第一子支撑层和所述第二子支撑层之间，所述第三凸起与所述第一子支撑层的上表面和所述第二子支撑层的下表面接触。
在一些实施例中，在垂直于所述衬底的方向上，所述第一凸起、所述第二凸起或所述第三凸起的厚度范围为2至5纳米，所述中间支撑层的厚度范围为10至40纳米；
在垂直于所述衬底的方向上，所述第一凸起、所述第二凸起和所述第三凸起的厚度之和与所述中间支撑层厚度的比例范围为1∶1至1∶10。
在一些实施例中，沿平行于所述衬底的方向，所述第一电极层的侧壁包括向所述底部支撑层突出的第四凸起，在垂直于所述衬底的方向上，所述第四凸起与所述底部支撑层的上表面接触；和/或，
沿平行于所述衬底的方向，所述第一电极层的侧壁包括向所述顶部支撑层突出的第五凸起，在垂直于所述衬底的方向上，所述第五凸起与所述 顶部支撑层的下表面接触。
在一些实施例中，所述底部支撑层、所述中间支撑层和所述顶部支撑层的材料包括以下至少之一：氧化硅；氮化硅；氮碳化硅；氮氧化硅。
在一些实施例中，所述第一电极层的材料包括：金属氮化物和/或金属硅化物；
所述第二电极层的材料包括：金属氮化物和/或金属硅化物；
所述介质层的材料包括以下至少之一：氧化锆；氧化铪；氧化钛锆；氧化钌；氧化锑；氧化铝。
第二方面，本公开实施例提供一种电容器的形成方法，其特征在于，所述方法包括：
提供一衬底；
依次形成覆盖所述衬底的具有底部支撑层、第一牺牲层、中间支撑层、第二牺牲层和顶部支撑层的叠层结构；其中，所述第一牺牲层与所述中间支撑层之间形成有第一支撑层夹层，和/或，所述中间支撑层与所述第二牺牲层之间形成有第二支撑层夹层；
形成贯穿所述叠层结构的通孔，以显露所述衬底；其中，在平行于所述衬底的方向，所述通孔的侧壁包括向所述第一支撑层夹层突出的第一凸起，和/或，所述通孔的侧壁包括向所述第二支撑层夹层突出的第二凸起；
形成覆盖所述通孔内壁的第一电极层；
沿所述通孔的径向，依次形成覆盖所述第一电极层的介质层和第二电极层，以形成所述电容器。
在一些实施例中，所述叠层结构包括所述第一支撑层夹层和所述第二支撑层夹层；
形成所述中间支撑层，包括：
依次形成覆盖所述第一支撑层夹层的第一子支撑层、第三支撑层夹层 和第二子支撑层；
所述形成贯穿所述叠层结构的通孔，包括：
形成依次贯穿顶部支撑层、所述第二牺牲层、所述第二支撑层夹层、所述第二子支撑层、所述第三支撑层夹层、所述第一子支撑层、所述第一支撑层夹层、所述第一牺牲层和所述底部支撑层的所述通孔；其中，所述通孔侧壁还包括向所述第三支撑层夹层突出的第三凸起。
在一些实施例中，在形成所述第一牺牲层之前，所述方法还包括：
形成覆盖所述底部支撑层的第四支撑层夹层；
所述形成贯穿所述叠层结构的通孔，包括：
形成依次贯穿所述顶部支撑层、所述第二牺牲层、所述第二支撑层夹层、所述中间支撑层、所述第一支撑层夹层、所述第一牺牲层、所述第四支撑层夹层和所述底部支撑层的所述通孔；其中，所述通孔侧壁还包括向所述第四支撑层夹层突出的第四凸起。
在一些实施例中，在形成所述顶部支撑层之前，所述方法还包括：
形成覆盖所述第二牺牲层的第五支撑层夹层；
所述形成贯穿所述叠层结构的通孔，包括：
形成依次贯穿所述顶部支撑层、所述第五支撑层夹层、所述第二牺牲层、所述第二支撑层夹层、所述中间支撑层、所述第一支撑层夹层、所述第一牺牲层和所述底部支撑层的所述通孔；其中，所述通孔包括向所述第五支撑层夹层的第五凸起。
在一些实施例中，在形成所述顶部支撑层之后，所述方法还包括：
形成覆盖所述顶部支撑层的图形化的掩膜层；所述掩膜层用于在刻蚀时形成所述通孔。
在一些实施例中，所述形成覆盖所述通孔内壁的第一电极层，包括：
形成覆盖所述掩膜层、所述通孔内壁的初始电极层；
去除所述掩膜层和覆盖所述掩膜层的初始电极层，显露所述顶部支撑层；其中，剩余的所述初始电极层形成所述第一电极层。
在一些实施例中，在形成所述第一电极层之后，所述方法还包括：
去除部分所述顶部支撑层，形成第一开口；所述第一开口显露所述第二牺牲层；
通过所述第一开口，在去除剩余的所述第二牺牲层和所述第二支撑层夹层，显露所述第一电极层的同时，去除部分所述中间支撑层，形成第二开口；
通过所述第二开口，去除剩余的所述第一支撑层夹层和所述第一牺牲层，显露所述底部支撑层，形成空隙。
在一些实施例中，所述沿所述通孔的径向，依次形成覆盖所述第一电极层的介质层和第二电极层，以形成所述电容器，包括：
在依次形成覆盖所述第一电极层的所述介质层和所述第二电极层的同时，在所述空隙中依次形成覆盖所述第一电极层、剩余的所述底部支撑层、剩余的所述中间支撑层和剩余的所述顶部支撑层的所述介质层和所述第二电极层。
在一些实施例中，所述形成贯穿所述叠层结构的通孔，包括：
通过刻蚀剂对所述叠层结构进行刻蚀，形成所述通孔；
其中，所述刻蚀剂对所述第二支撑层夹层和所述第一支撑层夹层的刻蚀速率，大于所述刻蚀剂对所述中间支撑层的刻蚀速率。
在一些实施例中，所述第一支撑层夹层和所述第二支撑层夹层的材料包括以下至少之一：氧化铪；氧化铝；氧化钽。
本公开实施例提供的半导体器件、及电容器的形成方法，提供包括衬底和电容器的半导体器件，电容器包括依次平行于衬底设置的底部支撑层、中间支撑层和顶部支撑层，垂直于衬底设置的第一电极层、覆盖第一电极 层的介质层和第二电极层，第一电极层贯穿底部支撑层、中间支撑层和顶部支撑层，中间支撑层具有上表面和下表面，沿平行于衬底的方向，第一电极层的侧壁具有向中间支撑层突出的第一凸起和第二凸起，其中，第一凸起与中间支撑层的下表面接触，第二凸起与中间支撑层的上表面接触。如此，本公开实施例通过具有凸起的第一电极层，使得支撑层嵌入第一电极层中，增加了支撑层和第一电极层的接触面积，使得电容器的支撑性更强，电容结构更加稳定。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A至1D是相关技术中电容器的局部结构示意图；
图2A至2D是本公开实施例提供的半导体器件的局部结构示意图；
图3是本公开实施例提供的电容器的形成方法的流程示意图；
图4A至4H是本公开实施例提供的电容器的形成方法对应的局部结构示意图；
图5是本公开实施例提供的电容器的形成方法对应的局部结构示意图；
图6是本公开实施例提供的电容器的形成方法对应的局部结构示意图；
图7A和7B是本公开实施例提供的电容器的形成方法对应的局部结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开的具体技术方案做进一步详细描述。以下实施例用于说明本公开，但不用来限制本公开的范围。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特 征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
图1A至1D是相关技术中电容器的局部结构示意图，如图1A所示，提供包含衬底101、底部支撑层102、底部牺牲层103、中间支撑层104、顶部牺牲层105、顶部支撑层106和图形化的光刻层107的堆叠结构。
如图1B所示，通过图形化的光刻层107刻蚀该堆叠结构形成电容孔。但是，刻蚀堆叠结构以形成电容孔的过程中，底部支撑层102、底部牺牲层103、中间支撑层104、顶部牺牲层105和顶部支撑层106的表面会附着刻蚀时产生的固态的附着物108，且支撑层表面会被氧化形成氧化物109(图中仅在中间支撑层104表面示出氧化物109)。
请参照图1C和1D，在形成第一电极层110时，第一电极层110与附着物108接触。在通过顶部支撑层106的开口去除底部牺牲层103和顶部牺牲层105时，附着物108和氧化物109也会被去除掉，导致底部支撑层102、中间支撑层104和顶部支撑层106与第一电极层110分离，使得电容器中的支撑层无法第一电极层110进行有效的支撑，导致电容器在制作过程中第一电极层110容易倒塌，导致电容器失效。
基于相关技术中存在的问题，本公开实施例提供一种半导体器件20， 请参照图2A，图2A是本公开实施例提供的半导体器件20的局部结构示意图，半导体器件20至少包括电容器200(如图中虚线框所示)和衬底201，如图2A所示，电容器200包括：依次平行于衬底201设置的底部支撑层202、中间支撑层203和顶部支撑层204；垂直于衬底201设置，且贯穿底部支撑层202、中间支撑层203和顶部支撑层204的第一电极层205；覆盖第一电极层205表面的介质层206；覆盖介质层206表面的第二电极层207。
需要说明的是，在垂直于衬底201的方向上，中间支撑层203具有上表面2031和下表面2032；沿平行于衬底201的方向，第一电极层205的侧壁包括向中间支撑层203突出的第一凸起2051和第二凸起2052，第一凸起2051与中间支撑层的下表面2032接触，第二凸起2052与中间支撑层203的上表面2031接触。
本公开实施例提供的半导体器件中，电容器通过具有凸起的第一电极层，使得支撑层嵌入第一电极层中，增加了支撑层和第一电极层的接触面积，使得电容器的支撑性更强，电容结构更加稳定。
在一些实施例中，每一支撑层可以是多层结构。例如，参照图2B所示，中间支撑层203可以包括第一子支撑层203-1和第二子支撑层203-2。沿平行于衬底201的方向，第一电极层205的侧壁包括：向第一子支撑层203-1和第二子支撑层203-2突出的第三凸起2053，第三凸起2053位于第一子支撑层203-1和第二子支撑层203-2之间，第三凸起2053与第一子支撑层203-1的上表面和第二子支撑层203-2的下表面接触。
本公开实施例将多层结构的支撑层嵌入具有多层凸起的第一电极层，使得电容器的支撑性更强，提高了电容器的性能。
请继续参照图2B，在垂直于衬底201的方向上，第一凸起2051、第二凸起2052或第三凸起2053的厚度范围可以为2至5纳米，中间支撑层203的厚度范围可以为10至40纳米。在垂直于衬底201的方向上，第一凸起 2051、第二凸起2052或第三凸起2053的厚度之和与中间支撑层203厚度的比例范围可以为1∶1至1∶10之间的任一比例。
在一些实施例中，第一电极层205可以在底部支撑层202设置凸起，也可以在顶部支撑层204设置凸起，也可以同时在底部支撑层202和顶部支撑层204设置凸起，以提高电容器的支撑性。
图2C是本公开实施例提供的第一电极层205在底部支撑层202设置凸起的结构示意图，如图2C所示，沿平行于衬底201的方向，第一电极层205的侧壁包括向底部支撑层202突出的第四凸起2054，在垂直于衬底201的方向上，第四凸起2054与底部支撑层202的上表面接触。
图2D是本公开实施例提供的第一电极层205在顶部支撑层204和底部支撑层202同时设置凸起的结构示意图，基于图2C，如图2D所示，沿平行于衬底201的方向，第一电极层205的侧壁包括向顶部支撑层204突出的第五凸起2055，在垂直于衬底201的方向上，第五凸起2055与顶部支撑层204的下表面接触。
本公开实施例中的第一电极层通过在顶部支撑层和底部支撑层中至少之一的位置设置凸起，使得第一电极层的顶部、中间和底部都能得到有效的支撑，电容器在制作和使用的过程中不易坍塌，提高了电容器的良率。
在一些实施例中，底部支撑层202、中间支撑层203和顶部支撑层204的材料可以包括以下至少之一：氧化硅；氮化硅；氮碳化硅；氮氧化硅。
在一些实施例中，第一电极层205的材料可以包括：金属氮化物和/或金属硅化物；第二电极层206的材料包括：金属氮化物和/或金属硅化物；介质层207的材料包括以下至少之一：氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑和氧化铝。
在一些实施例中，本公开实施例提供的电容器结构可以适用于双层电容器，也适用于单层电容器。下面以双层电容器为例来说明本公开实施例 提供的电容器的形成方法。
本公开实施例提供一种电容器的形成方法，图3是本公开实施例提供的电容器的形成方法的流程示意图，如图3所示，电容器可以通过以下步骤形成：
步骤S301、提供一衬底。
步骤S302、依次形成覆盖所述衬底的具有底部支撑层、第一牺牲层、中间支撑层、第二牺牲层和顶部支撑层的叠层结构；其中，所述第一牺牲层与所述中间支撑层之间形成有第一支撑层夹层，和/或，所述中间支撑层与所述第二牺牲层之间形成有第二支撑层夹层。
步骤S303、形成贯穿所述叠层结构的通孔，以显露所述衬底；其中，在平行于所述衬底的方向，所述通孔的侧壁包括向所述第一支撑层夹层突出的第一凸起，和/或，所述通孔的侧壁包括向所述第二支撑层夹层突出的第二凸起。
步骤S304、形成覆盖所述通孔内壁的第一电极层。
步骤S305、沿所述通孔的径向，依次形成覆盖所述第一电极层的介质层和第二电极层，以形成所述电容器。
下面请参照图4A至4H，对本公开实施例提供的电容器的形成方法进行详细说明。
如图4A所示，执行步骤S301和步骤S302，提供衬底401，在衬底401上依次形成覆盖衬底401的具有底部支撑层4021、第一牺牲层4022、中间支撑层4023、第二牺牲层4024和顶部支撑层4025的叠层结构402。
本公开实施例中，第一牺牲层4022与中间支撑层4023之间形成有第一支撑层夹层403、且中间支撑层4023与第二牺牲层4024之间形成有第二支撑层夹层404。
在一些实施例中，叠层结构402中可以只形成第一支撑层夹层403和 第二支撑层夹层404中的一个，但本公开实施例以第一支撑层夹层403和第二支撑层夹层404都存在来对本公开实施例提供的技术方案做详细描述。
在一些实施例中，半导体结构中的衬底401可以由半导体材料制成，例如硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
在本公开实施例中，可以通过物理气相沉积(Physical Vapor Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)或者原子层沉积工艺的方式，依次形成覆盖衬底401的叠层结构402。
这里，为了便于对叠层结构402进行蚀刻，第一牺牲层4022和第二牺牲层4024的组成材料可以是磷硅玻璃(Phosphoro Silicate Glass，PSG)、硼磷硅玻璃(Boro-phospho-silicate Glass，BPSG)或氟硅玻璃(Fluoro Silicate Glass，FSG)等材质偏软的材料。第一支撑层4021、第二支撑层4023和第三支撑层4025的组成材料可以是氮化物，例如氮化硅、氮碳化硅、氮氧化硅或氮硼化硅等。第一支撑层夹层403和第二支撑层夹层404的材质可以是氧化铪、氧化铝或氧化钽等介电材料。
在一些实施例中，在形成叠层结构402后，可以在叠层结构402表面，形成图形化的掩膜层405，如图4B所示。掩膜层405的材质可以是氧化物，例如，氧化硅等材料。掩膜层405用于在刻蚀时形成通孔。本公开实施例对掩膜层405的图案不做限制。
接下来请参照图4C至4E，执行步骤S303，基于掩膜层405形成贯穿叠层结构402的通孔406，以显露衬底401。其中，可以采用干法刻蚀工艺或湿法刻蚀工艺来形成通孔406。
在一些实施例中，可以通过刻蚀剂对叠层结构402进行刻蚀，其中，刻蚀剂对第二支撑层夹层404和第一支撑层夹层403的刻蚀速率，大于刻蚀剂对中间支撑层4023的刻蚀速率，使得在对叠层结构进行刻蚀形成通孔时，去除第二支撑层夹层的面积和第一支撑层夹层的面积大于中间支撑层 的面积，在后续形成第一电极层时，能够将中间支撑层嵌入至第一电极层中，提高中间支撑层对第一电极层的支撑性。
如图4C所示，可以采用三氟化氮(NF 3)和四氟化碳(CF 4)气体作为刻蚀剂来去除部分顶部支撑层4025，在去除部分顶部支撑层4025之后，更换刻蚀气体，通过刻蚀后的顶部支撑层去除部分第二牺牲层4024，更换后的刻蚀气体可以是含氟的气体，例如，四氟化碳(CF 4)和六氟化硫(SF 6)。也可以采用磷酸来去除部分顶部支撑层4025，和采用氢氟酸去除部分第二牺牲层4024。
请参照图4D，在刻蚀第二支撑层夹层404、中间支撑层4023和第一支撑层夹层403时，可以采用三氟化氮(NF 3)和四氟化碳(CF 4)气体作为刻蚀剂，使得刻蚀气体对第二支撑层夹层404和第一支撑层夹层403的刻蚀选择比高于中间支撑层4023，使得通孔406的侧壁包括向第一支撑层夹层403突出的第一凸起4061(如图中虚线框所示)、和向第二支撑层夹层404突出的第二凸起4062(如图中虚线框所示)。
请继续参照图4E，在形成通孔406的第一凸起4061和第二凸起4062后，可以更换刻蚀气体来刻蚀第一牺牲层4022和底部支撑层4021，例如，可以通过四氟化碳(CF 4)和六氟化硫(SF 6)等刻蚀气体去除部分第一牺牲层4022，通过三氟化氮(NF 3)和四氟化碳(CF 4)气体作为刻蚀剂来去除部分底部支撑层4021，以形成通孔406，且通孔406显露衬底401。
接下来请参照图4F，执行步骤S304，形成覆盖通孔406内壁的第一电极层407。
如图4F所示，可以通过物理气相沉积、化学气相沉积或者原子层沉积工艺的方式先形成覆盖掩膜层405和通孔406内壁的初始电极层407'。
请参照图4G，在形成初始电极层407'之后，要去除掩膜层405和掩膜层405表面的部分初始电极层407'，显露顶部支撑层4025，剩余的初始电 极层407'形成第一电极层407。
这里，可以通过干法刻蚀或湿法刻蚀掩膜层405和掩膜层405表面的部分第一电极层407'。在一些实施例中，第一电极层407的材料包括以下至少之一：金属氮化物和金属硅化物，例如，氮化钛(TiN)。
在本公开实施例中，由于在形成通孔406时，形成了凸起结构，因此，在形成覆盖通孔406内壁的第一电极层407时，第一电极层407填充通孔406中的凸起，使得第一电极层407具有向第一支撑层夹层403突出的第一凸起4071，和向第二支撑层夹层404突出的第二凸起4072。
接下来请参照图4H，执行步骤S305，沿通孔306的径向，依次形成覆盖第一电极层407的介质层408和第二电极层409，以形成电容器。
在一些实施例中，可以通过物理气相沉积、化学气相沉积或原子层沉积工艺形成介质层408和第二电极层409。介质层408的材料可以包括以下至少之一：氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑和氧化铝；第二电极层409的材料可以包括以下至少之一：金属氮化物和金属硅化物。
本公开实施例在形成通孔时，在通孔侧壁形成向中间支撑层突出的第一凸起和第二凸起，如此，通过具有凸起的第一电极层，使得支撑层嵌入第一电极层中，增加了支撑层和第一电极层的接触面积，使得电容器的支撑性更强，电容结构更加稳定。
在一些实施例中，中间支撑层4023可以包括第一子支撑层4023-1第二子支撑层4023-2，如图5所示，图5是本公开实施例提供的电容器的形成方法的局部结构示意图。
这里，形成中间支撑层4023可以通过物理气相沉积、化学气相沉积或原子层沉积工艺依次形成覆盖第一支撑层夹层403的第一子支撑4023-1、第三支撑层夹层410和第二子支撑层4023-2来实现。
在本公开实施例中，当中间支撑层4023为多层结构时，在形成通孔406 时，通孔406的侧壁会形成向第三支撑层夹层410突出的凸起，因此，在形成第一电极层407时，第一电极层407会填充向第三支撑层夹层410突出的凸起，形成第一电极层407的第三凸起4073。
在一些实施例中，顶部支撑层4025和底部支撑层4021也可以是多层结构，本公开实施例未示出。
本公开实施例将多层结构的支撑层嵌入具有多层凸起结构的第一电极层中，提高了电容器的支撑性，增强了电容器的性能。
在一些实施例中，在形成第一牺牲层4022之前，可以形成覆盖底部支撑层4021的第四支撑层夹层411，如图6所示，图6是本公开实施例提供的电容器的形成方法的局部结构示意图。在形成通孔406时，通孔406的侧壁会形成向第四支撑层夹层411突出的凸起，因此，在形成第一电极层407时，第一电极层407会填充向第四支撑层夹层411突出的凸起，形成第一电极层407的第四凸起4074。
在一些实施例中，还可以在形成顶部支撑层4025之前形成支撑层夹层，使得第一电极层407形成向顶部支撑层4025突出的凸起(图中未示出)。
本公开实施例提供的电容器的形成方法中，第一电极层可以向底部支撑层、中间支撑层或顶部支撑层中至少之一形成凸起，使得电容器的支撑层嵌入电议电极层中，提高了电容器的支撑稳定性。
请参照图7A和7B，本公开实施例在形成第一电极层407之后，本公开实施例提供的电容器的形成方法还包括以下步骤：
如图7A所示，去除部分顶部支撑层4025，形成第一开口412，其中，第一开口412显露第二牺牲层4024。这里，可以采用湿法刻蚀或干法刻蚀工艺去除部分顶部支撑层4025。
通过第一开口412，可以采用干法刻蚀或湿法刻蚀去除剩余的第二牺牲层4024和第二支撑层夹层404，并去除部分中间支撑层4023，形成第二开 口413，通过第二开口413，去除剩余的第一支撑层夹层403和第一牺牲层4022，显露底部支撑层4021，形成空隙。
在一些实施例中，当采用湿法刻蚀去除刻蚀后的剩余的第二牺牲层4024和第二支撑层夹层404时，湿法蚀刻溶液可以是包括稀释氢氟酸(DHF)与氨水(NH 4OH)的混合溶液，也可以是包括稀释氢氟酸(DHF)与四甲基氢氧化铵(TMAH)的混合溶液。
请继续参照图7B，在去除第一牺牲层4022和第二牺牲层4024后，可以通过物理气相沉积、化学气相沉积或原子层沉积工艺在依次形成覆盖第一电极层407的介质层408和第二电极层409的同时，在空隙中依次形成覆盖第一电极层407、剩余的底部支撑层4021、剩余的中间支撑层4023和剩余的顶部支撑层4025的介质层408和第二电极层409。
在一些实施例中，介质层408的材料包括以下至少之一：氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑和氧化铝。
在一些实施例中，第二电极层409的材料包括以下至少之一：金属氮化物和金属硅化物。
本公开实施例通过形成能够嵌入支撑层的第一电极层，使得电容器在制作的过程中支撑层与第一电极层不会发生脱离的现象，增加了支撑层和第一电极层的接触面积，使得电容结构更加稳定。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的， 作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
工业实用性
本公开实施例提供的半导体器件、及电容器的形成方法，提供包括衬底和电容器的半导体器件，电容器包括依次平行于衬底设置的底部支撑层、中间支撑层和顶部支撑层，垂直于衬底设置的第一电极层、覆盖第一电极层的介质层和第二电极层，第一电极层贯穿底部支撑层、中间支撑层和顶部支撑层，中间支撑层具有上表面和下表面，沿平行于衬底的方向，第一电极层的侧壁具有向中间支撑层突出的第一凸起和第二凸起，其中，第一凸起与中间支撑层的下表面接触，第二凸起与中间支撑层的上表面接触。如此，本公开实施例通过具有凸起的第一电极层，使得支撑层嵌入第一电极层中，增加了支撑层和第一电极层的接触面积，使得电容器的支撑性更强，电容结构更加稳定。

Claims (16)

  1. 一种半导体器件，所述半导体器件至少包括：衬底和电容器；所述电容器包括：
    依次平行于所述衬底设置的底部支撑层、中间支撑层和顶部支撑层；
    第一电极层，垂直于所述衬底设置，且贯穿所述底部支撑层、中间支撑层和顶部支撑层；
    其中，在垂直于所述衬底的方向上，所述中间支撑层具有上表面和下表面；沿平行于所述衬底的方向，所述第一电极层的侧壁包括向所述中间支撑层突出的第一凸起和第二凸起，所述第一凸起与所述中间支撑层的下表面接触，所述第二凸起与所述中间支撑层的上表面接触；
    介质层，覆盖所述第一电极层的表面；
    第二电极层，覆盖所述介质层的表面。
  2. 根据权利要求1所述的半导体器件，其中，所述中间支撑层包括：第一子支撑层和第二子支撑层；
    其中，沿平行于所述衬底的方向，所述第一电极层的侧壁包括向所述第一子支撑层和所述第二子支撑层突出的第三凸起，所述第三凸起位于所述第一子支撑层和所述第二子支撑层之间，所述第三凸起与所述第一子支撑层的上表面和所述第二子支撑层的下表面接触。
  3. 根据权利要求2所述的半导体器件，其中，
    在垂直于所述衬底的方向上，所述第一凸起、所述第二凸起或所述第三凸起的厚度范围为2至5纳米，所述中间支撑层的厚度范围为10至40纳米；
    在垂直于所述衬底的方向上，所述第一凸起、所述第二凸起和所述第三凸起的厚度之和与所述中间支撑层厚度的比例范围为1∶1至1∶10。
  4. 根据权利要求1所述的半导体器件，其中，沿平行于所述衬底的 方向，所述第一电极层的侧壁包括向所述底部支撑层突出的第四凸起，在垂直于所述衬底的方向上，所述第四凸起与所述底部支撑层的上表面接触；和/或，
    沿平行于所述衬底的方向，所述第一电极层的侧壁包括向所述顶部支撑层突出的第五凸起，在垂直于所述衬底的方向上，所述第五凸起与所述顶部支撑层的下表面接触。
  5. 根据权利要求1所述的半导体器件，其中，所述底部支撑层、所述中间支撑层和所述顶部支撑层的材料包括以下至少之一：氧化硅；氮化硅；氮碳化硅；氮氧化硅。
  6. 根据权利要求1所述的半导体器件，其中，
    所述第一电极层的材料包括：金属氮化物和/或金属硅化物；
    所述第二电极层的材料包括：金属氮化物和/或金属硅化物；
    所述介质层的材料包括以下至少之一：氧化锆；氧化铪；氧化钛锆；氧化钌；氧化锑；氧化铝。
  7. 一种电容器的形成方法，所述方法包括：
    提供一衬底；
    依次形成覆盖所述衬底的具有底部支撑层、第一牺牲层、中间支撑层、第二牺牲层和顶部支撑层的叠层结构；其中，所述第一牺牲层与所述中间支撑层之间形成有第一支撑层夹层，和/或，所述中间支撑层与所述第二牺牲层之间形成有第二支撑层夹层；
    形成贯穿所述叠层结构的通孔，以显露所述衬底；其中，在平行于所述衬底的方向，所述通孔的侧壁包括向所述第一支撑层夹层突出的第一凸起，和/或，所述通孔的侧壁包括向所述第二支撑层夹层突出的第二凸起；
    形成覆盖所述通孔内壁的第一电极层；
    沿所述通孔的径向，依次形成覆盖所述第一电极层的介质层和第二电极层，以形成所述电容器。
  8. 根据权利要求7所述的方法，其中，所述叠层结构包括所述第一支撑层夹层和所述第二支撑层夹层；
    形成所述中间支撑层，包括：
    依次形成覆盖所述第一支撑层夹层的第一子支撑层、第三支撑层夹层和第二子支撑层；
    所述形成贯穿所述叠层结构的通孔，包括：
    形成依次贯穿顶部支撑层、所述第二牺牲层、所述第二支撑层夹层、所述第二子支撑层、所述第三支撑层夹层、所述第一子支撑层、所述第一支撑层夹层、所述第一牺牲层和所述底部支撑层的所述通孔；其中，所述通孔侧壁还包括向所述第三支撑层夹层突出的第三凸起。
  9. 根据权利要求7所述的方法，其中，在形成所述第一牺牲层之前，所述方法还包括：
    形成覆盖所述底部支撑层的第四支撑层夹层；
    所述形成贯穿所述叠层结构的通孔，包括：
    形成依次贯穿所述顶部支撑层、所述第二牺牲层、所述第二支撑层夹层、所述中间支撑层、所述第一支撑层夹层、所述第一牺牲层、所述第四支撑层夹层和所述底部支撑层的所述通孔；其中，所述通孔侧壁还包括向所述第四支撑层夹层突出的第四凸起。
  10. 根据权利要求7所述的方法，其中，在形成所述顶部支撑层之前，所述方法还包括：
    形成覆盖所述第二牺牲层的第五支撑层夹层；
    所述形成贯穿所述叠层结构的通孔，包括：
    形成依次贯穿所述顶部支撑层、所述第五支撑层夹层、所述第二牺 牲层、所述第二支撑层夹层、所述中间支撑层、所述第一支撑层夹层、所述第一牺牲层和所述底部支撑层的所述通孔；其中，所述通孔包括向所述第五支撑层夹层的第五凸起。
  11. 根据权利要求7所述的方法，其中，在形成所述顶部支撑层之后，所述方法还包括：
    形成覆盖所述顶部支撑层的图形化的掩膜层；所述掩膜层用于在刻蚀时形成所述通孔。
  12. 根据权利要求11所述的方法，其中，所述形成覆盖所述通孔内壁的第一电极层，包括：
    形成覆盖所述掩膜层、所述通孔内壁的初始电极层；
    去除所述掩膜层和覆盖所述掩膜层的初始电极层，显露所述顶部支撑层；其中，剩余的所述初始电极层形成所述第一电极层。
  13. 根据权利要求12所述的方法，其中，在形成所述第一电极层之后，所述方法还包括：
    去除部分所述顶部支撑层，形成第一开口；所述第一开口显露所述第二牺牲层；
    通过所述第一开口，在去除剩余的所述第二牺牲层和所述第二支撑层夹层，显露所述第一电极层的同时，去除部分所述中间支撑层，形成第二开口；
    通过所述第二开口，去除剩余的所述第一支撑层夹层和所述第一牺牲层，显露所述底部支撑层，形成空隙。
  14. 根据权利要求13所述的方法，其中，所述沿所述通孔的径向，依次形成覆盖所述第一电极层的介质层和第二电极层，以形成所述电容器，包括：
    在依次形成覆盖所述第一电极层的所述介质层和所述第二电极层的 同时，在所述空隙中依次形成覆盖所述第一电极层、剩余的所述底部支撑层、剩余的所述中间支撑层和剩余的所述顶部支撑层的所述介质层和所述第二电极层。
  15. 根据权利要求7所述的方法，其中，所述形成贯穿所述叠层结构的通孔，包括：
    通过刻蚀剂对所述叠层结构进行刻蚀，形成所述通孔；
    其中，所述刻蚀剂对所述第二支撑层夹层和所述第一支撑层夹层的刻蚀速率，大于所述刻蚀剂对所述中间支撑层的刻蚀速率。
  16. 根据权利要求7所述的方法，其中，所述第一支撑层夹层和所述第二支撑层夹层的材料包括以下至少之一：氧化铪；氧化铝；氧化钽。
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