WO2023013696A1 - 半導体基板、半導体ウエハ、及び半導体ウエハの製造方法 - Google Patents

半導体基板、半導体ウエハ、及び半導体ウエハの製造方法 Download PDF

Info

Publication number
WO2023013696A1
WO2023013696A1 PCT/JP2022/029844 JP2022029844W WO2023013696A1 WO 2023013696 A1 WO2023013696 A1 WO 2023013696A1 JP 2022029844 W JP2022029844 W JP 2022029844W WO 2023013696 A1 WO2023013696 A1 WO 2023013696A1
Authority
WO
WIPO (PCT)
Prior art keywords
growth
epitaxial film
less
semiconductor substrate
semiconductor
Prior art date
Application number
PCT/JP2022/029844
Other languages
English (en)
French (fr)
Inventor
公平 佐々木
家弘 林
Original Assignee
株式会社タムラ製作所
株式会社ノベルクリスタルテクノロジー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社タムラ製作所, 株式会社ノベルクリスタルテクノロジー filed Critical 株式会社タムラ製作所
Priority to EP22853114.1A priority Critical patent/EP4383315A1/en
Priority to CN202280054928.0A priority patent/CN117795654A/zh
Publication of WO2023013696A1 publication Critical patent/WO2023013696A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes

Definitions

  • the present invention relates to a semiconductor substrate, a semiconductor wafer, and a method for manufacturing a semiconductor wafer.
  • an invention in which a gallium oxide-based single crystal film is epitaxially grown on a substrate made of a gallium oxide-based single crystal by the HVPE (Halide Vapor Phase Epitaxy) method (see, for example, Patent Document 1).
  • HVPE Hydrode Vapor Phase Epitaxy
  • Patent Document 1 by setting the orientation of the main surface of the substrate to a predetermined orientation, the growth rate of the epitaxial film by the HVPE method can be increased.
  • Gallium oxide-based epitaxial wafers with a diameter of 2 inches or more manufactured by conventional techniques have a large epitaxial film thickness distribution of 11% and a large donor concentration distribution (intentionally adding donors). If not, the donor distribution becomes 40% or more).
  • the density of crystal defects due to epitaxial growth appearing as etch pits increases to 5 ⁇ 10 4 cm ⁇ 3 or more. Due to these problems, it has been difficult to manufacture gallium oxide-based power devices with good yield using conventional gallium oxide-based epitaxial wafers.
  • an object of the present invention is to provide a gallium oxide-based semiconductor substrate capable of forming a gallium oxide-based epitaxial film having a small film thickness distribution, a small donor concentration distribution, and a low density of crystal defects by the HVPE method, and a semiconductor substrate thereof. and an epitaxial film, and a method for manufacturing the semiconductor wafer.
  • one aspect of the present invention provides a semiconductor substrate of [1] below, a semiconductor wafer of [2] to [5] below, and a method of manufacturing a semiconductor wafer of [6] below.
  • the off angle in the [010] direction is in the range of -0.3° or more and -0.01° or less, or 0.01° or more and less than 0.3° wherein the region of the growth underlayer has an off angle in the [001] direction of -1° or more and 1° or less, and has a diameter of 2 inches or more.
  • the off angle in the [010] direction is greater than -0.3° and less than or equal to -0.01°, or within the range of 0.01° or more and less than 0.3°
  • a gallium oxide-based semiconductor substrate capable of forming a gallium oxide-based epitaxial film having a small film thickness distribution, a small donor concentration distribution, and a low density of crystal defects by the HVPE method, and the semiconductor substrate and the epitaxial layer.
  • a semiconductor wafer with a membrane and a method for manufacturing the semiconductor wafer can be provided.
  • FIG. 1 is a vertical sectional view of a semiconductor wafer according to an embodiment of the invention.
  • FIG. 2A is a photograph of a semiconductor wafer manufactured with the set value of the off-angle in the [010] direction of the growth underlayer set to 0°, taken from the surface side of the epitaxial film.
  • FIG. 2B is a photograph of a semiconductor wafer manufactured with the off-angle of the growth underlayer in the [010] direction set to 0°, taken from the surface side of the epitaxial film.
  • FIG. 3 is a photograph of a semiconductor wafer manufactured with the off-angle of the growth underlayer in the [010] direction set to 0°, taken from the surface side of the epitaxial film.
  • FIG. 1 is a vertical sectional view of a semiconductor wafer according to an embodiment of the invention.
  • FIG. 2A is a photograph of a semiconductor wafer manufactured with the set value of the off-angle in the [010] direction of the growth underlayer set to 0°, taken
  • FIG. 4 is a photograph of a semiconductor wafer manufactured with the set value of the off-angle in the [010] direction of the growth underlayer set to 0.1°, taken from the surface side of the epitaxial film.
  • FIG. 5A is a plan view showing the film thickness distribution of a Ga 2 O 3 film formed on a sapphire substrate by the HVPE method.
  • FIG. 5B is a plan view showing the film thickness distribution of the Ga 2 O 3 film on the sapphire substrate normalized with the central film thickness being 1.00.
  • FIG. 6 is a plan view showing the thickness distribution of the epitaxial film shown in FIG. 2B corrected using the normalized thickness distribution of the Ga 2 O 3 film on the sapphire substrate.
  • FIG. 7 is a graph showing measured donor concentrations in regions with linear morphology and regions without linear morphology of 25 epitaxial films.
  • FIG. 1 is a vertical sectional view of a semiconductor wafer 1 according to an embodiment of the invention.
  • the semiconductor wafer 1 includes a semiconductor substrate 10 made of a gallium oxide-based semiconductor single crystal, and an epitaxial film 20 made of a gallium oxide-based semiconductor single crystal formed by epitaxial growth on a growth base surface 11 of the semiconductor substrate 10 .
  • the gallium oxide-based semiconductor refers to Ga 2 O 3 or Ga 2 O 3 to which an element such as Al or In is added.
  • a gallium oxide-based semiconductor has a composition represented by (Ga x Al y In (1 ⁇ x ⁇ y) ) 2 O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). have.
  • Al is added to Ga 2 O 3
  • the bandgap widens, and when In is added, the bandgap narrows.
  • a single crystal of a gallium oxide-based semiconductor forming the semiconductor substrate 10 and the epitaxial film 20 has a ⁇ -type crystal structure.
  • the semiconductor substrate 10 and the epitaxial film 20 may contain dopants such as Si and Sn.
  • the semiconductor substrate 10 is a substrate used as a base substrate for epitaxial crystal growth by the HVPE method.
  • the semiconductor substrate 10 is formed by slicing a bulk crystal of a Ga 2 O 3 -based single crystal grown by a melt growth method such as the FZ (Floating Zone) method or the EFG (Edge Defined Film Fed Growth) method, and polishing the surface. It is formed by
  • the epitaxial film 20 is formed by the HVPE method using a material gas containing Cl. Therefore, the epitaxial film 20 contains Cl derived from the raw material for the HVPE method. The concentration of Cl contained in the epitaxial film 20 is 5 ⁇ 10 16 atoms/cm 3 or less.
  • the epitaxial film When an epitaxial film of a gallium oxide-based semiconductor is formed by a method other than the HVPE method, since raw materials containing Cl are not used, the epitaxial film generally does not contain Cl and has a thickness of at least 1 ⁇ 10 16 cm. -3 or more Cl is not included.
  • Source gases for the epitaxial film 20 include Ga source gases such as GaCl gas, GaCl 2 gas, GaCl 3 gas, and (GaCl 3 ) 2 gas, which are Ga chloride gases, and O 2 gas, H 2 O gas, and the like.
  • a raw material gas of O which is an oxygen-containing gas
  • a dopant raw material gas which is a dopant-containing gas such as SiCl 4 gas, GeCl 4 gas, SnCl 4 gas, PbCl 2 gas, are used.
  • an Al source gas such as an Al chloride gas such as AlCl
  • an In source gas such as an In chloride gas such as InCl is used.
  • the epitaxial film 20 is formed by the HVPE method with a high crystal growth rate, it can be formed thickly, for example, to a thickness of 1000 nm or more.
  • the growth rate of the epitaxial film 20 by the industrial HVPE method is about 200 ⁇ m/h, and in this case, the film can be formed in a realistic time if the thickness is up to 1000 ⁇ m. That is, for example, the epitaxial film 20 with a thickness of 1000 nm or more and 1000 ⁇ m or less can be formed.
  • the crystal growth rate of the epitaxial film of the gallium oxide-based semiconductor in the case of using the MBE method is about 120 nm/h, and it takes 8 hours or more to form a film having a thickness of 1000 nm or more. Not realistic in the field.
  • At least one main surface of the semiconductor substrate 10 serves as a base surface 11 for crystal growth.
  • the underlying growth plane 11 of the semiconductor substrate 10 is the (001) plane.
  • the off angle in the [010] direction is in the range of greater than -0.3° and less than or equal to -0.01°, or in the range of greater than or equal to 0.01° and less than 0.3°.
  • the continuous region of 80 area % or more of the growth undersurface 11, more preferably 90 area % or more of the growth undersurface 11 has an off angle in the [010] direction (inclination from the (001) plane angle) is in the range of greater than -0.3° and less than or equal to -0.01°, or in the range of greater than or equal to 0.01° and less than 0.3°.
  • the off angle (tilt angle from the (001) plane) in the [010] direction is greater than ⁇ 0.3° and less than or equal to ⁇ 0.01°, or more than or equal to 0.01° and less than or equal to 0.3°.
  • the off angle in the [001] direction is within a range of ⁇ 1° or more and 1° or less.
  • the off-angle of the growth underlayer 11 can be measured using an atomic force microscope. Specifically, when the under-growth surface 11 is observed with an atomic force microscope, information on a step-terrace structure with the (001) plane serving as a terrace is obtained. can get the off angle.
  • FIGS. 2A, 2B, and 3 are photographs of the semiconductor wafer 1 taken from the surface 21 side of the epitaxial film 20.
  • FIG. The epitaxial films 20 shown in FIGS. 2A and 2B are Ga 2 O 3 films formed under the same conditions that can suppress dusting (described later), and have thicknesses of 3 ⁇ m and 6 ⁇ m, respectively.
  • Region A of the surface 21 of the epitaxial film 20 shown in FIGS. 2A, 2B is a region with linear morphology
  • region B is a black roughened region
  • region C is a white roughened region. area.
  • FIG. 3 shows off-angle values in the [010] direction at nine points on the growth surface 11 of the semiconductor substrate 10 under the epitaxial film 20 on the photograph of the semiconductor wafer 1 shown in FIG. 2B. is.
  • a region surrounded by a dashed circle in FIG. 3 is a region where the off-angle of the growth underlayer 11 is in the vicinity of 0°.
  • the semiconductor substrate 10 of the semiconductor wafer 1 shown in FIGS. 2A, 2B, and 3 is manufactured with the set value of the off angle of the [010] direction of the growth underlayer 11 set to 0° (no off angle). , and the off-angle distribution is caused by processing errors in slicing or polishing and twisting of the gallium oxide-based single crystal.
  • the linear morphology of the surface 21 of the epitaxial film 20 spreads from the portion grown on the region where the off-angle of the growth underlayer 11 is near 0°. Recognize.
  • the deposition rate is low in the portion having linear morphology on surface 21 of epitaxial film 20, if the portion having linear morphology and the portion not having linear morphology coexist on surface 21, the distribution of the thickness of epitaxial film 20 becomes large. Become. Also, the donor concentration is high in the portion of the epitaxial film 20 having linear morphology. The increase in donor concentration is presumed to originate from unintentionally incorporated Cl contained in the raw material of the HVPE process.
  • the off angle of the [010] direction of the growth undersurface 11 of the semiconductor substrate 10 is ⁇ 0.01° or less or 0.01° or more, the occurrence of linear morphology on the surface 21 of the epitaxial film 20 is suppressed. In-plane variations in the deposition rate of the epitaxial film 20 can be suppressed, so that the distribution of the film thickness of the epitaxial film 20 in the as-grown state (as grown without being subjected to polishing or the like) is less than ⁇ 10%.
  • the thickness of the thickest part and the thickness of the thinnest part deviate from their central values of less than ⁇ 10% of the central value, that is, the thickness of the thickest part and the thickness of the thinnest part The absolute value of the difference between the values is suppressed to less than 10% of the median value).
  • the growth underlayer 11 has an off angle of -0.01° or less or 0.01° or less in the [010] direction in a continuous region of 70 area% or more (preferably 80 area% or more, more preferably 90 area% or more). 01° or more, the film thickness distribution is less than ⁇ 10% in a continuous region of 70 area% or more (preferably 80 area% or more, more preferably 90 area% or more) of the epitaxial film 20 in the as-grown state. becomes.
  • the film thickness of the epitaxial film 20 can be measured with a Fourier transform infrared spectrophotometer (FT-IR).
  • FIG. 4 is a photograph taken from the surface 21 side of the epitaxial film 20 of the semiconductor wafer 1 manufactured with the set value of the off-angle of the growth underlayer 11 in the [010] direction of 0.1°.
  • the semiconductor wafer 1 shown in FIG. 4 has an off angle of ⁇ 0.01° or less in the [010] direction at the nine points shown on the growth base surface 11 of the semiconductor substrate 10, and the growth including these nine points.
  • a region that occupies most of the base surface 11 is a white roughened region (region without linear morphology).
  • Ga oxidation occurs under the condition that Ga oxide powder is generated in the gas phase and adheres to the growth underlayer 11 due to the vapor phase reaction of the raw material gas during film formation (hereinafter referred to as powder deposition). Since the particles of the material fall evenly on the under-growth surface 11, the in-plane variation in the film thickness of the epitaxial film 20 caused by the off-angle of the under-growth surface 11 can be alleviated. However, due to dusting, the density of crystal defects appearing as etch pits increases to 5 ⁇ 10 4 cm ⁇ 3 or more, causing problems such as lowering the breakdown voltage of devices manufactured from semiconductor wafers. Semiconductor wafers manufactured under conditions that cause dusting cannot be put to practical use.
  • the density of the crystal defects appearing as the etch pits described above is obtained by etching the semiconductor wafer 1 for 30 minutes using a 10% KOH solution heated to 85° C., and using a differential interference microscope. obtained by measuring the density of etch pits.
  • the off-angle of the [010] direction in a predetermined region of the growth base surface 11 of the semiconductor substrate 10 is ⁇ 0.01° or less, or 0.01° or more, without forming the epitaxial film 20 under conditions that cause dusting.
  • the film thickness distribution in a predetermined region of the epitaxial film 20 is suppressed to less than ⁇ 10%, the density of crystal defects due to epitaxial growth appearing as etch pits is less than 5 ⁇ 10 4 cm ⁇ 3 . Become.
  • the off angle of the [010] direction of the under-growth surface 11 of the semiconductor substrate 10 is ⁇ 0.01° or less or 0.01° or more, the surface 21 of the epitaxial film 20 has almost linear morphology. not observed and unintended incorporation of Cl is suppressed. Therefore, when a donor is intentionally added to the epitaxial film 20, the donor concentration can be controlled more accurately. In addition, when the donor is not intentionally added to the epitaxial film 20, the distribution of the donor concentration of the epitaxial film 20 is less than ⁇ 40% (from the center value of the concentration of the highest concentration portion and the concentration of the lowest portion).
  • the growth underlayer 11 has an off angle of -0.01° or less or 0.01° or less in the [010] direction in a continuous region of 70 area% or more (preferably 80 area% or more, more preferably 90 area% or more). 01° or more, when a donor is not intentionally added to the epitaxial film 20, a continuous region of 70 area% or more (preferably 80 area% or more, more preferably 90 area% or more) of the epitaxial film 20 , the donor concentration distribution is less than ⁇ 40%.
  • the donor concentration of the epitaxial film 20 can be obtained by capacitance measurement (CV measurement).
  • penetrating pits Deep pits reaching the semiconductor substrate 10 (hereinafter referred to as penetrating pits) are likely to occur.
  • the off-angle of the [010] direction of the under-growth surface 11 of the semiconductor substrate 10 is greater than ⁇ 0.3° and less than 0.3°, the number of penetrating pits on the surface 21 of the epitaxial film 20 is reduced.
  • the in-plane density is suppressed to 0.1 pieces/cm 2 or less.
  • the off angle in the [010] direction in a continuous region of 70 area% or more is greater than ⁇ 0.3° and 0 .3° or less, in a continuous region of 70 area % or more (preferably 80 area % or more, more preferably 90 area % or more) of the surface 21 of the epitaxial film 20, the in-plane of the through pit The density becomes 0.1 pieces/cm 2 or less.
  • the in-plane density of through pits included in the epitaxial film 20 can be measured using an optical microscope.
  • [010] direction off angle (inclination angle from the (001) plane) in a continuous region of 70 area% or more (preferably 80 area% or more, more preferably 90 area% or more) of the growth underlayer 11 is greater than -0.3° and less than or equal to -0.01°, or within a range of 0.01° or more and less than 0.3°".
  • the off angle in the [001] direction in that region is in the range of -1° or more and 1° or less.
  • the off angle in the [010] direction (angle of inclination from the (001) plane) in a continuous region of 70 area % or more (preferably 80 area % or more, more preferably 90 area % or more) of the growth underlayer 11 is greater than ⁇ 0.3° and less than or equal to ⁇ 0.01°, or within a range of greater than or equal to 0.01° and less than 0.3°.”
  • semiconductor substrates 10 with a diameter of up to 8 inches can be manufactured that satisfy this condition.
  • a method for manufacturing a semiconductor wafer 1 according to an embodiment of the present invention is a semiconductor substrate having a diameter of 2 inches or more, made of a single crystal of a gallium oxide-based semiconductor, having at least one main surface as a crystal growth base surface 11. and forming an epitaxial film 20 by epitaxially growing a gallium oxide-based semiconductor single crystal on a growth underlayer 11 of a semiconductor substrate 10 by HVPE.
  • the pressure and temperature of the space in which the semiconductor substrate 10 is set in the reaction chamber of the HVPE apparatus are maintained at, for example, 0.5 to 1.5 atm and 900 to 1100° C., respectively.
  • a source gas of Ga and a source gas of O (furthermore, when the epitaxial film 20 contains Al, the source gas of Al, when the epitaxial film 20 contains In, the source gas of In, and when the epitaxial film 20 contains a dopant, the source gas of the dopant) is placed in the space as a carrier.
  • a single crystal of a gallium oxide-based semiconductor is epitaxially grown on the growth base surface 11 of the semiconductor substrate 10 by introducing an inert gas as a gas.
  • the GaCl partial pressure is 1.5 ⁇ 10 -3 atm or less
  • the VI/III ratio GaCl and O supply ratio
  • the linear velocity of the gas inside the reaction chamber is 150 cm / s or more.
  • GaCl gas is a gas capable of maintaining the growth driving force of a Ga 2 O 3 -based semiconductor single crystal up to the highest temperature.
  • GaCl gas which has a high growth driving force at high temperatures.
  • chloride-based gas in order to suppress unintended contamination of other impurities.
  • Chloride gases such as SiCl 4 , GeCl 4 , SnCl 4 and PbCl 2 are used respectively.
  • the chloride-based gas is not limited to the one compounded only with chlorine, and for example, a silane-based gas such as SiHCl 3 may be used.
  • the epitaxial film 20 having a small film thickness distribution, a small donor concentration distribution, and a small density of crystal defects can be formed by HVPE.
  • a film can be formed by the method.
  • the manufacturing yield of semiconductor devices within the wafer surface is required to be 60% or more, but in order to achieve this, the effective area of the wafer (the area that can be used for manufacturing semiconductor devices) must be less than 60%. is also required to be larger, for example, 70% or more.
  • the off-angle in the [010] direction ( (001) plane) is in the range of more than -0.3° and less than -0.01°, or in the range of more than 0.01° and less than 0.3°.
  • the film thickness distribution, the donor concentration distribution, and the in-plane density of through pits are small. Therefore, the effective area of the semiconductor wafer 1 is 70% or more, 80% or 90% or more, and the production yield of semiconductor devices can be greatly increased.
  • the cause of the manufacturing method using the HVPE apparatus is corrected. remove.
  • FIG. 5A is a plan view showing the film thickness distribution of a Ga 2 O 3 film formed by HVPE on a sapphire substrate having a C-plane as a principal surface.
  • the in-plane distribution of the off-angle of the sapphire substrate is within ⁇ 0.05 degrees, and the off-angle of the entire main surface can be regarded as approximately 0°.
  • the film thickness distribution of the Ga 2 O 3 film formed on the sapphire substrate having the C-plane as the principal surface does not substantially depend on the off-angle of the sapphire substrate. Therefore, the film thickness distribution of the Ga 2 O 3 film on the sapphire substrate is mostly due to factors in the manufacturing process. Specifically, in the reaction chamber of the HVPE apparatus, the raw material gas is flowed onto the substrate from the upper side of the drawing, and the film thickness increases downstream of the flow of the raw material gas (lower side of the drawing).
  • the epitaxial film can be formed using the film thickness distribution of the Ga 2 O 3 film on the sapphire substrate.
  • the film thickness distribution of 20 By correcting the film thickness distribution of 20, only the effect of the off-angle of the growth underlayer 11 on the film thickness distribution of the epitaxial film 20 can be extracted.
  • FIG. 5B is a plan view showing the film thickness distribution of the Ga 2 O 3 film on the sapphire substrate normalized with the central film thickness being 1.00.
  • the normalized film thickness at each point of the Ga 2 O 3 film on the sapphire substrate shown in FIG. 5B is used as a correction value.
  • FIG. 6 is a plan view showing the thickness distribution of the epitaxial film 20 shown in FIG. 2B corrected using the normalized thickness distribution of the Ga 2 O 3 film on the sapphire substrate.
  • the numerical value of each point in FIG. 6 indicates the film thickness (unit: ⁇ m) after correction, and the numerical value in parentheses indicates the film thickness before correction.
  • the correction is performed by dividing the film thickness at each point of the epitaxial film 20 by the correction value (normalized film thickness of the Ga 2 O 3 film on the sapphire substrate shown in FIG. 5B).
  • the film thickness of the portion having linear morphology of the epitaxial film 20 is smaller than the film thickness of the other portions.
  • FIG. 7 shows effective donors in regions with linear morphology (corresponding to region A above) and regions without linear morphology (corresponding to region B and region C above) of 25 epitaxial films 20.
  • 4 is a graph showing measured values of concentration (Nd—Na).
  • the 25 epitaxial films 20 shown in FIG. 7 are all doped with a small amount of Si having a concentration of about 1 ⁇ 10 16 cm ⁇ 3 .
  • FIG. 7 shows that the donor concentration in the regions with linear morphology is generally higher and has greater variation than the donor concentration in regions without linear morphology. This is probably because the regions with linear morphology tend to incorporate impurities (presumed to be Cl contained in the raw material for the HVPE method) that act as donors.
  • a gallium oxide-based semiconductor substrate on which a gallium oxide-based epitaxial film having a small film thickness distribution, a small donor concentration distribution, and a low density of crystal defects can be formed by HVPE, and a semiconductor wafer comprising the semiconductor substrate and the epitaxial film , and a method for manufacturing a semiconductor wafer thereof.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

膜厚分布及びドナー濃度分布が小さくかつ結晶欠陥の密度が小さい酸化ガリウム系のエピタキシャル膜をＨＶＰＥ法により成膜することができる酸化ガリウム系の半導体基板、その半導体基板とエピタキシャル膜を備えた半導体ウエハ、及び半導体ウエハの製造方法を提供する。　一実施の形態として、少なくとも一方の主面を結晶の成長下地面１１とする半導体基板１０であって、酸化ガリウム系半導体の単結晶からなり、成長下地面１１が（００１）面であり、成長下地面１１の７０面積％以上の連続した領域において、［０１０］方向のオフ角が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にあり、成長下地面１１の前記領域において、［００１］方向のオフ角が、－１°以上かつ１°以下の範囲内にあり、直径が２インチ以上である、半導体基板１０を提供する。

Description

半導体基板、半導体ウエハ、及び半導体ウエハの製造方法
　本発明は、半導体基板、半導体ウエハ、及び半導体ウエハの製造方法に関する。
　従来、ＨＶＰＥ（Halide Vapor Phase Epitaxy）法により、酸化ガリウム系単結晶からなる基板上に酸化ガリウム系単結晶膜をエピタキシャル成長させる発明が知られている（例えば、特許文献１参照）。特許文献１に記載された発明によれば、基板の主面の方位を所定の方位に設定することにより、ＨＶＰＥ法によるエピタキシャル膜の成長レートを高めることができる。
特開２０１７－１０９９０２号公報
　従来の技術により作製された直径が２インチ以上の酸化ガリウム系のエピタキシャルウエハには、エピタキシャル膜の膜厚分布が１１％と大きく、また、ドナー濃度の分布が大きくなる（意図的にドナーを添加しない場合にはドナー分布が４０％以上となる）という問題があった。また、膜厚分布が小さくなるような条件で成膜を行う場合には、エッチピットとして現れるエピタキシャル成長に起因する結晶欠陥の密度が５×１０４ｃｍ－３以上と大きくなっていた。これらの問題により、従来の酸化ガリウム系のエピタキシャルウエハを用いて酸化ガリウム系のパワーデバイスを歩留まりよく製造することが困難であった。
　したがって、本発明の目的は、膜厚分布及びドナー濃度分布が小さくかつ結晶欠陥の密度が小さい酸化ガリウム系のエピタキシャル膜をＨＶＰＥ法により成膜することができる酸化ガリウム系の半導体基板、その半導体基板とエピタキシャル膜を備えた半導体ウエハ、及びその半導体ウエハの製造方法を提供することにある。
　本発明の一態様は、上記目的を達成するために、下記［１］の半導体基板、下記［２］～［５］の半導体ウエハ、下記［６］の半導体ウエハの製造方法を提供する。
［１］少なくとも一方の主面を結晶の成長下地面とする半導体基板であって、酸化ガリウム系半導体の単結晶からなり、前記成長下地面が（００１）面であり、前記成長下地面の７０面積％以上の連続した領域において、［０１０］方向のオフ角が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にあり、前記成長下地面の前記領域において、［００１］方向のオフ角が、－１°以上かつ１°以下の範囲内にあり、直径が２インチ以上である、半導体基板。
［２］上記［１］に記載の半導体基板と、前記半導体基板の前記成長下地面上の、ＨＶＰＥ法の原料に由来するＣｌを含む酸化ガリウム系半導体の単結晶からなるエピタキシャル膜と、を備え、前記エピタキシャル膜中のエッチピットとして現れる結晶欠陥の密度が５×１０４ｃｍ－３未満である、半導体ウエハ。
［３］前記エピタキシャル膜がアズグロウンの状態であり、前記エピタキシャル膜の７０面積％以上の連続した領域において、膜厚の分布が±１０％未満である、上記［２］に記載の半導体ウエハ。
［４］前記エピタキシャル膜が意図的に添加されたドナーを含まず、前記エピタキシャル膜のドナー濃度の分布が±４０％未満である、上記［２］又は［３］に記載の半導体ウエハ。
［５］前記エピタキシャル膜の表面の７０面積％以上の連続した領域において、前記エピタキシャル膜の表面から前記半導体基板の表面まで達するピットの面内密度が、０．１個／ｃｍ２以下である、上記［２］～［４］のいずれか１項に記載の半導体ウエハ。
［６］少なくとも一方の主面を結晶の成長下地面とする、酸化ガリウム系半導体の単結晶からなり、直径が２インチ以上である半導体基板を用意する工程と、前記半導体基板の前記成長下地面上に、酸化ガリウム系半導体の単結晶をＨＶＰＥ法によりエピタキシャル成長させて、エピタキシャル膜を形成する工程と、を含み、前記成長下地面が（００１）面であり、前記成長下地面の７０面積％以上の連続した領域において、［０１０］方向のオフ角が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にあり、前記成長下地面の前記領域において、［００１］方向のオフ角が、－１°以上かつ１°以下の範囲内にある、半導体ウエハの製造方法。
　本発明によれば、膜厚分布及びドナー濃度分布が小さくかつ結晶欠陥の密度が小さい酸化ガリウム系のエピタキシャル膜をＨＶＰＥ法により成膜することができる酸化ガリウム系の半導体基板、その半導体基板とエピタキシャル膜を備えた半導体ウエハ、及びその半導体ウエハの製造方法を提供することができる。
図１は、本発明の実施の形態に係る半導体ウエハの垂直断面図である。 図２Ａは、成長下地面の［０１０］方向のオフ角の設定値を０°として製造された半導体ウエハをエピタキシャル膜の表面側から写した写真である。 図２Ｂは、成長下地面の［０１０］方向のオフ角の設定値を０°として製造された半導体ウエハをエピタキシャル膜の表面側から写した写真である。 図３は、成長下地面の［０１０］方向のオフ角の設定値を０°として製造された半導体ウエハをエピタキシャル膜の表面側から写した写真である。 図４は、成長下地面の［０１０］方向のオフ角の設定値を０．１°として製造された半導体ウエハをエピタキシャル膜の表面側から写した写真である。 図５Ａは、サファイア基板上にＨＶＰＥ法により成膜されたＧａ２Ｏ３膜の膜厚分布を示す平面図である。 図５Ｂは、中心部の膜厚を１．００として規格化されたサファイア基板上のＧａ２Ｏ３膜の膜厚分布を示す平面図である。 図６は、規格化されたサファイア基板上のＧａ２Ｏ３膜の膜厚分布を用いて補正された、図２Ｂに示されるエピタキシャル膜の膜厚分布を示す平面図である。 図７は、２５枚のエピタキシャル膜の線状のモフォロジーを有する領域と、線状のモフォロジーを有しない領域におけるドナー濃度の測定値を示すグラフである。
〔実施の形態〕
（半導体ウエハの構成）
　図１は、本発明の実施の形態に係る半導体ウエハ１の垂直断面図である。半導体ウエハ１は、酸化ガリウム系半導体の単結晶からなる半導体基板１０と、半導体基板１０の成長下地面１１上にエピタキシャル成長により形成された、酸化ガリウム系半導体の単結晶からなるエピタキシャル膜２０を備える。
　ここで、酸化ガリウム系半導体とは、Ｇａ２Ｏ３、又は、Ａｌ、Ｉｎなどの元素が添加されたＧａ２Ｏ３をいう。例えば、酸化ガリウム系半導体は、（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）で表される組成を有する。Ｇａ２Ｏ３にＡｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。
　半導体基板１０とエピタキシャル膜２０を構成する酸化ガリウム系半導体の単結晶は、β型の結晶構造を有する。また、半導体基板１０とエピタキシャル膜２０は、Ｓｉ、Ｓｎなどのドーパントを含んでいてもよい。
　半導体基板１０は、ＨＶＰＥ法によるエピタキシャル結晶成長用の下地基板として用いられる基板である。半導体基板１０は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法等の融液成長法により育成したＧａ２Ｏ３系単結晶のバルク結晶をスライスし、表面を研磨することにより形成される。
　エピタキシャル膜２０は、Ｃｌを含む原料ガスを用いるＨＶＰＥ法により成膜される。このため、エピタキシャル膜２０は、ＨＶＰＥ法の原料に由来するＣｌを含む。エピタキシャル膜２０に含まれるＣｌの濃度は、５×１０１６ａｔｏｍｓ／ｃｍ３以下である。ＨＶＰＥ法以外の方法により酸化ガリウム系半導体のエピタキシャル膜を形成する場合には、Ｃｌを含む原料を用いないため、通常、エピタキシャル膜中にＣｌが含まれることはなく、少なくとも、１×１０１６ｃｍ－３以上のＣｌが含まれることはない。
　エピタキシャル膜２０の原料ガスには、ＧａＣｌガス、ＧａＣｌ２ガス、ＧａＣｌ３ガス、（ＧａＣｌ３）２ガスなどのＧａ塩化物ガスであるＧａの原料ガスと、Ｏ２ガスやＨ２Ｏガスなどの酸素含有ガスであるＯの原料ガスと、ＳｉＣｌ４ガス、ＧｅＣｌ４ガス、ＳｎＣｌ４ガス、ＰｂＣｌ２ガスなどのドーパント含有ガスであるドーパントの原料ガスを用いる。また、エピタキシャル膜２０がＡｌやＩｎを含む場合には、ＡｌＣｌなどのＡｌ塩化物ガスであるＡｌの原料ガスや、ＩｎＣｌなどのＩｎ塩化物ガスであるＩｎの原料ガスを用いる。
　また、エピタキシャル膜２０は、結晶成長速度の速いＨＶＰＥ法により形成されるため、厚く形成することができ、例えば、１０００ｎｍ以上の厚さに形成することができる。また、産業用のＨＶＰＥ法によるエピタキシャル膜２０の成長速度は２００μｍ／ｈ程度であり、この場合は、１０００μｍまでの厚さであれば、現実的な時間で成膜することができる。すなわち、例えば、厚さ１０００ｎｍ以上１０００μｍ以下のエピタキシャル膜２０を形成することができる。なお、ＭＢＥ法を用いる場合の酸化ガリウム系半導体のエピタキシャル膜の結晶成長速度は１２０ｎｍ／ｈ程度であり、１０００ｎｍ以上の厚さに形成するためには８時間以上の時間が必要となるため、生産現場においては現実的ではない。
　半導体基板１０は、少なくとも一方の主面を結晶の成長下地面１１とする。半導体基板１０の成長下地面１１は、（００１）面である。成長下地面１１の７０面積％以上の連続した領域（成長下地面１１の全体の７０％以上の面積を有する連続した領域）において、［０１０］方向のオフ角（（００１）面からの傾斜角度）が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にある。好ましくは、成長下地面１１の８０面積％以上の連続した領域、より好ましくは、成長下地面１１の９０面積％以上の連続した領域における［０１０］方向のオフ角（（００１）面からの傾斜角度）が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にある。また、この［０１０］方向のオフ角（（００１）面からの傾斜角度）が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にある領域においては、［００１］方向のオフ角が、－１°以上かつ１°以下の範囲内にある。
　なお、成長下地面１１のオフ角は、原子間力顕微鏡を用いて測定することができる。具体的には、原子間力顕微鏡で成長下地面１１を観察すると、（００１）面をテラスとしたステップテラス構造の情報が得られ、そのテラスの長さとステップの高さから、三角関数を用いてオフ角を得ることができる。
　成長下地面１１の［００１］方向のオフ角が、－０．０１°より大きくかつ０．０１°より小さい範囲内にある領域が存在する場合、エピタキシャル膜２０の表面２１のその領域上の部分から線状のモフォロジーが広がる。
　図２Ａ、図２Ｂ、図３は、半導体ウエハ１をエピタキシャル膜２０の表面２１側から写した写真である。図２Ａ、図２Ｂに示されるエピタキシャル膜２０は、粉降り（後述する）を抑制することのできる同一の条件で形成されたＧａ２Ｏ３膜であり、それぞれ３μｍ、６μｍの厚さを有する。図２Ａ、図２Ｂに示されるエピタキシャル膜２０の表面２１の領域Ａは線状のモフォロジーを有する領域であり、領域Ｂは黒色の粗面化した領域であり、領域Ｃは白色の粗面化した領域である。
　図３は、図２Ｂに示される半導体ウエハ１の写真上に、エピタキシャル膜２０の下の半導体基板１０の成長下地面１１上の９つの点における［０１０］方向のオフ角の値を示したものである。図３の破線の円で囲まれた領域は、成長下地面１１のオフ角が０°近傍である領域である。なお、図２Ａ、図２Ｂ、図３に示される半導体ウエハ１の半導体基板１０は、成長下地面１１の［０１０］方向のオフ角の設定値を０°（オフ角なし）として製造されたものであり、オフ角の分布は、スライス加工や研磨加工の加工誤差や酸化ガリウム系単結晶の捻れにより生じるものである。
　図２Ａ、図２Ｂ、図３によれば、エピタキシャル膜２０の表面２１の線状のモフォロジーは、成長下地面１１のオフ角が０°近傍である領域上に成長した部分から広がっていることがわかる。
　エピタキシャル膜２０の表面２１に線状のモフォロジーを有する部分は成膜速度が低いため、表面２１に線状のモフォロジーを有する部分と有しない部分が混在すると、エピタキシャル膜２０の膜厚の分布が大きくなる。また、エピタキシャル膜２０の線状のモフォロジーを有する部分においては、ドナー濃度が高くなる。ドナー濃度の上昇は、意図せずに取り込まれるＨＶＰＥ法の原料に含まれるＣｌが起源であると推測される。
　半導体基板１０の成長下地面１１の［０１０］方向のオフ角が、－０．０１°以下、又は０．０１°以上であれば、エピタキシャル膜２０の表面２１における線状のモフォロジーの発生を抑制でき、エピタキシャル膜２０の成膜速度の面内のばらつきが抑えられるため、アズグロウンの状態（研磨処理などを施していない成長したままの状態）のエピタキシャル膜２０の膜厚の分布が±１０％未満（最も厚い部分の膜厚と最も薄い部分の膜厚のそれらの中心値からのずれが中心値の±１０％未満、すなわち最も厚い部分の膜厚と最も薄い部分の膜厚の、それらの中心値との差の絶対値が、中心値の１０％未満）に抑えられる。成長下地面１１は、７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域における［０１０］方向のオフ角が、－０．０１°以下、又は０．０１°以上であるため、アズグロウンの状態のエピタキシャル膜２０の７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域において、膜厚の分布が±１０％未満となる。なお、エピタキシャル膜２０の膜厚は、フーリエ変換赤外分光光度計（ＦＴ－ＩＲ）により測定することができる。
　図４は、成長下地面１１の［０１０］方向のオフ角の設定値を０．１°として製造された半導体ウエハ１をエピタキシャル膜２０の表面２１側から写した写真である。図４に示される半導体ウエハ１は、半導体基板１０の成長下地面１１の図示される９つの点における［０１０］方向のオフ角が－０．０１°以下であり、それら９つの点を含む成長下地面１１の大部分を占める領域が白色の粗面化した領域（線状のモフォロジーを有しない領域）である。
　なお、成膜中に原料ガスが気相反応することによりＧａ酸化物の粉が気相中で生成されて成長下地面１１に付着する（以下、粉降りと呼ぶ）条件を用いると、Ｇａ酸化物の粉は成長下地面１１上に満遍なく降り積もるため、成長下地面１１のオフ角に起因したエピタキシャル膜２０の膜厚の面内のばらつきを緩和することができる。しかしながら、粉降りに起因して、エッチピットとして現れる結晶欠陥の密度が５×１０４ｃｍ－３以上に増加し、半導体ウエハから製造されるデバイスの耐圧を低下させるなどの不具合を生じさせるため、粉降りが生じる条件で製造された半導体ウエハは実用できない。
　上記のエッチピットとして現れる結晶欠陥の密度は、８５℃に加熱された１０％のＫＯＨ溶液を用いて半導体ウエハ１に３０分間のエッチングを施し、微分干渉顕微鏡を用いてエピタキシャル膜２０の表面に現れたエッチピットの密度を計測することにより得られる。
　粉降りが生じる条件でエピタキシャル膜２０を成膜することなく、半導体基板１０の成長下地面１１の所定の領域における［０１０］方向のオフ角を－０．０１°以下、又は０．０１°以上とすることにより、エピタキシャル膜２０の所定の領域における膜厚の分布を±１０％未満に抑える場合には、エッチピットとして現れるエピタキシャル成長に起因する結晶欠陥の密度は５×１０４ｃｍ－３未満となる。
　また、半導体基板１０の成長下地面１１の［０１０］方向のオフ角が、－０．０１°以下、又は０．０１°以上であれば、エピタキシャル膜２０の表面２１に線状のモフォロジーがほぼ観察されず、Ｃｌの意図しない取り込みが抑えられる。そのため、エピタキシャル膜２０に意図的にドナーを添加する場合に、より正確にドナー濃度を制御することができる。なお、エピタキシャル膜２０に意図的にドナーを添加しない場合には、エピタキシャル膜２０のドナー濃度の分布が±４０％未満（最も濃度の高い部分の濃度と最も低い部分の濃度のそれらの中心値からのずれが中心値の±４０％未満、すなわち最も濃度の高い部分の濃度と最も濃度の低い部分の濃度の、それらの中心値との差の絶対値が、中心値の４０％未満）となる。成長下地面１１は、７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域における［０１０］方向のオフ角が、－０．０１°以下、又は０．０１°以上であるため、エピタキシャル膜２０に意図的にドナーを添加しない場合には、エピタキシャル膜２０の７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域において、ドナー濃度の分布が±４０％未満となる。なお、エピタキシャル膜２０のドナー濃度は、容量測定（Ｃ－Ｖ測定）により求めることができる。
　半導体基板１０の成長下地面１１の［０１０］方向のオフ角が、－０．３°以下、又は０．３°以上である領域が存在する場合、その領域において、エピタキシャル膜２０の表面２１から半導体基板１０まで到達する深いピット（以下、貫通ピットと呼ぶ）が発生しやすくなる。
　半導体基板１０の成長下地面１１の［０１０］方向のオフ角が、－０．３°よりも大きくかつ０．３°よりも小さい範囲内にあれば、エピタキシャル膜２０の表面２１における貫通ピットの面内密度が０．１個／ｃｍ２以下に抑えられる。成長下地面１１は、７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域における［０１０］方向のオフ角が、－０．３°よりも大きくかつ０．３°よりも小さい範囲内にあるため、エピタキシャル膜２０の表面２１の７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域において、貫通ピットの面内密度が０．１個／ｃｍ２以下となる。なお、エピタキシャル膜２０に含まれる貫通ピットの面内密度は、光学顕微鏡を用いて測定することができる。
　上記の「成長下地面１１の７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域における［０１０］方向のオフ角（（００１）面からの傾斜角度）が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にある」の条件を満たすことにより得られる各種の効果は、少なくとも、その領域における［００１］方向のオフ角が－１°以上かつ１°以下の範囲内にあれば得られる。
　なお、「成長下地面１１の７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域における［０１０］方向のオフ角（（００１）面からの傾斜角度）が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にある」の条件を満たすことは、半導体基板１０の直径が大きくなるほど難しくなるが、半導体基板１０は、２インチ以上の大きさであってもこの条件を満たす。また、少なくとも、この条件を満たす、８インチまでの直径の半導体基板１０を製造することができる。
（半導体ウエハの製造方法）
　本発明の実施の形態に係る半導体ウエハ１の製造方法は、少なくとも一方の主面を結晶の成長下地面１１とする、酸化ガリウム系半導体の単結晶からなり、直径が２インチ以上である半導体基板１０を用意する工程と、半導体基板１０の成長下地面１１上に、酸化ガリウム系半導体の単結晶をＨＶＰＥ法によりエピタキシャル成長させて、エピタキシャル膜２０を形成する工程と、を含む。
　エピタキシャル膜２０を形成する工程においては、ＨＶＰＥ装置の反応チャンバー内の半導体基板１０がセットされる空間の圧力と温度を、例えば、それぞれ０.５～１．５ａｔｍ、９００～１１００℃に保ち、その空間にＧａの原料ガス、Ｏの原料ガス（さらに、エピタキシャル膜２０がＡｌを含む場合はＡｌの原料ガス、Ｉｎを含む場合はＩｎの原料ガス、ドーパントを含む場合はドーパントの原料ガス）をキャリアガスとしての不活性ガスとともに流入させ、半導体基板１０の成長下地面１１上に酸化ガリウム系半導体の単結晶をエピタキシャル成長させる。
　ここで、例えば、ＧａＣｌ分圧を１．５×１０－３ａｔｍ以下、ＶＩ/ＩＩＩ比（ＧａＣｌとＯの供給比）を１０、反応チャンバー内部のガスの線速度を１５０ｃｍ／ｓ以上にしてエピタキシャル膜２０を形成することにより、上述の粉降りの発生を抑え、エピタキシャル膜２０におけるエッチピットとして現れるエピタキシャル成長に起因する結晶欠陥の密度を５×１０４ｃｍ－３未満とすることができる。
　また、Ｇａの原料ガスであるＧａ塩化物ガスとして、ＧａＣｌガスを用いることが好ましい。ＧａＣｌガスは、Ｇａ塩化物ガスの中で、Ｇａ２Ｏ３系半導体の単結晶の成長駆動力を最も高い温度まで保つことのできるガスである。高純度、高品質のＧａ２Ｏ３系半導体の単結晶を得るためには、高い成長温度での成長が有効であるため、高温において成長駆動力の高いＧａＣｌガスを用いることが好ましい。
　また、ドーパントの原料ガスとしては、意図しない他の不純物の混入を抑制するために、塩化物系ガスを用いることが好ましく、例えば、１４族元素であるＳｉ、Ｇｅ、Ｓｎ、又はＰｂをドーパントとする場合は、それぞれＳｉＣｌ４、ＧｅＣｌ４、ＳｎＣｌ４、ＰｂＣｌ２等の塩化物系ガスが用いられる。また、塩化物系ガスは、塩素のみと化合したものに限られず、例えば、ＳｉＨＣｌ３等のシラン系ガスを用いてもよい。
　また、エピタキシャル膜２０を形成する際の雰囲気に水素が含まれていると、エピタキシャル膜２０の表面２１の平坦性及び結晶成長駆動力が低下するため、Ｏの原料ガスとして、水素を含まないＯ２ガスを用いることが好ましい。
（実施の形態の効果）
　上記実施の形態によれば、半導体基板１０の成長下地面１１のオフ角を所定の範囲内に納めることにより、膜厚分布及びドナー濃度分布が小さくかつ結晶欠陥の密度が小さいエピタキシャル膜２０をＨＶＰＥ法により成膜することができる。
　一般的に、半導体デバイスのウエハ面内での製造歩留まりは６０％以上が求められるが、それを達成するためにはウエハの有効面積（半導体デバイスの製造に用いることができる面積）が６０％よりもさらに大きい、例えば７０％以上であることが求められる。上述のように、半導体ウエハ１においては、成長下地面１１の７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域において、［０１０］方向のオフ角（（００１）面からの傾斜角度）が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にあるため、エピタキシャル膜２０の７０面積％以上（好ましくは８０面積％以上、より好ましくは９０面積％以上）の連続した領域において、膜厚分布、ドナー濃度分布、及び貫通ピットの面内密度が小さくなる。このため、半導体ウエハ１の有効面積は７０％以上、８０％、又は９０％以上であり、半導体デバイスの製造歩留まりを大きく高めることができる。
　上記の実施の形態で述べた現象「成長下地面１１の［０１０］方向のオフ角が、－０．０１°より大きくかつ０．０１°より小さい範囲内にある領域が存在する場合、エピタキシャル膜２０の表面２１のその領域上の部分から線状のモフォロジーが広がる」、及び「エピタキシャル膜２０の表面２１に線状のモフォロジーを有する部分は成膜速度が低い」について、実験結果を示しつつ説明する。
　エピタキシャル膜２０の膜厚に分布が生じる原因には、半導体基板１０の成長下地面１１の［０１０］方向のオフ角の分布の他に、製造工程上の要因がある。このため、本実施例では、成長下地面１１の［０１０］方向のオフ角とエピタキシャル膜２０の膜厚分布の関係を正確に判断するために、まず、ＨＶＰＥ装置による製法上の原因を補正により取り除く。
　図５Ａは、Ｃ面を主面とするサファイア基板上にＨＶＰＥ法により成膜されたＧａ２Ｏ３膜の膜厚分布を示す平面図である。サファイア基板のオフ角の面内分布は±０．０５度以内に収まっており、主面全体のオフ角をほぼ０°と見做すことができる。さらに、Ｃ面を主面とするサファイア基板上に成膜したＧａ２Ｏ３膜の膜厚分布は、サファイア基板のオフ角にはほぼ依存しないことがわかっていた。このため、サファイア基板上のＧａ２Ｏ３膜の膜厚分布は、ほぼ製造工程上の要因によるものである。具体的には、ＨＶＰＥ装置の反応チャンバー内で、図の上側から基板上に原料ガスを流入させており、原料ガスの流れの下流側（図の下側）で膜厚が大きくなっている。
　このサファイア基板上のＧａ２Ｏ３膜とエピタキシャル膜２０は同じＨＶＰＥ装置を用いて同様の条件で成膜されるため、サファイア基板上のＧａ２Ｏ３膜の膜厚分布を利用してエピタキシャル膜２０の膜厚分布を補正し、成長下地面１１のオフ角がエピタキシャル膜２０の膜厚分布に及ぼす影響のみを抽出することができる。
　図５Ｂは、中心部の膜厚を１．００として規格化されたサファイア基板上のＧａ２Ｏ３膜の膜厚分布を示す平面図である。図５Ｂに示されるサファイア基板上のＧａ２Ｏ３膜の各点の規格化された膜厚を補正値として用いる。
　図６は、規格化されたサファイア基板上のＧａ２Ｏ３膜の膜厚分布を用いて補正された、図２Ｂに示されるエピタキシャル膜２０の膜厚分布を示す平面図である。図６の各点の数値は補正後の膜厚（単位はμｍ）を示し、括弧内の数値は補正前の膜厚を示す。補正は、エピタキシャル膜２０の各点の膜厚を補正値（図５Ｂに示されるサファイア基板上のＧａ２Ｏ３膜の規格化された膜厚）で除することにより行われる。
　図６によれば、エピタキシャル膜２０の線状のモフォロジーを有する部分の膜厚が、他の部分の膜厚と比較して小さいことが確認できる。
　次に、上記の実施の形態で述べた現象「エピタキシャル膜２０の線状のモフォロジーを有する部分においては、ドナー濃度が高くなる」を示す実験結果について説明する。
　図７は、２５枚のエピタキシャル膜２０の線状のモフォロジーを有する領域（上述の領域Ａに対応）と、線状のモフォロジーを有しない領域（上述の領域Ｂ及び領域Ｃに対応）における実効ドナー濃度（Ｎｄ－Ｎａ）の測定値を示すグラフである。図７に係る２５枚のエピタキシャル膜２０には、いずれも濃度１×１０１６ｃｍ－３程度の微量のＳｉが添加されている。
　図７は、線状のモフォロジーを有する領域のドナー濃度が、線状のモフォロジーを有しない領域のドナー濃度と比較して、全体的に高く、かつばらつきが大きいことを示している。これは、線状のモフォロジーを有する領域が、ドナーとして働く不純物（ＨＶＰＥ法の原料に含まれるＣｌと推測される）を取り込みやすいためと考えられる。
　以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態及び実施例の構成要素を任意に組み合わせることができる。
　また、上記に記載した実施の形態及び実施例は請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
　膜厚分布及びドナー濃度分布が小さくかつ結晶欠陥の密度が小さい酸化ガリウム系のエピタキシャル膜をＨＶＰＥ法により成膜することができる酸化ガリウム系の半導体基板、その半導体基板とエピタキシャル膜を備えた半導体ウエハ、及びその半導体ウエハの製造方法を提供する。
１…半導体ウエハ、１０…半導体基板、１１…成長下地面、２０…エピタキシャル膜、２１…表面

Claims (6)

  1. 　少なくとも一方の主面を結晶の成長下地面とする半導体基板であって、
    　酸化ガリウム系半導体の単結晶からなり、
    　前記成長下地面が（００１）面であり、
    　前記成長下地面の７０面積％以上の連続した領域において、［０１０］方向のオフ角が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にあり、
    　前記成長下地面の前記領域において、［００１］方向のオフ角が、－１°以上かつ１°以下の範囲内にあり、
    　直径が２インチ以上である、
    　半導体基板。
  2. 　請求項１に記載の半導体基板と、
    　前記半導体基板の前記成長下地面上の、ＨＶＰＥ法の原料に由来するＣｌを含む酸化ガリウム系半導体の単結晶からなるエピタキシャル膜と、
    　を備え、
    　前記エピタキシャル膜中のエッチピットとして現れる結晶欠陥の密度が５×１０４ｃｍ－３未満である、
    　半導体ウエハ。
  3. 　前記エピタキシャル膜がアズグロウンの状態であり、
    　前記エピタキシャル膜の７０面積％以上の連続した領域において、膜厚の分布が±１０％未満である、
    　請求項２に記載の半導体ウエハ。
  4. 　前記エピタキシャル膜が意図的に添加されたドナーを含まず、
    　前記エピタキシャル膜のドナー濃度の分布が±４０％未満である、
    　請求項２又は３に記載の半導体ウエハ。
  5. 　前記エピタキシャル膜の表面の７０面積％以上の連続した領域において、前記エピタキシャル膜の表面から前記半導体基板の表面まで達するピットの面内密度が、０．１個／ｃｍ２以下である、
    　請求項２～４のいずれか１項に記載の半導体ウエハ。
  6. 　少なくとも一方の主面を結晶の成長下地面とする、酸化ガリウム系半導体の単結晶からなり、直径が２インチ以上である半導体基板を用意する工程と、
    　前記半導体基板の前記成長下地面上に、酸化ガリウム系半導体の単結晶をＨＶＰＥ法によりエピタキシャル成長させて、エピタキシャル膜を形成する工程と、
    　を含み、
    　前記成長下地面が（００１）面であり、
    　前記成長下地面の７０面積％以上の連続した領域において、［０１０］方向のオフ角が、－０．３°よりも大きくかつ－０．０１°以下の範囲、又は０．０１°以上かつ０．３°よりも小さい範囲内にあり、
    　前記成長下地面の前記領域において、［００１］方向のオフ角が、－１°以上かつ１°以下の範囲内にある、
    　半導体ウエハの製造方法。
     
PCT/JP2022/029844 2021-08-06 2022-08-03 半導体基板、半導体ウエハ、及び半導体ウエハの製造方法 WO2023013696A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP22853114.1A EP4383315A1 (en) 2021-08-06 2022-08-03 Semiconductor substrate, semiconductor wafer, and method for manufacturing semiconductor wafer
CN202280054928.0A CN117795654A (zh) 2021-08-06 2022-08-03 半导体基板、半导体晶片以及半导体晶片的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021129837A JP7083139B1 (ja) 2021-08-06 2021-08-06 半導体基板、半導体ウエハ、及び半導体ウエハの製造方法
JP2021-129837 2021-08-06

Publications (1)

Publication Number Publication Date
WO2023013696A1 true WO2023013696A1 (ja) 2023-02-09

Family

ID=81972140

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/029844 WO2023013696A1 (ja) 2021-08-06 2022-08-03 半導体基板、半導体ウエハ、及び半導体ウエハの製造方法

Country Status (4)

Country Link
EP (1) EP4383315A1 (ja)
JP (1) JP7083139B1 (ja)
CN (1) CN117795654A (ja)
WO (1) WO2023013696A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7083139B1 (ja) * 2021-08-06 2022-06-10 株式会社タムラ製作所 半導体基板、半導体ウエハ、及び半導体ウエハの製造方法
JP2024025233A (ja) * 2022-08-10 2024-02-26 株式会社ノベルクリスタルテクノロジー β－Ｇａ２Ｏ３系単結晶膜の成長方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014086458A (ja) * 2012-10-19 2014-05-12 Tamura Seisakusho Co Ltd 酸化ガリウム系基板の製造方法
JP2015163566A (ja) * 2014-02-28 2015-09-10 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶基板
JP2016037417A (ja) * 2014-08-07 2016-03-22 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶基板
JP2017109902A (ja) 2015-12-16 2017-06-22 株式会社タムラ製作所 半導体基板、並びにエピタキシャルウエハ及びその製造方法
WO2020209022A1 (ja) * 2019-04-08 2020-10-15 Ａｇｃ株式会社 酸化ガリウム基板、および酸化ガリウム基板の製造方法
JP7083139B1 (ja) * 2021-08-06 2022-06-10 株式会社タムラ製作所 半導体基板、半導体ウエハ、及び半導体ウエハの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014086458A (ja) * 2012-10-19 2014-05-12 Tamura Seisakusho Co Ltd 酸化ガリウム系基板の製造方法
JP2015163566A (ja) * 2014-02-28 2015-09-10 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶基板
JP2016037417A (ja) * 2014-08-07 2016-03-22 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶基板
JP2017109902A (ja) 2015-12-16 2017-06-22 株式会社タムラ製作所 半導体基板、並びにエピタキシャルウエハ及びその製造方法
WO2020209022A1 (ja) * 2019-04-08 2020-10-15 Ａｇｃ株式会社 酸化ガリウム基板、および酸化ガリウム基板の製造方法
JP7083139B1 (ja) * 2021-08-06 2022-06-10 株式会社タムラ製作所 半導体基板、半導体ウエハ、及び半導体ウエハの製造方法

Also Published As

Publication number Publication date
JP2023023898A (ja) 2023-02-16
CN117795654A (zh) 2024-03-29
JP7083139B1 (ja) 2022-06-10
EP4383315A1 (en) 2024-06-12

Similar Documents

Publication Publication Date Title
US11982016B2 (en) Method for growing beta-Ga2O3-based single crystal film, and crystalline layered structure
WO2023013696A1 (ja) 半導体基板、半導体ウエハ、及び半導体ウエハの製造方法
US11047067B2 (en) Crystal laminate structure
KR101478331B1 (ko) 에피택셜 탄화규소 단결정 기판의 제조 방법
US20070221119A1 (en) Method of Sic Single Crystal Growth and Sic Single Crystal
US20120032229A1 (en) Silicon Wafer And Production Method Thereof
JP3776374B2 (ja) ＳｉＣ単結晶の製造方法，並びにエピタキシャル膜付きＳｉＣウエハの製造方法
US11107892B2 (en) SiC epitaxial wafer and method for producing same
CN106471163B (zh) 半导体衬底、外延片及其制造方法
US10774444B2 (en) Method for producing SiC epitaxial wafer including forming epitaxial layer under different conditions
WO2021210476A1 (ja) 半導体膜及びその製造方法
KR20200142482A (ko) 도펀트 활성화 기술을 이용한 전력반도체용 갈륨옥사이드 박막 제조 방법
EP3112504B1 (en) Method for producing epitaxial silicon carbide wafer
JP6437736B2 (ja) 自立基板の製造方法および自立基板
JP6671640B2 (ja) エピタキシャルウェーハの製造方法
JP5647997B2 (ja) エピタキシャル結晶基板の製造方法、エピタキシャル結晶基板及びそれを用いて製造された半導体デバイス
JP5533428B2 (ja) シリコンエピタキシャルウエーハの製造方法
JP2021082641A (ja) エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
WO2004051725A1 (ja) エピタキシャル成長方法およびエピタキシャル成長用基板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22853114

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280054928.0

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2022853114

Country of ref document: EP

Effective date: 20240306