WO2022259873A1 - 半導体装置 - Google Patents

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WO2022259873A1
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metal layer
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metal
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龍太 渡邊
拓一 大塚
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ローム株式会社
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Definitions

  • the present disclosure relates to a semiconductor device in which a semiconductor element is bonded to a support layer containing a metal element in its composition.
  • Patent Document 1 discloses an example of a semiconductor device (power module) in which a plurality of semiconductor elements are bonded to a conductor layer. A plurality of semiconductor elements are joined to the conductor layer via the solder layer. Thereby, when the semiconductor device is used, heat generated from the plurality of semiconductor elements is conducted to the conductor layer through the solder layer.
  • the bonding interfaces (the interface between the conductive layer and the solder layer and the interface between the solder layer and the plurality of semiconductor elements) interposed between the conductor layer and the plurality of semiconductor elements ) is confirmed to decrease in the long term. Therefore, in order to improve the reliability of the semiconductor device, a measure for stabilizing the heat dissipation at the junction interface over a long period of time is desired.
  • one object of the present disclosure is to provide a semiconductor device capable of stabilizing the heat dissipation at the bonding interface interposed between the supporting layer and the semiconductor element for a long period of time.
  • a semiconductor device provided by the present disclosure includes an insulating layer, a supporting layer disposed on the insulating layer and containing a metal, and a semiconductor element bonded to the supporting layer, the semiconductor element comprising: a device metal layer facing the support layer; a solid-phase diffusion bonding layer interposed between the support layer and the device metal layer; Less than the Vickers hardness of the layer.
  • the semiconductor device According to the semiconductor device according to the present disclosure, it is possible to stabilize the heat dissipation at the bonding interface interposed between the support layer and the semiconductor element for a long period of time.
  • FIG. 1 is a perspective view of a semiconductor device according to a first embodiment of the present disclosure
  • FIG. 2 is a plan view of the semiconductor device shown in FIG. 1.
  • FIG. 3 is a plan view of the semiconductor device shown in FIG. 1, seen through the sealing resin.
  • 4 is a front view of the semiconductor device shown in FIG. 1.
  • FIG. 5 is a right side view of the semiconductor device shown in FIG. 1.
  • FIG. 6 is a left side view of the semiconductor device shown in FIG. 1.
  • FIG. 7 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. 8 is a partially enlarged view of FIG. 3.
  • FIG. 9 is a partially enlarged view of FIG. 3.
  • FIG. 10 is a cross-sectional view taken along line XX of FIG. 3.
  • FIG. 10 is a cross-sectional view taken along line XX of FIG. 3.
  • FIG. 11 is a cross-sectional view taken along line XI-XI of FIG. 3.
  • FIG. 12 is a cross-sectional view along line XII-XII in FIG. 3.
  • FIG. 13 is a cross-sectional view along line XIII-XIII in FIG. 14 is a partially enlarged view of FIG. 8.
  • FIG. 15 is a cross-sectional view along line XV-XV of FIG. 14.
  • FIG. 16 is a partially enlarged view of FIG. 15.
  • FIG. 17 is a partially enlarged view of FIG. 8.
  • FIG. 18 is a cross-sectional view taken along line XVIII-XVIII in FIG. 17.
  • FIG. 19 is a partially enlarged cross-sectional view of a modification of the semiconductor device shown in FIG. 1.
  • FIG. 20 is a partially enlarged cross-sectional view of a semiconductor device according to a second embodiment of the present disclosure
  • 21 is a partially enlarged view of FIG. 20.
  • FIG. 21 is a partially enlarged cross-sectional view of a modification of the semiconductor device shown in FIG. 20.
  • FIG. FIG. 23 is a partially enlarged cross-sectional view of a semiconductor device according to a third embodiment of the present disclosure; 24 is a partially enlarged view of FIG. 23.
  • FIG. FIG. 25 is a partially enlarged cross-sectional view of a semiconductor device according to a fourth embodiment of the present disclosure; 26 is a partially enlarged view of FIG. 25.
  • FIG. 25 is a partially enlarged cross-sectional view of a semiconductor device according to a fourth embodiment of the present disclosure.
  • the semiconductor device A10 includes an insulating layer 11, a heat dissipation layer 12, a plurality of support layers 20, a plurality of input terminals 41, an output terminal 42, a plurality of semiconductor elements 31, a plurality of buffer layers 32, and a sealing resin .
  • the semiconductor device A10 further includes a plurality of gate wirings 24, a plurality of detection wirings 25, a plurality of gate terminals 43, a plurality of detection terminals 44, and a case 60.
  • FIGS. 3, 8 and 9 are transparent through the sealing resin 70 for convenience of understanding.
  • the XX line and the XI-XI line are indicated by one-dot chain lines.
  • the semiconductor device A10 shown in FIG. 1 is a power module.
  • the semiconductor device A10 is used for inverters such as electric appliances and hybrid vehicles.
  • the semiconductor device A10 has a substantially rectangular shape when viewed in the thickness direction z.
  • a thickness direction z refers to a direction along the thickness of the insulating layer 11 .
  • one direction perpendicular to the thickness direction z is called a first direction x.
  • a direction orthogonal to both the thickness direction z and the first direction x is called a second direction y.
  • the semiconductor device A10 is relatively elongated along the first direction x, but the present disclosure is not limited to this.
  • the insulating layer 11 is supported by the heat dissipation layer 12, as shown in FIGS.
  • the insulating layer 11 has a main surface 111 and a back surface 112 facing opposite to each other in the thickness direction z.
  • the major surface 111 faces the multiple support layers 20 .
  • the rear surface 112 faces the heat dissipation layer 12 .
  • the insulating layer 11 contains resin.
  • the resin is, for example, an epoxy resin.
  • the Vickers hardness (HV) of the insulating layer 11 is lower than the Vickers hardness of each of the support layers 20 .
  • the thickness t1 of the insulating layer 11 is smaller than the thickness T of each of the multiple support layers 20. As shown in FIGS.
  • the heat dissipation layer 12 is located on the side opposite to the plurality of support layers 20 with the insulating layer 11 interposed in the thickness direction z. As shown in FIG. 7, part of the heat dissipation layer 12 is exposed outside the semiconductor device A10.
  • the semiconductor device A10 is generally attached to a heat sink. A portion of the heat dissipation layer 12 exposed to the outside of the semiconductor device A10 faces the heat sink.
  • the main element of the heat dissipation layer 12 is a flat metal plate.
  • the composition of the metal plate contains copper. That is, the metal plate contains copper.
  • the surface of the heat dissipation layer 12 may be plated with nickel.
  • the thickness t ⁇ b>2 of the heat dissipation layer 12 is equal to or greater than the thickness T of each of the plurality of support layers 20 . Therefore, thickness t2 of heat dissipation layer 12 is greater than thickness t1 of insulating layer 11 .
  • the plurality of support layers 20 are arranged on the main surface 111 of the insulating layer 11, as shown in FIG.
  • the multiple support layers 20 contain a metal element in their composition.
  • the metal element includes copper.
  • the thickness T of each of the plurality of support layers 20 shown in FIGS. 15 and 18 is 1 to 60 times the thickness t1 of the insulating layer 11 .
  • the multiple support layers 20 include a first support layer 21 , a second support layer 22 and a third support layer 23 .
  • the first support layer 21, the second support layer 22 and the third support layer 23 extend in the first direction x.
  • the second support layer 22 is located next to the first support layer 21 in the second direction y.
  • the third support layer 23 is located on the opposite side of the first support layer 21 with the second support layer 22 interposed therebetween in the second direction y.
  • the plurality of gate wirings 24 are arranged on the main surface 111 of the insulating layer 11, as shown in FIG.
  • the plurality of gate lines 24 includes first gate lines 241 and second gate lines 242 .
  • the first gate line 241 is located on the side opposite to the second support layer 22 with the first support layer 21 interposed therebetween in the second direction y.
  • the first gate wiring 241 extends in the first direction x.
  • the first gate line 241 includes two regions spaced apart from each other in the second direction y. One ends of the two regions of the first gate wiring 241 located closest to the plurality of input terminals 41 are connected to each other.
  • the second gate line 242 is located on the side opposite to the second support layer 22 with the third support layer 23 interposed therebetween in the second direction y.
  • the second gate wiring 242 extends in the first direction x.
  • the second gate line 242 includes two regions spaced apart from each other in the second direction y. One ends of the two regions of the second gate wiring 242 located closest to
  • the plurality of detection wirings 25 are arranged on the main surface 111 of the insulating layer 11, as shown in FIG.
  • the multiple detection wires 25 include first detection wires 251 and second detection wires 252 .
  • the first detection wiring 251 is positioned next to the first gate wiring 241 in the second direction y.
  • the first detection wiring 251 extends in the first direction x.
  • the first detection wiring 251 includes two regions spaced apart from each other in the second direction y. One ends of the two regions of the first detection wiring 251 located closest to the output terminal 42 are connected to each other.
  • the second detection line 252 is positioned next to the second gate line 242 in the second direction y.
  • the second detection wiring 252 extends in the first direction x.
  • the second detection wiring 252 includes two regions spaced apart from each other in the second direction y. One ends of the two regions of the second detection wiring 252 located closest to the plurality of input terminals 41 are connected to each other.
  • the semiconductor device A10 has a pair of pads 26. As shown in FIG. 8, the semiconductor device A10 has a pair of pads 26. As shown in FIG. The pair of pads 26 are adjacent to each other in the first direction x. A pair of pads 26 are positioned at corners of the insulating layer 11 . A pair of pads 26 are adjacent to the first support layer 21 .
  • the plurality of input terminals 41 are part of the external connection terminals provided on the semiconductor device A10, as shown in FIGS.
  • a plurality of input terminals 41 are connected to a DC power supply arranged outside the semiconductor device A10.
  • a plurality of input terminals 41 are supported by the case 60 .
  • the plurality of input terminals 41 are made of metal plates.
  • the metal plate contains, for example, copper.
  • the thickness of the plurality of input terminals 41 is 1.0 mm.
  • the multiple input terminals 41 include a first input terminal 41A and a second input terminal 41B.
  • the first input terminal 41A is a positive electrode (P terminal).
  • the first input terminal 41A is joined to the first pad portion 211 of the first support layer 21 .
  • the first input terminal 41A is electrically connected to the first support layer 21 .
  • the second input terminal 41B is a negative electrode (N terminal).
  • the second input terminal 41B is joined to the third pad portion 231 of the third support layer 23 .
  • the second input terminal 41B is electrically connected to the third support layer 23 .
  • the first input terminal 41A and the second input terminal 41B are adjacent to each other in the second direction y.
  • each of the first input terminal 41A and the second input terminal 41B has an external connection portion 411, an internal connection portion 412 and an intermediate portion 413.
  • the external connection part 411 has a flat plate shape exposed from the semiconductor device A10 and perpendicular to the thickness direction z.
  • a DC power supply cable or the like is connected to the external connection portion 411 .
  • the external connection portion 411 is supported by the case 60 .
  • the external connection portion 411 is provided with a connection hole 411A penetrating in the thickness direction z.
  • a fastening member such as a bolt is inserted into the connection hole 411A.
  • the surface of the external connection portion 411 may be plated with nickel (Ni).
  • the internal connection portion 412 is joined to the first pad portion 211 of the first support layer 21 at the first input terminal 41A, and is joined to the third pad portion 231 of the third support layer 23 at the second input terminal 41B. shape.
  • the internal connection portion 412 has three teeth, and these multiple teeth are arranged along the second direction y. A plurality of teeth are bent in the thickness direction z. Therefore, the plurality of teeth are hook-shaped when viewed in the second direction y. All of the teeth are joined to the first pad portion 211 and the third pad portion 231 by ultrasonic vibration.
  • the intermediate portion 413 interconnects the external connection portion 411 and the internal connection portion 412 .
  • the intermediate portion 413 has an L-shaped cross section with respect to the first direction x.
  • Intermediate portion 413 has base portion 413A and standing portion 413B.
  • the base 413A extends along the first direction x and the second direction y.
  • One end of the base portion 413A in the first direction x is connected to the internal connection portion 412 .
  • the standing portion 413B stands up from the base portion 413A in the thickness direction z.
  • One end of the upright portion 413B in the thickness direction z is connected to the external connection portion 411 .
  • the output terminals 42 are part of the external connection terminals provided on the semiconductor device A10, as shown in FIGS.
  • the output terminal 42 is connected to a power supply object (such as a motor) arranged outside the semiconductor device A10.
  • the output terminal 42 is supported by the case 60 and positioned on the opposite side of the insulating layer 11 from the plurality of input terminals 41 in the first direction x.
  • the output terminal 42 is made of a metal plate.
  • the metal plate contains, for example, copper.
  • the thickness of the output terminal 42 is 1.0 mm.
  • the output terminal 42 is separated into two, a first terminal portion 42A and a second terminal portion 42B.
  • the output terminal 42 may be a single member in which the first terminal portion 42A and the second terminal portion 42B are integrated.
  • the first terminal portion 42A and the second terminal portion 42B are joined to the second pad portion 221 of the second support layer 22 .
  • the output terminal 42 is electrically connected to the second support layer 22 .
  • the first terminal portion 42A and the second terminal portion 42B are adjacent to each other in the second direction y.
  • each of the first terminal portion 42A and the second terminal portion 42B has an external connection portion 421, an internal connection portion 422 and an intermediate portion 423.
  • the external connection part 421 has a flat plate shape exposed from the semiconductor device A10 and orthogonal to the thickness direction z. A cable or the like that conducts to a power supply target is joined to the external connection portion 421 .
  • the external connection portion 421 is supported by the case 60 .
  • the external connection portion 421 is provided with a connection hole 421A penetrating in the thickness direction z. A fastening member such as a bolt is inserted into the connection hole 421A.
  • the surface of the external connection portion 411 may be plated with nickel.
  • the internal connection part 422 has a comb-like shape joined to the second pad part 221 of the second support layer 22 .
  • the internal connection portion 412 has three teeth, and these multiple teeth are arranged along the second direction y.
  • a plurality of teeth are bent in the thickness direction z. Therefore, the plurality of teeth are hook-shaped when viewed in the second direction y. All of the teeth are bonded to the second pad portion 221 by ultrasonic vibration.
  • the intermediate portion 423 interconnects the external connection portion 421 and the internal connection portion 422 .
  • the intermediate portion 423 has an L-shaped cross section with respect to the first direction x.
  • the intermediate portion 423 has a base portion 423A and an upright portion 423B.
  • the base 423A extends along the first direction x and the second direction y.
  • One end of the base portion 423A in the first direction x is connected to the internal connection portion 422 .
  • the standing portion 423B stands up from the base portion 423A in the thickness direction z.
  • One end of the upright portion 423B in the thickness direction z is connected to the external connection portion 421 .
  • a DC voltage is applied to the first input terminal 41A and the second input terminal 41B of the input terminal 41, and AC voltages of various frequencies are output from the output terminal 42 by driving the plurality of semiconductor elements 31.
  • the AC voltage is supplied to a power supply object such as a motor.
  • the plurality of gate terminals 43 are part of the external connection terminals provided on the semiconductor device A10, as shown in FIGS.
  • the multiple gate terminals 43 are electrically connected to the multiple gate wirings 24 .
  • the plurality of gate terminals 43 are connected to a driving circuit (eg, gate driver) of the semiconductor device A10 arranged outside.
  • a plurality of gate terminals 43 are supported by the case 60 .
  • the plurality of gate terminals 43 are composed of metal rods.
  • the metal rod contains, for example, copper.
  • the surfaces of the plurality of gate terminals 43 may be plated with tin (Sn) or nickel and tin.
  • the plurality of gate terminals 43 has an L-shaped cross section with respect to the first direction x. A part of each of the plurality of gate terminals 43 protrudes from the case 60 toward the main surface 111 of the insulating layer 11 in the thickness direction z.
  • the multiple gate terminals 43 include a first gate terminal 43A and a second gate terminal 43B.
  • the first gate terminal 43A is close to the first gate wiring 241 in the second direction y, as shown in FIG.
  • the second gate terminal 43B is located on the opposite side of the insulating layer 11 from the first gate terminal 43A in the second direction y, as shown in FIG.
  • the second gate terminal 43B is close to the second gate wiring 242 .
  • the plurality of detection terminals 44 are part of the external connection terminals provided on the semiconductor device A10, as shown in FIGS.
  • the multiple detection terminals 44 are electrically connected to the multiple detection wirings 25 .
  • a plurality of detection terminals 44 are connected to a control circuit of the semiconductor device A10 arranged outside.
  • the multiple detection terminals 44 are supported by the case 60 .
  • the plurality of detection terminals 44 are composed of metal rods.
  • the metal rod contains, for example, copper. Note that the surfaces of the plurality of detection terminals 44 may be tinned, or nickel-plated and tin-plated.
  • the plurality of detection terminals 44 has an L-shaped cross section with respect to the first direction x. A part of each of the plurality of detection terminals 44 protrudes from the case 60 toward the main surface 111 of the insulating layer 11 in the thickness direction z.
  • the multiple detection terminals 44 include a first detection terminal 44A and a second detection terminal 44B.
  • the first detection terminal 44A is located next to the first gate terminal 43A in the first direction x, as shown in FIG.
  • the second detection terminal 44B is located next to the second gate terminal 43B in the first direction x, as shown in FIG.
  • the semiconductor device A10 has an input current detection terminal 45.
  • FIG. The input current detection terminal 45 is part of the external connection terminals provided on the semiconductor device A10.
  • the input current detection terminal 45 is connected to the control circuit of the semiconductor device A10 arranged outside.
  • Input current detection terminal 45 is supported by case 60 .
  • the input current detection terminal 45 is composed of a metal rod.
  • the metal rod contains, for example, copper.
  • the surface of the input current detection terminal 45 may be tin-plated, or nickel-plated and tin-plated.
  • the shape of the input current detection terminal 45 is the same as that of the plurality of gate terminals 43 shown in FIG.
  • a portion of the input current detection terminal 45 protrudes from the case 60 toward the main surface 111 of the insulating layer 11 in the thickness direction z, like the plurality of gate terminals 43 shown in FIG. In the second direction y, the position of the input current detection terminal 45 is the same as the position of the first gate terminal 43A.
  • the input current detection terminal 45 is located away from the first gate terminal 43A on the side where the output terminal 42 is located in the first direction x.
  • the semiconductor device A10 includes an input current detection wire 54.
  • the input current detection wire 54 is joined to the input current detection terminal 45 and the first support layer 21 .
  • the input current detection terminal 45 is electrically connected to the first support layer 21 .
  • Input current sensing wire 54 is, for example, aluminum (Al).
  • the semiconductor device A10 has a pair of thermistor terminals 46.
  • a pair of thermistor terminals 46 are part of the external connection terminals provided on the semiconductor device A10.
  • a pair of thermistor terminals 46 are connected to a control circuit of the semiconductor device A10 arranged outside.
  • a pair of thermistor terminals 46 are supported by a case 60 .
  • a pair of thermistor terminals 46 are composed of metal rods.
  • the metal rod contains, for example, copper.
  • the surfaces of the pair of thermistor terminals 46 may be tin-plated, or nickel-plated and tin-plated.
  • the shape of the pair of thermistor terminals 46 is the same as that of the plurality of gate terminals 43 shown in FIG. A part of the pair of thermistor terminals 46 protrudes from the case 60 toward the main surface 111 of the insulating layer 11 in the thickness direction z, like the plurality of gate terminals 43 shown in FIG. In the second direction y, the position of the pair of thermistor terminals 46 is the same as the position of the first gate terminal 43A.
  • the pair of thermistor terminals 46 are located away from the first gate terminal 43A in the first direction x on the side where the plurality of input terminals 41 are located.
  • a pair of thermistor terminals 46 are adjacent to each other in the first direction x.
  • the semiconductor device A10 includes a pair of thermistor wires 55. As shown in FIG. A pair of thermistor wires 55 are individually joined to a pair of thermistor terminals 46 and a pair of pads 26 . As a result, the pair of input current detection terminals 45 are electrically connected to the pair of pads 26 . A pair of thermistor wires 55 are made of aluminum, for example.
  • the multiple semiconductor elements 31 are bonded to the first support layer 21 and the second support layer 22 of the multiple support layers 20, as shown in FIG.
  • the multiple semiconductor elements 31 include multiple first semiconductor elements 31A and multiple second semiconductor elements 31B.
  • the plurality of first semiconductor elements 31A are bonded to the first support layer 21 and arranged along the first direction x.
  • the plurality of second semiconductor elements 31B are bonded to the second support layer 22 and arranged along the first direction x.
  • the plurality of semiconductor elements 31 are MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors) mainly composed of silicon (Si) or silicon carbide (SiC).
  • the plurality of semiconductor elements 31 may be switching elements such as IGBTs (Insulated Gate Bipolar Transistors) or diodes.
  • IGBTs Insulated Gate Bipolar Transistors
  • diodes diodes.
  • a plurality of semiconductor elements 31 are n-channel type MOSFETs having a vertical structure. Therefore, in the semiconductor device A10, the first support layer 21 and the second support layer 22 form conductive paths over the plurality of semiconductor elements 31. As shown in FIG.
  • the plurality of semiconductor elements 31 have element metal layers 311, first electrodes 312 and second electrodes 313. As shown in FIG.
  • the element metal layer 311 faces either the first support layer 21 or the second support layer 22. As shown in FIG.
  • the element metal layer 311 is electrically connected to the circuit formed in the semiconductor element 31 . Therefore, the element metal layer 311 corresponds to the electrode of the semiconductor element 31 .
  • the element metal layer 311 may not correspond to the electrode of the semiconductor element 31, such as a switching element having a horizontal structure. In this case, the first support layer 21 and the second support layer 22 do not form a conductive path over the plurality of semiconductor elements 31 .
  • a current corresponding to the power before being converted by the semiconductor element 31 flows through the element metal layer 311 . That is, the element metal layer 311 corresponds to the drain electrode of the semiconductor element 31 .
  • the first electrode 312 is located on the side opposite to the element metal layer 311 in the thickness direction z. A current corresponding to the power converted by the semiconductor element 31 flows through the first electrode 312 . That is, the first electrode 312 corresponds to the source electrode of the semiconductor element 31 .
  • the second electrode 313 is positioned on the same side as the first electrode 312 in the thickness direction z.
  • a gate voltage for driving the semiconductor element 31 is applied to the second electrode 313 . That is, the second electrode 313 corresponds to the gate electrode of the semiconductor element 31 .
  • the area of the second electrode 313 is smaller than the area of the first electrode 312 when viewed in the thickness direction z.
  • the buffer layer 32 includes either the first support layer 21 or the second support layer 22 of the plurality of support layers 20 and the element metal layer 311 of one of the plurality of semiconductor elements 31. is interposed between The composition of buffer layer 32 includes aluminum.
  • the Vickers hardness of the buffer layer 32 is lower than the Vickers hardness of each of the plurality of support layers 20 .
  • the buffer layer 32 overlapping any one of the plurality of semiconductor elements 31 protrudes outward from the semiconductor element 31 when viewed in the thickness direction z.
  • the peripheral edge of the buffer layer 32 overlapping any one of the plurality of semiconductor elements 31 is configured to match the peripheral edge of the semiconductor element 31, or to be surrounded by the peripheral edge of the semiconductor element 31. It's okay.
  • the element metal layer 311 of each of the plurality of semiconductor elements 31 is bonded to either the first support layer 21 or the second support layer 22 by solid phase diffusion. Bonding by solid phase diffusion is performed under conditions of relatively high temperature and high pressure. 16 is interposed between either the first support layer 21 or the second support layer 22 and the element metal layer 311.
  • the solid phase diffusion bonding layer 33 is a concept of a metal bonding layer positioned at the interface between two metal layers that are in contact with each other and are bonded by solid phase diffusion.
  • the solid phase diffusion bonding layer 33 does not necessarily exist as a metallic bonding layer with a definite thickness. In the solid-phase diffusion bonding layer 33, impurities and voids mixed in when bonding by solid-phase diffusion may be confirmed as portions remaining along the interface between the two metal layers.
  • the element metal layer 311 of each of the plurality of semiconductor elements 31 is bonded to either the first support layer 21 or the second support layer 22 via the buffer layer 32 by solid phase diffusion.
  • the element metal layers 311 of the plurality of first semiconductor elements 31A are electrically connected to the first support layer 21 . Therefore, the element metal layers 311 of the plurality of first semiconductor elements 31A are electrically connected to the first input terminals 41A.
  • the element metal layers 311 of the plurality of second semiconductor elements 31B are electrically connected to the second support layer 22 . Therefore, the element metal layers 311 of the plurality of second semiconductor elements 31B are electrically connected to the output terminals 42 .
  • the solid phase diffusion bonding layer 33 includes a first bonding layer 331 and a second bonding layer 332 that are separated from each other in the thickness direction z.
  • the first bonding layer 331 is located between either the first support layer 21 or the second support layer 22 and the buffer layer 32 .
  • the first bonding layer 331 is located at the interface between the buffer layer 32 and either the first support layer 21 or the second support layer.
  • the second bonding layer 332 is located between the buffer layer 32 and one of the element metal layers 311 of the plurality of semiconductor elements 31 .
  • the second bonding layer 332 is located at the interface between the buffer layer 32 and the element metal layer 311. As shown in FIG.
  • the buffer layer 32 is formed with a first recess 321 recessed toward either the first support layer 21 or the second support layer 22 .
  • the element metal layer 311 of one of the plurality of semiconductor elements 31 overlaps the first recess 321 when viewed in the thickness direction z.
  • the first concave portion 321 is in contact with the sealing resin 70 .
  • the first concave portion 321 is a trace left when the element metal layer 311 of each of the plurality of semiconductor elements 31 is bonded to either the first support layer 21 or the second support layer 22 by solid phase diffusion.
  • the semiconductor device A10 includes a thermistor 39 as shown in FIGS.
  • the thermistor 39 is joined to the pair of pads 26 .
  • the thermistor 39 is an NTC (Negative Temperature Coefficient) thermistor.
  • An NTC thermistor has a characteristic that its resistance gradually decreases with temperature rise.
  • the thermistor 39 is used as a temperature detection sensor for the semiconductor device A10.
  • the thermistor 39 is electrically connected to a pair of thermistor terminals 46 via a pair of pads 26 and a pair of thermistor wires 55 .
  • the semiconductor device A10 includes a plurality of conduction members 51, a plurality of first gate wires 521, and a plurality of first detection wires 531, as shown in FIGS. These are individually bonded to a plurality of semiconductor elements 31 .
  • the plurality of conducting members 51 are metal clips.
  • the composition of the plurality of conducting members 51 contains copper.
  • each of the plurality of conducting members 51 may be composed of a plurality of wires.
  • the plurality of first gate wires 521 and the plurality of first detection wires 531 are, for example, aluminum.
  • the plurality of conducting members 51 have a first joint portion 511 and a second joint portion 512.
  • the first joint portion 511 is joined to one of the plurality of semiconductor elements 31 through the joint layer 59 to the first electrode 312 .
  • the bonding layer 59 is solder, for example.
  • the second joint portion 512 is joined to either the second support layer 22 or the third support layer 23 of the plurality of support layers 20 via the joint layer 59 .
  • the plurality of conducting members 51 includes a plurality of first conducting members 51A and a plurality of second conducting members 51B.
  • the plurality of first conduction members 51A are individually bonded to the first electrodes 312 of the plurality of first semiconductor elements 31A and the second support layer 22 .
  • the first electrodes 312 of the plurality of first semiconductor elements 31A are electrically connected to the second support layer 22 .
  • the first electrodes 312 of the plurality of first semiconductor elements 31A are electrically connected to the output terminals 42 .
  • the plurality of second conductive members 51B are individually bonded to the first electrodes 312 of the plurality of second semiconductor elements 31B and the third support layer 23.
  • the first electrodes 312 of the plurality of semiconductor elements 31 are electrically connected to the third support layer 23 . Therefore, the first electrodes 312 of the plurality of second semiconductor elements 31B are electrically connected to the second input terminal 41B.
  • a plurality of first gate wires 521 and a plurality of first detection wires 531 individually bonded to the plurality of first semiconductor elements 31A will be described with reference to FIG.
  • the plurality of first gate wires 521 are individually joined to the second electrodes 313 of the plurality of first semiconductor elements 31A and the first gate wirings 241 .
  • the plurality of first detection wires 531 are individually joined to the first electrodes 312 of the plurality of first semiconductor elements 31A and the first detection wiring 251 .
  • the plurality of first gate wires 521 and the plurality of first detection wires 531 individually bonded to the plurality of second semiconductor elements 31B will be described with reference to FIG.
  • the plurality of first gate wires 521 are individually joined to the second electrodes 313 of the plurality of second semiconductor elements 31B and the second gate wirings 242 .
  • the plurality of first detection wires 531 are individually joined to the first electrodes 312 of the plurality of second semiconductor elements 31B and the second detection wirings 252 .
  • the semiconductor device A10 includes a pair of second gate wires 522, as shown in FIGS.
  • a pair of second gate wires 522 are joined to the plurality of gate terminals 43 and the plurality of gate wirings 24 .
  • the plurality of second gate wires 522 are made of aluminum, for example.
  • one second gate wire 522 is joined to the first gate terminal 43A and the first gate wiring 241.
  • the first gate terminal 43A is electrically connected to the second electrodes 313 of the plurality of first semiconductor elements 31A.
  • the other second gate wire 522 is joined to the second gate terminal 43B and the second gate wiring 242 .
  • the second gate terminal 43B is electrically connected to the second electrodes 313 of the plurality of second semiconductor elements 31B.
  • the semiconductor device A10 includes a pair of second detection wires 532, as shown in FIGS.
  • a pair of second detection wires 532 are joined to the plurality of detection terminals 44 and the plurality of detection wirings 25 .
  • the multiple second detection wires 532 are, for example, aluminum.
  • one second detection wire 532 is joined to the first detection terminal 44A and the first detection wiring 251 .
  • the first detection terminals 44A are electrically connected to the first electrodes 312 of the plurality of first semiconductor elements 31A.
  • the other second detection wire 532 is joined to the second detection terminal 44B and the second detection wiring 252 .
  • the second detection terminals 44B are electrically connected to the first electrodes 312 of the plurality of second semiconductor elements 31B.
  • the case 60 supports the heat dissipation layer 12 as shown in FIGS.
  • a main surface 111 of the insulating layer 11 faces the case 60 in the thickness direction z.
  • Case 60 has electrical insulation.
  • the case 60 is made of a material containing resin with excellent heat resistance, such as PPS (polyphenylene sulfide).
  • the case 60 has a pair of first side walls 611 , a pair of second side walls 612 , a plurality of mounting portions 62 , an input terminal block 63 and an output terminal block 64 .
  • the pair of first side walls 611 are separated from each other in the first direction x.
  • the pair of first side walls 611 are arranged along both the second direction y and the thickness direction z, and are in contact with the heat dissipation layer 12 at one end in the thickness direction z.
  • the pair of second side walls 612 are separated from each other in the second direction y.
  • the pair of second side walls 612 are arranged along both the first direction x and the thickness direction z, and are in contact with the heat dissipation layer 12 at one end in the thickness direction z. Both ends of the pair of second side walls 612 in the first direction x are connected to the pair of first side walls 611 .
  • a first gate terminal 43A, a first detection terminal 44A, an input current detection terminal 45 and a pair of thermistor terminals 46 are arranged inside one of the second side walls 612 .
  • a second gate terminal 43B and a second detection terminal 44B are arranged inside the other second side wall 612 . As shown in FIGS. 8 and 9, the ends of these terminals that are close to the insulating layer 11 in the thickness direction z are supported by a pair of second sidewalls 612 .
  • the plurality of mounting portions 62 are portions provided at the four corners of the case 60 when viewed in the thickness direction z.
  • the heat dissipation layer 12 is in contact with the lower surfaces of the plurality of mounting portions 62 .
  • Each of the plurality of mounting portions 62 is provided with a mounting hole 621 penetrating in the thickness direction z.
  • the input terminal block 63 protrudes outward in the first direction x from one first side wall 611 .
  • a plurality of input terminals 41 are supported on the input terminal block 63 .
  • the input terminal block 63 has a first terminal block 631 and a second terminal block 632 .
  • the first terminal block 631 and the second terminal block 632 are separated from each other in the second direction y.
  • the first terminal block 631 supports the first input terminal 41A.
  • the external connection portion 411 of the first input terminal 41A is exposed from the first terminal block 631 .
  • the second terminal block 632 supports the second input terminal 41B.
  • the external connection portion 411 of the second input terminal 41B is exposed from the second terminal block 632 .
  • a plurality of grooves 633 extending in the first direction x are formed between the first terminal block 631 and the second terminal block 632 .
  • a pair of nuts 634 and a pair of intermediate members 635 are arranged inside the first terminal block 631 and the second terminal block 632 .
  • the pair of intermediate members 635 are located on the side where the insulating layer 11 is located with respect to the pair of nuts 634 in the thickness direction z, and are in contact with the pair of nuts 634 .
  • One intermediate member 635 supports the external connection portion 411 and the intermediate portion 413 of the first input terminal 41A.
  • the other intermediate member 635 supports the external connection portion 411 and the intermediate portion 413 of the second input terminal 41B.
  • a portion of each of the pair of intermediate members 635 is exposed from the input terminal block 63 .
  • a pair of nuts 634 correspond to a pair of connection holes 411A provided in the first input terminal 41A and the second input terminal 41B. Fastening members such as bolts inserted into the pair of connection holes 411A are fitted to the pair of nuts 634 .
  • the output terminal block 64 protrudes outward in the first direction x from the other first side wall 611 .
  • the output terminal block 64 supports the output terminal 42 .
  • the output terminal block 64 has a first terminal block 641 and a second terminal block 642 .
  • the first terminal block 641 and the second terminal block 642 are separated from each other in the second direction y.
  • the first terminal block 641 supports the first terminal portion 42A of the output terminal 42 .
  • the external connection portion 421 of the first terminal portion 42A is exposed from the first terminal block 641 .
  • the second terminal block 642 supports the second terminal portion 42B of the output terminal 42 .
  • the external connection portion 421 of the second terminal portion 42B is exposed from the second terminal block 642 .
  • a plurality of grooves 643 extending in the first direction x are formed between the first terminal block 641 and the second terminal block 642 .
  • a pair of nuts 644 and a pair of intermediate members 645 are arranged inside the first terminal block 641 and the second terminal block 642 .
  • the pair of intermediate members 645 are located on the side where the insulating layer 11 is located with respect to the pair of nuts 644 in the thickness direction z, and are in contact with the pair of nuts 644 .
  • One intermediate member 645 supports the external connection portion 421 and the intermediate portion 423 of the first terminal portion 42A.
  • the other intermediate member 645 supports the external connection portion 421 and the intermediate portion 423 of the second terminal portion 42B.
  • a portion of each of the pair of intermediate members 635 is exposed from the output terminal block 64 .
  • a pair of nuts 644 correspond to a pair of connection holes 421A provided in the first terminal portion 42A and the second terminal portion 42B. Fastening members such as bolts inserted into the pair of connection holes 421 A are fitted to the pair of nuts 644 .
  • the sealing resin 70 covers the plurality of semiconductor elements 31, as shown in FIGS.
  • the sealing resin 70 has electrical insulation.
  • Sealing resin 70 is, for example, silicone gel.
  • the sealing resin 70 may be an epoxy resin.
  • FIG. 19 is the same as the position of FIG.
  • the insulating layer 11 is formed with a second recess 113 recessed in the same direction as the first recess 321 of the buffer layer 32 .
  • the first recess 321 overlaps the second recess 113 when viewed in the thickness direction z.
  • the second recess 113 is formed along with the formation of the first recess 321 .
  • the second concave portion 113 is in contact with the sealing resin 70 .
  • the semiconductor device A10 includes an insulating layer 11, a supporting layer 20 disposed on the insulating layer 11 and containing a metal element in its composition, and a semiconductor element 31 bonded to the supporting layer 20.
  • the semiconductor device 31 has a device metal layer 311 facing the support layer 20 .
  • a solid phase diffusion bonding layer 33 is interposed between the support layer 20 and the element metal layer 311 .
  • the bonding interface located between the support layer 20 and the element metal layer 311 is formed by the solid-phase diffusion bonding layer 33 .
  • the Vickers hardness of the insulating layer 11 is lower than the Vickers hardness of the support layer 20 .
  • the deformation performance of the insulating layer 11 is greater than the deformation performance of the support layer 20, so the thickness direction acting on the support layer 20 Bending around directions orthogonal to z is reduced.
  • the compressive stress uniformly acts on the solid-phase diffusion bonding layer 33, so that the metal bonding in the solid-phase diffusion bonding layer 33 becomes stronger. Therefore, the solid-phase diffusion bonding layer 33 with stable heat dissipation over a long period of time can be obtained. Therefore, according to the semiconductor device A10, it is possible to stabilize the heat dissipation at the bonding interface interposed between the support layer 20 and the semiconductor element 31 for a long period of time.
  • the semiconductor device A10 further includes a buffer layer 32 interposed between the support layer 20 and the element metal layer 311 of the semiconductor element 31 .
  • the Vickers hardness of the buffer layer 32 is lower than the Vickers hardness of the support layer 20 .
  • a first recess 321 recessed toward the support layer 20 is formed in the buffer layer 32 .
  • the element metal layer 311 of the semiconductor element 31 overlaps the first concave portion 321 when viewed in the thickness direction z.
  • This configuration is a manifestation of the relatively high pressure acting on the solid-phase diffusion bonding layer 33 . As a result, it can be easily confirmed visually that the metal bonding in the solid-phase diffusion bonding layer 33 has become stronger.
  • the insulating layer 11 is formed with a second recess 113 that is recessed in the same direction as the first recess 321 of the buffer layer 32 .
  • the first recess 321 overlaps the second recess 113 when viewed in the thickness direction z.
  • This configuration is a manifestation of the fact that a higher pressure acts on the solid-phase diffusion bonding layer 33 than in the case of the semiconductor device A10.
  • the thickness of the insulating layer 11 is preferably equal to or relatively smaller than the thickness of the support layer 20.
  • the thickness of the support layer 20 is preferably 1 to 60 times the thickness of the insulating layer 11 .
  • the element metal layer 311 of the semiconductor element 31 is electrically connected to the circuit configured in the semiconductor element 31 . Therefore, the element metal layer 311 corresponds to the electrode of the semiconductor element 31 .
  • current flows through the solid phase diffusion bonding layer 33 when the semiconductor device A10 is used.
  • the metal bond in the solid phase diffusion bonding layer 33 becomes stronger, the long-term fluctuation of the current flowing through the solid phase diffusion bonding layer 33 is suppressed. Therefore, the long-term stability of the current flowing through the junction interface between the supporting layer 20 and the semiconductor element 31 can be achieved.
  • the semiconductor device A10 further includes a first input terminal 41A electrically connected to the two first support layers 21 and a second input terminal 41B electrically connected to the plurality of second semiconductor elements 31B.
  • the first input terminal 41A and the second input terminal 41B are adjacent to each other. Accordingly, when a voltage is applied to the first input terminal 41A and the second input terminal 41B, mutual inductance is generated between the first input terminal 41A and the second input terminal 41B. Thereby, the parasitic inductance of the semiconductor device A10 can be reduced.
  • the semiconductor device A10 further includes a heat dissipation layer 12 located on the side opposite to the support layer 20 with the insulating layer 11 interposed therebetween.
  • the thickness of the heat dissipation layer 12 is greater than the thickness of the insulating layer 11 .
  • FIG. 20 A semiconductor device A20 according to the second embodiment of the present disclosure will be described based on FIGS. 20 and 21.
  • FIG. 20 the same reference numerals are given to the same or similar elements of the semiconductor device A10 described above, and overlapping descriptions are omitted.
  • the position in FIG. 20 is the same as the position in FIG. 15 showing the semiconductor device A10.
  • the semiconductor device A20 is different from the semiconductor device A10 described above in that it further includes a first metal layer 341, a second metal layer 342, a third metal layer 343 and a fourth metal layer 344.
  • 20 and 21 show the configuration between the first support layer 21 of the plurality of support layers 20 and any one of the plurality of first semiconductor elements 31A of the plurality of semiconductor elements 31.
  • FIG. the configuration between any one of the second support layer 22 of the plurality of support layers 20 and the plurality of second semiconductor elements 31B of the plurality of semiconductor elements 31 is also the first support layer. 21 and the first semiconductor element 31A. Therefore, in the description of the semiconductor device A20, the configuration between the first support layer 21 and any one of the plurality of first semiconductor elements 31A will be representatively described.
  • the first metal layer 341 is interposed between the first support layer 21 and the buffer layer 32.
  • the first metal layer 341 is in contact with the buffer layer 32 .
  • the composition of first metal layer 341 includes, for example, silver (Ag).
  • the second metal layer 342 is interposed between the buffer layer 32 and one of the element metal layers 311 of the plurality of first semiconductor elements 31A.
  • the second metal layer 342 is in contact with the buffer layer 32 .
  • the composition of the second metal layer 342 contains silver, for example.
  • the third metal layer 343 is interposed between the first support layer 21 and the first metal layer 341.
  • the third metal layer 343 is in contact with the first support layer 21 .
  • the composition of the third metal layer 343 contains silver, for example.
  • the third metal layer 343 covers the first support layer 21 when the element metal layers 311 of the plurality of first semiconductor elements 31A are bonded to the first support layer 21 via the buffer layer 32 by solid-phase diffusion.
  • the fourth metal layer 344 is interposed between the second metal layer 342 and one of the element metal layers 311 of the plurality of first semiconductor elements 31A.
  • the fourth metal layer 344 is in contact with the element metal layer 311 .
  • the composition of fourth metal layer 344 includes, for example, silver.
  • the first bonding layer 331 of the solid-phase diffusion bonding layer 33 is located at the interface between the first metal layer 341 and the third metal layer 343 .
  • the second bonding layer 332 of the solid phase diffusion bonding layer 33 is located at the interface between the second metal layer 342 and the fourth metal layer 344 .
  • FIG. 22 The position of FIG. 22 is the same as the position of FIG.
  • the semiconductor device A21 has a configuration without the fourth metal layer 344 .
  • the second bonding layer 332 of the solid phase diffusion bonding layer 33 is located at the interface between the second metal layer 342 and the element metal layer 311 of one of the plurality of first semiconductor elements 31A.
  • the semiconductor device A20 includes an insulating layer 11, a supporting layer 20 disposed on the insulating layer 11 and containing a metal element in its composition, and a semiconductor element 31 bonded to the supporting layer 20.
  • the semiconductor device 31 has a device metal layer 311 facing the support layer 20 .
  • a solid phase diffusion bonding layer 33 is interposed between the support layer 20 and the element metal layer 311 .
  • the Vickers hardness of the insulating layer 11 is lower than the Vickers hardness of the support layer 20 . Therefore, with the semiconductor device A20 as well, it is possible to stabilize the heat dissipation at the bonding interface interposed between the supporting layer 20 and the semiconductor element 31 for a long period of time. Furthermore, since the semiconductor device A20 has the same configuration as the semiconductor device A10, the semiconductor device A20 also exhibits the effects of the configuration.
  • the semiconductor device A20 further includes a first metal layer 341, a second metal layer 342 and a third metal layer 343.
  • the first metal layer 341 and the second metal layer 342 are in contact with the buffer layer 32 .
  • the third metal layer 343 is in contact with the support layer 20 .
  • the compositions of the first metal layer 341, the second metal layer 342 and the second metal layer 342 contain silver.
  • the first bonding layer 331 of the solid phase diffusion bonding layer 33 is located at the interface between the first metal layer 341 and the third metal layer 343 .
  • FIG. 23 is the same as the position in FIG. 15 showing the semiconductor device A10.
  • the semiconductor device A30 differs from the above-described semiconductor device A10 in that it does not include the buffer layer 32 .
  • 23 and 24 show the configuration between the first support layer 21 of the plurality of support layers 20 and any one of the plurality of first semiconductor elements 31A of the plurality of semiconductor elements 31.
  • FIG. the configuration between any one of the second support layer 22 of the plurality of support layers 20 and the plurality of second semiconductor elements 31B of the plurality of semiconductor elements 31 is also the first support layer. 21 and the first semiconductor element 31A. Therefore, also in the description of the semiconductor device A30, the configuration between the first support layer 21 and any one of the plurality of first semiconductor elements 31A will be representatively described.
  • the element metal layer 311 of any one of the plurality of first semiconductor elements 31A is in contact with the first support layer 21.
  • the composition of element metal layer 311 includes, for example, silver.
  • the solid-phase diffusion bonding layer 33 is located at the interface between the first support layer 21 and the element metal layer 311 . In the semiconductor device A30, the solid-phase diffusion bonding layer 33 does not include the first bonding layer 331 and the second bonding layer 332. As shown in FIG.
  • the first support layer 21 is formed with a third recess 201 recessed toward the insulating layer 11 .
  • the element metal layer 311 of one of the plurality of first semiconductor elements 31A overlaps the third recess 201 when viewed in the thickness direction z.
  • the third concave portion 201 is a trace left when the element metal layer 311 of the first semiconductor element 31A is bonded to the first support layer 21 by solid-phase diffusion.
  • a third concave portion 201 is also formed in the second support layer 22 as a trace when the element metal layer 311 of any one of the plurality of second semiconductor elements 31B is bonded to the second support layer 22 by solid phase diffusion.
  • the insulating layer 11 is formed with a fourth recess 114 recessed in the same direction as the third recess 201 of the first support layer 21 .
  • the third recess 201 overlaps the fourth recess 114 when viewed in the thickness direction z.
  • the fourth recess 114 is formed along with the formation of the third recess 201 .
  • the third recess 201 and the fourth recess 114 may also be formed in the semiconductor device A10.
  • the condition in this case is that the peripheral edge of the buffer layer 32 overlapping any one of the plurality of semiconductor elements 31 when viewed in the thickness direction z coincides with the peripheral edge of the semiconductor element 31 or is surrounded by the peripheral edge of the semiconductor element 31 . It is to be
  • the sealing resin 70 is in contact with the third recess 201 of the first support layer 21 and the fourth recess 114 of the insulating layer 11 .
  • the semiconductor device A30 includes an insulating layer 11, a supporting layer 20 disposed on the insulating layer 11 and containing a metal element in its composition, and a semiconductor element 31 bonded to the supporting layer 20.
  • the semiconductor device 31 has a device metal layer 311 facing the support layer 20 .
  • a solid phase diffusion bonding layer 33 is interposed between the support layer 20 and the element metal layer 311 .
  • the Vickers hardness of the insulating layer 11 is lower than the Vickers hardness of the support layer 20 . Therefore, the semiconductor device A30 also makes it possible to stabilize the heat dissipation at the bonding interface interposed between the support layer 20 and the semiconductor element 31 for a long period of time. Further, since the semiconductor device A30 has the same configuration as the semiconductor device A10, the semiconductor device A30 also exhibits the effects of the configuration.
  • the element metal layer 311 of the semiconductor element 31 contains silver. With this configuration, when the element metal layer 311 is bonded to the support layer 20 by solid phase diffusion, the element metal layer 311 functions as a substitute for the buffer layer 32 . This makes the buffer layer 32 unnecessary.
  • FIGS. 25 and 26 A semiconductor device A40 according to the fourth embodiment of the present disclosure will be described based on FIGS. 25 and 26.
  • FIG. 25 the same reference numerals are given to the same or similar elements of the semiconductor device A10 described above, and overlapping descriptions are omitted.
  • the position in FIG. 25 is the same as the position in FIG. 15 showing the semiconductor device A10.
  • the semiconductor device A40 differs from the semiconductor device A30 described above in that it further includes a lower metal layer 351 and an upper metal layer 352 .
  • 25 and 26 show the configuration between the first support layer 21 of the plurality of support layers 20 and any one of the plurality of first semiconductor elements 31A of the plurality of semiconductor elements 31.
  • FIG. the configuration between any one of the second supporting layer 22 of the plurality of supporting layers 20 and the plurality of second semiconductor elements 31B of the plurality of semiconductor elements 31 is also the first supporting layer. 21 and the first semiconductor element 31A. Therefore, also in the description of the semiconductor device A40, the configuration between the first support layer 21 and any one of the plurality of first semiconductor elements 31A will be representatively described.
  • the lower metal layer 351 is interposed between the first support layer 21 and one of the element metal layers 311 of the plurality of first semiconductor elements 31A.
  • the lower metal layer 351 is in contact with the first support layer 21 .
  • the composition of lower metal layer 351 includes, for example, silver.
  • the upper metal layer 352 is interposed between the lower metal layer 351 and one of the element metal layers 311 of the plurality of first semiconductor elements 31A.
  • the upper metal layer 352 is in contact with the element metal layer 311 .
  • the composition of upper metal layer 352 includes, for example, silver.
  • the upper metal layer 352 covers any one of the element metal layers 311 .
  • solid-phase diffusion bonding layer 33 is located at the interface between lower metal layer 351 and upper metal layer 352 .
  • the semiconductor device A40 includes an insulating layer 11, a supporting layer 20 disposed on the insulating layer 11 and containing a metal element in its composition, and a semiconductor element 31 bonded to the supporting layer 20.
  • the semiconductor device 31 has a device metal layer 311 facing the support layer 20 .
  • a solid phase diffusion bonding layer 33 is interposed between the support layer 20 and the element metal layer 311 .
  • the Vickers hardness of the insulating layer 11 is lower than the Vickers hardness of the support layer 20 . Therefore, even with the semiconductor device A40, it is possible to stabilize the heat dissipation at the bonding interface between the supporting layer 20 and the semiconductor element 31 for a long period of time. Further, since the semiconductor device A40 has the same configuration as the semiconductor device A10, the semiconductor device A40 also exhibits the effects of the configuration.
  • the semiconductor device A40 further includes a lower metal layer 351 and an upper metal layer 352.
  • the lower metal layer 351 is in contact with the support layer 20 .
  • the upper metal layer 352 is in contact with the device metal layer 311 of the semiconductor device 31 .
  • the composition of lower metal layer 351 and upper metal layer 352 includes silver.
  • the solid phase diffusion bonding layer 33 is located at the interface between the lower metal layer 351 and the upper metal layer 352 . Therefore, since the semiconductor device A40 exhibits the same effect as the semiconductor device A20, the metal bonding in the solid-phase diffusion bonding layer 33 can be further strengthened.
  • Appendix 1 an insulating layer; a support layer disposed over the insulating layer and containing a metal; a semiconductor element bonded to the support layer; The semiconductor element has an element metal layer facing the support layer, A solid phase diffusion bonding layer is interposed between the support layer and the element metal layer, The semiconductor device, wherein the Vickers hardness of the insulating layer is lower than the Vickers hardness of the support layer.
  • Appendix 2. The semiconductor device according to Appendix 1, wherein the insulating layer contains resin.
  • Appendix 3. The semiconductor device according to appendix 2, wherein the metal includes copper.
  • the solid phase diffusion bonding layer includes a first bonding layer positioned between the support layer and the buffer layer, and a second bonding layer positioned between the buffer layer and the element metal layer, 4.
  • the semiconductor device further comprising a fourth metal layer interposed between the second metal layer and the element metal layer;
  • the fourth metal layer is in contact with the element metal layer, 8.
  • the semiconductor device according to appendix 6 or 7, wherein the second bonding layer is located at an interface between the second metal layer and the fourth metal layer.
  • Appendix 9 The buffer layer is formed with a first recess recessed toward the support layer, 9.
  • the semiconductor device according to any one of appendices 4 to 8, wherein the element metal layer overlaps the first recess when viewed in the thickness direction of the insulating layer.
  • the insulating layer is formed with a second recess that is recessed in the same direction as the first recess,
  • Appendix 11. Further comprising a sealing resin covering the semiconductor element, 11.
  • Appendix 12. 4.

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Abstract

半導体装置は、絶縁層と、前記絶縁層の上に配置され、かつ金属を含有する支持層と、前記支持層に接合された半導体素子と、を備える。前記半導体素子は、前記支持層に対向する素子金属層を有する。前記支持層と前記素子金属層との間には、固相拡散結合層が介在している。前記絶縁層のビッカース硬さは、前記支持層のビッカース硬さよりも小さい。

Description

半導体装置
　本開示は、金属元素を組成に含む支持層に半導体素子が接合された半導体装置に関する。
　特許文献１には、導体層に複数の半導体素子が接合された半導体装置（パワーモジュール）の一例が開示されている。複数の半導体素子は、半田層を介して導体層に接合されている。これにより、当該半導体装置の使用の際、複数の半導体素子から発した熱は、半田層を介して導体層に伝導される。
　しかし、特許文献１に開示されている半導体装置において、導体層と複数の半導体素子との間に介在する接合界面（導電層と半田層との界面、および半田層と複数の半導体素子との界面）における放熱性は、長期的に低下することが確認されている。したがって、当該半導体装置の信頼性の向上のため、当該接合界面における放熱性を長期的に安定させる方策が望まれる。
特開２０１６－１６２７７３号公報
　本開示は上記事情に鑑み、支持層と半導体素子との間に介在する接合界面における放熱性を長期的に安定させることが可能な半導体装置を提供することをその一の課題とする。
　本開示によって提供される半導体装置は、絶縁層と、前記絶縁層の上に配置され、かつ金属を含有する支持層と、前記支持層に接合された半導体素子と、を備え、前記半導体素子は、前記支持層に対向する素子金属層を有し、前記支持層と前記素子金属層との間には、固相拡散結合層が介在しており、前記絶縁層のビッカース硬さは、前記支持層のビッカース硬さよりも小さい。
　本開示にかかる半導体装置によれば、支持層と半導体素子との間に介在する接合界面における放熱性を長期的に安定させることが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体装置の斜視図である。 図２は、図１に示す半導体装置の平面図である。 図３は、図１に示す半導体装置の平面図であり、封止樹脂を透過している。 図４は、図１に示す半導体装置の正面図である。 図５は、図１に示す半導体装置の右側面図である。 図６は、図１に示す半導体装置の左側面図である。 図７は、図１に示す半導体装置の底面図である。 図８は、図３の部分拡大図である。 図９は、図３の部分拡大図である。 図１０は、図３のＸ－Ｘ線に沿う断面図である。 図１１は、図３のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図３のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図３のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、図８の部分拡大図である。 図１５は、図１４のＸＶ－ＸＶ線に沿う断面図である。 図１６は、図１５の部分拡大図である。 図１７は、図８の部分拡大図である。 図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。 図１９は、図１に示す半導体装置の変形例の部分拡大断面図である。 図２０は、本開示の第２実施形態にかかる半導体装置の部分拡大断面図である。 図２１は、図２０の部分拡大図である。 図２１は、図２０に示す半導体装置の変形例の部分拡大断面図である。 図２３は、本開示の第３実施形態にかかる半導体装置の部分拡大断面図である。 図２４は、図２３の部分拡大図である。 図２５は、本開示の第４実施形態にかかる半導体装置の部分拡大断面図である。 図２６は、図２５の部分拡大図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　図１～図１８に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、絶縁層１１、放熱層１２、複数の支持層２０、複数の入力端子４１、出力端子４２、複数の半導体素子３１、複数の緩衝層３２、および封止樹脂７０を備える。さらに半導体装置Ａ１０は、複数のゲート配線２４、複数の検出配線２５、複数のゲート端子４３、複数の検出端子４４、およびケース６０を備える。ここで、図３、図８および図９は、理解の便宜上、封止樹脂７０を透過している。図３においては、Ｘ－Ｘ線およびＸＩ－ＸＩ線を一点鎖線で示す。
　図１に示す半導体装置Ａ１０は、パワーモジュールである。半導体装置Ａ１０は、電気製品やハイブリッド車などのインバータに用いられる。図１および図２に示すように、厚さ方向ｚに視て、半導体装置Ａ１０は略矩形状である。厚さ方向ｚは、絶縁層１１の厚さに沿った方向を指す。ここで、説明の便宜上、厚さ方向ｚに対して直交する１つの方向を第１方向ｘと呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を第２方向ｙと呼ぶ。半導体装置Ａ１０は、第１方向ｘに沿って相対的に長状であるが、本開示がこれに限定されるわけではない。
　絶縁層１１は、図１０および図１１に示すように、放熱層１２に支持されている。絶縁層１１は、厚さ方向ｚにおいて互いに反対側を向く主面１１１および裏面１１２を有する。主面１１１は、複数の支持層２０に対向している。裏面１１２は、放熱層１２に対向している。
　絶縁層１１は、樹脂を含む。当該樹脂は、たとえばエポキシ樹脂である。絶縁層１１のビッカース硬さ（ＨＶ）は、複数の支持層２０の各々のビッカース硬さよりも小さい。図１５および図１８に示すように、絶縁層１１の厚さｔ１は、複数の支持層２０の各々の厚さＴよりも小さい。
　放熱層１２は、図１０および図１１に示すように、厚さ方向ｚにおいて絶縁層１１を間に挟んで複数の支持層２０とは反対側に位置する。図７に示すように、放熱層１２の一部が半導体装置Ａ１０の外部に露出している。一般的に半導体装置Ａ１０は、ヒートシンクに取り付けられる。半導体装置Ａ１０の外部に露出している放熱層１２の一部が当該ヒートシンクに対向する。放熱層１２の主要素は、平坦な金属板である。当該金属板の組成は、銅を含む。すなわち、当該金属板は、銅を含有する。放熱層１２の表面には、ニッケルめっきを施してもよい。放熱層１２の厚さｔ２は、複数の支持層２０の各々の厚さＴに等しい、あるいは厚さＴよりも大きい。したがって、放熱層１２の厚さｔ２は、絶縁層１１の厚さｔ１よりも大きい。
　複数の支持層２０は、図３に示すように、絶縁層１１の主面１１１に配置されている。複数の支持層２０は、金属元素を組成に含む。当該金属元素は、銅を含む。図１５および図１８に示す複数の支持層２０の各々の厚さＴは、絶縁層１１の厚さｔ１の１倍以上６０倍以下である。複数の支持層２０は、第１支持層２１、第２支持層２２および第３支持層２３を含む。
　図３に示すように、第１支持層２１、第２支持層２２および第３支持層２３は、第１方向ｘに延びている。第２支持層２２は、第２方向ｙにおいて第１支持層２１の隣に位置する。第３支持層２３は、第２方向ｙにおいて第２支持層２２を間に挟んで第１支持層２１とは反対側に位置する。
　複数のゲート配線２４は、図３に示すように、絶縁層１１の主面１１１に配置されている。複数のゲート配線２４は、第１ゲート配線２４１および第２ゲート配線２４２を含む。第１ゲート配線２４１は、第２方向ｙにおいて第１支持層２１を間に挟んで第２支持層２２とは反対側に位置する。第１ゲート配線２４１は、第１方向ｘに延びている。第１ゲート配線２４１は、第２方向ｙにおいて互いに離れて位置する２つの領域を含む。複数の入力端子４１から最も近くに位置する第１ゲート配線２４１の当該２つの領域の一端は、互いにつながっている。第２ゲート配線２４２は、第２方向ｙにおいて第３支持層２３を間に挟んで第２支持層２２とは反対側に位置する。第２ゲート配線２４２は、第１方向ｘに延びている。第２ゲート配線２４２は、第２方向ｙにおいて互いに離れて位置する２つの領域を含む。出力端子４２から最も近くに位置する第２ゲート配線２４２の当該２つの領域の一端は、互いにつながっている。
　複数の検出配線２５は、図３に示すように、絶縁層１１の主面１１１に配置されている。複数の検出配線２５は、第１検出配線２５１および第２検出配線２５２を含む。第１検出配線２５１は、第２方向ｙにおいて第１ゲート配線２４１の隣に位置する。第１検出配線２５１は、第１方向ｘに延びている。第１検出配線２５１は、第２方向ｙにおいて互いに離れて位置する２つの領域を含む。出力端子４２から最も近くに位置する第１検出配線２５１の当該２つの領域の一端は、互いにつながっている。第２検出配線２５２は、第２方向ｙにおいて第２ゲート配線２４２の隣に位置する。第２検出配線２５２は、第１方向ｘに延びている。第２検出配線２５２は、第２方向ｙにおいて互いに離れて位置する２つの領域を含む。複数の入力端子４１から最も近くに位置する第２検出配線２５２の当該２つの領域の一端は、互いにつながっている。
　図８に示すように、半導体装置Ａ１０は、一対のパッド２６を備える。一対のパッド２６は、第１方向ｘにおいて互いに隣り合っている。一対のパッド２６は、絶縁層１１の隅に位置する。一対のパッド２６は、第１支持層２１に近接している。
　複数の入力端子４１は、図２および図３に示すように、半導体装置Ａ１０に設けられた外部接続端子の一部である。複数の入力端子４１は、半導体装置Ａ１０の外部に配置された直流電源に接続される。複数の入力端子４１は、ケース６０に支持されている。複数の入力端子４１は、金属板から構成される。当該金属板は、たとえば銅を含む。複数の入力端子４１の厚さは、１．０ｍｍである。
　複数の入力端子４１は、第１入力端子４１Ａおよび第２入力端子４１Ｂを含む。第１入力端子４１Ａは、正極（Ｐ端子）である。第１入力端子４１Ａは、第１支持層２１の第１パッド部２１１に接合されている。これにより、第１入力端子４１Ａは、第１支持層２１に導通している。第２入力端子４１Ｂは、負極（Ｎ端子）である。第２入力端子４１Ｂは、第３支持層２３の第３パッド部２３１に接合されている。これにより、第２入力端子４１Ｂは、第３支持層２３に導通している。第１入力端子４１Ａおよび第２入力端子４１Ｂは、第２方向ｙにおいて互いに隣り合っている。
　図８および図１２に示すように、第１入力端子４１Ａおよび第２入力端子４１Ｂの各々は、外部接続部４１１、内部接続部４１２および中間部４１３を有する。
　外部接続部４１１は、半導体装置Ａ１０から露出し、かつ厚さ方向ｚに対して直交する平板状である。外部接続部４１１には、直流電源のケーブルなどが接合される。外部接続部４１１は、ケース６０に支持されている。外部接続部４１１には、厚さ方向ｚに貫通する接続孔４１１Ａが設けられている。接続孔４１１Ａには、ボルトなどの締結部材が挿入される。なお、外部接続部４１１の表面にニッケル（Ｎｉ）めっきを施してもよい。
　内部接続部４１２は、第１入力端子４１Ａでは第１支持層２１の第１パッド部２１１に接合され、第２入力端子４１Ｂでは第３支持層２３の第３パッド部２３１に接合された櫛歯状である。半導体装置Ａ１０においては、内部接続部４１２は、３つの歯を有し、これら複数の歯が第２方向ｙに沿って配列されている。複数の歯は、厚さ方向ｚに曲げ加工されている。このため、複数の歯は、第２方向ｙに視て鉤状となっている。複数の歯は、いずれも超音波振動により第１パッド部２１１および第３パッド部２３１に接合されている。
　中間部４１３は、外部接続部４１１と内部接続部４１２とを相互に連結している。中間部４１３は、第１方向ｘに対する横断面がＬ字状である。中間部４１３は、基部４１３Ａおよび起立部４１３Ｂを有する。基部４１３Ａは、第１方向ｘおよび第２方向ｙに沿っている。第１方向ｘにおける基部４１３Ａの一端は、内部接続部４１２につながっている。起立部４１３Ｂは、基部４１３Ａから厚さ方向ｚに起立している。厚さ方向ｚにおける起立部４１３Ｂの一端は、外部接続部４１１につながっている。
　出力端子４２は、図２および図３に示すように、半導体装置Ａ１０に設けられた外部接続端子の一部である。出力端子４２は、半導体装置Ａ１０の外部に配置された電力供給対象（モータなど）に接続される。出力端子４２は、ケース６０に支持され、かつ第１方向ｘにおいて絶縁層１１に対して複数の入力端子４１とは反対側に位置する。出力端子４２は、金属板から構成される。当該金属板は、たとえば銅を含む。出力端子４２の厚さは、１．０ｍｍである。
　半導体装置Ａ１０においては、出力端子４２は、第１端子部４２Ａおよび第２端子部４２Ｂの２つに分離されている。この他、出力端子４２は、第１端子部４２Ａおよび第２端子部４２Ｂが一体となった単一部材でもよい。第１端子部４２Ａおよび第２端子部４２Ｂは、第２支持層２２の第２パッド部２２１に接合されている。これにより、出力端子４２は、第２支持層２２に導通している。第１端子部４２Ａおよび第２端子部４２Ｂは、第２方向ｙにおいて互いに隣り合っている。
　図９および図１３に示すように、第１端子部４２Ａおよび第２端子部４２Ｂの各々は、外部接続部４２１、内部接続部４２２および中間部４２３を有する。
　外部接続部４２１は、半導体装置Ａ１０から露出し、かつ厚さ方向ｚに対して直交する平板状である。外部接続部４２１には、電力供給対象に導通するケーブルなどが接合される。外部接続部４２１は、ケース６０に支持されている。外部接続部４２１には、厚さ方向ｚに貫通する接続孔４２１Ａが設けられている。接続孔４２１Ａには、ボルトなどの締結部材が挿入される。なお、外部接続部４１１の表面にニッケルめっきを施してもよい。
　内部接続部４２２は、第２支持層２２の第２パッド部２２１に接合された櫛歯状である。半導体装置Ａ１０においては、内部接続部４１２は、３つの歯を有し、これら複数の歯が第２方向ｙに沿って配列されている。複数の歯は、厚さ方向ｚに曲げ加工されている。このため、複数の歯は、第２方向ｙに視て鉤状となっている。複数の歯は、いずれも超音波振動により第２パッド部２２１に接合されている。
　中間部４２３は、外部接続部４２１と内部接続部４２２とを相互に連結している。中間部４２３は、第１方向ｘに対する横断面がＬ字状である。中間部４２３は、基部４２３Ａおよび起立部４２３Ｂを有する。基部４２３Ａは、第１方向ｘおよび第２方向ｙに沿っている。第１方向ｘにおける基部４２３Ａの一端は、内部接続部４２２につながっている。起立部４２３Ｂは、基部４２３Ａから厚さ方向ｚに起立している。厚さ方向ｚにおける起立部４２３Ｂの一端は、外部接続部４２１につながっている。
　入力端子４１の第１入力端子４１Ａおよび第２入力端子４１Ｂに直流電圧が印加され、かつ複数の半導体素子３１が駆動することによって、出力端子４２から様々な周波数の交流電圧が出力される。当該交流電圧は、モータなどの電力供給対象に供給される。
　複数のゲート端子４３は、図２～図４に示すように、半導体装置Ａ１０に設けられた外部接続端子の一部である。複数のゲート端子４３は、複数のゲート配線２４に導通している。複数のゲート端子４３は、外部に配置された半導体装置Ａ１０の駆動回路（ゲートドライバなど）に接合される。複数のゲート端子４３は、ケース６０に支持されている。複数のゲート端子４３は、金属棒から構成される。当該金属棒は、たとえば銅を含む。なお、複数のゲート端子４３の表面に錫（Ｓｎ）めっき、またはニッケルめっきおよび錫めっきを施してもよい。図１１に示すように、複数のゲート端子４３は、第１方向ｘに対する横断面がＬ字状である。複数のゲート端子４３のそれぞれ一部は、ケース６０から厚さ方向ｚにおいて絶縁層１１の主面１１１が向く側に突出している。
　複数のゲート端子４３は、第１ゲート端子４３Ａおよび第２ゲート端子４３Ｂを含む。第１ゲート端子４３Ａは、図９に示すように、第２方向ｙにおいて第１ゲート配線２４１に近接している。第２ゲート端子４３Ｂは、図８に示すように、第２方向ｙにおいて絶縁層１１に対して第１ゲート端子４３Ａとは反対側に位置する。第２ゲート端子４３Ｂは、第２ゲート配線２４２に近接している。
　複数の検出端子４４は、図２～図４に示すように、半導体装置Ａ１０に設けられた外部接続端子の一部である。複数の検出端子４４は、複数の検出配線２５に導通している。複数の検出端子４４は、外部に配置された半導体装置Ａ１０の制御回路に接合される。複数の検出端子４４は、ケース６０に支持されている。複数の検出端子４４は、金属棒から構成される。当該金属棒は、たとえば銅を含む。なお、複数の検出端子４４の表面に錫めっき、またはニッケルめっきおよび錫めっきを施してもよい。図１１に示すように、複数の検出端子４４は、第１方向ｘに対する横断面がＬ字状である。複数の検出端子４４のそれぞれ一部は、ケース６０から厚さ方向ｚにおいて絶縁層１１の主面１１１が向く側に突出している。
　複数の検出端子４４は、第１検出端子４４Ａおよび第２検出端子４４Ｂを含む。第１検出端子４４Ａは、図９に示すように、第１方向ｘにおいて第１ゲート端子４３Ａの隣に位置する。第２検出端子４４Ｂは、図８に示すように、第１方向ｘにおいて第２ゲート端子４３Ｂの隣に位置する。
　図２～図４、および図９に示すように、半導体装置Ａ１０は、入力電流検出端子４５を備える。入力電流検出端子４５は、半導体装置Ａ１０に設けられた外部接続端子の一部である。入力電流検出端子４５は、外部に配置された半導体装置Ａ１０の制御回路に接続される。入力電流検出端子４５は、ケース６０に支持されている。入力電流検出端子４５は、金属棒から構成される。当該金属棒は、たとえば銅を含む。なお、入力電流検出端子４５の表面に錫めっき、またはニッケルめっきおよび錫めっきを施してもよい。入力電流検出端子４５の形状は、図１１に示す複数のゲート端子４３と同一である。入力電流検出端子４５の一部は、図１１に示す複数のゲート端子４３と同じく、ケース６０から厚さ方向ｚにおいて絶縁層１１の主面１１１が向く側に突出している。第２方向ｙにおいて、入力電流検出端子４５の位置は、第１ゲート端子４３Ａの位置と同一である。入力電流検出端子４５は、第１方向ｘにおいて第１ゲート端子４３Ａから出力端子４２が位置する側に離れて位置する。
　図９に示すように、半導体装置Ａ１０は、入力電流検出ワイヤ５４を備える。入力電流検出ワイヤ５４は、入力電流検出端子４５と第１支持層２１と接合されている。これにより、入力電流検出端子４５は、第１支持層２１に導通している。入力電流検出ワイヤ５４は、たとえばアルミニウム（Ａｌ）である。
　図２～図４、および図８に示すように、半導体装置Ａ１０は、一対のサーミスタ端子４６を備える。一対のサーミスタ端子４６は、半導体装置Ａ１０に設けられた外部接続端子の一部である。一対のサーミスタ端子４６は、外部に配置された半導体装置Ａ１０の制御回路に接続される。一対のサーミスタ端子４６は、ケース６０に支持されている。一対のサーミスタ端子４６は、金属棒から構成される。当該金属棒は、たとえば銅を含む。なお、一対のサーミスタ端子４６の表面に錫めっき、またはニッケルめっきおよび錫めっきを施してもよい。一対のサーミスタ端子４６の形状は、図１１に示す複数のゲート端子４３と同一である。一対のサーミスタ端子４６の一部は、図１１に示す複数のゲート端子４３と同じく、ケース６０から厚さ方向ｚにおいて絶縁層１１の主面１１１が向く側に突出している。第２方向ｙにおいて、一対のサーミスタ端子４６の位置は、第１ゲート端子４３Ａの位置と同一である。一対のサーミスタ端子４６は、第１方向ｘにおいて第１ゲート端子４３Ａから複数の入力端子４１が位置する側に離れて位置する。一対のサーミスタ端子４６は、第１方向ｘにおいて互いに隣り合っている。
　図８に示すように、半導体装置Ａ１０は、一対のサーミスタワイヤ５５を備える。一対のサーミスタワイヤ５５は、一対のサーミスタ端子４６、および一対のパッド２６に個別に接合されている。これにより、一対の入力電流検出端子４５は、一対のパッド２６に導通している。一対のサーミスタワイヤ５５は、たとえばアルミニウムである。
　複数の半導体素子３１は、図３に示すように、複数の支持層２０のうち第１支持層２１および第２支持層２２に接合されている。複数の半導体素子３１は、複数の第１半導体素子３１Ａ、および複数の第２半導体素子３１Ｂを含む。複数の第１半導体素子３１Ａは、第１支持層２１に接合され、かつ第１方向ｘに沿って配列されている。複数の第２半導体素子３１Ｂは、第２支持層２２に接合され、かつ第１方向ｘに沿って配列されている。複数の半導体素子３１は、ケイ素（Ｓｉ）または炭化ケイ素（ＳｉＣ）を主成分とするＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、複数の半導体素子３１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子や、ダイオードでもよい。半導体装置Ａ１０の説明においては、複数の半導体素子３１がｎチャンネル型であり、かつ縦型構造であるＭＯＳＦＥＴを対象とする。したがって、半導体装置Ａ１０においては、第１支持層２１および第２支持層２２は、複数の半導体素子３１にかかる導電経路をなす。
　図１４、図１５、図１７および図１８に示すように、複数の半導体素子３１は、素子金属層３１１、第１電極３１２および第２電極３１３を有する。
　図１５および図１８に示すように、素子金属層３１１は、第１支持層２１および第２支持層２２のいずれかに対向している。素子金属層３１１は、半導体素子３１に構成された回路に導通している。したがって、素子金属層３１１は、半導体素子３１の電極に相当する。この他、横型構造のスイッチング素子のように、素子金属層３１１が半導体素子３１の電極に相当しない場合でもよい。この場合においては、第１支持層２１および第２支持層２２は、複数の半導体素子３１にかかる導電経路をなさない。素子金属層３１１には、半導体素子３１により変換される前の電力に対応する電流が流れる。すなわち、素子金属層３１１は、半導体素子３１のドレイン電極に相当する。
　図１５および図１８に示すように、第１電極３１２は、厚さ方向ｚにおいて素子金属層３１１とは反対側に位置する。第１電極３１２には、半導体素子３１により変換された後の電力に対応する電流が流れる。すなわち、第１電極３１２は、半導体素子３１のソース電極に相当する。
　図１４および図１７に示すように、第２電極３１３は、厚さ方向ｚにおいて第１電極３１２と同じ側に位置する。第２電極３１３には、半導体素子３１を駆動するためのゲート電圧が印加される。すなわち、第２電極３１３は、半導体素子３１のゲート電極に相当する。厚さ方向ｚに視て、第２電極３１３の面積は、第１電極３１２の面積よりも小である。
　緩衝層３２は、図１５および図１８に示すように、複数の支持層２０のうち第１支持層２１および第２支持層２２のいずれかと、複数の半導体素子３１のいずれかの素子金属層３１１との間に介在している。緩衝層３２の組成は、アルミニウムを含む。緩衝層３２のビッカース硬さは、複数の支持層２０の各々のビッカース硬さよりも小さい。図１４および図１７に示すように、厚さ方向ｚに視て、複数の半導体素子３１のいずれかに重なる緩衝層３２は、当該半導体素子３１よりも外方にはみ出している。この他、厚さ方向ｚに視て、複数の半導体素子３１のいずれかに重なる緩衝層３２の周縁が、当該半導体素子３１の周縁に一致する構成、あるいは当該半導体素子３１の周縁に囲まれる構成でもよい。
　複数の半導体素子３１の各々の素子金属層３１１は、固相拡散により第１支持層２１および第２支持層２２のいずれかに接合されている。固相拡散による接合は、比較的高温かつ高圧の条件で行われる。これにより、第１支持層２１および第２支持層２２のいずれかと、素子金属層３１１との間には、図１６に示す固相拡散結合層３３が介在している。固相拡散結合層３３とは、互いに接する２つの金属層が固相拡散により接合された結果、当該２つの金属層の界面に位置する金属結合層の概念である。固相拡散結合層３３は、必ずしも明確な厚さをもつ金属結合層として実在するものではない。固相拡散結合層３３は、固相拡散により接合する際に混入した不純物や空隙が、当該２つの金属層の界面に沿って残存した部位として確認できる場合がある。
　半導体装置Ａ１０においては、複数の半導体素子３１の各々の素子金属層３１１は、緩衝層３２を介して第１支持層２１および第２支持層２２のいずれかに固相拡散により接合されている。これにより、複数の第１半導体素子３１Ａの素子金属層３１１は、第１支持層２１に導通している。したがって、複数の第１半導体素子３１Ａの素子金属層３１１は、第１入力端子４１Ａに導通している。あわせて、複数の第２半導体素子３１Ｂの素子金属層３１１は、第２支持層２２に導通している。したがって、複数の第２半導体素子３１Ｂの素子金属層３１１は、出力端子４２に導通している。
　図１６に示すように、半導体装置Ａ１０においては、固相拡散結合層３３は、厚さ方向ｚにおいて互いに離れて位置する第１結合層３３１および第２結合層３３２を含む。第１結合層３３１は、第１支持層２１および第２支持層２２のいずれかと、緩衝層３２との間に位置する。半導体装置Ａ１０においては、第１結合層３３１は、第１支持層２１および第２支持層のいずれかと、緩衝層３２との界面に位置する。第２結合層３３２は、緩衝層３２と、複数の半導体素子３１のいずれかの素子金属層３１１との間に位置する。半導体装置Ａ１０においては、第２結合層３３２は、緩衝層３２と素子金属層３１１との界面に位置する。
　図１５および図１８に示すように、緩衝層３２には、第１支持層２１および第２支持層２２のいずれかに向けて凹む第１凹部３２１が形成されている。厚さ方向ｚに視て、複数の半導体素子３１のいずれかの素子金属層３１１は、第１凹部３２１に重なっている。第１凹部３２１は、封止樹脂７０に接している。第１凹部３２１は、複数の半導体素子３１の各々の素子金属層３１１を第１支持層２１および第２支持層２２のいずれかに固相拡散により接合した際の痕跡である。
　半導体装置Ａ１０においては、図３および図８に示すように、サーミスタ３９を備える。サーミスタ３９は、一対のパッド２６に接合されている。半導体装置Ａ１０においては、サーミスタ３９は、ＮＴＣ（Negative Temperature Coefficient）サーミスタである。ＮＴＣサーミスタは、温度上昇に対して緩やかに抵抗が低下する特性を有する。サーミスタ３９は、半導体装置Ａ１０の温度検出用センサとして用いられる。サーミスタ３９は、一対のパッド２６、および一対のサーミスタワイヤ５５を介して、一対のサーミスタ端子４６に導通している。
　半導体装置Ａ１０は、図８および図９に示すように、複数の導通部材５１、複数の第１ゲートワイヤ５２１、および複数の第１検出ワイヤ５３１を備える。これらは、複数の半導体素子３１に個別に接合されている。複数の導通部材５１は、金属クリップである。複数の導通部材５１の組成は、銅を含む。この他、複数の導通部材５１の各々は、複数のワイヤから構成される場合でもよい。複数の第１ゲートワイヤ５２１、および複数の第１検出ワイヤ５３１は、たとえばアルミニウムである。
　図１４および図１７に示すように、複数の導通部材５１は、第１接合部５１１および第２接合部５１２を有する。第１接合部５１１は、複数の半導体素子３１のいずれかに第１電極３１２に接合層５９を介して接合されている。接合層５９は、たとえばハンダである。第２接合部５１２は、複数の支持層２０のうち第２支持層２２および第３支持層２３のいずれかに接合層５９を介して接合されている。
　図８および図９に示すように、複数の導通部材５１は、複数の第１導通部材５１Ａ、および複数の第２導通部材５１Ｂを含む。図１４に示すように、複数の第１導通部材５１Ａは、複数の第１半導体素子３１Ａの第１電極３１２と、第２支持層２２とに個別に接合されている。これにより、複数の第１半導体素子３１Ａの第１電極３１２は、第２支持層２２に導通している。したがって、複数の第１半導体素子３１Ａの第１電極３１２は、出力端子４２に導通している。図１７に示すように、複数の第２導通部材５１Ｂは、複数の第２半導体素子３１Ｂの第１電極３１２と、第３支持層２３とに個別に接合されている。これにより、複数の半導体素子３１の第１電極３１２は、第３支持層２３に導通している。したがって、複数の第２半導体素子３１Ｂの第１電極３１２は、第２入力端子４１Ｂに導通している。
　図１４に基づき、複数の第１半導体素子３１Ａに個別に接合された複数の第１ゲートワイヤ５２１、および複数の第１検出ワイヤ５３１について説明する。複数の第１ゲートワイヤ５２１は、複数の第１半導体素子３１Ａの第２電極３１３と、第１ゲート配線２４１とに個別に接合されている。複数の第１検出ワイヤ５３１は、複数の第１半導体素子３１Ａの第１電極３１２と、第１検出配線２５１とに個別に接合されている。
　図１７に基づき、複数の第２半導体素子３１Ｂに個別に接合された複数の第１ゲートワイヤ５２１、および複数の第１検出ワイヤ５３１について説明する。複数の第１ゲートワイヤ５２１は、複数の第２半導体素子３１Ｂの第２電極３１３と、第２ゲート配線２４２とに個別に接合されている。複数の第１検出ワイヤ５３１は、複数の第２半導体素子３１Ｂの第１電極３１２と、第２検出配線２５２とに個別に接合されている。
　半導体装置Ａ１０は、図８および図９に示すように、一対の第２ゲートワイヤ５２２を備える。一対の第２ゲートワイヤ５２２は、複数のゲート端子４３と、複数のゲート配線２４とに接合されている。複数の第２ゲートワイヤ５２２は、たとえばアルミニウムである。
　図９に示すように、一方の第２ゲートワイヤ５２２は、第１ゲート端子４３Ａと第１ゲート配線２４１とに接合されている。これにより、第１ゲート端子４３Ａは、複数の第１半導体素子３１Ａの第２電極３１３に導通している。図８に示すように、他方の第２ゲートワイヤ５２２は、第２ゲート端子４３Ｂと第２ゲート配線２４２とに接合されている。これにより、第２ゲート端子４３Ｂは、複数の第２半導体素子３１Ｂの第２電極３１３に導通している。
　半導体装置Ａ１０は、図８および図９に示すように、一対の第２検出ワイヤ５３２を備える。一対の第２検出ワイヤ５３２は、複数の検出端子４４と、複数の検出配線２５とに接合されている。複数の第２検出ワイヤ５３２は、たとえばアルミニウムである。
　図９に示すように、一方の第２検出ワイヤ５３２は、第１検出端子４４Ａと第１検出配線２５１に接合されている。これにより、第１検出端子４４Ａは、複数の第１半導体素子３１Ａの第１電極３１２に導通している。図８に示すように、他方の第２検出ワイヤ５３２は、第２検出端子４４Ｂと第２検出配線２５２とに接合されている。これにより、第２検出端子４４Ｂは、複数の第２半導体素子３１Ｂの第１電極３１２に導通している。
　ケース６０は、図１０および図１１に示すように、放熱層１２を支持している。厚さ方向ｚにおいて、絶縁層１１の主面１１１は、ケース６０に対向している。ケース６０は、電気絶縁性を有する。ケース６０は、ＰＰＳ（ポリフェニレンサルファイド）など、耐熱性に優れた樹脂を含む材料からなる。ケース６０は、一対の第１側壁６１１、一対の第２側壁６１２、複数の取付け部６２、入力端子台６３および出力端子台６４を有する。
　図２および図３に示すように、一対の第１側壁６１１は、第１方向ｘにおいて互いに離間している。一対の第１側壁６１１は、第２方向ｙおよび厚さ方向ｚの双方に沿って配置され、かつ厚さ方向ｚにおける一端が放熱層１２に接している。
　図２および図３に示すように、一対の第２側壁６１２は、第２方向ｙにおいて互いに離間している。一対の第２側壁６１２は、第１方向ｘおよび厚さ方向ｚの双方に沿って配置され、かつ厚さ方向ｚにおける一端が放熱層１２に接している。第１方向ｘにおける一対の第２側壁６１２の両端は、一対の第１側壁６１１につながっている。一方の第２側壁６１２の内部には、第１ゲート端子４３Ａ、第１検出端子４４Ａ、入力電流検出端子４５および一対のサーミスタ端子４６が配置されている。また、他方の第２側壁６１２の内部には、第２ゲート端子４３Ｂおよび第２検出端子４４Ｂが配置されている。図８および図９に示すように、厚さ方向ｚにおいて絶縁層１１に近接するこれらの端子の端部は、一対の第２側壁６１２に支持されている。
　図２、図８および図９に示すように、複数の取付け部６２は、厚さ方向ｚに視てケース６０の四隅に設けられた部分である。複数の取付け部６２の下面に、放熱層１２が接する。複数の取付け部６２の各々には、厚さ方向ｚに貫通する取付け孔６２１が設けられている。複数の取付け孔６２１に、ボルトなどの締結部材を挿入することによって、半導体装置Ａ１０をヒートシンクに取り付けることができる。
　図２、図５および図８に示すように、入力端子台６３は、一方の第１側壁６１１から第１方向ｘの外方に向けて突出している。入力端子台６３には、複数の入力端子４１が支持される。入力端子台６３は、第１端子台６３１および第２端子台６３２を有する。第１端子台６３１および第２端子台６３２は、第２方向ｙにおいて互いに離間している。第１端子台６３１には、第１入力端子４１Ａが支持される。第１端子台６３１から第１入力端子４１Ａの外部接続部４１１が露出している。第２端子台６３２には、第２入力端子４１Ｂが支持される。第２端子台６３２から第２入力端子４１Ｂの外部接続部４１１が露出している。第１端子台６３１と第２端子台６３２との間には、第１方向ｘに延びる複数の溝部６３３が形成されている。図１０および図１２に示すように、第１端子台６３１および第２端子台６３２の内部には、一対のナット６３４、および一対の中間部材６３５が配置されている。一対の中間部材６３５は、厚さ方向ｚにおいて一対のナット６３４に対して絶縁層１１が位置する側に位置し、かつ一対のナット６３４に接している。一方の中間部材６３５は、第１入力端子４１Ａの外部接続部４１１および中間部４１３を支持している。他方の中間部材６３５は、第２入力端子４１Ｂの外部接続部４１１および中間部４１３を支持している。一対の中間部材６３５の各々の一部は、入力端子台６３から露出している。一対のナット６３４は、第１入力端子４１Ａおよび第２入力端子４１Ｂに設けられた一対の接続孔４１１Ａに対応している。一対の接続孔４１１Ａに挿入されたボルトなどの締結部材は、一対のナット６３４にはめ合う。
　図２、図６および図９に示すように、出力端子台６４は、他方の第１側壁６１１から第１方向ｘの外方に向けて突出している。出力端子台６４には、出力端子４２が支持されている。出力端子台６４は、第１端子台６４１および第２端子台６４２を有する。第１端子台６４１および第２端子台６４２は、第２方向ｙにおいて互いに離間している。第１端子台６４１には、出力端子４２の第１端子部４２Ａが支持される。第１端子台６４１から第１端子部４２Ａの外部接続部４２１が露出している。第２端子台６４２には、出力端子４２の第２端子部４２Ｂが支持される。第２端子台６４２から第２端子部４２Ｂの外部接続部４２１が露出している。第１端子台６４１と第２端子台６４２との間には、第１方向ｘに延びる複数の溝部６４３が形成されている。図１０および図１３に示すように、第１端子台６４１および第２端子台６４２の内部には、一対のナット６４４、および一対の中間部材６４５が配置されている。一対の中間部材６４５は、厚さ方向ｚにおいて一対のナット６４４に対して絶縁層１１が位置する側に位置し、かつ一対のナット６４４に接している。一方の中間部材６４５は、第１端子部４２Ａの外部接続部４２１および中間部４２３を支持している。他方の中間部材６４５は、第２端子部４２Ｂの外部接続部４２１および中間部４２３を支持している。一対の中間部材６３５の各々の一部は、出力端子台６４から露出している。一対のナット６４４は、第１端子部４２Ａおよび第２端子部４２Ｂに設けられた一対の接続孔４２１Ａに対応している。一対の接続孔４２１Ａに挿入されたボルトなどの締結部材は、一対のナット６４４にはめ合う。
　封止樹脂７０は、図１０および図１１に示すように、複数の半導体素子３１を覆っている。封止樹脂７０は、電気絶縁性を有する。封止樹脂７０は、たとえばシリコーンゲルである。この他、封止樹脂７０は、エポキシ系の樹脂でもよい。
　次に、図１９に基づき、半導体装置Ａ１０の変形例である半導体装置Ａ１１について説明する。ここで、図１９の位置は、図１５の位置と同一である。
　図１９に示すように、絶縁層１１には、緩衝層３２の第１凹部３２１と同じ向きに凹む第２凹部１１３が形成されている。厚さ方向ｚに視て、第１凹部３２１が第２凹部１１３に重なっている。第２凹部１１３は、第１凹部３２１の形成に伴って形成される。第２凹部１１３は、封止樹脂７０に接している。緩衝層３２を介して複数の半導体素子３１の各々の素子金属層３１１を第１支持層２１および第２支持層２２のいずれかに固相拡散により接合する際、図１５に示す半導体装置Ａ１０の場合よりもさらに高い圧力を与えることにより第１凹部３２１および第２凹部１１３が得られる。この場合においては、絶縁層１１の厚さｔ１が複数の支持層２０の各々の厚さＴに等しいあるいは略等しく、かつ絶縁層１１の材料には靭性に富んだものを選択する必要がある。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、絶縁層１１と、絶縁層１１の上に配置され、かつ金属元素を組成に含む支持層２０と、支持層２０に接合された半導体素子３１とを備える。半導体素子３１は、支持層２０に対向する素子金属層３１１を有する。支持層２０と素子金属層３１１との間には、固相拡散結合層３３が介在している。これにより、支持層２０と素子金属層３１１との間に位置する接合界面が、固相拡散結合層３３により構成されたものとなる。さらに、絶縁層１１のビッカース硬さは、支持層２０のビッカース硬さよりも小さい。本構成をとると、素子金属層３１１を支持層２０に固相拡散により接合させる際、絶縁層１１の変形性能が支持層２０の変形性能よりも大きいため、支持層２０に作用する厚さ方向ｚに対して直交する方向回りの曲げが低減される。これにより、固相拡散結合層３３に圧縮応力が均等に作用するため、固相拡散結合層３３における金属結合がより強固となる。よって、放熱性が長期的に安定した固相拡散結合層３３が得られる。したがって、半導体装置Ａ１０によれば、支持層２０と半導体素子３１との間に介在する接合界面における放熱性を長期的に安定させることが可能となる。
　半導体装置Ａ１０は、支持層２０と、半導体素子３１の素子金属層３１１との間に介在する緩衝層３２をさらに備える。緩衝層３２のビッカース硬さは、支持層２０のビッカース硬さよりも小さい。本構成をとると、素子金属層３１１を支持層２０に固相拡散により接合させる際、支持層２０および素子金属層３１１のそれぞれに作用する曲げ応力を低減させることができる。これにより、固相拡散結合層３３における金属結合がさらに強固になる。したがって、固相拡散結合層３３の放熱性がさらに安定する。緩衝層３２の組成にアルミニウムを含む場合、支持層２０および素子金属層３１１のそれぞれに作用する曲げ応力をより効果的に低減できる。
　緩衝層３２には、支持層２０に向けて凹む第１凹部３２１が形成されている。厚さ方向ｚに視て、半導体素子３１の素子金属層３１１が第１凹部３２１に重なっている。本構成は、固相拡散結合層３３に比較的高い圧力が作用したことの現れである。これにより、固相拡散結合層３３における金属結合がより強固になったことが視認により容易に確認できる。
　半導体装置Ａ１１においては、絶縁層１１には、緩衝層３２の第１凹部３２１と同じ向きに凹む第２凹部１１３が形成されている。厚さ方向ｚに視て、第１凹部３２１が第２凹部１１３に重なっている。本構成は、半導体装置Ａ１０の場合よりも固相拡散結合層３３に高い圧力が作用したことの現れである。
　絶縁層１１の厚さは、支持層２０の厚さと等しいか、相対的に小さいことが好ましい。これにより、半導体素子３１の素子金属層３１１を支持層２０に固相拡散により接合させる際、支持層２０に作用する厚さ方向ｚに対して直交する方向回りの曲げをより効果的に低減することができる。支持層２０に作用する曲げを効果的に低減する観点から、支持層２０の厚さは、絶縁層１１の厚さの１倍以上６０倍以下であることが好ましい。
　半導体素子３１の素子金属層３１１は、半導体素子３１に構成された回路に導通している。したがって、素子金属層３１１は、半導体素子３１の電極に相当する。この場合において、半導体装置Ａ１０の使用の際、固相拡散結合層３３には電流が流れる。固相拡散結合層３３における金属結合がより強固になると、固相拡散結合層３３に流れる電流の長期的な変動が抑制される。したがって、支持層２０と半導体素子３１との間に介在する接合界面に流れる電流の長期安定性を図ることができる。
　半導体装置Ａ１０は、２つの第１支持層２１に導通する第１入力端子４１Ａと、複数の第２半導体素子３１Ｂに導通する第２入力端子４１Ｂとをさらに備える。第１入力端子４１Ａおよび第２入力端子４１Ｂは、互いに隣り合っている。これにより、第１入力端子４１Ａおよび第２入力端子４１Ｂに電圧を印加すると、第１入力端子４１Ａおよび第２入力端子４１Ｂには相互インダクタンスが発生する。これにより、半導体装置Ａ１０の寄生インダクタンスの低減を図ることができる。
　半導体装置Ａ１０は、絶縁層１１を間に挟んで支持層２０とは反対側に位置する放熱層１２をさらに備える。放熱層１２の厚さは、絶縁層１１の厚さよりも大きい。これにより、半導体素子３１から固相拡散結合層３３を介して絶縁層１１に伝導された熱を効率よく半導体装置Ａ１０の外部に放出することができる。
　図２０および図２１に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。本図において、先述した半導体装置Ａ１０の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２０の位置は、半導体装置Ａ１０を示す図１５の位置と同一である。
　半導体装置Ａ２０は、第１金属層３４１、第２金属層３４２、第３金属層３４３および第４金属層３４４をさらに備えることが、先述した半導体装置Ａ１０と異なる。図２０および図２１は、複数の支持層２０のうち第１支持層２１と、複数の半導体素子３１のうち複数の第１半導体素子３１Ａのいずれかとの間における構成を示している。ただし、半導体装置Ａ２０においては、複数の支持層２０のうち第２支持層２２と、複数の半導体素子３１のうち複数の第２半導体素子３１Ｂとのいずれかとの間における構成も、第１支持層２１と第１半導体素子３１Ａとの間における構成と同様である。したがって、半導体装置Ａ２０の説明においては、第１支持層２１と、複数の第１半導体素子３１Ａのいずれかとの間における構成を代表的に説明する。
　図２０に示すように、第１金属層３４１は、第１支持層２１と緩衝層３２との間に介在している。第１金属層３４１は、緩衝層３２に接している。第１金属層３４１の組成は、たとえば銀（Ａｇ）を含む。第２金属層３４２は、緩衝層３２と、複数の第１半導体素子３１Ａのいずれかの素子金属層３１１との間に介在している。第２金属層３４２は、緩衝層３２に接している。第２金属層３４２の組成は、たとえば銀を含む。緩衝層３２を介して複数の第１半導体素子３１Ａの素子金属層３１１を第１支持層２１に固相拡散により接合する際、第１金属層３４１および第２金属層３４２は、緩衝層３２を覆っている。
　図２０に示すように、第３金属層３４３は、第１支持層２１と第１金属層３４１との間に介在している。第３金属層３４３は、第１支持層２１に接している。第３金属層３４３の組成は、たとえば銀を含む。緩衝層３２を介して複数の第１半導体素子３１Ａの素子金属層３１１を第１支持層２１に固相拡散により接合する際、第３金属層３４３は、第１支持層２１を覆っている。
　図２０に示すように、第４金属層３４４は、第２金属層３４２と、複数の第１半導体素子３１Ａのいずれかの素子金属層３１１との間に介在している。第４金属層３４４は、素子金属層３１１に接している。第４金属層３４４の組成は、たとえば銀を含む。緩衝層３２を介して複数の第１半導体素子３１Ａの素子金属層３１１を第１支持層２１に固相拡散により接合する際、第４金属層３４４は、いずれかの素子金属層３１１を覆っている。
　図２１に示すように、固相拡散結合層３３の第１結合層３３１は、第１金属層３４１と第３金属層３４３との界面に位置する。固相拡散結合層３３の第２結合層３３２は、第２金属層３４２と第４金属層３４４との界面に位置する。
　次に、図２２に基づき、半導体装置Ａ２０の変形例である半導体装置Ａ２１について説明する。図２２の位置は、図２１の位置と同一である。
　図２２に示すように、半導体装置Ａ２１においては、第４金属層３４４を備えない構成をとる。この場合においては、固相拡散結合層３３の第２結合層３３２は、第２金属層３４２と、複数の第１半導体素子３１Ａのいずれかの素子金属層３１１との界面に位置する。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、絶縁層１１と、絶縁層１１の上に配置され、かつ金属元素を組成に含む支持層２０と、支持層２０に接合された半導体素子３１とを備える。半導体素子３１は、支持層２０に対向する素子金属層３１１を有する。支持層２０と素子金属層３１１との間には、固相拡散結合層３３が介在している。絶縁層１１のビッカース硬さは、支持層２０のビッカース硬さよりも小さい。したがって、半導体装置Ａ２０によっても、支持層２０と半導体素子３１との間に介在する接合界面における放熱性を長期的に安定させることが可能となる。さらに半導体装置Ａ２０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ２０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ２０は、第１金属層３４１、第２金属層３４２および第３金属層３４３をさらに備える。第１金属層３４１および第２金属層３４２は、緩衝層３２に接している。第３金属層３４３は、支持層２０に接している。第１金属層３４１、第２金属層３４２および第２金属層３４２の組成は、銀を含む。この場合において、固相拡散結合層３３の第１結合層３３１は、第１金属層３４１と第３金属層３４３との界面に位置する。組成に銀を含む金属層どうしを固相拡散に接合させた場合、金属結合の強度が比較的高いものとなる。したがって、固相拡散結合層３３における金属結合をさらに強固にすることができる。
　図２３および図２４に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。本図において、先述した半導体装置Ａ１０の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２３の位置は、半導体装置Ａ１０を示す図１５の位置と同一である。
　半導体装置Ａ３０は、緩衝層３２を備えないことが、先述した半導体装置Ａ１０と異なる。図２３および図２４は、複数の支持層２０のうち第１支持層２１と、複数の半導体素子３１のうち複数の第１半導体素子３１Ａのいずれかとの間における構成を示している。ただし、半導体装置Ａ３０においても、複数の支持層２０のうち第２支持層２２と、複数の半導体素子３１のうち複数の第２半導体素子３１Ｂとのいずれかとの間における構成も、第１支持層２１と第１半導体素子３１Ａとの間における構成と同様である。したがって、半導体装置Ａ３０の説明においても、第１支持層２１と、複数の第１半導体素子３１Ａのいずれかとの間における構成を代表的に説明する。
　図２３に示すように、複数の第１半導体素子３１Ａのいずれかの素子金属層３１１は、第１支持層２１に接している。素子金属層３１１の組成は、たとえば銀を含む。図２４に示すように、固相拡散結合層３３は、第１支持層２１と素子金属層３１１との界面に位置する。半導体装置Ａ３０においては、固相拡散結合層３３は、第１結合層３３１および第２結合層３３２を含まない構成をとる。
　図２３に示すように、第１支持層２１には、絶縁層１１に向けて凹む第３凹部２０１が形成されている。厚さ方向ｚに視て、複数の第１半導体素子３１Ａのいずれかの素子金属層３１１が第３凹部２０１に重なっている。第３凹部２０１は、当該第１半導体素子３１Ａの素子金属層３１１を第１支持層２１に固相拡散により接合した際の痕跡である。さらに複数の第２半導体素子３１Ｂのいずれかの素子金属層３１１を第２支持層２２に固相拡散により接合した際の痕跡として、第２支持層２２にも第３凹部２０１が形成される。
　図２３に示すように、絶縁層１１には、第１支持層２１の第３凹部２０１と同じ向きに凹む第４凹部１１４が形成されている。厚さ方向ｚに視て、第３凹部２０１が第４凹部１１４に重なっている。第４凹部１１４は、第３凹部２０１の形成に伴って形成される。第３凹部２０１および第４凹部１１４は、半導体装置Ａ１０においても形成される場合がある。この場合の条件は、厚さ方向ｚに視て、複数の半導体素子３１のいずれかに重なる緩衝層３２の周縁が、当該半導体素子３１の周縁に一致する、あるいは当該半導体素子３１の周縁に囲まれることである。
　図２３に示すように、封止樹脂７０は、第１支持層２１の第３凹部２０１と、絶縁層１１の第４凹部１１４とに接している。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、絶縁層１１と、絶縁層１１の上に配置され、かつ金属元素を組成に含む支持層２０と、支持層２０に接合された半導体素子３１とを備える。半導体素子３１は、支持層２０に対向する素子金属層３１１を有する。支持層２０と素子金属層３１１との間には、固相拡散結合層３３が介在している。絶縁層１１のビッカース硬さは、支持層２０のビッカース硬さよりも小さい。したがって、半導体装置Ａ３０によっても、支持層２０と半導体素子３１との間に介在する接合界面における放熱性を長期的に安定させることが可能となる。さらに半導体装置Ａ３０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ３０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ３０においては、半導体素子３１の素子金属層３１１の組成は銀を含む。本構成をとると、素子金属層３１１を支持層２０に固相拡散により接合させる際、素子金属層３１１が緩衝層３２の機能の代替となる。これにより、緩衝層３２を不要にできる。
　図２５および図２６に基づき、本開示の第４実施形態にかかる半導体装置Ａ４０について説明する。本図において、先述した半導体装置Ａ１０の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２５の位置は、半導体装置Ａ１０を示す図１５の位置と同一である。
　半導体装置Ａ４０は、下部金属層３５１および上部金属層３５２をさらに備えることが、先述した半導体装置Ａ３０と異なる。図２５および図２６は、複数の支持層２０のうち第１支持層２１と、複数の半導体素子３１のうち複数の第１半導体素子３１Ａのいずれかとの間における構成を示している。ただし、半導体装置Ａ４０においても、複数の支持層２０のうち第２支持層２２と、複数の半導体素子３１のうち複数の第２半導体素子３１Ｂとのいずれかとの間における構成も、第１支持層２１と第１半導体素子３１Ａとの間における構成と同様である。したがって、半導体装置Ａ４０の説明においても、第１支持層２１と、複数の第１半導体素子３１Ａのいずれかとの間における構成を代表的に説明する。
　図２５に示すように、下部金属層３５１は、第１支持層２１と、複数の第１半導体素子３１Ａのいずれかの素子金属層３１１との間に介在している。下部金属層３５１は、第１支持層２１に接している。下部金属層３５１の組成は、たとえば銀を含む。複数の第１半導体素子３１Ａの素子金属層３１１を第１支持層２１に固相拡散により接合する際、下部金属層３５１は、第１支持層２１を覆っている。
　図２５に示すように、上部金属層３５２は、下部金属層３５１と、複数の第１半導体素子３１Ａのいずれかの素子金属層３１１との間に介在している。上部金属層３５２は、素子金属層３１１に接している。上部金属層３５２の組成は、たとえば銀を含む。複数の第１半導体素子３１Ａの素子金属層３１１を第１支持層２１に固相拡散により接合する際、上部金属層３５２は、いずれかの素子金属層３１１を覆っている。図２６に示すように、固相拡散結合層３３は、下部金属層３５１と上部金属層３５２との界面に位置する。
　次に、半導体装置Ａ４０の作用効果について説明する。
　半導体装置Ａ４０は、絶縁層１１と、絶縁層１１の上に配置され、かつ金属元素を組成に含む支持層２０と、支持層２０に接合された半導体素子３１とを備える。半導体素子３１は、支持層２０に対向する素子金属層３１１を有する。支持層２０と素子金属層３１１との間には、固相拡散結合層３３が介在している。絶縁層１１のビッカース硬さは、支持層２０のビッカース硬さよりも小さい。したがって、半導体装置Ａ４０によっても、支持層２０と半導体素子３１との間に介在する接合界面における放熱性を長期的に安定させることが可能となる。さらに半導体装置Ａ４０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ４０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ４０は、下部金属層３５１および上部金属層３５２をさらに備える。下部金属層３５１は、支持層２０に接している。上部金属層３５２は、半導体素子３１の素子金属層３１１に接している。下部金属層３５１および上部金属層３５２の組成は、銀を含む。この場合において、固相拡散結合層３３は、下部金属層３５１と上部金属層３５２との界面に位置する。したがって、半導体装置Ａ２０の場合と同様の作用効果を半導体装置Ａ４０が奏することとなるため、固相拡散結合層３３における金属結合をさらに強固にすることができる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　絶縁層と、
　前記絶縁層の上に配置され、かつ金属を含有する支持層と、
　前記支持層に接合された半導体素子と、を備え、
　前記半導体素子は、前記支持層に対向する素子金属層を有し、
　前記支持層と前記素子金属層との間には、固相拡散結合層が介在しており、
　前記絶縁層のビッカース硬さは、前記支持層のビッカース硬さよりも小さい、半導体装置。
　付記２．
　前記絶縁層は、樹脂を含む、付記１に記載の半導体装置。
　付記３．
　前記金属は、銅を含む、付記２に記載の半導体装置。
　付記４．
　前記支持層と前記素子金属層との間に介在する緩衝層をさらに備え、
　前記固相拡散結合層は、前記支持層と前記緩衝層との間に位置する第１結合層と、前記緩衝層と前記素子金属層との間に位置する第２結合層と、を含み、
　前記緩衝層のビッカース硬さは、前記支持層のビッカース硬さよりも小さい、付記１ないし３のいずれかに記載の半導体装置。
　付記５．
　前記緩衝層は、アルミニウムを含有する、付記４に記載の半導体装置。
　付記６．
　前記支持層と前記緩衝層との間に介在する第１金属層と、
　前記緩衝層と前記素子金属層との間に介在する第２金属層と、
　前記支持層と前記第１金属層との間に介在する第３金属層と、をさらに備え、
　前記第１金属層および前記第２金属層は、前記緩衝層に接しており、
　前記第３金属層は、前記支持層に接しており、
　前記第１結合層は、前記第１金属層と前記第３金属層との界面に位置しており、
　前記第２結合層は、前記第２金属層と前記素子金属層との間に位置する、付記４または５に記載の半導体装置。
　付記７．
　前記第１金属層、前記第２金属層および前記第３金属層は、各々、銀を含有する、付記６に記載の半導体装置。
　付記８．
　前記第２金属層と前記素子金属層との間に介在する第４金属層をさらに備え、
　前記第４金属層は、前記素子金属層に接しており、
　前記第２結合層は、前記第２金属層と前記第４金属層との界面に位置する、付記６または７に記載の半導体装置。
　付記９．
　前記緩衝層には、前記支持層に向けて凹む第１凹部が形成されており、
　前記絶縁層の厚さ方向に視て、前記素子金属層が前記第１凹部に重なっている、付記４ないし８のいずれかに記載の半導体装置。
　付記１０．
　前記絶縁層には、前記第１凹部と同じ向きに凹む第２凹部が形成されており、
　前記厚さ方向に視て、前記第１凹部が前記第２凹部に重なっている、付記９に記載の半導体装置。
　付記１１．
　前記半導体素子を覆う封止樹脂をさらに備え、
　前記封止樹脂が前記第１凹部に接している、付記９または１０に記載の半導体装置。
　付記１２．
　前記素子金属層は、銀を含有する、付記１ないし３のいずれかに記載の半導体装置。
　付記１３．
　前記支持層と前記素子金属層との間に介在する下部金属層と、
　前記下部金属層と前記素子金属層との間に介在する上部金属層と、をさらに備え、
　前記下部金属層は、前記支持層に接しており、
　前記上部金属層は、前記素子金属層に接しており、
　前記固相拡散結合層は、前記下部金属層と前記上部金属層との界面に位置する、付記１２に記載の半導体装置。
　付記１４．
　前記絶縁層の厚さは、前記支持層の厚さと等しい又は小さい、付記１ないし１３のいずれかに記載の半導体装置。
　付記１５．
　前記支持層の厚さは、前記絶縁層の厚さの１倍以上６０倍以下である、付記１４に記載の半導体装置。
　付記１６．
　前記絶縁層を間に挟んで前記支持層とは反対側に位置する放熱層をさらに備え、
　前記放熱層の厚さは、前記絶縁層の厚さよりも大きい、付記１ないし１５のいずれかに記載の半導体装置。
　付記１７．
　前記素子金属層は、前記半導体素子に構成された回路に導通している、付記１ないし１６のいずれかに記載の半導体装置。
Ａ１０，Ａ２０，Ａ３０，Ａ４０：半導体装置　　　１１：絶縁層
１１１：主面　　　１１２：裏面　　　１１３：第２凹部
１１４：第４凹部　　　１２：放熱層　　　２０：支持層
２０１：第３凹部　　　２１：第１支持層　　　２１１：第１パッド部
２２：第２支持層　　　２２１：第２パッド部　　　２３：第３支持層
２３１：第３パッド部　　　２４：ゲート配線
２４１：第１ゲート配線　　　２４２：第２ゲート配線
２５：検出配線　　　２５１：第１検出配線
２５２：第２検出配線　　　２６：パッド　　　３１：半導体素子
３１Ａ：第１半導体素子　　　３１Ｂ：第２半導体素子
３１１：素子金属層　　　３１２：第１電極　　　３１３：第２電極
３２：緩衝層　　　３２：第１凹部　　　３３：固相拡散結合層
３３１：第１結合層　　　３３２：第２結合層　　　３４１：第１金属層
３４２：第２金属層　　　３４３：第３金属層　　　３４４：第４金属層
３５１：下部金属層　　　３５２：上部金属層　　　３９：サーミスタ
４１：入力端子　　　４１Ａ：第１入力端子　　　４１Ｂ：第２入力端子
４１１：外部接続部　　　４１１Ａ：接続孔　　　４１２：内部接続部
４１３：中間部　　　４１３Ａ：基部　　　４１３Ｂ：起立部
４２：出力端子　　　４２Ａ：第１端子部　　　４２Ｂ：第２端子部
４２１：外部接続部　　　４２１Ａ：接続孔　　　４２２：内部接続部
４２３：中間部　　　４２３Ａ：基部　　　４２３Ｂ：起立部
４３：ゲート端子　　　４３Ａ：第１ゲート端子
４３Ｂ：第２ゲート端子　　　４４：検出端子　　　４４Ａ：第１検出端子
４４Ｂ：第２検出端子　　　４５：入力電流検出端子
４６：サーミスタ端子　　　５１：導通部材　　　５１Ａ：第１導通部材
５１Ｂ：第２導通部材　　　５１１：第１接合部　　　５１２：第２接合部
５２１：第１ゲートワイヤ　　　５２２：第２ゲートワイヤ
５３１：第１検出ワイヤ　　　５３２：第２検出ワイヤ
５４：入力電流検出ワイヤ　　　５５：サーミスタワイヤ
５９：接合層　　　６０：ケース　　　６１１：第１側壁
６１２：第２側壁　　　６２：取付け台　　　６２１：取付け孔
６３：入力端子台　　　６３１：第１端子台　　　６３２：第２端子台
６３３：溝部　　　６３４：ナット　　　６３５：中間部材
６４：出力端子台　　　６４１：第１端子台　　　６４２：第２端子台
６４３：溝部　　　６４４：ナット　　　６４５：中間部材
７０：封止樹脂　　　Ｔ，ｔ１，ｔ２：厚さ
ｚ：厚さ方向　　　ｘ：第１方向　　　ｙ：第２方向

Claims (17)

  1. 　絶縁層と、
    　前記絶縁層の上に配置され、かつ金属を含有する支持層と、
    　前記支持層に接合された半導体素子と、を備え、
    　前記半導体素子は、前記支持層に対向する素子金属層を有し、
    　前記支持層と前記素子金属層との間には、固相拡散結合層が介在しており、
    　前記絶縁層のビッカース硬さは、前記支持層のビッカース硬さよりも小さい、半導体装置。
  2. 　前記絶縁層は、樹脂を含む、請求項１に記載の半導体装置。
  3. 　前記金属は、銅を含む、請求項２に記載の半導体装置。
  4. 　前記支持層と前記素子金属層との間に介在する緩衝層をさらに備え、
    　前記固相拡散結合層は、前記支持層と前記緩衝層との間に位置する第１結合層と、前記緩衝層と前記素子金属層との間に位置する第２結合層と、を含み、
    　前記緩衝層のビッカース硬さは、前記支持層のビッカース硬さよりも小さい、請求項１ないし３のいずれかに記載の半導体装置。
  5. 　前記緩衝層は、アルミニウムを含有する、請求項４に記載の半導体装置。
  6. 　前記支持層と前記緩衝層との間に介在する第１金属層と、
    　前記緩衝層と前記素子金属層との間に介在する第２金属層と、
    　前記支持層と前記第１金属層との間に介在する第３金属層と、をさらに備え、
    　前記第１金属層および前記第２金属層は、前記緩衝層に接しており、
    　前記第３金属層は、前記支持層に接しており、
    　前記第１結合層は、前記第１金属層と前記第３金属層との界面に位置しており、
    　前記第２結合層は、前記第２金属層と前記素子金属層との間に位置する、請求項４または５に記載の半導体装置。
  7. 　前記第１金属層、前記第２金属層および前記第３金属層は、各々、銀を含有する、請求項６に記載の半導体装置。
  8. 　前記第２金属層と前記素子金属層との間に介在する第４金属層をさらに備え、
    　前記第４金属層は、前記素子金属層に接しており、
    　前記第２結合層は、前記第２金属層と前記第４金属層との界面に位置する、請求項６または７に記載の半導体装置。
  9. 　前記緩衝層には、前記支持層に向けて凹む第１凹部が形成されており、
    　前記絶縁層の厚さ方向に視て、前記素子金属層が前記第１凹部に重なっている、請求項４ないし８のいずれかに記載の半導体装置。
  10. 　前記絶縁層には、前記第１凹部と同じ向きに凹む第２凹部が形成されており、
    　前記厚さ方向に視て、前記第１凹部が前記第２凹部に重なっている、請求項９に記載の半導体装置。
  11. 　前記半導体素子を覆う封止樹脂をさらに備え、
    　前記封止樹脂が前記第１凹部に接している、請求項９または１０に記載の半導体装置。
  12. 　前記素子金属層は、銀を含有する、請求項１ないし３のいずれかに記載の半導体装置。
  13. 　前記支持層と前記素子金属層との間に介在する下部金属層と、
    　前記下部金属層と前記素子金属層との間に介在する上部金属層と、をさらに備え、
    　前記下部金属層は、前記支持層に接しており、
    　前記上部金属層は、前記素子金属層に接しており、
    　前記固相拡散結合層は、前記下部金属層と前記上部金属層との界面に位置する、請求項１２に記載の半導体装置。
  14. 　前記絶縁層の厚さは、前記支持層の厚さと等しい又は小さい、請求項１ないし１３のいずれかに記載の半導体装置。
  15. 　前記支持層の厚さは、前記絶縁層の厚さの１倍以上６０倍以下である、請求項１４に記載の半導体装置。
  16. 　前記絶縁層を間に挟んで前記支持層とは反対側に位置する放熱層をさらに備え、
    　前記放熱層の厚さは、前記絶縁層の厚さよりも大きい、請求項１ないし１５のいずれかに記載の半導体装置。
  17. 　前記素子金属層は、前記支持層と、前記半導体素子に構成された回路と、に導通している、請求項１ないし１６のいずれかに記載の半導体装置。
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