WO2023112723A1 - 半導体装置、および半導体装置の実装体 - Google Patents

半導体装置、および半導体装置の実装体 Download PDF

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匡司 林口
英俊 安部
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Definitions

  • the present disclosure relates to a semiconductor device and a semiconductor device mounted body in which the semiconductor device is mounted on a wiring substrate.
  • Patent Document 1 discloses an example of a semiconductor device that includes a first semiconductor element and a first terminal electrically connected to the first semiconductor element.
  • the first semiconductor element is a switching element such as a MOSFET. Therefore, power can be converted by using the semiconductor device.
  • the semiconductor device disclosed in Patent Document 1 is mounted on a wiring board by through-hole mounting.
  • the first terminal is inserted through a through hole provided in the wiring board, and is conductively joined to the wiring board via the joining layer.
  • a current larger than that in the conventional semiconductor device is passed through the semiconductor device, more heat is conducted to the wiring board.
  • the temperature of the wiring board rises excessively, which may affect the operation of other semiconductor devices mounted on the wiring board. Therefore, in order to improve the reliability of the semiconductor device, a measure for suppressing the temperature rise of the wiring board is desired.
  • An object of the present disclosure is to provide a semiconductor device that is improved over conventional semiconductor devices. Another object of the present disclosure is to provide a semiconductor device package including a semiconductor device and a wiring board, which is improved over conventional semiconductor device packages. In particular, in view of the circumstances described above, an object of the present disclosure is to provide a measure capable of improving the reliability of a through-hole mounted semiconductor device.
  • a semiconductor device provided by a first aspect of the present disclosure includes a semiconductor element and a first terminal electrically connected to the semiconductor element.
  • the first terminal has a first portion at least partially extending in a first direction and a second portion extending in the first direction.
  • the second part overlaps the first part when viewed in a second direction perpendicular to the first direction.
  • a semiconductor device package provided by the second aspect of the present disclosure includes the semiconductor device provided by the first aspect of the present disclosure, a wiring board, and a bonding layer.
  • the wiring board has a base material and wiring arranged on the base material.
  • the bonding layer conductively bonds the wiring and the first terminal.
  • the substrate is provided with a through hole adjacent to the wiring and penetrating the substrate in the first direction. A portion of each of the first portion and the second portion is accommodated in the through hole.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure
  • FIG. FIG. 2 is a plan view corresponding to FIG. 1 and seen through the sealing resin
  • 3 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. 4 is a front view of the semiconductor device shown in FIG. 1.
  • FIG. 5 is a right side view of the semiconductor device shown in FIG. 1.
  • FIG. 6 is a cross-sectional view taken along line VI-VI of FIG.
  • FIG. 7 is a cross-sectional view along line VII-VII of FIG.
  • FIG. 8 is a cross-sectional view along line VIII-VIII of FIG.
  • FIG. 9 is a partial enlarged view of FIG. 6 showing the first element and its vicinity.
  • FIG. 10 is a partially enlarged view of FIG.
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a modification of the first embodiment of the present disclosure
  • FIG. 12 is a front view of a semiconductor device package according to the first embodiment of the present disclosure
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII of FIG. 12.
  • FIG. 14 is a cross-sectional view along line XIV-XIV in FIG. 12.
  • FIG. 15 is a cross-sectional view of a semiconductor device according to a second embodiment of the present disclosure and a package of the semiconductor device.
  • 16 is a plan view of a semiconductor device according to a third embodiment of the present disclosure
  • FIG. 17 is a front view of the semiconductor device shown in FIG. 16.
  • FIG. 16 is a plan view of a semiconductor device according to a third embodiment of the present disclosure
  • FIG. 17 is a front view of the semiconductor device shown in FIG. 16.
  • FIG. 16 is a plan view of a semiconductor device according to a third embodiment of the present disclosure
  • FIG. 18 is a right side view of the semiconductor device shown in FIG. 16.
  • FIG. 19 is a cross-sectional view along line XIX-XIX in FIG. 16.
  • FIG. 20 is a cross-sectional view of a semiconductor device package according to a third embodiment of the present disclosure.
  • FIG. 21 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present disclosure and a package of the semiconductor device. 22 is a right side view of the semiconductor device shown in FIG. 21.
  • FIG. FIG. 23 is a cross-sectional view of a semiconductor device according to a fifth embodiment of the present disclosure and a package of the semiconductor device.
  • FIG. 1 A semiconductor device A10 according to the first embodiment of the present disclosure will be described based on FIGS. 1 to 10.
  • FIG. The semiconductor device A10 includes two die pads 10, three first terminals 11, two second terminals 12, two third terminals 13, a plurality of semiconductor elements 21, a first conducting member 31, a second conducting member 32, and A sealing resin 50 is provided. Further, semiconductor device A10 includes two first wires 41, two second wires 42, two first relay wires 43, and two second relay wires 44.
  • FIG. 2 is transparent through the sealing resin 50 for convenience of understanding.
  • the permeated sealing resin 50 is indicated by an imaginary line (chain double-dashed line).
  • the VI-VI line, the VII-VII line and the VIII-VIII line are indicated by one-dot chain lines.
  • first direction x A direction in which the two second terminals 12 extend is called "first direction x”.
  • second direction y A direction perpendicular to the first direction x is called a “second direction y”.
  • the second direction y corresponds to the normal direction of main surfaces 101 of two die pads 10, which will be described later.
  • a direction orthogonal to the first direction x and the second direction y is called a “third direction z”.
  • the semiconductor device A10 converts a DC power supply voltage applied to a first input terminal 11A and a second input terminal 11C out of three first terminals 11, which will be described later, into AC power using a plurality of semiconductor elements 21.
  • the converted AC power is input from the output terminal 11B of the three first terminals 11 to a power supply object such as a motor.
  • the semiconductor device A10 is used, for example, in a power conversion circuit such as an inverter.
  • the two die pads 10 include a first pad 10A and a second pad 10B, as shown in FIGS.
  • the first pad 10A and the second pad 10B are positioned apart from each other in the third direction z.
  • Two die pads 10 are obtained from the same leadframe along with three first terminals 11, two second terminals 12 and two third terminals 13.
  • the lead frame is copper (Cu) or a copper alloy. Therefore, the compositions of the two die pads 10, the three first terminals 11, the two second terminals 12, and the two third terminals 13 contain copper.
  • Each of the two die pads 10 has a main surface 101 and a back surface 102 .
  • the main surface 101 and the back surface 102 face opposite sides in the second direction y.
  • the rear surface 102 is exposed outside from the sealing resin 50 .
  • a first seat portion 103 is provided on the second pad 10B.
  • the first seat portion 103 is recessed from the main surface 101 of the second pad 10B. Accordingly, in the second pad 10B, a step is formed between the main surface 101 and the first seat portion 103 .
  • the sealing resin 50 covers the plurality of semiconductor elements 21, the first conductive members 31 and the second conductive members 32, as shown in FIGS. Furthermore, the sealing resin 50 partially covers each of the two die pads 10 , the three first terminals 11 , the two second terminals 12 , and the two third terminals 13 .
  • the sealing resin 50 has electrical insulation.
  • Sealing resin 50 is made of a material containing, for example, black epoxy resin.
  • the sealing resin 50 has a top surface 51 , a bottom surface 52 , two first side surfaces 53 , a second side surface 54 , a third side surface 55 , a plurality of recesses 56 and grooves 57 .
  • the top surface 51 faces the same side as the major surfaces 101 of the two die pads 10 in the second direction y.
  • the bottom surface 52 faces away from the top surface 51 in the second direction y.
  • the rear surface 102 of the first pad 10A and the rear surface 102 of the second pad 10B are exposed from the bottom surface 52 to the outside.
  • the two first side surfaces 53 are located apart from each other in the third direction z.
  • the two first side surfaces 53 face the third direction z and extend in the first direction x.
  • Two first side surfaces 53 are connected to the top surface 51 and the bottom surface 52 .
  • the second side 54 and the third side 55 are positioned apart from each other in the first direction x.
  • the second side surface 54 and the third side surface 55 face opposite sides in the first direction x and extend in the third direction z.
  • a second side surface 54 and a third side surface 55 are connected to the top surface 51 and the bottom surface 52 .
  • three first terminals 11, two second terminals 12, and two third terminals 13 are exposed from the third side surface 55 to the outside.
  • the plurality of recesses 56 are recessed from the third side surface 55 in the first direction x and reach the bottom surface 52 from the top surface 51 in the second direction y.
  • the plurality of concave portions 56 are arranged between a first input terminal 11A and a first detection terminal 13A, which will be described later, between a first input terminal 11A and a second input terminal 11C, which will be described later, and an output terminal, which will be described later. 11B and the second input terminal 11C, and between the output terminal 11B and the second detection terminal 13B.
  • the groove 57 is recessed from the bottom surface 52 in the second direction y and extends in the first direction x. Both sides of the groove portion 57 in the first direction x are connected to the second side surface 54 and the third side surface 55 . As viewed in the second direction y, the groove portion 57 divides the rear surface 102 of the first pad 10A and the rear surface 102 of the second pad 10B.
  • a plurality of semiconductor elements 21 are mounted on each of the first pads 10A and the second pads 10B, as shown in FIGS.
  • the multiple semiconductor elements 21 include two first elements 21A and two second elements 21B.
  • the two first elements 21A are mounted on the main surface 101 of the first pad 10A.
  • the two second elements 21B are mounted on the main surface 101 of the second pad 10B.
  • the plurality of semiconductor elements 21 are, for example, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors).
  • the plurality of semiconductor elements 21 may be switching elements such as IGBTs (Insulated Gate Bipolar Transistors) or diodes.
  • the plurality of semiconductor elements 21 are n-channel MOSFETs with a vertical structure.
  • the plurality of semiconductor elements 21 includes compound semiconductor substrates.
  • the composition of the compound semiconductor substrate includes silicon carbide (SiC).
  • SiC silicon carbide
  • each of the plurality of semiconductor elements 21 has a first electrode 211, a second electrode 212, a gate electrode 213 and two detection electrodes 214.
  • the first electrode 211 is located on the opposite side of the main surface 101 of either of the two die pads 10 in the second direction y. A current corresponding to the power converted by the semiconductor element 21 flows through the first electrode 211 . That is, the first electrode 211 corresponds to the source electrode of the semiconductor element 21 .
  • the second electrode 212 faces one of the main surfaces 101 of the two die pads 10. As shown in FIGS. 9 and 10, the second electrode 212 faces one of the main surfaces 101 of the two die pads 10. As shown in FIGS. A current corresponding to the power before being converted by the semiconductor element 21 flows through the second electrode 212 . That is, the second electrode 212 corresponds to the drain electrode of the semiconductor element 21 .
  • the gate electrode 213 is positioned on the same side as the first electrode 211 in the second direction y.
  • a gate voltage for driving the semiconductor element 21 is applied to the gate electrode 213 .
  • the area of the gate electrode 213 is smaller than the area of the first electrode 211 when viewed in the second direction y.
  • the two detection electrodes 214 are positioned on the same side as the first electrode 211 in the second direction y.
  • the two detection electrodes 214 are positioned opposite to each other with respect to the gate electrode 213 in the first direction x.
  • a voltage having the same potential as that of the first electrode 211 is applied to each of the two detection electrodes 214 .
  • the die bonding layer 23 is formed between the main surface 101 of the first pad 10A and the two first elements 21A and between the main surface 101 of the second pad 10B and the two second elements. 21B, respectively.
  • the die bonding layer 23 has conductivity. Die bonding layer 23 is, for example, solder. Alternatively, the die bonding layer 23 may be a sintered metal.
  • the die bonding layer 23 electrically connects the main surface 101 of the first pad 10A and the second electrodes 212 of the two first elements 21A. Thereby, the second electrodes 212 of the two first elements 21A are electrically connected to the first pad 10A.
  • the die bonding layer 23 electrically connects the main surface 101 of the second pad 10B and the second electrodes 212 of the two second elements 21B. Thereby, the second electrodes 212 of the two second elements 21B are electrically connected to the second pads 10B.
  • the three first terminals 11 are located on the opposite side of the second side surface 54 of the sealing resin 50 with the two die pads 10 as the reference in the first direction x, as shown in FIG.
  • the three first terminals 11 are electrically connected to the plurality of semiconductor elements 21 .
  • the three first terminals 11 include a first input terminal 11A, an output terminal 11B and a second input terminal 11C.
  • each of the three first terminals 11 has a first portion 111, a second portion 112 and a third portion 113.
  • FIG. At least a portion of the first portion 111 extends in the first direction x.
  • the first portion 111 extends from the third side surface 55 of the sealing resin 50 .
  • the second portion 112 extends in the first direction x.
  • the second part 112 is located apart from the first part 111 and the sealing resin 50 .
  • the second part 112 overlaps the first part 111 when viewed in the second direction y.
  • the third part 113 connects the first part 111 and the second part 112 .
  • the third portion 113 is located on the opposite side of the sealing resin 50 with respect to the first portion 111 in the first direction x.
  • the sealing resin 50 entirely overlaps each of the first portion 111 and the second portion 112 when viewed in the first direction x. .
  • each of the three first terminals 11 has a covering portion 115. As shown in FIG. The covering portion 115 is located on the side opposite to the third portion 113 with respect to the first portion 111 in the first direction x. The covering portion 115 is connected to the first portion 111 . The covering portion 115 is covered with the sealing resin 50 .
  • the covering portion 115 of the first input terminal 11A is connected to the first pad 10A, as shown in FIGS. Therefore, the first input terminal 11A is electrically connected to the second electrodes 212 of the two first elements 21A via the first pads 10A.
  • the first input terminal 11A is a P terminal (positive electrode) to which a DC power supply voltage to be converted is applied.
  • the covering portion 115 of the output terminal 11B is connected to the second pad 10B as shown in FIG. Therefore, the output terminal 11B is electrically connected to the second electrodes 212 of the two second elements 21B via the second pads 10B. AC power converted by the plurality of semiconductor elements 21 is output from the output terminal 11B.
  • the second input terminal 11C is located away from the two die pads 10 in the first direction x, as shown in FIG.
  • the second input terminal 11C is positioned between the first input terminal 11A and the output terminal 11B in the third direction z.
  • the second input terminal 11C is electrically connected to the first electrodes 211 of the two second elements 21B.
  • the second input terminal 11C is an N terminal (negative electrode) to which a DC power supply voltage to be converted is applied.
  • a second seat portion 116 is provided on the covering portion 115 of the second input terminal 11C.
  • the second seat portion 116 is recessed in the second direction y from the side on which the second base portion 321 of the second conducting member 32 described later is located.
  • the two second terminals 12 are located on the opposite side of the second side surface 54 of the sealing resin 50 with the two die pads 10 as the reference in the first direction x, as shown in FIG. As shown in FIG. 2, the two second terminals 12 extend in the first direction x. Each of the two second terminals 12 is positioned away from the three first terminals 11 in the third direction z. The two second terminals 12 sandwich the three first terminals 11 and the two third terminals 13 in the third direction z.
  • the two second terminals 12 include a first gate terminal 12A and a second gate terminal 12B.
  • each of the two second terminals 12 has a first mounting portion 121, a second mounting portion 122 and a covering portion 123.
  • FIG. The first mounting portion 121 extends from the third side surface 55 of the sealing resin 50 .
  • the second mounting portion 122 is located on the opposite side of the sealing resin 50 with respect to the first mounting portion 121 in the first direction x.
  • the second mounting portion 122 is connected to the first mounting portion 121 .
  • the dimension of the second mounting portion 122 in the third direction z is smaller than the dimension of the first mounting portion 121 in the third direction z.
  • the covering portion 123 is located on the side opposite to the second mounting portion 122 with respect to the first mounting portion 121 in the first direction x.
  • the covering portion 123 is connected to the first mounting portion 121 .
  • the covering portion 123 is covered with the sealing resin 50 .
  • the first mounting portion 121 of each of the two second terminals 12 has a first edge 121A.
  • the first edge 121A extends in the third direction z.
  • the second mounting portion 122 of one of the two second terminals 12 is connected to the first edge 121A.
  • the second mounting portions 122 of each of the three first terminals 11 are located on both sides of the first edge 121A in the first direction x.
  • the first gate terminal 12A is positioned closer to the first pad 10A than the second pad 10B, as shown in FIG.
  • the first gate terminal 12A is electrically connected to the gate electrodes 213 of the two first elements 21A.
  • a gate voltage for driving the two first elements 21A is applied to the first gate terminal 12A.
  • the second gate terminal 12B is located closer to the second pad 10B than the first pad 10A, as shown in FIG.
  • the second gate terminal 12B is electrically connected to the gate electrodes 213 of the two second elements 21B.
  • a gate voltage for driving the two second elements 21B is applied to the second gate terminal 12B.
  • the two third terminals 13 are located on the opposite side of the second side surface 54 of the sealing resin 50 with the two die pads 10 as the reference in the first direction x, as shown in FIG. As shown in FIG. 2, the two third terminals 13 extend in the first direction x. Each of the two third terminals 13 is located away from the three first terminals 11 in the third direction z. The two third terminals 13 sandwich the three first terminals 11 in the third direction z.
  • the two third terminals 13 include a first detection terminal 13A and a second detection terminal 13B.
  • each of the two third terminals 13 has a mounting portion 131 and a covering portion 132 .
  • the mounting portion 131 extends from the third side surface 55 of the sealing resin 50 .
  • the covering portion 132 is connected to the mounting portion 131 and covered with the sealing resin 50 .
  • the first detection terminal 13A is positioned between the first input terminal 11A and the first gate terminal 12A, as shown in FIG.
  • the first detection terminal 13A is electrically connected to the two detection electrodes 214 of the two first elements 21A.
  • a voltage having the same potential as the voltage applied to the first electrodes 211 of the two first elements 21A is applied to the first detection terminal 13A.
  • the second detection terminal 13B is located between the output terminal 11B and the second gate terminal 12B, as shown in FIG.
  • the second detection terminal 13B is electrically connected to two detection electrodes 214 of the two second elements 21B.
  • a voltage having the same potential as the voltage applied to the first electrodes 211 of the two second elements 21B is applied to the second detection terminal 13B.
  • the heights h of the first portions 111 of the three first terminals 11 are all the same.
  • the first mounting portion 121 of one of the two second terminals 12 overlaps the first portion 111 of one of the three first terminals 11 when viewed in the third direction z.
  • the first conductive member 31 is conductively joined to the first electrodes 211 of the two first elements 21A and the first seat portion 103 of the second pad 10B. Thereby, the first electrodes 211 of the two first elements 21A are electrically connected to the second pads 10B and the second electrodes 212 of the two second elements 21B.
  • the composition of the first conduction member 31 contains copper.
  • the first conductive member 31 is a metal clip.
  • the first conducting member 31 has a first base portion 311 , two first joint portions 312 and a second joint portion 313 .
  • the first base 311 extends in the third direction z. As shown in FIG. 6, the first base portion 311 straddles between the first pad 10A and the second pad 10B.
  • the two first joints 312 are individually conductively joined to the first electrodes 211 of the two first elements 21A.
  • Each of the two first joints 312 is bifurcated apart from each other in the first direction x.
  • the two first joints 312 are positioned apart from each other in the first direction x.
  • the two first joints 312 are connected to the first base 311 .
  • the second joint portion 313 is conductively joined to the first seat portion 103 of the second pad 10B.
  • the second joint portion 313 extends in the first direction x. At least part of the second joint portion 313 is accommodated in the first seat portion 103 .
  • the second joint portion 313 is connected to the first base portion 311 .
  • the second joint 313 is located on the opposite side of the first base 311 from the two first joints 312 in the third direction z.
  • the semiconductor device A10 further includes a first bonding layer 33, as shown in FIGS.
  • the first bonding layer 33 electrically connects the first electrodes 211 of the two first elements 21A and the two first bonding portions 312 .
  • the first bonding layer 33 is solder, for example.
  • the first bonding layer 33 may be a sintered metal.
  • the semiconductor device A10 further includes a second bonding layer 34, as shown in FIG.
  • the second bonding layer 34 conductively bonds the first seat portion 103 of the second pad 10B and the second bonding portion 313 .
  • the second bonding layer 34 is solder, for example.
  • the second bonding layer 34 may be a sintered metal.
  • the second conductive member 32 is conductively joined to the first electrodes 211 of the two second elements 21B and the second seat portion 116 of the second input terminal 11C. Thereby, the second input terminal 11C is electrically connected to the first electrodes 211 of the two second elements 21B.
  • the composition of the second conducting member 32 contains copper.
  • the second conductive member 32 is a metal clip.
  • the second conducting member 32 has a second base 321 , two third joints 322 and a fourth joint 323 .
  • the second base 321 is bent like a hook when viewed in the second direction y.
  • the second base portion 321 overlaps the main surface 101 of the second pad 10B.
  • the two third joints 322 are individually conductively joined to the first electrodes 211 of the two second elements 21B.
  • Each of the two third joints 322 is bifurcated apart from each other in the first direction x.
  • the two third joints 322 are positioned apart from each other in the first direction x.
  • the two third joints 322 are connected to the second base 321 .
  • the fourth joint portion 323 is conductively joined to the second seat portion 116 of the second input terminal 11C.
  • the fourth joint portion 323 extends in the third direction z. At least part of the fourth joint portion 323 is accommodated in the second seat portion 116 .
  • the fourth joint portion 323 is connected to the second base portion 321 .
  • the semiconductor device A10 further includes a third bonding layer 35, as shown in FIGS.
  • the third bonding layer 35 electrically connects the first electrodes 211 of the two second elements 21B and the two third bonding portions 322 .
  • the third bonding layer 35 is solder, for example.
  • the third bonding layer 35 may be a sintered metal.
  • the semiconductor device A10 further includes a fourth bonding layer 36, as shown in FIG.
  • the fourth bonding layer 36 conductively bonds the second seat portion 116 of the second input terminal 11 ⁇ /b>C and the fourth bonding portion 323 .
  • the fourth bonding layer 36 is solder, for example.
  • the fourth bonding layer 36 may be a sintered metal.
  • One of the two first wires 41 is connected to the gate electrode 213 of the first element 21A located closest to the first gate terminal 12A of the two first elements 21A. and the covering portion 123 of the first gate terminal 12A.
  • the other first wire 41 of the two first wires 41 is, as shown in FIG. and the covering portion 123 of the second gate terminal 12B.
  • One first relay wire 43 of the two first relay wires 43 is electrically conductive to the gate electrode 213 of one first element 21A and the gate electrode 213 of the other first element 21A, as shown in FIG. are spliced.
  • the other first relay wire 43 of the two first relay wires 43 is, as shown in FIG. are spliced.
  • the two first wires 41 and the two first relay wires 43 electrically connect the first gate terminal 12A to the gate electrodes 213 of the two first elements 21A.
  • the second gate terminal 12B is electrically connected to the gate electrode 213 of each of the two second elements 21B.
  • One of the two second wires 42 is, as shown in FIG. Any one of the electrodes 214 is conductively joined to the covering portion 132 of the first detection terminal 13A.
  • the other second wire 42 of the two second wires 42 is, as shown in FIG. Either of the electrodes 214 is conductively joined to the covering portion 132 of the second detection terminal 13B.
  • One of the two second relay wires 44 is, as shown in FIG. It is conductively joined to one of the sensing electrodes 214 .
  • the other second relay wire 44 of the two second relay wires 44 is, as shown in FIG. It is conductively joined to one of the sensing electrodes 214 .
  • the two second wires 42 and the two second relay wires 44 electrically connect the first detection terminal 13A to the two detection electrodes 214 of each of the two first elements 21A.
  • the second detection terminal 13B is electrically connected to each of the two detection electrodes 214 of the two second elements 21B.
  • each of the three first terminals 11 does not have the third portion 113 in the semiconductor device A11.
  • the second portion 112 is joined to the first portion 111 by welding or the like. Therefore, the second portion 112 is in contact with the first portion 111 .
  • the mounting body B10 includes a semiconductor device A10, a wiring board 60, a bonding layer 69, and a heat dissipation member .
  • FIG. 14 omits illustration of the bonding layer 69 for convenience of understanding.
  • the XIII-XIII line is indicated by a dashed line.
  • the wiring board 60 is a mounting target of the semiconductor device A10.
  • Wiring board 60 is, for example, a PCB.
  • the wiring board 60 has a base material 61 and wiring 62 .
  • the base material 61 is provided with a plurality of through holes 611 .
  • a plurality of through holes 611 pass through the base material 61 in the first direction x.
  • each of the plurality of through holes 611 is an elongated hole extending in the second direction y.
  • the wiring 62 is adjacent to a plurality of through holes 611, as shown in FIGS.
  • the wiring 62 is electrically connected to a DC power supply arranged outside the mounting body B10, a gate driver and a controller (both not shown) mounted on the wiring board 60, and the like.
  • the three first terminals 11, the two second terminals 12, and the two third terminals 13 of the semiconductor device A10 are individually inserted through the plurality of through holes 611 of the substrate 61. .
  • the three first terminals 11 , the two second terminals 12 and the three third terminals 13 are conductively joined to the wiring 62 by the joining layer 69 . Therefore, the semiconductor device A10 is through-hole mounted in the mounting body B10.
  • the bonding layer 69 is solder, for example.
  • each of the first portion 111 and the second portion 112 of each of the three first terminals 11 is housed in one of the plurality of through holes 611 of the base material 61 .
  • the heat dissipation member 70 is attached to the sealing resin 50 of the semiconductor device A10.
  • the heat dissipation member 70 faces the rear surfaces 102 of the two die pads 10 .
  • Heat dissipation member 70 is, for example, a heat sink.
  • the semiconductor device A10 has a first terminal 11 electrically connected to the semiconductor element 21 .
  • the first terminal 11 has a first portion 111 at least partially extending in the first direction x and a second portion 112 extending in the first direction x.
  • the second part 112 overlaps the first part 111 when viewed in the second direction y.
  • a part of each of first portion 111 and second portion 112 is accommodated in through hole 611 provided in base material 61 of wiring board 60. As shown in FIG. With this configuration, the contact area of the first terminal 11 with the bonding layer 69 is increased, so that the heat conducted from the semiconductor element 21 to the first terminal 11 is easily radiated from the bonding layer 69 to the outside.
  • the temperature rise of the wiring substrate 60 can be suppressed, and the current that can be conducted to the first terminal 11 can be increased. Furthermore, it contributes to the improvement of heat dissipation of the semiconductor device A10. Therefore, according to the semiconductor device A10 and the mounting body B10, it is possible to improve the reliability of the semiconductor device A10 that is through-hole mounted.
  • the first terminal 11 has a third portion 113 connecting the first portion 111 and the second portion 112 . Furthermore, the second part 112 is located away from the first part 111 . By adopting this configuration, the contact area of the first terminal 11 with the bonding layer 69 is further increased in the mounting body B10.
  • the semiconductor device A10 further includes a sealing resin 50 that covers part of the first terminals 11 and the semiconductor element 21 .
  • the second portion 112 of the first terminal 11 is located away from the sealing resin 50 .
  • the sealing resin 50 overlaps the first portion 111 and the second portion 112 .
  • the semiconductor device A10 further includes a second terminal 12 extending in the first direction x and partially covered with the sealing resin 50 .
  • the second terminal 12 is positioned apart from the first terminal 11 in the third direction z.
  • the second terminal 12 has a first mounting portion 121 and a second mounting portion 122 .
  • the second mounting portion 122 is located on the opposite side of the sealing resin 50 with respect to the first mounting portion 121 in the first direction x.
  • the dimension of the second mounting portion 122 in the third direction z is smaller than the dimension of the first mounting portion 121 in the third direction z.
  • the first mounting portion 121 of the second terminal 12 extends in the third direction z and has a first edge 121A to which the second mounting portion 122 is connected.
  • the second portion 112 of the first terminal 11 is located on both sides of the first edge 121A in the first direction x.
  • a through hole 611 of the base material 61 is an elongated hole extending in the second direction y.
  • the sealing resin 50 has a plurality of recesses 56 recessed from the third side surface 55 in the first direction x. This configuration ensures a longer creepage distance of the sealing resin 50 between any two of the three first terminals 11 . Thereby, the withstand voltage of the semiconductor device A10 can be improved.
  • the sealing resin 50 has a groove portion 57 which is recessed from the bottom surface 52 and separates the back surface 102 of the first pad 10A and the back surface 102 of the second pad 10B when viewed in the second direction y.
  • a longer creepage distance of the sealing resin 50 between the two die pads 10 is ensured. This makes it possible to further improve the withstand voltage of the semiconductor device A10.
  • the thermal strain of the sealing resin 50 in the third direction z is dispersed. As a result, concentration of thermal strain on the two first side surfaces 53 of the sealing resin 50 can be alleviated.
  • each of the first input terminal 11A and the output terminal 11B is connected to one of the two die pads 10.
  • the two die pads 10 can be utilized as conductive members while suppressing an increase in the size of the semiconductor device A10.
  • the rear surfaces 102 of the two die pads 10 are exposed from the sealing resin 50 . Thereby, the heat dissipation of the semiconductor device A10 can be improved.
  • the composition of the first conduction member 31 and the second conduction member 32 contains copper.
  • the electric resistance of the first conducting member 31 and the second conducting member 32 can be reduced as compared with a wire containing aluminum in its composition. This is suitable for allowing a larger current to flow through the semiconductor element 21 .
  • FIG. 15 Based on FIG. 15, a semiconductor device A20 according to the second embodiment of the present disclosure and a semiconductor device package (hereinafter referred to as a “package B20”) according to the second embodiment of the present disclosure will be described.
  • a semiconductor device package hereinafter referred to as a “package B20”
  • elements that are the same as or similar to those of the semiconductor device A10 and the mounting body B10 described above are denoted by the same reference numerals, and overlapping descriptions are omitted.
  • the cross-sectional position of FIG. 15 is the same as the cross-sectional position of FIG. 13 showing the mounting body B10.
  • the mounting body B20 includes a semiconductor device A20, a wiring board 60, a bonding layer 69, and a heat dissipation member 70.
  • the configuration of the three first terminals 11 is different from that of the semiconductor device A10 and the mounting body B10.
  • the third portion 113 protrudes from the first portion 111 and the second portion 112 when viewed in the first direction x.
  • the third portion 113 protrudes in the second direction y.
  • the semiconductor device A20 has a first terminal 11 electrically connected to the semiconductor element 21 .
  • the first terminal 11 has a first portion 111 at least partially extending in the first direction x and a second portion 112 extending in the first direction x.
  • the second part 112 overlaps the first part 111 when viewed in the second direction y.
  • a part of each of first portion 111 and second portion 112 is accommodated in through hole 611 provided in base material 61 of wiring board 60. As shown in FIG. Therefore, the semiconductor device A20 and the mounting body B20 can also improve the reliability of the through-hole mounted semiconductor device A20.
  • the third portion 113 of the first terminal 11 protrudes from the first portion 111 and the second portion 112 of the first terminal 11 when viewed in the first direction x.
  • a semiconductor device A30 according to the third embodiment of the present disclosure and a semiconductor device package (hereinafter referred to as a “package B30”) according to the third embodiment of the present disclosure will be described with reference to FIGS. .
  • FIGS. In these figures, elements that are the same as or similar to those of the semiconductor device A10 and the mounting body B10 described above are denoted by the same reference numerals, and overlapping descriptions are omitted.
  • the XIX-XIX line is indicated by a one-dot chain line.
  • a mounted body B30 includes a semiconductor device A30, a wiring board 60, a bonding layer 69, and a heat dissipation member .
  • the configuration of the three first terminals 11 is different from that of the semiconductor device A10 and the mounting body B10.
  • each of the three first terminals 11 of the semiconductor device A30 has a fourth portion 114.
  • FIG. The fourth portion 114 is located on the opposite side of the third portion 113 with respect to the second portion 112 in the first direction x.
  • the fourth section 114 is connected to the second section 112 .
  • the fourth portion 114 extends to the side opposite to the side where the first portion 111 is located in the second direction y.
  • the fourth portions 114 of the three first terminals 11 are opposite to the third portions 113 of the three first terminals 11 with respect to the wiring board 60 in the first direction x. located on the side.
  • the semiconductor device A30 has a first terminal 11 electrically connected to the semiconductor element 21 .
  • the first terminal 11 has a first portion 111 at least partially extending in the first direction x and a second portion 112 extending in the first direction x.
  • the second part 112 overlaps the first part 111 when viewed in the second direction y.
  • mounting body B ⁇ b>30 a portion of each of first portion 111 and second portion 112 is accommodated in through hole 611 provided in base material 61 of wiring board 60 . Therefore, the semiconductor device A30 and the mounting body B30 can also improve the reliability of the through-hole mounted semiconductor device A30.
  • the first terminal 11 has a fourth portion 114 connected to the second portion 112.
  • the fourth portion 114 is located on the side opposite to the side on which the first portion 111 of the first terminal 11 is located in the second direction y.
  • FIG. 21 a semiconductor device A40 according to the fourth embodiment of the present disclosure and a semiconductor device package (hereinafter referred to as a "package B40") according to the fourth embodiment of the present disclosure will be described.
  • a semiconductor device package hereinafter referred to as a "package B40"
  • FIG. 21 elements that are the same as or similar to those of the semiconductor device A10 and the mounting body B10 described above are denoted by the same reference numerals, and overlapping descriptions are omitted.
  • the cross-sectional position of FIG. 21 is the same as the cross-sectional position of FIG. 13 showing the mounting body B10.
  • a mounted body B40 includes a semiconductor device A40, a wiring board 60, a bonding layer 69, and a heat dissipation member 70.
  • the arrangement configuration of the semiconductor device A40 is different from the configuration of the mounting body B10.
  • the semiconductor device A40 has three first terminals 11, two second terminals 12, and two third terminals 13 of the semiconductor device A10 arranged at 90 degrees around the third direction z. It is bent to Accordingly, in the semiconductor device A40, the normal direction of the main surfaces 101 of the two die pads 10 is the first direction x. Furthermore, in the mounting body B40, the first portion 111 of each of the three first terminals 11 is located between the sealing resin 50 and the second portion 112 of the first terminal 11 in the second direction y.
  • the semiconductor device A40 has a first terminal 11 electrically connected to the semiconductor element 21 .
  • the first terminal 11 has a first portion 111 at least partially extending in the first direction x and a second portion 112 extending in the first direction x.
  • the second part 112 overlaps the first part 111 when viewed in the second direction y.
  • a part of each of first portion 111 and second portion 112 is accommodated in through hole 611 provided in base material 61 of wiring board 60. As shown in FIG. Therefore, the semiconductor device A40 and the mounting body B40 can also improve the reliability of the through-hole mounted semiconductor device A40.
  • FIG. 23 Based on FIG. 23, a semiconductor device A50 according to the fifth embodiment of the present disclosure and a semiconductor device package (hereinafter referred to as a “package B50”) according to the fifth embodiment of the present disclosure will be described.
  • the same or similar elements as those of the semiconductor device A10 and the mounting body B10 described above are denoted by the same reference numerals, and overlapping descriptions are omitted.
  • the cross-sectional position of FIG. 23 is the same as the cross-sectional position of FIG. 13 showing the mounting body B10.
  • a mounted body B50 includes a semiconductor device A50, a wiring board 60, a bonding layer 69, and a heat dissipation member .
  • the arrangement configuration of the semiconductor device A50 is different from the configuration of the mounting body B30 described above.
  • the semiconductor device A50 has three first terminals 11, two second terminals 12, and two third terminals 13 of the semiconductor device A30 bent at 90° around the third direction z. It is what I did. Accordingly, in the semiconductor device A50, the normal direction of the main surfaces 101 of the two die pads 10 is the first direction x. Furthermore, in the mounting body B50, the first portion 111 of each of the three first terminals 11 is positioned between the sealing resin 50 and the second portion 112 of the first terminal 11 in the second direction y.
  • the semiconductor device A50 has a first terminal 11 electrically connected to the semiconductor element 21 .
  • the first terminal 11 has a first portion 111 at least partially extending in the first direction x and a second portion 112 extending in the first direction x.
  • the second part 112 overlaps the first part 111 when viewed in the second direction y.
  • a part of each of first portion 111 and second portion 112 is accommodated in through hole 611 provided in base material 61 of wiring board 60. As shown in FIG. Therefore, the semiconductor device A50 and the mounting body B50 can also improve the reliability of the through-hole mounted semiconductor device A50.
  • Appendix 1 a semiconductor element; a first terminal electrically connected to the semiconductor element; The first terminal has a first portion at least partially extending in a first direction and a second portion extending in the first direction, The semiconductor device, wherein the second portion overlaps the first portion when viewed in a second direction orthogonal to the first direction.
  • Appendix 2. The semiconductor device according to appendix 1, wherein the first terminal has a third portion connecting the first portion and the second portion.
  • Appendix 3 The semiconductor device according to appendix 2, wherein the third portion protrudes from the first portion and the second portion when viewed in the first direction.
  • Appendix 5. the first terminal has a fourth portion positioned opposite to the third portion with respect to the second portion in the first direction and connected to the second portion; 5.
  • Appendix 6. further comprising a sealing resin covering a portion of the first terminal and the semiconductor element; The first part extends from the sealing resin, 6.
  • Appendix 6 wherein the sealing resin overlaps the first portion and the second portion when viewed in the first direction.
  • Appendix 8. further comprising a second terminal extending in the first direction and partially covered with the sealing resin; the second terminal is positioned away from the first terminal in a third direction orthogonal to the first direction and the second direction; The second terminal is located on a side opposite to the sealing resin with respect to the first mounting portion extending from the sealing resin and the first mounting portion in the first direction, and is attached to the first mounting portion. and a second mounting portion connected, 8.
  • the semiconductor device according to appendix 8 wherein the first mounting portion overlaps the first portion when viewed in the third direction.
  • Appendix 10. the first mounting portion has a first edge extending in the third direction and connected to the second mounting portion; 10.
  • Appendix 11. further equipped with a die pad, 11.
  • Appendix 12. 12.
  • Appendix 13. The die pad has a back surface facing the side opposite to the side facing the semiconductor element in the second direction, 13.
  • Appendix 14 a semiconductor device according to any one of Appendices 6 to 13; a wiring board having a base material and wiring arranged on the base material; a bonding layer that conductively bonds the wiring and the first terminal; the base material is provided with a through hole adjacent to the wiring and penetrating the base material in the first direction; A mounted body of a semiconductor device, wherein a part of each of the first part and the second part is housed in the through hole.
  • Appendix 15. 15.
  • Appendix 14 or 15 wherein the first portion is positioned between the sealing resin and the second portion in the second direction.
  • Appendix 17. further comprising a heat dissipating member, 17.

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Abstract

半導体装置は、半導体素子と、前記半導体素子に導通する第１端子と、を備える。前記第１端子は、少なくとも一部が第１方向に延びる第１部を有するとともに、前記第１方向に延びる第２部とを有する。前記第１方向に対して直交する第２方向に視て、前記第２部は、前記第１部に重なる。前記第１端子は、前記第１部と前記第２部とを連結する第３部を有していてもよい。前記第１方向に視て、前記第３部は、前記第１部および前記第２部から膨出していてもよい。前記第２部は、前記第１部から離れて位置していてもよい。

Description

半導体装置、および半導体装置の実装体
　本開示は、半導体装置と、半導体装置が配線基板に実装された半導体装置の実装体とに関する。
　特許文献１には、第１半導体素子と、当該第１半導体素子に導通する第１端子とを備える半導体装置の一例が開示されている。第１半導体素子は、ＭＯＳＦＥＴなどのスイッチング素子である。したがって、当該半導体装置を用いることによって、電力を変換することが可能である。
　特許文献１に開示されている半導体装置は、スルーホール実装により配線基板に実装される。第１端子は、配線基板に設けられたスルーホールに挿通され、かつ接合層を介して配線基板に導電接合されている。ここで、当該半導体装置に従来よりも大きな電流を流すと、配線基板により多くの熱が伝導する。これにより、配線基板の温度上昇が過大となるため、当該配線基板に実装された他の半導体装置の動作などに影響するおそれがある。したがって、当該半導体装置にかかる信頼性の向上を図るべく、配線基板の温度上昇を抑制する方策が望まれる。
特開２０１８－１４４９０号公報
　本開示は、従来よりも改良が施された半導体装置を提供することを一の課題とする。また、本開示は、半導体装置および配線基板を含む半導体装置実装体であって、従来よりも改良が施された半導体装置実装体を提供することを別の課題とする。特に本開示は、先述の事情に鑑み、スルーホール実装される半導体装置にかかる信頼性の向上を図ることが可能な方策を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、半導体素子と、前記半導体素子に導通する第１端子と、を備える。前記第１端子は、少なくとも一部が第１方向に延びる第１部と、前記第１方向に延びる第２部と、を有する。前記第１方向に対して直交する第２方向に視て、前記第２部は、前記第１部に重なる。
　本開示の第２の側面によって提供される、半導体装置の実装体は、本開示の第１の側面によって提供される半導体装置と、配線基板と、接合層とを備える。前記配線基板は、基材と、前記基材に配置された配線と、を有する。前記接合層は、前記配線と前記第１端子とを導電接合する。前記基材には、前記配線に隣接し、かつ前記第１方向に前記基材を貫通するスルーホールが設けられている。前記第１部および前記第２部の各々の一部が、前記スルーホールに収容されている。
　上記構成によれば、たとえば、スルーホール実装される半導体装置にかかる信頼性の向上を図ることが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体装置の平面図である。 図２は、図１に対応する平面図であり、封止樹脂を透過している。 図３は、図１に示す半導体装置の底面図である。 図４は、図１に示す半導体装置の正面図である。 図５は、図１に示す半導体装置の右側面図である。 図６は、図２のＶＩ－ＶＩ線に沿う断面図である。 図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９は、図６の部分拡大図であり第１素子およびその近傍を示している。 図１０は、図６の部分拡大図であり第２素子およびその近傍を示している。 図１１は、本開示の第１実施形態の変形例にかかる半導体装置の断面図である。 図１２は、本開示の第１実施形態にかかる半導体装置の実装体の正面図である。 図１３は、図１２のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、図１２のＸＩＶ－ＸＩＶ線に沿う断面図である。 図１５は、本開示の第２実施形態にかかる半導体装置と、当該半導体装置の実装体との断面図である。 図１６は、本開示の第３実施形態にかかる半導体装置の平面図である。 図１７は、図１６に示す半導体装置の正面図である。 図１８は、図１６に示す半導体装置の右側面図である。 図１９は、図１６のＸＩＸ－ＸＩＸ線に沿う断面図である。 図２０は、本開示の第３実施形態にかかる半導体装置の実装体の断面図である。 図２１は、本開示の第４実施形態にかかる半導体装置と、当該半導体装置の実装体との断面図である。 図２２は、図２１に示す半導体装置の右側面図である。 図２３は、本開示の第５実施形態にかかる半導体装置と、当該半導体装置の実装体との断面図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　第１実施形態（半導体装置）：
　図１～図１０に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、２つのダイパッド１０、３つの第１端子１１、２つの第２端子１２、２つの第３端子１３、複数の半導体素子２１、第１導通部材３１、第２導通部材３２、および封止樹脂５０を備える。さらに半導体装置Ａ１０は、２つの第１ワイヤ４１、２つの第２ワイヤ４２、２つの第１中継ワイヤ４３、および２つの第２中継ワイヤ４４を備える。ここで、図２は、理解の便宜上、封止樹脂５０を透過している。図２では、透過した封止樹脂５０を想像線（二点鎖線）で示している。図２において、ＶＩ－ＶＩ線、ＶＩＩ－ＶＩＩ線およびＶＩＩＩ－ＶＩＩＩ線をそれぞれ一点鎖線で示している。
　半導体装置Ａ１０の説明においては、便宜上、２つの第２端子１２が延びる方向を「第１方向ｘ」と呼ぶ。第１方向ｘに対して直交する方向を「第２方向ｙ」と呼ぶ。第２方向ｙは、後述する２つのダイパッド１０の主面１０１の法線方向に相当する。第１方向ｘおよび第２方向ｙに対して直交する方向を「第３方向ｚ」と呼ぶ。
　半導体装置Ａ１０は、後述する３つの第１端子１１のうち第１入力端子１１Ａおよび第２入力端子１１Ｃに印加された直流の電源電圧を、複数の半導体素子２１により交流電力に変換する。変換された交流電力は、当該３つの第１端子１１のうち出力端子１１Ｂからモータなどの電力供給対象に入力される。半導体装置Ａ１０は、たとえばインバータといった電力変換回路に使用される。
　２つのダイパッド１０は、図２および図６に示すように、第１パッド１０Ａおよび第２パッド１０Ｂを含む。第１パッド１０Ａおよび第２パッド１０Ｂは、第３方向ｚにおいて互いに離れて位置する。２つのダイパッド１０は、３つの第１端子１１、２つの第２端子１２、および２つの第３端子１３とともに、同一のリードフレームから得られる。当該リードフレームは、銅（Ｃｕ）、または銅合金である。このため、２つのダイパッド１０、３つの第１端子１１、２つの第２端子１２、および２つの第３端子１３の組成は、銅を含む。２つのダイパッド１０の各々は、主面１０１および裏面１０２を有する。主面１０１および裏面１０２は、第２方向ｙにおいて互いに反対側を向く。裏面１０２は、封止樹脂５０から外部に露出している。
　図２および図６に示すように、第２パッド１０Ｂには、第１座部１０３が設けられている。第１座部１０３は、第２パッド１０Ｂの主面１０１から凹んでいる。これにより、第２パッド１０Ｂにおいては、主面１０１と第１座部１０３とにおいて段差をなしている。
　封止樹脂５０は、図６～図８に示すように、複数の半導体素子２１、第１導通部材３１および第２導通部材３２を覆っている。さらに封止樹脂５０は、２つのダイパッド１０、３つの第１端子１１、２つの第２端子１２、および２つの第３端子１３の各々の一部を覆っている。封止樹脂５０は、電気絶縁性を有する。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む材料からなる。封止樹脂５０は、頂面５１、底面５２、２つの第１側面５３、第２側面５４、第３側面５５、複数の凹部５６、および溝部５７を有する。
　図６示すように、頂面５１は、第２方向ｙにおいて２つのダイパッド１０の主面１０１と同じ側を向く。図６～図８に示すように、底面５２は、第２方向ｙにおいて頂面５１とは反対側を向く。図３に示すように、底面５２から第１パッド１０Ａの裏面１０２と、第２パッド１０Ｂの裏面１０２とが外部に露出している。
　図１、図３および図４に示すように、２つの第１側面５３は、第３方向ｚにおいて互いに離れて位置する。２つの第１側面５３は、第３方向ｚを向き、かつ第１方向ｘに延びている。２つの第１側面５３は、頂面５１および底面５２につながっている。
　図１、図３および図５に示すように、第２側面５４および第３側面５５は、第１方向ｘにおいて互いに離れて位置する。第２側面５４および第３側面５５は、第１方向ｘにおいて互いに反対側を向き、かつ第３方向ｚに延びている。第２側面５４および第３側面５５は、頂面５１および底面５２につながっている。図５に示すように、第３側面５５から３つの第１端子１１、２つの第２端子１２、および２つの第３端子１３が外部に露出している。
　図１、図３および図４に示すように、複数の凹部５６は、第３側面５５から第１方向ｘに凹むとともに、第２方向ｙにおいて頂面５１から底面５２に到達している。第３方向ｚにおいて、複数の凹部５６は、後述する第１入力端子１１Ａと第１検出端子１３Ａとの間、後述する第１入力端子１１Ａと第２入力端子１１Ｃとの間、後述する出力端子１１Ｂと第２入力端子１１Ｃとの間、および出力端子１１Ｂと第２検出端子１３Ｂとの間に対して個別に位置する。
　図３および図４に示すように、溝部５７は、底面５２から第２方向ｙに凹むとともに、第１方向ｘに延びている。溝部５７の第１方向ｘの両側は、第２側面５４および第３側面５５につながっている。第２方向ｙに視て、溝部５７は、第１パッド１０Ａの裏面１０２と、第２パッド１０Ｂの裏面１０２とを分断している。
　複数の半導体素子２１は、図２、および図６～図８に示すように、第１パッド１０Ａおよび第２パッド１０Ｂの各々に搭載されている。半導体装置Ａ１０においては、複数の半導体素子２１は、２つの第１素子２１Ａと、２つの第２素子２１Ｂを含む。２つの第１素子２１Ａは、第１パッド１０Ａの主面１０１に搭載されている。２つの第２素子２１Ｂは、第２パッド１０Ｂの主面１０１に搭載されている。複数の半導体素子２１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、複数の半導体素子２１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子や、ダイオードでもよい。半導体装置Ａ１０の説明においては、複数の半導体素子２１は、ｎチャンネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。複数の半導体素子２１は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含む。図２、図９および図１０に示すように、複数の半導体素子２１の各々は、第１電極２１１、第２電極２１２、ゲート電極２１３、および２つの検出電極２１４を有する。
　図９および図１０に示すように、第１電極２１１は、第２方向ｙにおいて２つのダイパッド１０いずれかの主面１０１と対向する側とは反対側に位置する。第１電極２１１には、半導体素子２１により変換された後の電力に対応する電流が流れる。すなわち、第１電極２１１は、半導体素子２１のソース電極に相当する。
　図９および図１０に示すように、第２電極２１２は、２つのダイパッド１０のいずれかの主面１０１に対向している。第２電極２１２には、半導体素子２１により変換される前の電力に対応する電流が流れる。すなわち、第２電極２１２は、半導体素子２１のドレイン電極に相当する。
　図９および図１０に示すように、ゲート電極２１３は、第２方向ｙにおいて第１電極２１１と同じ側に位置する。ゲート電極２１３には、半導体素子２１を駆動するためのゲート電圧が印加される。第２方向ｙに視て、ゲート電極２１３の面積は、第１電極２１１の面積より小さい。
　図２に示すように、２つの検出電極２１４は、第２方向ｙにおいて第１電極２１１と同じ側に位置する。２つの検出電極２１４は、第１方向ｘにおいてゲート電極２１３を基準として互いに反対側に位置する。２つの検出電極２１４の各々には、第１電極２１１と等電位の電圧が印加される。
　ダイボンディング層２３は、図９および図１０に示すように、第１パッド１０Ａの主面１０１と２つの第１素子２１Ａとの間、および第２パッド１０Ｂの主面１０１と２つの第２素子２１Ｂとの間とにそれぞれ位置する。ダイボンディング層２３は、導電性を有する。ダイボンディング層２３は、たとえばハンダである。この他、ダイボンディング層２３は、焼結金属でもよい。ダイボンディング層２３は、第１パッド１０Ａの主面１０１と、２つの第１素子２１Ａの第２電極２１２とを導電接合する。これにより、２つの第１素子２１Ａの第２電極２１２は、第１パッド１０Ａに導通している。さらにダイボンディング層２３は、第２パッド１０Ｂの主面１０１と、２つの第２素子２１Ｂの第２電極２１２とを導電接合する。これにより、２つの第２素子２１Ｂの第２電極２１２は、第２パッド１０Ｂに導通している。
　３つの第１端子１１は、図３に示すように、第１方向ｘにおいて２つのダイパッド１０を基準として封止樹脂５０の第２側面５４とは反対側に位置する。３つの第１端子１１は、複数の半導体素子２１に導通している。３つの第１端子１１は、第１入力端子１１Ａ、出力端子１１Ｂおよび第２入力端子１１Ｃを含む。
　図７および図８に示すように、３つの第１端子１１の各々は、第１部１１１、第２部１１２および第３部１１３を有する。第１部１１１は、少なくとも一部が第１方向ｘに延びている。第１部１１１は、封止樹脂５０の第３側面５５から延びている。第２部１１２は、第１方向ｘに延びている。第２部１１２は、第１部１１１および封止樹脂５０から離れて位置する。第２方向ｙに視て、第２部１１２は、第１部１１１に重なる。第３部１１３は、第１部１１１と第２部１１２とを連結している。第３部１１３は、第１方向ｘにおいて第１部１１１を基準として封止樹脂５０とは反対側に位置する。
　図４、図７および図８に示すように、半導体装置Ａ１０においては、第１方向ｘに視て、封止樹脂５０は、第１部１１１および第２部１１２の各々の全体に重なっている。
　図２に示すように、３つの第１端子１１の各々は、被覆部１１５を有する。被覆部１１５は、第１方向ｘにおいて第１部１１１を基準として第３部１１３とは反対側に位置する。被覆部１１５は、第１部１１１につながっている。被覆部１１５は、封止樹脂５０に覆われている。
　第１入力端子１１Ａの被覆部１１５は、図２および図７に示すように、第１パッド１０Ａにつながっている。したがって、第１入力端子１１Ａは、第１パッド１０Ａを介して２つの第１素子２１Ａの第２電極２１２に導通している。第１入力端子１１Ａは、電力変換対象となる直流の電源電圧が印加されるＰ端子（正極）である。
　出力端子１１Ｂの被覆部１１５は、図２に示すように、第２パッド１０Ｂにつながっている。したがって、出力端子１１Ｂは、第２パッド１０Ｂを介して２つの第２素子２１Ｂの第２電極２１２に導通している。出力端子１１Ｂから、複数の半導体素子２１により変換された交流電力が出力される。
　第２入力端子１１Ｃは、図２に示すように、第１方向ｘにおいて２つのダイパッド１０から離れて位置する。第２入力端子１１Ｃは、第３方向ｚにおいて第１入力端子１１Ａと出力端子１１Ｂとの間に位置する。第２入力端子１１Ｃは、２つの第２素子２１Ｂの第１電極２１１に導通している。第２入力端子１１Ｃは、電力変換対象となる直流の電源電圧が印加されるＮ端子（負極）である。
　図２および図８に示すように、第２入力端子１１Ｃの被覆部１１５には、第２座部１１６が設けられている。第２座部１１６は、第２方向ｙにおいて後述する第２導通部材３２の第２基部３２１が位置する側から第２方向ｙに凹んでいる。
　２つの第２端子１２は、図３に示すように、第１方向ｘにおいて２つのダイパッド１０を基準として封止樹脂５０の第２側面５４とは反対側に位置する。図２に示すように、２つの第２端子１２は、第１方向ｘに延びている。２つの第２端子１２の各々は、第３方向ｚにおいて３つの第１端子１１から離れて位置する。第３方向ｚにおいて、２つの第２端子１２は、３つの第１端子１１、および２つの第３端子１３を間に挟んでいる。２つの第２端子１２は、第１ゲート端子１２Ａおよび第２ゲート端子１２Ｂを含む。
　図１～図５に示すように、２つの第２端子１２の各々は、第１実装部１２１、第２実装部１２２および被覆部１２３を有する。第１実装部１２１は、封止樹脂５０の第３側面５５から延びている。第２実装部１２２は、第１方向ｘにおいて第１実装部１２１を基準として封止樹脂５０とは反対側に位置する。第２実装部１２２は、第１実装部１２１につながっている。第２実装部１２２の第３方向ｚの寸法は、第１実装部１２１の第３方向ｚの寸法よりも小さい。被覆部１２３は、第１方向ｘにおいて第１実装部１２１を基準として第２実装部１２２とは反対側に位置する。被覆部１２３は、第１実装部１２１につながっている。被覆部１２３は、封止樹脂５０に覆われている。
　図１～図５に示すように、２つの第２端子１２の各々の第１実装部１２１は、第１縁１２１Ａを有する。第１縁１２１Ａは、第３方向ｚに延びている。第１縁１２１Ａには、２つの第２端子１２のいずれかの第２実装部１２２がつながっている。３つの第１端子１１の各々の第２実装部１２２は、第１方向ｘにおいて第１縁１２１Ａの両側に位置する。
　第１ゲート端子１２Ａは、図２に示すように、第２パッド１０Ｂよりも第１パッド１０Ａの近くに位置する。第１ゲート端子１２Ａは、２つの第１素子２１Ａのゲート電極２１３に導通している。第１ゲート端子１２Ａには、２つの第１素子２１Ａが駆動するためのゲート電圧が印加される。
　第２ゲート端子１２Ｂは、図２に示すように、第１パッド１０Ａよりも第２パッド１０Ｂの近くに位置する。第２ゲート端子１２Ｂは、２つの第２素子２１Ｂのゲート電極２１３に導通している。第２ゲート端子１２Ｂには、２つの第２素子２１Ｂが駆動するためのゲート電圧が印加される。
　２つの第３端子１３は、図３に示すように、第１方向ｘにおいて２つのダイパッド１０を基準として封止樹脂５０の第２側面５４とは反対側に位置する。図２に示すように、２つの第３端子１３は、第１方向ｘに延びている。２つの第３端子１３の各々は、第３方向ｚにおいて３つの第１端子１１から離れて位置する。第３方向ｚにおいて、２つの第３端子１３は、３つの第１端子１１を間に挟んでいる。２つの第３端子１３は、第１検出端子１３Ａおよび第２検出端子１３Ｂを含む。
　図２に示すように、２つの第３端子１３の各々は、実装部１３１および被覆部１３２を有する。実装部１３１は、封止樹脂５０の第３側面５５から延びている。被覆部１３２は、実装部１３１につながり、かつ封止樹脂５０に覆われている。
　第１検出端子１３Ａは、図２に示すように、第１入力端子１１Ａと第１ゲート端子１２Ａとの間に位置する。第１検出端子１３Ａは、２つの第１素子２１Ａの２つの検出電極２１４に導通している。第１検出端子１３Ａには、２つの第１素子２１Ａの第１電極２１１に印加される電圧と等電位の電圧が印加される。
　第２検出端子１３Ｂは、図２に示すように、出力端子１１Ｂと第２ゲート端子１２Ｂとの間に位置する。第２検出端子１３Ｂは、２つの第２素子２１Ｂの２つの検出電極２１４に導通している。第２検出端子１３Ｂには、２つの第２素子２１Ｂの第１電極２１１に印加される電圧と等電位の電圧が印加される。
　図４に示すように、半導体装置Ａ１０において、３つの第１端子１１の各々の第１部１１１の高さｈは、いずれも同一である。図５に示すように、第３方向ｚに視て、２つの第２端子１２のいずれかの第１実装部１２１は、３つの第１端子１１のいずれかの第１部１１１に重なる。
　第１導通部材３１は、図２および図６示すように、２つの第１素子２１Ａの第１電極２１１と、第２パッド１０Ｂの第１座部１０３とに導電接合されている。これにより、２つの第１素子２１Ａの第１電極２１１は、第２パッド１０Ｂと、２つの第２素子２１Ｂの第２電極２１２とに導通している。第１導通部材３１の組成は、銅を含む。半導体装置Ａ１０においては、第１導通部材３１は、金属クリップである。第１導通部材３１は、第１基部３１１、２つの第１接合部３１２、および第２接合部３１３を有する。
　図２に示すように、第１基部３１１は、第３方向ｚに延びている。図６に示すように、第１基部３１１は、第１パッド１０Ａと第２パッド１０Ｂとの間を跨いでいる。
　図２および図９に示すように、２つの第１接合部３１２は、２つの第１素子２１Ａの第１電極２１１に個別に導電接合されている。２つの第１接合部３１２の各々は、第１方向ｘにおいて互いに離れた二股である。図２および図７に示すように、２つの第１接合部３１２は、第１方向ｘにおいて互いに離れて位置する。２つの第１接合部３１２は、第１基部３１１につながっている。
　図２および図６に示すように、第２接合部３１３は、第２パッド１０Ｂの第１座部１０３に導電接合されている。第２接合部３１３は、第１方向ｘに延びている。第２接合部３１３の少なくとも一部が、第１座部１０３に収容されている。第２接合部３１３は、第１基部３１１につながっている。第２接合部３１３は、第３方向ｚにおいて第１基部３１１を基準として２つの第１接合部３１２とは反対側に位置する。
　半導体装置Ａ１０は、図７および図９に示すように、第１接合層３３をさらに備える。第１接合層３３は、２つの第１素子２１Ａの第１電極２１１と、２つの第１接合部３１２とを導電接合する。第１接合層３３は、たとえばハンダである。この他、第１接合層３３は、焼結金属でもよい。
　半導体装置Ａ１０は、図６に示すように、第２接合層３４をさらに備える。第２接合層３４は、第２パッド１０Ｂの第１座部１０３と、第２接合部３１３とを導電接合する。第２接合層３４は、たとえばハンダである。この他、第２接合層３４は、焼結金属でもよい。
　第２導通部材３２は、図２および図８示すように、２つの第２素子２１Ｂの第１電極２１１と、第２入力端子１１Ｃの第２座部１１６とに導電接合されている。これにより、第２入力端子１１Ｃは、２つの第２素子２１Ｂの第１電極２１１に導通している。第２導通部材３２の組成は、銅を含む。半導体装置Ａ１０においては、第２導通部材３２は、金属クリップである。第２導通部材３２は、第２基部３２１、２つの第３接合部３２２、および第４接合部３２３を有する。
　図２に示すように、第２基部３２１は、第２方向ｙに視て鉤状に屈曲している。第２方向ｙに視て、第２基部３２１は、第２パッド１０Ｂの主面１０１に重なっている。
　図２および図１０に示すように、２つの第３接合部３２２は、２つの第２素子２１Ｂの第１電極２１１に個別に導電接合されている。２つの第３接合部３２２の各々は、第１方向ｘにおいて互いに離れた二股である。図２に示すように、２つの第３接合部３２２は、第１方向ｘにおいて互いに離れて位置する。２つの第３接合部３２２は、第２基部３２１につながっている。
　図２および図８に示すように、第４接合部３２３は、第２入力端子１１Ｃの第２座部１１６に導電接合されている。第４接合部３２３は、第３方向ｚに延びている。第４接合部３２３の少なくとも一部が、第２座部１１６に収容されている。第４接合部３２３は、第２基部３２１につながっている。
　半導体装置Ａ１０は、図８および図１０に示すように、第３接合層３５をさらに備える。第３接合層３５は、２つの第２素子２１Ｂの第１電極２１１と、２つの第３接合部３２２とを導電接合する。第３接合層３５は、たとえばハンダである。この他、第３接合層３５は、焼結金属でもよい。
　半導体装置Ａ１０は、図８に示すように、第４接合層３６をさらに備える。第４接合層３６は、第２入力端子１１Ｃの第２座部１１６と、第４接合部３２３とを導電接合する。第４接合層３６は、たとえばハンダである。この他、第４接合層３６は、焼結金属でもよい。
　２つの第１ワイヤ４１のうち一方の第１ワイヤ４１は、図２に示すように、２つの第１素子２１Ａのうち第１ゲート端子１２Ａから最も近くに位置する第１素子２１Ａのゲート電極２１３と、第１ゲート端子１２Ａの被覆部１２３とに導電接合されている。２つの第１ワイヤ４１のうち他方の第１ワイヤ４１は、図２に示すように、２つの第２素子２１Ｂのうち第２ゲート端子１２Ｂから最も近くに位置する第２素子２１Ｂのゲート電極２１３と、第２ゲート端子１２Ｂの被覆部１２３とに導電接合されている。
　２つの第１中継ワイヤ４３のうち一方の第１中継ワイヤ４３は、図２に示すように、一方の第１素子２１Ａのゲート電極２１３と、他方の第１素子２１Ａのゲート電極２１３とに導電接合されている。２つの第１中継ワイヤ４３のうち他方の第１中継ワイヤ４３は、図２に示すように、一方の第２素子２１Ｂのゲート電極２１３と、他方の第２素子２１Ｂのゲート電極２１３とに導電接合されている。２つの第１ワイヤ４１、および２つの第１中継ワイヤ４３により、第１ゲート端子１２Ａは、２つの第１素子２１Ａの各々のゲート電極２１３に導通している。さらに第２ゲート端子１２Ｂは、２つの第２素子２１Ｂの各々のゲート電極２１３に導通している。
　２つの第２ワイヤ４２のうち一方の第２ワイヤ４２は、図２に示すように、２つの第１素子２１Ａのうち第１検出端子１３Ａから最も近くに位置する第１素子２１Ａの２つの検出電極２１４のいずれかと、第１検出端子１３Ａの被覆部１３２とに導電接合されている。２つの第２ワイヤ４２のうち他方の第２ワイヤ４２は、図２に示すように、２つの第２素子２１Ｂのうち第２検出端子１３Ｂから最も近くに位置する第２素子２１Ｂの２つの検出電極２１４のいずれかと、第２検出端子１３Ｂの被覆部１３２とに導電接合されている。
　２つの第２中継ワイヤ４４のうち一方の第２中継ワイヤ４４は、図２に示すように、一方の第１素子２１Ａの２つの検出電極２１４のいずれかと、他方の第１素子２１Ａの２つの検出電極２１４のいずれかとに導電接合されている。２つの第２中継ワイヤ４４のうち他方の第２中継ワイヤ４４は、図２に示すように、一方の第２素子２１Ｂの２つの検出電極２１４のいずれかと、他方の第２素子２１Ｂの２つの検出電極２１４のいずれかとに導電接合されている。２つの第２ワイヤ４２、および２つの第２中継ワイヤ４４により、第１検出端子１３Ａは、２つの第１素子２１Ａの各々の２つの検出電極２１４に導通している。さらに第２検出端子１３Ｂは、２つの第２素子２１Ｂの各々２つの検出電極２１４に導通している。
　第１実施形態（半導体装置）の変形例：
　次に、図１１に基づき、半導体装置Ａ１０の変形例である半導体装置Ａ１１について説明する。
　図１１に示すように、半導体装置Ａ１１においては、３つの第１端子１１の各々は、第３部１１３を有しない。第２部１１２は、第１部１１１に溶接などで接合されている。したがって、第２部１１２は、第１部１１１に接している。
　第１実施形態（半導体装置の実装体）：
　次に、図１２～図１４に基づき、本開示の第１実施形態にかかる半導体装置の実装体（以下「実装体Ｂ１０」と呼ぶ。）について説明する。実装体Ｂ１０は、半導体装置Ａ１０、配線基板６０、接合層６９および放熱部材７０を備える。ここで、図１４は、理解の便宜上、接合層６９の図示を省略している。図１２において、ＸＩＩＩ－ＸＩＩＩ線を一点鎖線で示している。
　配線基板６０は、半導体装置Ａ１０の実装対象である。配線基板６０は、たとえばＰＣＢである。配線基板６０は、基材６１および配線６２を有する。図１２および図１３に示すように、基材６１には、複数のスルーホール６１１が設けられている。複数のスルーホール６１１は、基材６１を第１方向ｘに貫通している。図１４に示すように、複数のスルーホール６１１の各々は、第２方向ｙに延びる長孔である。
　配線６２は、図１３および図１４に示すように、複数のスルーホール６１１に隣接している。配線６２は、実装体Ｂ１０の外部に配置された直流電源や、配線基板６０に搭載されたゲートドライバおよびコントローラ（ともに図示略）などに導通している。
　図１２に示すように、半導体装置Ａ１０の３つの第１端子１１、２つの第２端子１２、および２つの第３端子１３は、基材６１の複数のスルーホール６１１に個別に挿通されている。この状態で、３つの第１端子１１、２つの第２端子１２、および３つの第３端子１３は、接合層６９により配線６２に導電接合されている。したがって、実装体Ｂ１０においては、半導体装置Ａ１０がスルーホール実装されている。接合層６９は、たとえばハンダである。
　図１３に示すように、３つの第１端子１１の各々の第１部１１１および第２部１１２の各々の一部は、基材６１の複数のスルーホール６１１のいずれかに収容されている。
　放熱部材７０は、半導体装置Ａ１０の封止樹脂５０に取り付けられている。放熱部材７０は、２つのダイパッド１０の裏面１０２に対向している。放熱部材７０は、たとえばヒートシンクである。
　次に、半導体装置Ａ１０および実装体Ｂ１０の作用効果について説明する。
　半導体装置Ａ１０は、半導体素子２１に導通する第１端子１１を備える。第１端子１１は、少なくとも一部が第１方向ｘに延びる第１部１１１と、第１方向ｘに延びる第２部１１２とを有する。第２方向ｙに視て、第２部１１２は、第１部１１１に重なる。さらに実装体Ｂ１０において、第１部１１１および第２部１１２の各々の一部が配線基板６０の基材６１に設けられたスルーホール６１１に収容される。本構成をとることにより、接合層６９に対する第１端子１１の接触面積が増加するため、半導体素子２１から第１端子１１に伝導された熱は、接合層６９から外部に放熱されやすくなる。これにより、配線基板６０の温度上昇が抑制されるとともに、第１端子１１に導通可能な電流を増加することができる。さらに、半導体装置Ａ１０の放熱性の向上に寄与する。したがって、半導体装置Ａ１０および実装体Ｂ１０によれば、スルーホール実装される半導体装置Ａ１０にかかる信頼性の向上を図ることが可能となる。
　第１端子１１は、第１部１１１および第２部１１２を連結する第３部１１３を有する。さらに第２部１１２は、第１部１１１から離れて位置する。本構成をとることにより、実装体Ｂ１０において、接合層６９に対する第１端子１１の接触面積がより増加する。
　半導体装置Ａ１０は、第１端子１１の一部と、半導体素子２１とを覆う封止樹脂５０をさらに備える。第１端子１１の第２部１１２は、封止樹脂５０から離れて位置する。本構成をとることにより、曲げ加工により第１端子１１に第１部１１１、第２部１１２および第３部１１３を形成する際、第１端子１１が封止樹脂５０に接触することを防止できる。さらに第１方向ｘに視て、封止樹脂５０は、第１部１１１および第２部１１２に重なる。本構成をとることにより、基材６１のスルーホール６１１の過度な拡大を防止できる。
　半導体装置Ａ１０は、第１方向ｘに延び、かつ一部が封止樹脂５０に覆われた第２端子１２をさらに備える。第２端子１２は、第３方向ｚにおいて第１端子１１から離れて位置する。第２端子１２は、第１実装部１２１および第２実装部１２２を有する。第２実装部１２２は、第１方向ｘにおいて第１実装部１２１を基準として封止樹脂５０とは反対側に位置する。第２実装部１２２の第３方向ｚの寸法は、第１実装部１２１の第３方向ｚの寸法よりも小さい。本構成をとることにより、実装体Ｂ１０において、第２端子１２を基材６１のスルーホール６１１に挿通させた際、第１実装部１２１が配線基板６０に接触する。これにより、配線基板６０に対する半導体装置Ａ１０の第１方向ｘの位置ずれを防止できる。
　第２端子１２の第１実装部１２１は、第３方向ｚに延び、かつ第２実装部１２２がつながる第１縁１２１Ａを有する。第１端子１１の第２部１１２は、第１方向ｘにおいて第１縁１２１Ａの両側に位置する。本構成をとることにより、実装体Ｂ１０において、第１実装部１２１が配線基板６０に対する半導体装置Ａ１０の第１方向ｘの位置ずれを防止しつつ、第１端子１１の第１部１１１および第２部１１２の各々の一部を基材６１のスルーホール６１１に確実に収容できる。
　基材６１のスルーホール６１１は、第２方向ｙに延びる長孔である。本構成をとることにより、第１端子１１の第１部１１１および第２部１１２を確実にスルーホール６１１に挿通させることができる。
　封止樹脂５０は、第３側面５５から第１方向ｘに凹む複数の凹部５６を有する。本構成により、３つの第１端子１１のいずれか２つの第１端子１１の間における封止樹脂５０の沿面距離がより長く確保される。これにより、半導体装置Ａ１０の絶縁耐圧の向上を図ることができる。
　封止樹脂５０は、底面５２から凹み、かつ第２方向ｙに視て第１パッド１０Ａの裏面１０２と、第２パッド１０Ｂの裏面１０２とを分断する溝部５７を有する。本構成をとることにより、２つのダイパッド１０の間における封止樹脂５０の沿面距離がより長く確保される。これにより、半導体装置Ａ１０の絶縁耐圧のさらなる向上を図ることができる。さらに、封止樹脂５０の第３方向ｚの熱ひずみが分散される。これにより、封止樹脂５０の２つの第１側面５３に熱ひずみが集中することを緩和できる。
　３つの第１端子１１のうち第１入力端子１１Ａおよび出力端子１１Ｂの各々は、２つのダイパッド１０のいずれかにつながっている。これにより、半導体装置Ａ１０の寸法拡大を抑えつつ、２つのダイパッド１０を導電部材として活用できる。
　２つのダイパッド１０の裏面１０２は、封止樹脂５０から露出している。これにより、半導体装置Ａ１０の放熱性を向上させることができる。
　第１導通部材３１および第２導通部材３２の組成は、銅を含む。これにより、アルミニウムを組成に含むワイヤと比較して、第１導通部材３１および第２導通部材３２の電気抵抗を低減させることができる。このことは、半導体素子２１により大きな電流を流すことに好適である。
　第２実施形態：
　図１５に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０と、本開示の第２実施形態にかかる半導体装置の実装体（以下「実装体Ｂ２０」と呼ぶ。）について説明する。これらの図において、先述した半導体装置Ａ１０および実装体Ｂ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１５の断面位置は、実装体Ｂ１０を示す図１３の断面位置と同一である。
　実装体Ｂ２０は、半導体装置Ａ２０、配線基板６０、接合層６９および放熱部材７０を備える。半導体装置Ａ２０および実装体Ｂ２０においては、３つの第１端子１１の構成が、半導体装置Ａ１０および実装体Ｂ１０の当該構成と異なる。
　図１５に示すように、半導体装置Ａ２０の３つの第１端子１１の各々において、第３部１１３は、第１方向ｘに視て第１部１１１および第２部１１２から膨出している。半導体装置Ａ２０および実装体Ｂ２０においては、第３部１１３は、第２方向ｙに膨出している。
　次に、半導体装置Ａ２０および実装体Ｂ２０の作用効果について説明する。
　半導体装置Ａ２０は、半導体素子２１に導通する第１端子１１を備える。第１端子１１は、少なくとも一部が第１方向ｘに延びる第１部１１１と、第１方向ｘに延びる第２部１１２とを有する。第２方向ｙに視て、第２部１１２は、第１部１１１に重なる。さらに実装体Ｂ２０において、第１部１１１および第２部１１２の各々の一部が配線基板６０の基材６１に設けられたスルーホール６１１に収容される。したがって、半導体装置Ａ２０および実装体Ｂ２０によっても、スルーホール実装される半導体装置Ａ２０にかかる信頼性の向上を図ることが可能となる。
　半導体装置Ａ２０および実装体Ｂ２０においては、第１方向ｘに視て、第１端子１１の第３部１１３は、第１端子１１の第１部１１１および第２部１１２から膨出している。本構成をとることにより、実装体Ｂ２０において、半導体装置Ａ２０を基材６１のスルーホール６１１から第１方向ｘに引き抜こうとすると、第３部１１３が配線基板６０に接触する。したがって、配線基板６０に対する半導体装置Ａ２０の抜けを防止できる。
　第３実施形態：
　図１６～図２０に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０と、本開示の第３実施形態にかかる半導体装置の実装体（以下「実装体Ｂ３０」と呼ぶ。）について説明する。これらの図において、先述した半導体装置Ａ１０および実装体Ｂ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１６において、ＸＩＸ－ＸＩＸ線を一点鎖線で示している。
　実装体Ｂ３０は、半導体装置Ａ３０、配線基板６０、接合層６９および放熱部材７０を備える。半導体装置Ａ３０および実装体Ｂ３０においては、３つの第１端子１１の構成が、半導体装置Ａ１０および実装体Ｂ１０の当該構成と異なる。
　図１６～図１９に示すように、半導体装置Ａ３０の３つの第１端子１１の各々は、第４部１１４を有する。第４部１１４は、第１方向ｘにおいて第２部１１２を基準として第３部１１３とは反対側に位置する。第４部１１４は、第２部１１２につながっている。第４部１１４は、第２方向ｙにおいて第１部１１１が位置する側とは反対側に延びている。
　図２０に示すように、実装体Ｂ３０において、３つの第１端子１１の第４部１１４は、第１方向ｘにおいて配線基板６０を基準として３つの第１端子１１の第３部１１３とは反対側に位置する。
　次に、半導体装置Ａ３０および実装体Ｂ３０の作用効果について説明する。
　半導体装置Ａ３０は、半導体素子２１に導通する第１端子１１を備える。第１端子１１は、少なくとも一部が第１方向ｘに延びる第１部１１１と、第１方向ｘに延びる第２部１１２とを有する。第２方向ｙに視て、第２部１１２は、第１部１１１に重なる。さらに実装体Ｂ３０において、第１部１１１および第２部１１２の各々の一部が配線基板６０の基材６１に設けられたスルーホール６１１に収容される。したがって、半導体装置Ａ３０および実装体Ｂ３０によっても、スルーホール実装される半導体装置Ａ３０にかかる信頼性の向上を図ることが可能となる。
　半導体装置Ａ３０においては、第１端子１１は、第２部１１２につながる第４部１１４を有する。第４部１１４は、第２方向ｙにおいて第１端子１１の第１部１１１は位置する側とは反対側に位置する。本構成をとることにより、実装体Ｂ３０において、第１端子１１を基材６１のスルーホール６１１に挿通させた際、第４部１１４が配線基板６０に接触する。これにより、配線基板６０に対する半導体装置Ａ３０の第１方向ｘの位置ずれを防止できる。
　第４実施形態：
　図２１および図２２に基づき、本開示の第４実施形態にかかる半導体装置Ａ４０と、本開示の第４実施形態にかかる半導体装置の実装体（以下「実装体Ｂ４０」と呼ぶ。）について説明する。これらの図において、先述した半導体装置Ａ１０および実装体Ｂ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２１の断面位置は、実装体Ｂ１０を示す図１３の断面位置と同一である。
　実装体Ｂ４０は、半導体装置Ａ４０、配線基板６０、接合層６９および放熱部材７０を備える。実装体Ｂ４０においては、半導体装置Ａ４０の配置構成が実装体Ｂ１０の当該構成と異なる。
　図２１および図２２に示すように、半導体装置Ａ４０は、半導体装置Ａ１０の３つの第１端子１１、２つの第２端子１２、および２つの第３端子１３を第３方向ｚの回りに９０°に曲げ加工したものである。これにより、半導体装置Ａ４０においては、２つのダイパッド１０の主面１０１の法線方向は、第１方向ｘである。さらに実装体Ｂ４０においては、３つの第１端子１１の各々の第１部１１１は、第２方向ｙにおいて封止樹脂５０と第１端子１１の第２部１１２との間に位置する。
　次に、半導体装置Ａ４０および実装体Ｂ４０の作用効果について説明する。
　半導体装置Ａ４０は、半導体素子２１に導通する第１端子１１を備える。第１端子１１は、少なくとも一部が第１方向ｘに延びる第１部１１１と、第１方向ｘに延びる第２部１１２とを有する。第２方向ｙに視て、第２部１１２は、第１部１１１に重なる。さらに実装体Ｂ４０において、第１部１１１および第２部１１２の各々の一部が配線基板６０の基材６１に設けられたスルーホール６１１に収容される。したがって、半導体装置Ａ４０および実装体Ｂ４０によっても、スルーホール実装される半導体装置Ａ４０にかかる信頼性の向上を図ることが可能となる。
　第５実施形態：
　図２３に基づき、本開示の第５実施形態にかかる半導体装置Ａ５０と、本開示の第５実施形態にかかる半導体装置の実装体（以下「実装体Ｂ５０」と呼ぶ。）について説明する。本図において、先述した半導体装置Ａ１０および実装体Ｂ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２３の断面位置は、実装体Ｂ１０を示す図１３の断面位置と同一である。
　実装体Ｂ５０は、半導体装置Ａ５０、配線基板６０、接合層６９および放熱部材７０を備える。実装体Ｂ５０においては、半導体装置Ａ５０の配置構成が先述した実装体Ｂ３０の当該構成と異なる。
　図２３に示すように、半導体装置Ａ５０は、半導体装置Ａ３０の３つの第１端子１１、２つの第２端子１２、および２つの第３端子１３を第３方向ｚの回りに９０°に曲げ加工したものである。これにより、半導体装置Ａ５０においては、２つのダイパッド１０の主面１０１の法線方向は、第１方向ｘである。さらに実装体Ｂ５０においては、３つの第１端子１１の各々の第１部１１１は、第２方向ｙにおいて封止樹脂５０と第１端子１１の第２部１１２との間に位置する。
　次に、半導体装置Ａ５０および実装体Ｂ５０の作用効果について説明する。
　半導体装置Ａ５０は、半導体素子２１に導通する第１端子１１を備える。第１端子１１は、少なくとも一部が第１方向ｘに延びる第１部１１１と、第１方向ｘに延びる第２部１１２とを有する。第２方向ｙに視て、第２部１１２は、第１部１１１に重なる。さらに実装体Ｂ５０において、第１部１１１および第２部１１２の各々の一部が配線基板６０の基材６１に設けられたスルーホール６１１に収容される。したがって、半導体装置Ａ５０および実装体Ｂ５０によっても、スルーホール実装される半導体装置Ａ５０にかかる信頼性の向上を図ることが可能となる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　半導体素子と、
　前記半導体素子に導通する第１端子と、を備え、
　前記第１端子は、少なくとも一部が第１方向に延びる第１部と、前記第１方向に延びる第２部と、を有し、
　前記第１方向に対して直交する第２方向に視て、前記第２部は、前記第１部に重なる、半導体装置。
　付記２．
　前記第１端子は、前記第１部と前記第２部とを連結する第３部を有する、付記１に記載の半導体装置。
　付記３．
　前記第１方向に視て、前記第３部は、前記第１部および前記第２部から膨出している、付記２に記載の半導体装置。
　付記４．
　前記第２部は、前記第１部から離れて位置する、付記２または３に記載の半導体装置。
　付記５．
　前記第１端子は、前記第１方向において前記第２部を基準として前記第３部とは反対側に位置し、かつ前記第２部につながる第４部を有し、
　前記第４部は、前記第２方向において前記第１部が位置する側とは反対側に延びている、付記２ないし４のいずれかに記載の半導体装置。
　付記６．
　前記第１端子の一部と、前記半導体素子と、を覆う封止樹脂をさらに備え、
　前記第１部は、前記封止樹脂から延びており、
　前記第２部は、前記封止樹脂から離れて位置する、付記１ないし５のいずれかに記載の半導体装置。
　付記７．
　前記第１方向に視て、前記封止樹脂は、前記第１部および前記第２部に重なる、付記６に記載の半導体装置。
　付記８．
　前記第１方向に延び、かつ一部が前記封止樹脂に覆われた第２端子をさらに備え、
　前記第２端子は、前記第１方向および前記第２方向に対して直交する第３方向において前記第１端子から離れて位置しており、
　前記第２端子は、前記封止樹脂から延びる第１実装部と、前記第１方向において前記第１実装部を基準として前記封止樹脂とは反対側に位置し、かつ前記第１実装部につながる第２実装部と、を有し、
　前記第２実装部の前記第３方向の寸法は、前記第１実装部の前記第３方向の寸法よりも小さい、付記６または７に記載の半導体装置。
　付記９．
　前記第３方向に視て、前記第１実装部は、前記第１部に重なる、付記８に記載の半導体装置。
　付記１０．
　前記第１実装部は、前記第３方向に延び、かつ前記第２実装部がつながる第１縁を有し、
　前記第２部は、前記第１方向において前記第１縁の両側に位置する、付記８または９に記載の半導体装置。
　付記１１．
　ダイパッドをさらに備え、
　前記半導体素子は、前記ダイパッドに導電接合されている、付記６ないし１０のいずれかに記載の半導体装置。
　付記１２．
　前記第１端子は、前記ダイパッドにつながっている、付記１１に記載の半導体装置。
　付記１３．
　前記ダイパッドは、前記第２方向において前記半導体素子に対向する側とは反対側を向く裏面を有し、
　前記裏面は、前記封止樹脂から露出している、付記１１または１２に記載の半導体装置。
　付記１４．
　付記６ないし１３のいずれかに記載の半導体装置と、
　基材と、前記基材に配置された配線と、を有する配線基板と、
　前記配線と前記第１端子とを導電接合する接合層と、を備え、
　前記基材には、前記配線に隣接し、かつ前記第１方向に前記基材を貫通するスルーホールが設けられており、
　前記第１部および前記第２部の各々の一部が、前記スルーホールに収容されている、半導体装置の実装体。
　付記１５．
　前記スルーホールは、前記第２方向に延びる長孔である、付記１４に記載の半導体装置の実装体。
　付記１６．
　前記第１部は、前記第２方向において前記封止樹脂と前記第２部との間に位置する、付記１４または１５に記載の半導体装置の実装体。
　付記１７．
　放熱部材をさらに備え、
　前記放熱部材は、前記封止樹脂に取り付けられている、付記１４ないし１６のいずれかに記載の半導体装置の実装体。
Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０：半導体装置
Ｂ１０，Ｂ２０，Ｂ３０，Ｂ４０，Ｂ５０：実装体
１０：ダイパッド　　　１０Ａ：第１パッド
１０Ｂ：第２パッド　　　１０１：主面
１０２：裏面　　　１０３：第１座部
１１：第１端子　　　１１Ａ：第１入力端子
１１Ｂ：出力端子　　　１１Ｃ：第２入力端子
１１１：第１部　　　１１２：第２部
１１３：第３部　　　１１４：第４部
１１５：被覆部　　　１１６：第２座部
１２：第２端子　　　１２Ａ：第１ゲート端子
１２Ｂ：第２ゲート端子　　　１２１：第１実装部
１２１Ａ：第１縁　　　１２２：第２実装部
１２３：被覆部　　　１３：第３端子
１３Ａ：第１検出端子　　　１３Ｂ：第２検出端子
１３１：実装部　　　１３２：被覆部
２１：半導体素子　　　２１Ａ：第１素子
２１Ｂ：第２素子　　　２１１：第１電極
２１２：第２電極　　　２１３：ゲート電極
２１４：検出電極　　　２３：ダイボンディング層
３１：第１導通部材　　　３１１：第１基部
３１２：第１接合部　　　３１３：第２接合部
３２：第２導通部材　　　３２１：第２基部
３２２：第３接合部　　　３２３：第４接合部
３３：第１接合層　　　３４：第２接合層
３５：第３接合層　　　３６：第４接合層
４１：第１ワイヤ　　　４２：第２ワイヤ
４３：第１中継ワイヤ　　　４４：第２中継ワイヤ
５０：封止樹脂　　　５１：頂面
５２：底面　　　５３：第１側面
５４：第２側面　　　５５：第３側面
５６：凹部　　　５７：溝部
６０：配線基板　　　６１：基材
６１１：スルーホール　　　６２：配線
６９：接合層　　　７０：放熱部材
ｘ：第１方向　　　ｙ：第２方向
ｚ：第３方向

Claims (17)

  1. 　半導体素子と、
    　前記半導体素子に導通する第１端子と、を備え、
    　前記第１端子は、少なくとも一部が第１方向に延びる第１部と、前記第１方向に延びる第２部と、を有し、
    　前記第１方向に対して直交する第２方向に視て、前記第２部は、前記第１部に重なる、半導体装置。
  2. 　前記第１端子は、前記第１部と前記第２部とを連結する第３部を有する、請求項１に記載の半導体装置。
  3. 　前記第１方向に視て、前記第３部は、前記第１部および前記第２部から膨出している、請求項２に記載の半導体装置。
  4. 　前記第２部は、前記第１部から離れて位置する、請求項２または３に記載の半導体装置。
  5. 　前記第１端子は、前記第１方向において前記第２部を基準として前記第３部とは反対側に位置し、かつ前記第２部につながる第４部を有し、
    　前記第４部は、前記第２方向において前記第１部が位置する側とは反対側に延びている、請求項２ないし４のいずれかに記載の半導体装置。
  6. 　前記第１端子の一部と、前記半導体素子と、を覆う封止樹脂をさらに備え、
    　前記第１部は、前記封止樹脂から延びており、
    　前記第２部は、前記封止樹脂から離れて位置する、請求項１ないし５のいずれかに記載の半導体装置。
  7. 　前記第１方向に視て、前記封止樹脂は、前記第１部および前記第２部に重なる、請求項６に記載の半導体装置。
  8. 　前記第１方向に延び、かつ一部が前記封止樹脂に覆われた第２端子をさらに備え、
    　前記第２端子は、前記第１方向および前記第２方向に対して直交する第３方向において前記第１端子から離れて位置しており、
    　前記第２端子は、前記封止樹脂から延びる第１実装部と、前記第１方向において前記第１実装部を基準として前記封止樹脂とは反対側に位置し、かつ前記第１実装部につながる第２実装部と、を有し、
    　前記第２実装部の前記第３方向の寸法は、前記第１実装部の前記第３方向の寸法よりも小さい、請求項６または７に記載の半導体装置。
  9. 　前記第３方向に視て、前記第１実装部は、前記第１部に重なる、請求項８に記載の半導体装置。
  10. 　前記第１実装部は、前記第３方向に延び、かつ前記第２実装部がつながる第１縁を有し、
    　前記第２部は、前記第１方向において前記第１縁の両側に位置する、請求項８または９に記載の半導体装置。
  11. 　ダイパッドをさらに備え、
    　前記半導体素子は、前記ダイパッドに導電接合されている、請求項６ないし１０のいずれかに記載の半導体装置。
  12. 　前記第１端子は、前記ダイパッドにつながっている、請求項１１に記載の半導体装置。
  13. 　前記ダイパッドは、前記第２方向において前記半導体素子に対向する側とは反対側を向く裏面を有し、
    　前記裏面は、前記封止樹脂から露出している、請求項１１または１２に記載の半導体装置。
  14. 　請求項６ないし１３のいずれかに記載の半導体装置と、
    　基材と、前記基材に配置された配線と、を有する配線基板と、
    　前記配線と前記第１端子とを導電接合する接合層と、を備え、
    　前記基材には、前記配線に隣接し、かつ前記第１方向に前記基材を貫通するスルーホールが設けられており、
    　前記第１部および前記第２部の各々の一部が、前記スルーホールに収容されている、半導体装置の実装体。
  15. 　前記スルーホールは、前記第２方向に延びる長孔である、請求項１４に記載の半導体装置の実装体。
  16. 　前記第１部は、前記第２方向において前記封止樹脂と前記第２部との間に位置する、請求項１４または１５に記載の半導体装置の実装体。
  17. 　放熱部材をさらに備え、
    　前記放熱部材は、前記封止樹脂に取り付けられている、請求項１４ないし１６のいずれかに記載の半導体装置の実装体。
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