WO2024029274A1 - 半導体装置 - Google Patents

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WO2024029274A1
WO2024029274A1 PCT/JP2023/025299 JP2023025299W WO2024029274A1 WO 2024029274 A1 WO2024029274 A1 WO 2024029274A1 JP 2023025299 W JP2023025299 W JP 2023025299W WO 2024029274 A1 WO2024029274 A1 WO 2024029274A1
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semiconductor elements
wiring
conductive
semiconductor
wiring part
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克春 松本
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ローム株式会社
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • the present disclosure relates to a semiconductor device.
  • Patent Document 1 discloses an example of a semiconductor device equipped with a plurality of switching elements such as MOSFETs.
  • a metal layer made of a metal thin film such as copper foil is disposed on an insulating substrate made of an electrically insulating member.
  • the plurality of switching elements are conductively bonded to the metal layer via a conductive bonding layer such as solder.
  • a conductive bonding layer such as solder.
  • the plurality of switching elements are arranged in a line in a direction (second direction x2) orthogonal to the thickness direction of the insulating substrate, as shown in FIG. 3 of the same document. Further, the plurality of switching elements are arranged in two rows at intervals in a first direction x1 perpendicular to the second direction x2 when viewed from above. The plurality of switching elements in each column are arranged at relatively narrow intervals in the second direction x2.
  • the plurality of switching elements in the first row and the plurality of switching elements in the second row are aligned in the second direction x2, and when viewed in the first direction x1, the switching elements in the first row and the plurality of switching elements in the second row are aligned. Almost the entirety overlaps with the eye switching element.
  • An object of the present disclosure is to provide a semiconductor device that is improved over conventional ones.
  • an object of the present disclosure is to provide a semiconductor device that efficiently radiates heat generated by a plurality of semiconductor elements and is suitable for flowing a large current.
  • a semiconductor device provided by a first aspect of the present disclosure includes: an insulating substrate having a main surface facing one side in the thickness direction; a first conductive part and a second conductive part disposed on the main surface; A plurality of first semiconductor elements mounted on the first conductive part, each having a switching function; a plurality of second semiconductor elements mounted on the second conductive part, each having a switching function; and a first main terminal. , a second main terminal, and a third main terminal.
  • the first main terminal is electrically connected to the first conductive part and electrically connected to the plurality of first semiconductor elements via the first conductive part.
  • the second main terminal is electrically connected to the plurality of second semiconductor elements.
  • the third main terminal is electrically connected to the second conductive part and electrically connected to both the plurality of first semiconductor elements and the plurality of second semiconductor elements via the second conductive part.
  • the first conductive portion includes a first wiring portion and a second wiring portion that are spaced apart from each other on one side and the other side in a first direction perpendicular to the thickness direction.
  • the second conductive part is arranged between the first wiring part and the second wiring part in the first direction, and is arranged between a third wiring part and a third wiring part separated from each other on one side and the other side in the first direction. It has 4 wiring parts.
  • a plurality of the plurality of first semiconductor elements are arranged in each of the first wiring part and the second wiring part along a second direction perpendicular to both the thickness direction and the first direction.
  • a plurality of the plurality of second semiconductor elements are arranged along the second direction in each of the third wiring section and the fourth wiring section.
  • the plurality of first semiconductor elements arranged in the first wiring part and the plurality of second semiconductor elements arranged in the third wiring part are arranged alternately in the second direction.
  • the plurality of first semiconductor elements arranged in the second wiring part and the plurality of second semiconductor elements arranged in the fourth wiring part are arranged alternately in the second direction.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view showing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 3 is a plan view of FIG. 2 with the lid and sealing part omitted.
  • FIG. 4 is a plan view of FIG. 3 with the case omitted.
  • FIG. 5 is an enlarged view of the plan view of FIG. 4 with the heat sink and the first to third main terminals omitted.
  • FIG. 6 is a front view showing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 7 is a rear view of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 8 is a right side view showing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a plan view showing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9 is a left side view showing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 10 is a bottom view showing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view taken along line XI-XI in FIG. 3.
  • FIG. 12 is a sectional view taken along line XII-XII in FIG. 3.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV in FIG. 3.
  • FIG. 15 is a sectional view taken along line XV-XV in FIG. 3.
  • FIG. 16 is a plan view similar to FIG. 4, showing a semiconductor device according to a first modification of the first embodiment.
  • FIG. 17 is an enlarged view of the plan view of FIG. 16 with the heat sink and the first to third main terminals omitted.
  • FIG. 18 is a perspective view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 19 is a plan view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 20 is a plan view of FIG. 19 with the lid and sealing part omitted.
  • FIG. 21 is a plan view of FIG. 20 with the case omitted.
  • FIG. 22 is a front view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 23 is a rear view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 24 is a right side view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 25 is a left side view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 26 is a bottom view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 27 is a plan view similar to FIG. 20, showing a semiconductor device according to a first modification of the second embodiment.
  • FIG. 28 is a plan view of FIG. 27 with the case omitted.
  • a thing A is formed on a thing B and "a thing A is formed on a thing B” mean “a thing A is formed on a thing B” unless otherwise specified.
  • "something A is placed on something B” and “something A is placed on something B” mean "something A is placed on something B” unless otherwise specified.
  • a certain surface A faces (one side or the other side of) the direction B is not limited to the case where the angle of the surface A with respect to the direction B is 90 degrees; Including cases where it is tilted to the opposite direction.
  • First embodiment: 1 to 15 show a semiconductor device according to a first embodiment of the present disclosure.
  • the semiconductor device A1 of this embodiment includes a plurality of first semiconductor elements 10A, a plurality of second semiconductor elements 10B, a support substrate 3, a first main terminal 41, a second main terminal 42, a third main terminal 43, a plurality of control It includes a terminal 45 and a plurality of wires 51, 52, 53, 54, 551, 552, 561, 562.
  • the semiconductor device A1 further includes a case 6, a heat sink 7, a sealing part 81, and a lid 82.
  • FIG. 1 is a perspective view showing a semiconductor device A1.
  • FIG. 2 is a plan view showing the semiconductor device A1.
  • FIG. 3 is a plan view showing the semiconductor device A1, and for convenience of understanding, the lid 82 and the sealing part 81 are omitted.
  • FIG. 4 is a plan view showing the semiconductor device A1, with the case 6 omitted from the plan view of FIG.
  • FIG. 5 is an enlarged view in which the heat sink 7, the first main terminal 41, the second main terminal 42, and the third main terminal 43 are omitted from the plan view of FIG.
  • FIG. 6 is a front view showing the semiconductor device A1.
  • FIG. 7 is a rear view of the semiconductor device A1.
  • FIG. 8 is a right side view showing the semiconductor device A1.
  • FIG. 1 is a perspective view showing a semiconductor device A1.
  • FIG. 2 is a plan view showing the semiconductor device A1.
  • FIG. 3 is a plan view showing the semiconductor device A1, and for convenience of understanding, the lid 82 and the sealing
  • FIG. 9 is a left side view showing the semiconductor device A1.
  • FIG. 10 is a bottom view showing the semiconductor device A1.
  • FIG. 11 is a cross-sectional view taken along line XI-XI in FIG. 3.
  • FIG. 12 is a sectional view taken along line XII-XII in FIG. 3.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV in FIG. 3.
  • FIG. 15 is a sectional view taken along line XV-XV in FIG. 3.
  • the thickness direction of the support substrate 3 is an example of the "thickness direction” and will be referred to as the "thickness direction z.”
  • One direction perpendicular to the thickness direction z is an example of a "first direction” and will be referred to as a “first direction x.”
  • a direction perpendicular to both the thickness direction z and the first direction x is an example of a "second direction” and will be referred to as a "second direction y.”
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are each electronic components that serve as the functional center of the semiconductor device A1.
  • the constituent material of each first semiconductor element 10A and each second semiconductor element 10B is, for example, a semiconductor material mainly composed of SiC (silicon carbide). This semiconductor material is not limited to SiC, and may be Si (silicon), GaN (gallium nitride), C (diamond), or the like.
  • Each of the first semiconductor elements 10A and each of the second semiconductor elements 10B is a power semiconductor chip having a switching function, such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • first semiconductor element 10A and the second semiconductor element 10B are MOSFETs, but the present invention is not limited to this, and other transistors such as IGBTs (Insulated Gate Bipolar Transistors) can be used. There may be.
  • Each first semiconductor element 10A and each second semiconductor element 10B are the same element.
  • Each first semiconductor element 10A and each second semiconductor element 10B is, for example, an n-channel MOSFET, but may be a p-channel MOSFET.
  • the first semiconductor element 10A and the second semiconductor element 10B each have an element main surface 101 and an element back surface 102, as shown in FIGS. 11 to 13.
  • the element main surface 101 and the element back surface 102 are separated in the thickness direction z.
  • the element main surface 101 faces the z1 side in the thickness direction z
  • the element back surface 102 faces the z2 side in the thickness direction z.
  • the semiconductor device A1 includes six first semiconductor elements 10A and six second semiconductor elements 10B, but the number of first semiconductor elements 10A and the number of second semiconductor elements 10B are , is not limited to this configuration, and may be changed as appropriate depending on the performance required of the semiconductor device A1.
  • six first semiconductor elements 10A and six second semiconductor elements 10B are arranged.
  • the number of the first semiconductor elements 10A and the second semiconductor elements 10B may be four or five, or seven or more each.
  • the number of first semiconductor elements 10A and the number of second semiconductor elements 10B may be equal or different.
  • the number of first semiconductor elements 10A and second semiconductor elements 10B is determined by the current capacity handled by semiconductor device A1.
  • the semiconductor device A1 is configured, for example, as a half-bridge switching circuit.
  • the plurality of first semiconductor elements 10A constitute an upper arm circuit of the semiconductor device A1
  • the plurality of second semiconductor elements 10B constitute a lower arm circuit.
  • the plurality of first semiconductor elements 10A are connected to each other in parallel
  • the first semiconductor elements 10A are connected to each other in parallel
  • the plurality of second semiconductor elements 10B are connected to each other in parallel. connected in parallel.
  • Each first semiconductor element 10A and each second semiconductor element 10B are connected in series and constitute a bridge layer.
  • the plurality of first semiconductor elements 10A are each mounted on a first conductive portion 32A of the support substrate 3, which will be described later, as shown in FIGS. 3 to 5, FIG. 11, and the like. Each first semiconductor element 10A is conductively bonded to the first conductive portion 32A via a conductive bonding material 19. When each first semiconductor element 10A is joined to the first conductive part 32A, the element back surface 102 faces the first conductive part 32A.
  • the plurality of first semiconductor elements 10A may be mounted on a metal member different from a part of the DBC substrate or the like. In this case, the metal member corresponds to the "first conductive part". This metal member may be supported by, for example, a DBC board or the like.
  • the plurality of second semiconductor elements 10B are each mounted on a second conductive portion 32B of the support substrate 3, which will be described later, as shown in FIGS. 3 to 5, FIG. 11, and FIG. 12. Each second semiconductor element 10B is conductively bonded to the second conductive portion 32B via a conductive bonding material 19. When each second semiconductor element 10B is bonded to the second conductive part 32B, the element back surface 102 faces the second conductive part 32B.
  • the plurality of second semiconductor elements 10B may be mounted on a metal member different from a part of the DBC substrate or the like. In this case, the metal member corresponds to the "second conductive part". This metal member may be supported by, for example, a DBC board or the like.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B each have a first main surface electrode 11, a second main surface electrode 12, a third main surface electrode 13, and a back electrode 15.
  • the configurations of the first main surface electrode 11, second main surface electrode 12, third main surface electrode 13, and back surface electrode 15 described below are common to each first semiconductor element 10A and each second semiconductor element 10B.
  • the first main surface electrode 11, the second main surface electrode 12, and the third main surface electrode 13 are provided on the element main surface 101.
  • the first main surface electrode 11, the second main surface electrode 12, and the third main surface electrode 13 are insulated by an insulating film (not shown).
  • the back electrode 15 is provided on the back surface 102 of the element.
  • the first principal surface electrode 11 is, for example, a gate electrode, and a drive signal (for example, gate voltage) for driving the first semiconductor element 10A (second semiconductor element 10B) is input.
  • the second main surface electrode 12 is, for example, a source electrode, through which a source current flows.
  • the third main surface electrode 13 is, for example, a source sense electrode, through which a source current flows.
  • the third main surface electrode 13 of the present embodiment is composed of two separate regions when viewed in the thickness direction z.
  • the back electrode 15 is, for example, a drain electrode, through which a drain current flows.
  • the back electrode 15 covers the entire area (or substantially the entire area) of the back surface 102 of the element.
  • the back electrode 15 is made of, for example, Ag (silver) plating.
  • each first semiconductor element 10A (each second semiconductor element 10B) changes between a conductive state and a disconnected state according to this drive signal. The state changes. In a conductive state, a current flows from the back electrode 15 (drain electrode) to the second main surface electrode 12 (source electrode), and in a cutoff state, this current does not flow. That is, each first semiconductor element 10A (each second semiconductor element 10B) performs a switching operation.
  • the semiconductor device A1 converts the DC voltage input between the first main terminal 41 and the second main terminal 42 into, for example, an AC voltage by the switching function of the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B. After conversion, an AC voltage is output from the third main terminal 43.
  • the semiconductor device A1 includes a thermistor 17, as shown in FIGS. 3 to 5.
  • the thermistor 17 is used as a temperature detection sensor. Note that, in addition to the thermistor 17, the configuration may include, for example, a temperature-sensitive diode, or the configuration may not include the thermistor 17 or the like.
  • the support substrate 3 supports the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the specific structure of the support substrate 3 is not limited at all, and may be formed of, for example, a DBC (Direct Bonded Copper) substrate or an AMB (Active Metal Brazing) substrate.
  • Support substrate 3 includes an insulating substrate 31, a support conductor 32, and a back metal layer 33.
  • the dimension of the support substrate 3 in the z direction is, for example, 0.4 mm or more and 3.0 mm or less.
  • the insulating substrate 31 is made of, for example, ceramics with excellent thermal conductivity. Such ceramics include, for example, SiN (silicon nitride).
  • the insulating substrate 31 is not limited to ceramics, and may be an insulating resin sheet or the like.
  • the insulating substrate 31 has, for example, a rectangular shape in plan view. As shown in FIGS. 11 to 15, the insulating substrate 31 has a main surface 311 and a back surface 312.
  • the main surface 311 and the back surface 312 are separated in the thickness direction z.
  • the main surface 311 faces the z1 side in the thickness direction z
  • the back surface 312 faces the z2 side in the thickness direction z.
  • the dimension of the insulating substrate 31 in the thickness direction z is not particularly limited, and is, for example, 0.05 mm or more and 1.0 mm or less.
  • the support conductor 32 includes a first conductive portion 32A, a second conductive portion 32B, and a third conductive portion 32C.
  • the support conductor 32 further includes a first gate section 326A, a second gate section 326B, a first detection section 327A, a second detection section 327B, and a thermistor mounting section 328.
  • Each part of the support conductor 32 is arranged on the main surface 311 of the insulating substrate 31.
  • the constituent material of the support conductor 32 includes, for example, Cu (copper).
  • the constituent material may include, for example, Al (aluminum) other than Cu (copper).
  • the dimension of the support conductor 32 in the thickness direction z is not particularly limited, and is, for example, 0.1 mm or more and 1.5 mm or less.
  • the first conductive part 32A supports the plurality of first semiconductor elements 10A. As shown in FIG. 11, the first conductive portion 32A has a support surface 320A. The support surface 320A is a plane facing the z1 side in the thickness direction z. A plurality of first semiconductor elements 10A are each bonded to the support surface 320A of the first conductive portion 32A via a conductive bonding material 19.
  • the constituent material of the conductive bonding material 19 is not particularly limited, and may be, for example, solder, metal paste material, or sintered metal.
  • the first conductive part 32A has a first wiring part 321, a second wiring part 322, and a first communication part 325A, as shown in FIGS. 4 and 5.
  • the first wiring section 321 and the second wiring section 322 are spaced apart from each other on the x1 side of the first direction x and the x2 side of the first direction x, and each extends in the second direction y.
  • the first wiring section 321 is located on the insulating substrate 31 at the end on the x1 side in the first direction x
  • the second wiring section 322 is located on the insulating substrate 31 at the end on the x2 side in the first direction x. Located at the edge.
  • a plurality of first semiconductor elements 10A are arranged in each of the first wiring section 321 and the second wiring section 322.
  • three first semiconductor elements 10A are arranged in each of the first wiring part 321 and the second wiring part 322.
  • the three first semiconductor elements 10A arranged in the first wiring section 321 are arranged at intervals along the second direction y.
  • the interval between the first semiconductor elements 10A adjacent to each other in the second direction y on the first wiring portion 321 is greater than the length of the first semiconductor elements 10A in the second direction y.
  • the three first semiconductor elements 10A arranged in the second wiring section 322 are similarly arranged at intervals along the second direction y.
  • the interval between the first semiconductor elements 10A adjacent to each other in the second direction y on the second wiring portion 322 is greater than the length of the first semiconductor elements 10A in the second direction y.
  • the first wiring section 321 has a first end 321a.
  • the first end portion 321a is located on the y2 side in the second direction y in the first wiring portion 321.
  • the second wiring section 322 has a second end 322a.
  • the second end portion 322a is located on the y2 side of the second wiring portion 322 in the second direction y.
  • the first communication portion 325A is connected to both the first end 321a and the second end 322a.
  • the first communication portion 325A is located on the insulating substrate 31 closer to the y2 side in the second direction y. In the illustrated example, the first communication portion 325A is approximately U-shaped.
  • the second conductive part 32B supports the plurality of second semiconductor elements 10B. As shown in FIGS. 12 and 13, the second conductive portion 32B has a support surface 320B.
  • the support surface 320B is a plane facing toward the z1 side in the thickness direction z.
  • a plurality of second semiconductor elements 10B are each bonded to the support surface 320B of the second conductive portion 32B via a conductive bonding material 19.
  • the second conductive part 32B has a third wiring part 323, a fourth wiring part 324, and a second communication part 325B, as shown in FIGS. 4 and 5.
  • the third wiring section 323 and the fourth wiring section 324 are spaced apart from each other on the x1 side in the first direction x and on the x2 side in the first direction x, and each extends in the second direction y.
  • the third wiring section 323 and the fourth wiring section 324 are arranged between the first wiring section 321 and the second wiring section 322 in the first direction x.
  • a plurality of second semiconductor elements 10B are arranged in each of the third wiring section 323 and the fourth wiring section 324.
  • three second semiconductor elements 10B are arranged in each of the third wiring part 323 and the second wiring part 322.
  • the three second semiconductor elements 10B arranged in the third wiring section 323 are arranged at intervals along the second direction y.
  • the interval between adjacent second semiconductor elements 10B in the second direction y on the third wiring section 323 is greater than the length of the second semiconductor elements 10B in the second direction y.
  • the three second semiconductor elements 10B arranged in the fourth wiring section 324 are similarly arranged at intervals along the second direction y.
  • the interval between adjacent second semiconductor elements 10B in the second direction y on the fourth wiring section 324 is greater than the length of the second semiconductor elements 10B in the second direction y.
  • the third wiring section 323 has a third end 323a.
  • the third end portion 323a is located on the y2 side in the second direction y in the third wiring portion 323.
  • the fourth wiring section 324 has a fourth end 324a.
  • the fourth end portion 324a is located on the y2 side in the second direction y in the fourth wiring portion 324.
  • the second communication portion 325B is connected to both the third end 323a and the fourth end 324a.
  • the second communication portion 325B is located on the insulating substrate 31 closer to the y2 side in the second direction y.
  • the plurality (three) of first semiconductor elements 10A arranged in the first wiring part 321 and the plurality (three) of second semiconductor elements 10B arranged in the third wiring part 323 are as follows. They are arranged alternately in the second direction y.
  • "disposed alternately” means that the plurality of first semiconductor elements 10A on the first wiring part 321 and the plurality of second semiconductor elements 10B on the third wiring part 323 are arranged in the second direction y. It means an aspect in which the positions are not aligned intentionally but are shifted, and the same applies to the following description.
  • the first semiconductor element 10A on the first wiring part 321 and the second semiconductor element 10B on the third wiring part 323 may partially overlap when viewed in the first direction x.
  • one first semiconductor element 10A and one second semiconductor element 10B partially overlap when viewed in the first direction x.
  • a plurality of (three) first semiconductor elements 10A arranged in the second wiring part 322 and a plurality (three) of second semiconductor elements 10B arranged in the fourth wiring part 324 are arranged in the second direction y. They are arranged alternately.
  • the first semiconductor element 10A on the second wiring part 322 and the second semiconductor element 10B on the fourth wiring part 324 may partially overlap when viewed in the first direction x.
  • the plurality of first semiconductor elements 10A arranged in the second wiring part 322 and the plurality of second semiconductor elements 10B arranged in the fourth wiring part 324 overlap when viewed in the first direction x. No.
  • the semiconductor device A1 also includes a plurality (three) of first semiconductor elements 10A arranged in the first wiring part 321 and a plurality (three) of first semiconductor elements 10A arranged in the second wiring part 322. are arranged alternately in the second direction y.
  • the first semiconductor element 10A on the first wiring part 321 and the first semiconductor element 10A on the second wiring part 322 may partially overlap when viewed in the first direction x.
  • one of the plurality of first semiconductor elements 10A arranged in the first wiring part 321 and the plurality of first semiconductor elements 10A arranged in the second wiring part 322 is one on the first wiring part 321.
  • the two first semiconductor elements 10A and the one first semiconductor element 10A on the second wiring section 322 partially overlap when viewed in the first direction x.
  • the third conductive portion 32C is disposed between the third wiring portion 323 and the fourth wiring portion 324 in the first direction x.
  • the third conductive portion 32C extends in the second direction y.
  • the first conductive part 32A, the second conductive part 32B, and the third conductive part 32C are switched by the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B together with the plurality of wires 51, 52, 53, and 54. Configure the main circuit current path.
  • the first gate portion 326A is electrically connected to the first main surface electrode 11 of the plurality of first semiconductor elements 10A.
  • the first gate portion 326A is arranged in a plurality of regions.
  • the first gate section 326A is located between the first interconnect section 321 and the third interconnect section 323, between the second interconnect section 322 and the fourth interconnect section 324, and between the third conductive section 32C and the third interconnect section 323. 2 communication portion 325B.
  • the first detection section 327A is electrically connected to the third main surface electrode 13 of the plurality of first semiconductor elements 10A.
  • the first detection units 327A are arranged in multiple areas. In the illustrated example, the first detection section 327A is located between the first wiring section 321 and the third wiring section 323, between the second wiring section 322 and the fourth wiring section 324, and between the third conductive section 32C and the third wiring section 323. 2 communication portion 325B.
  • the second gate portion 326B is electrically connected to the first main surface electrodes 11 of the plurality of second semiconductor elements 10B.
  • the second gate section 326B is arranged between the third conductive section 32C and the fourth wiring section 324, and extends in the second direction y.
  • the second detection section 327B is electrically connected to the third main surface electrodes 13 of the plurality of second semiconductor elements 10B.
  • the second detection section 327B is arranged between the third conductive section 32C and the fourth wiring section 324, and extends in the second direction y.
  • the thermistor mounting portions 328 are provided in pairs, as shown in FIG.
  • the pair of thermistor mounting portions 328 are spaced apart from each other in the second direction y, and have the thermistor 17 mounted thereon.
  • the pair of thermistor mounting parts 328 are located near the corners of the insulating substrate 31.
  • the back metal layer 33 is formed on the back surface 312 of the insulating substrate 31.
  • the constituent material of the back metal layer 33 is the same as that of the supporting conductor 32.
  • Back metal layer 33 has a bottom surface 332 .
  • the bottom surface 332 is a plane facing toward the z2 side in the thickness direction z.
  • a heat sink 7, which will be described later, is attached to the bottom surface 332.
  • the first main terminal 41, the second main terminal 42, and the third main terminal 43 are external connection terminals provided in the semiconductor device A1, as shown in FIGS. 1 to 4 and the like.
  • the first main terminal 41, the second main terminal 42, and the third main terminal 43 are each made of a plate-shaped metal plate.
  • This metal plate includes, for example, Cu (copper) or a Cu (copper) alloy.
  • the thickness of the metal plate is not particularly limited, and is, for example, about 1.0 mm.
  • the first main terminal 41 and the second main terminal 42 are connected to a DC power supply placed outside the semiconductor device A1.
  • a DC voltage to be subjected to power conversion is input to the first main terminal 41 and the second main terminal 42 .
  • the first main terminal 41 is a positive electrode (P terminal)
  • the second main terminal 42 is a negative electrode (N terminal).
  • the first main terminal 41 and the second main terminal 42 are arranged on the y1 side in the second direction y with respect to the support conductor 32 (the first conductive part 32A and the second conductive part 32B).
  • the first main terminal 41 and the second main terminal 42 are supported by the case 6.
  • the first main terminal 41 has an external connection part 411, an internal connection part 412, and an intermediate part 413.
  • the external connection portion 411 is exposed from the semiconductor device A1 and has a flat plate shape orthogonal to the thickness direction z.
  • a DC power cable or the like is connected to the external connection part 411.
  • External connection part 411 is supported by case 6.
  • the external connection portion 411 is provided with a connection hole 411a penetrating in the thickness direction z.
  • a fastening member such as a bolt is inserted into the connection hole 411a.
  • a nut 419 is fixed to the z2 side of the external connection portion 411 in the thickness direction z.
  • the nut 419 is arranged corresponding to the connection hole 411a, and a fastening member such as a bolt inserted into the connection hole 411a fits into the nut 419.
  • a fastening member such as a bolt inserted into the connection hole 411a fits into the nut 419.
  • the surface of the external connection portion 411 may be plated with nickel (Ni).
  • the internal connection part 412 is electrically connected to the first conductive part 32A.
  • the internal connection portion 412 has a comb-teeth shape that is electrically connected to the first wiring portion 321 and the second wiring portion 322 of the first conductive portion 32A.
  • internal connection portion 412 has four teeth. The plurality of teeth are bent in the thickness direction z. Therefore, the plurality of teeth are hook-shaped when viewed in the first direction x. Two teeth of the internal connection part 412 are electrically connected to the end of the first wiring part 321 on the y1 side in the second direction y, and the other two teeth of the internal connection part 412 are connected to the end of the first wiring part 321 on the y1 side in the second direction y.
  • the intermediate portion 413 interconnects the external connection portion 411 and the internal connection portion 412.
  • the intermediate portion 413 has an L-shaped cross section in the first direction x.
  • the first main terminal 41 is electrically connected to the first conductive part 32A and, via the first conductive part 32A, to the back electrode 15 (drain electrode) of each first semiconductor element 10A.
  • the second main terminal 42 has an external connection part 421, an internal connection part 422, and an intermediate part 423.
  • the external connection portion 421 is exposed from the semiconductor device A1 and has a flat plate shape orthogonal to the thickness direction z.
  • a DC power cable or the like is connected to the external connection part 421.
  • the external connection section 421 is supported by the case 6.
  • the external connection part 421 is arranged on the x1 side in the first direction x with respect to the external connection part 411 of the first main terminal 41.
  • the external connection portion 421 is provided with a connection hole 421a that penetrates in the thickness direction z.
  • a fastening member such as a bolt is inserted into the external connection portion 421 .
  • a nut 429 is fixed to the z2 side of the external connection portion 421 in the thickness direction z.
  • the nut 429 is arranged corresponding to the connection hole 421a, and a fastening member such as a bolt inserted into the connection hole 421a fits into the nut 429.
  • a fastening member such as a bolt inserted into the connection hole 421a fits into the nut 429.
  • the surface of the external connection portion 421 may be plated with nickel.
  • the internal connection part 422 is electrically connected to the third conductive part 32C.
  • the internal connection portion 422 has a comb-teeth shape that is electrically connected to the third conductive portion 32C.
  • the internal connection portion 422 has four teeth, and these teeth are arranged along the first direction x.
  • the plurality of teeth are bent in the thickness direction z. Therefore, the plurality of teeth are hook-shaped when viewed in the first direction x.
  • the plurality of teeth of the internal connection part 412 are electrically connected to the end of the third conductive part 32C on the y1 side in the second direction y.
  • the method of conductive bonding is not limited at all, and methods such as ultrasonic bonding, laser bonding, welding, or methods using solder, metal paste, silver sintered body, etc. are appropriately employed.
  • the intermediate portion 423 interconnects the external connection portion 421 and the internal connection portion 422.
  • the intermediate portion 423 has an L-shaped cross section in the first direction x.
  • the third conductive portion 32C and the second main surface electrode 12 of each second semiconductor element 10B are electrically connected via wires 53, which will be described later.
  • the second main terminal 42 is electrically connected to the third conductive portion 32C and, via the third conductive portion 32C, to the second main surface electrode 12 (source electrode) of each second semiconductor element 10B.
  • the third main terminal 43 is connected to a power supply target placed outside the semiconductor device A1.
  • the third main terminal 43 outputs an AC voltage whose power has been converted by the first semiconductor element 10A and the second semiconductor element 10B.
  • the third main terminal 43 is arranged on the y2 side in the second direction y with respect to the support conductor 32 (the first conductive part 32A and the second conductive part 32B).
  • the third main terminal 43 is supported by the case 6.
  • the third main terminal 43 has an external connection part 431, an internal connection part 432, and an intermediate part 433.
  • the external connection portion 431 is exposed from the semiconductor device A1 and has a flat plate shape orthogonal to the thickness direction z.
  • a cable or the like that is electrically connected to the power supply target is connected to the external connection section 431 .
  • the external connection portion 431 is provided with a connection hole 431a penetrating in the thickness direction z.
  • a fastening member such as a bolt is inserted into the connection hole 411a.
  • the surface of the external connection portion 431 may be plated with nickel.
  • the internal connection part 432 is electrically connected to the second conductive part 32B.
  • the internal connection portion 432 has a comb-teeth shape that is electrically connected to the second communication portion 325B of the second conductive portion 32B.
  • the internal connection portion 432 has four teeth, and these teeth are arranged along the first direction x.
  • the plurality of teeth are bent in the thickness direction z. Therefore, the plurality of teeth are hook-shaped when viewed in the first direction x.
  • the plurality of teeth of the internal connection part 432 are electrically connected to the second communication part 325B of the second conductive part 32B.
  • the method of conductive bonding is not limited at all, and methods such as ultrasonic bonding, laser bonding, welding, or methods using solder, metal paste, silver sintered body, etc. are appropriately employed.
  • the intermediate portion 433 interconnects the external connection portion 431 and the internal connection portion 432.
  • the intermediate portion 433 is connected to the external connection portion 431 and extends continuously, and has a flat plate shape orthogonal to the thickness direction z.
  • the intermediate portion 433 is supported by the case 6.
  • the third main terminal 43 is electrically connected to the second conductive portion 32B and, via the second conductive portion 32B, to the back electrode 15 (drain electrode) of each second semiconductor element 10B.
  • Each of the plurality of control terminals 45 is a pin-shaped terminal for controlling the driving of each first semiconductor element 10A and each second semiconductor element 10B.
  • Each of the plurality of control terminals 45 is, for example, a press-fit terminal.
  • Each of the plurality of control terminals 45 is arranged on the main surface 311 of the insulating substrate 31 and extends toward the z1 side in the thickness direction z.
  • the plurality of control terminals 45 include a plurality of first control terminals 46A-46E and a plurality of second control terminals 47A-47C.
  • the plurality of first control terminals 46A to 46E are used for controlling each first semiconductor element 10A.
  • the plurality of second control terminals 47A to 47C are used for controlling each second semiconductor element 10B.
  • the plurality of first control terminals 46A to 46E are supported by the support substrate 3 (support conductor 32).
  • the plurality of first control terminals 46A to 46E are arranged on the support substrate 3 closer to the y2 side in the second direction y.
  • the first control terminal 46A is a terminal (gate terminal) for inputting a drive signal for the plurality of first semiconductor elements 10A.
  • a drive signal for driving the plurality of first semiconductor elements 10A is input to the first control terminal 46A (for example, a gate voltage is applied).
  • the first control terminal 46A is supported by the first gate portion 326A.
  • the first control terminal 46B is a source signal detection terminal (source sense terminal) of the plurality of first semiconductor elements 10A.
  • the voltage (voltage corresponding to the source current) applied to each second main surface electrode 12 (source electrode) of the plurality of first semiconductor elements 10A is detected from the first control terminal 46B.
  • the first control terminal 46B is supported by the first detection section 327A.
  • the first control terminal 46C is a drain voltage detection terminal (drain sense terminal) of the plurality of first semiconductor elements 10A.
  • the voltage (voltage corresponding to the drain current) applied to each back electrode 15 (drain electrode) of the plurality of first semiconductor elements 10A is detected from the first control terminal 46C.
  • the first control terminal 46C is supported by the first conductive portion 32A (first end portion 321a of the first wiring portion 321).
  • the first control terminal 46D and the first control terminal 46E are terminals that are electrically connected to the thermistor 17.
  • the first control terminal 46D and the first control terminal 46E are each supported by the thermistor mounting portion 328.
  • the plurality of second control terminals 47A to 47C are supported by the support substrate 3 (support conductor 32).
  • the plurality of second control terminals 47A to 47C are arranged on the support substrate 3 closer to the y1 side in the second direction y.
  • the second control terminal 47A is a terminal (gate terminal) for inputting drive signals for the plurality of second semiconductor elements 10B.
  • a drive signal for driving the plurality of second semiconductor elements 10B is input to the second control terminal 47A (for example, a gate voltage is applied).
  • the second control terminal 47A is supported by the second gate portion 326B.
  • the second control terminal 47B is a source signal detection terminal (source sense terminal) of the plurality of second semiconductor elements 10B.
  • the voltage (voltage corresponding to the source current) applied to each second main surface electrode 12 (source electrode) of the plurality of second semiconductor elements 10B is detected from the second control terminal 47B.
  • the second control terminal 47B is supported by the second detection section 327B.
  • the second control terminal 47C is a drain voltage detection terminal (drain sense terminal) of the plurality of second semiconductor elements 10B.
  • the voltage (voltage corresponding to the drain current) applied to each back electrode 15 (drain electrode) of the plurality of second semiconductor elements 10B is detected from the second control terminal 47C.
  • the second control terminal 47C is supported by the second conductive portion 32B (fourth wiring portion 324).
  • Each of the plurality of control terminals 45 (the plurality of first control terminals 46A to 46E and the plurality of second control terminals 47A to 47C) includes a holder 451 and a metal pin 452.
  • the holder 451 is made of a conductive material. As shown in FIGS. 14 and 15, the holder 451 attaches each part of the supporting conductor 32 (the above-described first gate part 326A, first detection part 327A, first conductive part 32A, etc.) via a conductive bonding material 459. is joined to.
  • the plurality of wires 51, 52, 53, 54 shown in FIG. 4 and FIG. 2 constitutes a path for the main circuit current switched by the semiconductor element 10B.
  • the plurality of wires 51 are conductive members that connect the plurality of first semiconductor elements 10A and the third wiring section 323. Each of the plurality of wires 51 is connected to the second main surface electrode 12 (source electrode) of the first semiconductor element 10A arranged on the first wiring part 321 and the third wiring part 323, and is connected to the third wiring part 323. The second principal surface electrode 12 and the third wiring portion 323 are electrically connected. In the illustrated example, a plurality of (four) wires 51 are connected to one first semiconductor element 10A. Each wire 51 has a first part 511 and a second part 512.
  • the first portion 511 is a bonded end portion bonded to the second main surface electrode 12 of the first semiconductor element 10A.
  • the second portion 512 is a joint end portion joined to the third wiring portion 323.
  • at least one of the second portions 512 of the plurality of wires 51 is arranged between the second semiconductor elements 10B adjacent to each other in the second direction y on the third wiring portion 323.
  • the wire 51 is made of aluminum (Al) or copper (Cu), for example. Note that the constituent material, wire diameter, and number of wires 51 are not limited.
  • the plurality of wires 51 are an example of a "first conductive member". Note that the wire 51 is a conductive member connected to the second main surface electrode 12 (source electrode) of the first semiconductor element 10A and the third wiring section 323; Instead, it may be constructed from a metal plate.
  • the plurality of wires 52 are conductive members that connect the plurality of first semiconductor elements 10A and the fourth wiring section 324. Each of the plurality of wires 52 is connected to the second main surface electrode 12 (source electrode) of the first semiconductor element 10A arranged on the second wiring part 322 and the fourth wiring part 324, and is connected to the fourth wiring part 324. The second principal surface electrode 12 and the fourth wiring portion 324 are electrically connected. In the illustrated example, a plurality of (four) wires 52 are connected to one first semiconductor element 10A. Each wire 52 has a third portion 521 and a fourth portion 522.
  • the third portion 521 is a bonded end portion bonded to the second main surface electrode 12 of the first semiconductor element 10A.
  • the fourth portion 522 is a joint end portion joined to the fourth wiring portion 324.
  • at least one of the fourth portions 522 of the plurality of wires 52 is arranged between the second semiconductor elements 10B adjacent to each other in the second direction y on the fourth wiring portion 324.
  • the wire 52 is made of aluminum (Al) or copper (Cu), for example. Note that the constituent material, wire diameter, and number of wires 52 are not limited.
  • the plurality of wires 52 are an example of a "second conductive member". Note that the wire 52 is a conductive member connected to the second main surface electrode 12 (source electrode) of the first semiconductor element 10A and the fourth wiring section 324; Instead, it may be constructed from a metal plate.
  • the plurality of wires 53 are conductive members that connect the plurality of second semiconductor elements 10B and the third conductive portion 32C. Each of the plurality of wires 53 is connected to the second main surface electrode 12 (source electrode) of the second semiconductor element 10B arranged on the third wiring part 323 and the third conductive part 32C, and is connected to the third conductive part 32C. The second principal surface electrode 12 and the third conductive portion 32C are electrically connected. In the illustrated example, a plurality of (four) wires 53 are connected to one second semiconductor element 10B.
  • the wire 53 is made of aluminum (Al) or copper (Cu), for example. Note that the constituent material, wire diameter, and number of wires 53 are not limited. Note that the wire 53 is a conductive member connected to the second main surface electrode 12 (source electrode) of the second semiconductor element 10B and the third conductive portion 32C; Instead, it may be constructed from a metal plate.
  • the plurality of wires 54 are conductive members that connect the plurality of second semiconductor elements 10B and the third conductive portion 32C. Each of the plurality of wires 54 is connected to the second main surface electrode 12 (source electrode) of the second semiconductor element 10B disposed on the fourth wiring part 324 and the third conductive part 32C, and is connected to the third conductive part 32C. The second principal surface electrode 12 and the third conductive portion 32C are electrically connected. In the illustrated example, a plurality of (four) wires 54 are connected to one second semiconductor element 10B.
  • the wire 54 is made of aluminum (Al) or copper (Cu), for example. Note that the constituent material, wire diameter, and number of wires 54 are not limited. Note that the wire 54 is a conductive member connected to the second main surface electrode 12 (source electrode) of the second semiconductor element 10B and the third conductive portion 32C; Instead, it may be constructed from a metal plate.
  • the plurality of wires 551 are conductive members that connect the first control terminal 46A (gate terminal) and the first main surface electrode 11 (gate electrode) of the plurality of first semiconductor elements 10A.
  • the plurality of wires 551 include wires connected to the first main surface electrode 11 of the first semiconductor element 10A and the first gate portion 326A, and wires connected to the first gate portions 326A spaced apart from each other.
  • the constituent material of the wire 551 is not particularly limited, and is, for example, aluminum.
  • the plurality of wires 552 are conductive members that connect the first control terminal 46B (source sense terminal) and the third main surface electrode 13 (source sense electrode) of the plurality of first semiconductor elements 10A.
  • the plurality of wires 552 include one connected to the third main surface electrode 13 of the first semiconductor element 10A and the first detection section 327A, and one connected to the second main surface electrode 12 (source electrode) of the first semiconductor element 10A.
  • the first detecting section 327A includes one connected to the first detecting section 327A, and the first detecting section 327A separated from each other.
  • the constituent material of the wire 552 is not particularly limited, and may be aluminum, for example.
  • the plurality of wires 561 are conductive members that connect the second control terminal 47A (gate terminal) and the first main surface electrodes 11 (gate electrodes) of the plurality of second semiconductor elements 10B. Each of the plurality of wires 561 is connected to the first main surface electrode 11 and the second gate portion 326B of the second semiconductor element 10B.
  • the constituent material of the wire 561 is not particularly limited, and is, for example, aluminum.
  • the plurality of wires 562 are conductive members that connect the second control terminal 47B (source sense terminal) and the third main surface electrode 13 (source sense electrode) of the plurality of second semiconductor elements 10B. Each of the plurality of wires 562 is connected to the third main surface electrode 13 of the second semiconductor element 10B and the second detection section 327B.
  • the constituent material of the wire 562 is not particularly limited, and may be aluminum, for example.
  • the case 6 is an electrically insulating member that surrounds the support substrate 3 when viewed in the thickness direction z, as shown in FIGS. 3, 6 to 9, and 11 to 15.
  • the constituent material of the case 6 is not particularly limited, and may be a synthetic resin with excellent heat resistance, such as PPS (polyphenylene sulfide).
  • the case 6 has a pair of first side walls 611, a pair of second side walls 612, a plurality of attachment parts 62, and terminal support parts 63, 64.
  • the pair of first side walls 611 are separated from each other in the first direction x.
  • the pair of first side walls 611 are arranged along both the second direction y and the thickness direction z.
  • the pair of second side walls 612 are separated from each other in the second direction y.
  • the pair of second side walls 612 are arranged along both the first direction x and the thickness direction z. Both ends of the pair of second side walls 612 in the first direction x are connected to the pair of first side walls 611.
  • the plurality of attachment portions 62 are portions provided at the four corners of the case 6 when viewed in the thickness direction z.
  • a through hole penetrating in the thickness direction z is formed in each of the plurality of attachment parts 62, and an attachment member 621 is fitted into each of the through holes.
  • Each attachment member 621 is provided with an attachment hole 621a that penetrates in the thickness direction z.
  • the semiconductor device A10 can be attached to an external device (not shown) by fitting a fastening member (not shown) into the mounting hole 621a, for example.
  • the terminal support portion 63 extends outward in the second direction y (to the y1 side in the second direction y) from the second side wall 612 on the y1 side in the second direction y. It stands out.
  • the terminal support portion 63 supports the first main terminal 41 and the second main terminal 42 .
  • the terminal support portion 64 protrudes outward in the second direction y (the y2 side in the second direction y) from the second side wall 612 on the y2 side in the second direction y.
  • the third main terminal 43 is supported by the terminal support portion 64 .
  • the heat sink 7 has a plate portion 71 and a plurality of fins 72, as shown in FIGS. 6 to 15.
  • the plate portion 71 is a flat metal plate, and has a generally rectangular shape when viewed in the thickness direction z.
  • the plurality of fins 72 protrude and extend from the surface of the plate portion 71 on the z2 side in the thickness direction z to the z2 side in the thickness direction z.
  • the plurality of fins 72 are arranged at appropriate intervals in the first direction x and the second direction y.
  • the constituent material of the heat sink 7 is not particularly limited, and is composed of, for example, a metal material containing aluminum (Al) or copper (Cu).
  • the bottom surface 332 of the support substrate 3 (back metal layer 33) is bonded to the surface of the plate portion 71 facing the z1 side in the thickness direction z via a bonding material 39. .
  • the bonding material 39 may be any material that can bond the back metal layer 33 to the plate portion 71 (heat sink 7). From the viewpoint of efficiently transmitting heat from the back metal layer 33 to the heat sink 7, the bonding material 39 preferably has a higher thermal conductivity, and for example, silver paste, copper paste, solder, or the like is used. However, the bonding material 39 may be an insulating material such as epoxy resin or silicone resin. Further, as understood from FIG. 10 and the like, the case 6 is attached to the plate portion 71 by bolts 73 inserted into through holes formed at appropriate locations.
  • the sealing portion 81 is housed in an area surrounded by the case 6 and the heat sink 7, as shown in FIGS. 11 to 15.
  • the plate portion 71 covers the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the constituent material of the sealing portion 81 is not particularly limited, and may be silicone gel, for example.
  • the lid 82 is a member that closes the area in which the sealing part 81 is accommodated from the z1 side in the thickness direction z.
  • the lid 82 is made of, for example, a synthetic resin having electrically insulating properties.
  • a metal plate 821 made of, for example, copper (Cu) is embedded inside the lid 82 .
  • a plurality of openings 822 are formed at appropriate locations in the lid 82.
  • the opening 822 penetrates the lid 82 in the thickness direction z, and the control terminal 45 extends through the opening 822 so as to protrude from the lid 82 toward the z2 side in the thickness direction z.
  • a locking pawl 611a is provided at a proper location on the first side wall 611 of the case 6, and when the lid 82 is attached, the lid 82 is locked by the locking pawl 611a.
  • the semiconductor device A1 includes an insulating substrate 31, a first conductive part 32A, a second conductive part 32B, a plurality of first semiconductor elements 10A, a plurality of second semiconductor elements 10B, a first main terminal 41, a second main terminal 42, and a second conductive part 32B. Three main terminals 43 are provided.
  • the first conductive portion 32A includes a first wiring portion 321 and a second wiring portion 322 that are spaced apart from each other on the x1 side in the first direction x and on the x2 side in the first direction x.
  • the second conductive portion 32B includes a third wiring portion 323 and a fourth wiring portion 324 that are spaced apart from each other on the x1 side in the first direction x and on the x2 side in the first direction x.
  • the plurality of first semiconductor elements 10A are arranged in plurality (three) along the second direction y in each of the first wiring part 321 and the second wiring part 322.
  • a plurality (three) of the plurality of second semiconductor elements 10B are arranged along the second direction y in each of the third wiring part 323 and the fourth wiring part 324.
  • the plurality (three) of first semiconductor elements 10A arranged in the first wiring part 321 and the plurality (three) of second semiconductor elements 10B arranged in the third wiring part 323 are arranged in the second direction y.
  • the plurality (three) of first semiconductor elements 10A arranged in the second wiring part 322 and the plurality (three) of second semiconductor elements 10B arranged in the fourth wiring part 324 are arranged in the second direction. They are arranged alternately in y.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are distributed and arranged in four columns on the first wiring part 321 to the fourth wiring part 324.
  • a plurality of (three) first semiconductor elements 10A and a plurality of (three) second semiconductor elements 10B on the first wiring part 321 and the third wiring part 323 adjacent in the first direction x are arranged in the second direction y. By arranging them alternately, it is possible to suppress interference of heat generated in the plurality (three) of the first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B.
  • the plurality (three) of first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B on the second wiring part 322 and the fourth wiring part 324 that are adjacent to each other in the first direction By arranging them alternately in the direction y, it is possible to suppress interference of heat generated in the plurality (three) of the first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B. Thereby, in the semiconductor device A1, it is possible to efficiently radiate the heat generated in the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the semiconductor device A1 is suitable for passing a large current.
  • the plurality (three) of first semiconductor elements 10A arranged in the second wiring part 322 and the plurality (three) of second semiconductor elements 10B arranged in the fourth wiring part 324 are They do not overlap when viewed in one direction x.
  • Such a configuration is preferable in terms of efficiently dissipating heat generated in the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the first main terminal 41 and the second main terminal 42 are arranged on the y1 side in the second direction y with respect to the first conductive part 32A and the second conductive part 32B.
  • the third main terminal 43 is arranged on the y2 side in the second direction y with respect to the first conductive part 32A and the second conductive part 32B.
  • the first end 321a of the first wiring part 321 on the y2 side in the second direction y and the second end 322a of the second wiring part 322 on the y2 side in the second direction y are connected to each other via the first communication part 325A. electrically connected.
  • the potentials of the first wiring part 321 and the second wiring part 322 in which the plurality of first semiconductor elements 10A are arranged in a distributed manner can be made equal, and the driving of the plurality of first semiconductor elements 10A can be made uniform. Sometimes electrically stable.
  • the first conductive part 32A has a first communication part 325A connected to both the first end 321a of the first wiring part 321 and the second end 322a of the second wiring part 322. According to such a configuration, it is possible to easily realize a configuration in which the first end 321a and the second end 322a are electrically connected.
  • the third end 323a of the third wiring part 323 on the y2 side in the second direction y and the fourth end 324a of the fourth wiring part 324 on the y2 side in the second direction y are connected via the second communication part 325B. electrically connected. According to such a configuration, the potentials of the third wiring section 323 and the fourth wiring section 324 in which the plurality of second semiconductor elements 10B are arranged in a distributed manner can be made equal, and the driving of the plurality of second semiconductor elements 10B can be made uniform. Sometimes electrically stable.
  • the second conductive part 32B has a second communication part 325B that is connected to both the third end 323a of the third wiring part 323 and the fourth end 324a of the fourth wiring part 324. According to such a configuration, it is possible to easily realize a configuration in which the third end 323a and the fourth end 324a are electrically connected.
  • the plurality of wires 51 connect the plurality of first semiconductor elements 10A arranged in the first wiring part 321 and the third wiring part 323. At least one of the second parts 512 joined to the third wiring part 323 among the plurality of wires 51 is arranged between the second semiconductor elements 10B adjacent to each other in the second direction y on the third wiring part 323. ing. According to such a configuration, the plurality of first semiconductor elements 10A on the first wiring part 321 and the plurality of second semiconductor elements 10B on the third wiring part 323 are arranged alternately, and the plurality of wires 51 are arranged alternately. It can be placed efficiently in a space-saving manner.
  • the plurality of wires 52 connect the plurality of first semiconductor elements 10A arranged in the second wiring part 322 and the fourth wiring part 324.
  • the plurality of wires 51 at least one of the fourth parts 522 joined to the fourth wiring part 324 is arranged between the second semiconductor elements 10B adjacent to each other in the second direction y on the fourth wiring part 324. ing.
  • the plurality of first semiconductor elements 10A on the second wiring part 322 and the plurality of second semiconductor elements 10B on the fourth wiring part 324 are arranged alternately, and the plurality of wires 52 are arranged alternately. It can be placed efficiently in a space-saving manner.
  • FIG. 16 and 17 show a semiconductor device according to a first modification of the first embodiment.
  • FIG. 16 is a plan view similar to FIG. 4 of the above embodiment, showing a semiconductor device A11 of this modification.
  • FIG. 17 is an enlarged view in which the heat sink 7, the first main terminal 41, the second main terminal 42, and the third main terminal 43 are omitted from the plan view of FIG. 16.
  • the same or similar elements as in the semiconductor device A1 of the above embodiment are given the same reference numerals as in the above embodiment, and the description thereof will be omitted as appropriate.
  • the configurations of each part in each modification example and each embodiment after FIG. 16 can be appropriately combined with each other within a range that does not cause technical contradiction.
  • the arrangement of each part of the support conductor 32 (first conductive part 32A, second conductive part 32B, third conductive part 32C, etc.), the plurality of first semiconductor elements 10A and the plurality of second The arrangement of the semiconductor element 10B is different from the semiconductor device A1 of the above embodiment.
  • the plurality (three) of first semiconductor elements 10A arranged in the first wiring part 321 and the plurality (three) of second semiconductor elements 10B arranged in the third wiring part 323 are as follows. They are arranged alternately in the second direction y. The plurality of first semiconductor elements 10A arranged in the first wiring part 321 and the plurality of second semiconductor elements 10B arranged in the third wiring part 323 do not overlap when viewed in the first direction x. Further, the plurality (three) of first semiconductor elements 10A arranged in the second wiring part 322 and the plurality (three) of second semiconductor elements 10B arranged in the fourth wiring part 324 are arranged in the second direction. They are arranged alternately in y.
  • the plurality of first semiconductor elements 10A arranged in the second wiring part 322 and the plurality of second semiconductor elements 10B arranged in the fourth wiring part 324 do not overlap when viewed in the first direction x.
  • a plurality (three) of first semiconductor elements 10A are arranged in the first wiring part 321, and a plurality (three) of first semiconductor elements 10A are arranged in the second wiring part 322.
  • 1 semiconductor element 10A are aligned in the second direction y.
  • the plurality of first semiconductor elements 10A arranged in the first wiring part 321 and the plurality of first semiconductor elements 10A arranged in the second wiring part 322 all overlap when viewed in the first direction x.
  • the support conductor 32 (first conductive part 32A) does not have the first communication part 325A, but has a first relay part 329 instead.
  • the first relay section 329 is located on the insulating substrate 31 closer to the y2 side in the second direction y. In the illustrated example, the first relay section 329 is approximately U-shaped.
  • the semiconductor device A11 includes a plurality of wires 57. Any one of the plurality of wires 57 is connected to the first end 321a of the first wiring section 321 and the first relay section 329. Any one of the plurality of wires 57 is connected to the second end 322a of the second wiring section 322 and the first relay section 329. Thereby, the first end 321a of the first wiring section 321 and the second end 322a of the second wiring section 322 are electrically connected via the first relay section 329 and the plurality of wires 57.
  • the semiconductor device A11 includes a plurality of wires 581 and a plurality of wires 582.
  • the plurality of wires 581 are connected to the third wiring section 323 and the fourth wiring section 324 of the second conductive section 32B.
  • the plurality of wires 581 are connected to intermediate portions of the third wiring section 323 and the fourth wiring section 324 in the second direction y.
  • the third conductive portion 32C has two portions extending in the second direction y, and the ends of the two portions extending in the second direction y on the y2 side in the second direction y are connected to each other. It is roughly U-shaped.
  • the plurality of wires 582 are connected to an intermediate portion in the second direction y of the two portions of the third conductive portion 32C extending in the second direction y.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are distributed and arranged in four columns on the first wiring part 321 to the fourth wiring part 324.
  • a plurality of (three) first semiconductor elements 10A and a plurality of (three) second semiconductor elements 10B on the first wiring part 321 and the third wiring part 323 adjacent in the first direction x are arranged in the second direction y. By arranging them alternately, it is possible to suppress interference of heat generated in the plurality (three) of the first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B.
  • the plurality (three) of first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B on the second wiring part 322 and the fourth wiring part 324 that are adjacent to each other in the first direction By arranging them alternately in the direction y, it is possible to suppress interference of heat generated in the plurality (three) of the first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B. Thereby, in the semiconductor device A11, it is possible to efficiently radiate heat generated in the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the semiconductor device A11 is suitable for passing a large current.
  • the plurality of first semiconductor elements 10A arranged in the first wiring part 321 and the plurality of second semiconductor elements 10B arranged in the third wiring part 323 do not overlap when viewed in the first direction x. .
  • the plurality (three) of first semiconductor elements 10A arranged in the second wiring part 322 and the plurality (three) of second semiconductor elements 10B arranged in the fourth wiring part 324 are arranged in the first direction x. It looks like they don't overlap. Such a configuration is more preferable in terms of efficiently dissipating heat generated in the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the first main terminal 41 and the second main terminal 42 are arranged on the y1 side in the second direction y with respect to the first conductive part 32A and the second conductive part 32B.
  • the third main terminal 43 is arranged on the y2 side in the second direction y with respect to the first conductive part 32A and the second conductive part 32B.
  • the first end 321a of the first wiring part 321 on the y2 side in the second direction y and the second end 322a of the second wiring part 322 on the y2 side in the second direction y are connected to the first relay part 329 and the plurality of are electrically connected via a wire 57.
  • the potentials of the first wiring part 321 and the second wiring part 322 in which the plurality of first semiconductor elements 10A are arranged in a distributed manner can be made equal, and the driving of the plurality of first semiconductor elements 10A can be made uniform. Sometimes electrically stable.
  • the third end 323a of the third wiring part 323 on the y2 side in the second direction y and the fourth end 324a of the fourth wiring part 324 on the y2 side in the second direction y are connected via the second communication part 325B. electrically connected. According to such a configuration, the potentials of the third wiring section 323 and the fourth wiring section 324 in which the plurality of second semiconductor elements 10B are arranged in a distributed manner can be made equal, and the driving of the plurality of second semiconductor elements 10B can be made uniform. Sometimes electrically stable.
  • a plurality of wires 581 are provided, and the plurality of wires 581 are connected to intermediate portions of the third wiring section 323 and the fourth wiring section 324 in the second direction y.
  • the potentials of the third wiring section 323 and the fourth wiring section 324 can be made more uniform, and the plurality of second semiconductors mounted on the third wiring section 323 and the fourth wiring section 324 can be more uniformly aligned.
  • driving the element 10B it becomes more electrically stable.
  • the same effects as those of the above embodiment are achieved.
  • FIG. 18 to 26 show a semiconductor device A2 according to a second embodiment of the present disclosure.
  • FIG. 18 is a perspective view showing the semiconductor device A2.
  • FIG. 19 is a plan view showing the semiconductor device A2.
  • FIG. 20 is a plan view showing the semiconductor device A1, and for convenience of understanding, the lid 82 and the sealing part 81 are omitted.
  • FIG. 21 is a plan view of FIG. 20 with the case 6 omitted.
  • FIG. 22 is a front view showing the semiconductor device A2.
  • FIG. 23 is a rear view of the semiconductor device A2.
  • FIG. 24 is a right side view showing the semiconductor device A2.
  • FIG. 25 is a left side view showing the semiconductor device A2.
  • FIG. 26 is a bottom view showing the semiconductor device A2.
  • the semiconductor device A2 of this embodiment includes the support substrate 3, a plurality of first semiconductor elements 10A, a plurality of second semiconductor elements 10B, a first main terminal 41, a second main terminal 42, and a second main terminal 42 in the semiconductor device A1 of the above embodiment.
  • the configuration includes three main terminals 43, a plurality of control terminals 45, and a plurality of wires as one unit U1.
  • the plurality of units U1 are arranged adjacent to each other in the first direction x. In the illustrated example, three units U1 are lined up in the first direction x.
  • the case 6 and the heat sink 7 have larger dimensions in the first direction x than the semiconductor device A1 described above, and have been appropriately modified.
  • the plurality of units U1 are supported by a heat sink 7.
  • Positioning pins 65 are provided at appropriate locations on the plurality of cases 6.
  • the pin 65 is inserted into a through hole formed in the plate portion 71 of the heat sink 7 .
  • the semiconductor device A2 is used, for example, as an inverter for driving a three-phase AC motor.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are distributed and arranged in four columns on the first wiring part 321 to the fourth wiring part 324.
  • a plurality of (three) first semiconductor elements 10A and a plurality of (three) second semiconductor elements 10B on the first wiring part 321 and the third wiring part 323 adjacent in the first direction x are arranged in the second direction y. By arranging them alternately, it is possible to suppress interference of heat generated in the plurality (three) of the first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B.
  • the plurality (three) of first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B on the second wiring part 322 and the fourth wiring part 324 that are adjacent to each other in the first direction By arranging them alternately in the direction y, it is possible to suppress interference of heat generated in the plurality (three) of the first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B. Thereby, in the semiconductor device A2, it is possible to efficiently radiate the heat generated in the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the semiconductor device A2 is suitable for passing a large current.
  • the semiconductor device A2 includes a support substrate 3 (insulating substrate 31), a first conductive part 32A, a second conductive part 32B, a plurality of first semiconductor elements 10A, a plurality of second semiconductor elements 10B, a first main terminal 41, and a second conductive part 32A.
  • a plurality (three) of units U1 including a main terminal 42 and a third main terminal 43 are provided, and the units U1 are arranged adjacent to each other in the first direction x.
  • the semiconductor device A2 including a plurality of (three) units U1 can suitably use, for example, a three-phase AC motor as an inverter module for driving.
  • the semiconductor device A2 configured as such an inverter module, it is possible to efficiently dissipate the heat generated by the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B, and it is possible to efficiently dissipate the heat generated by the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • This is a preferable structure.
  • the plurality (three) of first semiconductor elements 10A arranged in the first wiring part 321 and the plurality (three) of first semiconductor elements 10A arranged in the second wiring part 322 are as follows. , are arranged alternately in the second direction y. According to such a configuration, in the two units U1 adjacent in the first direction x, a plurality (three) of 1 semiconductor elements 10A are arranged alternately in the second direction y. Thereby, interference of heat generated in the plurality of first semiconductor elements 10A can be suppressed.
  • the semiconductor device A2 having such a configuration is more preferable in terms of improving heat dissipation.
  • FIG. 27 and 28 show a semiconductor device according to a first modification of the second embodiment.
  • FIG. 27 is a plan view similar to FIG. 20 of the above embodiment, showing a semiconductor device A21 of this modification.
  • FIG. 28 is a plan view of FIG. 27 with the case 6 omitted.
  • the semiconductor device A21 of this modification includes the support substrate 3, a plurality of first semiconductor elements 10A, a plurality of second semiconductor elements 10B, and a first main terminal 41 in the semiconductor device A11 according to the first modification of the first embodiment.
  • the second main terminal 42, the third main terminal 43, a plurality of control terminals 45, and a plurality of wires constitute one unit U2, and the configuration includes a plurality of units U2.
  • the plurality of units U2 are arranged adjacent to each other in the first direction x. In the illustrated example, three units U2 are lined up in the first direction x.
  • the case 6 and the heat sink 7 have larger dimensions in the first direction x than the semiconductor device A1 described above, and have been appropriately modified.
  • the plurality of units U2 are supported by a heat sink 7.
  • the semiconductor device A21 is used, for example, as an inverter for driving a three-phase AC motor.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are distributed and arranged in four columns on the first wiring part 321 to the fourth wiring part 324.
  • a plurality of (three) first semiconductor elements 10A and a plurality of (three) second semiconductor elements 10B on the first wiring part 321 and the third wiring part 323 adjacent in the first direction x are arranged in the second direction y. By arranging them alternately, it is possible to suppress interference of heat generated in the plurality (three) of the first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B.
  • the plurality (three) of first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B on the second wiring part 322 and the fourth wiring part 324 that are adjacent to each other in the first direction By arranging them alternately in the direction y, it is possible to suppress interference of heat generated in the plurality (three) of the first semiconductor elements 10A and the plurality (three) of the second semiconductor elements 10B. Thereby, in the semiconductor device A21, it is possible to efficiently radiate the heat generated in the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the semiconductor device A21 is suitable for passing a large current.
  • the semiconductor device A21 includes a support substrate 3 (insulating substrate 31), a first conductive part 32A, a second conductive part 32B, a plurality of first semiconductor elements 10A, a plurality of second semiconductor elements 10B, a first main terminal 41, and a second conductive part 32A.
  • a plurality (three) of units U2 including a main terminal 42 and a third main terminal 43 are provided, and the units U2 are arranged adjacent to each other in the first direction x.
  • the semiconductor device A21 including a plurality of (three) units U2 can suitably use, for example, a three-phase AC motor as an inverter module for driving.
  • the semiconductor device A21 configured as such an inverter module, it is possible to efficiently dissipate the heat generated by the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B, and it is possible to efficiently dissipate the heat generated by the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • This is a preferable structure.
  • the semiconductor device A1 of the first embodiment and the semiconductor device A11 of the first modification according to the first embodiment it is similar to the first embodiment and the first modification. It has the following effects.
  • the semiconductor device according to the present disclosure is not limited to the embodiments described above.
  • the specific configuration of each part of the semiconductor device according to the present disclosure can be changed in design in various ways.
  • an insulating substrate having a main surface facing one side in the thickness direction; a first conductive part and a second conductive part arranged on the main surface; a plurality of first semiconductor elements mounted on the first conductive part, each having a switching function; a plurality of second semiconductor elements mounted on the second conductive part, each having a switching function; comprising a first main terminal, a second main terminal and a third main terminal, The first main terminal is electrically connected to the first conductive part and electrically connected to the plurality of first semiconductor elements via the first conductive part, The second main terminal is electrically connected to the plurality of second semiconductor elements, The third main terminal is electrically connected to the second conductive part and to both the plurality of first semiconductor elements and the plurality of second semiconductor elements via the second conductive part, The first conductive part has a first wiring part and a second wiring part that are spaced apart from each other on one side and the other side in a first direction perpendicular to the thickness direction, The second conductive part is arranged between the first wiring part
  • a plurality of the plurality of first semiconductor elements are arranged in each of the first wiring part and the second wiring part along a second direction perpendicular to both the thickness direction and the first direction
  • a plurality of the plurality of second semiconductor elements are arranged along the second direction in each of the third wiring part and the fourth wiring part
  • the plurality of first semiconductor elements arranged in the first wiring part and the plurality of second semiconductor elements arranged in the third wiring part are arranged alternately in the second direction
  • a semiconductor device, wherein the plurality of first semiconductor elements arranged in the second wiring part and the plurality of second semiconductor elements arranged in the fourth wiring part are arranged alternately in the second direction. Appendix 2.
  • the plurality of first semiconductor elements arranged in the first wiring part and the plurality of second semiconductor elements arranged in the third wiring part do not overlap when viewed in the first direction.
  • the semiconductor device described. Appendix 3.
  • the plurality of first semiconductor elements arranged in the second wiring part and the plurality of second semiconductor elements arranged in the fourth wiring part do not overlap when viewed in the first direction, 2.
  • the semiconductor device according to 2. Appendix 4.
  • Supplementary note, wherein the plurality of first semiconductor elements arranged in the first wiring part and the plurality of first semiconductor elements arranged in the second wiring part are arranged alternately in the second direction. 4.
  • the first main terminal and the second main terminal are arranged on one side in the second direction with respect to the first conductive part and the second conductive part, 5.
  • the first wiring section has a first end located on the other side in the second direction
  • the second wiring part has a second end located on the other side in the second direction
  • the semiconductor device according to appendix 5 wherein the first end and the second end are electrically connected.
  • Appendix 7 The semiconductor device according to appendix 6, wherein the first conductive part has a first communication part connected to both the first end and the second end.
  • the third wiring section has a third end located on the other side in the second direction
  • the fourth wiring section has a fourth end located on the other side in the second direction, 8.
  • Appendix 9. The semiconductor device according to appendix 8, wherein the second conductive part has a second communication part connected to both the third end part and the fourth end part.
  • Appendix 10. The semiconductor device according to appendix 9, wherein the third main terminal is electrically connected to the second communication portion.
  • At least one first conductive member that connects the plurality of first semiconductor elements arranged in the first wiring part and the third wiring part,
  • Each of the at least one first conductive member has a first part joined to the first semiconductor element and a second part joined to the third wiring part, Supplementary Notes 1 to 11, wherein at least one of the second portions of the at least one first conductive member is disposed between the second semiconductor elements adjacent in the second direction on the third wiring portion.
  • each of the plurality of control terminals is arranged on the main surface and extends on one side in the thickness direction.
  • Appendix 15. The insulating substrate, the first conductive part, the second conductive part, the plurality of first semiconductor elements, the plurality of second semiconductor elements, the first main terminal, the second main terminal, and the third main terminal. Equipped with multiple units consisting of 15.
  • Appendix 16. further comprising a heat sink disposed on the other side in the thickness direction with respect to the insulating substrate of each of the plurality of units, The semiconductor device according to appendix 15, wherein the plurality of units are supported by the heat sink.

Landscapes

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Abstract

半導体装置は、複数の第１半導体素子が搭載される第１導電部を有し、当該第１導電部は、第１方向に離隔した第１配線部および第２配線部を含む。複数の第２半導体素子が搭載される第２導電部は、前記第１方向において前記第１配線部と前記第２配線部との間に配置され、且つ前記第１方向に離隔した第３配線部および第４配線部を含む。前記第１配線部に配置された複数の第１半導体素子と前記第３配線部に配置された複数の第２半導体素子とは、第２方向において互い違いに配置されている。前記第３配線部に配置された複数の第１半導体素子と前記第４配線部に配置された複数の第２半導体素子とは、前記第２方向において互い違いに配置されている。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、ＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子を搭載した半導体装置が広く知られている。特許文献１には、ＭＯＳＦＥＴなどの複数のスイッチング素子を搭載した半導体装置の一例が開示されている。当該半導体装置では、電気絶縁部材からなる絶縁基板の上に、銅箔などの金属薄膜から構成された金属層が配置されている。複数のスイッチング素子は、当該金属層に、はんだなどの導電性の接合層を介して導通接合されている。近年では、大電流を流すことが可能な半導体装置の要請が高まっている。当該半導体装置は、スイッチング素子の数を増やす等により、大電流を流すことへの対応が容易である。
　特許文献１に開示された半導体装置において、複数のスイッチング素子は、同文献の図３に示すように、絶縁基板の厚さ方向に直交する方向（第２方向ｘ２）に並んで配列されている。また、複数のスイッチング素子は、平面視において上記第２方向ｘ２に直交する第１方向ｘ１に間隔を隔てて２列に配列されている。各列の複数のスイッチング素子は、第２方向ｘ２において比較的狭い間隔で並んでいる。また、１列目の複数のスイッチング素子と２列目の複数のスイッチング素子とは、第２方向ｘ２における位置が揃っており、第１方向ｘ１に見て、１列目のスイッチング素子と２列目のスイッチング素子とは、ほぼ全体が重なる。
　上記半導体装置の使用時には、複数のスイッチング素子から熱が発生する。スイッチング素子の数を増やすことで大電流を流すことが可能であるが、その反面、複数のスイッチング素子での発熱量が増大する。また、上記のように配列された複数のスイッチング素子においては、当該複数のスイッチング素子で発生した熱の干渉によっても温度上昇を招きやすい。このことは、半導体装置に大電流を流すことの妨げとなる。
特開２０１８－１８２３３０号公報
　本開示は、従来よりも改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記した事情に鑑み、複数の半導体素子で発生した熱を効率よく放熱し、大電流を流すのに適した半導体装置を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、厚さ方向の一方側を向く主面を有する絶縁基板と、前記主面上に配置された第１導電部および第２導電部と、前記第１導電部に搭載され、各々がスイッチング機能を有する複数の第１半導体素子と、前記第２導電部に搭載され、各々がスイッチング機能を有する複数の第２半導体素子と、第１主端子、第２主端子および第３主端子と、を備える。前記第１主端子は、前記第１導電部に導通し、且つ前記第１導電部を介して前記複数の第１半導体素子に電気的に接続される。前記第２主端子は、前記複数の第２半導体素子に電気的に接続される。前記第３主端子は、前記第２導電部に導通し、且つ前記第２導電部を介して前記複数の第１半導体素子および前記複数の第２半導体素子の両方に電気的に接続される。前記第１導電部は、前記厚さ方向に直交する第１方向の一方側および他方側に離隔して配置された第１配線部および第２配線部を有する。前記第２導電部は、前記第１方向において前記第１配線部と前記第２配線部との間に配置され、且つ前記第１方向の一方側および他方側に離隔する第３配線部および第４配線部を有する。前記複数の第１半導体素子は、前記第１配線部および前記第２配線部それぞれにおいて、前記厚さ方向および前記第１方向の双方に直交する第２方向に沿って複数ずつ配置されている。前記複数の第２半導体素子は、前記第３配線部および前記第４配線部それぞれにおいて、前記第２方向に沿って複数ずつ配置されている。前記第１配線部に配置された複数の前記第１半導体素子と前記第３配線部に配置された複数の第２半導体素子とは、前記第２方向において互い違いに配置されている。前記第２配線部に配置された複数の前記第１半導体素子と前記第４配線部に配置された複数の第２半導体素子とは、前記第２方向において互い違いに配置されている。
　上記構成によれば、半導体装置に関し、複数の半導体素子で発生した熱を効率よく放熱することが可能である。
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置を示す斜視図である。 図２は、本開示の第１実施形態に係る半導体装置を示す平面図である。 図３は、図２の平面図において、蓋および封止部を省略した図である。 図４は、図３の平面図において、ケースを省略した図である。 図５は、図４の平面図において、ヒートシンクと第１ないし第３主端子を省略した拡大図である。 図６は、本開示の第１実施形態に係る半導体装置を示す正面図である。 図７は、本開示の第１実施形態に係る半導体装置を示す背面図である。 図８は、本開示の第１実施形態に係る半導体装置を示す右側面図である。 図９は、本開示の第１実施形態に係る半導体装置を示す左側面図である。 図１０は、本開示の第１実施形態に係る半導体装置を示す底面図である。 図１１は、図３のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図３のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図３のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、図３のＸＩＶ－ＸＩＶ線に沿う断面図である。 図１５は、図３のＸＶ－ＸＶ線に沿う断面図である。 図１６は、第１実施形態の第１変形例に係る半導体装置を示す、図４と同様の平面図である。 図１７は、図１６の平面図において、ヒートシンクと第１ないし第３主端子を省略した拡大図である。 図１８は、本開示の第２実施形態に係る半導体装置を示す斜視図である。 図１９は、本開示の第２実施形態に係る半導体装置を示す平面図である。 図２０は、図１９の平面図において、蓋および封止部を省略した図である。 図２１は、図２０の平面図において、ケースを省略した図である。 図２２は、本開示の第２実施形態に係る半導体装置を示す正面図である。 図２３は、本開示の第２実施形態に係る半導体装置を示す背面図である。 図２４は、本開示の第２実施形態に係る半導体装置を示す右側面図である。 図２５は、本開示の第２実施形態に係る半導体装置を示す左側面図である。 図２６は、本開示の第２実施形態に係る半導体装置を示す底面図である。 図２７は、第２実施形態の第１変形例に係る半導体装置を示す、図２０と同様の平面図である。 図２７の平面図において、ケースを省略した図である。
　以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
　本開示における「第１」、「第２」、「第３」等の用語は、単に識別のために用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。また、本開示において「ある面Ａが方向Ｂ（の一方側または他方側）を向く」とは、面Ａの方向Ｂに対する角度が９０°である場合に限定されず、面Ａが方向Ｂに対して傾いている場合を含む。
　第１実施形態：
　図１～図１５は、本開示の第１実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ１は、複数の第１半導体素子１０Ａ、複数の第２半導体素子１０Ｂ、支持基板３、第１主端子４１、第２主端子４２、第３主端子４３、複数の制御端子４５、および複数ずつのワイヤ５１，５２，５３，５４、５５１，５５２，５６１，５６２を備える。半導体装置Ａ１では、ケース６、ヒートシンク７、封止部８１および蓋８２をさらに備える。
　図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す平面図である。図３は、半導体装置Ａ１を示す平面図であり、理解の便宜上、蓋８２および封止部８１を省略している。図４は、半導体装置Ａ１を示す平面図であり、図３の平面図からケース６を省略した図である。図５は、図４の平面図からヒートシンク７と第１主端子４１、第２主端子４２および第３主端子４３とを省略した拡大図である。図６は、半導体装置Ａ１を示す正面図である。図７は、半導体装置Ａ１を示す背面図である。図８は、半導体装置Ａ１を示す右側面図である。図９は、半導体装置Ａ１を示す左側面図である。図１０は、半導体装置Ａ１を示す底面図である。図１１は、図３のＸＩ－ＸＩ線に沿う断面図である。図１２は、図３のＸＩＩ－ＸＩＩ線に沿う断面図である。図１３は、図３のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。図１４は、図３のＸＩＶ－ＸＩＶ線に沿う断面図である。図１５は、図３のＸＶ－ＸＶ線に沿う断面図である。
　半導体装置Ａ１の説明においては、支持基板３の厚さ方向は、「厚さ方向」の一例であり、「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する１つの方向は、「第１方向」の一例であり、「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向は、「第２方向」の一例であり、「第２方向ｙ」と呼ぶ。
　複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂはそれぞれ、半導体装置Ａ１の機能中枢となる電子部品である。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂの構成材料は、たとえばＳｉＣ（炭化ケイ素）を主とする半導体材料である。この半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＮ（窒化ガリウム）あるいはＣ（ダイヤモンド）などであってもよい。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂは、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング機能を有するパワー半導体チップである。本実施形態においては、第１半導体素子１０Ａおよび第２半導体素子１０ＢがＭＯＳＦＥＴである場合を示すが、これに限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）などの他のトランジスタであってもよい。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂは、いずれも同一素子である。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂは、たとえばｎチャネル型のＭＯＳＦＥＴであるが、ｐチャネル型のＭＯＳＦＥＴであってもよい。
　第１半導体素子１０Ａおよび第２半導体素子１０Ｂはそれぞれ、図１１～図１３に示すように、素子主面１０１および素子裏面１０２を有する。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂにおいて、素子主面１０１と素子裏面１０２とは厚さ方向ｚに離隔する。素子主面１０１は、厚さ方向ｚのｚ１側を向き、素子裏面１０２は、厚さ方向ｚのｚ２側を向く。
　本実施形態では、半導体装置Ａ１は、６個の第１半導体素子１０Ａと６個の第２半導体素子１０Ｂとを備えているが、第１半導体素子１０Ａの数および第２半導体素子１０Ｂの数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて適宜変更される。図３～図５に示した例では、第１半導体素子１０Ａおよび第２半導体素子１０Ｂがそれぞれ６個ずつ配置される。第１半導体素子１０Ａおよび第２半導体素子１０Ｂの数は、それぞれ４個または５個でもよく、それぞれ７個以上でもよい。第１半導体素子１０Ａの数と第２半導体素子１０Ｂの数とは、等しくてもよく、異なってもよい。第１半導体素子１０Ａおよび第２半導体素子１０Ｂの数は、半導体装置Ａ１が取り扱う電流容量によって決定される。
　半導体装置Ａ１は、たとえばハーフブリッジ型のスイッチング回路として構成される。この場合、複数の第１半導体素子１０Ａは、半導体装置Ａ１の上アーム回路を構成し、複数の第２半導体素子１０Ｂは、下アーム回路を構成する。上アーム回路において、複数の第１半導体素子１０Ａは互いに並列に接続され、下アーム回路において、第１半導体素子１０Ａは互いに並列に接続され、下アーム回路において、複数の第２半導体素子１０Ｂは互いに並列に接続される。各第１半導体素子１０Ａと各第２半導体素子１０Ｂとは、直列に接続され、ブリッジ層を構成する。
　複数の第１半導体素子１０Ａはそれぞれ、図３～図５および図１１などに示すように、後述の支持基板３の第１導電部３２Ａに搭載されている。各第１半導体素子１０Ａは、導電性接合材１９を介して、第１導電部３２Ａに導通接合されている。各第１半導体素子１０Ａは、第１導電部３２Ａに接合された際、素子裏面１０２が第１導電部３２Ａに対向する。なお、本実施形態とは異なり、複数の第１半導体素子１０Ａは、ＤＢＣ基板等の一部とは異なる金属部材に搭載されていてもよい。この場合、当該金属部材が「第１導電部」に相当する。この金属部材は、たとえばＤＢＣ基板等に支持されていてもよい。
　複数の第２半導体素子１０Ｂはそれぞれ、図３～図５、図１１および図１２などに示すように、後述の支持基板３の第２導電部３２Ｂに搭載されている。各第２半導体素子１０Ｂは、導電性接合材１９を介して、第２導電部３２Ｂに導通接合されている。各第２半導体素子１０Ｂは、第２導電部３２Ｂに接合された際、素子裏面１０２が第２導電部３２Ｂに対向する。なお、本実施形態とは異なり、複数の第２半導体素子１０Ｂは、ＤＢＣ基板等の一部とは異なる金属部材に搭載されていてもよい。この場合、当該金属部材が「第２導電部」に相当する。この金属部材は、たとえばＤＢＣ基板等に支持されていてもよい。
　複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂはそれぞれ、第１主面電極１１、第２主面電極１２、第３主面電極１３および裏面電極１５を有する。以下で説明する第１主面電極１１、第２主面電極１２、第３主面電極１３および裏面電極１５の構成は、各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂにおいて共通する。第１主面電極１１、第２主面電極１２および第３主面電極１３は、素子主面１０１に設けられている。第１主面電極１１、第２主面電極１２および第３主面電極１３は、図示しない絶縁膜により絶縁されている。裏面電極１５は、素子裏面１０２に設けられている。
　第１主面電極１１は、たとえばゲート電極であって、第１半導体素子１０Ａ（第２半導体素子１０Ｂ）を駆動させるための駆動信号（たとえばゲート電圧）が入力される。第１半導体素子１０Ａ（第２半導体素子１０Ｂ）において、第２主面電極１２は、たとえばソース電極であって、ソース電流が流れる。第３主面電極１３は、たとえばソースセンス電極であって、ソース電流が流れる。本実施形態の第３主面電極１３は、厚さ方向ｚに見て、分離した２つの領域により構成される。裏面電極１５は、たとえばドレイン電極であって、ドレイン電流が流れる。裏面電極１５は、素子裏面１０２の全域（あるいは略全域）を覆っている。裏面電極１５は、たとえばＡｇ（銀）めっきにより構成される。
　各第１半導体素子１０Ａ（各第２半導体素子１０Ｂ）は、第１主面電極１１（ゲート電極）に駆動信号（ゲート電圧）が入力されると、この駆動信号に応じて、導通状態と遮断状態とが切り替わる。導通状態では、裏面電極１５（ドレイン電極）から第２主面電極１２（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。つまり、各第１半導体素子１０Ａ（各第２半導体素子１０Ｂ）は、スイッチング動作を行う。半導体装置Ａ１は、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂのスイッチング機能により、第１主端子４１と第２主端子４２との間に入力される直流電圧をたとえば交流電圧に変換して、第３主端子４３から交流電圧を出力する。
　半導体装置Ａ１では、図３～図５などに示すように、サーミスタ１７を備える。サーミスタ１７は、温度検出用センサとして用いられる。なお、サーミスタ１７の他に、たとえば感温ダイオード等を備える構成であってもよいし、サーミスタ１７等を備えない構成であってもよい。
　支持基板３は、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂを支持する。支持基板３の具体的構成は何ら限定されず、たとえばＤＢＣ（Direct Bonded Copper）基板またはＡＭＢ（Active Metal Brazing）基板で構成される。支持基板３は、絶縁基板３１、支持導体３２および裏面金属層３３を含む。支持基板３のｚ方向の寸法は、たとえば０．４ｍｍ以上３．０ｍｍ以下である。
　絶縁基板３１は、たとえば熱伝導性の優れたセラミックスである。このようなセラミックスとしては、たとえばＳｉＮ（窒化ケイ素）がある。絶縁基板３１は、セラミックスに限定されず、絶縁樹脂シートなどであってもよい。絶縁基板３１は、たとえば平面視矩形状である。図１１～図１５に示すように、絶縁基板３１は、主面３１１および裏面３１２を有する。主面３１１と裏面３１２とは厚さ方向ｚに離隔する。主面３１１は、厚さ方向ｚのｚ１側を向き、裏面３１２は、厚さ方向ｚのｚ２側を向く。絶縁基板３１の厚さ方向ｚの寸法は特に限定されず、たとえば０．０５ｍｍ以上１．０ｍｍ以下である。
　図３～図５などに示すように、支持導体３２は、第１導電部３２Ａ、第２導電部３２Ｂおよび第３導電部３２Ｃを含む。本実施形態では、支持導体３２は、第１ゲート部３２６Ａ、第２ゲート部３２６Ｂ、第１検出部３２７Ａ、第２検出部３２７Ｂおよびサーミスタ搭載部３２８をさらに備える。支持導体３２の各部は、絶縁基板３１の主面３１１上に配置されている。支持導体３２の構成材料は、たとえばＣｕ（銅）を含む。当該構成材料はＣｕ（銅）以外のたとえばＡｌ（アルミニウム）を含んでいてもよい。支持導体３２の厚さ方向ｚの寸法は特に限定されず、たとえば０．１ｍｍ以上１．５ｍｍ以下である。
　第１導電部３２Ａは、複数の第１半導体素子１０Ａを支持する。図１１に示すように、第１導電部３２Ａは、支持面３２０Ａを有する。支持面３２０Ａは、厚さ方向ｚのｚ１側を向く平面である。第１導電部３２Ａの支持面３２０Ａには、導電性接合材１９を介して複数の第１半導体素子１０Ａがそれぞれ接合されている。導電性接合材１９の構成材料は特に限定されず、たとえばはんだ、金属ペースト材、あるいは、焼結金属などである。
　第１導電部３２Ａは、図４、図５に示すように、第１配線部３２１、第２配線部３２２および第１連絡部３２５Ａを有する。第１配線部３２１および第２配線部３２２は、第１方向ｘのｘ１側および第１方向ｘのｘ２側に互いに離隔し、各々が第２方向ｙに延びている。本実施形態において、第１配線部３２１は、絶縁基板３１上において第１方向ｘのｘ１側の端に位置し、第２配線部３２２は、絶縁基板３１上において第１方向ｘのｘ２側の端に位置する。
　複数の第１半導体素子１０Ａは、第１配線部３２１および第２配線部３２２それぞれに複数ずつ配置されている。図示した例では、第１配線部３２１および第２配線部３２２それぞれに第１半導体素子１０Ａが３個ずつ配置されている。第１配線部３２１に配置された３個の第１半導体素子１０Ａは、第２方向ｙに沿って間隔を隔てて配置されている。第１配線部３２１上において第２方向ｙに隣り合う第１半導体素子１０Ａの間隔は、第１半導体素子１０Ａの第２方向ｙの長さよりも大である。第２配線部３２２に配置された３個の第１半導体素子１０Ａも同様に、第２方向ｙに沿って間隔を隔てて配置されている。第２配線部３２２上において第２方向ｙに隣り合う第１半導体素子１０Ａの間隔は、第１半導体素子１０Ａの第２方向ｙの長さよりも大である。
　第１配線部３２１は、第１端部３２１ａを有する。第１端部３２１ａは、第１配線部３２１において第２方向ｙのｙ２側に位置する。第２配線部３２２は、第２端部３２２ａを有する。第２端部３２２ａは、第２配線部３２２において第２方向ｙのｙ２側に位置する。第１連絡部３２５Ａは、第１端部３２１ａおよび第２端部３２２ａの双方につながる。第１連絡部３２５Ａは、絶縁基板３１上において第２方向ｙのｙ２側寄りに位置する。図示した例では、第１連絡部３２５Ａは、概略Ｕ字状である。
　第２導電部３２Ｂは、複数の第２半導体素子１０Ｂを支持する。図１２、図１３に示すように、第２導電部３２Ｂは、支持面３２０Ｂを有する。支持面３２０Ｂは、厚さ方向ｚのｚ１側を向く平面である。第２導電部３２Ｂの支持面３２０Ｂには、導電性接合材１９を介して複数の第２半導体素子１０Ｂがそれぞれ接合されている。
　第２導電部３２Ｂは、図４、図５に示すように、第３配線部３２３、第４配線部３２４および第２連絡部３２５Ｂを有する。第３配線部３２３および第４配線部３２４は、第１方向ｘのｘ１側および第１方向ｘのｘ２側に互いに離隔し、各々が第２方向ｙに延びている。第３配線部３２３および第４配線部３２４は、第１方向ｘにおいて、第１配線部３２１と第２配線部３２２との間に配置されている。
　複数の第２半導体素子１０Ｂは、第３配線部３２３および第４配線部３２４それぞれに複数ずつ配置されている。図示した例では、第３配線部３２３および第２配線部３２２それぞれに第２半導体素子１０Ｂが３個ずつ配置されている。第３配線部３２３に配置された３個の第２半導体素子１０Ｂは、第２方向ｙに沿って間隔を隔てて配置されている。第３配線部３２３上において第２方向ｙに隣り合う第２半導体素子１０Ｂの間隔は、第２半導体素子１０Ｂの第２方向ｙの長さよりも大である。第４配線部３２４に配置された３個の第２半導体素子１０Ｂも同様に、第２方向ｙに沿って間隔を隔てて配置されている。第４配線部３２４上において第２方向ｙに隣り合う第２半導体素子１０Ｂの間隔は、第２半導体素子１０Ｂの第２方向ｙの長さよりも大である。
　第３配線部３２３は、第３端部３２３ａを有する。第３端部３２３ａは、第３配線部３２３において第２方向ｙのｙ２側に位置する。第４配線部３２４は、第４端部３２４ａを有する。第４端部３２４ａは、第４配線部３２４において第２方向ｙのｙ２側に位置する。第２連絡部３２５Ｂは、第３端部３２３ａおよび第４端部３２４ａの双方につながる。第２連絡部３２５Ｂは、絶縁基板３１上において第２方向ｙのｙ２側寄りに位置する。
　本実施形態では、第１配線部３２１に配置された複数（３個）の第１半導体素子１０Ａと、第３配線部３２３に配置された複数（３個）の第２半導体素子１０Ｂとは、第２方向ｙにおいて互い違いに配置されている。本開示において、「互い違いに配置される」とは、第１配線部３２１上の複数の第１半導体素子１０Ａと第３配線部３２３上の複数の第２半導体素子１０Ｂを、第２方向ｙおける位置を意図的に揃えずに、ずらして配置された態様を意味し、以降の説明でも同様である。ここで、第１配線部３２１上の第１半導体素子１０Ａと第３配線部３２３上の第２半導体素子１０Ｂとは、第１方向ｘに見て一部が重なっていてもよい。図示された例では、第１配線部３２１に配置された複数の第１半導体素子１０Ａおよび第３配線部３２３に配置された複数の第２半導体素子１０Ｂのうち、１個の第１半導体素子１０Ａと１個の第２半導体素子１０Ｂとが第１方向ｘに見て一部重なっている。
　第２配線部３２２に配置された複数（３個）の第１半導体素子１０Ａと、第４配線部３２４に配置された複数（３個）の第２半導体素子１０Ｂとは、第２方向ｙにおいて互い違いに配置されている。第２配線部３２２上の第１半導体素子１０Ａと第４配線部３２４上の第２半導体素子１０Ｂとは、第１方向ｘに見て一部が重なっていてもよい。図示された例では、第２配線部３２２に配置された複数の第１半導体素子１０Ａと第４配線部３２４に配置された複数の第２半導体素子１０Ｂとは、第１方向ｘに見て重ならない。
　半導体装置Ａ１においてはまた、第１配線部３２１に配置された複数（３個）の第１半導体素子１０Ａと、第２配線部３２２に配置された複数（３個）の第１半導体素子１０Ａとは、第２方向ｙにおいて互い違いに配置されている。第１配線部３２１上の第１半導体素子１０Ａと第２配線部３２２上の第１半導体素子１０Ａとは、第１方向ｘに見て一部が重なっていてもよい。図示された例では、第１配線部３２１に配置された複数の第１半導体素子１０Ａおよび第２配線部３２２に配置された複数の第１半導体素子１０Ａのうち、第１配線部３２１上の１個の第１半導体素子１０Ａと第２配線部３２２上の１個の第１半導体素子１０Ａとが、第１方向ｘに見て一部重なっている。
　第３導電部３２Ｃは、図４、図５に示すように、少なくとも一部が第１方向ｘにおいて第３配線部３２３と第４配線部３２４との間に配置されている。第３導電部３２Ｃは、第２方向ｙに延びている。上記の第１導電部３２Ａ、第２導電部３２Ｂおよび第３導電部３２Ｃは、複数のワイヤ５１，５２，５３，５４とともに、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂによってスイッチングされる主回路電流の経路を構成する。
　第１ゲート部３２６Ａは、図５に示すように、複数の第１半導体素子１０Ａの第１主面電極１１に導通している。第１ゲート部３２６Ａは、複数の領域に配置されている。図示した例では、第１ゲート部３２６Ａは、第１配線部３２１と第３配線部３２３との間、第２配線部３２２と第４配線部３２４との間、および第３導電部３２Ｃと第２連絡部３２５Ｂとの間に配置されている。
　第１検出部３２７Ａは、複数の第１半導体素子１０Ａの第３主面電極１３に導通している。第１検出部３２７Ａは、複数の領域に配置されている。図示した例では、第１検出部３２７Ａは、第１配線部３２１と第３配線部３２３との間、第２配線部３２２と第４配線部３２４との間、および第３導電部３２Ｃと第２連絡部３２５Ｂとの間に配置されている。
　第２ゲート部３２６Ｂは、複数の第２半導体素子１０Ｂの第１主面電極１１に導通している。図示した例では、第２ゲート部３２６Ｂは、第３導電部３２Ｃと第４配線部３２４との間に配置されており、第２方向ｙに延びている。
　第２検出部３２７Ｂは、複数の第２半導体素子１０Ｂの第３主面電極１３に導通している。図示した例では、第２検出部３２７Ｂは、第３導電部３２Ｃと第４配線部３２４との間に配置されており、第２方向ｙに延びている。
　サーミスタ搭載部３２８は、図５に示すように、対をなして設けられている。一対のサーミスタ搭載部３２８は、第２方向ｙにおいて互いに離隔し、かつサーミスタ１７を搭載している。一対のサーミスタ搭載部３２８は、絶縁基板３１の隅の近傍に位置する。
　裏面金属層３３は、絶縁基板３１の裏面３１２に形成されている。裏面金属層３３の構成材料は、支持導体３２の構成材料と同じである。裏面金属層３３は、底面３３２を有する。底面３３２は、厚さ方向ｚのｚ２側を向く平面である。底面３３２には、後述するヒートシンク７が取り付けられている。
　第１主端子４１、第２主端子４２および第３主端子４３は、図１～図４等に示すように、半導体装置Ａ１に設けられた外部接続端子である。第１主端子４１、第２主端子４２および第３主端子４３はそれぞれ、板状の金属板からなる。この金属板は、たとえばＣｕ（銅）またはＣｕ（銅）合金を含む。当該金属板の厚さは特に限定されず、たとえば１．０ｍｍ程度である。
　第１主端子４１および第２主端子４２は、半導体装置Ａ１の外部に配置された直流電源に接続される。第１主端子４１および第２主端子４２には、電力変換対象となる直流電圧が入力される。第１主端子４１は正極（Ｐ端子）であり、第２主端子４２は負極（Ｎ端子）である。第１主端子４１および第２主端子４２は、支持導体３２（第１導電部３２Ａおよび第２導電部３２Ｂ）に対して、第２方向ｙのｙ１側に配置されている。第１主端子４１および第２主端子４２は、ケース６に支持されている。
　図３、図４、図１１、図１３に示すように、第１主端子４１は、外部接続部４１１、内部接続部４１２および中間部４１３を有する。外部接続部４１１は、半導体装置Ａ１から露出し、かつ厚さ方向ｚに対して直交する平板状である。外部接続部４１１には、直流電源のケーブルなどが接続される。外部接続部４１１は、ケース６に支持されている。外部接続部４１１には、厚さ方向ｚに貫通する接続孔４１１ａが設けられている。接続孔４１１ａには、ボルトなどの締結部材が挿入される。外部接続部４１１の厚さ方向ｚのｚ２側には、ナット４１９が固定されている。ナット４１９は、接続孔４１１ａに対応して配置されており、接続孔４１１ａに挿入されたボルトなどの締結部材は、ナット４１９にはめ合う。なお、外部接続部４１１の表面にニッケル（Ｎｉ）めっきを施してもよい。
　内部接続部４１２は、第１導電部３２Ａに導通している。図示した例では、内部接続部４１２は、第１導電部３２Ａの第１配線部３２１および第２配線部３２２それぞれに導通接合される櫛歯状である。半導体装置Ａ１では、内部接続部４１２は、４個の歯を有する。複数の歯は、厚さ方向ｚに曲げ加工されている。このため、複数の歯は、第１方向ｘに見て鉤状となっている。内部接続部４１２の２個の歯は、第１配線部３２１の第２方向ｙのｙ１側の端部に導通接合され、内部接続部４１２の他の２個の歯は、第２配線部３２２の第２方向ｙのｙ１側の端部に導通接合される。導通接合の手法は何ら限定されず、超音波接合、レーザ接合、溶接等の手法、あるいははんだ、金属ペースト、銀焼結体等を用いた手法、等が適宜採用される。中間部４１３は、外部接続部４１１と内部接続部４１２とを相互に連結している。中間部４１３は、第１方向ｘに対する横断面がＬ字状である。
　第１主端子４１は、第１導電部３２Ａに導通し、且つ第１導電部３２Ａを介して、各第１半導体素子１０Ａの裏面電極１５（ドレイン電極）に導通する。
　図３、図４、図１１、図１２に示すように、第２主端子４２は、外部接続部４２１、内部接続部４２２および中間部４２３を有する。外部接続部４２１は、半導体装置Ａ１から露出し、かつ厚さ方向ｚに対して直交する平板状である。外部接続部４２１には、直流電源のケーブルなどが接続される。外部接続部４２１は、ケース６に支持されている。外部接続部４２１は、第１主端子４１の外部接続部４１１に対して、第１方向ｘのｘ１側に配置されている。外部接続部４２１には、厚さ方向ｚに貫通する接続孔４２１ａが設けられている。外部接続部４２１には、ボルトなどの締結部材が挿入される。外部接続部４２１の厚さ方向ｚのｚ２側には、ナット４２９が固定されている。ナット４２９は、接続孔４２１ａに対応して配置されており、接続孔４２１ａに挿入されたボルトなどの締結部材は、ナット４２９にはめ合う。なお、外部接続部４２１の表面にニッケルめっきを施してもよい。
　内部接続部４２２は、第３導電部３２Ｃに導通している。図示した例では、内部接続部４２２は、第３導電部３２Ｃに導通接合される櫛歯状である。半導体装置Ａ１では、内部接続部４２２は、４個の歯を有し、これら複数の歯が第１方向ｘに沿って配列されている。複数の歯は、厚さ方向ｚに曲げ加工されている。このため、複数の歯は、第１方向ｘに見て鉤状となっている。内部接続部４１２の複数の歯は、第３導電部３２Ｃの第２方向ｙのｙ１側の端部に導通接合される。導通接合の手法は何ら限定されず、超音波接合、レーザ接合、溶接等の手法、あるいははんだ、金属ペースト、銀焼結体等を用いた手法、等が適宜採用される。中間部４２３は、外部接続部４２１と内部接続部４２２とを相互に連結している。中間部４２３は、第１方向ｘに対する横断面がＬ字状である。
　図５に示すように、第３導電部３２Ｃと各第２半導体素子１０Ｂの第２主面電極１２とは、後述するワイヤ５３を介して導通している。第２主端子４２は、第３導電部３２Ｃに導通し、且つ第３導電部３２Ｃを介して、各第２半導体素子１０Ｂの第２主面電極１２（ソース電極）に導通する。
　第３主端子４３は、半導体装置Ａ１の外部に配置された電力供給対象に接続される。第３主端子４３から、第１半導体素子１０Ａおよび第２半導体素子１０Ｂにより電力変換された交流電圧が出力される。第３主端子４３は、支持導体３２（第１導電部３２Ａおよび第２導電部３２Ｂ）に対して、第２方向ｙのｙ２側に配置されている。第３主端子４３は、ケース６に支持されている。
　図３、図４、図１２、図１３に示すように、第３主端子４３は、外部接続部４３１、内部接続部４３２および中間部４３３を有する。外部接続部４３１は、半導体装置Ａ１から露出し、かつ厚さ方向ｚに対して直交する平板状である。外部接続部４３１には、電力供給対象に導通するケーブルなどが接続される。外部接続部４３１には、厚さ方向ｚに貫通する接続孔４３１ａが設けられている。接続孔４１１ａには、ボルトなどの締結部材が挿入される。なお、外部接続部４３１の表面にニッケルめっきを施してもよい。
　内部接続部４３２は、第２導電部３２Ｂに導通している。図示した例では、内部接続部４３２は、第２導電部３２Ｂの第２連絡部３２５Ｂに導通接合される櫛歯状である。半導体装置Ａ１では、内部接続部４３２は、４個の歯を有し、これら複数の歯が第１方向ｘに沿って配列されている。複数の歯は、厚さ方向ｚに曲げ加工されている。このため、複数の歯は、第１方向ｘに見て鉤状となっている。内部接続部４３２の複数の歯は、第２導電部３２Ｂの第２連絡部３２５Ｂに導通接合され。導通接合の手法は何ら限定されず、超音波接合、レーザ接合、溶接等の手法、あるいははんだ、金属ペースト、銀焼結体等を用いた手法、等が適宜採用される。中間部４３３は、外部接続部４３１と内部接続部４３２とを相互に連結している。中間部４３３は、外部接続部４３１とつながって一連に延びており、厚さ方向ｚに対して直交する平板状である。中間部４３３は、ケース６に支持されている。
　第３主端子４３は、第２導電部３２Ｂに導通し、且つ第２導電部３２Ｂを介して、各第２半導体素子１０Ｂの裏面電極１５（ドレイン電極）に導通する。
　複数の制御端子４５はそれぞれ、各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂの駆動を制御するためのピン状の端子である。複数の制御端子４５はそれぞれ、たとえばプレスフィット端子である。複数の制御端子４５各々は、絶縁基板３１の主面３１１上に配置されており、厚さ方向ｚのｚ１側に延びている。複数の制御端子４５は、複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｃを含む。複数の第１制御端子４６Ａ～４６Ｅは、各第１半導体素子１０Ａの制御などに用いられる。複数の第２制御端子４７Ａ～４７Ｃは、各第２半導体素子１０Ｂの制御などに用いられる。
　複数の第１制御端子４６Ａ～４６Ｅは、支持基板３（支持導体３２）に支持されている。複数の第１制御端子４６Ａ～４６Ｅは、支持基板３上において、第２方向ｙのｙ２側寄りに配置されている。
　第１制御端子４６Ａは、複数の第１半導体素子１０Ａの駆動信号入力用の端子（ゲート端子）である。第１制御端子４６Ａには、複数の第１半導体素子１０Ａを駆動させるための駆動信号が入力される（たとえばゲート電圧が印加される）。第１制御端子４６Ａは、第１ゲート部３２６Ａに支持されている。
　第１制御端子４６Ｂは、複数の第１半導体素子１０Ａのソース信号検出用の端子（ソースセンス端子）である。第１制御端子４６Ｂから、複数の第１半導体素子１０Ａの各第２主面電極１２（ソース電極）に印加される電圧（ソース電流に対応した電圧）が検出される。第１制御端子４６Ｂは、第１検出部３２７Ａに支持されている。
　第１制御端子４６Ｃは、複数の第１半導体素子１０Ａのドレイン電圧検出用の端子（ドレインセンス端子）である。第１制御端子４６Ｃから、複数の第１半導体素子１０Ａの各裏面電極１５（ドレイン電極）に印加される電圧（ドレイン電流に対応した電圧）が検出される。第１制御端子４６Ｃは、第１導電部３２Ａ（第１配線部３２１の第１端部３２１ａ）に支持されている。
　第１制御端子４６Ｄおよび第１制御端子４６Ｅは、サーミスタ１７に導通する端子である。第１制御端子４６Ｄおよび第１制御端子４６Ｅはそれぞれ、サーミスタ搭載部３２８に支持されている。
　複数の第２制御端子４７Ａ～４７Ｃは、支持基板３（支持導体３２）に支持されている。複数の第２制御端子４７Ａ～４７Ｃは、支持基板３上において、第２方向ｙのｙ１側側寄りに配置されている。
　第２制御端子４７Ａは、複数の第２半導体素子１０Ｂの駆動信号入力用の端子（ゲート端子）である。第２制御端子４７Ａには、複数の第２半導体素子１０Ｂを駆動させるための駆動信号が入力される（たとえばゲート電圧が印加される）。第２制御端子４７Ａは、第２ゲート部３２６Ｂに支持されている。
　第２制御端子４７Ｂは、複数の第２半導体素子１０Ｂのソース信号検出用の端子（ソースセンス端子）である。第２制御端子４７Ｂから、複数の第２半導体素子１０Ｂの各第２主面電極１２（ソース電極）に印加される電圧（ソース電流に対応した電圧）が検出される。第２制御端子４７Ｂは、第２検出部３２７Ｂに支持されている。
　第２制御端子４７Ｃは、複数の第２半導体素子１０Ｂのドレイン電圧検出用の端子（ドレインセンス端子）である。第２制御端子４７Ｃから、複数の第２半導体素子１０Ｂの各裏面電極１５（ドレイン電極）に印加される電圧（ドレイン電流に対応した電圧）が検出される。第２制御端子４７Ｃは、第２導電部３２Ｂ（第４配線部３２４）に支持されている。
　複数の制御端子４５（複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｃ）はそれぞれ、ホルダ４５１および金属ピン４５２を含む。
　ホルダ４５１は、導電性材料からなる。ホルダ４５１は、図１４、図１５に示すように、導電性接合材４５９を介して、支持導体３２の各部（上述の第１ゲート部３２６Ａ、第１検出部３２７Ａ、第１導電部３２Ａなど）に接合されている。
　図４、図５に示した複数のワイヤ５１，５２，５３，５４は、第１導電部３２Ａ、第２導電部３２Ｂおよび第３導電部３２Ｃとともに、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂによってスイッチングされる主回路電流の経路を構成する。
　複数のワイヤ５１は、複数の第１半導体素子１０Ａと第３配線部３２３とを導通させる導通部材である。複数のワイヤ５１の各々は、第１配線部３２１上に配置された第１半導体素子１０Ａの第２主面電極１２（ソース電極）と第３配線部３２３とに接続され、第１半導体素子１０Ａの第２主面電極１２と第３配線部３２３とを導通させる。図示した例では、１個の第１半導体素子１０Ａに複数（４本）のワイヤ５１が接続される。各ワイヤ５１は、第１部５１１および第２部５１２を有する。
　第１部５１１は、第１半導体素子１０Ａの第２主面電極１２に接合された接合端部である。第２部５１２は、第３配線部３２３に接合された接合端部である。図５に示すように、複数のワイヤ５１における第２部５１２の少なくともいずれかは、第３配線部３２３上において第２方向ｙに隣接する第２半導体素子１０Ｂの間に配置されている。ワイヤ５１は、たとえば、アルミニウム（Ａｌ）や銅（Ｃｕ）からなる。なお、ワイヤ５１の構成材料、線径、および本数は限定されない。複数のワイヤ５１は、「第１導通部材」の一例である。なお、ワイヤ５１は、第１半導体素子１０Ａの第２主面電極１２（ソース電極）と第３配線部３２３とに接続される導通部材であるが、このような導通部材としては、たとえばワイヤ５１に代えて、金属板により構成してもよい。
　複数のワイヤ５２は、複数の第１半導体素子１０Ａと第４配線部３２４とを導通させる導通部材である。複数のワイヤ５２の各々は、第２配線部３２２上に配置された第１半導体素子１０Ａの第２主面電極１２（ソース電極）と第４配線部３２４とに接続され、第１半導体素子１０Ａの第２主面電極１２と第４配線部３２４とを導通させる。図示した例では、１個の第１半導体素子１０Ａに複数（４本）のワイヤ５２が接続される。各ワイヤ５２は、第３部５２１および第４部５２２を有する。
　第３部５２１は、第１半導体素子１０Ａの第２主面電極１２に接合された接合端部である。第４部５２２は、第４配線部３２４に接合された接合端部である。図５に示すように、複数のワイヤ５２における第４部５２２の少なくともいずれかは、第４配線部３２４上において第２方向ｙに隣接する第２半導体素子１０Ｂの間に配置されている。ワイヤ５２は、たとえば、アルミニウム（Ａｌ）や銅（Ｃｕ）からなる。なお、ワイヤ５２の構成材料、線径、および本数は限定されない。複数のワイヤ５２は、「第２導通部材」の一例である。なお、ワイヤ５２は、第１半導体素子１０Ａの第２主面電極１２（ソース電極）と第４配線部３２４とに接続される導通部材であるが、このような導通部材としては、たとえばワイヤ５２に代えて、金属板により構成してもよい。
　複数のワイヤ５３は、複数の第２半導体素子１０Ｂと第３導電部３２Ｃとを導通させる導通部材である。複数のワイヤ５３の各々は、第３配線部３２３上に配置された第２半導体素子１０Ｂの第２主面電極１２（ソース電極）と第３導電部３２Ｃとに接続され、第２半導体素子１０Ｂの第２主面電極１２と第３導電部３２Ｃとを導通させる。図示した例では、１個の第２半導体素子１０Ｂに複数（４本）のワイヤ５３が接続される。ワイヤ５３は、たとえば、アルミニウム（Ａｌ）や銅（Ｃｕ）からなる。なお、ワイヤ５３の構成材料、線径、および本数は限定されない。なお、ワイヤ５３は、第２半導体素子１０Ｂの第２主面電極１２（ソース電極）と第３導電部３２Ｃとに接続される導通部材であるが、このような導通部材としては、たとえばワイヤ５３に代えて、金属板により構成してもよい。
　複数のワイヤ５４は、複数の第２半導体素子１０Ｂと第３導電部３２Ｃとを導通させる導通部材である。複数のワイヤ５４の各々は、第４配線部３２４上に配置された第２半導体素子１０Ｂの第２主面電極１２（ソース電極）と第３導電部３２Ｃとに接続され、第２半導体素子１０Ｂの第２主面電極１２と第３導電部３２Ｃとを導通させる。図示した例では、１個の第２半導体素子１０Ｂに複数（４本）のワイヤ５４が接続される。ワイヤ５４は、たとえば、アルミニウム（Ａｌ）や銅（Ｃｕ）からなる。なお、ワイヤ５４の構成材料、線径、および本数は限定されない。なお、ワイヤ５４は、第２半導体素子１０Ｂの第２主面電極１２（ソース電極）と第３導電部３２Ｃとに接続される導通部材であるが、このような導通部材としては、たとえばワイヤ５４に代えて、金属板により構成してもよい。
　複数のワイヤ５５１は、第１制御端子４６Ａ（ゲート端子）と複数の第１半導体素子１０Ａの第１主面電極１１（ゲート電極）とを導通させる導通部材である。複数のワイヤ５５１は、第１半導体素子１０Ａの第１主面電極１１と第１ゲート部３２６Ａとに接続されるものと、互いに離隔する第１ゲート部３２６Ａどうしに接続されるものと、を含む。ワイヤ５５１の構成材料は特に限定されず、たとえばアルミニウムである。
　複数のワイヤ５５２は、第１制御端子４６Ｂ（ソースセンス端子）と複数の第１半導体素子１０Ａの第３主面電極１３（ソースセンス電極）とを導通させる導通部材である。複数のワイヤ５５２は、第１半導体素子１０Ａの第３主面電極１３と第１検出部３２７Ａとに接続されるものと、第１半導体素子１０Ａの第２主面電極１２（ソース電極）と第１検出部３２７Ａとに接続されるものと、互いに離隔する第１検出部３２７Ａどうしに接続されるものと、を含む。ワイヤ５５２の構成材料は特に限定されず、たとえばアルミニウムである。
　複数のワイヤ５６１は、第２制御端子４７Ａ（ゲート端子）と複数の第２半導体素子１０Ｂの第１主面電極１１（ゲート電極）とを導通させる導通部材である。複数のワイヤ５６１の各々は、第２半導体素子１０Ｂの第１主面電極１１と第２ゲート部３２６Ｂとに接続される。ワイヤ５６１の構成材料は特に限定されず、たとえばアルミニウムである。
　複数のワイヤ５６２は、第２制御端子４７Ｂ（ソースセンス端子）と複数の第２半導体素子１０Ｂの第３主面電極１３（ソースセンス電極）とを導通させる導通部材である。複数のワイヤ５６２の各々は、第２半導体素子１０Ｂの第３主面電極１３と第２検出部３２７Ｂとに接続される。ワイヤ５６２の構成材料は特に限定されず、たとえばアルミニウムである。
　ケース６は、図３、図６～図９、図１１～図１５に示すように、厚さ方向ｚに見て支持基板３を囲む電気絶縁部材である。ケース６の構成材料は特に限定されず、ＰＰＳ（ポリフェニレンサルファイド）など、耐熱性に優れた合成樹脂である。ケース６は、一対の第１側壁６１１、一対の第２側壁６１２、複数の取付け部６２および端子支持部６３，６４を有する。
　図３、図１４、図１５に示すように、一対の第１側壁６１１は、第１方向ｘにおいて互いに離隔している。一対の第１側壁６１１は、第２方向ｙおよび厚さ方向ｚの双方に沿って配置されている。
　図３、図１１～図１３に示すように、一対の第２側壁６１２は、第２方向ｙにおいて互いに離隔している。一対の第２側壁６１２は、第１方向ｘおよび厚さ方向ｚの双方に沿って配置されている。第１方向ｘにおける一対の第２側壁６１２の両端は、一対の第１側壁６１１につながっている。
　図２、図３に示すように、複数の取付け部６２は、厚さ方向ｚに見てケース６の四隅に設けられた部分である。複数の取付け部６２の各々には、厚さ方向ｚに貫通する貫通孔が形成されており、当該各貫通孔には取付け部材６２１がはまっている。各取付け部材６２１には、厚さ方向ｚに貫通する取付け孔６２１ａが設けられている。半導体装置Ａ１０では、たとえば図示しない締結部材を取付け孔６２１ａにはめ込むことで、図示しない外部の機器に取り付け可能である。
　図３、図８および図１１に示すように、端子支持部６３は、第２方向ｙのｙ１側の第２側壁６１２から第２方向ｙの外方（第２方向ｙのｙ１側）に向けて突出している。端子支持部６３には、第１主端子４１および第２主端子４２が支持されている。端子支持部６４は、第２方向ｙのｙ２側の第２側壁６１２から第２方向ｙの外方（第２方向ｙのｙ２側）に向けて突出している。端子支持部６４には、第３主端子４３が支持されている。
　ヒートシンク７は、図６～図１５に示すように、板部７１および複数のフィン７２を有する。板部７１は、平坦な金属板であり、厚さ方向ｚに見て概略矩形状である。複数のフィン７２は、板部７１の厚さ方向ｚのｚ２側の面から厚さ方向ｚのｚ２側に突出して延びる。複数のフィン７２は、第１方向ｘおよび第２方向ｙにおいて適宜間隔を隔てて配置されている。ヒートシンク７の構成材料は特に限定されず、たとえばアルミニウム（Ａｌ）や銅（Ｃｕ）を含む金属材料により構成される。
　図１１～図１５に示すように、板部７１の厚さ方向ｚのｚ１側を向く面には、接合材３９を介して支持基板３（裏面金属層３３）の底面３３２が接合されている。これにより、支持基板３は、ヒートシンク７に支持されている。接合材３９は、裏面金属層３３を板部７１（ヒートシンク７）に接合しうるものであればよい。裏面金属層３３からの熱をヒートシンク７により効率よく伝達する観点から、接合材３９は、熱伝導率がより高いものが好ましく、たとえば銀ペースト、銅ペーストやはんだ等が用いられる。ただし、接合材３９は、エポキシ系樹脂やシリコーン系樹脂等の絶縁性材料であってもよい。また、図１０等から理解されるように、板部７１には、適所に形成された貫通孔に挿通されたボルト７３によりケース６が取り付けられている。
　封止部８１は、図１１～図１５に示すように、ケース６およびヒートシンク７により囲まれた領域に収容されている。板部７１は、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂを覆っている。封止部８１の構成材料は特に限定されず、たとえばシリコーンゲルである。
　蓋８２は、封止部８１が収容された領域を厚さ方向ｚのｚ１側から塞ぐ部材である。蓋８２は、たとえば電気絶縁縁性を有する合成樹脂から構成される。図示した例では、蓋８２の内部には、たとえば銅（Ｃｕ）などからなる金属板８２１が埋め込まれている。図１４、図１５に示すように、蓋８２の適所には複数の開口８２２が形成されている。開口８２２は、蓋８２を厚さ方向ｚに貫通しており、この開口８２２を通じて、制御端子４５が蓋８２よりも厚さ方向ｚのｚ２側に突出して延びている。図示した例では、ケース６の第１側壁６１１の適所に係止爪６１１ａが設けられており、蓋８２の装着時には、上記係止爪６１１ａにより蓋８２が係止される。
　次に、本実施形態の作用について説明する。
　半導体装置Ａ１は、絶縁基板３１、第１導電部３２Ａ、第２導電部３２Ｂ、複数の第１半導体素子１０Ａ、複数の第２半導体素子１０Ｂ、第１主端子４１、第２主端子４２および第３主端子４３を備える。第１導電部３２Ａは、第１方向ｘのｘ１側および第１方向ｘのｘ２側に離隔する第１配線部３２１および第２配線部３２２を有する。第２導電部３２Ｂは、第１方向ｘのｘ１側および第１方向ｘのｘ２側に離隔する第３配線部３２３および第４配線部３２４を有する。複数の第１半導体素子１０Ａは、第１配線部３２１および第２配線部３２２それぞれにおいて、第２方向ｙに沿って複数（３個）ずつ配置されている。複数の第２半導体素子１０Ｂは、第３配線部３２３および第４配線部３２４それぞれにおいて、第２方向ｙに沿って複数（３個）ずつ配置されている。第１配線部３２１に配置された複数（３個）の第１半導体素子１０Ａと、第３配線部３２３に配置された複数（３個）の第２半導体素子１０Ｂとは、第２方向ｙにおいて互い違いに配置されている。また、第２配線部３２２に配置された複数（３個）の第１半導体素子１０Ａと、第４配線部３２４に配置された複数（３個）の第２半導体素子１０Ｂとは、第２方向ｙにおいて互い違いに配置されている。
　このような構成によれば、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂは、第１配線部３２１～第４配線部３２４上において４列に分散して配置される。第１方向ｘにおいて隣接する第１配線部３２１上および第３配線部３２３上の複数（３個）の第１半導体素子１０Ａと複数（３個）の第２半導体素子１０Ｂとが第２方向ｙに互い違いに配置されることで、これら複数（３個）の第１半導体素子１０Ａおよび複数（３個）の第２半導体素子１０Ｂで発生した熱の干渉を抑制することができる。また、第１方向ｘにおいて隣接する第２配線部３２２上および第４配線部３２４上の複数（３個）の第１半導体素子１０Ａと複数（３個）の第２半導体素子１０Ｂとが第２方向ｙに互い違いに配置されることで、これら複数（３個）の第１半導体素子１０Ａおよび複数（３個）の第２半導体素子１０Ｂで発生した熱の干渉を抑制することができる。これにより、半導体装置Ａ１においては、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂで発生した熱を効率よく放熱することが可能である。半導体装置Ａ１は、大電流を流すのに適する。
　半導体装置Ａ１において、第２配線部３２２に配置された複数（３個）の第１半導体素子１０Ａと第４配線部３２４に配置された複数（３個）の第２半導体素子１０Ｂとは、第１方向ｘに見て重ならない。このような構成は、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂで発生した熱を効率よく逃がす上で、好ましい。
　第１主端子４１および第２主端子４２は、第１導電部３２Ａおよび第２導電部３２Ｂに対して、第２方向ｙのｙ１側に配置されている。第３主端子４３は、第１導電部３２Ａおよび第２導電部３２Ｂに対して、第２方向ｙのｙ２側に配置されている。第１配線部３２１の第２方向ｙのｙ２側の第１端部３２１ａと、第２配線部３２２の第２方向ｙのｙ２側の第２端部３２２ａとは、第１連絡部３２５Ａを介して電気的に接続される。このような構成によれば、複数の第１半導体素子１０Ａが分散して配置される第１配線部３２１および第２配線部３２２の電位を揃えることができ、複数の第１半導体素子１０Ａの駆動時に電気的に安定する。
　第１導電部３２Ａは、第１配線部３２１の第１端部３２１ａと第２配線部３２２の第２端部３２２ａとの双方につながる第１連絡部３２５Ａを有する。このような構成によれば、第１端部３２１ａと第２端部３２２ａとが電気的に接続される構成を容易に実現することができる。
　第３配線部３２３の第２方向ｙのｙ２側の第３端部３２３ａと、第４配線部３２４の第２方向ｙのｙ２側の第４端部３２４ａとは、第２連絡部３２５Ｂを介して電気的に接続される。このような構成によれば、複数の第２半導体素子１０Ｂが分散して配置される第３配線部３２３および第４配線部３２４の電位を揃えることができ、複数の第２半導体素子１０Ｂの駆動時に電気的に安定する。
　第２導電部３２Ｂは、第３配線部３２３の第３端部３２３ａと第４配線部３２４の第４端部３２４ａとの双方につながる第２連絡部３２５Ｂを有する。このような構成によれば、第３端部３２３ａと第４端部３２４ａとが電気的に接続される構成を容易に実現することができる。
　複数のワイヤ５１は、第１配線部３２１に配置された複数の第１半導体素子１０Ａと、第３配線部３２３とを導通させる。複数のワイヤ５１のうち、第３配線部３２３に接合された第２部５１２の少なくともいずれかは、第３配線部３２３上において第２方向ｙに隣接する第２半導体素子１０Ｂの間に配置されている。このような構成によれば、第１配線部３２１上の複数の第１半導体素子１０Ａと第３配線部３２３上の複数の第２半導体素子１０Ｂとを互い違いに配置するとともに、複数のワイヤ５１を省スペースで効率よく配置することができる。
　複数のワイヤ５２は、第２配線部３２２に配置された複数の第１半導体素子１０Ａと、第４配線部３２４とを導通させる。複数のワイヤ５１のうち、第４配線部３２４に接合された第４部５２２の少なくともいずれかは、第４配線部３２４上において第２方向ｙに隣接する第２半導体素子１０Ｂの間に配置されている。このような構成によれば、第２配線部３２２上の複数の第１半導体素子１０Ａと第４配線部３２４上の複数の第２半導体素子１０Ｂとを互い違いに配置するとともに、複数のワイヤ５２を省スペースで効率よく配置することができる。
　第１実施形態の第１変形例：
　図１６および図１７は、第１実施形態の第１変形例に係る半導体装置を示している。図１６は、本変形例の半導体装置Ａ１１を示す、上記実施形態の図４と同様の平面図である。図１７は、図１６の平面図からヒートシンク７と第１主端子４１、第２主端子４２および第３主端子４３とを省略した拡大図である。なお、図１６以降の図面において、上記実施形態の半導体装置Ａ１と同一または類似の要素には、上記実施形態と同一の符号を付しており、適宜説明を省略する。また、図１６以降の各変形例および各実施形態における各部の構成は、技術的な矛盾を生じない範囲において相互に適宜組み合わせ可能である。
　本変形例の半導体装置Ａ１１において、支持導体３２（第１導電部３２Ａ、第２導電部３２Ｂ、第３導電部３２Ｃなど）の各部の配置、ならびに複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂの配置が、上記実施形態の半導体装置Ａ１と異なる。
　本変形例では、第１配線部３２１に配置された複数（３個）の第１半導体素子１０Ａと、第３配線部３２３に配置された複数（３個）の第２半導体素子１０Ｂとは、第２方向ｙにおいて互い違いに配置されている。第１配線部３２１に配置された複数の第１半導体素子１０Ａと第３配線部３２３に配置された複数の第２半導体素子１０Ｂとは、第１方向ｘに見て重ならない。また、第２配線部３２２に配置された複数（３個）の第１半導体素子１０Ａと、第４配線部３２４に配置された複数（３個）の第２半導体素子１０Ｂとは、第２方向ｙにおいて互い違いに配置されている。第２配線部３２２に配置された複数の第１半導体素子１０Ａと第４配線部３２４に配置された複数の第２半導体素子１０Ｂとは、第１方向ｘに見て重ならない。その一方、本変形例の半導体装置Ａ１１では、第１配線部３２１に配置された複数（３個）の第１半導体素子１０Ａと、第２配線部３２２に配置された複数（３個）の第１半導体素子１０Ａとは、第２方向ｙおける位置が揃っている。第１配線部３２１に配置された複数の第１半導体素子１０Ａと第２配線部３２２に配置された複数の第１半導体素子１０Ａとは、第１方向ｘに見て全部が重なっている。
　本変形例では、支持導体３２（第１導電部３２Ａ）は第１連絡部３２５Ａを有しておらず、これに代えて第１中継部３２９を有する。第１中継部３２９は、絶縁基板３１上において第２方向ｙのｙ２側寄りに位置する。図示した例では、第１中継部３２９は、概略Ｕ字状である。半導体装置Ａ１１においては、複数のワイヤ５７を備える。複数のワイヤ５７のいずれかは、第１配線部３２１の第１端部３２１ａと第１中継部３２９とに接続される。複数のワイヤ５７のいずれかは、第２配線部３２２の第２端部３２２ａと第１中継部３２９とに接続される。これにより、第１配線部３２１の第１端部３２１ａと第２配線部３２２の第２端部３２２ａとは、第１中継部３２９および複数のワイヤ５７を介して電気的に接続される。
　半導体装置Ａ１１においては、複数のワイヤ５８１および複数のワイヤ５８２を備える。複数のワイヤ５８１は、第２導電部３２Ｂの第３配線部３２３と第４配線部３２４とに接続される。複数のワイヤ５８１は、第３配線部３２３および第４配線部３２４の第２方向ｙにおける中間部分に接続される。半導体装置Ａ１１において、第３導電部３２Ｃは、２つの第２方向ｙに延びる部分を有し、当該２つの第２方向ｙに延びる部分の第２方向ｙのｙ２側の端部どうしがつながった概略Ｕ字状とされる。複数のワイヤ５８２は、第３導電部３２Ｃの上記２つの第２方向ｙに延びる部分の第２方向ｙにおける中間部分に接続される。
　本変形例の半導体装置Ａ１１において、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂは、第１配線部３２１～第４配線部３２４上において４列に分散して配置される。第１方向ｘにおいて隣接する第１配線部３２１上および第３配線部３２３上の複数（３個）の第１半導体素子１０Ａと複数（３個）の第２半導体素子１０Ｂとが第２方向ｙに互い違いに配置されることで、これら複数（３個）の第１半導体素子１０Ａおよび複数（３個）の第２半導体素子１０Ｂで発生した熱の干渉を抑制することができる。また、第１方向ｘにおいて隣接する第２配線部３２２上および第４配線部３２４上の複数（３個）の第１半導体素子１０Ａと複数（３個）の第２半導体素子１０Ｂとが第２方向ｙに互い違いに配置されることで、これら複数（３個）の第１半導体素子１０Ａおよび複数（３個）の第２半導体素子１０Ｂで発生した熱の干渉を抑制することができる。これにより、半導体装置Ａ１１においては、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂで発生した熱を効率よく放熱することが可能である。半導体装置Ａ１１は、大電流を流すのに適する。
　半導体装置Ａ１１において、第１配線部３２１に配置された複数の第１半導体素子１０Ａと第３配線部３２３に配置された複数の第２半導体素子１０Ｂとは、第１方向ｘに見て重ならない。また、第２配線部３２２に配置された複数（３個）の第１半導体素子１０Ａと第４配線部３２４に配置された複数（３個）の第２半導体素子１０Ｂとは、第１方向ｘに見て重ならない。このような構成は、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂで発生した熱を効率よく逃がす上で、より好ましい。
　第１主端子４１および第２主端子４２は、第１導電部３２Ａおよび第２導電部３２Ｂに対して、第２方向ｙのｙ１側に配置されている。第３主端子４３は、第１導電部３２Ａおよび第２導電部３２Ｂに対して、第２方向ｙのｙ２側に配置されている。第１配線部３２１の第２方向ｙのｙ２側の第１端部３２１ａと、第２配線部３２２の第２方向ｙのｙ２側の第２端部３２２ａとは、第１中継部３２９および複数のワイヤ５７を介して電気的に接続される。このような構成によれば、複数の第１半導体素子１０Ａが分散して配置される第１配線部３２１および第２配線部３２２の電位を揃えることができ、複数の第１半導体素子１０Ａの駆動時に電気的に安定する。
　第３配線部３２３の第２方向ｙのｙ２側の第３端部３２３ａと、第４配線部３２４の第２方向ｙのｙ２側の第４端部３２４ａとは、第２連絡部３２５Ｂを介して電気的に接続される。このような構成によれば、複数の第２半導体素子１０Ｂが分散して配置される第３配線部３２３および第４配線部３２４の電位を揃えることができ、複数の第２半導体素子１０Ｂの駆動時に電気的に安定する。
　本変形例では、複数のワイヤ５８１が設けられており、当該複数のワイヤ５８１は、第３配線部３２３および第４配線部３２４の第２方向ｙにおける中間部分に接続される。このような構成によれば、第３配線部３２３および第４配線部３２４の電位をより均一に揃えることができ、第３配線部３２３および第４配線部３２４に搭載される複数の第２半導体素子１０Ｂの駆動時において、電気的により安定する。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　第２実施形態：
　図１８～図２６は、本開示の第２実施形態に係る半導体装置Ａ２を示している。図１８は、半導体装置Ａ２を示す斜視図である。図１９は、半導体装置Ａ２を示す平面図である。図２０は、半導体装置Ａ１を示す平面図であり、理解の便宜上、蓋８２および封止部８１を省略している。図２１は、図２０の平面図からケース６を省略した図である。図２２は、半導体装置Ａ２を示す正面図である。図２３は、半導体装置Ａ２を示す背面図である。図２４は、半導体装置Ａ２を示す右側面図である。図２５は、半導体装置Ａ２を示す左側面図である。図２６は、半導体装置Ａ２を示す底面図である。
　本実施形態の半導体装置Ａ２は、上記実施形態の半導体装置Ａ１における支持基板３、複数の第１半導体素子１０Ａ、複数の第２半導体素子１０Ｂ、第１主端子４１、第２主端子４２、第３主端子４３、複数の制御端子４５および複数のワイヤ類を１つのユニットＵ１として、当該ユニットＵ１を複数備えた構成である。複数のユニットＵ１は、第１方向ｘに隣接して並んで配置されている。図示した例では、３個のユニットＵ１が第１方向ｘに並んでいる。ケース６およびヒートシンク７は、上記した半導体装置Ａ１と比べて第１方向ｘの寸法が大とされており、適宜変更が施されている。複数のユニットＵ１は、ヒートシンク７に支持されている。複数のケース６の適所には、位置決め用のピン６５が設けられている。当該ピン６５は、ヒートシンク７の板部７１に形成された貫通孔に挿通されている。半導体装置Ａ２は、たとえば三相交流モータを駆動するためのインバータに用いられる。
　次に、本実施形態の作用について説明する。
　本実施形態の半導体装置Ａ２において、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂは、第１配線部３２１～第４配線部３２４上において４列に分散して配置される。第１方向ｘにおいて隣接する第１配線部３２１上および第３配線部３２３上の複数（３個）の第１半導体素子１０Ａと複数（３個）の第２半導体素子１０Ｂとが第２方向ｙに互い違いに配置されることで、これら複数（３個）の第１半導体素子１０Ａおよび複数（３個）の第２半導体素子１０Ｂで発生した熱の干渉を抑制することができる。また、第１方向ｘにおいて隣接する第２配線部３２２上および第４配線部３２４上の複数（３個）の第１半導体素子１０Ａと複数（３個）の第２半導体素子１０Ｂとが第２方向ｙに互い違いに配置されることで、これら複数（３個）の第１半導体素子１０Ａおよび複数（３個）の第２半導体素子１０Ｂで発生した熱の干渉を抑制することができる。これにより、半導体装置Ａ２においては、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂで発生した熱を効率よく放熱することが可能である。半導体装置Ａ２は、大電流を流すのに適する。
　半導体装置Ａ２は、支持基板３（絶縁基板３１）、第１導電部３２Ａ、第２導電部３２Ｂ、複数の第１半導体素子１０Ａ、複数の第２半導体素子１０Ｂ、第１主端子４１、第２主端子４２および第３主端子４３を含んで構成されたユニットＵ１を複数（３個）備え、当該ユニットＵ１は第１方向ｘに隣接して並んで配置される。複数（３個）のユニットＵ１を備えた半導体装置Ａ２は、たとえば三相交流モータを駆動用のインバータモジュールに好適に用いることができる。このようなインバータモジュールとして構成された半導体装置Ａ２においても、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂで発生した熱を効率よく放熱することが可能であり、大電流を流す上で好ましい構造である。
　半導体装置Ａ２においては、第１配線部３２１に配置された複数（３個）の第１半導体素子１０Ａと、第２配線部３２２に配置された複数（３個）の第１半導体素子１０Ａとは、第２方向ｙにおいて互い違いに配置されている。このような構成によれば、第１方向ｘに隣接する２つのユニットＵ１において、第１方向ｘに隣り合う第１配線部３２１上および第２配線部３２２上の複数（３個）ずつの第１半導体素子１０Ａが第２方向ｙに互い違いに配置される。これにより、これら複数の第１半導体素子１０Ａで発生した熱の干渉を抑制することができる。このような構成の半導体装置Ａ２は、放熱性を高める上でより好ましい。
　その他にも、上記第１実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　第２実施形態の第１変形例：
　図２７および図２８は、第２実施形態の第１変形例に係る半導体装置を示している。図２７は、本変形例の半導体装置Ａ２１を示す、上記実施形態の図２０と同様の平面図である。図２８は、図２７の平面図からケース６を省略した図である。
　本変形例の半導体装置Ａ２１は、上記第１実施形態の第１変形例に係る半導体装置Ａ１１における支持基板３、複数の第１半導体素子１０Ａ、複数の第２半導体素子１０Ｂ、第１主端子４１、第２主端子４２、第３主端子４３、複数の制御端子４５および複数のワイヤ類を１つのユニットＵ２として、当該ユニットＵ２を複数備えた構成である。複数のユニットＵ２は、第１方向ｘに隣接して並んで配置されている。図示した例では、３個のユニットＵ２が第１方向ｘに並んでいる。ケース６およびヒートシンク７は、上記した半導体装置Ａ１と比べて第１方向ｘの寸法が大とされており、適宜変更が施されている。複数のユニットＵ２は、ヒートシンク７に支持されている。半導体装置Ａ２１は、たとえば三相交流モータを駆動するためのインバータに用いられる。
　本実施形態の半導体装置Ａ２１において、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂは、第１配線部３２１～第４配線部３２４上において４列に分散して配置される。第１方向ｘにおいて隣接する第１配線部３２１上および第３配線部３２３上の複数（３個）の第１半導体素子１０Ａと複数（３個）の第２半導体素子１０Ｂとが第２方向ｙに互い違いに配置されることで、これら複数（３個）の第１半導体素子１０Ａおよび複数（３個）の第２半導体素子１０Ｂで発生した熱の干渉を抑制することができる。また、第１方向ｘにおいて隣接する第２配線部３２２上および第４配線部３２４上の複数（３個）の第１半導体素子１０Ａと複数（３個）の第２半導体素子１０Ｂとが第２方向ｙに互い違いに配置されることで、これら複数（３個）の第１半導体素子１０Ａおよび複数（３個）の第２半導体素子１０Ｂで発生した熱の干渉を抑制することができる。これにより、半導体装置Ａ２１においては、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂで発生した熱を効率よく放熱することが可能である。半導体装置Ａ２１は、大電流を流すのに適する。
　半導体装置Ａ２１は、支持基板３（絶縁基板３１）、第１導電部３２Ａ、第２導電部３２Ｂ、複数の第１半導体素子１０Ａ、複数の第２半導体素子１０Ｂ、第１主端子４１、第２主端子４２および第３主端子４３を含んで構成されたユニットＵ２を複数（３個）備え、当該ユニットＵ２は第１方向ｘに隣接して並んで配置される。複数（３個）のユニットＵ２を備えた半導体装置Ａ２１は、たとえば三相交流モータを駆動用のインバータモジュールに好適に用いることができる。このようなインバータモジュールとして構成された半導体装置Ａ２１においても、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂで発生した熱を効率よく放熱することが可能であり、大電流を流す上で好ましい構造である。その他にも、上記第１実施形態の半導体装置Ａ１および上記第１実施形態に係る第１変形例の半導体装置Ａ１１と同様の構成の範囲において、上記第１実施形態および上記第１変形例と同様の作用効果を奏する。
　本開示に係る半導体装置は、上述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　厚さ方向の一方側を向く主面を有する絶縁基板と、
　前記主面上に配置された第１導電部および第２導電部と、
　前記第１導電部に搭載され、各々がスイッチング機能を有する複数の第１半導体素子と、
　前記第２導電部に搭載され、各々がスイッチング機能を有する複数の第２半導体素子と、
　第１主端子、第２主端子および第３主端子と、を備え、
　前記第１主端子は、前記第１導電部に導通し、且つ前記第１導電部を介して前記複数の第１半導体素子に電気的に接続され、
　前記第２主端子は、前記複数の第２半導体素子に電気的に接続され、
　前記第３主端子は、前記第２導電部に導通し、且つ前記第２導電部を介して前記複数の第１半導体素子および前記複数の第２半導体素子の両方に電気的に接続され、
　前記第１導電部は、前記厚さ方向に直交する第１方向の一方側および他方側に離隔して配置された第１配線部および第２配線部を有し、
　前記第２導電部は、前記第１方向において前記第１配線部と前記第２配線部との間に配置され、且つ前記第１方向の一方側および他方側に離隔する第３配線部および第４配線部を有し、
　前記複数の第１半導体素子は、前記第１配線部および前記第２配線部それぞれにおいて、前記厚さ方向および前記第１方向の双方に直交する第２方向に沿って複数ずつ配置されており、
　前記複数の第２半導体素子は、前記第３配線部および前記第４配線部それぞれにおいて、前記第２方向に沿って複数ずつ配置されており、
　前記第１配線部に配置された複数の前記第１半導体素子と前記第３配線部に配置された複数の第２半導体素子とは、前記第２方向において互い違いに配置されており、
　前記第２配線部に配置された複数の前記第１半導体素子と前記第４配線部に配置された複数の第２半導体素子とは、前記第２方向において互い違いに配置されている、半導体装置。
　付記２．
　前記第１配線部に配置された複数の前記第１半導体素子と、前記第３配線部に配置された複数の前記第２半導体素子とは、前記第１方向に見て重ならない、付記１に記載の半導体装置。
　付記３．
　前記第２配線部に配置された複数の前記第１半導体素子と、前記第４配線部に配置された複数の前記第２半導体素子とは、前記第１方向に見て重ならない、付記１または２に記載の半導体装置。
　付記４．
　前記第１配線部に配置された複数の前記第１半導体素子と、前記第２配線部に配置された複数の前記第１半導体素子とは、前記第２方向において互い違いに配置されている、付記１ないし３のいずれかに記載の半導体装置。
　付記５．
　前記第１主端子および前記第２主端子は、前記第１導電部および前記第２導電部に対して前記第２方向の一方側に配置され、
　前記第３主端子は、前記第１導電部および前記第２導電部に対して前記第２方向の他方側に配置される、付記１ないし４のいずれかに記載の半導体装置。
　付記６．
　前記第１配線部は、前記第２方向の他方側に位置する第１端部を有し、
　前記第２配線部は、前記第２方向の他方側に位置する第２端部を有し、
　前記第１端部と前記第２端部とは、電気的に接続される、付記５に記載の半導体装置。
　付記７．
　前記第１導電部は、前記第１端部および前記第２端部の双方につながる第１連絡部を有する、付記６に記載の半導体装置。
　付記８．
　前記第３配線部は、前記第２方向の他方側に位置する第３端部を有し、
　前記第４配線部は、前記第２方向の他方側に位置する第４端部を有し、
　前記第３端部と前記第４端部とは、電気的に接続される、付記５ないし７のいずれかに記載の半導体装置。
　付記９．
　前記第２導電部は、前記第３端部および前記第４端部の双方につながる第２連絡部を有する、付記８に記載の半導体装置。
　付記１０．
　前記第３主端子は、前記第２連絡部に導通接合されている、付記９に記載の半導体装置。
　付記１１．
　前記主面上に配置された第３導電部をさらに備え、
　前記第３導電部は、少なくとも一部が前記第１方向において前記第３配線部と前記第４配線部との間に配置され、
　前記第２主端子は、前記第３導電部に導通し、且つ前記第３導電部を介して前記複数の第２半導体素子に電気的に接続される、付記１ないし１０のいずれかに記載の半導体装置。
　付記１２．
　前記第１配線部に配置された複数の前記第１半導体素子と前記第３配線部とを導通させる少なくとも１つの第１導通部材をさらに備え、
　前記少なくとも１つの第１導通部材の各々は、前記第１半導体素子に接合された第１部と、前記第３配線部に接合された第２部と、を有し、
　前記少なくとも１つの第１導通部材における前記第２部の少なくともいずれかは、前記第３配線部上において前記第２方向に隣接する前記第２半導体素子の間に配置されている、付記１ないし１１のいずれかに記載の半導体装置。
　付記１３．
　前記第２配線部に配置された複数の前記第１半導体素子と前記第４配線部とを導通させる少なくとも１つの第２導通部材をさらに備え、
　前記少なくとも１つの第２導通部材の各々は、前記第１半導体素子に接合された第３部と、前記第４配線部に接合された第４部と、を有し、
　前記少なくとも１つの第２導通部材における前記第４部の少なくともいずれかは、前記第４配線部上において前記第２方向に隣接する前記第２半導体素子の間に配置されている、付記１ないし１２のいずれかに記載の半導体装置。
　付記１４．
　前記複数の第１半導体素子および前記複数の第２半導体素子を制御するための複数の制御端子をさらに備え、
　前記複数の制御端子の各々は、前記主面上に配置され、且つ前記厚さ方向の一方側に延びる、付記１ないし１３のいずれかに記載の半導体装置。
　付記１５．
　前記絶縁基板、前記第１導電部、前記第２導電部、前記複数の第１半導体素子、前記複数の第２半導体素子、前記第１主端子、前記第２主端子および前記第３主端子を含んで構成されたユニットを複数備え、
　複数の前記ユニットは、前記第１方向に隣接して並んで配置される、付記１ないし１４のいずれかに記載の半導体装置。
　付記１６．
　複数の前記ユニットそれぞれの前記絶縁基板に対して前記厚さ方向の他方側に配置されたヒートシンクをさらに備え、
　複数の前記ユニットは、前記ヒートシンクに支持されている、付記１５に記載の半導体装置。
Ａ１，Ａ１１，Ａ２，Ａ２１：半導体装置　　　　Ｕ１，Ｕ２：ユニット
１０Ａ：第１半導体素子　　　　１０Ｂ：第２半導体素子
１０１：素子主面　　　　１０２：素子裏面
１１：第１主面電極　　　　１２：第２主面電極
１３：第３主面電極　　　　１５：裏面電極
１７：サーミスタ　　　　１９：導電性接合材
３：支持基板　　　　３１：絶縁基板
３１１：主面　　　　３１２：裏面
３２：支持導体　　　　３２Ａ：第１導電部
３２Ｂ：第２導電部　　　　３２Ｃ：第３導電部
３２０Ａ，３２０Ｂ：支持面　　　　３２１：第１配線部
３２１ａ：第１端部　　　　３２２：第２配線部
３２２ａ：第２端部　　　　３２３：第３配線部
３２３ａ：第３端部　　　　３２４：第４配線部
３２４ａ：第４端部　　　　３２５Ａ：第１連絡部
３２５Ｂ：第２連絡部　　　　３２６Ａ：第１ゲート部
３２６Ｂ：第２ゲート部　　　　３２７Ａ：第１検出部
３２７Ｂ：第２検出部　　　　３２８：サーミスタ搭載部
３２９：第１中継部　　　　３３：裏面金属層
３３２：底面　　　　３９：接合材
４１：第１主端子　　　　４１１：外部接続部
４１１ａ：接続孔　　　　４１２：内部接続部
４１３：中間部　　　　４１９：ナット
４２：第２主端子４２　　　　４２１：外部接続部
４２１ａ：接続孔　　　　４２２：内部接続部
４２３：中間部　　　　４２９：ナット
４３：第３主端子　　　　４３１：外部接続部
４３１ａ：接続孔　　　　４３２：内部接続部
４３３：中間部　　　　４５：制御端子
４５１：ホルダ　　　　４５２：金属ピン
４５９：導電性接合材
４６Ａ，４６Ｂ，４６Ｃ，４６Ｄ，４６Ｅ：第１制御端子
４７Ａ，４７Ｂ，４７Ｃ：第２制御端子
５１：ワイヤ（第１導通部材）　　　　５１１：第１部
５１２：第２部　　　　５２：ワイヤ（第２導通部材）
５２１：第３部　　　　５２２：第４部
５３，５４，５５１，５５２，５６１，５６２，５７，５８１，５８２：ワイヤ
６：ケース　　　　６１１：第１側壁
６１１ａ：係止爪　　　　６１２：第２側壁
６２：取付け部　　　　６２１：取付け部材
６２１ａ：取付け孔　　　　６３，６４：端子支持部
６５：ピン　　　　７：ヒートシンク
７１：板部　　　　７２：フィン
７３：ボルト　　　　８１：封止部
８２：蓋　　　　８２１：金属板
８２２：開口

Claims (16)

  1. 　厚さ方向の一方側を向く主面を有する絶縁基板と、
    　前記主面上に配置された第１導電部および第２導電部と、
    　前記第１導電部に搭載され、各々がスイッチング機能を有する複数の第１半導体素子と、
    　前記第２導電部に搭載され、各々がスイッチング機能を有する複数の第２半導体素子と、
    　第１主端子、第２主端子および第３主端子と、を備え、
    　前記第１主端子は、前記第１導電部に導通し、且つ前記第１導電部を介して前記複数の第１半導体素子に電気的に接続され、
    　前記第２主端子は、前記複数の第２半導体素子に電気的に接続され、
    　前記第３主端子は、前記第２導電部に導通し、且つ前記第２導電部を介して前記複数の第１半導体素子および前記複数の第２半導体素子の両方に電気的に接続され、
    　前記第１導電部は、前記厚さ方向に直交する第１方向の一方側および他方側に離隔して配置された第１配線部および第２配線部を有し、
    　前記第２導電部は、前記第１方向において前記第１配線部と前記第２配線部との間に配置され、且つ前記第１方向の一方側および他方側に離隔する第３配線部および第４配線部を有し、
    　前記複数の第１半導体素子は、前記第１配線部および前記第２配線部それぞれにおいて、前記厚さ方向および前記第１方向の双方に直交する第２方向に沿って複数ずつ配置されており、
    　前記複数の第２半導体素子は、前記第３配線部および前記第４配線部それぞれにおいて、前記第２方向に沿って複数ずつ配置されており、
    　前記第１配線部に配置された複数の前記第１半導体素子と前記第３配線部に配置された複数の第２半導体素子とは、前記第２方向において互い違いに配置されており、
    　前記第２配線部に配置された複数の前記第１半導体素子と前記第４配線部に配置された複数の第２半導体素子とは、前記第２方向において互い違いに配置されている、半導体装置。
  2. 　前記第１配線部に配置された複数の前記第１半導体素子と、前記第３配線部に配置された複数の前記第２半導体素子とは、前記第１方向に見て重ならない、請求項１に記載の半導体装置。
  3. 　前記第２配線部に配置された複数の前記第１半導体素子と、前記第４配線部に配置された複数の前記第２半導体素子とは、前記第１方向に見て重ならない、請求項１または２に記載の半導体装置。
  4. 　前記第１配線部に配置された複数の前記第１半導体素子と、前記第２配線部に配置された複数の前記第１半導体素子とは、前記第２方向において互い違いに配置されている、請求項１ないし３のいずれかに記載の半導体装置。
  5. 　前記第１主端子および前記第２主端子は、前記第１導電部および前記第２導電部に対して前記第２方向の一方側に配置され、
    　前記第３主端子は、前記第１導電部および前記第２導電部に対して前記第２方向の他方側に配置される、請求項１ないし４のいずれかに記載の半導体装置。
  6. 　前記第１配線部は、前記第２方向の他方側に位置する第１端部を有し、
    　前記第２配線部は、前記第２方向の他方側に位置する第２端部を有し、
    　前記第１端部と前記第２端部とは、電気的に接続される、請求項５に記載の半導体装置。
  7. 　前記第１導電部は、前記第１端部および前記第２端部の双方につながる第１連絡部を有する、請求項６に記載の半導体装置。
  8. 　前記第３配線部は、前記第２方向の他方側に位置する第３端部を有し、
    　前記第４配線部は、前記第２方向の他方側に位置する第４端部を有し、
    　前記第３端部と前記第４端部とは、電気的に接続される、請求項５ないし７のいずれかに記載の半導体装置。
  9. 　前記第２導電部は、前記第３端部および前記第４端部の双方につながる第２連絡部を有する、請求項８に記載の半導体装置。
  10. 　前記第３主端子は、前記第２連絡部に導通接合されている、請求項９に記載の半導体装置。
  11. 　前記主面上に配置された第３導電部をさらに備え、
    　前記第３導電部は、少なくとも一部が前記第１方向において前記第３配線部と前記第４配線部との間に配置され、
    　前記第２主端子は、前記第３導電部に導通し、且つ前記第３導電部を介して前記複数の第２半導体素子に電気的に接続される、請求項１ないし１０のいずれかに記載の半導体装置。
  12. 　前記第１配線部に配置された複数の前記第１半導体素子と前記第３配線部とを導通させる少なくとも１つの第１導通部材をさらに備え、
    　前記少なくとも１つの第１導通部材の各々は、前記第１半導体素子に接合された第１部と、前記第３配線部に接合された第２部と、を有し、
    　前記少なくとも１つの第１導通部材における前記第２部の少なくともいずれかは、前記第３配線部上において前記第２方向に隣接する前記第２半導体素子の間に配置されている、請求項１ないし１１のいずれかに記載の半導体装置。
  13. 　前記第２配線部に配置された複数の前記第１半導体素子と前記第４配線部とを導通させる少なくとも１つの第２導通部材をさらに備え、
    　前記少なくとも１つの第２導通部材の各々は、前記第１半導体素子に接合された第３部と、前記第４配線部に接合された第４部と、を有し、
    　前記少なくとも１つの第２導通部材における前記第４部の少なくともいずれかは、前記第４配線部上において前記第２方向に隣接する前記第２半導体素子の間に配置されている、請求項１ないし１２のいずれかに記載の半導体装置。
  14. 　前記複数の第１半導体素子および前記複数の第２半導体素子を制御するための複数の制御端子をさらに備え、
    　前記複数の制御端子の各々は、前記主面上に配置され、且つ前記厚さ方向の一方側に延びる、請求項１ないし１３のいずれかに記載の半導体装置。
  15. 　前記絶縁基板、前記第１導電部、前記第２導電部、前記複数の第１半導体素子、前記複数の第２半導体素子、前記第１主端子、前記第２主端子および前記第３主端子を含んで構成されたユニットを複数備え、
    　複数の前記ユニットは、前記第１方向に隣接して並んで配置される、請求項１ないし１４のいずれかに記載の半導体装置。
  16. 　複数の前記ユニットそれぞれの前記絶縁基板に対して前記厚さ方向の他方側に配置されたヒートシンクをさらに備え、
    　複数の前記ユニットは、前記ヒートシンクに支持されている、請求項１５に記載の半導体装置。
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