WO2022259802A1 - 半導体装置及び電圧印加方法 - Google Patents

半導体装置及び電圧印加方法 Download PDF

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers

Definitions

  • Patent Document 1 can be cited as an example of conventional technology related to the above.
  • the invention disclosed in the present specification aims to provide a semiconductor device in which a single terminal can have a plurality of functions in view of the above problems found by the inventors of the present application.
  • the semiconductor device disclosed in this specification includes an internal power supply configured to generate an internal power supply voltage from an input voltage, and a first circuit block configured to operate with the internal power supply voltage. a second circuit block configured to be operated by a node voltage appearing at an internal node; and a switching section configured to switch connection destinations of the internal nodes, wherein the switching section is connected to the internal power supply. a first switch connected between a voltage application terminal and the internal node; and a second switch connected between an external terminal and the internal node, wherein the second circuit block a switch controller adapted to control each of the No.
  • FIG. 1 is a diagram showing a first comparative example of a semiconductor device (an example of a circuit configuration compared with an embodiment described later).
  • a semiconductor device 100 of the first comparative example has an internal power supply 110 , an analog circuit block 120 , a digital circuit block 130 and an OTP [one time programmable] memory 140 .
  • the internal power supply 110 is a linear regulator that generates a predetermined internal power supply voltage VREG (eg, 1.5V) from an input voltage VIN (eg, 3.3V), and includes, for example, an output transistor 111 and a feedback control section 112. .
  • VREG predetermined internal power supply voltage
  • the output transistor 111 is connected between the application end of the input voltage VIN and the application end of the internal power supply voltage VREG. ) is linearly controlled.
  • the output transistor 111 for example, a P-channel MOSFET [metal oxide semiconductor field effect transistor] can be suitably used.
  • the analog circuit block 120 and the digital circuit block 130 each operate by being supplied with the internal power supply voltage VREG.
  • the OTP memory 140 is a non-volatile semiconductor memory device to which data can be written only once.
  • OTP memory 140 requires different drive voltages for operation when data is written and when data is not written (including when data is read). For example, the drive voltage required for data reading is 1.5V, which is the same voltage as internal power supply voltage VREG, but the drive voltage required for data writing is 5V. Therefore, in the semiconductor device 100 including the OTP memory 140, it is necessary to separately provide an external power supply terminal for receiving the input of the OTP power supply voltage OTP_VIN only for the data write operation that is performed only once.
  • the switch control unit 250 operates by receiving the supply of the input voltage VIN, and generates the switch control signal Sctrl so that the three circuit blocks 210, 220 and 230 share the two pads PAD1 and PAD2.
  • Both the circuit blocks 310 and 320 operate by receiving the supply of the input voltage VIN.
  • the OTP memory 330 is a non-volatile semiconductor memory device in which data can be written only once, and the drive voltage required for operation differs between when data is written and when data is not written (including when data is read).
  • the switching unit 340b operates by receiving the supply of the OTP power supply voltage OTP_VIN, and switches the connection paths between the OTP memory 330 and the switch control unit 350b and the pads PAD1 and PAD2 according to the switch control signal Sctrl2 output from the switch control unit 350b. switch.
  • the switching unit 340b includes an analog switch 342 connected between the OTP memory 330/switch control unit 350b and the pad PAD1, and an analog switch 342 connected between the OTP memory 330/switch control unit 350b and the pad PAD2. 343.
  • the switch control unit 350b operates by receiving the supply of the OTP power supply voltage OTP_VIN, and generates a switch control signal Sctrl2 so that the two pads PAD1 and PAD2 are shared by the circuit blocks 310 and 320 and the OTP memory 330.
  • FIG. 4 is a diagram showing a first embodiment of a semiconductor device.
  • a semiconductor device 400 of the first embodiment has an internal power supply 410 , a first circuit block 420 , a second circuit block 430 and a switching section 440 .
  • the internal power supply 410 is a linear regulator that generates a predetermined internal power supply voltage VREG (eg, 1.5V) from the input voltage VIN (eg, 3.3V), and includes an output transistor 411 and an operational amplifier 412, for example.
  • VREG predetermined internal power supply voltage
  • the output transistor 411 is connected between the application terminal of the input voltage VIN and the application terminal of the internal power supply voltage VREG, and the conductivity (and the ON resistance value) is changed according to the control signal output from the operational amplifier 412. Linearly controlled.
  • the output transistor 411 for example, a P-channel MOSFET can be suitably used.
  • the feedback voltage Vfb (for example, the internal power supply voltage VREG itself or its divided voltage) input to the non-inverting input terminal (+) and the reference voltage Vref input to the inverting input terminal (-) match (
  • the simplest operational amplifier 412 is illustrated as the feedback control section of the internal power supply 410, but the topology of the feedback control section is arbitrary.
  • an offset canceller may be introduced into the differential input stage of the operational amplifier 412 so that the input offset of the operational amplifier 412 does not have temperature dependency.
  • the first circuit block 420 operates by being supplied with the internal power supply voltage VREG.
  • An example of the first circuit block 420 is an analog circuit block.
  • the second circuit block 430 operates by being supplied with the node voltage Vn appearing at the internal node n1.
  • An example of the second circuit block 430 is a digital circuit block. Referring to this drawing, the second circuit block 430 includes an OTP memory 431 and a switch control section 432 .
  • the OTP memory 431 is a nonvolatile semiconductor memory device to which data can be written only once. Note that the OTP memory 431 requires different drive voltages for operation when data is written and when data is not written (including when data is read). For example, the drive voltage required for data reading is 1.5V, which is the same voltage as internal power supply voltage VREG, but the drive voltage required for data writing is 5V.
  • the second circuit block 430 includes the OTP memory 431 as an example of a load circuit that requires different drive voltages depending on the operation mode.
  • the functions of the semiconductor device 400 can be switched according to data written in the OTP memory 431 . More specifically, when the semiconductor device 400 is shipped, the OTP memory 431 stores arbitrary data (for example, data "0" for a model used for a certain purpose and data "1" for a model used for another purpose). ”), the single semiconductor device 400 can be deployed as a plurality of models each adapted to a plurality of uses.
  • the switching unit 440 is a circuit block configured to switch the connection destination of the internal node n1 based on switch control signals Sctrl1 and Sctrl2 output from the switch control unit 432, and includes switches SW1 and SW2 and drivers DRV1 and DRV2. including.
  • the switch SW1 is connected between the application terminal of the internal power supply voltage VREG and the internal node n1, and is turned on/off based on the gate signal G1 output from the driver DRV1.
  • a P-channel MOSFET is used as the switch SW1.
  • the source and back gate of the switch SW1 are connected to the application end of the internal power supply voltage VREG.
  • a drain of the switch SW1 is connected to the internal node n1.
  • the gate of switch SW1 is connected to the output terminal of driver DRV1. Therefore, when the gate signal G1 is at the low level (GND), the switch SW1 is turned on, thereby conducting between the application end of the internal power supply voltage VREG and the internal node n1.
  • the switch SW1 when the gate signal G1 is at the high level (VREG or VPAD), the switch SW1 is turned off, thereby cutting off the connection between the internal power supply voltage VREG application terminal and the internal node n1.
  • the switch SW1 for example, an analog switch in which a P-channel MOSFET and an N-channel MOSFET are connected in parallel may be used.
  • an N-channel MOSFET is used as the switch SW2.
  • a drain of the switch SW2 is connected to the pad PAD.
  • the source of switch SW2 is connected to internal node n1.
  • the back gate of the switch SW2 is connected to the application terminal of the input voltage VIN.
  • the gate of switch SW2 is connected to the output terminal of driver DRV2.
  • the pad PAD instead of providing a dedicated pad for receiving the input of the external power supply voltage VPAD, during normal operation (including during data reading) in which data is not written to the OTP memory 431, it is used for other purposes.
  • An existing pad for example, an enable pad for receiving the input of an enable signal
  • a method for sharing the pad PAD will be described separately.
  • the driver DRV1 operates by being supplied with the internal power supply voltage VREG or the external power supply voltage VPAD, and generates the gate signal G1 according to the switch control signal Sctrl1.
  • the driver DRV2 operates by receiving the supply of the input voltage VIN or the external power supply voltage VPAD, and generates the gate signal G1 according to the switch control signal Sctrl1.
  • FIG. 5 is a timing chart showing the operation sequence of the first embodiment (especially when writing data to the OTP memory 431). Voltage VREG, external power supply voltage VPAD, and node voltage Vn are depicted.
  • the input voltage VIN (eg, 3.3 V) is supplied to the semiconductor device 400 from time t1 to t10, and feedback control is performed so as to match the internal power supply voltage VREG to the target value VL (eg, 1.5 V).
  • VIN eg, 3.3 V
  • VL target value
  • the first state (1) refers to a state in which the switch SW1 is turned on and the switch SW2 is turned off.
  • the second state (2) refers to a state in which the switch SW1 is turned off and the switch SW2 is turned on.
  • the third state (3) refers to a state in which both the switches SW1 and SW2 are turned on.
  • the external power supply voltage VPAD is set to the first voltage VM equal to or higher than the target value VL of the internal power supply voltage VREG before switching from the first state (1) to the third state (3).
  • the first voltage VM is set to a voltage value equal to the output value of the internal power supply voltage VREG at time t2.
  • the first voltage VM is lower than the internal power supply voltage VREG due to variations or fluctuations in the first voltage VM and the internal power supply voltage VREG, current will flow from the application end of the internal power supply voltage VREG toward the pad PAD. put away.
  • the internal power supply 410 has both current source capability and current sink capability. It is also possible to use the type that has
  • the switch control unit 432 sets the switching unit 440 to the second state (2) when writing data to the OTP memory 431, and the remaining period, that is, the OTP memory 431 When data is not written (including when data is read), switching unit 440 is set to the first state (1).
  • the switch control unit 432 causes the switching unit 440 to go through the third state (3) in which both the switches SW1 and SW2 are turned on when transitioning between the first state (1) and the second state (2). Control. In other words, a simultaneous on section of the switches SW1 and SW2 is provided when switching the node voltage Vn between the internal power supply voltage VREG and the external power supply voltage VPAD.
  • the switch control section 432 can always continue to receive the supply of the node voltage Vn, so that the switching section 440 can be controlled without any trouble even when switching between the internal power supply voltage VREG and the external power supply voltage VPAD.
  • the existing pad PAD is shared without providing a dedicated pad as an external terminal for receiving the input of the external power supply voltage VPAD. That is, only when data is written to the OTP memory 431, the function as an external power supply terminal is assigned to the existing pad PAD, and when data is not written to the OTP memory 431 (including when data is read), the internal node n1 and the internal It can be short-circuited with the application terminal of the power supply voltage VREG.
  • FIG. 6 is a diagram showing an example of a pad sharing method. If an existing pad is shared as the pad PAD for receiving the input of the external power supply voltage VPAD when writing data to the OTP memory 431, basically the third circuit block 450 connected to the same pad needs to withstand high voltage. becomes. Therefore, among the existing pads, those connected to a large-scale circuit block or those connected to many circuit blocks are commonly used as pads PAD for receiving the input of the external power supply voltage VPAD when writing data to the OTP memory 431. It is better to avoid
  • An example of an external terminal suitable for use as the pad PAD is an enable pad to which an enable signal for controlling whether or not the semiconductor device 400 operates can be input.
  • the enable pad is shared as the pad PAD
  • the semiconductor device 400 can operate or not depending on the enable signal input to the pad PAD when the switching unit 440 is in the first state (1). will be switched.
  • the above measure of providing the resistor R for limiting the current cannot be used when the third circuit block 450 is a circuit block that consumes a large amount of current. This is because when a large current flows through the third circuit block 450, the voltage drop across the resistor R increases and the power supply voltage of the third circuit block 450 drops.
  • FIG. 7 is a diagram showing a second embodiment of the semiconductor device.
  • a semiconductor device 500 of this figure has an internal power supply 510 , an analog circuit block 520 , a digital circuit block 530 , and a switching section 540 .
  • the internal power supply 510 is a linear regulator that generates a predetermined internal power supply voltage VREG (eg, 1.5V) from the input voltage VIN (eg, 3.3V), and includes, for example, an output transistor 511 and a feedback control section 512. .
  • VREG predetermined internal power supply voltage
  • the output transistor 511 is connected between the application end of the input voltage VIN and the application end of the internal power supply voltage VREG. ) is linearly controlled.
  • a P-channel MOSFET, for example, can be suitably used as the output transistor 511 .
  • the analog circuit block 520 operates by being supplied with the internal power supply voltage VREG.
  • the digital circuit block 530 operates by being supplied with the node voltage Vn appearing at the internal node n1.
  • the digital circuit block 530 is subjected to a static power supply current measurement test (a so-called IDDQ [quiescent power supply current/quiescent current measurement] test).
  • the digital circuit block 530 also functions as a switch control section that generates a switch control signal Sctrl for the switching section 540 so that the connection destination of the internal node n1 can be switched without interrupting the supply of the node voltage Vn.
  • the switching unit 540 is a circuit block configured to switch the connection destination of the internal node n1 based on the switch control signal Sctrl output from the digital circuit block 530, and includes switches SW1 and SW2. Although not explicitly shown in the figure, the switching unit 540 may include the drivers DRV1 and DRV2 in FIG. 4 as components.
  • the switch SW1 is connected between the application end of the internal power supply voltage VREG and the internal node n1.
  • a P-channel MOSFET is used as the switch SW1 in this figure, an analog switch in which a P-channel MOSFET and an N-channel MOSFET are connected in parallel, for example, may be used.
  • the switch SW2 is connected between the enable pad EN and the internal node n1.
  • the enable pad EN functions as an input terminal for an enable signal when the IDDQ test is not performed, and serves as an external power supply terminal to which an external power supply voltage VPAD (for example, 2 V) is applied when the IDDQ test is performed. It is an example of an existing pad that functions as a detection terminal for static power supply current flowing.
  • the digital circuit block 530 switches between the first state (1) and the second state (2) so as to go through the third state (3) in which both the switches SW1 and SW2 are turned on. 540.
  • the semiconductor device 500 is configured such that the switches SW1 and SW2 can be turned on simultaneously by giving the internal power supply 510 only a current source capability. Note that the operation sequence of the second embodiment (especially when the IDDQ test is performed) is the same as in FIG.
  • the existing enable pad EN is shared as an external terminal for IDDQ testing.
  • the existing enable pad EN is shared as an external terminal for IDDQ testing.
  • the semiconductor device disclosed in this specification includes an internal power supply configured to generate an internal power supply voltage from an input voltage, and a first circuit block configured to operate with the internal power supply voltage. a second circuit block configured to be operated by a node voltage appearing at an internal node; and a switching section configured to switch connection destinations of the internal nodes, wherein the switching section is connected to the internal power supply.
  • the second circuit block may have a configuration (third configuration) including a load circuit that requires a different driving voltage depending on the operation mode.
  • the load circuit is a memory that requires different drive voltages when data is written and when data is not written, and the switch control unit is configured to operate when data is not written.
  • a configuration (fourth configuration) may be employed in which the switching unit is set in the first state when the data is written, and the switching unit is set in the second state when the data is written.
  • the second circuit block is a digital circuit block to be subjected to a static power supply current measurement test
  • the switch control unit is configured to control the static power supply.
  • a configuration may be adopted in which the switching unit is set to the first state when the current measurement test is not performed, and the switching unit is set to the second state when the static power supply current measurement test is performed.
  • the semiconductor device having any one of the first to sixth configurations may further include a resistor for limiting the current flowing from the pad to the third circuit block (seventh configuration).
  • the semiconductor device having the seventh configuration may further include a clamper that limits the voltage applied from the pad to the third circuit block downstream of the resistor (eighth configuration).
  • the voltage application method disclosed in this specification is a method of applying an external power supply voltage to the pad provided in the semiconductor device having any one of the first to ninth configurations, setting the external power supply voltage to a first voltage equal to or higher than a target value of the internal power supply voltage before switching from the first state to the third state; and after switching from the third state to the second state. raising the external power supply voltage from the first voltage to the second voltage; and lowering the external power supply voltage from the second voltage to the first voltage before switching from the second state to the third state. and stopping the application of the external power supply voltage after switching from the third state to the first state (a tenth configuration).
  • semiconductor device 110 internal power supply 111 output transistor 112 feedback control unit 120 analog circuit block 130 digital circuit block 140 OTP memory 200 semiconductor device 210, 220, 230 circuit block 240 switching unit 241 to 244 analog switch 250 switch control unit 300 semiconductor device 310 , 320 circuit block 330 OTP memory 340a, 340b switching unit 341 to 344 analog switch 350a, 350b switch control unit 400 semiconductor device 410 internal power supply 411 output transistor 412 operational amplifier 420 first circuit block 430 second circuit block 431 OTP memory 432 switch control Part 440 Switching Part 450 Third Circuit Block 500 Semiconductor Device 510 Internal Power Supply 511 Output Transistor 512 Feedback Control Part 520 Analog Circuit Block 530 Digital Circuit Block 540 Switching Part DRV1, DRV2 Driver EN Enable Pad PAD1, PAD2, PAD Pad R Resistance SW1 Switch (P-channel MOSFET) SW2 Switch (N-channel MOSFET) ZD Zener diode (clamper)

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Abstract

例えば、半導体装置４００は、ＶＩＮからＶＲＥＧを生成する内部電源４１０と、ＶＲＥＧにより動作する回路ブロック４２０と、内部ノードｎ１に現れるノード電圧Ｖｎにより動作する回路ブロック４３０と、内部ノードｎ１の接続先を切り替える切替部４４０と、を有する。切替部４４０は、ＶＲＥＧの印加端と内部ノードｎ１との間に接続されたスイッチＳＷ１と、外部端子ＰＡＤと内部ノードｎ１との間に接続されたスイッチＳＷ２と、を含む。回路ブロック４３０は、スイッチＳＷ１及びＳＷ２を制御するように構成されたスイッチ制御部４３２と、を含む。スイッチ制御部４３２は、第１状態（ＳＷ１オン、ＳＷ２オフ）と第２状態（ＳＷ１オフ、ＳＷ２オン）を切り替える際に、第３状態（ＳＷ１オン、ＳＷ２オン）を経由するように切替部４４０を制御する。

Description

半導体装置及び電圧印加方法
　本明細書中に開示されている発明は、半導体装置及び電圧印加方法に関する。
　従来、動作モードに応じて端子の機能を切り替えられる半導体装置が提案されている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０００－１５０４８２号公報（例えば段落００１３、００１６－００１７、００２６、００４３－００４５、図１、図２及び図１３）
　しかしながら、従来の半導体装置では、単一の端子に複数の機能を持たせる手法について、更なる検討の余地があった。
　本明細書中に開示されている発明は、本願発明者により見出された上記課題に鑑み、単一の端子に複数の機能を持たせることのできる半導体装置を提供することを目的とする。
　例えば、本明細書中に開示されている半導体装置は、入力電圧から内部電源電圧を生成するように構成された内部電源と、前記内部電源電圧により動作するように構成された第１回路ブロックと、内部ノードに現れるノード電圧により動作するように構成された第２回路ブロックと、前記内部ノードの接続先を切り替えるように構成された切替部と、を有し、前記切替部は、前記内部電源電圧の印加端と前記内部ノードとの間に接続された第１スイッチと、外部端子と前記内部ノードとの間に接続された第２スイッチと、を含み、前記第２回路ブロックは、前記第１スイッチ及び前記第２スイッチをそれぞれ制御するように構成されたスイッチ制御部を含み、前記スイッチ制御部は、前記第１スイッチがオン状態でかつ前記第２スイッチがオフ状態である第１状態と、前記第１スイッチがオフ状態でかつ前記第２スイッチがオン状態である第２状態との間で、前記切替部の動作状態を切り替える際に、前記第１スイッチ及び前記第２スイッチの双方がオン状態である第３状態を経由するように前記切替部を制御する構成とされている。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、単一の端子に複数の機能を持たせることのできる半導体装置を提供することが可能となる。
図１は、半導体装置の第１比較例を示す図である。 図２は、半導体装置の第２比較例を示す図である。 図３は、半導体装置の第３比較例を示す図である。 図４は、半導体装置の第１実施形態を示す図である。 図５は、第１実施形態の動作シーケンスを示す図である。 図６は、パッド共用手法の一例を示す図である。 図７は、半導体装置の第２実施形態を示す図である。
＜第１比較例＞
　図１は、半導体装置の第１比較例（後出の実施形態と対比される回路構成の一例）を示す図である。第１比較例の半導体装置１００は、内部電源１１０と、アナログ回路ブロック１２０と、デジタル回路ブロック１３０と、ＯＴＰ［one　time　programmable］メモリ１４０と、を有する。
　内部電源１１０は、入力電圧ＶＩＮ（例えば３．３Ｖ）から所定の内部電源電圧ＶＲＥＧ（例えば１．５Ｖ）を生成するリニアレギュレータであり、例えば、出力トランジスタ１１１と、帰還制御部１１２と、を含む。
　出力トランジスタ１１１は、入力電圧ＶＩＮの印加端と内部電源電圧ＶＲＥＧの印加端との間に接続されており、帰還制御部１１２から出力される制御信号に応じて導通度（延いてはオン抵抗値）がリニアに制御される。出力トランジスタ１１１としては、例えば、Ｐチャネル型ＭＯＳＦＥＴ［metal　oxide　semiconductor　field　effect　transistor］を好適に用いることができる。
　帰還制御部１１２は、内部電源電圧ＶＲＥＧ（またはその分圧電圧）の帰還入力を受け付けており、内部電源電圧ＶＲＥＧが目標値と一致するように出力トランジスタ１１１を制御する制御信号（＝ゲート信号）を生成する。
　アナログ回路ブロック１２０及びデジタル回路ブロック１３０は、それぞれ、内部電源電圧ＶＲＥＧの供給を受けて動作する。
　ＯＴＰメモリ１４０は、一度だけデータを書き込むことのできる不揮発性の半導体記憶装置である。なお、ＯＴＰメモリ１４０は、データ書込時とデータ非書込時（データ読出時を含む）で動作に必要な駆動電圧が異なる。例えば、データ読出時に必要な駆動電圧は１．５Ｖであり、内部電源電圧ＶＲＥＧと同じ電圧であるが、データ書込時に必要な駆動電圧は５Ｖである。そのため、ＯＴＰメモリ１４０を備えた半導体装置１００には、一度しか実施されないデータ書き込み動作のためだけに、ＯＴＰ電源電圧ＯＴＰ＿ＶＩＮの入力を受け付けるための外部電源端子を別途設ける必要がある。
　なお、別途の外部電源端子を設けずに半導体装置１００の実装面積をシュリンクする方法としては、アナログ回路ブロック１２０及びデジタル回路ブロック１３０それぞれの耐圧を高めることにより、内部電源電圧ＶＲＥＧを５Ｖまで引き上げられるようにすることが考えられる。しかしながら、アナログ回路ブロック１２０及びデジタル回路ブロック１３０を高耐圧化すると、それぞれの回路面積が大きくなってしまう。
＜第２比較例＞
　図２は、半導体装置の第２比較例（後出の実施形態と対比される回路構成の一例）を示す図である。第２比較例の半導体装置２００は、回路ブロック２１０、２２０及び２３０と、切替部２４０と、スイッチ制御部２５０と、を有する。
　回路ブロック２１０、２２０及び２３０は、それぞれ、入力電圧ＶＩＮの供給を受けて動作する。
　切替部２４０は、入力電圧ＶＩＮの供給を受けて動作し、スイッチ制御部２５０から出力されるスイッチ制御信号Ｓｃｔｒｌに応じて回路ブロック２１０、２２０及び２３０とパッドＰＡＤ１及びＰＡＤ２との接続経路を切り替える。例えば、切替部２４０は、回路ブロック２１０とパッドＰＡＤ１との間に接続されたアナログスイッチ２４１と、回路ブロック２３０とパッドＰＡＤ１との間に接続されたアナログスイッチ２４２と、回路ブロック２３０とパッドＰＡＤ２との間に接続されたアナログスイッチ２４３と、回路ブロック２２０とパッドＰＡＤ２との間に接続されたアナログスイッチ２４４と、を含む。
　スイッチ制御部２５０は、入力電圧ＶＩＮの供給を受けて動作し、２つのパッドＰＡＤ１及びＰＡＤ２を３つの回路ブロック２１０、２２０及び２３０で共用するように、スイッチ制御信号Ｓｃｔｒｌを生成する。
　このように、外部端子数を減らすためにアナログスイッチを用いて外部端子に繋がる回路ブロックを切り替えることは、従前にも実施されている。
＜第３比較例＞
　図３は、半導体装置の第３比較例（後出の実施形態と対比される回路構成の一例）を示す図である。第３比較例の半導体装置３００は、回路ブロック３１０及び３２０と、ＯＴＰメモリ３３０と、切替部３４０ａ及び３４０ｂと、スイッチ制御部３５０ａ及び３５０ｂと、を有する。
　回路ブロック３１０及び３２０は、いずれも入力電圧ＶＩＮの供給を受けて動作する。
　ＯＴＰメモリ３３０は、一度だけデータを書き込むことのできる不揮発性の半導体記憶装置であり、データ書込時とデータ非書込時（データ読出時を含む）で動作に必要な駆動電圧が異なる。
　切替部３４０ａは、入力電圧ＶＩＮの供給を受けて動作し、スイッチ制御部３５０ａから出力されるスイッチ制御信号Ｓｃｔｒｌ１に応じて回路ブロック３１０及び３２０とパッドＰＡＤ１及びＰＡＤ２との接続経路を切り替える。例えば、切替部３４０ａは、回路ブロック３１０とパッドＰＡＤ１との間に接続されたアナログスイッチ３４１と、回路ブロック３２０とパッドＰＡＤ２との間に接続されたアナログスイッチ３４４と、を含む。
　切替部３４０ｂは、ＯＴＰ電源電圧ＯＴＰ＿ＶＩＮの供給を受けて動作し、スイッチ制御部３５０ｂから出力されるスイッチ制御信号Ｓｃｔｒｌ２に応じてＯＴＰメモリ３３０及びスイッチ制御部３５０ｂとパッドＰＡＤ１及びＰＡＤ２との接続経路を切り替える。例えば、切替部３４０ｂは、ＯＴＰメモリ３３０及びスイッチ制御部３５０ｂとパッドＰＡＤ１との間に接続されたアナログスイッチ３４２と、ＯＴＰメモリ３３０及びスイッチ制御部３５０ｂとパッドＰＡＤ２との間に接続されたアナログスイッチ３４３とを含む。
　スイッチ制御部３５０ａは、入力電圧ＶＩＮの供給を受けて動作し、２つのパッドＰＡＤ１及びＰＡＤ２を回路ブロック３１０及び３２０とＯＴＰメモリ３３０で共用するように、スイッチ制御信号Ｓｃｔｒｌ１を生成する。
　スイッチ制御部３５０ｂは、ＯＴＰ電源電圧ＯＴＰ＿ＶＩＮの供給を受けて動作し、２つのパッドＰＡＤ１及びＰＡＤ２を回路ブロック３１０及び３２０とＯＴＰメモリ３３０で共用するように、スイッチ制御信号Ｓｃｔｒｌ２を生成する。
　このように、ＯＴＰメモリ３３０及びスイッチ制御部３５０ｂそれぞれの電源が共通である場合、スイッチ制御部３５０ｂによる切替部３４０ｂの切替制御が困難となる。例えば、パッドＰＡＤ１からアナログスイッチ３４２を介して電力供給を受けている状態を考える。この状態からアナログスイッチ３４２をオフし、次いでアナログスイッチ３４３をオンすることにより、パッドＰＡＤ２からの電力供給に切り替えようとした場合、アナログスイッチ３４２をオフした時点で、スイッチ制御部３５０ｂへの電力供給が遮断されてしまうので、切替部３４０ｂを正しく制御することができなくなるからである。
　以下では、このような不具合を解消することのできる新規な実施形態を提案する。
＜第１実施形態＞
　図４は、半導体装置の第１実施形態を示す図である。第１実施形態の半導体装置４００は、内部電源４１０と、第１回路ブロック４２０と、第２回路ブロック４３０と、切替部４４０と、を有する。
　内部電源４１０は、入力電圧ＶＩＮ（例えば３．３Ｖ）から所定の内部電源電圧ＶＲＥＧ（例えば１．５Ｖ）を生成するリニアレギュレータであり、例えば、出力トランジスタ４１１と、オペアンプ４１２と、を含む。
　出力トランジスタ４１１は、入力電圧ＶＩＮの印加端と内部電源電圧ＶＲＥＧの印加端との間に接続されており、オペアンプ４１２から出力される制御信号に応じて導通度（延いてはオン抵抗値）がリニアに制御される。なお、出力トランジスタ４１１としては、例えば、Ｐチャネル型ＭＯＳＦＥＴを好適に用いることができる。
　オペアンプ４１２は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂ（例えば内部電源電圧ＶＲＥＧ自体またはその分圧電圧）と、反転入力端（－）に入力される参照電圧Ｖｒｅｆとが一致（イマジナリショート）するように、出力トランジスタ１１１を制御する制御信号（＝ゲート信号）を生成する。本図では、内部電源４１０の帰還制御部として、最もシンプルなオペアンプ４１２を例示したが、帰還制御部のトポロジについては任意である。また、例えば、オペアンプ４１２の入力オフセットが温度依存性を持たないように、オペアンプ４１２の差動入力段にオフセットキャンセラを導入してもよい。
　なお、内部電源４１０は、本図で示したリニアレギュレータのように、内部電源電圧ＶＲＥＧの印加端に対して電流を供給する能力（＝電流ソース能力）のみを有するものが望ましい。その理由については後ほど詳述する。
　第１回路ブロック４２０は、内部電源電圧ＶＲＥＧの供給を受けて動作する。第１回路ブロック４２０の一例としては、アナログ回路ブロックが挙げられる。
　第２回路ブロック４３０は、内部ノードｎ１に現れるノード電圧Ｖｎの供給を受けて動作する。第２回路ブロック４３０の一例としては、デジタル回路ブロックが挙げられる。本図に即して述べると、第２回路ブロック４３０は、ＯＴＰメモリ４３１と、スイッチ制御部４３２を含む。
　ＯＴＰメモリ４３１は、一度だけデータを書き込むことのできる不揮発性の半導体記憶装置である。なお、ＯＴＰメモリ４３１は、データ書込時とデータ非書込時（データ読出時を含む）で動作に必要な駆動電圧が異なる。例えば、データ読出時に必要な駆動電圧は１．５Ｖであり、内部電源電圧ＶＲＥＧと同じ電圧であるが、データ書込時に必要な駆動電圧は５Ｖである。
　このように、第２回路ブロック４３０は、動作モードにより必要な駆動電圧が異なる負荷回路の一例として、ＯＴＰメモリ４３１を含む。ＯＴＰメモリ４３１を具備することにより、例えば、ＯＴＰメモリ４３１に書き込まれたデータに応じて半導体装置４００の機能を切り替えることができる。より具体的に述べると、半導体装置４００の出荷時において、ＯＴＰメモリ４３１に任意のデータ（例えば、或る用途の機種にはデータ「０」、別の用途に供される機種にはデータ「１」）を書き込むことにより、単一の半導体装置４００を複数の用途にそれぞれ適合された複数の機種として展開することが可能となる。
　スイッチ制御部４３２は、ノード電圧Ｖｎの供給を受けて動作し、ノード電圧Ｖｎの供給断絶を起こすことなく内部ノードｎ１の接続先を切り替えられるように、切替部４４０のスイッチ制御信号Ｓｃｔｒｌ１及びＳｃｔｒｌ２を生成する。なお、スイッチ制御部４３２による切替部４４０の制御動作（後出するスイッチＳＷ１及びＳＷ２それぞれのオン／オフ制御動作）については、後ほど詳細に説明する。
　切替部４４０は、スイッチ制御部４３２から出力されるスイッチ制御信号Ｓｃｔｒｌ１及びＳｃｔｒｌ２に基づいて内部ノードｎ１の接続先を切り替えるように構成された回路ブロックであり、スイッチＳＷ１及びＳＷ２と、ドライバＤＲＶ１及びＤＲＶ２を含む。
　スイッチＳＷ１は、内部電源電圧ＶＲＥＧの印加端と内部ノードｎ１との間に接続されており、ドライバＤＲＶ１から出力されるゲート信号Ｇ１に基づいてオン／オフされる。本図では、スイッチＳＷ１としてＰチャネル型ＭＯＳＦＥＴが用いられている。スイッチＳＷ１のソース及びバックゲートは、内部電源電圧ＶＲＥＧの印加端に接続されている。スイッチＳＷ１のドレインは、内部ノードｎ１に接続されている。スイッチＳＷ１のゲートは、ドライバＤＲＶ１の出力端に接続されている。従って、ゲート信号Ｇ１がローレベル（ＧＮＤ）であるときには、スイッチＳＷ１がオンするので、内部電源電圧ＶＲＥＧの印加端と内部ノードｎ１との間が導通される。一方、ゲート信号Ｇ１がハイレベル（ＶＲＥＧ又はＶＰＡＤ）であるときには、スイッチＳＷ１がオフするので、内部電源電圧ＶＲＥＧの印加端と内部ノードｎ１との間が遮断される。なお、スイッチＳＷ１としては、例えば、Ｐチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴを並列接続したアナログスイッチを用いてもよい。
　スイッチＳＷ２は、パッドＰＡＤ（＝外部電源電圧ＶＰＡＤが印加される外部端子）と内部ノードｎ１との間に接続されており、ドライバＤＲＶ２から出力されるゲート信号Ｇ２に基づいてオン／オフされる。本図では、スイッチＳＷ２としてＮチャネル型ＭＯＳＦＥＴが用いられている。スイッチＳＷ２のドレインは、パッドＰＡＤに接続されている。スイッチＳＷ２のソースは、内部ノードｎ１に接続されている。スイッチＳＷ２のバックゲートは、入力電圧ＶＩＮの印加端に接続されている。スイッチＳＷ２のゲートは、ドライバＤＲＶ２の出力端に接続されている。従って、ゲート信号Ｇ２がハイレベル（ＶＩＮまたはＶＰＡＤ）であるときには、スイッチＳＷ２がオンするので、パッドＰＡＤと内部ノードｎ１との間が導通される。一方、ゲート信号Ｇ２がローレベル（ＧＮＤ）であるときには、スイッチＳＷ２がオフするので、パッドＰＡＤと内部ノードｎ１との間が遮断される。なお、スイッチＳＷ２としては、Ｎチャネル型ＭＯＳＦＥＴに代えてＰチャネル型ＭＯＳＦＥＴを用いてもよいし、Ｐチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴを並列接続したアナログスイッチを用いてもよい。
　また、パッドＰＡＤとしては、外部電源電圧ＶＰＡＤの入力を受け付けるための専用パッドを設けるのではなく、ＯＴＰメモリ４３１にデータを書き込むことのない通常動作時（データ読出時を含む）において、別の用途に供される既存のパッド（例えばイネーブル信号の入力を受け付けるためのイネーブルパッド）を共用すればよい。なお、パッドＰＡＤの共用手法については、別途改めて説明する。
　ドライバＤＲＶ１は、内部電源電圧ＶＲＥＧまたは外部電源電圧ＶＰＡＤの供給を受けて動作し、スイッチ制御信号Ｓｃｔｒｌ１に応じてゲート信号Ｇ１を生成する。
　ドライバＤＲＶ２は、入力電圧ＶＩＮまたは外部電源電圧ＶＰＡＤの供給を受けて動作し、スイッチ制御信号Ｓｃｔｒｌ１に応じてゲート信号Ｇ１を生成する。
　図５は、第１実施形態の動作シーケンス（特にＯＴＰメモリ４３１へのデータ書込時）を示すタイミングチャートであり、上から順に、スイッチＳＷ１及びＳＷ２のオン／オフ状態、入力電圧ＶＩＮ、内部電源電圧ＶＲＥＧ、外部電源電圧ＶＰＡＤ、及び、ノード電圧Ｖｎが描写されている。
　以下では、時刻ｔ１～ｔ１０に亘って半導体装置４００に入力電圧ＶＩＮ（例えば３．３Ｖ）が供給されており、内部電源電圧ＶＲＥＧを目標値ＶＬ（例えば１．５Ｖ）に合わせ込むように帰還制御が掛かっていることを前提として、動作シーケンスの説明を行う。
　また、切替部４４０の動作状態として、第１状態（１）、第２状態（２）及び第３状態（３）を定義する。第１状態（１）は、スイッチＳＷ１をオンしてスイッチＳＷ２をオフする状態のことを指す。一方、第２状態（２）は、スイッチＳＷ１をオフしてスイッチＳＷ２をオンする状態のことを指す。また、第３状態（３）は、スイッチＳＷ１及びＳＷ２をいずれもオンする状態のことを指す。
　時刻ｔ１～ｔ３では、切替部４４０が第１状態（１）となる。すなわち、同期間には、内部ノードｎ１と内部電源電圧ＶＲＥＧの印加端との間が導通し、内部ノードｎ１とパッドＰＡＤとの間が遮断される。従って、Ｖｎ＝ＶＲＥＧ（＝ＶＬ）となる。
　なお、時刻ｔ２では、第１状態（１）から第３状態（３）への切替前に、外部電源電圧ＶＰＡＤが内部電源電圧ＶＲＥＧの目標値ＶＬ以上の第１電圧ＶＭに設定されている。ただし、この時点では、内部ノードｎ１とパッドＰＡＤとの間が遮断されているので、Ｖｎ＝ＶＲＥＧ（＝ＶＬ）≠ＶＰＡＤとなる。
　上記の第１電圧ＶＭは、時刻ｔ２における内部電源電圧ＶＲＥＧの出力値と等しい電圧値に設定することが理想的である。ただし、第１電圧ＶＭ及び内部電源電圧ＶＲＥＧのばらつき又は変動により、第１電圧ＶＭが内部電源電圧ＶＲＥＧよりも低い場合には、内部電源電圧ＶＲＥＧの印加端からパッドＰＡＤに向けて電流が流れてしまう。このような状況を避けるためには、第１電圧ＶＭを内部電源電圧ＶＲＥＧの目標値ＶＬ（例えば１．５Ｖ）よりもやや高い電圧値（例えば１．６Ｖ）に設定しておくことが望ましい。
　時刻ｔ３～ｔ４では、切替部４４０が第３状態（３）となる。すなわち、同期間には、内部ノードｎ１が内部電源電圧ＶＲＥＧの印加端とパッドＰＡＤの双方に繋がった状態となる。なお、先述のように、第１状態（１）から第３状態（３）への切替に先立ち、パッドＰＡＤには、外部電源電圧ＶＰＡＤとして第１電圧ＶＭ（≧ＶＬ）が印加されている。
　ここで、内部電源４１０は、内部電源電圧ＶＲＥＧの印加端に対して電流を供給する能力（＝電流ソース能力）のみを有しており、内部電源電圧ＶＲＥＧの印加端から電流を引き抜く能力（＝電流シンク能力）を持たない。従って、ＶＰＡＤ＞ＶＲＥＧであっても過電流を生じることなく、内部電源電圧ＶＲＥＧが外部電源電圧ＶＰＡＤと一致するまで上昇する。すなわち、第３状態（３）では、Ｖｎ＝ＶＲＥＧ＝ＶＰＡＤ（＝ＶＭ）となる。
　なお、上記の第３状態（３）において、内部電源電圧ＶＲＥＧと同値の外部電源電圧ＶＰＡＤをパッドＰＡＤに印加することができるのであれば、内部電源４１０として電流ソース能力と電流シンク能力の双方を持つタイプを用いることも可能である。
　時刻ｔ４～ｔ７では、切替部４４０が第２状態（２）となる。すなわち、同期間には、内部ノードｎ１と内部電源電圧ＶＲＥＧの印加端との間が遮断され、内部ノードｎ１とパッドＰＡＤとの間が導通する。従って、ノード電圧Ｖｎが外部電源電圧ＶＰＡＤに維持されたまま、内部電源電圧ＶＲＥＧが目標値ＶＬに戻る。
　また、切替部４４０が第２状態（２）とされている間に、外部電源電圧ＶＰＡＤが第２電圧ＶＨ（例えばＯＴＰメモリ４３１のデータ書込時に必要となる５Ｖ）に設定される。より詳細に述べると、時刻ｔ５では、第３状態（３）から第２状態（２）への切替後に、外部電源電圧ＶＰＡＤが第１電圧ＶＭから第２電圧ＶＨに引き上げられ、時刻ｔ６では、第２状態（２）から第３状態（３）への切替前に、外部電源電圧ＶＰＡＤが第２電圧ＶＨから第１電圧ＶＭに引き下げられる。従って、時刻ｔ５～ｔ６では、Ｖｎ＝ＶＰＡＤ＝ＶＨとなるので、ＯＴＰメモリ４３１にデータを書き込むことができる。
　時刻ｔ７～ｔ８では、切替部４４０が再び第３状態（３）となる。すなわち、同期間には、内部ノードｎ１が内部電源電圧ＶＲＥＧの印加端とパッドＰＡＤの双方に繋がった状態となる。なお、先述のように、第２状態（２）から第３状態（３）への切替に先立ち、パッドＰＡＤには、外部電源電圧ＶＰＡＤとして第１電圧ＶＭ（＞ＶＬ）が印加されている。従って、第３状態（３）では、Ｖｎ＝ＶＲＥＧ＝ＶＰＡＤ（＝ＶＭ）となる。
　時刻ｔ８～ｔ１０では、切替部４４０が第１状態（１）となる。つまり、同期間には、内部ノードｎ１と内部電源電圧ＶＲＥＧの印加端との間が導通し、内部ノードｎ１とパッドＰＡＤとの間が遮断される。従って、Ｖｎ＝ＶＲＥＧ（＝ＶＬ）となる。
　なお、時刻ｔ９では、第３状態（３）から第１状態（１）への切替後に、外部電源電圧ＶＰＡＤの印加が停止されている。ただし、この時点では、内部ノードｎ１とパッドＰＡＤとの間が遮断されているので、ノード電圧Ｖｎは、内部電源電圧ＶＲＥＧ（＝ＶＬ）に維持される。
　このように、第１実施形態の半導体装置４００において、スイッチ制御部４３２は、ＯＴＰメモリ４３１のデータ書込時に切替部４４０を第２状態（２）とし、その余の期間、すなわち、ＯＴＰメモリ４３１のデータ非書込時（データ読出時を含む）に切替部４４０を第１状態（１）とする。
　特に、スイッチ制御部４３２は、第１状態（１）及び第２状態（２）相互間の遷移時にスイッチＳＷ１及びＳＷ２の双方をオンする第３状態（３）を経由するように切替部４４０を制御する。すなわち、内部電源電圧ＶＲＥＧと外部電源電圧ＶＰＡＤとの間でノード電圧Ｖｎを切り替える際にスイッチＳＷ１及びＳＷ２の同時オン区間が設けられている。
　また、先にも述べたように、内部電源４１０は電流ソース能力のみを有する。従って、スイッチＳＷ１及びＳＷ２が同時にオンされる第３状態（３）において、内部電源電圧ＶＲＥＧよりもやや高い外部電源電圧ＶＰＡＤがパッドＰＡＤに印加されたとしても、パッドＰＡＤから内部電源電圧ＶＲＥＧの印加端に向けて過電流が流れることはない。このように、第１実施形態の半導体装置４００は、内部電源４１０に電流ソース能力のみを持たせることにより、スイッチＳＷ１及びＳＷ２の同時オンが可能な構成（言い換えれば、スイッチＳＷ１及びＳＷ２を同時オンしても問題のない構成）とされている。
　上記構成を採用することにより、内部電源電圧ＶＲＥＧの印加端とパッドＰＡＤのうち少なくとも一方が内部ノードｎ１に導通している状態となるので、内部電源電圧ＶＲＥＧと外部電源電圧ＶＰＡＤを切り替えるときでもノード電圧Ｖｎが落ちない。従って、スイッチ制御部４３２は、常にノード電圧Ｖｎの供給を受け続けることができるので、内部電源電圧ＶＲＥＧと外部電源電圧ＶＰＡＤの切替時にも何ら支障なく切替部４４０を制御することが可能となる。
　さらに、第１実施形態の半導体装置４００では、先述したように、外部電源電圧ＶＰＡＤの入力を受け付けるための外部端子として、専用のパッドを設けることなく既存のパッドＰＡＤが共用されている。すなわち、ＯＴＰメモリ４３１のデータ書込時にのみ、既存のパッドＰＡＤに外部電源端子としての機能を割り当て、ＯＴＰメモリ４３１のデータ非書込時（データ読出時を含む）には、内部ノードｎ１と内部電源電圧ＶＲＥＧの印加端との間をショートしておくことができる。
　本構成によれば、単一の外部端子（パッドＰＡＤ）に複数の機能を持たせることで、工場出荷時又は特定の場合にしか使用されることのない外部電源端子を別途用意する必要がなくなる。その結果、半導体装置４００の実装面積をシュリンクすることが可能となる。
　図６は、パッド共用手法の一例を示す図である。ＯＴＰメモリ４３１のデータ書込時に外部電源電圧ＶＰＡＤの入力を受け付けるパッドＰＡＤとして、既存のパッドを共用する場合には、基本的に同パッドに接続される第３回路ブロック４５０の高耐圧化が必要となる。従って、既存のパッドのうち、大規模な回路ブロックに繋がるもの、または、多くの回路ブロックに繋がるものについては、ＯＴＰメモリ４３１のデータ書込時に外部電源電圧ＶＰＡＤの入力を受け付けるパッドＰＡＤとしての共用を避けた方が良い。
　なお、上記のパッドＰＡＤとして共用に適した外部端子の一例としては、半導体装置４００の動作可否を制御するためのイネーブル信号が入力されるイネーブルパッドを挙げることができる。例えば、上記のパッドＰＡＤとしてイネーブルパッドを共用した場合、半導体装置４００は、切替部４４０が先述の第１状態（１）であるときに、パッドＰＡＤに入力されるイネーブル信号に応じて動作可否が切り替えられることになる。
　一般に、イネーブル信号は、半導体装置４００の起動時にディセーブル時の論理レベル（例えばローレベル）からイネーブル時の論理レベル（例えばハイレベル）に切り替わるだけの２値信号であり、さほど高い応答性は要求されない。
　そのため、上記のパッドＰＡＤとしてイネーブルパッドを共用する場合には、パッドＰＡＤから第３回路ブロック４５０に流れる電流を制限するための抵抗Ｒを設けたり、抵抗Ｒの下流側においてパッドＰＡＤから第３回路ブロック４５０に印加される電圧を制限するためのクランパ（例えばツェナダイオードＺＤ）を設けることができる。従って、第３回路ブロック４５０を不必要に高耐圧化せずに済むので、回路面積の拡大を最小限に抑えることが可能となる。
　なお、電流を制限するための抵抗Ｒを設ける上記の対策は、第３回路ブロック４５０が大電流を消費するような回路ブロックである場合には使えなくなってしまう。なぜなら、第３回路ブロック４５０に大電流が流れると、抵抗Ｒでの電圧降下が大きくなり、第３回路ブロック４５０の電源電圧がドロップしてしまうからである。
　これを鑑みると、ＯＴＰメモリ４３１のデータ書込時に外部電源電圧ＶＰＡＤの入力を受け付けるパッドＰＡＤとして、既存のパッドを共用する場合には、大電流を消費するような回路ブロックに繋がるパッドを避けることが望ましい。
＜第２実施形態＞
　図７は、半導体装置の第２実施形態を示す図である。本図の半導体装置５００は、内部電源５１０と、アナログ回路ブロック５２０と、デジタル回路ブロック５３０と、切替部５４０と、を有する。
　内部電源５１０は、入力電圧ＶＩＮ（例えば３．３Ｖ）から所定の内部電源電圧ＶＲＥＧ（例えば１．５Ｖ）を生成するリニアレギュレータであり、例えば、出力トランジスタ５１１と、帰還制御部５１２と、を含む。
　出力トランジスタ５１１は、入力電圧ＶＩＮの印加端と内部電源電圧ＶＲＥＧの印加端との間に接続されており、帰還制御部５１２から出力される制御信号に応じて導通度（延いてはオン抵抗値）がリニアに制御される。出力トランジスタ５１１としては、例えば、Ｐチャネル型ＭＯＳＦＥＴを好適に用いることができる。
　帰還制御部５１２は、内部電源電圧ＶＲＥＧ（またはその分圧電圧）の帰還入力を受け付けており、内部電源電圧ＶＲＥＧが目標値と一致するように出力トランジスタ５１１を制御する制御信号（＝ゲート信号）を生成する。
　アナログ回路ブロック５２０は、内部電源電圧ＶＲＥＧの供給を受けて動作する。
　デジタル回路ブロック５３０は、内部ノードｎ１に現れるノード電圧Ｖｎの供給を受けて動作する。なお、デジタル回路ブロック５３０は、静的電源電流測定テスト（いわゆるＩＤＤＱ［quiescent　power　supply　current/quiescent　current　measurement］テスト）の実施対象となる。また、デジタル回路ブロック５３０は、ノード電圧Ｖｎの供給断絶を起こすことなく内部ノードｎ１の接続先を切り替えられるように、切替部５４０のスイッチ制御信号Ｓｃｔｒｌを生成するスイッチ制御部としての機能も備えている。
　切替部５４０は、デジタル回路ブロック５３０から出力されるスイッチ制御信号Ｓｃｔｒｌに基づいて内部ノードｎ１の接続先を切り替えるように構成された回路ブロックであり、スイッチＳＷ１及びＳＷ２を含む。なお、本図では改めて明示していないが、切替部５４０の構成要素として、図４のドライバＤＲＶ１及びＤＲＶ２を含んでいてもよい。
　スイッチＳＷ１は、内部電源電圧ＶＲＥＧの印加端と内部ノードｎ１との間に接続されている。本図では、スイッチＳＷ１としてＰチャネル型ＭＯＳＦＥＴを用いているが、例えば、Ｐチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴを並列接続したアナログスイッチを用いてもよい。
　スイッチＳＷ２は、イネーブルパッドＥＮと内部ノードｎ１との間に接続されている。上記のイネーブルパッドＥＮは、ＩＤＤＱテストの非実施時にはイネーブル信号の入力端子として機能し、ＩＤＤＱテストの実施時には外部電源電圧ＶＰＡＤ（例えば２Ｖ）が印加される外部電源端子、兼、デジタル回路ブロック５３０に流れる静的電源電流の検出端子として機能する既存パッドの一例である。
　なお、スイッチＳＷ２としては、Ｐチャネル型ＭＯＳＦＥＴではなく、Ｎチャネル型ＭＯＳＦＥＴが好適である。仮に、スイッチＳＷ２としてＰチャネル型ＭＯＳＦＥＴを用いた場合には、ＩＤＤＱテストの非実施時にスイッチＳＷ２を確実にオフしておくための論理固定抵抗をスイッチＳＷ２のゲート・ソース間に挿入しておく必要がある。しかしながら、ＩＤＤＱテスト時には、上記の論理固定抵抗を介して電流が流れてしまうので、デジタル回路ブロック５３０の静的電源電流を正しく検出することができなくなる。これに対して、スイッチＳＷ２としてＮチャネル型ＭＯＳＦＥＴを用いれば、上記の論理固定抵抗が不要となるので、ＩＤＤＱテストを正しく実施することが可能となる。
　本実施形態の半導体装置５００において、デジタル回路ブロック５３０は、基本的に、ＩＤＤＱテストの非実施時に切替部５４０を先の第１状態（１）（ＳＷ１＝オン、ＳＷ２＝オフ）とし、ＩＤＤＱテストの実施時に切替部５４０を先の第２状態（２）（ＳＷ１＝オフ、ＳＷ２＝オン）とする。特に、デジタル回路ブロック５３０は、第１状態（１）及び第２状態（２）相互間の遷移時において、スイッチＳＷ１及びＳＷ２の双方をオンする第３状態（３）を経由するように切替部５４０を制御する。また、半導体装置５００は、内部電源５１０に電流ソース能力のみを持たせることで、スイッチＳＷ１及びＳＷ２の同時オンが可能な構成とされている。なお、第２実施形態の動作シーケンス（特にＩＤＤＱテストの実施時）については、先出の図５と同様であるので、重複した説明は省略する。
　上記構成を採用することにより、デジタル回路ブロック５３０は、常にノード電圧Ｖｎの供給を受け続けることができるので、内部電源電圧ＶＲＥＧと外部電源電圧ＶＰＡＤの切替時にも何ら支障なく切替部５４０を制御することが可能となる。
　また、第２実施形態の半導体装置５００では、ＩＤＤＱテスト用の外部端子として、既存のイネーブルパッドＥＮが共用されている。このように、単一の外部端子（イネーブルパッドＥＮ）に複数の機能を持たせる構成であれば、ＩＤＤＱテストの実施時にしか使用されることのない専用の外部端子を別途用意せずに済むので、半導体装置５００の実装面積をシュリンクすることが可能となる。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている半導体装置は、入力電圧から内部電源電圧を生成するように構成された内部電源と、前記内部電源電圧により動作するように構成された第１回路ブロックと、内部ノードに現れるノード電圧により動作するように構成された第２回路ブロックと、前記内部ノードの接続先を切り替えるように構成された切替部と、を有し、前記切替部は、前記内部電源電圧の印加端と前記内部ノードとの間に接続された第１スイッチと、パッドと前記内部ノードとの間に接続された第２スイッチと、を含み、前記第２回路ブロックは、前記第１スイッチ及び前記第２スイッチをそれぞれ制御するように構成されたスイッチ制御部を含み、前記スイッチ制御部は、前記第１スイッチがオン状態でかつ前記第２スイッチがオフ状態である第１状態と、前記第１スイッチがオフ状態でかつ前記第２スイッチがオン状態である第２状態との間で、前記切替部の動作状態を切り替える際に、前記第１スイッチ及び前記第２スイッチの双方がオン状態である第３状態を経由するように前記切替部を制御する構成（第１の構成）とされている。
　なお、上記第１の構成から成る半導体装置において、前記内部電源は、前記内部電源電圧の印加端に電流を供給する能力のみを有する構成（第２の構成）としてもよい。
　また、上記第１または第２の構成から成る半導体装置において、前記第２回路ブロックは、動作モードにより必要な駆動電圧が異なる負荷回路を含む構成（第３の構成）としてもよい。
　また、上記第３の構成から成る半導体装置において、前記負荷回路は、データ書込時とデータ非書込時で必要な駆動電圧が異なるメモリであり、前記スイッチ制御部は、前記データ非書込時に前記切替部を前記第１状態とし、前記データ書込時に前記切替部を前記第２状態とする構成（第４の構成）としてもよい。
　また、上記第１または第２の構成から成る半導体装置において、前記第２回路ブロックは、静的電源電流測定テストの実施対象となるデジタル回路ブロックであり、前記スイッチ制御部は、前記静的電源電流測定テストの非実施時に前記切替部を前記第１状態とし、前記静的電源電流測定テストの実施時に前記切替部を前記第２状態とする構成（第５の構成）としてもよい。
　また、上記第５の構成から成る半導体装置において、前記第２スイッチは、Ｎチャネル型ＭＯＳＦＥＴである構成（第６の構成）としてもよい。
　また、上記第１～第６いずれかの構成から成る半導体装置は、前記パッドから第３回路ブロックに流れる電流を制限する抵抗をさらに有する構成（第７の構成）としてもよい。
　また、上記第７の構成から成る半導体装置は、前記抵抗の下流側において前記パッドから前記第３回路ブロックに印加される電圧を制限するクランパをさらに有する構成（第８の構成）としてもよい。
　また、上記第１～第８いずれかの構成から成る半導体装置は、前記切替部が前記第１状態であるときに前記パッドに入力されるイネーブル信号に応じて動作可否が切り替えられる構成（第９の構成）としてもよい。
　また、例えば、本明細書中に開示されている電圧印加方法は、上記第１～第９いずれかの構成から成る半導体装置に設けられた前記パッドに外部電源電圧を印加する方法であって、前記第１状態から前記第３状態への切替前に前記外部電源電圧を前記内部電源電圧の目標値以上の第１電圧に設定するステップと、前記第３状態から前記第２状態への切替後に前記外部電源電圧を前記第１電圧から第２電圧に引き上げるステップと、前記第２状態から前記第３状態への切替前に前記外部電源電圧を前記第２電圧から前記第１電圧に引き下げるステップと、前記第３状態から前記第１状態への切替後に前記外部電源電圧の印加を停止するステップと、を有する構成（第１０の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１００　　半導体装置
　　　１１０　　内部電源
　　　１１１　　出力トランジスタ
　　　１１２　　帰還制御部
　　　１２０　　アナログ回路ブロック
　　　１３０　　デジタル回路ブロック
　　　１４０　　ＯＴＰメモリ
　　　２００　　半導体装置
　　　２１０、２２０、２３０　　回路ブロック
　　　２４０　　切替部
　　　２４１～２４４　　アナログスイッチ
　　　２５０　　スイッチ制御部
　　　３００　　半導体装置
　　　３１０、３２０　　回路ブロック
　　　３３０　　ＯＴＰメモリ
　　　３４０ａ、３４０ｂ　　切替部
　　　３４１～３４４　　アナログスイッチ
　　　３５０ａ、３５０ｂ　　スイッチ制御部
　　　４００　　半導体装置
　　　４１０　　内部電源
　　　４１１　　出力トランジスタ
　　　４１２　　オペアンプ
　　　４２０　　第１回路ブロック
　　　４３０　　第２回路ブロック
　　　４３１　　ＯＴＰメモリ
　　　４３２　　スイッチ制御部
　　　４４０　　切替部
　　　４５０　　第３回路ブロック
　　　５００　　半導体装置
　　　５１０　　内部電源
　　　５１１　　出力トランジスタ
　　　５１２　　帰還制御部
　　　５２０　　アナログ回路ブロック
　　　５３０　　デジタル回路ブロック
　　　５４０　　切替部
　　　ＤＲＶ１、ＤＲＶ２　　ドライバ
　　　ＥＮ　　イネーブルパッド
　　　ＰＡＤ１、ＰＡＤ２、ＰＡＤ　　パッド
　　　Ｒ　　抵抗
　　　ＳＷ１　　スイッチ（Ｐチャネル型ＭＯＳＦＥＴ）
　　　ＳＷ２　　スイッチ（Ｎチャネル型ＭＯＳＦＥＴ）
　　　ＺＤ　　ツェナダイオード（クランパ）

Claims (10)

  1. 　入力電圧から内部電源電圧を生成するように構成された内部電源と、
    　前記内部電源電圧により動作するように構成された第１回路ブロックと、
    　内部ノードに現れるノード電圧により動作するように構成された第２回路ブロックと、
    　前記内部ノードの接続先を切り替えるように構成された切替部と、
    　を有し、
    　前記切替部は、前記内部電源電圧の印加端と前記内部ノードとの間に接続された第１スイッチと、外部端子と前記内部ノードとの間に接続された第２スイッチと、を含み、
    　前記第２回路ブロックは、前記第１スイッチ及び前記第２スイッチをそれぞれ制御するように構成されたスイッチ制御部を含み、
    　前記スイッチ制御部は、前記第１スイッチがオン状態でかつ前記第２スイッチがオフ状態である第１状態と、前記第１スイッチがオフ状態でかつ前記第２スイッチがオン状態である第２状態との間で、前記切替部の動作状態を切り替える際に、前記第１スイッチ及び前記第２スイッチの双方がオン状態である第３状態を経由するように前記切替部を制御する、半導体装置。
  2. 　前記内部電源は、前記内部電源電圧の印加端に電流を供給する能力のみを有する、請求項１に記載の半導体装置。
  3. 　前記第２回路ブロックは、動作モードにより必要な駆動電圧が異なる負荷回路を含む、請求項１または２に記載の半導体装置。
  4. 　前記負荷回路は、データ書込時とデータ非書込時で必要な駆動電圧が異なるメモリであり、前記スイッチ制御部は、前記データ非書込時に前記切替部を前記第１状態とし、前記データ書込時に前記切替部を前記第２状態とする、請求項３に記載の半導体装置。
  5. 　前記第２回路ブロックは、静的電源電流測定テストの実施対象となるデジタル回路ブロックであり、前記スイッチ制御部は、前記静的電源電流測定テストの非実施時に前記切替部を前記第１状態とし、前記静的電源電流測定テストの実施時に前記切替部を前記第２状態とする、請求項１または２に記載の半導体装置。
  6. 　前記第２スイッチはＮチャネル型ＭＯＳＦＥＴである、請求項５に記載の半導体装置。
  7. 　前記外部端子から第３回路ブロックに流れる電流を制限する抵抗をさらに有する、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記抵抗の下流側で前記外部端子から前記第３回路ブロックに印加される電圧を制限するクランパをさらに有する、請求項７に記載の半導体装置。
  9. 　前記切替部が前記第１状態であるときに前記外部端子に入力されるイネーブル信号に応じて動作可否が切り替えられる、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　請求項１～９のいずれか一項に記載の半導体装置に設けられた前記外部端子に外部電源電圧を印加する電圧印加方法であって、前記第１状態から前記第３状態への切替前に前記外部電源電圧を前記内部電源電圧の目標値以上の第１電圧に設定するステップと、前記第３状態から前記第２状態への切替後に前記外部電源電圧を前記第１電圧から第２電圧に引き上げるステップと、前記第２状態から前記第３状態への切替前に前記外部電源電圧を前記第２電圧から前記第１電圧に引き下げるステップと、前記第３状態から前記第１状態への切替後に前記外部電源電圧の印加を停止するステップと、を有する、電圧印加方法。
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