WO2022254797A1 - 光検出素子、光検出素子の製造方法、及び電子機器 - Google Patents

光検出素子、光検出素子の製造方法、及び電子機器 Download PDF

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WO2022254797A1
WO2022254797A1 PCT/JP2022/004880 JP2022004880W WO2022254797A1 WO 2022254797 A1 WO2022254797 A1 WO 2022254797A1 JP 2022004880 W JP2022004880 W JP 2022004880W WO 2022254797 A1 WO2022254797 A1 WO 2022254797A1
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electric field
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conductivity type
high electric
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健司 松沼
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ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/483—Details of pulse systems
    • G01S7/486—Receivers
    • G01S7/4861—Circuits for detection, sampling, integration or read-out
    • G01S7/4863—Detector arrays, e.g. charge-transfer gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetector, a method for manufacturing the photodetector, and an electronic device using the photodetector.
  • This ranging sensor As a photodetector, there is a distance sensor that measures distance by the ToF (Time of Flight) method.
  • This ranging sensor has a pixel array section in which a plurality of pixels are arranged in a matrix.
  • Patent Literature 1 discloses a pixel having a photoelectric conversion portion in which a SPAD (Single Photon Avalanche Diode) element is configured as a photoelectric conversion element.
  • a SPAD element is an Avalanche Photodiode (APD) that operates at a voltage higher than the breakdown voltage called Geiger mode.
  • the photoelectric conversion section has a light absorption section that absorbs light incident on the semiconductor layer to generate carriers (for example, electrons) and a multiplication section that avalanche multiplies the electrons generated in the light absorption section.
  • a high electric field region (avalanche multiplication region) is formed in the vicinity of a pixel separation portion formed between pixels and extending in the depth direction from a light incident surface of a semiconductor layer. forming.
  • Photoelectrically converted electrons have a high probability of being generated near the center, so it takes a long time to be transported to the high electric field region (avalanche multiplication region) formed in the pixel separation section.
  • a time difference (timing jitter) is generated until the light reaches the target, and in the case of a system that measures the distance from the arrival time of light, for example, it becomes an error in the distance to be detected.
  • the present disclosure has been made in view of such circumstances, and an object of the present disclosure is to provide a photodetector capable of reducing the transportation distance and suppressing timing jitter, a method for manufacturing the photodetector, and an electronic device. .
  • One aspect of the present disclosure includes a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in accordance with incident light, each of the plurality of pixels having a first A semiconductor substrate formed with a conductivity type region, a second conductivity type region that is joined to the first conductivity type region and has an electrode opposite to the first conductivity type, and a light incidence surface to the light incidence surface of the semiconductor substrate. formed by applying a predetermined voltage between the first-conductivity-type region and the second-conductivity-type region in a plane direction perpendicular to the depth direction reaching the opposite surface, and a high electric field region having a higher electric field than the electric field applied to the region.
  • the high electric field region is a photodetector element formed in a plurality of stages in the depth direction of the semiconductor substrate.
  • Another aspect of the present disclosure is a method for manufacturing a photodetector including a semiconductor substrate on which a plurality of pixels each capable of generating an electric signal in response to incident light are arranged, wherein at least a partial region of the semiconductor substrate a first conductivity type region for forming a first high electric field region in a plane direction perpendicular to the depth direction from the light incident surface to the opposite surface; a second conductivity type opposite to the first conductivity type; a first high electric field region forming step for forming a type region; and the first conductivity type for forming a second high electric field region in the planar direction from the first high electric field region in the depth direction.
  • Another aspect of the present disclosure includes a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in response to incident light, each of the plurality of pixels having a first a semiconductor substrate formed with a region of one conductivity type and a region of a second conductivity type that is joined to the region of the first conductivity type and has an electrode opposite to the first conductivity type; is formed by applying a predetermined voltage between the first-conductivity-type region and the second-conductivity-type region in a plane direction perpendicular to the depth direction to the opposite surface, and and a high electric field region having a higher electric field than the electric field applied to the region of (1), wherein the high electric field region comprises a photodetector element formed in a plurality of stages in the depth direction of the semiconductor substrate.
  • FIG. 1 is a block diagram showing one configuration example of a photodetector according to a first embodiment of the present disclosure
  • FIG. 3 is an equivalent circuit diagram showing one configuration example of a pixel
  • FIG. 4 is a diagram showing a cross-sectional configuration example of a pixel according to the first embodiment
  • FIG. 4 is a diagram showing a configuration example of a pixel viewed in a planar direction from the position of the dashed line A-A' in FIG. 3
  • It is a figure which shows the cross-sectional structural example of the pixel as a comparative example.
  • FIG. 4 is a diagram showing a configuration example of a pixel viewed in a planar direction from the position of the dashed line A-A' in FIG.
  • FIG. 7 is a diagram illustrating a cross-sectional configuration example of a pixel according to the second embodiment of the present disclosure
  • FIG. 8 is a diagram showing a configuration example of a pixel viewed in a planar direction from the position of the dashed line B-B′ in FIG. 7
  • FIG. 8 is a diagram showing a configuration example of a pixel viewed in a plane direction from the position of the dashed line B-B' in FIG. 7, according to a modification of the second embodiment
  • FIG. 10 is a diagram illustrating a cross-sectional configuration example of a pixel according to a third embodiment of the present disclosure; It is a block diagram showing an equivalent circuit of the first signal processing circuit and the second signal processing circuit according to the third embodiment.
  • FIG. 11 is a block diagram showing equivalent circuits of a first signal processing circuit and a second signal processing circuit as a first modification of the third embodiment of the present disclosure;
  • FIG. 11 is a block diagram showing equivalent circuits of a first signal processing circuit and a second signal processing circuit as a second modification of the third embodiment of the present disclosure;
  • FIG. 11 is a diagram illustrating a cross-sectional configuration example of a pixel according to a fourth embodiment of the present disclosure;
  • FIG. 11 illustrates a cross-sectional configuration example of a pixel according to a fifth embodiment of the present disclosure
  • FIG. FIG. 16 is a diagram showing a configuration example of a pixel viewed in a planar direction from the position of the dashed line C-C' in FIG. 15
  • FIG. 11 is a diagram illustrating a cross-sectional configuration example of a pixel according to a sixth embodiment of the present disclosure
  • FIG. FIG. 20 is a diagram illustrating a cross-sectional configuration example of a pixel according to a seventh embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view (part 1) showing a wafer process flow for manufacturing a photodetector element according to an eighth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view (Part 2) showing a wafer process flow for manufacturing a photodetector according to the eighth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view (part 3) showing a wafer process flow for manufacturing a photodetector element according to the eighth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view (part 4) showing a wafer process flow for manufacturing a photodetector element according to the eighth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view (No. 5) showing a wafer process flow for manufacturing a photodetector element according to the eighth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view (No. 5) showing a wafer process flow for manufacturing a photodetector element according to the eighth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view (No.
  • FIG. 20 is a cross-sectional view (No. 7) showing a wafer process flow for manufacturing a photodetector according to the eighth embodiment of the present disclosure
  • FIG. 22 is a cross-sectional view (No. 8) showing a wafer process flow for manufacturing a photodetector element according to an eighth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view (No. 9) showing a wafer process flow for manufacturing a photodetector element according to the eighth embodiment of the present disclosure
  • FIG. 20 is a cross-sectional view (No. 10) showing a wafer process flow for manufacturing a photodetector element according to the eighth embodiment of the present disclosure
  • 1 is a block diagram showing a configuration example of an embodiment of an imaging device as an electronic device to which the present technology is applied;
  • first conductivity type is one of p-type or n-type
  • second conductivity type means one of p-type or n-type, which is different from “first conductivity type”.
  • first conductivity type is one of p-type or n-type
  • second conductivity type means one of p-type or n-type, which is different from “first conductivity type”.
  • “+” and “-” attached to "n” and “p” refer to semiconductor regions having relatively high or low impurity densities, respectively, compared to semiconductor regions not marked with “+” and “-”. It means that it is an area. However, even if the same "n” is attached to the semiconductor region, it does not mean that the impurity density of each semiconductor region is exactly the same.
  • FIG. 1 is a block diagram showing a configuration example of a sensor chip as a photodetector according to the first embodiment of the present disclosure.
  • the sensor chip 1 includes a pixel array section 2 and a bias voltage application section 5.
  • the pixel array section 2 is a light receiving surface that receives light condensed by an optical system (not shown).
  • a plurality of pixels 3 are arranged in a matrix in the directions indicated by arrows X and Y in FIG. 1 on a two-dimensional plane.
  • the bias voltage applying section 5 applies a bias voltage to each of the plurality of pixels 3 arranged in the pixel array section 2 .
  • each of the plurality of pixels 3 includes, for example, a SPAD (Single Photon Avalanche Diode) element 6 as a photoelectric conversion element, and a quenching resistance element 7 composed of, for example, a p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor). and an inverter 8 composed of, for example, a complementary MOSFET (Complementary MOS).
  • SPAD Single Photon Avalanche Diode
  • quenching resistance element 7 composed of, for example, a p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • an inverter 8 composed of, for example, a complementary MOSFET (Complementary MOS).
  • the SPAD element 6 has an anode connected to the bias voltage application section 5 (see FIG. 1) and a cathode connected to the source terminal of the quenching resistance element 7 .
  • a bias voltage VB is applied from the bias voltage applying section 5 to the anode of the SPAD element 6 .
  • the SPAD element 6 is a photoelectric conversion element that forms an avalanche multiplication region (depletion layer) by applying a large negative voltage to the anode and can avalanche multiply electrons generated by the incidence of one photon.
  • the quenching resistance element 7 is connected in series with the SPAD element 6, the source terminal is connected to the cathode of the SPAD element 6, and the drain terminal is connected to a power supply (not shown).
  • An excitation voltage VE is applied to the drain terminal of the quenching resistance element 7 from the power supply.
  • the quenching resistance element 7 emits the electrons multiplied by the SPAD element 6 to return the voltage to the initial voltage. perform (quenting).
  • the input terminal of the inverter 8 is connected to the cathode of the SPAD element 6 and the source terminal of the quenching resistance element 7, and the output terminal is connected to the signal processing section (not shown) at the subsequent stage.
  • the inverter 8 outputs a received light signal based on the electrons multiplied by the SPAD element 6 . More specifically, inverter 8 shapes the voltage generated by the electrons multiplied by SPAD element 6 . Then, the inverter 8 outputs a light receiving signal (APD OUT) in which a pulse waveform shown in FIG. 2 is generated, starting from the arrival time of one photon, to the signal processing unit.
  • the signal processing unit calculates the distance for each pixel 3 by performing arithmetic processing to obtain the distance to the object based on the timing at which a pulse indicating the arrival time of one photon is generated in each light reception signal. Based on these distances, a distance image is generated in which the distances to the object detected by the plurality of pixels 3 are arranged in a plane.
  • FIG. 3 shows a cross-sectional configuration example of the pixel 3 according to the first embodiment.
  • FIG. 4 shows a configuration example of the pixel 3 viewed in the planar direction (the direction indicated by the arrow Y in FIG. 3) from the position of the dashed line AA' in FIG.
  • the sensor chip 1 has a laminated structure in which a sensor substrate 11, a sensor-side wiring layer 12, and a logic-side wiring layer 13 are laminated in the direction indicated by the arrow Z in FIG.
  • Logic circuit substrates (not shown) are stacked on top of each other.
  • the logic circuit board includes, for example, the bias voltage application unit 5 shown in FIG. 1, the quenching resistance element 7 shown in FIG. 2, the inverter 8, and the like.
  • the sensor-side wiring layer 12 and logic-side wiring layer 13 are formed. can be manufactured by a manufacturing method of bonding at a bonding surface (a surface indicated by a broken line in FIG. 3).
  • the sensor substrate 11 is, for example, a semiconductor substrate obtained by thinly slicing single-crystal silicon, and a SPAD element 6 is formed for each pixel 3 .
  • the SPAD element 6 includes a light absorbing layer (semiconductor region) 111 formed on the sensor substrate 11, a p+ type region 112 formed in the light absorbing layer 111, and an n+ type region 113 joined thereto.
  • "Conductive type” refers to either so-called n-type or p-type according to the type of carrier.
  • the n-type region is an impurity semiconductor in which a semiconductor material such as silicon is doped with a donor impurity such as phosphorus
  • the p-type region is an impurity semiconductor in which an acceptor impurity such as boron is doped.
  • n+ type n+ type
  • p+ type p+ type
  • the first conductivity type is p + type
  • the second conductivity type is n + type.
  • the polarity of the pixels 3 may be reversed, such as the type.
  • the light absorption layer 111 is an n-type semiconductor region (n) formed over the entire SPAD element 6 and having a low impurity concentration. In the light absorption layer 111 , incident light is absorbed, electrons are generated by photoelectric conversion, and the generated electrons are transported to the avalanche multiplication region (high electric field region) 114 .
  • an avalanche multiplication region (high electric field region) 114 is formed by a depletion layer formed in a region where the p+ type region 112 and the n+ type region 113 are joined.
  • the high electric field region 114 is formed at the interface between the p + -type region 112 and the n + -type region 113 by a large negative voltage applied to the anode of the SPAD element 6, and electrons (e -) is multiplied.
  • a high electric field region can also be formed between the p + -type region 112 and the n + -type region 113 ′ formed on the opposite side of the n + -type region 113 with the p + -type region 112 interposed therebetween. Note that the high electric field region 114 has an electric field higher than the electric field formed in the light absorption layer 111 .
  • the SPAD element 6 includes a pinning film 115 and an insulating film 116 .
  • Adjacent SPAD elements 6 are insulated and separated by a double-structured pixel separation section 23 made up of a metal film 21 and an insulating film 22 .
  • the pixel separating portion 23 is formed so as to penetrate from the rear surface (light incident surface) of the sensor substrate 11 to the front surface (surface in contact with the sensor-side wiring layer 12).
  • the pixel separating section 23 suppresses light incident on a certain pixel 3 from leaking to other adjacent pixels 3, thereby suppressing the occurrence of crosstalk.
  • the pinning film 115 is a charge fixing film formed so as to surround the back surface (light incident surface) of the light absorption layer 111, and stores carriers (holes). Also, the pinning film 115 is electrically connected to the anode of the SPAD element 6 to enable bias adjustment. As a result, the hole concentration in the pinning film 115 is enhanced and, for example, the generation of dark current is suppressed.
  • the insulating film 116 is formed on the surface outside the pinning film 115 (the side surface in contact with the back surface of the sensor substrate 11 and the insulating film 22).
  • a high-concentration p-type diffusion region 117 is formed near the sensor-side wiring layer 12 on the sensor substrate 11 .
  • the high-concentration p-type diffusion region 117 is a p-type diffusion layer (p++) and is used for connection with the first contact electrode 121 for electrically connecting the p+-type region 411 to the anode of the SPAD element 6 .
  • the high-concentration p-type diffusion region 117 is electrically connected to a first wiring pattern 122 formed on the sensor-side wiring layer 12 via a first contact electrode 121 formed on the sensor-side wiring layer 12 .
  • the high-concentration n-type diffusion region 118 formed in the vicinity of the n+-type region 113 is an n-type diffusion layer (n++) for electrically connecting the n+-type region 113 to the cathode of the SPAD element 6. It is used for connection with the second contact electrode 123 .
  • the high-concentration n-type diffusion region 118 is electrically connected to a second wiring pattern 124 formed on the sensor-side wiring layer 12 via a second contact electrode 123 formed on the sensor-side wiring layer 12 .
  • the first wiring pattern 122 is an anode power supply wiring pattern
  • the second wiring pattern 124 is a cathode power supply wiring pattern.
  • the sensor-side wiring layer 12 is a layer in which various wiring patterns including the first contact electrode 121, the first wiring pattern 122, the second contact electrode 123, and the second wiring pattern 124 described above are formed.
  • the sensor-side wiring layer 12 can typically be configured by laminating a plurality of wiring layers with interlayer insulating films interposed therebetween.
  • the wiring pattern is formed of, for example, a metal material such as aluminum (Al) or copper (Cu), but is not limited to this.
  • the logic-side wiring layer 13 can also typically be configured by laminating a plurality of wiring layers with interlayer insulating films interposed therebetween.
  • An on-chip lens 32 is provided on the sensor substrate 11 with a planarizing film (insulating film) 31 interposed therebetween.
  • the on-chip lens 32 is an optical lens configured to effectively condense or form an image of light incident on the pixel 3 from the outside.
  • a light shielding film 33 is provided between adjacent on-chip lenses 32 .
  • the light-shielding film 33 includes a hard mask (insulating film) 331 which is laminated in order on the metal film 21 and the insulating film 22 of the pixel separating portion 23 projecting upward (in the direction indicated by the arrow Z in FIG. 3) from the flattening film 31 .
  • an insulating film 332 and an antireflection film 333 are integrally formed.
  • the light-shielding film 33 is configured to open the light-receiving surface (light incident surface) side of the SPAD element 6 so that light from a predetermined pixel 3 does not leak into the adjacent pixel 3 .
  • the light shielding film 33 also functions as a relay electrode, which will be described later.
  • FIG. 5 shows a cross-sectional configuration example of a pixel 3 as a comparative example.
  • the same parts as in FIG. 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the SPAD element 6-1 includes a light absorbing layer 111 formed on the sensor substrate 11, a p+ type region 411 formed in the light absorbing layer 111, and an n+ type region 412 joined thereto. be done.
  • the p+ type region 411 is formed along the vicinity of the pixel isolation portion 23 (inner periphery of the pixel isolation portion 23).
  • the n + -type region 412 is formed inside the p + -type region 411 (in the direction indicated by the arrow X in FIG. 5) in plan view.
  • an avalanche multiplication region (high electric field region) 413 is formed by a depletion layer formed in a region where the p + -type region 411 and the n + -type region 113 are joined.
  • the probability of photoelectric conversion near the center in the left-right direction is high.
  • a time difference occurs between photoelectric conversion and avalanche. For example, in the case of a system that performs distance measurement based on light arrival time, an error occurs in the detected distance.
  • the SPAD element 6 includes a p + -type region 411 formed in the light absorption layer 111 and an n + -type region 412 joined thereto, and a p + -type region 412 formed in the light absorption layer 111 . It includes a region 511 and an n+ type region 512 joined thereto.
  • the p + -type region 511 and the n + -type region 512 are formed in the depth direction of the sensor substrate 11 (direction indicated by arrow Z in FIG. 3) with respect to the high electric field region 114 .
  • an avalanche multiplication region (high electric field region) 513 is formed by a depletion layer formed in a region where the p + -type region 511 and the n + -type region 512 are joined.
  • the high electric field region 513 is formed at the interface between the p + -type region 511 and the n + -type region 512 by a large negative voltage applied to the anode of the SPAD element 6, and electrons (e -) is multiplied.
  • a high electric field region can also be formed between the p + -type region 112 and the n + -type region 512 ′ formed on the opposite side of the n + -type region 512 across the p + -type region 511 . Furthermore, a high electric field region can also be formed between the n+ type region 521 formed on the back side of the sensor substrate 11 and the pinning film 115 .
  • each pixel 3 is square, as shown in FIG.
  • the pixels 3 are surrounded by a pixel separation portion 23 in a grid pattern.
  • the p+ type region 511 covers almost the entire area of the pixel 3 in the planar direction (directions indicated by arrows X and Y in FIG. 4).
  • An n + -type region 412 is formed in the depth direction of the sensor substrate 11 on the inner periphery of the pixel separation section 23 .
  • the n+ type region 412 is formed over all four sides of the pixel isolation portions 23-1, 23-2, 23-3, and 23-4.
  • the SPAD element 6 having the above configuration, electrons generated by incidence of one photon are avalanche-multiplied by the high electric field regions 114, 413, and 513, and the avalanche-multiplied electrons are transferred to the high-concentration n-type diffusion region 118 and the Output is made to the logic circuit board via the two contact electrodes 123 , the second wiring pattern 124 and the logic side wiring layer 13 .
  • the logic circuit board outputs a light reception signal (electrical signal) based on the electrons multiplied by the SPAD element 6, and processes the light reception signal.
  • the transport distance of electrons can be reduced and the timing jitter can be suppressed. Moreover, since the transport distance in the depth direction of the sensor substrate 11 can be shortened, timing jitter can be suppressed even if the cell pitch is large.
  • the number of layers of the high electric field region in the depth direction of the sensor substrate 11 may be more than two. Further, according to the first embodiment, since the high electric field region 413 is formed in the depth direction of the sensor substrate 11, it is possible to further reduce the transport distance of electrons and suppress the timing jitter.
  • FIG. 6 relates to a modification of the first embodiment, and shows a configuration example of the pixel 3 viewed in the planar direction (the direction indicated by the arrow Y in FIG. 3) from the position of the dashed line AA' in FIG.
  • the same parts as those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • n + -type regions 412 along the depth direction of the sensor substrate 11 are provided on the inner peripheries of the pixel isolation portions 23-1 and 23-2 extending in the direction indicated by the arrow Y in FIG. is formed.
  • the n + -type region 412 is formed along each side of the pixel isolation portions 23-1 and 23-2.
  • the n + -type region 412 may be formed in a part of each of the pixel isolation portions 23-1 and 23-2.
  • the n + -type region 412 may be formed on the inner periphery of the pixel isolation portions 23-3 and 23-4 extending in the direction indicated by the arrow X in FIG. Even in the modification of the first embodiment, the same effects as those of the first embodiment can be obtained.
  • the high electric field region 413 is not formed in the vicinity of the pixel separating portion 23, and the high electric field regions 114 and 513 are formed in two steps in the depth direction of the sensor substrate 11, for example. will be explained.
  • FIG. 7 shows a cross-sectional configuration example of the pixel 3 according to the second embodiment.
  • FIG. 8 shows a configuration example of the pixel 3 viewed in the planar direction (the direction indicated by the arrow Y in FIG. 7) from the position of the dashed line BB' in FIG.
  • the same parts as in FIG. 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the SPAD element 6A includes a light absorbing layer 111 formed on the sensor substrate 11, n+ type regions 113, 113', 512, 512', 521, and p+ type regions 112, 511.
  • n + -type regions 113 , 113 ′, 512 , 512 ′, 521 are electrically connected to the high-concentration n-type diffusion region 118 via the n + -type region 514 .
  • a high electric field region 114 is formed by a depletion layer formed in a region where the p + -type region 112 and the n + -type region 113 are joined.
  • the high electric field region 114 is formed at the interface between the p + -type region 112 and the n + -type region 113 by a large negative voltage applied to the n + -type region 113, and electrons (e ⁇ ) is multiplied.
  • a high electric field region can also be formed between the p + -type region 112 and the n + -type region 113 ′ formed on the opposite side of the n + -type region 113 with the p + -type region 112 interposed therebetween.
  • a high electric field region 513 is formed by a depletion layer formed in a region where the p + -type region 511 and the n + -type region 512 are joined.
  • a high electric field region 513 is formed at the boundary surface between the p + -type region 511 and the n + -type region 512 by a large negative voltage applied to the anode of the SPAD element 6A, and electrons (e -) is multiplied.
  • a high electric field region can also be formed between the p + -type region 112 and the n + -type region 512 ′ formed on the opposite side of the n + -type region 512 with the p + -type region 511 interposed therebetween.
  • the p+ type region 511 covers almost the entire area of the pixel 3 in the planar direction (directions indicated by arrows X and Y in FIG. 8).
  • An n + -type region 514 is formed along the depth direction of the sensor substrate 11 in the center of the pixel 3 .
  • FIG. 9 relates to a modification of the second embodiment, and shows a configuration example of the pixel 3 viewed in the planar direction (direction indicated by arrow Y in FIG. 7) from the position of the dashed line BB' in FIG.
  • the same parts as in FIG. 8 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • an n+ type region 515 is formed along the depth direction of the sensor substrate 11 in the center of the pixel 3 .
  • the n + -type region 515 has a size larger than that of the n + -type region 514 , and ensures electrical connection of the n + -type regions 113 , 113 ′, 512 , 512 ′ and 521 to the high-concentration p-type diffusion region 117 . can be done.
  • FIG. 10 shows a cross-sectional configuration example of the pixel 3 according to the third embodiment. 10, the same parts as in FIG. 7 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the SPAD element 6B1 includes a light absorption layer 111, a p+ type region 112, and n+ type regions 113 and 113' formed on the sensor substrate 11.
  • the SPAD element 6B2 includes a light absorption layer 111, a p+ type region 511, and n+ type regions 512 and 512' formed on the sensor substrate 11.
  • n + -type region 113 is electrically connected to the high-concentration n-type diffusion region 118 through the n + -type region 611 .
  • high electric field region 114 is formed by a depletion layer formed in a region where p + -type region 112 and n + -type region 113 are joined.
  • the high electric field region 114 is formed at the interface between the p + -type region 112 and the n + -type region 113 by a large negative voltage applied to the anode of the SPAD element 6B1, and electrons (e -) is multiplied.
  • a high electric field region can also be formed between the p + -type region 112 and the n + -type region 113 ′ formed on the opposite side of the n + -type region 113 with the p + -type region 112 interposed therebetween.
  • the n + -type region 512 is electrically connected to the high-concentration n-type diffusion region 119 through the n + -type region 612 .
  • a high electric field region 513 is formed by a depletion layer formed in a region where the p + -type region 511 and the n + -type region 512 are joined.
  • the high electric field region 513 is formed at the boundary surface between the p + -type region 511 and the n + -type region 512 by a large negative voltage applied to the anode of the SPAD element 6B2, and electrons (e -) is multiplied.
  • a high electric field region can also be formed between the p + -type region 511 and the n + -type region 512 ′ formed on the opposite side of the n + -type region 512 with the p + -type region 511 interposed therebetween.
  • the high-concentration n-type diffusion region 118 is used for connection with a second contact electrode 125 for electrically connecting the n + -type region 113 to the cathode of the SPAD element 6B1.
  • the high-concentration n-type diffusion region 118 is electrically connected to a second wiring pattern 126 formed on the sensor-side wiring layer 12 via a second contact electrode 125 formed on the sensor-side wiring layer 12 .
  • the high-concentration n-type diffusion region 119 is used for connection with a second contact electrode 127 for electrically connecting the n + -type region 512 to the cathode of the SPAD element 6B2.
  • the high-concentration n-type diffusion region 119 is electrically connected to a second wiring pattern 128 formed on the sensor-side wiring layer 12 via a second contact electrode 125 formed on the sensor-side wiring layer 12 .
  • the second wiring patterns 126 and 128 are wiring patterns for cathode power supply.
  • the SPAD element 6B1 having the above configuration electrons generated by incidence of one photon are avalanche-multiplied by the high electric field region 114, and the avalanche-multiplied electrons are transferred to the high-concentration n-type diffusion region 118 and the second contact electrode 125. , the second wiring pattern 126 and the logic-side wiring layer 13 to the first signal processing circuit of the logic circuit board.
  • the first signal processing circuit outputs a received light signal (electrical signal) based on the electrons multiplied by the SPAD element 6B1, and processes the received light signal.
  • the SPAD element 6B2 electrons generated by incidence of one photon are avalanche-multiplied by the high electric field region 513, and the avalanche-multiplied electrons are transferred to the high-concentration n-type diffusion region 119, the second contact electrode 127, the second It is output to the second signal processing circuit of the logic circuit board via the wiring pattern 128 and the logic-side wiring layer 13 .
  • the second signal processing circuit outputs a received light signal (electrical signal) based on the electrons multiplied by the SPAD element 6B2, and processes the received light signal.
  • FIG. 11 shows equivalent circuits of the first signal processing circuit and the second signal processing circuit.
  • a first signal processing circuit connected to the SPAD element 6 B 1 is composed of a quenching resistance element 621 , an inverter 622 and a clock section 623 .
  • a second signal processing circuit connected to the SPAD element 6 B 2 is composed of a quenching resistance element 631 , an inverter 632 and a timer 633 .
  • a quenching resistance element 621 and an inverter 622 are connected to the cathode of the SPAD element 6B1.
  • An excitation voltage VE is applied to the quenching resistance element 621 from a power supply.
  • the quenching resistance element 621 emits the electrons multiplied by the SPAD element 6B1 when the voltage due to the electrons avalanche-multiplied by the SPAD element 6B1 reaches the negative voltage VBD, returning the voltage to the initial voltage. I do.
  • the inverter 622 outputs a light reception signal based on the electrons multiplied by the SPAD element 6B1. More specifically, inverter 622 shapes the voltage generated by the electrons multiplied by SPAD element 6B1. Then, the inverter 622 outputs a received light signal (APD OUT) starting from the arrival time of one photon to the timer 623 .
  • APD OUT received light signal
  • the timer 623 Based on the received light signal, the timer 623 generates a count value corresponding to the time from when the light is emitted until the pixel 3 receives the light, and outputs the count value to the subsequent processor 641 .
  • a quenching resistance element 631 and an inverter 632 are connected to the cathode of the SPAD element 6B2.
  • An excitation voltage VE is applied to the quenching resistance element 631 from a power supply.
  • the quenching resistance element 631 emits the electrons multiplied by the SPAD element 6B2 to return the voltage to the initial voltage when the voltage due to the electrons avalanche-multiplied by the SPAD element 6B2 reaches the negative voltage VBD. I do.
  • the inverter 632 outputs a received light signal (APD OUT) starting from the arrival time of one photon to the timer 633 based on the electrons multiplied by the SPAD element 6B2. Based on the received light signal, the timer 633 generates a count value corresponding to the time from when the light is emitted to when the pixel 3 receives the light, and outputs the count value to the subsequent processor 641 .
  • APD OUT received light signal
  • the processing unit 641 acquires the count values output from the clock units 623 and 633 a plurality of times (for example, thousands to tens of thousands of times) for each pixel 3, and creates a histogram corresponding to the acquired times. By detecting the peak of the histogram, the processing unit 641 determines the time it takes for the light emitted from the light source to return after being reflected by the subject or the subject. Further, the processing unit 641 performs an operation to obtain the distance to the object based on the determined time and speed of light.
  • the cathode side of the high electric field regions 114 having different depths on the sensor substrate 11 is connected to the first signal processing circuit, and the cathode side of the high electric field region 513 is connected to the second signal processing circuit.
  • FIG. 12 shows equivalent circuits of the first signal processing circuit and the second signal processing circuit as a first modification of the third embodiment of the present disclosure. 12, the same parts as in FIG. 11 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • edge detection units 624 and 634 are provided in the first signal processing circuit.
  • the edge detection section 624 detects the first edge of the received light signal (APD OUT) output from the inverter 622 that changes from High level to Low level.
  • the edge detection section 634 detects the second edge of the received light signal (APD OUT) output from the inverter 632 that changes from Low level to High level.
  • the signal indicating the first edge and the signal indicating the second edge are added by the logic OR circuit 642 and output to the clock section 643 .
  • the timer 643 Based on the output signal of the logical OR circuit 642, the timer 643 generates a count value corresponding to the time from when the light is emitted until the pixel 3 receives the light, and outputs the count value to the processor 641 in the subsequent stage.
  • FIG. 13 shows equivalent circuits of the first signal processing circuit and the second signal processing circuit as a second modification of the third embodiment of the present disclosure.
  • the same parts as those in FIG. 11 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • counters 625 and 635 for each wavelength band are provided in place of the timers 623 and 633 .
  • the counter 625 detects and counts a long wavelength signal such as near-infrared light from the received light signal (APD OUT) output from the inverter 622, and outputs the count value to the signal adjustment section 644. do.
  • the counter 635 detects and counts, for example, short-wavelength RGB signals of visible light from the received light signal (APD OUT) output from the inverter 632, and outputs the count value to the signal adjustment unit 644. Output.
  • the signal adjustment unit 644 multiplies each count value for each wavelength band by a weighting factor and adds them, and outputs the addition result to the recognition/determination unit 645 .
  • the recognition/determination unit 645 recognizes/determines the object from the addition result output from the signal adjustment unit 644 .
  • the signal adjustment unit 644 multiplies the near-infrared count value output from the counter 625 by a large weighting coefficient when the surroundings are dark and it is difficult to determine the subject, and the RGB The weighting factor is controlled so that the count value of is multiplied by a small value weighting factor.
  • the signal adjustment unit 644 multiplies the near-infrared count value output from the counter 625 by a small weighting factor, The weighting factor is controlled so that the count value is multiplied by a weighting factor having a large value.
  • the fourth embodiment describes a method for avoiding breakdown due to high-concentration impurities formed to lower the contact resistance in the pixel 3 .
  • FIG. 14 shows a cross-sectional configuration example of the pixel 3 according to the fourth embodiment. 14, the same parts as in FIG. 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the SPAD element 6C includes a light absorption layer 111 formed on the sensor substrate 11, n + -type regions 412, 512, 512', 521, and p + -type regions 411, 511. Furthermore, the SPAD element 6C includes n + -type regions 712 and 712' and a p + -type region 711 on the second contact electrode 123 side.
  • an avalanche multiplication region (high electric field region) 713 is formed by a depletion layer formed in a region where the p+ type region 711 and the n+ type region 712 are joined.
  • a high electric field region 713 is formed at the interface between the p + -type region 711 and the n + -type region 712 by a large negative voltage applied to the anode of the SPAD element 6C. -) is multiplied.
  • a high electric field region can also be formed between the p + -type region 711 and the n + -type region 712 ′ formed on the opposite side of the n + -type region 712 with the p + -type region 711 interposed therebetween.
  • the high electric field region 713 is smaller in size than the high electric field regions 413 and 513 in order to avoid breakdown between the n+ type region 712 and the high concentration p-type diffusion region 117, for example.
  • FIG. 15 shows a cross-sectional configuration example of the pixel 3 according to the fifth embodiment.
  • FIG. 16 shows a configuration example of the pixel 3 viewed in the planar direction (the direction indicated by the arrow Y in FIG. 15) from the position of the dashed line CC' in FIG. 15, the same parts as in FIG. 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the SPAD element 6D includes a light absorbing layer 111, n+ type regions 113 and 113', and a p+ type region 112 formed on the sensor substrate 11. Furthermore, the SPAD element 6D includes n + -type regions 812 and 812' and a p + -type region 811 on the light receiving surface side.
  • an avalanche multiplication region (high electric field region) 813 is formed by a depletion layer formed in a region where the p+ type region 811 and the n+ type region 812 are joined.
  • a high electric field region 813 is formed at the interface between the p + -type region 811 and the n + -type region 812 by a large negative voltage applied to the anode of the SPAD element 6D, and electrons (e -) is multiplied.
  • a high electric field region can also be formed between the p + -type region 811 and the n + -type region 812 ′ formed on the opposite side of the n + -type region 812 with the p + -type region 811 interposed therebetween.
  • the high electric field region 813 is smaller in size than the high electric field region 114 in order to avoid breakdown between the n+ type region 812 and the high concentration p-type diffusion region 117, for example.
  • the p+ type region 811 covers substantially the center of the pixel 3 in the planar direction (directions indicated by arrows X and Y in FIG. 16).
  • the high electric field region 813 needs to be connected to the impurity connected in the depth direction to the anode and the cathode somewhere on the plane to such an extent that the potential is transmitted. Therefore, an n + -type region 814 is formed along the depth direction of the sensor substrate 11 on the inner periphery of the pixel isolation portions 23-3 and 23-4 extending in the direction indicated by the arrow X in FIG. be done.
  • N+ type region 814 is electrically connected to high concentration n type diffusion region 118 .
  • FIG. 17 shows a cross-sectional configuration example of the pixel 3 according to the sixth embodiment. 17, the same parts as in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the SPAD element 6E includes a light absorbing layer 111 formed on the sensor substrate 11, n+ type regions 113, 113', 412, 512, 512', and p+ type regions 112, 411, 511.
  • a high-concentration n-type diffusion region 911 formed in the vicinity of the n + -type region 113 is an n-type diffusion layer (n++), and is a second diffusion layer for electrically connecting the n + -type region 113 to the cathode of the SPAD element 6E. It is used for connection with the contact electrode 123 .
  • the high-concentration n-type diffusion region 911 is electrically connected to the second wiring pattern 124 formed on the sensor-side wiring layer 12 via the second contact electrode 123 formed on the sensor-side wiring layer 12 .
  • the high-concentration p-type diffusion region 912 used for connection with the first contact electrode 121 is, for example, a high-concentration n-type diffusion region in order to avoid breakdown between the n + -type region 113 and the high-concentration p-type diffusion region 912 . It is formed at a position along the depth direction of the sensor substrate 11 (the direction indicated by the arrow Z in FIG. 17) other than on the same plane as the diffusion region 911 . A metal film 913 is formed in a region where the high-concentration p-type diffusion region 912 is shifted in the depth direction with respect to the high-concentration n-type diffusion region 911 . Metal film 913 electrically connects high-concentration p-type diffusion region 912 to first contact electrode 121 .
  • the high-concentration p-type diffusion region 912 is electrically connected to the first wiring pattern 122 formed on the sensor-side wiring layer 12 via the metal film 913 and the first contact electrode 121 .
  • the high-concentration p-type diffusion region 912 connecting the anode of the SPAD element 6E and the first contact electrode 121 is replaced by the high-concentration n-type diffusion region for the cathode of the SPAD element 6E. Forming it at a position along the depth direction of the sensor substrate 11 other than on the same plane as 911 can prevent, for example, breakdown between the n + -type region 113 and the high-concentration p-type diffusion region 912 .
  • the high-concentration n-type diffusion region 911 for the cathode of the SPAD element 6F is shifted to a position along the depth direction of the sensor substrate 11 with respect to the high-concentration p-type diffusion region 921 for the anode of the SPAD element 6F.
  • FIG. 18 shows a cross-sectional configuration example of the pixel 3 according to the seventh embodiment.
  • the same parts as those in FIG. 17 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the SPAD element 6F includes a light absorption layer 111 formed on the sensor substrate 11, n+ type regions 113, 113', 412, 512, 512', and p+ type regions 112, 411, 511.
  • the high-concentration p-type diffusion region 921 used for connection with the first contact electrode 121 is formed on the sensor substrate 11 in order to avoid breakdown between the n+-type region 113 and the high-concentration p-type diffusion region 921, for example.
  • it is formed on the light-receiving surface (light incident surface) side opposite to the formation side of the high-concentration n-type diffusion region 911 .
  • the high-concentration p-type diffusion region 921 is electrically connected to the metal film 21 of the pixel separation section 23 inside the light shielding film 33 via the first contact electrode 922 .
  • the high-concentration p-type diffusion region 921 is formed in the first wiring pattern 122 formed in the sensor-side wiring layer 12 via the first contact electrode 922, the metal film 21, the metal film 913, and the first contact electrode 121. electrically connected.
  • the high-concentration p-type diffusion region 921 connecting the anode of the SPAD element 6F and the first contact electrode 121 is replaced by the high-concentration n-type diffusion region for the cathode of the SPAD element 6F.
  • Forming it on the light-receiving surface (light incident surface) opposite to the surface of the sensor substrate 11 on which 911 is formed can prevent, for example, breakdown between the n + -type region 113 and the high-concentration p-type diffusion region 921 . .
  • a high-concentration n-type diffusion region 911 for the cathode of the SPAD element 6F is formed on the light-receiving surface of the sensor substrate 11, and a high-concentration p-type diffusion region 921 for the anode of the SPAD element 6F is formed on the surface of the sensor substrate 11. may be formed.
  • the eighth embodiment is an embodiment of a device manufacturing method.
  • 19 to 28 show a wafer process flow for manufacturing photodetector elements in the eighth embodiment of the present disclosure. Each step can be formed by a general wafer process.
  • a silicon semiconductor substrate 1000 is prepared, and as shown in FIG. Layer 1001 is formed and p+ type region 511 and n+ type regions 512, 512', 521 are formed to form high electric field regions in the planar direction (directions indicated by arrows X and Y in FIG. 20).
  • a p+ type region which is part of the p+ type region 411 is formed.
  • the p+ type region 1002 is formed by doping an acceptor impurity such as boron three steps in the depth direction.
  • the n + -type region 1003 is formed by doping a donor impurity such as phosphorus in the depth direction three steps at a time.
  • a silicon layer 1100 is further formed by epitaxial growth, for example, on the side of the silicon semiconductor substrate 1000 on which the n+ type region 512 is to be formed.
  • a p+ type region 112 and an n+ type region 112 are formed in the silicon layer 1100 in order to form a high electric field region in the next planar direction (directions indicated by arrows X and Y in FIG. 22).
  • Regions 113, 113' are formed.
  • a p + -type region 1002 that is the remaining part of the p + -type region 411 and an n + -type region 1003 that is the remaining part of the n + -type region 412 are formed.
  • a high-concentration p-type diffusion region 117 is formed in the p+-type region 1002 and a high-concentration n-type diffusion region 118 is formed in the vicinity of the n+-type region 113 .
  • the high-concentration p-type diffusion region 117 is formed by further doping the p + -type region 1002 with an acceptor impurity such as boron.
  • the high-concentration n-type diffusion region 118 is formed by further doping the n + -type region 113 with a donor impurity such as phosphorus.
  • the sensor-side wiring layer 12 is laminated on the silicon layer 1100 .
  • the first contact electrode 121 formed on the sensor-side wiring layer 12 is connected to the high-concentration p-type diffusion region 117
  • the second contact electrode 123 formed on the sensor-side wiring layer 12 is connected to the high-concentration n-type diffusion region. 118.
  • unnecessary silicon semiconductor substrate 1200 is removed to the desired thickness shown in FIG. 25 by, for example, CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • the double-structured pixel separation portion 23 composed of the metal film 21 and the insulating film 22 is formed from the rear surface (light incident surface) of the sensor substrate 11 to the front surface (sensor surface).
  • the surface contacting the side wiring layer 12 ie, the p + -type regions 1002 and 1101 and the high-concentration p-type diffusion region 117 are formed to penetrate.
  • a pinning film 115 is formed so as to surround the back surface (light incident surface) of the light absorption layer 111 .
  • an insulating film 116 is formed on the upper surface of the pinning film 115 (the surface in the direction indicated by arrow Z in FIG. 27) between the side surface of the pixel separating portion 23 and the p+ type region 411 .
  • a planarizing film 31 is formed on the upper surface of the insulating film 116 (the surface in the direction indicated by the arrow Z in FIG. 27).
  • a hard mask 331 is laminated above the metal film 21 protruding from the pixel separation section 23 (in the direction indicated by the arrow Z in FIG. 27), and an insulating film 332 is laminated above the hard mask 331 .
  • the light shielding film 33 is formed by laminating the antireflection film 333 above the insulating film 332 (in the direction indicated by the arrow Z in FIG. 28). Then, the on-chip lens 32 is formed between the upper surface of the flattening film 31 (the surface in the direction indicated by the arrow Z in FIG. 28) and the light shielding film 33 .
  • configurations disclosed in the first to eighth embodiments, the modified example of the first embodiment, the modified example of the second embodiment, the first modified example and the second modified example of the third embodiment, respectively can be combined as appropriate within a range that does not cause contradiction.
  • configurations disclosed by a plurality of different embodiments may be combined, or configurations disclosed by a plurality of different modifications of the same embodiment may be combined.
  • FIG. 29 is a block diagram showing a configuration example of an embodiment of an imaging device as an electronic device to which the present technology is applied.
  • An imaging device 2000 in FIG. 29 is a video camera, a digital still camera, or the like.
  • the imaging apparatus 2000 comprises a lens group 2001 , a solid-state imaging device 2002 , a DSP circuit 2003 , a frame memory 2004 , a display section 2005 , a recording section 2006 , an operation section 2007 and a power supply section 2008 .
  • the DSP circuit 2003 , frame memory 2004 , display section 2005 , recording section 2006 , operation section 2007 and power supply section 2008 are interconnected via a bus line 2009 .
  • a lens group 2001 captures incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 2002 .
  • the solid-state imaging device 2002 consists of the first to seventh embodiments of the photodetector described above.
  • the solid-state imaging device 2002 converts the amount of incident light, which is imaged on the imaging surface by the lens group 2001, into an electric signal for each pixel and supplies the electric signal to the DSP circuit 2003 as a pixel signal.
  • the DSP circuit 2003 performs predetermined image processing on the pixel signals supplied from the solid-state imaging device 2002, and supplies the image signals after image processing to the frame memory 2004 on a frame-by-frame basis for temporary storage.
  • the display unit 2005 is composed of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays an image based on pixel signals in frame units temporarily stored in the frame memory 2004 .
  • a recording unit 2006 is composed of a DVD (Digital Versatile Disk), a flash memory, or the like, and reads and records pixel signals in frame units temporarily stored in the frame memory 2004 .
  • An operation unit 2007 issues operation commands for various functions of the imaging apparatus 2000 under user's operation.
  • a power supply unit 2008 appropriately supplies power to the DSP circuit 2003 , frame memory 2004 , display unit 2005 , recording unit 2006 and operation unit 2007 .
  • the electronic device to which the present technology is applied may be any device that uses a photodetector in its image capture unit (photoelectric conversion unit). There are copiers and the like that use devices.
  • the present disclosure can also take the following configurations. (1) comprising a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in response to incident light; each of the plurality of pixels, a semiconductor substrate in which a first conductivity type region and a second conductivity type region joined to the first conductivity type region and having an electrode opposite to the first conductivity type are formed in at least a part of a region; A predetermined voltage is applied between the first-conductivity-type region and the second-conductivity-type region in a planar direction orthogonal to a depth direction from the light-incident surface of the semiconductor substrate to the surface opposite to the light-incident surface.
  • the high electric field region is a photodetector formed in a plurality of steps in a depth direction of the semiconductor substrate.
  • the high electric field region is further defined between the first conductivity type region formed near the pixel separating portion and the second conductivity type region formed inside the first conductivity type region in plan view.
  • a first high electric field region among the high electric field regions formed in multiple stages is connected to a first signal processing circuit for processing the electrical signal,
  • the first signal processing circuit and the second signal processing circuit each have a clock unit that generates a count value corresponding to the time from when light is emitted until when the pixel receives light, based on the electrical signal.
  • the first signal processing circuit has a first edge detection section that detects a first edge of the electrical signal that changes from a first signal level to a second signal level, (3) above, wherein the second signal processing circuit includes a second edge detection section that detects a second edge of the electrical signal that changes from the second signal level to the first signal level. photodetector.
  • the first signal processing circuit has a first counter that counts electrical signals in a first wavelength band, The photodetector according to (3) above, wherein the second signal processing circuit includes a second counter that counts electrical signals in a second wavelength band different from the first wavelength band.
  • each of the plurality of pixels a plurality of contact electrodes electrically connected to the cathode and anode of the avalanche photodiode element, respectively, for applying a predetermined voltage between the first conductivity type region and the second conductivity type region; , The photodetector according to (1), wherein the high electric field region on the side where the contact electrode is formed among the multiple stages of the high electric field regions is smaller in size than the other high electric field regions.
  • each of the plurality of pixels a plurality of contact electrodes electrically connected to the cathode and anode of the avalanche photodiode element, respectively, for applying a predetermined voltage between the first conductivity type region and the second conductivity type region;
  • a connection position between one contact electrode of the plurality of contact electrodes and one of the anode and the cathode of the avalanche photodiode element is on the same plane as a connection position between the other contact electrode and the other avalanche photodiode element.
  • each of the plurality of pixels a plurality of contact electrodes electrically connected to the cathode and anode of the avalanche photodiode element, respectively, for applying the predetermined voltage between the first conductivity type region and the second conductivity type region; , a connection position between one of the plurality of contact electrodes and either one of the anode and the cathode of the avalanche photodiode element is on the light incident surface side of the semiconductor substrate;
  • a method for manufacturing a photodetector device comprising a semiconductor substrate on which a plurality of pixels each capable of generating an electric signal according to incident light are arranged, a first conductivity type region for forming, in at least a partial region of the semiconductor substrate, a first high electric field region in a plane direction orthogonal to a depth direction from the light incident surface to the opposite surface; a first high electric field region forming step of forming a second conductivity type region having an electrode opposite to the type; A second high electric field forming the first conductivity type region and the second conductivity type region for forming the second high electric field region in the plane direction from the first high electric field region in the depth direction an electric field region forming step; a plurality of contact electrodes for applying a predetermined voltage between the first conductivity type region and the second conductivity type region to form the first high electric field region and the second high electric field region; and a contact electrode forming step of forming a contact electrode on the surface opposite to the light incident surface of the semiconductor substrate.
  • the first high electric field region forming step further includes the first conductivity type region for forming a third high electric field region in the depth direction and the forming at least part of the second conductivity type region;
  • the second high electric field region forming step further includes forming the first conductivity type region and the second conductivity type region for forming the third high electric field region simultaneously with the formation of the second high electric field region.
  • (13) comprising a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in response to incident light; each of the plurality of pixels, a semiconductor substrate in which a first conductivity type region and a second conductivity type region joined to the first conductivity type region and having an electrode opposite to the first conductivity type are formed in at least a part of a region; A predetermined voltage is applied between the first-conductivity-type region and the second-conductivity-type region in a planar direction orthogonal to a depth direction from the light-incident surface of the semiconductor substrate to the surface opposite to the light-incident surface.
  • the high electric field region includes a photodetector element formed in a plurality of stages in the depth direction of the semiconductor substrate, Electronics.

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Abstract

輸送距離を減らしタイミングジッタを抑制することが可能な光検出素子を提供する。光検出素子は、それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備える。画素は、少なくとも一部の領域に、第１導電型領域、及び第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、半導体基板の光入射面から光入射面とは反対の面に至る深さ方向と直交する平面方向において、第１導電型領域と第２導電型領域との間に所定の電圧が印加されることにより形成され、半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域とを備える。高電界領域は、半導体基板の深さ方向に複数段形成される。

Description

光検出素子、光検出素子の製造方法、及び電子機器
　本技術（本開示に係る技術）は、光検出素子、光検出素子の製造方法、及び光検出素子を用いた電子機器に関する。
　光検出器として、ＴｏＦ（Time of Flight）法により距離計測を行う測距センサがある。この測距センサは、複数の画素が行列状に配置された画素アレイ部を備えている。
　特許文献１には、光電変換素子としてＳＰＡＤ（Single Photon Avalanche Diode）素子が構成された光電変換部を有する画素が開示されている。ＳＰＡＤ素子は、ガイガーモードと称されるブレークダウン電圧よりも高い電圧で動作するアバランシェフォトダイオード（ＡＰＤ：Avalanche Photodiode）である。光電変換部は、半導体層に入射した光を吸収してキャリア（例えば、電子）を生成する光吸収部と、この光吸収部で生成された電子をアバランシェ増倍する増倍部とを有する。特許文献１では、画素の平面サイズを小さくするために、画素間に形成され半導体層の光入射面から深さ方向に延伸する画素分離部の近傍に、高電界領域（アバランシェ増倍領域）を形成している。
国際公開２０１９／０９８０３５
　光電変換した電子は、中央付近で発生する確率が高いため、画素分離部に形成された高電界領域（アバランシェ増倍領域）までの輸送に時間がかかってしまい、光電変換してからアバランシェ増倍するまでに時間的差分（タイミングジッタ）が発生し、例えば光到達時間から測距を行うシステムの場合では検出する距離の誤差となってしまう。
　一方、平面方向に偏りなく光電変換される場合においても、高電界領域から遠い位置で発生した電子は輸送に時間がかかるため、光到達時間から測距を行うシステムの場合では、検出する距離の誤差となる。
　本開示はこのような事情に鑑みてなされたもので、輸送距離を減らしタイミングジッタを抑制することが可能な光検出素子、光検出素子の製造方法、及び電子機器を提供することを目的とする。
　本開示の一態様は、それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、前記複数の画素のそれぞれは、少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域とを備え、前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子である。
　本開示の他の態様は、それぞれ入射した光に応じて電気信号を生成可能な複数の画素を配置する半導体基板を備える光検出素子の製造方法であって、前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第１の高電界領域を形成するための第１導電型領域、第１導電型とは逆電極の第２導電型領域を形成する第１の高電界領域形成工程と、前記第１の高電界領域より前記深さ方向へ、前記平面方向への第２の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域を形成する第２の高電界領域形成工程と、前記第１の高電界領域及び前記第２の高電界領域を形成するために、所定の電圧を前記第１導電型領域と前記第２導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程とを有する光検出素子の製造方法である。
　本開示の他の態様は、それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、前記複数の画素のそれぞれは、少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域とを備え、前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、電子機器である。
本開示の第１実施形態に係る光検出素子の一構成例を示すブロック図である。 画素の一構成例を示す等価回路図である。 第１の実施形態に係る画素の断面的な構成例を示す図である。 図３中の破線Ａ－Ａ’の位置から画素を平面方向に見た構成例を示す図である。 比較例としての画素の断面的な構成例を示す図である。 第１の実施形態の変形例として、図３中の破線Ａ－Ａ’の位置から画素を平面方向に見た構成例を示す図である。 本開示の第２の実施形態に係る画素の断面的な構成例を示す図である。 図７中の破線Ｂ－Ｂ’の位置から画素を平面方向に見た構成例を示す図である。 第２の実施形態の変形例に係り、図７中の破線Ｂ－Ｂ’の位置から画素を平面方向に見た構成例を示す図である。 本開示の第３の実施形態に係る画素の断面的な構成例を示す図である。 第３の実施形態に係る第１信号処理回路及び第２信号処理回路の等価回路を示すブロック図である。 本開示の第３の実施形態の第１変形例として、第１信号処理回路及び第２信号処理回路の等価回路を示すブロック図である。 本開示の第３の実施形態の第２変形例として、第１信号処理回路及び第２信号処理回路の等価回路を示すブロック図である。 本開示の第４の実施形態に係る画素の断面的な構成例を示す図である。 本開示の第５の実施形態に係る画素の断面的な構成例を示すである。 図１５中の破線Ｃ－Ｃ’の位置から画素を平面方向に見た構成例を示す図である。 本開示の第６の実施形態に係る画素の断面的な構成例を示す図である。 本開示の第７の実施形態に係る画素の断面的な構成例を示す図である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その１）である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その２）である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その３）である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その４）である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その５）である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その６）である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その７）である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その８）である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その９）である。 本開示の第８の実施形態に係る光検出素子を製造するウェーハプロセスフローを示す断面図（その１０）である。 本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものと異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　本明細書において、「第１導電型」はｐ型又はｎ型の一方であり、「第２導電型」はｐ型又はｎ型のうちの「第１導電型」とは異なる一方を意味する。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　＜第１の実施形態＞　
　（センサチップの構成例）　
　図１は、本開示の第１の実施形態にかかる光検出素子としてのセンサチップの構成例を示すブロック図である。
　図１において、センサチップ１は、画素アレイ部２と、バイアス電圧印加部５とを備えている。画素アレイ部２は、図示しない光学系により集光される光を受光する受光面である。そして、画素アレイ部２には、二次元平面において、複数の画素３が図１中矢印Ｘ、Ｙで示す方向へ行列状に配置されている。
　バイアス電圧印加部５は、画素アレイ部２に配置された複数の画素３の各々に対してバイアス電圧を印加する。
　図２に示すように、複数の画素３の各々は、光電変換素子として例えばＳＰＡＤ（Single Photon Avalanche Diode）素子６と、例えばｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなるクエンチング抵抗素子７と、例えば相補型ＭＯＳＦＥＴ（Complementary ＭＯＳ）からなるインバータ８とを備えている。
　ＳＰＡＤ素子６は、アノードがバイアス電圧印加部５（図１参照）と接続され、カソードがクエンチング抵抗素子７のソース端子と接続されている。ＳＰＡＤ素子６のアノードには、バイアス電圧印加部５からバイアス電圧ＶＢが印加される。ＳＰＡＤ素子６は、アノードに大きな負電圧が印加されることによってアバランシェ増倍領域（空乏層）を形成し、１フォトンの入射で発生する電子をアバランシェ増倍させることができる光電変換素子である。
　クエンチング抵抗素子７は、ＳＰＡＤ素子６と直列に接続され、ソース端子がＳＰＡＤ素子６のカソードと接続され、ドレイン端子が図示しない電源と接続されている。クエンチング抵抗素子７のドレイン端子には、電源から励起電圧ＶＥが印加される。クエンチング抵抗素子７は、ＳＰＡＤ素子６でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、ＳＰＡＤ素子６で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチング（quenting）を行う。
　インバータ８は、入力端子がＳＰＡＤ素子６のカソード及びクエンチング抵抗素子７のソース端子と接続され、出力端子が図示しない後段の信号処理部と接続されている。インバータ８は、ＳＰＡＤ素子６で増倍された電子に基づいて受光信号を出力する。より具体的には、インバータ８は、ＳＰＡＤ素子６で増倍された電子により発生する電圧を整形する。そして、インバータ８は、１フォトンの到来時刻を始点として例えば図２に示すパルス波形が発生する受光信号（ＡＰＤ　ＯＵＴ）を信号処理部に出力する。例えば、信号処理部は、それぞれの受光信号において１フォトンの到来時刻を示すパルスが発生したタイミングに基づいて、被写体までの距離を求める演算処理を行って、画素３ごとに距離を求める。そして、それらの距離に基づいて、複数の画素３により検出された被写体までの距離を平面的に並べた距離画像が生成される。
　（画素の構成例）　
　図３及び図４を参照して、センサチップ１に形成される画素３の構成例について説明する。図３は、第１の実施形態に係る画素３の断面的な構成例を示す。図４は、図３中の破線Ａ－Ａ’の位置から画素３を平面方向（図３中矢印Ｙで示す方向）に見た構成例を示す。
　センサチップ１は、センサ基板１１と、センサ側配線層１２と、ロジック側配線層１３とが図１中矢印Ｚで示す方向へ積層された積層構造となっており、ロジック側配線層１３に対して、図示しないロジック回路基板が積層されて構成される。ロジック回路基板には、例えば、図１のバイアス電圧印加部５や、図２のクエンチング抵抗素子７、インバータ８などが形成されている。例えば、センサチップ１は、センサ基板１１に対してセンサ側配線層１２を形成するとともに、ロジック回路基板に対してロジック側配線層１３を形成した後、センサ側配線層１２及びロジック側配線層１３を接合面（図３の破線で示す面）で接合する製造方法により製造することができる。
　センサ基板１１は、例えば、単結晶のシリコンを薄くスライスした半導体基板であって、画素３ごとにＳＰＡＤ素子６が形成される。ＳＰＡＤ素子６は、センサ基板１１に形成される光吸収層（半導体領域）１１１、光吸収層１１１内に形成されたｐ＋型領域１１２とこれに接合されたｎ＋型領域１１３とを含み構成される。「導電型」とは、キャリアの種別に従ったいわゆるｎ型又はｐ型のいずれかをいう。ｎ型領域は、例えばシリコン等の半導体材料に、リン等のドナー不純物がドーピングされた不純物半導体であり、また、ｐ型領域は、例えばホウ素等のアクセプター不純物がドーピングされた不純物半導体である。これらは、ドーパント不純物の濃度に応じて、ｎ＋型又はｐ＋型等と表記されることがある。本実施形態では、第１導電型はｐ＋型であり、第２導電型はｎ＋型であるものとするが、これに限られず、第１導電型がｎ＋型であり、第２導電型がｐ＋型というように、画素３の極性を反転させても良い。
　光吸収層１１１は、ＳＰＡＤ素子６の全体に形成された、不純物濃度が低いｎ型の半導体領域（ｎ）である。光吸収層１１１では、入射光が吸収されて光電変換により電子が生成され、生成された電子がアバランシェ増倍領域（高電界領域）１１４へ輸送される。
　ＳＰＡＤ素子６では、ｐ＋型領域１１２とｎ＋型領域１１３とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）１１４が形成される。高電界領域１１４は、ＳＰＡＤ素子６のアノードに印加される大きな負電圧によってｐ＋型領域１１２とｎ＋型領域１１３との境界面に形成され、ＳＰＡＤ素子６に入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域１１２を挟んで、ｎ＋型領域１１３の反対側に形成されるｎ＋型領域１１３’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。なお、高電界領域１１４は、光吸収層１１１に形成される電界より高い電界を有する。
　さらに、ＳＰＡＤ素子６は、ピニング膜１１５と、絶縁膜１１６とを備えている。また、隣接するＳＰＡＤ素子６の間は、メタル膜２１及び絶縁膜２２による二重構造の画素分離部２３によって、絶縁されて分離される。例えば、画素分離部２３は、センサ基板１１の裏面（光入射面）から表面（センサ側配線層１２に接する面）まで貫通するように形成される。画素分離部２３は、ある画素３に入射した光が隣接する他の画素３に漏れ出ることを抑制し、これにより、クロストークの発生を抑制する。
　ピニング膜１１５は、光吸収層１１１の裏面（光入射面）を囲うように形成される電荷固定膜であり、キャリア（ホール（正孔））を蓄積している。また、ピニング膜１１５は、ＳＰＡＤ素子６のアノードと電気的に接続されており、バイアス調整を可能とする。これにより、ピニング膜１１５のホール濃度が強化され、例えば、暗電流の発生を抑制する。
　絶縁膜１１６は、ピニング膜１１５よりも外側の表面（センサ基板１１の裏面や絶縁膜２２と接する側面）に形成される。
　センサ基板１１におけるセンサ側配線層１２の近傍には、高濃度ｐ型拡散領域１１７が形成されている。高濃度ｐ型拡散領域１１７は、ｐ型の拡散層（ｐ＋＋）であり、ｐ＋型領域４１１をＳＰＡＤ素子６のアノードと電気的に接続するための第１コンタクト電極１２１との接続に用いられる。高濃度ｐ型拡散領域１１７は、センサ側配線層１２に形成される第１コンタクト電極１２１を介して、センサ側配線層１２に形成される第１配線パターン１２２に電気的に接続されている。
　一方、ｎ＋型領域１１３の近傍に形成された高濃度ｎ型拡散領域１１８は、ｎ型の拡散層（ｎ＋＋）であり、ｎ＋型領域１１３をＳＰＡＤ素子６のカソードと電気的に接続するための第２コンタクト電極１２３との接続に用いられる。高濃度ｎ型拡散領域１１８は、センサ側配線層１２に形成される第２コンタクト電極１２３を介して、センサ側配線層１２に形成される第２配線パターン１２４に電気的に接続されている。本例では、第１配線パターン１２２は、アノード電源用配線パターンであり、第２配線パターン１２４は、カソード電源用配線パターンである。
　センサ側配線層１２は、上述した第１コンタクト電極１２１、第１配線パターン１２２、第２コンタクト電極１２３、及び第２配線パターン１２４を含む各種の配線パターンが形成された層である。センサ側配線層１２は、典型的には、複数の配線層が層間絶縁膜を挟み積層されて構成され得る。配線パターンは、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属材料によって形成されるが、これに限られない。ロジック側配線層１３もまた、典型的には、複数の配線層が層間絶縁膜を挟み積層されて構成され得る。
　また、センサ基板１１上には、平坦化膜（絶縁膜）３１を介して、オンチップレンズ３２が設けられている。オンチップレンズ３２は、外部から入射する光を画素３に有効に集光ないしは結像するように構成された光レンズである。
　隣接するオンチップレンズ３２の間には、遮光膜３３が設けられている。遮光膜３３は、平坦化膜３１から上方（図３中矢印Ｚで示す方向）に突き出た画素分離部２３のメタル膜２１及び絶縁膜２２に対し順に積層されるハードマスク（絶縁膜）３３１と、絶縁膜３３２と、反射防止膜３３３とを一体的に構成している。そして、遮光膜３３は、所定の画素３の光が隣の画素３へ漏れ込まないように、ＳＰＡＤ素子６の受光面（光入射面）側を開口するように構成される。この遮光膜３３は、後で説明するが、中継電極としての機能も兼ね備えている。
　＜実施形態の比較例＞　
　図５は、比較例としての画素３の断面的な構成例を示す。なお、図５において、上記図３と同一部分には同一符号を付して、詳細な説明を省略する。
　図５において、ＳＰＡＤ素子６－１は、センサ基板１１に形成される光吸収層１１１、光吸収層１１１内に形成されたｐ＋型領域４１１とこれに接合されたｎ＋型領域４１２とを含み構成される。
　ｐ＋型領域４１１は、画素分離部２３の近傍（画素分離部２３の内周）に沿って形成される。ｎ＋型領域４１２は、平面視においてｐ＋型領域４１１の内側（図５中矢印Ｘで示す方向）に形成される。ＳＰＡＤ素子６－１では、ｐ＋型領域４１１とｎ＋型領域１１３とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）４１３が形成される。
　ところで、比較例では、オンチップレンズ３２による集光の効果により、左右方向（図５中矢印Ｘで示す方向）において中央付近で光電変換する確率が高いため、高電界領域４１３までの電子の輸送に時間がかかってしまい、光電変換してからアバランシェするまでに時間的差分が発生し、例えば、光到達時間から測距を行うシステムの場合では検出する距離の誤差となってしまう。
　＜第１の実施形態の解決手段＞　
　図３に戻って、ＳＰＡＤ素子６は、光吸収層１１１内に形成されたｐ＋型領域４１１とこれに接合されたｎ＋型領域４１２とを含むとともに、光吸収層１１１内に形成されたｐ＋型領域５１１とこれに接合されたｎ＋型領域５１２とを含み構成される。
　ｐ＋型領域５１１及びｎ＋型領域５１２は、高電界領域１１４に対しセンサ基板１１の深さ方向（図３中矢印Ｚで示す方向）に形成される。ＳＰＡＤ素子６では、ｐ＋型領域５１１とｎ＋型領域５１２とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）５１３が形成される。高電界領域５１３は、ＳＰＡＤ素子６のアノードに印加される大きな負電圧によってｐ＋型領域５１１とｎ＋型領域５１２との境界面に形成され、ＳＰＡＤ素子６に入射する１フォトンで発生する電子（ｅ－）を増倍する。
　また、ｐ＋型領域５１１を挟んで、ｎ＋型領域５１２の反対側に形成されるｎ＋型領域５１２’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。さらに、センサ基板１１の裏面側に形成されるｎ＋型領域５２１とピニング膜１１５との間にも、高電界領域を形成できる。
　本開示において、各画素３の外縁形状は、図４に示すように、正方形である。画素３は、画素分離部２３によって格子状に囲まれている。図４において、ｐ＋型領域５１１は、平面方向（図４中矢印Ｘ及びＹで示す方向）において、画素３のほぼ全域を覆っている。画素分離部２３の内周には、センサ基板１１の深さ方向にｎ＋型領域４１２が形成される。ｎ＋型領域４１２は、４つの辺の画素分離部２３－１，２３－２，２３－３，２３－４すべてに亘って形成される。なお、本開示では、画素３内全ての高電界領域１１４，４１３，５１３に一様の電位をかけるため、画素分離部２３の付近でアノードに繋がる不純物（ｐ型）とカソードに繋がる不純物（ｎ型）のどちらも分断されないようにする。
　以上の構成を有するＳＰＡＤ素子６では、１フォトンの入射で発生する電子を高電界領域１１４，４１３，５１３によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度ｎ型拡散領域１１８、第２コンタクト電極１２３、第２配線パターン１２４、ロジック側配線層１３を介して、ロジック回路基板に出力する。ロジック回路基板では、ＳＰＡＤ素子６で増倍された電子に基づいて受光信号（電気信号）を出力し、受光信号を信号処理する。
　＜第１の実施形態による作用効果＞　
　以上のように第１の実施形態によれば、センサ基板１１の深さ方向に２段の高電界領域１１４，５１３を形成することで、電子の輸送距離を減らしタイミングジッタを抑制することができる。また、センサ基板１１の深さ方向の輸送距離を短くできるため、セルピッチが大きいものであってもタイミングジッタを抑制できる。なお、センサ基板１１の深さ方向の高電界領域の層数は、２段より多くてもよい。
　また、第１の実施形態によれば、センサ基板１１の深さ方向に高電界領域４１３が形成されるので、さらに、電子の輸送距離を減らしタイミングジッタを抑制することができる。
　＜第１の実施形態の変形例＞　
　図６は、第１の実施形態の変形例に係り、図３中の破線Ａ－Ａ’の位置から画素３を平面方向（図３中矢印Ｙで示す方向）に見た構成例を示す。図６において、上記図４と同一部分には、同一符号を付して詳細な説明を省略する。
　図６において、画素分離部２３のうち図６中矢印Ｙで示す方向に延びる画素分離部２３－１，２３－２の内周には、センサ基板１１の深さ方向に沿ったｎ＋型領域４１２が形成される。ｎ＋型領域４１２は、画素分離部２３－１，２３－２それぞれの辺に沿って形成される。なお、ｎ＋型領域４１２は、画素分離部２３－１，２３－２それぞれの一部に形成されてもよい。また、ｎ＋型領域４１２は、図６中矢印Ｘで示す方向に延びる画素分離部２３－３，２３－４の内周に形成されてもよい。
　第１の実施形態の変形例であっても、上記第１の実施形態と同様の作用効果が得られる。
　＜第２の実施形態＞　
　第２の実施形態は、画素３において、画素分離部２３の近傍には高電界領域４１３を形成せず、センサ基板１１の深さ方向に例えば２段の高電界領域１１４，５１３を形成する場合について説明する。
　（画素の構成例）　
　図７及び図８を参照して、センサチップ１Ａに形成される画素３の構成例について説明する。図７は、第２の実施形態に係る画素３の断面的な構成例を示す。図８は、図７中の破線Ｂ－Ｂ’の位置から画素３を平面方向（図７中矢印Ｙで示す方向）に見た構成例を示す。図７において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
　ＳＰＡＤ素子６Ａは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域１１３，１１３’，５１２，５１２’，５２１、ｐ＋型領域１１２，５１１を含み構成される。
　ｎ＋型領域１１３，１１３’，５１２，５１２’，５２１は、ｎ＋型領域５１４を介して高濃度ｎ型拡散領域１１８に電気的に接続される。ＳＰＡＤ素子６Ａでは、ｐ＋型領域１１２とｎ＋型領域１１３とが接合する領域に形成される空乏層によって、高電界領域１１４が形成される。高電界領域１１４は、ｎ＋型領域１１３に印加される大きな負電圧によってｐ＋型領域１１２とｎ＋型領域１１３との境界面に形成され、ＳＰＡＤ素子６Ａに入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域１１２を挟んで、ｎ＋型領域１１３の反対側に形成されるｎ＋型領域１１３’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。
　さらに、ＳＰＡＤ素子６Ａでは、ｐ＋型領域５１１とｎ＋型領域５１２とが接合する領域に形成される空乏層によって、高電界領域５１３が形成される。高電界領域５１３は、ＳＰＡＤ素子６Ａのアノードに印加される大きな負電圧によってｐ＋型領域５１１とｎ＋型領域５１２との境界面に形成され、ＳＰＡＤ素子６Ａに入射する１フォトンで発生する電子（ｅ－）を増倍する。
　また、ｐ＋型領域５１１を挟んで、ｎ＋型領域５１２の反対側に形成されるｎ＋型領域５１２’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。
　図８において、ｐ＋型領域５１１は、平面方向（図８中矢印Ｘ及びＹで示す方向）において、画素３のほぼ全域を覆っている。画素３の中央には、センサ基板１１の深さ方向に沿ったｎ＋型領域５１４が形成される。
　＜第２の実施形態による作用効果＞　
　以上のように第２の実施形態にあっても、上記第１の実施形態と同様の作用効果が得られる。なお、高電界領域４１３を形成しない分、センサチップ１Ａの製造が簡単になる。
　＜第２の実施形態の変形例＞　
　図９は、第２の実施形態の変形例に係り、図７中の破線Ｂ－Ｂ’の位置から画素３を平面方向（図７中矢印Ｙで示す方向）に見た構成例を示す。図９において、上記図８と同一部分には、同一符号を付して詳細な説明を省略する。
　図９において、画素３の中央には、センサ基板１１の深さ方向に沿ったｎ＋型領域５１５が形成される。ｎ＋型領域５１５は、ｎ＋型領域５１４に比して大きいサイズであり、ｎ＋型領域１１３，１１３’，５１２，５１２’，５２１を確実に高濃度ｐ型拡散領域１１７に電気的に接続することができる。
　＜第３の実施形態＞　
　第３の実施形態は、画素３において、センサ基板１１の深さ方向に形成した例えば２段の高電界領域１１４，５１３を別々の信号処理回路に接続する場合について説明する。
　（画素の構成例）　
　図１０を参照して、センサチップ１Ｂに形成される画素３の構成例について説明する。図１０は、第３の実施形態に係る画素３の断面的な構成例を示す。図１０において、上記図７と同一部分には、同一符号を付して詳細な説明を省略する。
　センサチップ１Ｂでは、画素３に２つのＳＰＡＤ素子６Ｂ１，６Ｂ２が形成される。ＳＰＡＤ素子６Ｂ１は、センサ基板１１に形成される光吸収層１１１、ｐ＋型領域１１２、ｎ＋型領域１１３，１１３’を含み構成される。ＳＰＡＤ素子６Ｂ２は、センサ基板１１に形成される光吸収層１１１、ｐ＋型領域５１１、ｎ＋型領域５１２，５１２’を含み構成される。
　ｎ＋型領域１１３は、ｎ＋型領域６１１を介して高濃度ｎ型拡散領域１１８に電気的に接続される。ＳＰＡＤ素子６Ｂ１では、ｐ＋型領域１１２とｎ＋型領域１１３とが接合する領域に形成される空乏層によって、高電界領域１１４が形成される。高電界領域１１４は、ＳＰＡＤ素子６Ｂ１のアノードに印加される大きな負電圧によってｐ＋型領域１１２とｎ＋型領域１１３との境界面に形成され、ＳＰＡＤ素子６Ｂ１に入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域１１２を挟んで、ｎ＋型領域１１３の反対側に形成されるｎ＋型領域１１３’とｐ＋型領域１１２との間に、高電界領域を形成することもできる。
　ｎ＋型領域５１２は、ｎ＋型領域６１２を介して高濃度ｎ型拡散領域１１９に電気的に接続される。ＳＰＡＤ素子６Ｂ２では、ｐ＋型領域５１１とｎ＋型領域５１２とが接合する領域に形成される空乏層によって、高電界領域５１３が形成される。高電界領域５１３は、ＳＰＡＤ素子６Ｂ２のアノードに印加される大きな負電圧によってｐ＋型領域５１１とｎ＋型領域５１２との境界面に形成され、ＳＰＡＤ素子６Ｂ２に入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域５１１を挟んで、ｎ＋型領域５１２の反対側に形成されるｎ＋型領域５１２’とｐ＋型領域５１１との間に、高電界領域を形成することもできる。
　高濃度ｎ型拡散領域１１８は、ｎ＋型領域１１３をＳＰＡＤ素子６Ｂ１のカソードと電気的に接続するための第２コンタクト電極１２５との接続に用いられる。高濃度ｎ型拡散領域１１８は、センサ側配線層１２に形成される第２コンタクト電極１２５を介して、センサ側配線層１２に形成される第２配線パターン１２６に電気的に接続されている。
　また、高濃度ｎ型拡散領域１１９は、ｎ＋型領域５１２をＳＰＡＤ素子６Ｂ２のカソードと電気的に接続するための第２コンタクト電極１２７との接続に用いられる。高濃度ｎ型拡散領域１１９は、センサ側配線層１２に形成される第２コンタクト電極１２５を介して、センサ側配線層１２に形成される第２配線パターン１２８に電気的に接続されている。
　第２配線パターン１２６，１２８は、カソード電源用配線パターンである。
　以上の構成を有するＳＰＡＤ素子６Ｂ１では、１フォトンの入射で発生する電子を高電界領域１１４によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度ｎ型拡散領域１１８、第２コンタクト電極１２５、第２配線パターン１２６、ロジック側配線層１３を介して、ロジック回路基板の第１信号処理回路に出力する。第１信号処理回路では、ＳＰＡＤ素子６Ｂ１で増倍された電子に基づいて受光信号（電気信号）を出力し、受光信号を信号処理する。
　また、ＳＰＡＤ素子６Ｂ２では、１フォトンの入射で発生する電子を高電界領域５１３によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度ｎ型拡散領域１１９、第２コンタクト電極１２７、第２配線パターン１２８、ロジック側配線層１３を介して、ロジック回路基板の第２信号処理回路に出力する。第２信号処理回路では、ＳＰＡＤ素子６Ｂ２で増倍された電子に基づいて受光信号（電気信号）を出力し、受光信号を信号処理する。
　（第１信号処理回路及び第２信号処理回路の等価回路）　
　図１１は、上記第１信号処理回路及び第２信号処理回路の等価回路を示す。ＳＰＡＤ素子６Ｂ１に接続される第１信号処理回路は、クエンチング抵抗素子６２１と、インバータ６２２と、計時部６２３とにより構成される。ＳＰＡＤ素子６Ｂ２に接続される第２信号処理回路は、クエンチング抵抗素子６３１と、インバータ６３２と、計時部６３３とにより構成される。
　ＳＰＡＤ素子６Ｂ１のカソードには、クエンチング抵抗素子６２１及びインバータ６２２が接続される。クエンチング抵抗素子６２１には、電源から励起電圧ＶＥが印加される。クエンチング抵抗素子６２１は、ＳＰＡＤ素子６Ｂ１でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、ＳＰＡＤ素子６Ｂ１で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチングを行う。
　インバータ６２２は、ＳＰＡＤ素子６Ｂ１で増倍された電子に基づいて受光信号を出力する。より具体的には、インバータ６２２は、ＳＰＡＤ素子６Ｂ１で増倍された電子により発生する電圧を整形する。そして、インバータ６２２は、１フォトンの到来時刻を始点とする受光信号（ＡＰＤ　ＯＵＴ）を計時部６２３に出力する。
　計時部６２３は、受光信号に基づいて、光の発光時から画素３が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部６４１に出力する。
　ＳＰＡＤ素子６Ｂ２のカソードには、クエンチング抵抗素子６３１及びインバータ６３２が接続される。クエンチング抵抗素子６３１には、電源から励起電圧ＶＥが印加される。クエンチング抵抗素子６３１は、ＳＰＡＤ素子６Ｂ２でアバランシェ増倍された電子による電圧が負電圧ＶＢＤに達すると、ＳＰＡＤ素子６Ｂ２で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチングを行う。
　インバータ６３２は、ＳＰＡＤ素子６Ｂ２で増倍された電子に基づいて、１フォトンの到来時刻を始点とする受光信号（ＡＰＤ　ＯＵＴ）を計時部６３３に出力する。
　計時部６３３は、受光信号に基づいて、光の発光時から画素３が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部６４１に出力する。
　処理部６４１は、計時部６２３，６３３から出力されるカウント値を画素３ごとに複数回（例えば、数千乃至数万回）取得し、取得した時間に対応するヒストグラムを作成する。そして、処理部６４１は、ヒストグラムのピークを検出することで、光源から照射された光が被写体または被写体で反射して戻ってくるまでの時間を判定する。さらに、処理部６４１は、判定した時間と光速に基づいて、物体までの距離を求める演算を行う。
　＜第３の実施形態による作用効果＞　
　以上のように第３の実施形態によれば、センサ基板１１の深さが異なる高電界領域１１４のカソード側を第１信号処理回路に接続し、高電界領域５１３のカソード側を第２信号処理回路に接続することで、測距に使う場合、一方の高電界領域５１３でアバランシェが起きている時にも、他の高電界領域１１４はガイガーモードで検出可能状態となるため、次の光が来た場合に受光できる可能性が高まり、距離精度を上げるための測定回数を増やすことができる。
　＜第３の実施形態の第１変形例＞　
　図１２は、本開示の第３の実施形態の第１変形例として、上記第１信号処理回路及び第２信号処理回路の等価回路を示す。図１２において、上記図１１と同一部分には同一符号を付して詳細な説明を省略する。
　第３の実施形態の第１変形例では、計時部６２３，６３３に代えて、エッジ検出部６２４，６３４を備えるようにしたものである。第１信号処理回路において、エッジ検出部６２４は、インバータ６２２から出力される受光信号（ＡＰＤ　ＯＵＴ）のＨｉｇｈレベルからＬｏｗレベルへ変化する第１のエッジを検出する。
　第２信号処理回路において、エッジ検出部６３４は、インバータ６３２から出力される受光信号（ＡＰＤ　ＯＵＴ）のＬｏｗレベルからＨｉｇｈレベルへ変化する第２のエッジを検出する。
　第１のエッジを示す信号及び第２のエッジを示す信号は、論理ＯＲ回路６４２で加算されて計時部６４３に出力される。計時部６４３は、論理ＯＲ回路６４２の出力信号に基づいて、光の発光時から画素３が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部６４１に出力する。
　＜第３の実施形態の第１変形例による作用効果＞　
　以上のように第３の実施形態の第１変形例にあっても、上記第３の実施形態と同様の作用効果が得られる。
　＜第３の実施形態の第２変形例＞　
　図１３は、本開示の第３の実施形態の第２変形例として、上記第１信号処理回路及び第２信号処理回路の等価回路を示す。図１３において、上記図１１と同一部分には同一符号を付して詳細な説明を省略する。
　第３の実施形態の第２変形例では、撮像に使う場合を例について説明する。第３の実施形態の第２変形例では、計時部６２３，６３３に代えて、波長帯域別のカウンタ６２５，６３５を備えるようにしたものである。第１信号処理回路において、カウンタ６２５は、インバータ６２２から出力される受光信号（ＡＰＤ　ＯＵＴ）から例えば近赤外光といった長い波長の信号を検出してカウントし、カウント値を信号調整部６４４に出力する。
　一方、第２信号処理回路において、カウンタ６３５は、インバータ６３２から出力される受光信号（ＡＰＤ　ＯＵＴ）から例えば可視光の短波長のＲＧＢ信号を検出してカウントし、カウント値を信号調整部６４４に出力する。
　信号調整部６４４は、波長帯域別のカウント値それぞれに対し重み係数を乗算して加算し、加算結果を認識・判定部６４５に出力する。認識・判定部６４５は、信号調整部６４４から出力される加算結果から、被写体の認識・判定を行う。
　ここで、信号調整部６４４は、周囲が暗く被写体を判別しにくい場合に、カウンタ６２５から出力される近赤外用のカウント値に大きい値の重み係数を乗算し、カウンタ６３５から出力されるＲＧＢ用のカウント値に小さい値の重み係数を乗算するように、重み係数が制御される。一方、信号調整部６４４は、周囲が明るく被写体を判別しやすい場合に、カウンタ６２５から出力される近赤外用のカウント値に小さい値の重み係数を乗算し、カウンタ６３５から出力されるＲＧＢ用のカウント値に大きい値の重み係数を乗算するように、重み係数が制御される。
　＜第３の実施形態の第２変形例による作用効果＞　
　以上のように第３の実施形態の第２変形例によれば、撮像に使う場合、受光面に近い側は可視光の短波長側の光電変換確率が高く、受光面から遠くなるに従って長い波長の光電変換確率が高くなるため、分光された画像を作成することができる。
　＜第４の実施形態＞　
　第４の実施形態は、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
　（画素の構成例）　
　図１４を参照して、センサチップ１Ｃに形成される画素３の構成例について説明する。図１４は、第４の実施形態に係る画素３の断面的な構成例を示す。図１４において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
　ＳＰＡＤ素子６Ｃは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域４１２，５１２，５１２’，５２１、ｐ＋型領域４１１，５１１を含み構成される。さらに、ＳＰＡＤ素子６Ｃは、第２コンタクト電極１２３側に、ｎ＋型領域７１２，７１２’、ｐ＋型領域７１１を含み構成される。
　ＳＰＡＤ素子６Ｃでは、ｐ＋型領域７１１とｎ＋型領域７１２とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）７１３が形成される。高電界領域７１３は、ＳＰＡＤ素子６Ｃのアノードに印加される大きな負電圧によってｐ＋型領域７１１とｎ＋型領域７１２との境界面に形成され、ＳＰＡＤ素子６Ｃに入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域７１１を挟んで、ｎ＋型領域７１２の反対側に形成されるｎ＋型領域７１２’とｐ＋型領域７１１との間に、高電界領域を形成することもできる。
　ところで、高電界領域７１３は、例えばｎ＋型領域７１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを避けるために、高電界領域４１３，５１３より小さいサイズである。
　＜第４の実施形態による作用効果＞　
　以上のように第４の実施形態によれば、第２コンタクト電極１２３が形成される側の高電界領域７１３を、他の高電界領域４１３，５１３より小さくすることにより、ｎ＋型領域７１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを防止できる。
　＜第５の実施形態＞　
　第５の実施形態は、上記第４の実施形態と同じく、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
　（画素の構成例）　
　図１５及び図１６を参照して、センサチップ１Ｄに形成される画素３の構成例について説明する。図１５は、第５の実施形態に係る画素３の断面的な構成例を示す。図１６は、図１５中の破線Ｃ－Ｃ’の位置から画素３を平面方向（図１５中矢印Ｙで示す方向）に見た構成例を示す。図１５において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
　ＳＰＡＤ素子６Ｄは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域１１３，１１３’、ｐ＋型領域１１２を含み構成される。さらに、ＳＰＡＤ素子６Ｄは、受光面側に、ｎ＋型領域８１２，８１２’、ｐ＋型領域８１１を含み構成される。
　ＳＰＡＤ素子６Ｄでは、ｐ＋型領域８１１とｎ＋型領域８１２とが接合する領域に形成される空乏層によって、アバランシェ増倍領域（高電界領域）８１３が形成される。高電界領域８１３は、ＳＰＡＤ素子６Ｄのアノードに印加される大きな負電圧によってｐ＋型領域８１１とｎ＋型領域８１２との境界面に形成され、ＳＰＡＤ素子６Ｄに入射する１フォトンで発生する電子（ｅ－）を増倍する。また、ｐ＋型領域８１１を挟んで、ｎ＋型領域８１２の反対側に形成されるｎ＋型領域８１２’とｐ＋型領域８１１との間に、高電界領域を形成することもできる。
　ところで、高電界領域８１３は、例えばｎ＋型領域８１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを避けるために、高電界領域１１４より小さいサイズである。
　図１６において、ｐ＋型領域８１１は、平面方向（図１６中矢印Ｘ及びＹで示す方向）において、画素３のほぼ中央を覆っている。但し、高電界領域８１３は、平面上のどこかでアノード及びカソードに深さ方向に繋がる不純物と電位が伝わる程度に接続されている必要がある。そこで、画素分離部２３のうち図１６中矢印Ｘで示す方向に延びる画素分離部２３－３，２３－４の内周には、センサ基板１１の深さ方向に沿ったｎ＋型領域８１４が形成される。ｎ＋型領域８１４は、高濃度ｎ型拡散領域１１８に電気的に接続される。
　＜第５の実施形態による作用効果＞　
　以上のように第５の実施形態によれば、例えばｎ＋型領域８１２と高濃度ｐ型拡散領域１１７との間のブレークダウンを防止できる。
　＜第６の実施形態＞　
　第６の実施形態は、上記第４の実施形態と同じく、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
　（画素の構成例）　
　図１７を参照して、センサチップ１Ｅに形成される画素３の構成例について説明する。図１７は、第６の実施形態に係る画素３の断面的な構成例を示す。図１７において、上記図３と同一部分には、同一符号を付して詳細な説明を省略する。
　ＳＰＡＤ素子６Ｅは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域１１３，１１３’，４１２，５１２，５１２’、ｐ＋型領域１１２，４１１，５１１を含み構成される。
　ｎ＋型領域１１３の近傍に形成された高濃度ｎ型拡散領域９１１は、ｎ型の拡散層（ｎ＋＋）であり、ｎ＋型領域１１３をＳＰＡＤ素子６Ｅのカソードと電気的に接続するための第２コンタクト電極１２３との接続に用いられる。高濃度ｎ型拡散領域９１１は、センサ側配線層１２に形成される第２コンタクト電極１２３を介して、センサ側配線層１２に形成される第２配線パターン１２４に電気的に接続されている。
　ところで、第１コンタクト電極１２１との接続に用いられる高濃度ｐ型拡散領域９１２は、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９１２との間のブレークダウンを避けるために、高濃度ｎ型拡散領域９１１と同一平面以外でセンサ基板１１の深さ方向（図１７中矢印Ｚで示す方向）に沿った位置に形成される。そして、高濃度ｎ型拡散領域９１１に対し高濃度ｐ型拡散領域９１２が深さ方向にシフトした領域には、メタル膜９１３が形成される。メタル膜９１３は、高濃度ｐ型拡散領域９１２を第１コンタクト電極１２１に電気的に接続する。
　高濃度ｐ型拡散領域９１２は、メタル膜９１３及び第１コンタクト電極１２１を介して、センサ側配線層１２に形成される第１配線パターン１２２に電気的に接続されている。
　＜第６の実施形態による作用効果＞　
　以上のように第６の実施形態によれば、ＳＰＡＤ素子６Ｅのアノードと第１コンタクト電極１２１とを接続する高濃度ｐ型拡散領域９１２を、ＳＰＡＤ素子６Ｅのカソード用の高濃度ｎ型拡散領域９１１と同一平面以外のセンサ基板１１の深さ方向に沿った位置に形成することで、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９１２との間のブレークダウンを防止できる。なお、ＳＰＡＤ素子６Ｆのカソード用の高濃度ｎ型拡散領域９１１を、ＳＰＡＤ素子６Ｆのアノード用の高濃度ｐ型拡散領域９２１に対し、センサ基板１１の深さ方向に沿った位置にシフトするようにしてもよい。
　＜第７の実施形態＞　
　第７の実施形態は、上記第４の実施形態と同じく、画素３において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
　（画素の構成例）　
　図１８を参照して、センサチップ１Ｆに形成される画素３の構成例について説明する。図１８は、第７の実施形態に係る画素３の断面的な構成例を示す。図１８において、上記図１７と同一部分には、同一符号を付して詳細な説明を省略する。
　ＳＰＡＤ素子６Ｆは、センサ基板１１に形成される光吸収層１１１、ｎ＋型領域１１３，１１３’，４１２，５１２，５１２’、ｐ＋型領域１１２，４１１，５１１を含み構成される。
　ところで、第１コンタクト電極１２１との接続に用いられる高濃度ｐ型拡散領域９２１は、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９２１との間のブレークダウンを避けるために、センサ基板１１に対して高濃度ｎ型拡散領域９１１の形成側とは反対側となる受光面（光入射面）側に形成される。
　高濃度ｐ型拡散領域９２１は、第１コンタクト電極９２２を介して遮光膜３３内で画素分離部２３のメタル膜２１に電気的に接続される。これにより、高濃度ｐ型拡散領域９２１は、第１コンタクト電極９２２、メタル膜２１、メタル膜９１３及び第１コンタクト電極１２１を介して、センサ側配線層１２に形成される第１配線パターン１２２に電気的に接続される。
　＜第７の実施形態による作用効果＞　
　以上のように第７の実施形態によれば、ＳＰＡＤ素子６Ｆのアノードと第１コンタクト電極１２１とを接続する高濃度ｐ型拡散領域９２１を、ＳＰＡＤ素子６Ｆのカソード用の高濃度ｎ型拡散領域９１１が形成されるセンサ基板１１の表面とは反対側の受光面（光入射面）に形成することで、例えばｎ＋型領域１１３と高濃度ｐ型拡散領域９２１との間のブレークダウンを防止できる。なお、ＳＰＡＤ素子６Ｆのカソード用の高濃度ｎ型拡散領域９１１を、センサ基板１１の受光面に形成し、ＳＰＡＤ素子６Ｆのアノード用の高濃度ｐ型拡散領域９２１を、センサ基板１１の表面に形成するようにしてもよい。
　＜第８の実施形態＞　
　第８の実施形態は、デバイス製造方法の実施形態である。
　図１９乃至図２８は、本開示の第８の実施形態において、光検出素子を製造するウェーハプロセスフローを示している。各工程は、一般的なウェーハプロセスで形成できる。
　図１９に示すように、例えば、シリコン半導体基板１０００を用意し、図２０に示すように、シリコン半導体基板１０００の光入射面側に、例えばホウ素等のアクセプター不純物をドーピングすることでｐ型の拡散層１００１を形成し、平面方向（図２０中矢印Ｘ及びＹで示す方向）への高電界領域を形成するために、ｐ＋型領域５１１及びｎ＋型領域５１２，５１２’，５２１を形成する。
　同時に、シリコン半導体基板１０００を複数の画素３に分割し、深さ方向（図２０中矢印Ｚで示す方向）への高電界領域を形成するために、ｐ＋型領域４１１の一部となるｐ＋型領域１００２と、ｎ＋型領域４１２の一部となるｎ＋型領域１００３とを形成する。ｐ＋型領域１００２は、例えばホウ素等のアクセプター不純物を深さ方向へ３段づつドーピングされることにより形成される。また、ｎ＋型領域１００３は、例えばリン等のドナー不純物を深さ方向へ３段づつドーピングされることにより形成される。
　そして、図２１に示すように、シリコン半導体基板１０００のｎ＋型領域５１２を形成する側に、例えばエピタキシャル成長でシリコン層１１００をさらに成膜する。続いて、図２２に示すように、シリコン層１１００に、次段の平面方向（図２２中矢印Ｘ及びＹで示す方向）への高電界領域を形成するために、ｐ＋型領域１１２及びｎ＋型領域１１３，１１３’を形成する。同時に、ｐ＋型領域４１１の残りの一部となるｐ＋型領域１００２と、ｎ＋型領域４１２の残りの一部となるｎ＋型領域１００３とを形成する。
　そして、図２３に示すように、ｐ＋型領域１００２に高濃度ｐ型拡散領域１１７を形成し、ｎ＋型領域１１３の近傍に高濃度ｎ型拡散領域１１８を形成する。高濃度ｐ型拡散領域１１７は、ｐ＋型領域１００２より例えばホウ素等のアクセプター不純物をさらにドーピングすることにより形成される。高濃度ｎ型拡散領域１１８は、ｎ＋型領域１１３より例えばリン等のドナー不純物をさらにドーピングすることにより形成される。
　そして、図２４に示すように、シリコン層１１００上にセンサ側配線層１２を積層する。このとき、センサ側配線層１２に形成される第１コンタクト電極１２１が高濃度ｐ型拡散領域１１７に接続され、センサ側配線層１２に形成される第２コンタクト電極１２３が高濃度ｎ型拡散領域１１８に接続される。
　以後、図２５に示すように、図１から図２４までのウェーハプロセスを行ったシリコン半導体基板１０００を１８０度反転し、センサ側配線層１２とロジック側配線層１３とを貼り合わせ、図２６に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）研磨により、図２５に示す所望の厚さまでの不要なシリコン半導体基板１２００を削る。シリコン半導体基板１０００は、不要なシリコン半導体基板１２００が削られることにより、上記センサ基板１１となる。
　そして、図２７に示すように、隣接するＳＰＡＤ素子６の間に、メタル膜２１及び絶縁膜２２による二重構造の画素分離部２３を、センサ基板１１の裏面（光入射面）から表面（センサ側配線層１２に接する面）まで、つまりｐ＋型領域１００２，１１０１及び高濃度ｐ型拡散領域１１７を貫通させて形成する。また、光吸収層１１１の裏面（光入射面）を囲うように、ピニング膜１１５を形成する。さらに、画素分離部２３の側面とｐ＋型領域４１１との間、ピニング膜１１５の上面（図２７中矢印Ｚで示す方向側の面）に絶縁膜１１６を形成する。
　また、絶縁膜１１６の上面（図２７中矢印Ｚで示す方向側の面）に平坦化膜３１を形成する。画素分離部２３の突き出たメタル膜２１の上方（図２７中矢印Ｚで示す方向）には、ハードマスク３３１が積層され、ハードマスク３３１の上方に絶縁膜３３２が積層される。
　以後、図２８に示すように、絶縁膜３３２の上方（図２８中矢印Ｚで示す方向）に反射防止膜３３３を積層することにより遮光膜３３を形成する。そして、平坦化膜３１の上面（図２８中矢印Ｚで示す方向側の面）で遮光膜３３との間に、オンチップレンズ３２を形成する。
　＜その他の実施形態＞　
　上記のように、本技術は第１から第８の実施形態、及び第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１変形例及び第２変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第８の実施形態、及び第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１変形例及び第２変形例が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第８の実施形態、及び第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１変形例及び第２変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
　＜電子機器への応用例＞　
　図２９は、本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
　図２９の撮像装置２０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置２０００は、レンズ群２００１、固体撮像素子２００２、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８からなる。ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８は、バスライン２００９を介して相互に接続されている。
　レンズ群２００１は、被写体からの入射光（像光）を取り込んで固体撮像素子２００２の撮像面上に結像する。固体撮像素子２００２は、上述した光検出素子の第１乃至第７の実施形態からなる。固体撮像素子２００２は、レンズ群２００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路２００３に供給する。
　ＤＳＰ回路２００３は、固体撮像素子２００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ２００４に供給し、一時的に記憶させる。
　表示部２００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ２００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
　記録部２００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ２００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
　操作部２００７は、ユーザによる操作の下に、撮像装置２０００が持つ様々な機能について操作指令を発する。電源部２００８は、電源を、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、および操作部２００７に対して適宜供給する。
　本技術を適用する電子機器は、画像取込部（光電変換部）に光検出素子を用いる装置であればよく、撮像装置２０００のほか、撮像機能を有する携帯端末装置、画像読取部に光検出装置を用いる複写機などがある。
　なお、本開示は以下のような構成も取ることができる。　
（１）
　それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
　前記複数の画素のそれぞれは、
　少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
　前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
　前記高電界領域は、前記半導体基板の深さ方向に複数段形成される
光検出素子。
（２）
　前記複数の画素のそれぞれは、
　隣接する画素の間に形成され、前記半導体基板の深さ方向に延伸する画素分離部を備え、
　前記高電界領域は、さらに、前記画素分離部の近傍に形成される前記第１導電型領域と、平面視において前記第１導電型領域の内側に形成される前記第２導電型領域との間に所定の電圧が印加されることにより形成される
上記（１）に記載の光検出素子。
（３）
　複数段形成された前記高電界領域のうち第１の高電界領域は、前記電気信号を処理する第１の信号処理回路に接続され、
　前記第１の高電界領域とは別の第２の高電界領域は、前記第１の信号処理回路とは別の第２の信号処理回路に接続される
上記（１）に記載の光検出素子。
（４）
　前記第１の信号処理回路及び前記第２の信号処理回路は、前記電気信号に基づいて、光の発光時から前記画素が受光するまでの時間に対応するカウント値を生成する計時部を有する
上記（３）に記載の光検出素子。
（５）
　前記第１の信号処理回路は、前記電気信号の第１の信号レベルから第２の信号レベルへ変化する第１のエッジを検出する第１のエッジ検出部を有し、
　前記第２の信号処理回路は、前記電気信号の前記第２の信号レベルから前記第１の信号レベルへ変化する第２のエッジを検出する第２のエッジ検出部を有する
上記（３）に記載の光検出素子。
（６）
　前記第１の信号処理回路は、第１の波長帯域の電気信号をカウントする第１のカウンタを有し、
　前記第２の信号処理回路は、前記第１の波長帯域とは異なる第２の波長帯域の電気信号をカウントする第２のカウンタを有する
上記（３）に記載の光検出素子。
（７）
　複数段の前記高電界領域のうち少なくとも１つの高電界領域は、他の高電界領域より小さいサイズである
上記（１）に記載の光検出素子。
（８）
　前記複数の画素のそれぞれは、
　前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
　複数段の前記高電界領域のうち前記コンタクト電極が形成される側の高電界領域は、他の高電界領域より小さいサイズである
上記（１）に記載の光検出素子。
（９）
　前記複数の画素のそれぞれは、
　前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
　前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置と同一平面以外で前記半導体基板の深さ方向に沿った異なる位置である
上記（１）に記載の光検出素子。
（１０）
　前記複数の画素のそれぞれは、
　前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記第１導電型領域と前記第２導電型領域との間に前記所定の電圧を印加するための複数のコンタクト電極をさらに備え、
　前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、前記半導体基板の前記光入射面側であり、
　他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置は、前記半導体基板の前記光入射面とは反対の面側である
上記（１）に記載の光検出素子。
（１１）
　それぞれ入射した光に応じて電気信号を生成可能な複数の画素を配置する半導体基板を備える光検出素子の製造方法であって、
　前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第１の高電界領域を形成するための第１導電型領域、第１導電型とは逆電極の第２導電型領域を形成する第１の高電界領域形成工程と、
　前記第１の高電界領域より前記深さ方向へ、前記平面方向への第２の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域を形成する第２の高電界領域形成工程と、
　前記第１の高電界領域及び前記第２の高電界領域を形成するために、所定の電圧を前記第１導電型領域と前記第２導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程と
を有する光検出素子の製造方法。
（１２）
　前記第１の高電界領域形成工程は、さらに、前記第１の高電界領域の形成と同時に、前記深さ方向への第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の少なくとも一部を形成する工程を有し、
　前記第２の高電界領域形成工程は、さらに、前記第２の高電界領域の形成と同時に、前記第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の残りの一部を形成する工程を有する
上記（１１）に記載の光検出素子の製造方法。
（１３）
　それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
　前記複数の画素のそれぞれは、
　少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
　前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
　前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、
電子機器。
　１，１Ａ，１Ｂ，１Ｃ，１Ｅ，１Ｆ…センサチップ、２…画素アレイ部、３…画素、５…バイアス電圧印加部、６，６－１，６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ…ＳＰＡＤ素子、７，６２１，６３１…クエンチング抵抗素子、８，６２２，６３２…インバータ、１１…センサ基板、１２…センサ側配線層、１３…ロジック側配線層、２１，９１３…メタル膜、２２，１１６，３３２…絶縁膜、２３，２３－１，２３－２，２３－３，２３－４…画素分離部、３１…平坦化膜、３２…オンチップレンズ、３３…遮光膜、１１１…光吸収層、１１２，４１１，５１１，５１４，６１１，７１１，８１１，１００２，１１０１…ｐ＋型領域、１１３，１１３’，４１２，５１２，５１２’，５１５，５２１，６１２，７１２，７１２’，８１２，８１２’，８１４，１００３…ｎ＋型領域、１１４，４１３，５１３，７１３，８１３…高電界領域、１１５…ピニング膜、１１７，９１２，９２１…高濃度ｐ型拡散領域、１１８，１１９，９１１…高濃度ｎ型拡散領域、１２１，９２２…第１コンタクト電極、１２２…第１配線パターン、１２３，１２５，１２７…第２コンタクト電極、１２４，１２６，１２８…第２配線パターン、３３１…ハードマスク、３３３…反射防止膜、６２３，６３３，６４３…計時部、６２４，６３４…エッジ検出部、６２５，６３５…カウンタ、６４１…処理部、６４２…論理ＯＲ回路、６４４…信号調整部、６４５…認識・判定部、１０００，１２００…シリコン半導体基板、１００１…拡散層、１１００…シリコン層、２０００…撮像装置、２００１…レンズ群、２００２…固体撮像素子、２００３…ＤＳＰ回路、２００４…フレームメモリ、２００５…表示部、２００６…記録部、２００７…操作部、２００８…電源部、２００９…バスライン

Claims (13)

  1. 　それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
    　前記複数の画素のそれぞれは、
    　少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
    　前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
    を備え、
    　前記高電界領域は、前記半導体基板の深さ方向に複数段形成される
    光検出素子。
  2. 　前記複数の画素のそれぞれは、
    　隣接する画素の間に形成され、前記半導体基板の深さ方向に延伸する画素分離部を備え、
    　前記高電界領域は、さらに、前記画素分離部の近傍に形成される前記第１導電型領域と、平面視において前記第１導電型領域の内側に形成される前記第２導電型領域との間に所定の電圧が印加されることにより形成される
    請求項１に記載の光検出素子。
  3. 　複数段形成された前記高電界領域のうち第１の高電界領域は、前記電気信号を処理する第１の信号処理回路に接続され、
    　前記第１の高電界領域とは別の第２の高電界領域は、前記第１の信号処理回路とは別の第２の信号処理回路に接続される
    請求項１に記載の光検出素子。
  4. 　前記第１の信号処理回路及び前記第２の信号処理回路は、前記電気信号に基づいて、光の発光時から前記画素が受光するまでの時間に対応するカウント値を生成する計時部を有する
    請求項３に記載の光検出素子。
  5. 　前記第１の信号処理回路は、前記電気信号の第１の信号レベルから第２の信号レベルへ変化する第１のエッジを検出する第１のエッジ検出部を有し、
    　前記第２の信号処理回路は、前記電気信号の前記第２の信号レベルから前記第１の信号レベルへ変化する第２のエッジを検出する第２のエッジ検出部を有する
    請求項３に記載の光検出素子。
  6. 　前記第１の信号処理回路は、第１の波長帯域の電気信号をカウントする第１のカウンタを有し、
    　前記第２の信号処理回路は、前記第１の波長帯域とは異なる第２の波長帯域の電気信号をカウントする第２のカウンタを有する
    請求項３に記載の光検出素子。
  7. 　複数段の前記高電界領域のうち少なくとも１つの高電界領域は、他の高電界領域より小さいサイズである
    請求項１に記載の光検出素子。
  8. 　前記複数の画素のそれぞれは、
    　前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
    　複数段の前記高電界領域のうち前記コンタクト電極が形成される側の高電界領域は、他の高電界領域より小さいサイズである
    請求項１に記載の光検出素子。
  9. 　前記複数の画素のそれぞれは、
    　前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第１導電型領域と前記第２導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
    　前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置と同一平面以外で前記半導体基板の深さ方向に沿った異なる位置である
    請求項１に記載の光検出素子。
  10. 　前記複数の画素のそれぞれは、
    　前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記第１導電型領域と前記第２導電型領域との間に前記所定の電圧を印加するための複数のコンタクト電極をさらに備え、
    　前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、前記半導体基板の光入射面側であり、
    　他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置は、前記半導体基板の前記光入射面とは反対の面側である
    請求項１に記載の光検出素子。
  11. 　それぞれ入射した光に応じて電気信号を生成可能な複数の画素を配置する半導体基板を備える光検出素子の製造方法であって、
    　前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第１の高電界領域を形成するための第１導電型領域、第１導電型とは逆電極の第２導電型領域を形成する第１の高電界領域形成工程と、
    　前記第１の高電界領域より前記深さ方向へ、前記平面方向への第２の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域を形成する第２の高電界領域形成工程と、
    　前記第１の高電界領域及び前記第２の高電界領域を形成するために、所定の電圧を前記第１導電型領域と前記第２導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程と
    を有する光検出素子の製造方法。
  12. 　前記第１の高電界領域形成工程は、さらに、前記第１の高電界領域の形成と同時に、前記深さ方向への第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の少なくとも一部を形成する工程を有し、
    　前記第２の高電界領域形成工程は、さらに、前記第２の高電界領域の形成と同時に、前記第３の高電界領域を形成するための前記第１導電型領域及び前記第２導電型領域の残りの一部を形成する工程を有する
    請求項１１に記載の光検出素子の製造方法。
  13. 　それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
    　前記複数の画素のそれぞれは、
    　少なくとも一部の領域に、第１導電型領域、及び前記第１導電型領域に接合され第１導電型とは逆電極の第２導電型領域が形成される半導体基板と、
    　前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第１導電型領域と前記第２導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
    を備え、
    　前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、
    電子機器。
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