WO2022249872A1 - 半導体装置、電子デバイス、ｐＨセンサ、バイオセンサ、半導体装置の製造方法、及び電子デバイスの製造方法 - Google Patents

半導体装置、電子デバイス、ｐＨセンサ、バイオセンサ、半導体装置の製造方法、及び電子デバイスの製造方法 Download PDF

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Definitions

  • the present invention relates to a semiconductor device, an electronic device, a pH sensor, a biosensor, a semiconductor device manufacturing method, and an electronic device manufacturing method.
  • the present invention claims priority of Japanese patent application number 2021-088679 filed on May 26, 2021, and for designated countries where incorporation by reference of documents is permitted, the content described in the application is incorporated into this application by reference.
  • amorphous oxides such as oxides composed of In, Ga, and Zn (IGZO; In--Ga--Zn--O) are used (Patent Reference 1).
  • IGZO In--Ga--Zn--O
  • Patent Reference 1 Such conventional semiconductor materials do not have sufficient chemical durability, so when manufacturing a semiconductor device, a structure for protecting the semiconductor materials from chemical damage is provided and processing such as an etching process is performed.
  • a first aspect of the present invention has a first electrode, a second electrode, and a semiconductor layer in contact with the first electrode and the second electrode, and the semiconductor layer has 5 to A semiconductor device comprising a first oxide layer comprising 20 nm of spinel-type ZnGa 2 O 4 and a second oxide layer comprising 5-50 nm of In, Ga and Zn.
  • a second aspect of the present invention is an electronic device comprising the semiconductor device of the first aspect.
  • a third aspect of the present invention is a pH sensor comprising the semiconductor device of the first aspect.
  • a fourth aspect of the present invention is a biosensor comprising the semiconductor device of the first aspect.
  • a fifth aspect of the present invention includes the steps of forming a semiconductor layer, forming a conductive layer on the semiconductor layer, etching the conductive layer in accordance with a predetermined pattern, and forming a first electrode. and forming a second electrode.
  • a sixth aspect of the present invention is a method for manufacturing an electronic device, including a step of forming a semiconductor device by the method for manufacturing a semiconductor device according to the fifth aspect.
  • FIG. 1 is a schematic diagram of a semiconductor device A according to the first embodiment.
  • FIG. 2 is a schematic diagram of a semiconductor device B according to the second embodiment.
  • FIG. 3 is a schematic diagram of a pH sensor C including a semiconductor device according to this embodiment.
  • FIG. 4 is a diagram showing an example of a method for manufacturing the semiconductor device A according to the first embodiment.
  • FIG. 5 is a diagram showing an example of a method for manufacturing the semiconductor device B according to the second embodiment.
  • FIG. 6 is a graph showing measurement results of characteristics of the semiconductor device A according to the first embodiment.
  • FIG. 7 is a graph showing measurement results of characteristics of a semiconductor device having semiconductor layers of various thicknesses post-treated at an annealing temperature of 120.degree.
  • FIG. 1 is a schematic diagram of a semiconductor device A according to the first embodiment.
  • FIG. 2 is a schematic diagram of a semiconductor device B according to the second embodiment.
  • FIG. 3 is a schematic diagram of a pH sensor C including a
  • FIG. 8 is a graph showing measurement results of characteristics of a semiconductor device having semiconductor layers of various thicknesses post-treated at an annealing temperature of 150.degree.
  • FIG. 9 is a graph showing measurement results of characteristics of a semiconductor device including IGZTO semiconductor layers of various thicknesses post-treated at an annealing temperature of 120°C.
  • FIG. 10 is a graph showing measurement results of properties of a semiconductor device comprising an IGZTO semiconductor layer post-treated at an annealing temperature of 150.degree.
  • this embodiment is a form for carrying out the present invention, and are not intended to limit the present invention to the following contents.
  • the positional relationships in the drawings such as up, down, left, and right, are based on the positional relationships shown in the drawings.
  • the dimensional ratios of the drawings are not limited to the illustrated ratios.
  • FIG. 1 is a schematic diagram of a semiconductor device A according to the first embodiment.
  • FIG. 2 is a schematic diagram of a semiconductor device B according to the second embodiment.
  • the semiconductor device A according to the first embodiment is a bottom gate/top contact (BGTC) type semiconductor device.
  • the semiconductor device A has a first electrode 71, a second electrode 72, and a semiconductor layer 60 in contact with the first electrode and the second electrode.
  • the semiconductor layer 60 includes a spinel-type ZnGa 2 O 4 layer 50 (first oxide layer) and an IGZO layer 40 (second oxide layer).
  • a first electrode 71 and a second electrode 72 are located on the insulating layer 30 , partly overlying the spinel-type ZnGa 2 O 4 layer 50 .
  • the IGZO layer 40 is an oxide inorganic semiconductor containing In, Ga, and Zn.
  • the semiconductor device B according to the second embodiment is a bottom gate/top contact (BGTC) type semiconductor device.
  • the semiconductor device B has a first electrode 71, a second electrode 72, and a semiconductor layer 60 in contact with the first electrode and the second electrode.
  • the semiconductor layer 60 includes a spinel-type ZnGa 2 O 4 layer 50 (first oxide layer) and an IGZTO layer 41 (second oxide layer).
  • a first electrode 71 and a second electrode 72 are located on the insulating layer 30 , partly overlying the spinel-type ZnGa 2 O 4 layer 50 .
  • the IGZTO layer 41 is an oxide inorganic semiconductor containing In, Ga, Zn, and Sn.
  • Semiconductor devices A and B each have a substrate 10 , a third electrode 20 formed on the substrate 10 , and an insulating layer 30 formed on the third electrode 20 .
  • the third electrode 20 is provided facing the semiconductor layer 60 with the insulating layer 30 interposed therebetween.
  • the first electrode 71 is the source electrode
  • the second electrode 72 is the drain electrode
  • the third electrode 20 is the gate electrode.
  • the semiconductor devices A and B use the spinel-type ZnGa 2 O 4 layer 50, there are advantages in that the film formation temperature is low, the film formation speed is high, and impurities are less likely to enter. In addition, there is the advantage that even when flexible substrates are used, they are easy to manufacture.
  • metal oxide films such as silicon oxide and aluminum oxide have been widely used as protective layers (passivation layers) for semiconductor layers, but these films have many problems such as high film formation temperatures and slow film formation rates.
  • CVD method chemical vapor deposition method
  • the film formation temperature is high, a large-scale CVD film formation apparatus is required, and hydrogen and carbon derived from the material gas are required.
  • RF radio frequency
  • the semiconductor devices A and B can solve these problems at once by using the spinel-type ZnGa 2 O 4 layer 50 as the protective layer.
  • a spinel-type ZnGa 2 O 4 layer can be formed relatively easily and efficiently as compared with the metal oxide films and the like described above.
  • the spinel-type ZnGa 2 O 4 layers 50 of the semiconductor devices A and B are extremely stable against acids, bases, etc. while having semiconductor characteristics. Therefore, the semiconductor devices A and B exhibit excellent passivation effects comparable to or better than those of the protective layer using a conventional metal oxide film, and the semiconductor devices A and B are also excellent in terms of semiconductor characteristics.
  • the electrode can be placed directly on the semiconductor layer without an ESL (etch stop layer) or the like.
  • ESL etch stop layer
  • the use of the spinel-type ZnGa 2 O 4 layer 50 eliminates the need for such treatment.
  • the configurations of the semiconductor devices A and B will be described below.
  • the material of the substrate 10 is not particularly limited, and known materials can be adopted. Specific examples include glass, resin, silicon, metal, alloy, and foils thereof. Among these, one selected from the group consisting of glass, resin, silicon, and combinations thereof is preferable.
  • resins examples include polyacrylate, polycarbonate, polyurethane, polystyrene, cellulose polymer, polyolefin, polyamide, polyimide, polyester, polyphenylene, polyethylene, polyethylene terephthalate, polypropylene, ethylene-vinyl copolymer, and polyvinyl chloride. can.
  • the spinel-type ZnGa 2 O 4 layer 50 does not have to be formed using a CVD method with a high film formation temperature. Therefore, even when a resin material having a low heat resistance temperature is used as the substrate 10, the spinel-type ZnGa 2 O 4 layer 50 can be preferably formed.
  • the substrate 10 may have flexibility. If the substrate 10 is a flexible film substrate (sometimes referred to as a "sheet substrate"), a roll-to-roll method for continuously forming a film in a roll form, or a roll-to-roll method may be used. A two-sheet (Roll to Sheet) method can be adopted, and high efficiency, simplification, and yield improvement of the manufacturing process can be expected.
  • a flexible film substrate sometimes referred to as a "sheet substrate”
  • a roll-to-roll method for continuously forming a film in a roll form or a roll-to-roll method may be used.
  • a two-sheet (Roll to Sheet) method can be adopted, and high efficiency, simplification, and yield improvement of the manufacturing process can be expected.
  • the roll-to-roll method refers to a method in which a roll-shaped film substrate is unwound, film is continuously formed, and the film is wound up again into a roll.
  • the roll-to-sheet method refers to a method in which a roll-shaped film substrate is unwound to continuously form a film, which is then cut into a sheet.
  • the third electrode 20 is a gate electrode.
  • the third electrode 20 is not particularly limited, and a known electrode can be adopted. Specific examples include single layers of Mo, W, Al, Cu, Au, Cu--Al alloys, Al--Si alloys, Mo--W alloys, Ni--P alloys, and laminates thereof.
  • a method for manufacturing the third electrode 20, which is a gate electrode, is not particularly limited, and a suitable method can be appropriately adopted in consideration of the materials of the substrate 10 and the gate electrode.
  • the third electrode 20, which is the gate electrode, may be made of conductive silicon and may also serve as the substrate 10.
  • the insulating layer 30 is not particularly limited, and known materials can be adopted. Specific examples include inorganic materials such as SiO 2 , Si 3 N 4 , SiON, Al 2 O 3 , Ta 2 O 5 and HfO 2 , photocurable resins and thermosetting resins.
  • the semiconductor layer 60 is formed in contact with the first electrode 71 and the second electrode 72 .
  • the first electrode 71 and the second electrode 72 are arranged on the insulating layer 30, part of which is on the spinel-type ZnGa 2 O 4 layer 50 (first oxide layer). It's covered.
  • the semiconductor layer 60 includes a ZnGa 2 O 4 layer 50 (first oxide layer) and an IGZO layer 40 or IGZTO layer 41 (second oxide layer).
  • the IGZO layer 40 is an inorganic oxide semiconductor containing In, Ga, and Zn.
  • the IGZTO layer 41 is an oxide inorganic semiconductor containing In, Ga, Zn, and Sn.
  • the IGZO layer 40 or the IGZTO layer 41 may be doped with a carrier element from the viewpoint of further improving semiconductor characteristics.
  • the carrier element is not particularly limited, and one known in the doping process can be used. Specific examples include hydrogen, monovalent metals, divalent metals, and trivalent metals. Among these, in the present embodiment, the semiconductor layer 60 is more preferably doped with hydrogen.
  • the film thickness of the IGZO layer is 5-50 nm, preferably 10-40 nm, more preferably 10-30 nm.
  • the thickness of the IGZTO layer is 5-50 nm, preferably 10-40 nm, more preferably 10-30 nm.
  • the spinel-type ZnGa 2 O 4 forming the spinel-type ZnGa 2 O 4 layer 50 (first oxide layer) crystallizes at a relatively low temperature.
  • the spinel-type ZnGa 2 O 4 can be hydrogen-free. That is, the protective layer that is not doped with hydrogen or that does not substantially contain hydrogen can be preferably used.
  • the phrase "substantially does not contain” as used herein means that the component is not actively added, and does not exclude unavoidable inclusion or mixing.
  • the hydrogen content of the spinel-type ZnGa 2 O 4 layer 50 is preferably 1 ⁇ 10 21 atm/cc or less, more preferably 1 ⁇ 10 18 atm/cc or less. is more preferable.
  • This hydrogen content can be measured by secondary ion mass spectroscopy (SIMS).
  • the spinel-type ZnGa 2 O 4 layer 50 (first oxide layer) can also function as a passivation film.
  • the passivation film isolates the IGZO layer 40 or the IGZTO layer 41 (second oxide layer) from the environment, and protects the IGZO layer 40 or the IGZTO layer 41 (second oxide layer) from moisture, metal ions, and the like. can do.
  • the thickness of the spinel-type ZnGa 2 O 4 layer 50 is 5 to 20 nm, preferably 5 to 15 nm, more preferably 5 to 10 nm.
  • a conductive layer 70 is formed on the semiconductor layer 60, and a first electrode 71 and a second electrode 72 are formed by etching the conductive layer 70 in accordance with a predetermined pattern.
  • a first electrode 71 and a second electrode 72 are formed by a normal photolithography process.
  • the source electrode is not particularly limited, and a known electrode can be adopted. Specific examples include single layers of Mo, W, Al, Cu, Au, Cu--Al alloys, Al--Si alloys, Mo--W alloys, Ni--P alloys, and laminates thereof.
  • the drain electrode 72 is not particularly limited, and a known electrode can be adopted. Specific examples include single layers of Mo, W, Al, Cu, Au, Cu--Al alloys, Al--Si alloys, Mo--W alloys, Ni--P alloys, and laminates thereof.
  • the transistors are configured such that the first electrode 71, the second electrode 72, and the third electrode 20 are the source electrode, the drain electrode, and the gate electrode, respectively. good too.
  • the semiconductor device according to this embodiment is not limited to the configurations shown in FIGS. 1 and 2, and various configurations can be adopted.
  • the semiconductor devices A and B described so far are not only excellent in semiconductor properties such as electronic conductivity, but also have acid resistance and base resistance due to the spinel-type ZnGa 2 O 4 layer 50 (first oxide layer). It can also confer chemical resistance, such as durability.
  • the semiconductor device according to this embodiment can be suitably used for various sensors such as pH sensors and biosensors, as well as electronic devices such as TFT liquid crystal and organic EL. An example will be described below.
  • FIG. 3 is a schematic diagram of a pH sensor C including a semiconductor device according to this embodiment.
  • the pH sensor C is, for example, a pH sensor (Ion-Sensitive-FET; ion-sensitive field effect transistor) using the semiconductor device according to this embodiment.
  • the pH sensor C has the semiconductor device according to this embodiment, and a silicon rubber pool wall 80 and a reference electrode 90 provided on the semiconductor device. Then, the pool formed by the pool wall 80 is filled with a solution S to be measured (for example, hydrochloric acid in the case of an acidic solution, sodium hydroxide solution in the case of an alkaline solution, etc.), and the potential difference with the reference electrode 90 is measured. Measure. Since the pH of the solution S depends on the amount of protons in the solution, the measurement principle of the pH sensor is to electrically measure the amount of protons in the solution and calculate the pH value based on the measured amount of protons.
  • a solution S to be measured for example, hydrochloric acid in the case of an acidic solution, sodium hydroxide solution in the case of an alkaline solution, etc.
  • the semiconductor device according to this embodiment can impart high stability to strong acids and strong bases. Therefore, a pH sensor using this exhibits high stability in a wide pH range from pH 1 to 14, and is capable of rapid and accurate measurement even if the target sample is strong acid or strong base.
  • the semiconductor device according to this embodiment can also be used as a biosensor (also referred to as a biosensor chip).
  • a biosensor is a chemical sensor that utilizes a biogenic molecular recognition mechanism, and is used as a chemical recognition element for pH change, redox reaction, and the like in vivo.
  • the semiconductor device according to the present embodiment since the semiconductor device according to the present embodiment has high stability in a wide pH range, it can be used as a biosensor capable of accurate sensing even if the object to be measured is strongly acidic or strongly basic.
  • a semiconductor surface is modified with a specific antibody, and a biosensor that measures the amount of protons when a detection target such as DNA specific to this is adsorbed can be used.
  • FIG. 4 is a diagram showing an example of a method for manufacturing the semiconductor device A according to the first embodiment.
  • FIG. 5 is a diagram showing an example of a method for manufacturing the semiconductor device B according to the second embodiment.
  • the manufacturing method shown in FIG. 4 is a manufacturing method of the semiconductor device A of the bottom-gate/top-contact type.
  • This manufacturing method includes a step of forming a semiconductor layer 60 including a spinel-type ZnGa 2 O 4 layer 50 (first oxide layer) and an IGZO layer 40 (second oxide layer) on a substrate 10. , a step of forming a conductive layer 70 on the substrate 10, and a step of etching the conductive layer 70 in accordance with a predetermined pattern to form a first electrode 71 and a second electrode 72. be.
  • the manufacturing method shown in FIG. 5 is a method for manufacturing a bottom-gate/top-contact semiconductor device B, which is the same as the manufacturing method shown in FIG. The process of
  • the third electrode 20 is formed on the surface of the substrate 10 .
  • the third electrode 20 corresponds to the gate electrode described above.
  • a method of forming the third electrode 20 on the surface of the substrate 10 is not particularly limited, and a suitable method can be appropriately adopted in consideration of the materials of the substrate 10 and electrodes.
  • an insulating layer 30 is formed on the surface of the substrate 10 on which the third electrode 20 is formed, and the third electrode 20 is covered with the insulating layer 30 .
  • a method for forming the insulating layer 30 is not particularly limited, and a suitable method can be appropriately adopted in consideration of the materials of the substrate 10, the third electrode 20, the insulating layer 30, and the like.
  • a semiconductor layer 60 is formed on the surface of the insulating layer 30 .
  • the semiconductor layer 60 is formed by covering the IGZO layer 40 with a spinel-type ZnGa 2 O 4 layer 50 .
  • the semiconductor layer 60 is formed by covering the IGZTO layer 41 with a spinel-type ZnGa 2 O 4 layer 50 .
  • the spinel-type ZnGa 2 O 4 layer 50 can protect the inside of the device from external moisture, metal ions, and the like.
  • the film formation temperature has been required to be 400° C. or higher.
  • the film formation temperature of the spinel-type ZnGa 2 O 4 layer 50 used as the protective layer is low and the film formation speed is high, so that the semiconductor device can be manufactured simply and efficiently. be able to.
  • the film formation temperature is preferably low.
  • the film forming temperature of the spinel-type ZnGa 2 O 4 layer 50 is 190 to 250°C, preferably 190 to 210°C.
  • All of the layers constituting the semiconductor layer 60 are preferably formed by a sputtering method.
  • it can be formed using a sputtering device, and a plurality of cathodes may be used.
  • a sputtering device For the sputtering, single simultaneous sputtering with one type of material as a target may be employed, or co-sputtering with a plurality of types of materials as targets may be employed.
  • the target used for forming the IGZO layer 40 or the IGZTO layer 41 is the same as the target used for the spinel-type ZnGa 2 O 4 layer 50, the sputtering target can be used in common. , it becomes possible to continuously form films in the same apparatus.
  • the IGZO layer 40 included in the semiconductor device A may be formed using an oxide sintered body of InGaZnO 4 as a target (simultaneous single sputtering). Also, three kinds of In 2 O 3 , Ga 2 O 3 , and ZnO may be used simultaneously in a multi-element manner to tilt the composition ratio and control the IGZO layer to have a desired composition (simultaneous multi-element sputtering, co-sputtering).
  • the film formation of the IGZTO layer 41 included in the semiconductor device B may be performed using KOS-B02 (manufactured by Kobelco Research Institute, Inc.) as a target (simultaneous sputtering).
  • KOS-B02 manufactured by Kobelco Research Institute, Inc.
  • the composition ratio may be graded to control the IGZTO layer having a desired composition (simultaneous use of multiple elements). sputter, co-sputter).
  • an n-type semiconductor material in the case of an n-type semiconductor material, it can be manufactured by element doping and oxygen deficiency in the film.
  • Elements from which an n-type semiconductor can be obtained are not particularly limited, but examples thereof include Al, In, Sn, Sb, and Ta.
  • the method for generating oxygen vacancies is not particularly limited, and known methods can be employed.
  • heat treatment is preferably performed in an oxygen-free atmosphere or in a reducing gas atmosphere such as hydrogen or water vapor.
  • a reducing gas atmosphere such as hydrogen or water vapor.
  • film formation is performed in a state in which hydrogen is mixed in a sputtering gas, and n-type carrier doping is performed using interstitial hydrogen. These treatments may be performed in a chamber after film formation, or may be baked as a post-process.
  • the spinel-type ZnGa 2 O 4 layer 50 can be deposited by co-sputtering using gallium zinc oxide and zinc oxide as targets.
  • a method of co-sputtering using gallium oxide and zinc oxide as targets, or a method of co-sputtering using gallium and zinc as targets and oxidizing with a reactive gas during film formation may be used.
  • a method of sputtering using a mixture of zinc oxide and gallium oxide as a target and oxidizing with a reaction gas during film formation may be used.
  • the semiconductor layer 60 develops strong resistance to strong acids and strong bases. Therefore, as a manufacturing process, a step of protecting the semiconductor layer and the like can be omitted.
  • the deposition temperature of the spinel-type ZnGa 2 O 4 layer 50 has a lower limit of 190° C. or higher, preferably 200° C. or higher, and an upper limit of 250° C. or lower, preferably 210° C. °C or less.
  • Excessive heating promotes evaporation of Zn particles that fly to the surface of the substrate 10, and may cause a deviation (composition deviation) from the stoichiometric ratio of Ga and Zn, but the sintered body containing Zn or ZnO By simultaneously discharging the target, the Zn concentration in the film can be increased, and composition deviation can be effectively prevented.
  • a step of forming a first electrode 71 and a second electrode 72 is performed by forming a conductive layer 70 on a semiconductor layer 60 and etching the conductive layer 70 in accordance with a predetermined pattern.
  • the first electrode 71 is the source electrode and the second electrode 72 is the drain electrode.
  • a normal photolithography process can be used as a method for forming the first and second electrodes.
  • a resist layer is formed on the conductive layer 70, and the resist layer is exposed to a predetermined pattern of light and developed.
  • the first electrode 71 and the second electrode 72 can be formed.
  • a positive material or a negative material may be used as the resist layer.
  • the etching solution is preferably an acidic solution. Since resist materials used in ordinary photolithography processes are often soluble in alkali, the conductive layer can be preferably etched without dissolving the resist layer by using an acidic solution.
  • semiconductor devices A and B can be obtained. It should be noted that the semiconductor device thus obtained may be subjected, if necessary, to other processes in order to obtain a desired device configuration. For example, a pretreatment process before forming each part, a surface polishing process after forming each part, a dicing process, a mounting process on a lead frame, an assembly process for packaging after circuit formation, a wire bonding process, A mold encapsulation step or the like can be employed as appropriate.
  • Example 1 A semiconductor device A having a semiconductor layer of ZnGa 2 O 4 (10 nm)/IGZO (15 nm)
  • a highly conductive n-type silicon substrate was prepared by forming a thermal oxide film (SiO 2 ) of 200 nm on a silicon wafer having an n-type specific resistance of 0.0017 ⁇ cm or less.
  • a 15 nm IGZO layer was formed on this substrate.
  • the IGZO layer was formed by RF sputtering using an IGZO sintered target with an atomic concentration of In:Ga:Zn of 2:2:1.
  • the substrate temperature during film formation was 105° C., and Ar was used as the sputtering gas.
  • oxygen was introduced as a reactive gas at a volume ratio of 10% with respect to Ar.
  • a 10-nm spinel-type ZnGa 2 O 4 layer was formed so as to cover the IGZO layer, thereby obtaining a ZnGa 2 O 4 /IGZO semiconductor layer.
  • the spinel-type ZnGa 2 O 4 layer was formed using a ZnGa 2 O 4 sintering target with the same sputtering apparatus as that used for forming the IGZO layer.
  • a suitable temperature at which ZnGa 2 O 4 crystallizes into a spinel type is 190° C. or higher.
  • the composition ratio of Zn and Ga was adjusted to 8:1 by controlling the target output, and the substrate was heated at 230° C. to form a ZnGa 2 O 4 layer with a spinel crystal structure.
  • Ar gas containing no hydrogen was used as the sputtering gas.
  • oxygen was introduced as a reactive gas at a volume ratio of 10% with respect to Ar. In this way, it was controlled so that there would be no hydrogen or oxygen deficiency.
  • the film was formed under the conditions of a back pressure of 1 ⁇ 10 ⁇ 4 Pa or less and a film forming pressure of 0.22 Pa.
  • a resist material was applied onto the obtained ZnGa 2 O 4 /IGZO semiconductor layer, and after patterning the resist material by a general photolithography process, an etchant (ITO-07: manufactured by Kanto Kagaku) was heated to 40°C. The semiconductor layer was patterned by etching at for about 120 seconds.
  • ITO-07 manufactured by Kanto Kagaku
  • an Al film (thickness: 100 nm) serving as source/drain electrodes was formed by a vacuum evaporation method so as to cover the semiconductor layer.
  • the vacuum deposition method at this time was performed using a resistance heating type vacuum deposition apparatus.
  • a resist material is applied on the Al film, and after patterning the resist material by a general photolithography process, the Al film is removed by immersing it in an etching solution (KSMF-100: manufactured by Kanto Kagaku) at 40° C. for about 40 seconds. Source/drain electrodes were formed by etching.
  • KSMF-100 manufactured by Kanto Kagaku
  • the semiconductor layer was annealed in an atmospheric environment at 105° C. for 3 hours (annealing furnace: constant temperature machine with safety door manufactured by Espec Co., Ltd.) to fabricate a semiconductor device A having the structure shown in FIG.
  • the transfer characteristics were measured using a semiconductor parameter analyzer (4300A-SCS manufactured by Keithley), and the film thickness was measured using P16+ manufactured by KLA-Tencor. The results are shown in FIG.
  • a highly conductive n-type silicon substrate was prepared by forming a thermal oxide film (SiO 2 ) of 200 nm on a silicon wafer having an n-type specific resistance of 0.0017 ⁇ cm or less.
  • a 10 nm IGZTO layer was formed on this substrate.
  • the IGZTO layer is formed by RF sputtering using an IGZTO target (KOS-B02: manufactured by Kobelco Research Institute, Inc.) and a ZnGa 2 O 4 sintered target with a Zn:Ga atomic concentration of 8:1. did.
  • the substrate temperature during film formation was 105° C., and Ar was used as the sputtering gas.
  • oxygen was introduced as a reactive gas at a volume ratio of 10% with respect to Ar.
  • a 10 nm spinel-type ZnGa 2 O 4 layer was formed so as to cover the above-described IGZTO layer to obtain a ZnGa 2 O 4 /IGZTO semiconductor layer.
  • the ZnGa 2 O 4 layer was formed by using a ZnGa 2 O 4 sintering target and the same sputtering apparatus as used for forming the IGZO layer.
  • the target output was controlled so that the composition ratio of Zn and Ga was 8:1, and the substrate was heated at 230° C. to form a ZnGa 2 O 4 layer with a spinel crystal structure.
  • Ar gas containing no hydrogen was used as the sputtering gas.
  • oxygen was introduced as a reactive gas at a volume ratio of 10% with respect to Ar. In this way, it was controlled so that there would be no hydrogen or oxygen deficiency. Then, the film was formed under the conditions of a back pressure of 1 ⁇ 10 ⁇ 4 Pa or less and a film forming pressure of 0.22 Pa.
  • the obtained resist material for the semiconductor layer of ZnGa 2 O 4 /IGZTO was applied, and after patterning the resist material by a general photolithography process, it was etched with an etchant (ITO-07: manufactured by Kanto Kagaku) heated to 40°C. The semiconductor layer was patterned by etching for about 3 minutes.
  • ITO-07 manufactured by Kanto Kagaku
  • Mo electrodes (thickness: 100 nm) serving as source/drain electrodes were formed by a vacuum evaporation method so as to cover the semiconductor layer.
  • the vacuum deposition method at this time was performed using a resistance heating type vacuum deposition apparatus.
  • a resist material is applied on the Mo film, and after patterning the resist material by a general photolithography process, it is etched by immersing it in an etching solution (KSMF-100: manufactured by Kanto Kagaku) heated to 40 ° C. for about 40 seconds. By doing so, source/drain electrodes were formed.
  • KSMF-100 manufactured by Kanto Kagaku
  • the semiconductor layer was annealed in an atmospheric environment at 120°C for 3 hours (annealing furnace: constant temperature machine with a safety door manufactured by Espec Co., Ltd.) to fabricate a semiconductor device B having the structure shown in FIG.
  • the transfer characteristics were measured using a semiconductor parameter analyzer (4300A-SCS manufactured by Keithley), and the film thickness was measured using P16+ manufactured by KLA-Tencor. The results are shown in FIG.
  • a semiconductor device including semiconductor layers with different film thicknesses was manufactured, and the transfer characteristics were evaluated. Comparative Examples 1-3 do not have a ZnGa 2 O 4 layer.
  • the semiconductor device was fabricated under the same conditions as in Example 2 except for the semiconductor layer formation conditions (film thickness, presence/absence of ZnGa 2 O 4 layer), etching conditions, and post-treatment.
  • the designed film thickness was controlled by the sputtering time.
  • the etching conditions were room temperature and immersion for 1 minute.
  • Post-treatment was performed at an annealing temperature of 120° C. or 150° C. for 3 hours.
  • the film thickness was measured using a KLA-Tencor P16+.
  • the transfer characteristics were measured using a semiconductor parameter analyzer (manufactured by Keithley: 4300A-SCS). The results are shown in FIGS. 7 to 10.
  • Example 3 Semiconductor layer: Spinel type ZnGa 2 O 4 (10 nm)/IGZTO (20 nm) Annealing temperature: 120°C Measurement results: Fig. 7
  • Example 4 Semiconductor layer: Spinel type ZnGa 2 O 4 (10 nm)/IGZTO (30 nm) Annealing temperature: 120°C Measurement results: Fig. 7
  • Example 5 Semiconductor layer: Spinel type ZnGa 2 O 4 (10 nm)/IGZTO (10 nm) Annealing temperature: 150°C Measurement results: Figure 8
  • Example 6 Semiconductor layer: Spinel type ZnGa 2 O 4 (10 nm)/IGZTO (20 nm) Annealing temperature: 150°C Measurement results: Figure 8

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Abstract

第１の電極と、第２の電極と、前記第１の電極と前記第２の電極とに接する半導体層と、 を有し、前記半導体層は、５～２０ｎｍのスピネル型のＺｎＧａ２Ｏ４を含む第１酸化物層と、５～５０ｎｍのＩｎ、Ｇａ、及びＺｎを含む第２酸化物層とを含む、半導体装置。

Description

半導体装置、電子デバイス、ｐＨセンサ、バイオセンサ、半導体装置の製造方法、及び電子デバイスの製造方法
　本発明は、半導体装置、電子デバイス、ｐＨセンサ、バイオセンサ、半導体装置の製造方法、及び電子デバイスの製造方法に関する。本発明は2021年5月26日に出願された日本国特許の出願番号2021-088679の優先権を主張し、文献の参照による織り込みが認められる指定国については、その出願に記載された内容は参照により本出願に織り込まれる。
　薄膜トランジスタ（ＴＦＴ）等の半導体装置に用いられる半導体材料としては、例えば、Ｉｎ、Ｇａ及びＺｎからなる酸化物（ＩＧＺＯ；Ｉｎ－Ｇａ－Ｚｎ－Ｏ）等のアモルファス酸化物が用いられている（特許文献１参照）。このような従来の半導体材料は化学的耐久性が十分ではないため、半導体装置を製造する際は、半導体材料を化学的なダメージから保護する構成を設けてエッチング工程等の処理を行っている。
特開３０１３－０５１４２１号公報
　本発明の第１の態様は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極とに接する半導体層と、を有し、前記半導体層は、５～２０ｎｍのスピネル型のＺｎＧａ２Ｏ４を含む第１酸化物層と、５～５０ｎｍのＩｎ、Ｇａ、及びＺｎを含む第２酸化物層とを含む、半導体装置。
　本発明の第２の態様は、第１の態様の半導体装置を備える電子デバイスである。
　本発明の第３の態様は、第１の態様の半導体装置を備えるｐＨセンサである。
　本発明の第４の態様は、第１の態様の半導体装置を備えるバイオセンサである。
　本発明の第５の態様は、半導体層を形成する工程と、半導体層上に導電性の層を形成する工程と、導電性の層を所定のパターンに対応させてエッチングし、第１の電極及び第２の電極を形成する工程と、を含む、半導体装置の製造方法である。
　本発明の第６の態様は、第５の態様の半導体装置の製造方法により半導体装置を形成する工程を含む、電子デバイスの製造方法である。
図１は、第１の実施形態に係る半導体装置Ａの概略図である。 図２は、第２の実施形態に係る半導体装置Ｂの概略図である。 図３は、本実施形態に係る半導体装置を備えたｐＨセンサＣの概略図である。 図４は、第１の実施形態に係る半導体装置Ａの製造方法の一例を表す図である。 図５は、第２の実施形態に係る半導体装置Ｂの製造方法の一例を表す図である。 図６は、第１の実施形態に係る半導体装置Ａの特性の測定結果を表すグラフである。 図７は、１２０℃のアニール温度で後処理した各膜厚の半導体層を備える半導体装置の特性の測定結果を表すグラフである。 図８は、１５０℃のアニール温度で後処理した各膜厚の半導体層を備える半導体装置の特性の測定結果を表すグラフである。 図９は、１２０℃のアニール温度で後処理した各膜厚のＩＧＺＴＯ半導体層を備える半導体装置の特性の測定結果を表すグラフである。 図１０は、１５０℃のアニール温度で後処理したＩＧＺＴＯ半導体層を備える半導体装置の特性の測定結果を表すグラフである。
　以下、本発明を実施するための形態（以下、単に「本実施形態」という。）について詳細に説明する。以下の本実施形態は、本発明を説明するための例示であり、本発明を以下の内容に限定する趣旨ではない。なお、図面中、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。
　図１は、第１の実施形態に係る半導体装置Ａの概略図である。
　図２は、第２の実施形態に係る半導体装置Ｂの概略図である。
　第１の実施形態に係る半導体装置Ａは、ボトムゲート・トップコンタクト（ＢＧＴＣ）型の半導体装置である。半導体装置Ａは、第１の電極７１と、第２の電極７２と、第１の電極と第２の電極とに接する半導体層６０と、を有する。半導体層６０は、スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）と、ＩＧＺＯ層４０（第２酸化物層）と、を含む。第１の電極７１と、第２の電極７２は、絶縁層３０の上に配置されているが、その一部は、スピネル型のＺｎＧａ２Ｏ４層５０の上に被さっている。ＩＧＺＯ層４０は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物の無機半導体である。
　第２の実施形態に係る半導体装置Ｂは、ボトムゲート・トップコンタクト（ＢＧＴＣ）型の半導体装置である。半導体装置Ｂは、第１の電極７１と、第２の電極７２と、第１の電極と第２の電極とに接する半導体層６０と、を有する。半導体層６０は、スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）と、ＩＧＺＴＯ層４１（第２酸化物層）と、を含む。第１の電極７１と、第２の電極７２は、絶縁層３０の上に配置されているが、その一部は、スピネル型のＺｎＧａ２Ｏ４層５０の上に被さっている。ＩＧＺＴＯ層４１は、Ｉｎ、Ｇａ、Ｚｎ、及びＳｎを含む酸化物の無機半導体である。
　そして、半導体装置Ａ、Ｂは、基板１０と、基板１０の上に形成された第３の電極２０と、第３の電極２０の上に形成された絶縁層３０と、を有する。第３の電極２０は、絶縁層３０を介して半導体層６０と対向して設けられている。第１の電極７１はソース電極であり、第２の電極７２はドレイン電極であり、第３の電極２０はゲート電極である。
　半導体装置Ａ、Ｂは、スピネル型のＺｎＧａ２Ｏ４層５０を用いることで、成膜温度が低く、成膜速度も速く、不純物が入りにくいという利点がある。加えて可撓性のある基板を使用したときであっても、簡便に製造できるという利点もある。
　従来、半導体層の保護層（パッシベーション層）として例えば酸化珪素や酸化アルミニウム等の金属酸化物膜が汎用されているが、これらは成膜温度が高いことや成膜速度が遅い等の多くの問題点を抱えている。例えば、これらの金属酸化物膜を化学気相成長法（ＣＶＤ法）によって形成する場合、成膜温度が高いこと、大がかりなＣＶＤ成膜装置が必要であること、材料ガス由来の水素や炭素といった不純物が多量に導入されてしまうこと等の問題がある。あるいは、これらの金属酸化物膜を高周波（ＲＦ）スパッタ法によって形成する場合、保護層に酸素欠損が入るため、絶縁性を低下させたり光学吸収を生じさせること等の問題がある。
　この点、半導体装置Ａ、Ｂは、保護層としてスピネル型のＺｎＧａ２Ｏ４層５０を用いることで、これらの問題点を一挙に解決できる。スピネル型のＺｎＧａ２Ｏ４層は、上述した金属酸化物膜等に比べて、比較的に容易かつ効率よく成膜できる。
　さらに半導体装置Ａ、Ｂのスピネル型のＺｎＧａ２Ｏ４層５０は、半導体特性を持ちながら酸や塩基などに対して極めて安定である。したがって、従来の金属酸化物膜を用いた保護層と同程度乃至それ以上の優れたパッシベーション効果を発揮するとともに、半導体装置Ａ、Ｂは、半導体特性の面でも優れている。
　またスピネル型のＺｎＧａ２Ｏ４層５０を用いることで、ＥＳＬ（エッチストップレイヤー）等を介さず、直接半導体層の上に電極を置くことができる。ＥＳＬを用いた場合は、ＥＳＬに電極と半導体層とをつなぐ孔を設ける必要があり、さらに２５０℃以上の高温加熱処理を施すことが必要となる。スピネル型のＺｎＧａ２Ｏ４層５０を用いることで、かかる処理を施す必要はなくなる。以下、半導体装置Ａ、Ｂの構成を説明する。
　基板１０の材料は、特に限定されず、公知の材料を採用することができる。具体例としては、例えば、ガラス、樹脂、シリコン、金属、合金、これらの箔等が挙げられる。これらの中でも、ガラス、樹脂、シリコン、及びこれらの組み合わせからなる群から選ばれる１種であることが好ましい。
　樹脂としては、例えば、ポリアクリレート、ポリカーボネート、ポリウレタン、ポリスチレン、セルロースポリマー、ポリオレフィン、ポリアミド、ポリイミド、ポリエステル、ポリフェニレン、ポリエチレン、ポリエチレンテレフタレート、ポリプロピレン、エチレンビニル共重合体、ポリ塩化ビニル等を使用することができる。
　スピネル型のＺｎＧａ２Ｏ４層５０の形成には成膜温度が高いＣＶＤ法を用いなくてもよい。よって、基板１０として耐熱温度が低い樹脂材料を用いる場合であっても、好適にスピネル型のＺｎＧａ２Ｏ４層５０を成膜することができる。
　また、基板１０は可撓性を有していてもよい。基板１０が可撓性を有するフィルム基板（「シート基板」と呼ばれることもある。）であれば、ロール状として連続的に成膜するロール・ツー・ロール（Roll to Roll）方式や、ロール・ツー・シート（Roll to Sheet）方式を採用することができ、製造工程の高効率化、簡略化及び歩留まり向上等が期待できる。
　ロール・ツー・ロール方式とは、ロール状のフィルム基板を巻き出して連続的に成膜し、再びロール状に巻き取る方式のことを言う。ロール・ツー・シート方式は、ロール状のフィルム基板を巻き出して連続的に成膜し、これをカッティングしてシートとする方式のことをいう。
　第３の電極２０はゲート電極である。第３の電極２０は、特に限定されず、公知のものを採用することができる。具体例としては、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ａｕ、Ｃｕ－Ａｌ合金、Ａｌ－Ｓｉ合金、Ｍｏ－Ｗ合金、Ｎｉ－Ｐ合金等の単層、これらの積層体等が挙げられる。ゲート電極である第３の電極２０の作製方法は、特に限定されず、基板１０やゲート電極の材料を考慮した上で、適宜好適な方法を採用することができる。
　ゲート電極である第３の電極２０は、導電性シリコンでもよく、また基板１０を兼ねていてもよい。
　絶縁層３０は、特に限定されず、公知の材料を採用することができる。具体例としては、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の無機材料や、光硬化型樹脂、熱硬化型樹脂等が挙げられる。
　半導体層６０は、第１の電極７１と第２の電極７２に接触して形成される。第１の電極７１と、第２の電極７２は、絶縁層３０の上に配置されているが、その一部は、スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）の上に被さっている。半導体層６０は、ＺｎＧａ２Ｏ４層５０（第１酸化物層）と、ＩＧＺＯ層４０又はＩＧＺＴＯ層４１（第２酸化物層）とを含む。
　ＩＧＺＯ層４０は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物の無機半導体である。ＩＧＺＴＯ層４１は、Ｉｎ、Ｇａ、Ｚｎ、及びＳｎを含む酸化物の無機半導体である。
　ＩＧＺＯ層４０又はＩＧＺＴＯ層４１（第２酸化物層）は、半導体特性を一層向上させるという観点から、キャリア元素がドープされてもよい。キャリア元素としては、特に限定されず、ドーピングプロセスにおいて公知のものを採用することができる。具体例としては、水素、１価の金属、２価の金属、３価の金属等が挙げられる。これらの中でも、本実施形態では、半導体層６０には水素がドープされていることがより好ましい。
　ＩＧＺＯ層の膜厚は、５～５０ｎｍであり、好ましくは１０～４０ｎｍであり、より好ましくは１０～３０ｎｍである。ＩＧＺＴＯ層の膜厚は、５～５０ｎｍであり、好ましくは１０～４０ｎｍであり、より好ましくは１０～３０ｎｍである。
　スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）を構成するＺｎＧａ２Ｏ４は、比較的低温で結晶化する。また本実施形態では、スピネル型のＺｎＧａ２Ｏ４は、水素フリーとすることができる。すなわち、保護層は、水素がドープされていないもの、水素を実質的に含有しないものを好適に採用することができる。ここでいう「実質的に含有しない」とは、当該成分を積極的に添加しないことを意味し、不可避的に含有又は混合されることを除外するものではない。
　スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）に過度な水素が存在すると、それが不純物として半導体層６０の中にも入ってしまう、という不具合を引き起こす場合がある。例えば、水素等の不純物があると、半導体中に拡散し、ＶＴＨ（閾値電圧）シフト量が多くなってしまう。この点について、例えば、従来法によって酸化珪素等の金属酸化物膜を保護層とする場合、その原料として水素を使うため保護層に過度な水素が存在して半導体層６０の劣化を引き起こす場合があるが、本実施形態では水素を使用しなくてもよい。かかる観点から、スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）の水素含有量が、１×１０２１ａｔｍ／ｃｃ以下であることが好ましく、１×１０１８ａｔｍ／ｃｃ以下であることがより好ましい。この水素含有量は、二次イオン質量分析法（ＳＩＭＳ）によって測定することができる。
　スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）は、パッシベーション膜として機能させることもできる。パッシベーション膜は、ＩＧＺＯ層４０又はＩＧＺＴＯ層４１（第２酸化物層）を外部と環境遮断するものであり、水分や金属イオン等からＩＧＺＯ層４０又はＩＧＺＴＯ層４１（第２酸化物層）を保護することができる。
　スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）の膜厚は、５～２０ｎｍであり、好ましくは５～１５ｎｍあり、より好ましくは５～１０ｎｍである。
　半導体層６０の上に導電層７０を形成し、この導電層７０を所定のパターンに対応させてエッチングすることによって第１の電極７１、第２の電極７２を形成する。例えば、通常のフォトリソグラフィ工程により第１の電極７１、第２の電極７２を形成する。
　第１の電極７１をソース電極として用いる場合、ソース電極としては特に限定されず、公知のものを採用することができる。具体例としては、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ａｕ、Ｃｕ－Ａｌ合金、Ａｌ－Ｓｉ合金、Ｍｏ－Ｗ合金、Ｎｉ－Ｐ合金等の単層、これらの積層体等が挙げられる。
　第２の電極７２をドレイン電極として用いる場合、ドレイン電極としては特に限定されず、公知のものを採用することができる。具体例としては、Ｍｏ、Ｗ、Ａｌ、Ｃｕ、Ａｕ、Ｃｕ－Ａｌ合金、Ａｌ－Ｓｉ合金、Ｍｏ－Ｗ合金、Ｎｉ－Ｐ合金等の単層、これらの積層体等が挙げられる。
　本実施形態では、半導体装置Ａ、Ｂのように、第１の電極７１、第２の電極７２、第３の電極２０を、それぞれ、ソース電極、ドレイン電極、ゲート電極としたトランジスタを構成してもよい。このように本実施形態に係る半導体装置は、図１、図２に示す構成に限定されず、種々の構成を採用することができる。
　ここまで説明してきた半導体装置Ａ、Ｂは、電子伝導度等といった半導体特性に優れることはもちろん、スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）を有することで耐酸性や耐塩基性といった化学的耐性も付与できる。
　したがって、本実施形態に係る半導体装置は、ｐＨセンサやバイオセンサ等の各種センサ類をはじめ、ＴＦＴ液晶や有機ＥＬ等の電子デバイスに好適に用いることができる。以下、その例について説明する。
＜ｐＨセンサ＞
　図３は、本実施形態に係る半導体装置を備えたｐＨセンサＣの概略図である。
　ｐＨセンサＣは、例えば本実施形態に係る半導体装置を用いたｐＨセンサ（Ion-Sensitive-FET；イオン感応性電界効果型トランジスタ）である。
　ｐＨセンサＣは、本実施形態に係る半導体装置と、半導体装置の上に設けられたシリコンゴム製のプール壁８０と参照電極９０とを有している。そして、測定対象である溶液Ｓ（例えば、酸性溶液の場合は塩酸、アルカリ性溶液の場合は水酸化ナトリウム溶液等）をプール壁８０により構成されたプール内に充填し、参照電極９０との電位差を測定する。溶液ＳのｐＨは、溶液中のプロトン量に依存するので、溶液中のプロトン量を電気的に測定し、測定したプロトン量に基づいてｐＨ値を算出するのがｐＨセンサの測定原理である。
　本実施形態に係る半導体装置は、強酸や強塩基に対しても高い安定性を付与できる。そのため、これを用いたｐＨセンサは、ｐＨ１～１４といった幅広いｐＨ領域において高い安定性を示し、対象試料が強酸・強塩基であっても迅速かつ正確な測定が可能である。
＜バイオセンサ＞
　また、図示はしないが、本実施形態に係る半導体装置は、バイオセンサ（バイオセンサチップということもある。）としても用いることができる。バイオセンサは、生体起源の分子認識機構を利用した化学センサであり、生体内のｐＨ変化や酸化還元反応等の化学認識素子として用いられる。
　この点、本実施形態に係る半導体装置は、幅広いｐＨ領域において高い安定性を有するため、測定対象が強酸性や強塩基性であっても正確なセンシングが可能なバイオセンサとすることができる。例えば、特定の抗体を半導体表面に修飾させ、これに特異的なＤＮＡ等検知対象が吸着した際のプロトン量を計測するバイオセンサとすることができる。
＜製造方法＞
　図４は、第１の実施形態に係る半導体装置Ａの製造方法の一例を示す図である。図５は、第２の実施形態に係る半導体装置Ｂの製造方法の一例を示す図である。
　図４に示す製造方法は、ボトムゲート・トップコンタクト型の半導体装置Ａの製造方法である。この製造方法は、基板１０上に、スピネル型のＺｎＧａ２Ｏ４層５０（第１酸化物層）と、ＩＧＺＯ層４０（第２酸化物層）と、を含む半導体層６０を形成する工程と、基板１０上に導電層７０を形成する工程と、この導電層７０を所定のパターンに対応させてエッチングし、第１の電極７１及び第２の電極７２を形成する工程と、を行うものである。
　図５に示す製造方法は、ボトムゲート・トップコンタクト型の半導体装置Ｂの製造方法であり、半導体装置ＡのＩＧＺＯ層４０をＩＧＺＴＯ層４１とすること以外は、上記図４に示す製造方法と同一の工程を行うものである。
　以下、各工程を詳しく説明する。
（第１工程）
　まず、基板１０の表面上に第３の電極２０を形成する。第３の電極２０は、上述したゲート電極に対応するものである。基板１０の表面上への第３の電極２０の形成方法は、特に限定されず、基板１０や電極の材料等を考慮した上で、適宜好適な方法を採用することができる。
（第２工程）
　次に、第３の電極２０が形成された側の基板１０の表面上に絶縁層３０を形成し、第３の電極２０を絶縁層３０で被覆する。絶縁層３０の形成方法は、特に限定されず、基板１０、第３の電極２０、絶縁層３０の材料等を考慮した上で、適宜好適な方法を採用することができる。
（第３工程）
　そして、絶縁層３０の表面上に半導体層６０を形成する。半導体装置Ａを製造する場合は、半導体層６０は、ＩＧＺＯ層４０上をスピネル型のＺｎＧａ２Ｏ４層５０が覆うことによって形成される。半導体装置Ｂを製造する場合は、半導体層６０は、ＩＧＺＴＯ層４１上をスピネル型のＺｎＧａ２Ｏ４層５０が覆うことによって形成される。スピネル型のＺｎＧａ２Ｏ４層５０によって、外界の水分や金属イオン等から装置の内部を保護することができる。
　従来の保護層（パッシベーション層）は酸化珪素や酸化アルミニウム等の金属酸化膜を採用することが望ましいと考えられていたため、その成膜温度は４００℃以上であることが必要とされてきた。しかしながら、本実施形態に係る製造方法は、保護層として使用するスピネル型のＺｎＧａ２Ｏ４層５０の成膜温度が低温であり、成膜速度も速いため、簡便かつ効率よく半導体装置を製造することができる。例えば、基板１０として樹脂基板を用いる場合、その使用可能温度は、比較的低温であるため、成膜温度は低温であることが好ましい。かかる観点から、スピネル型のＺｎＧａ２Ｏ４層５０の成膜温度は、１９０～２５０℃であり、１９０～２１０℃であることが好ましい。
　半導体層６０を構成する層は、いずれもスパッタリング法によって形成することが好ましい。この場合、スパッタ装置を用いて形成することができ、複数のカソードを用いてもよい。スパッタリングには、１種の材料をターゲットとする一元同時スパッタを採用してもよいし、複数種の材料をターゲットとする共スパッタ（co-sputter）を採用してもよい。例えば、ＩＧＺＯ層４０又はＩＧＺＴＯ層４１の成膜で用いられるターゲットが、スピネル型のＺｎＧａ２Ｏ４層５０で用いられるターゲットと同一のものであれば、スパッタリング法のターゲットを共通して利用できるため、同一装置内で連続して成膜することが可能となる。
　半導体装置Ａに含まれるＩＧＺＯ層４０の成膜は、ＩｎＧａＺｎＯ４である酸化物焼結体をターゲットとしてもよい（一元同時スパッタ）。またＩｎ２Ｏ３、Ｇａ２Ｏ３、及びＺｎＯの３種を多元同時に使用することで、組成比を傾斜させて所望の組成を持つＩＧＺＯ層となるよう制御してもよい（多元同時スパッタ、共スパッタ）。
　半導体装置Ｂに含まれるＩＧＺＴＯ層４１の成膜は、ＫＯＳ－Ｂ０２（株式会社コベルコ科研社製）をターゲットとしてもよい（一元同時スパッタ）。またＩｎ２Ｏ３、Ｇａ２Ｏ３、ＳｎＯ２及ＺｎＯの４種を多元同時に使用することで、組成比を傾斜させて所望の組成を持つＩＧＺＴＯ層となるよう制御してもよい（多元同時スパッタ、共スパッタ）。
　例えば、ｎ型半導体材料の場合には、元素ドーピング、膜中の酸素欠損による作製が可能である。ｎ型半導体が得られる元素としては、特に限定されないが、例えば、Ａｌ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔａ等が挙げられる。酸素欠損を発生させる方法としては、特に限定されず公知の方法を採用することができる。具体的には、嫌酸素雰囲気下又は水素や水蒸気等の還元ガス雰囲気下で加熱処理を施すことが好ましい。例えば、スパッタガスに水素を混合した状態で成膜を行い、格子間水素によるｎ型のキャリアドーピングを行う方法が挙げられる。これらの処理は、成膜後チャンバー内で行ってもよいし、後工程として焼成してもよい。
　スピネル型のＺｎＧａ２Ｏ４層５０は、ガリウム亜鉛酸化物及び亜鉛酸化物をターゲットとして用いて共スパッタを行うことにより成膜することができる。あるいは、ガリウム酸化物及び亜鉛酸化物をターゲットとして用いて共スパッタする方法や、ガリウム及び亜鉛をターゲットとして用いて共スパッタし、成膜中に反応性ガスで酸化する方法を使用してもよい。さらには、共スパッタに限らず、亜鉛酸化物とガリウム酸化物の混合物をターゲットとして用いてスパッタし、成膜中に反応ガスで酸化する方法を使用してもよい。
　スピネル型のＺｎＧａ２Ｏ４層５０を用いることで、半導体層６０は強酸や強塩基に対して強い耐性を発現する。そのため、製造プロセスとしては、半導体層を保護する工程等を省略することができる。
　スピネル型のＺｎＧａ２Ｏ４層５０の成膜温度は、膜の結晶性を向上させる観点から下限は、１９０℃以上、好ましくは２００℃以上であり、上限は、２５０℃以下、好ましくは、２１０℃以下である。なお、加熱しすぎると基板１０の表面に飛来するＺｎ粒子の蒸発を促し、ＧａとＺｎの化学量論比からのずれ（組成ずれ）が生じる場合があるが、Ｚｎ又はＺｎＯを含む焼結体ターゲットを同時放電することで、膜中のＺｎ濃度を増加させることができ、組成ずれを効果的に防止することができる。
（第４工程）
　半導体層６０の上に導電層７０を形成し、この導電層７０を所定のパターンに対応させてエッチングすることによって、第１の電極７１及び第２の電極７２を形成する工程を行う。第１の電極７１はソース電極であり、第２の電極７２はドレイン電極である。第１及び第２の電極の形成方法としては、通常のフォトリソグラフィ工程を用いることができる。この場合、半導体層６０の上に導電層７０を形成した後、導電層７０の上にレジスト層を形成し、所定のパターン光でレジスト層を露光、現像する。次いで、レジスト層の開口部から露出している導電層をエッチングすることで第１の電極７１、第２の電極７２を形成することができる。なお、レジスト層としてポジ型の材料を用いてもよいし、ネガ型の材料を用いてもよい。
　この場合、エッチング溶液は、酸性溶液であることが好ましい。通常のフォトリソグラフィ工程で使用されるレジスト材料はアルカリ性に可溶であることが多いため、酸性溶液を用いることにより、レジスト層を溶かすことなく好適に導電層をエッチングすることができる。
　以上の工程により、半導体装置Ａ、Ｂを得ることができる。なお、このようにして得られた半導体装置は、所望の装置構成とするべく、必要に応じてその他の工程を施してもよい。例えば、各部位を形成する前の前処理工程、各部位を形成した後の表面研磨工程、ダイジング工程、リードフレーム上へのマウント工程、回路形成後のパッケージングを行う組み立て工程、ワイヤーボンディング工程、モールド封入工程等を適宜採用することができる。
　以下の実施例及び比較例により本発明を更に詳しく説明するが、本発明は以下の実施例により何ら限定されるものではない。
＜実施例１＞
　ＺｎＧａ２Ｏ４（１０ｎｍ）／ＩＧＺＯ（１５ｎｍ）の半導体層を備える半導体装置Ａ
（ＩＧＺＯ層の形成）
　ｎ型比抵抗０．００１７Ω・ｃｍ以下のシリコンウエハに２００ｎｍの熱酸化膜（ＳｉＯ２）が形成された、高電導性ｎ型シリコン基板を用意した。この基板上に、１５ｎｍのＩＧＺＯ層を形成させた。ＩＧＺＯ層は、Ｉｎ：Ｇａ：Ｚｎの原子数濃度が、２：２：１となるＩＧＺＯの焼結ターゲットを用い、ＲＦスパッタリング法により形成した。なお、成膜中の基板温度は、１０５℃とし、スパッタガスはＡｒを用いた。それと同時に反応性ガスとして酸素をＡｒに対して体積比１０％の割合で導入した。
（スピネル型のＺｎＧａ２Ｏ４層の形成）
　続いて、上述したＩＧＺＯ層を覆うように、１０ｎｍのスピネル型のＺｎＧａ２Ｏ４層を形成させ、ＺｎＧａ２Ｏ４／ＩＧＺＯの半導体層を得た。スピネル型のＺｎＧａ２Ｏ４層の形成は、ＺｎＧａ２Ｏ４の焼結ターゲットを用いて、ＩＧＺＯ層形成に用いたものと同じスパッタ装置により行った。なお、事前の実験結果からＺｎＧａ２Ｏ４がスピネル型に結晶化する好適な温度は１９０℃以上であることが分かっていた。そこで、ターゲット出力を制御してＺｎとＧａの組成比が、８：１となるようにし、２３０℃の基板加熱を行うことで、スピネル型の結晶構造のＺｎＧａ２Ｏ４層を形成させた。スパッタガスについては、水素を含有しないＡｒガスを用いた。それと同時に反応性ガスとして酸素をＡｒに対して体積比１０％の割合で導入した。これによって、水素や酸素欠損がないように制御した。そして、背圧１×１０－４Ｐａ以下、成膜圧力０．２２Ｐａの条件で成膜した。
　得られたＺｎＧａ２Ｏ４／ＩＧＺＯの半導体層上にレジスト材料を塗布し、一般的なフォトリソグラフィ工程でレジスト材料をパターニングした後、４０℃に加熱したエッチング液（ＩＴＯ－０７：関東化学製）で約１２０秒間エッチングすることにより、半導体層をパターニングした。
（ソース・ドレイン電極の形成）
　そして、ソース・ドレイン電極となるＡｌ膜（膜厚１００ｎｍ）を、半導体層を覆うように真空蒸着法によって成膜した。このときの真空蒸着法は、抵抗加熱型の真空蒸着装置を用いて行った。
　その後、Ａｌ膜上にレジスト材料を塗布し、一般的なフォトリソグラフィ工程でレジスト材料をパターニングした後、４０℃のエッチング液（ＫＳＭＦ－１００：関東化学製）に約４０秒浸漬させてＡｌ膜をエッチングすることによりソース・ドレイン電極を形成した。
　次いで、１０５℃で、３時間、大気環境下で半導体層をアニール（アニール炉：エスペック社製安全扉付恒温機）し、図１に示す構造を有する半導体装置Ａを作製した。
　半導体装置Ａについて、伝達特性は、半導体パラメータアナライザ（Ｋｅｉｔｈｌｅｙ製：４３００Ａ－ＳＣＳ）を用いて測定し、膜厚は、ＫＬＡ－Ｔｅｎｃｏｒ製Ｐ１６＋を用いて測定した。その結果を図６に示す。
＜実施例２＞
　ＺｎＧａ２Ｏ４（１０ｎｍ）／ＩＧＺＴＯ（１０ｎｍ）の半導体層を備える半導体装置Ｂ
（ＩＧＺＴＯ層の形成）
　ｎ型比抵抗０．００１７Ω・ｃｍ以下のシリコンウエハに２００ｎｍの熱酸化膜（ＳｉＯ２）が形成された、高電導性ｎ型シリコン基板を用意した。この基板上に、１０ｎｍのＩＧＺＴＯ層を形成させた。ＩＧＺＴＯ層は、ＩＧＺＴＯターゲット（ＫＯＳ－Ｂ０２：株式会社コベルコ科研社製）と、Ｚｎ：Ｇａの原子数濃度が、８：１となるＺｎＧａ２Ｏ４の焼結ターゲットを用い、ＲＦスパッタリング法により形成した。なお、成膜中の基板温度は、１０５℃とし、スパッタガスはＡｒを用いた。それと同時に反応性ガスとして酸素をＡｒに対して体積比１０％の割合で導入した。
（スピネル型のＺｎＧａ２Ｏ４層の形成）
　続いて、上述したＩＧＺＴＯ層を覆うように、１０ｎｍのスピネル型のＺｎＧａ２Ｏ４層を形成させ、ＺｎＧａ２Ｏ４／ＩＧＺＴＯの半導体層を得た。ＺｎＧａ２Ｏ４層の形成は、ＺｎＧａ２Ｏ４の焼結ターゲットを用いて、ＩＧＺＯ層形成に用いたものと同じスパッタ装置により行った。ターゲット出力を制御してＺｎとＧａの組成比が、８：１となるようにし、２３０℃の基板加熱を行うことでスピネル型の結晶構造のＺｎＧａ２Ｏ４層を形成させた。スパッタガスについては、水素を含有しないＡｒガスを用いた。それと同時に反応性ガスとして酸素をＡｒに対して体積比１０％の割合で導入した。これによって、水素や酸素欠損がないように制御した。そして、背圧１×１０－４Ｐａ以下、成膜圧力０．２２Ｐａの条件で成膜した。
　得られたＺｎＧａ２Ｏ４／ＩＧＺＴＯの半導体層のレジスト材料を塗布し、一般的なフォトリソグラフィ工程でレジスト材料をパターニングした後、４０℃に加熱したエッチング液（ＩＴＯ－０７：関東化学製）で約３分間エッチングすることにより、半導体層をパターニングした。
（ソース・ドレイン電極の形成）
　そして、ソース・ドレイン電極となるＭｏ電極（膜厚１００ｎｍ）を、半導体層を覆うように真空蒸着法によって成膜した。このときの真空蒸着法は、抵抗加熱型の真空蒸着装置を用いて行った。
　その後、Ｍｏ膜上にレジスト材料を塗布し、一般的なフォトリソグラフィ工程でレジスト材料をパターニングした後、４０℃に加熱したエッチング液（ＫＳＭＦ－１００：関東化学製）に約４０秒間浸漬させてエッチングすることにより、ソース・ドレイン電極を形成した。
　次いで、１２０℃で、３時間、大気環境下で半導体層をアニール（アニール炉：エスペック社製安全扉付恒温機）し、図２に示す構造を有する半導体装置Ｂを作製した。
　半導体装置Ｂについて、伝達特性は、半導体パラメータアナライザ（Ｋｅｉｔｈｌｅｙ製：４３００Ａ－ＳＣＳ）を用いて測定し、膜厚は、ＫＬＡ－Ｔｅｎｃｏｒ製Ｐ１６＋を用いて測定した。その結果を図７に示す。
＜実施例３～６、比較例１～３＞
　膜厚の異なる半導体層を備える半導体装置の評価
　膜厚の異なる半導体層を備える半導体装置を作製し、伝達特性の評価を行った。比較例１～３は、ＺｎＧａ２Ｏ４層を備えていない。半導体装置の作製は、半導体層の形成条件（膜厚、ＺｎＧａ２Ｏ４層の有無）、エッチング条件、後処理以外は、実施例２と同様の条件で行った。設計膜厚はスパッタ時間で制御した。エッチング条件は室温で1分間の浸漬で行った。後処理は、アニール温度１２０℃、又は１５０℃で、３時間行った。膜厚は、ＫＬＡ－Ｔｅｎｃｏｒ製Ｐ１６＋を用いて測定した。伝達特性は、半導体パラメータアナライザ（Ｋｅｉｔｈｌｅｙ製：４３００Ａ－ＳＣＳ）を用いて測定した。その結果を図７～図１０に示す。
　実施例３
　半導体層：スピネル型のＺｎＧａ２Ｏ４（１０ｎｍ）／ＩＧＺＴＯ（２０ｎｍ）
　アニール温度：１２０℃
　測定結果：図７
　実施例４
　半導体層：スピネル型のＺｎＧａ２Ｏ４（１０ｎｍ）／ＩＧＺＴＯ（３０ｎｍ）
　アニール温度：１２０℃
　測定結果：図７
　実施例５
　半導体層：スピネル型のＺｎＧａ２Ｏ４（１０ｎｍ）／ＩＧＺＴＯ（１０ｎｍ）
　アニール温度：１５０℃
　測定結果：図８
　実施例６
　半導体層：スピネル型のＺｎＧａ２Ｏ４（１０ｎｍ）／ＩＧＺＴＯ（２０ｎｍ）
　アニール温度：１５０℃
　測定結果：図８
　比較例１
　半導体層：ＩＧＺＴＯ（１０ｎｍ）
　アニール温度：１２０℃
　測定結果：図９
　比較例２
　半導体層：ＩＧＺＴＯ（３０ｎｍ）
　アニール温度：１２０℃
　測定結果：図９
　比較例３
　半導体層：ＩＧＺＴＯ（１０ｎｍ）
　アニール温度：１５０℃
　測定結果：図１０
　図６～８に示されるとおり、実施例１～６の半導体装置は良好な半導体特性が得られていることが分かった。一方、図９、１０に示されるとおり、比較例１及び３については、大きなヒステリシスを生じているため半導体装置として適さないことが分かり、比較例２については、ゲート電極への印加電圧によらず電気的に導通しているため半導体装置として機能しないことが分かった。
　１０・・・基板、２０・・・第３の電極、３０・・・絶縁層、４０・・・ＩＧＺＯ層、４１・・・ＩＧＺＴＯ層、５０・・・スピネル型のＺｎＧａ２Ｏ４層、６０・・・半導体層、７０・・・導電層、７１・・・第１の電極、７２・・・第２の電極、８０・・・プール壁、９０・・・参照電極、Ａ・・・第１の半導体装置、Ｂ・・・第２の半導体装置、Ｃ・・・ｐＨセンサ、Ｓ・・・溶液

Claims (10)

  1. 　第１の電極と、
    　第２の電極と、
    　前記第１の電極と前記第２の電極とに接する半導体層と、
    を有し、
    　前記半導体層は、５～２０ｎｍのスピネル型のＺｎＧａ２Ｏ４を含む第１酸化物層と、５～５０ｎｍのＩｎ、Ｇａ、及びＺｎを含む第２酸化物層とを含む、半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記第２酸化物層は、Ｓｎを含む、半導体装置。
  3. 　請求項１又は２に記載の半導体装置であって、
    　前記半導体層に接する絶縁層と、
    　前記絶縁層を介して前記半導体層と対向して設けられた第３の電極と、
    を更に有し、
    　前記第１の電極、前記第２の電極、前記第３の電極を、それぞれ、ソース電極、ドレイン電極、ゲート電極としてトランジスタを構成する半導体装置。
  4. 　請求項１～３の何れか一項に記載の半導体装置であって、
    　前記第１の電極、前記第２の電極は、前記第１酸化物層の上にある、半導体装置。
  5. 　請求項１～４の何れか一項に記載の半導体装置を備える電子デバイス。
  6. 　請求項１～４の何れか一項に記載の半導体装置を備えるｐＨセンサ。
  7. 　請求項１～４の何れか一項に記載の半導体装置を備えるバイオセンサ。
  8. 　請求項１～４の何れか一項に記載の半導体装置の製造方法であって、
    　前記半導体層を形成する工程と、
    　前記半導体層上に導電層を形成する工程と、
    　前記導電層を所定のパターンに対応させてエッチングし、前記第１の電極及び前記第２の電極を形成する工程と、
    を含む、半導体装置の製造方法。
  9. 　前記第１酸化物層を形成する工程は、１９０℃以上で行われる、請求項８に記載の半導体装置の製造方法。
  10. 　請求項８又は９に記載の半導体装置の製造方法により半導体装置を形成する工程を含む、電子デバイスの製造方法。
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