TW201834257A - 晶質氧化物半導體薄膜、積層體之製造方法、薄膜電晶體、薄膜電晶體之製造方法、電子機器、車載用顯示裝置 - Google Patents

晶質氧化物半導體薄膜、積層體之製造方法、薄膜電晶體、薄膜電晶體之製造方法、電子機器、車載用顯示裝置 Download PDF

Info

Publication number
TW201834257A
TW201834257A TW107103591A TW107103591A TW201834257A TW 201834257 A TW201834257 A TW 201834257A TW 107103591 A TW107103591 A TW 107103591A TW 107103591 A TW107103591 A TW 107103591A TW 201834257 A TW201834257 A TW 201834257A
Authority
TW
Taiwan
Prior art keywords
oxide semiconductor
thin film
film
semiconductor thin
transistor
Prior art date
Application number
TW107103591A
Other languages
English (en)
Other versions
TWI813554B (zh
Inventor
井上一吉
柴田雅敏
霍間勇輝
川嶋絵美
竹嶋基浩
Original Assignee
日本商出光興產股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本商出光興產股份有限公司 filed Critical 日本商出光興產股份有限公司
Publication of TW201834257A publication Critical patent/TW201834257A/zh
Application granted granted Critical
Publication of TWI813554B publication Critical patent/TWI813554B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B35/00—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products
    • C04B35/01—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Structural Engineering (AREA)
  • Mechanical Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Metallurgy (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)

Abstract

本發明係一種晶質氧化物半導體薄膜，其以氧化銦作為主要成分，包含具有單一之結晶方位之表面結晶粒子，且帶隙為3.90 eV以上。

Description

晶質氧化物半導體薄膜、積層體之製造方法、薄膜電晶體、薄膜電晶體之製造方法、電子機器、車載用顯示裝置
本發明係關於一種晶質氧化物半導體薄膜、積層體之製造方法、薄膜電晶體、薄膜電晶體之製造方法、電子機器及車載用顯示裝置。
用於薄膜電晶體(TFT)之非晶質(amorphous)氧化物半導體因具有較通用之非晶矽(a-Si)高之載子遷移率，且光學帶隙較大，能夠於低溫下成膜，故而期待應用於要求大型、高解像度、高速驅動之下一代顯示器、或耐熱性較低之樹脂基板等。於形成如上所述之氧化物半導體(膜)時，較佳地使用對與該膜為相同材料之濺鍍靶進行濺鍍之濺鍍法。其原因在於：藉由濺鍍法形成之薄膜與藉由離子鍍覆法或真空蒸鍍法、電子束蒸鍍法形成之薄膜相比，膜面方向(膜面內)上之成分組成或膜厚等面內均勻性優異，可形成與濺鍍靶相同之成分組成之薄膜。濺鍍靶通常係將氧化物粉末混合、燒結並經由機械加工而形成。 作為用於顯示裝置之氧化物半導體之組成，對含In之In-Ga-Zn-O非晶質氧化物半導體之開發取得了最大進展(例如參照文獻1(日本專利特開2008-214697號公報)、文獻2(日本專利特開2008-163441號公報)、文獻3(日本專利特開2008-163442號公報)、文獻4(日本專利特開2012-144410號公報))。進而，最近，以TFT之較高遷移率或可靠性之提高為目的，嘗試以In作為主要成分且變更添加元素之種類或濃度(例如參照文獻5(日本專利特開2011-222557號公報))。又，於文獻6(日本專利特開2011-249570號公報)、文獻7(國際公開2010/070944號說明書)、文獻8(國際公開2012/090490號說明書)中，報告有In-Al系濺鍍靶。 於文獻9(國際公開2015/098060號說明書)中，揭示有與使用含有氧化銦、氧化鎵及氧化釤之濺鍍靶或半導體膜之薄膜電晶體相關之技術。 氧化物半導體可分類為非晶質氧化物半導體與晶質氧化物半導體。非晶質氧化物半導體之載子包含因氧缺陷而產生之電子。關於晶質氧化物半導體，報告有藉由製成晶質之薄膜而獲得高遷移率之TFT。 然而，晶質薄膜之載子密度因TFT製造之各步驟中之各種熱負載、氧化負載、還原負載等而變動。即，晶質氧化物半導體薄膜仍存在載子密度變動之問題，而無法抑制TFT特性之變動。 又，就提高顯示裝置用之氧化物半導體膜之遷移率或可靠性之觀點而言，減少存在於氧化物半導體之能隙內之阱較為重要。作為其一之方法，有於濺鍍中將水導入至腔室內而更有效地進行氧化之方法(例如文獻8)。水於電漿中分解，變成顯示非常強之氧化力之OH自由基，而具有減少氧化物半導體之阱之效果。然而，導入水之製程存在如下問題：必須預先對溶入於水中之氧或氮充分地脫氣，此外需要配管之腐蝕對策等新的對策。
本發明之目的係提供一種具有穩定之載子密度之晶質氧化物半導體薄膜、及使用其之飽和遷移率較高之薄膜電晶體。 本發明人等努力進行研究，結果得出以下見解。即，在不導入水等雜質或減少水等雜質之狀態下，成膜以氧化銦作為主要成分之氧化物半導體薄膜，且不經由氧化環境下之加熱處理而形成保護膜，藉此形成載子密度較高之氧化物半導體膜，並藉由Burstein-Moss(布爾斯坦-莫斯)效應使帶隙變大。其後，藉由實施加熱處理，而獲得包含具有單一之結晶方位之表面結晶粒子且帶隙較高、進而飽和遷移率較高之晶質氧化物半導體薄膜。晶質氧化物半導體薄膜藉由包含具有單一之結晶方位之表面結晶粒子而使結晶穩定化，因帶隙較高，故而光穩定性優異，因此，於用於TFT之情形時，可減少氧化物半導體薄膜之載子密度之變動、進而TFT特性之變動，從而能夠製造具有超高速之遷移率之TFT。 認為具有超高速之遷移率之TFT的作用機制如下。即，藉由在氧化物半導體薄膜上形成保護膜後之加熱處理，而於氧化物半導體薄膜之表面(保護膜側之面)發生與氧之反應，故而氧缺陷減少，載子密度亦減少。於本發明中，在氧化物半導體薄膜成膜後不經由氧化環境下之加熱處理而形成保護膜，藉此預先使保護膜形成前之氧化物半導體薄膜之載子密度足夠高。藉此，藉由其後之加熱處理，可將氧化物半導體薄膜正面側之載子密度抑制得較低，將背面(閘極絕緣膜側之面)附近之載子密度維持得較高，而能夠達成具有穩定之Vth(閾值電壓)且具有超高速之遷移率的TFT。 根據本發明，提供以下晶質氧化物半導體薄膜等。 [1].一種晶質氧化物半導體薄膜，其以氧化銦作為主要成分，包含具有單一之結晶方位之表面結晶粒子，且帶隙為3.90 eV以上。 [2].如[1]之晶質氧化物半導體薄膜，其中於藉由電子束背向散射解析法進行觀察時，觀察到表面之結晶狀態為刻面狀之結晶粒子。 [3].如1或2之晶質氧化物半導體薄膜，其中表面之結晶狀態為刻面狀之結晶粒子所占之面積為50%以上。 [4].如[1]至[3]中任一項之晶質氧化物半導體薄膜，其含有選自由除銦元素以外之正三價之金屬元素所組成之群中之1種以上之元素。 [5].如[4]之晶質氧化物半導體薄膜，其中上述除銦元素以外之正三價之金屬元素之含量相對於上述晶質氧化物半導體薄膜中之所有金屬成分超過5原子%且為20原子%以下。 [6].如[4]或[5]之晶質氧化物半導體薄膜，其中上述除銦元素以外之正三價之金屬元素為選自由鎵、及鑭系元素所組成之群中之1種以上之元素。 [7].如[1]至[6]中任一項之晶質氧化物半導體薄膜，其中載子密度為5×1017 cm-3 以上。 [8].一種積層體之製造方法，該積層體包含如[1]至[7]中任一項之晶質氧化物半導體薄膜，該積層體之製造方法包括如下步驟： 使用以氧化銦作為主要成分之濺鍍靶，且使用實質上不含雜質氣體之選自由氬及氧所組成之群中之1種以上之氣體作為濺鍍氣體，藉由濺鍍而成膜氧化物半導體薄膜； 不對上述氧化物半導體薄膜進行氧化環境下之加熱處理，而於上述氧化物半導體薄膜之上形成保護膜；及 對包含上述氧化物半導體薄膜及上述保護膜之積層體實施加熱處理。 [9].如[8]之積層體之製造方法，其中上述濺鍍氣體中之雜質氣體之比率為0.1體積%以下。 [10].如[8]或[9]之積層體之製造方法，其中上述濺鍍靶含有選自由鎵、及鑭系元素所組成之群中之1種以上之金屬元素。 [11].如[8]至[10]中任一項之積層體之製造方法，其中實施上述加熱處理之步驟之加熱處理溫度為250℃以上且500℃以下。 [12].如[8]至[11]中任一項之積層體之製造方法，其中於實施上述加熱處理之步驟中，150℃至250℃之升溫速度為20℃/分鐘以下。 [13].如[8]至[12]中任一項之積層體之製造方法，其中實施上述加熱處理之步驟之加熱時間為0.1小時以上且5小時以下。 [14].一種薄膜電晶體，其具備： 氧化物半導體層，其包含如[1]至[7]中任一項之晶質氧化物半導體薄膜； 閘極絕緣膜，其設置於上述氧化物半導體層之一面； 閘極電極，其設置於上述閘極絕緣膜，且隔著上述閘極絕緣膜與上述氧化物半導體層對向；以及 源極電極及汲極電極，其等電性連接於上述氧化物半導體層。 [15].如[14]之薄膜電晶體，其飽和遷移率為100 cm2 /V・sec以上。 [16].如[14]或[15]之薄膜電晶體，其中於根據對汲極電壓施加0.1 V之情形時之源極、汲極電極間之電流Id及閘極電壓Vg製作傳輸特性Id-Vg之圖，且根據自上述Id-Vg圖獲得之場效遷移率μ製作Vg-μ圖之情形時，Vg＝Vth(閾值電壓)＋5之場效遷移率為50 cm2 /Vs以上，且Vg＝Vth至Vth＋20之間之平均場效遷移率為Vg＝Vth至Vth＋20之間之最大場效遷移率之50%以上。 [17].一種薄膜電晶體之製造方法，其係如[14]至[16]中任一項之薄膜電晶體之製造方法，其包括如下步驟： 使用以氧化銦作為主要成分之濺鍍靶，且使用實質上不含雜質氣體之選自由氬及氧所組成之群中之1種以上之氣體作為濺鍍氣體，藉由濺鍍而成膜氧化物半導體層； 不對上述氧化物半導體層進行氧化環境下之加熱處理，而於上述氧化物半導體層之上形成保護絕緣膜；及 對包含上述氧化物半導體層及上述保護絕緣膜之積層體實施加熱處理。 [18].一種電子機器，其使用如[14]至[16]中任一項之薄膜電晶體。 [19].一種車載用顯示裝置，其使用如[14]至[16]中任一項之薄膜電晶體。 根據本發明，可提供一種具有穩定之載子密度之晶質氧化物半導體薄膜、及使用其之飽和遷移率較高之薄膜電晶體。
1.晶質氧化物半導體薄膜 本發明之一態樣中之晶質氧化物半導體薄膜以氧化銦作為主要成分，包含具有單一之結晶方位之表面結晶粒子，且帶隙為3.90 eV以上。 包含具有單一之結晶方位之表面結晶粒子的晶質氧化物半導體薄膜係結晶穩定，可減少因TFT製造步驟中之各種負載(例如熱負載、氧化負載、還原負載等)導致之載子密度之變動。將此種晶質氧化物半導體薄膜作為通道層之薄膜電晶體可達成較高之飽和遷移率。 晶質氧化物半導體薄膜之帶隙較佳為3.90 eV以上，更佳為3.95 eV以上，進而較佳為4.00 eV以上。光學帶隙例如可使用島津製作所製造之自記分光光度計「UV-3100PC」進行測定。若帶隙為3.90 eV以上，則可減少因外界光或來自有機EL(Electroluminescence，電致發光)等發光體之光導致之誤動作。 所謂「以氧化銦作為主要成分」係指構成晶質氧化物半導體薄膜之氧化物之50質量%以上為氧化銦，該比率較佳為70質量%以上，更佳為80質量%以上，進而較佳為90質量%以上。若氧化銦為構成晶質氧化物半導體薄膜之氧化物之50質量%以上，則可於採用於TFT之情形時發揮足夠高之飽和遷移率。 所謂「包含具有單一之結晶方位之表面結晶粒子」係指結晶方位被控制之狀態。例如，通常若於藉由EBSD(電子束背向散射解析法)進行觀察時觀察到晶質氧化物半導體薄膜之表面之結晶狀態為刻面狀之結晶粒子，則可謂「包含具有單一之結晶方位之表面結晶粒子」。 將藉由EBSD測定作為氧化銦(In2 O3 )薄膜表面之結晶解析法而獲得之方位基準示於圖1。 例如可使用EBSD測定等而容易地判別為刻面狀抑或是放射狀。於圖2中，示出表示表面結晶為刻面狀之結晶狀態之情形時的典型之EBSD圖像。 刻面狀之結晶狀態之平均結晶粒徑通常為0.5 μm以上，較佳為1 μm以上，更佳為2 μm以上。又，平均結晶粒徑之上限值通常為10 μm以下。刻面狀之結晶粒子分別具有單一之結晶方位。若平均結晶粒徑為0.5 μm以上，則成為微晶之可能性較小，若為10 μm以下，則可抑制內部之結晶轉變，從而可不存在問題地維持刻面狀態。 結晶粒子之粒徑係藉由利用EBSD確認表面形態，並計測斐瑞特直徑(Feret Diameter)(設為外接於結晶之長方形之短邊)而求出。 平均結晶粒徑係測定於以晶質氧化物半導體薄膜之中央部(對角線之交點)為中心之框內所觀察到之刻面狀結晶之粒徑並藉由算術平均算出將其平均值所得者。框之尺寸通常為5 μm×5 μm，但可根據晶質氧化物半導體薄膜之尺寸、或粒徑之尺寸適當調整。框內之刻面狀結晶之數量為5個以上。於未達5個之情形時，將框之尺寸擴大而進行觀察。於即便觀察晶質氧化物半導體薄膜整體亦未達5個之情形時，藉由計測能夠進行計測之結晶而算出。於放射狀之結晶形態之情形時，結晶粒子通常具有1 μm以上且20 μm以下程度之粒徑，尤其是超過10 μm之結晶具有如下結晶：其粒徑內不顯示單一之結晶方位，結晶方位自中心部或結晶端部呈放射狀變化。 表面之結晶狀態為刻面狀之結晶粒子所占之面積較佳為50%以上，更佳為80%，進而較佳為90%以上。若該比率為50%以上，則可達成穩定之載子密度。 若放射狀之結晶增加，則存在難以抑制因TFT製造步驟中之各種負載(熱負載、氧化負載、還原負載等)導致之載子密度之變動之情形，從而存在飽和遷移率變小之情形。 作為並非刻面狀之結晶形態，除放射狀之結晶以外，還可列舉非晶質狀或微細之結晶等。於本發明之一態樣中之晶質氧化物半導體薄膜中，刻面狀之結晶粒子所佔據之部分以外之部分通常由該等形態之粒子佔據。 本發明之一態樣中之晶質氧化物半導體薄膜較佳為含有選自由除銦元素以外之正三價之金屬元素所組成之群中之1種以上之元素。作為除銦元素以外之正三價金屬元素，可列舉鎵及鑭系元素等，較佳為選自由鎵及鑭系元素所組成之群中之1種或2種以上，尤佳為含有鎵及鑭系元素兩者。 鎵具有使經結晶化之氧化銦之晶格常數變小之效果，且具有提高TFT之遷移率之效果，故而較佳。 作為鑭系元素，較佳為鑭、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿及鎦，更佳為釹、釤、鐿及銪。 鑭系元素與氧之鍵結力較大，具有抑制因氧缺陷產生載子之效果。存在如下情形，即，因TFT製造步驟中之各種負載或化學蒸鍍法(CVD)中之還原負載等導致產生氧缺陷，由此引起載子密度增加，但藉由含有鑭系元素，可藉由其後之加熱處理而降低載子密度，故而較佳。又，亦具有增大帶隙之效果，故而較佳。 若晶質氧化物半導體薄膜含有選自鎵及鑭系元素中之1種以上之元素，則容易進行刻面狀之結晶化。 除銦元素以外之正三價之金屬元素之含量相對於晶質氧化物半導體薄膜中之所有金屬成分較佳為超過5原子%且為20原子%以下，更佳為超過7原子%且為15原子%以下。 所謂除銦元素以外之正三價之金屬元素之含量係指晶質氧化物半導體薄膜中所含之除銦元素以外之正三價之金屬元素的合計量。 亦可使本發明之一態樣之晶質氧化物半導體薄膜之例如70質量%以上、80質量%以上、90質量%以上、98質量%以上、99質量%以上、99.9質量%以上為銦元素及除銦元素以外之正三價之金屬元素。 本發明之一態樣之晶質氧化物半導體薄膜亦可本質上由銦元素及除銦元素以外之正三價之金屬元素構成。於此情形時，亦可含有不可避免之雜質。 再者，所謂不可避免之雜質係指並非刻意地添加之元素且於原料或製造步驟中混入之元素。於以下之說明中亦相同。作為不可避免之雜質之例，可列舉鹼金屬、及鹼土類金屬(Li、Na、K、Rb、Mg、Ca、Sr、Ba等)，該不可避免之雜質可為10 ppm以下，較佳為1 ppm以下，進而較佳為100 ppb以下。雜質濃度可藉由ICP(inductively coupled plasma，感應耦合電漿)或SIMS(secondary ion mass spectrometry，二次離子質譜法)進行測定。又，亦存在除含有鹼金屬或鹼土類金屬以外還含有氫或氮、及鹵素原子之情形。於此情形時，藉由利用SIMS進行之測定可為5 ppm以下，較佳為1 ppm以下，進而較佳為100 ppb以下。 本發明之一態樣之晶質氧化物半導體薄膜亦可僅由銦元素及除銦元素以外之正三價之金屬元素構成。 本發明之一態樣之晶質氧化物半導體薄膜亦可進而含有選自由正四價之金屬元素所組成之群中之1種以上之元素。作為正四價之金屬元素，可列舉錫、鋯、鈰等，較佳為錫、鈰。 正四價之金屬元素之含量可於不對晶質氧化物半導體薄膜造成影響之範圍內含有，相對於晶質氧化物半導體薄膜中之所有金屬成分，較佳為0.01原子%以上且0.1原子%以下，更佳為0.03原子%以上且0.07原子%以下。 所謂正四價之金屬元素之含量係指晶質氧化物半導體薄膜中所含之正四價之金屬元素之合計量。 例如，藉由使用於晶質氧化物半導體薄膜之成膜之濺鍍靶含有錫元素，可降低濺鍍靶之電阻值，減少異常放電，從而進行穩定之濺鍍，故而較佳。又，藉由氧化物半導體薄膜之結晶化產生載子，從而可抑制因由TFT製造步驟中之各種熱負載、氧化負載等導致氧缺陷消失而引起之載子密度之下降。 本發明之一態樣之晶質氧化物半導體薄膜之載子密度較佳為5×1017 cm-3 以上，更佳為5.5×1017 cm-3 以上。又，亦可設為7.0×1017 cm-3 以上或9.0×1017 cm-3 以上。 又，本發明之一態樣之晶質氧化物半導體薄膜之遷移率較佳為50 cm2 /V・sec以上，更佳為60 cm2 /V・sec以上。 如上所述，本發明之一態樣之晶質氧化物半導體薄膜包含具有單一之結晶方位之表面結晶粒子，進而，載子密度及遷移率較高，故而氧化物半導體薄膜之載子密度穩定，可減少TFT特性之變動，從而可製造具有超高速之遷移率之TFT。 本發明之一態樣之晶質氧化物半導體薄膜對用於液晶顯示器或有機EL顯示器等顯示裝置等之TFT等有用。 2.晶質氧化物半導體薄膜之製造方法 本發明之晶質氧化物半導體薄膜例如可作為包含晶質氧化物半導體薄膜及保護膜之積層體之一部分而製造。 作為該積層體之製造方法，可列舉包括如下步驟之製造方法：使用以氧化銦作為主要成分之濺鍍靶，且使用實質上不含雜質氣體之選自由氬及氧所組成之群中之1種以上之氣體作為濺鍍氣體，藉由濺鍍而成膜氧化物半導體薄膜；不對上述氧化物半導體薄膜進行氧化環境下之加熱處理，而於上述氧化物半導體薄膜之上形成保護膜；及對包含上述氧化物半導體薄膜及上述保護膜之積層體實施加熱處理。 使用以氧化銦作為主要成分之濺鍍靶且使用實質上不含雜質之選自由氬及氧所組成之群中之1種以上之氣體作為濺鍍氣體並藉由濺鍍進行成膜而獲得之氧化物半導體薄膜係非晶質(amorphous)之氧化物半導體薄膜。藉由對該氧化物半導體薄膜於形成保護膜後進行加熱而使其結晶化，可獲得表面結晶具有單一之結晶方位、較佳為刻面狀之結晶狀態的晶質氧化物半導體薄膜。 以下，對各步驟進行說明。 (氧化物半導體薄膜成膜步驟) 於本步驟中，使用以氧化銦作為主要成分之濺鍍靶，且使用實質上不含雜質氣體之選自由氬及氧所組成之群中之1種以上之氣體作為濺鍍氣體，藉由濺鍍而成膜氧化物半導體薄膜(例如參照圖11A)。 所謂濺鍍氣體「實質上不含雜質氣體」係指除了伴隨著氣體之插入的吸附水之帶入、或腔室之洩漏或吸附氣體等無法排除之氣體(不可避免之雜質氣體)以外，不積極地投入除氬及氧以外之雜質氣體。例如，可使用市售之高純度氬及高純度氧之混合氣體。雜質應儘可能排除。 濺鍍氣體中之雜質氣體之比率較佳為0.1體積%以下，更佳為0.05體積%以下。若雜質氣體之比率為0.1體積%以下，則氧化物半導體薄膜之結晶化可不存在問題地進行，從而可獲得所需之刻面狀之結晶。 高純度氬或高純度氧較佳為純度99體積%以上，更佳為99.9體積%以上，進而較佳為99.99體積%以上。 氬及氧之混合氣體中之氧分壓較佳為超過0體積%且為10體積%以下，更佳為超過0體積%且為5體積%以下。若氧分壓為上述範圍，則於加熱時容易進行結晶化從而半導體化。藉由改變氧分壓，可調節氧化物半導體薄膜之氧化程度、即結晶化程度。氧分壓只要視需要適當選擇即可。 以氧化銦作為主要成分之濺鍍靶較佳為含有選自由鎵及鑭系元素所組成之群中之1種以上之元素。鎵及鑭系元素如上所述。 鎵原子之離子半徑為0.62×10-10 m，作為鑭系元素之例，例如釤之原子半徑為0.96×10-10 m，與In原子之離子半徑0.80×10-10 m不同，因此，可於氧化物半導體薄膜形成時阻礙結晶化。 藉由濺鍍靶含有鎵元素及鑭系元素(例如釤元素)，可不導入水等雜質而於成膜時獲得非晶質之氧化物半導體薄膜，且藉由下述加熱步驟，可使刻面狀之結晶生長。 又，鎵元素可固溶於氧化銦中，從而可使氧化銦之晶格常數變小。認為藉此作為最終製品之TFT之遷移率提高。另一方面，若含有大量鎵元素，則存在不結晶化而非晶質化之情形。認為其原因在於：離子半徑較小之鎵元素無法固溶於氧化銦中。於此情形時，若使離子半徑較大之元素(例如鑭系元素(例如釤元素))共存，則可消除因鎵離子而產生之結晶應變，從而可獲得穩定之氧化銦結晶，進而可實現穩定之TFT特性。又，藉由使相對於銦元素而言離子半徑較小之鎵元素與離子半徑較大之鑭系元素(例如釤元素)同時存在，可期待減少刻面狀之結晶內部之結晶之晶格缺陷之效果、或緩和結晶方位之偏移之效果。 (保護膜形成步驟) 繼而，不對所獲得之氧化物半導體薄膜進行氧化環境下之加熱處理，而於氧化物半導體薄膜之上形成保護膜(例如參照圖11(B))。 所謂「不進行氧化環境下之加熱處理」係指於自氧化物半導體薄膜之成膜至保護膜形成為止之期間不包含存在氧分子之環境(例如大氣環境)下之獨立之加熱處理步驟(加熱處理溫度例如為250以上且350℃以下)。此處，除了完全不含氧分子之環境下之加熱處理以外，實質上不含氧分子之環境(例如10-1 Pa以下之大氣環境)下之加熱處理由於實質上不會引起氧化反應，故而不屬於「氧化環境下之加熱處理」。 例如，於藉由化學蒸鍍法(CVD)成膜保護膜之情形時進行之基板加熱由於在實質上不含氧分子之環境下進行，故而不屬於「氧化環境下之加熱處理」。 藉由在形成保護膜之前不進行加熱處理，而相較於進行加熱處理之情形，氧化物半導體薄膜之載子濃度變大。若載子濃度變大，則藉由Burstein-Moss效應，可使帶隙變大而成為3.90 eV以上。 作為保護膜之材料，可列舉SiO2 、SiNx 、SiONx 、Al2 O3 、Ga2 O3 等。保護膜之厚度通常為50 nm以上且500 nm以下。 作為保護膜之成膜方法，例如可列舉CVD或濺鍍法、塗佈法等。 (加熱處理步驟) 繼而，進行於氧化物半導體薄膜之上形成有保護膜之積層體之加熱處理。 加熱處理之溫度較佳為250℃以上且500℃以下，更佳為280℃以上且470℃以下，進而較佳為300℃以上且450℃以下。若為250℃以上，則不存在不結晶化或產生微晶等情況，氧化物半導體薄膜可不存在問題地結晶化為刻面狀。若為500℃以下，則基板之耐熱性不會產生問題，經濟性亦優異。 加熱時間較佳為0.1小時以上且5小時以下，更佳為0.3小時以上且3小時以下，進而較佳為0.5小時以上且2小時以下。若為0.1小時以上，則不存在不結晶化或成為放射狀結晶等情況，氧化物半導體薄膜可不存在問題地結晶化為刻面狀。若為5小時以下，則經濟性優異。 所謂「加熱時間」係指達到250℃後至成為未達250℃為止之時間。 為了容易地產生刻面狀之結晶，較佳為使結晶化速度較氧擴散速度慢。於成膜後之氧化物半導體薄膜中之氧濃度較高之情形時，在結晶化時不存在氧不足之情況，即便提高結晶化速度而進行結晶化，亦可獲得刻面狀之結晶。然而，若於氧不足之狀態下提高結晶化速度，則存在如下情形：於結晶化時產生氧缺陷，並以此處為起點產生結晶轉變，容易產生放射狀之結晶而非刻面狀之結晶。 為了使氧化物半導體薄膜即便在氧不足之狀態下亦穩定地產生刻面狀之結晶，只要使結晶化速度較氧擴散速度慢即可。即，較佳為將開始進行結晶化之150℃以上且250℃以下之間之升溫速度設為20℃/分鐘以下，更佳為15℃/分鐘以下之升溫速度，進而較佳為10℃/分鐘以下之升溫速度。藉此，可使結晶化速度較氧擴散速度慢，故而可容易地獲得刻面狀之結晶。 若以超過20℃/分鐘之升溫速度進行加熱，則存在成為放射狀之結晶形態而非刻面狀之結晶形態之情形，且會產生多個晶格缺陷，故而存在難以減少因TFT製造步驟中之各種負載(熱負載、氧化負載、還原負載等)導致之載子密度之變動的情形。又，存在製成TFT時之飽和遷移率變小之情形。 升溫速度之下限值較佳為2℃/分鐘以上，更佳為3℃/分鐘以上。若未達1℃/分鐘，則會花費過多加熱時間而並不經濟。 較佳為不直接將基板投入至250℃以上之溫度之爐中，而將基板投入至150℃以下之爐中並以上述升溫速度升溫至250℃。藉由將150℃以上且250℃以下之升溫速度設為上述範圍，可獲得更佳之刻面狀之結晶。 上述製造方法例如能以如下方式實施。即，(1)於不導入水等雜質或減少水等雜質之狀態下，以低氧狀態(例如氧濃度超過0體積%且為10體積%以下)成膜以氧化銦作為主要成分之氧化物半導體薄膜(氧化物半導體薄膜成膜步驟)。(2)作為不進行氧化環境下之加熱處理而形成保護膜之步驟之一部分，於減壓下(例如1×10-4 Pa以上且1×10-2 Pa以下)使氧化物半導體薄膜升溫(升溫速度為例如5℃/分鐘以上且50℃/分鐘以下)，藉此使氧化物半導體薄膜中之載子密度增加，於升溫至既定溫度(例如250℃以上且350℃以下)後藉由CVD形成保護膜，藉此形成載子密度較高之氧化物半導體膜(保護膜形成步驟)。(3)實施加熱處理(加熱處理步驟)。 3.薄膜電晶體及電子機器 本發明之一態樣中之薄膜電晶體(TFT)具有源極電極及汲極電極、閘極電極、閘極絕緣膜、保護絕緣膜、以及氧化物半導體層。氧化物半導體層位於閘極絕緣膜與保護絕緣膜之間，包含上述本發明之一態樣之晶質氧化物半導體薄膜。 本發明之一態樣中之TFT之構成可採用先前公知者。 本發明之一態樣中之TFT可藉由採用本發明之一態樣中之積層體之製造方法而製造。即，為包含如下步驟之製造方法：使用以氧化銦作為主要成分之濺鍍靶，且使用實質上不含雜質氣體之選自由氬及氧所組成之群中之1種以上之氣體作為濺鍍氣體，藉由濺鍍而成膜氧化物半導體層；不對氧化物半導體層進行氧化環境下之加熱處理，而於氧化物半導體層之上形成保護絕緣膜；及對包含氧化物半導體層及上述保護絕緣膜之積層體實施加熱處理。 關於各條件等係如上所述。利用本發明之一態樣中之積層體之製造方法而形成之「氧化物半導體薄膜」對應於上述「氧化物半導體層」，「保護層」對應於上述「保護絕緣膜」。 源極電極、汲極電極、閘極電極、閘極絕緣膜可利用公知之材料及形成方法而形成。 如上所述，本發明之一態樣之晶質氧化物半導體薄膜包含具有單一之結晶方位之表面結晶粒子，較佳為於藉由EBSD進行觀察時觀察到表面之結晶狀態為刻面狀之結晶粒子。進而，本發明之一態樣之晶質氧化物半導體薄膜之載子密度及遷移率較高。即，該晶質氧化物半導體薄膜係原本載子密度及遷移率較高且可抑制因TFT製造步驟中之各種負載(熱負載、氧化負載、還原負載等)導致之載子密度之變動的穩定性較高之氧化物半導體薄膜。藉由將此種晶質氧化物半導體薄膜用於TFT之氧化物半導體層(通道層)，可製成具有較高之飽和遷移率之TFT。飽和遷移率較佳為100 cm2 /V・sec以上，更佳為150 cm2 /V・sec以上，進而較佳為200 cm2 /V・sec以上。 再者，飽和遷移率係根據施加20 V汲極電壓之情形時之傳輸特性而求出。具體而言，製作傳輸特性Id-Vg圖，算出各Vg之跨導(Gm)，並根據飽和區域之式求出飽和遷移率，藉此可算出飽和遷移率。電流Id係源極、汲極電極間之電流，Vg係對源極、汲極電極間施加電壓Vd時之閘極電壓。 又，本發明之一態樣之晶質氧化物半導體薄膜亦能夠藉由在其一面配置銦金屬、ITO(indium tin oxides，氧化銦錫)、IZO(indium zinc oxide，氧化銦鋅)等之歐姆電極，於另一面配置鉬、鈦等金屬或碳化物、矽化物等之肖特基電極，而構成肖特基勢壘二極體。 本發明之一態樣中之TFT較佳為高速響應型。於實施例中對是否為高速響應型TFT之評價方法進行說明。 本發明之一態樣之薄膜電晶體之形狀並無特別限定，較佳為背後通道蝕刻型電晶體、蝕刻終止型電晶體、頂閘極型電晶體等。 將具體之薄膜電晶體之例示於圖3及圖4。 如圖3所示，薄膜電晶體100具備矽晶圓20、閘極絕緣膜30、氧化物半導體薄膜40、源極電極50、汲極電極60、及層間絕緣膜70、70A。 矽晶圓20係閘極電極，以隔著閘極絕緣膜30與氧化物半導體薄膜40對向之方式設置於閘極絕緣膜30。閘極絕緣膜30係將閘極電極與氧化物半導體薄膜40之導通遮斷之絕緣膜，設置於矽晶圓20上，且設置於氧化物半導體薄膜40之一面。 氧化物半導體薄膜40係通道層，設置於閘極絕緣膜30上。氧化物半導體薄膜40係使用本發明之一態樣之晶質氧化物半導體薄膜。 源極電極50及汲極電極60係用以使源極電流及汲極電流流至氧化物半導體薄膜40之導電端子，以與氧化物半導體薄膜40之兩端附近接觸之方式分別設置，且電性連接於氧化物半導體薄膜40。 層間絕緣膜70係將源極電極50及汲極電極60與氧化物半導體薄膜40之間之接觸部分以外之導通遮斷的絕緣膜。 層間絕緣膜70A係將源極電極50及汲極電極60與氧化物半導體薄膜40之間之接觸部分以外之導通遮斷的絕緣膜。層間絕緣膜70A亦為將源極電極50與汲極電極60之間之導通遮斷的絕緣膜。層間絕緣膜70A亦為通道層保護層。 如圖4所示，薄膜電晶體100A之構造與薄膜電晶體100相同，但不同點在於：將源極電極50及汲極電極60以與閘極絕緣膜30及氧化物半導體薄膜40兩者接觸之方式設置。不同點亦在於：以覆蓋閘極絕緣膜30、氧化物半導體薄膜40、源極電極50、及汲極電極60之方式，一體地設置有層間絕緣膜70B。 對於形成汲極電極60、源極電極50及閘極電極之材料並無特別限制，可任意選擇一般所使用之材料。於圖3及圖4所列舉之例中，使用矽晶圓作為基板，矽晶圓亦作為電極發揮作用，但電極材料並不限定於矽。 例如可使用氧化銦錫(ITO)、氧化銦鋅(IZO)、ZnO、及SnO2 等之透明電極、或Al、Ag、Cu、Cr、Ni、Mo、Au、Ti、及Ta等之金屬電極、或者含有其等之合金之金屬電極或積層電極。 又，於圖3及圖4中，亦可於玻璃等之基板上形成閘極電極。 對於形成層間絕緣膜70、70A、70B之材料亦無特別限制，可任意選擇一般所使用之材料。作為形成層間絕緣膜70、70A、70B之材料，具體而言，例如可使用SiO2 、SiNx 、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、HfO2 、CaHfO3 、PbTiO3 、BaTa2 O6 、SrTiO3 、Sm2 O3 、及AlN等化合物。 於本發明之一態樣之薄膜電晶體為背後通道蝕刻型(底閘極型)之情形時，較佳為於汲極電極、源極電極及通道層上設置保護膜。藉由設置保護膜，即便於TFT之長時間驅動之情形時亦容易提高耐久性。再者，於頂閘極型之TFT之情形時，例如成為於通道層上形成有閘極絕緣膜之構造。 保護膜或絕緣膜可藉由例如CVD而形成，但此時存在成為利用高溫之製程之情形。又，保護膜或絕緣膜多數情況下於剛成膜後含有雜質氣體，較佳為進行加熱處理(退火處理)。藉由加熱處理將雜質氣體去除，藉此成為穩定之保護膜或絕緣膜，而容易形成耐久性較高之TFT元件。 藉由使用本發明之一態樣之氧化物半導體薄膜，而不易受到CVD製程中之溫度之影響、及因其後之加熱處理所造成之影響，故而即便在形成有保護膜或絕緣膜之情形時，亦能夠使TFT特性之穩定性提高。 閾值電壓(Vth)較佳為-3.0 V以上且3.0 V以下，更佳為-2.0 V以上且2.0V以下，進而較佳為-1.0 V以上且1.0 V以下。若閾值電壓(Vth)為-3.0 V以上，則可形成高遷移率之薄膜電晶體。若閾值電壓(Vth)為3.0 V以下，則可形成斷開電流較小、接通-斷開比較大之薄膜電晶體。 閾值電壓(Vth)可根據傳輸特性之圖以Id＝10-9 A時之Vg定義。 接通-斷開比較佳為106 以上且1012 以下，更佳為107 以上且1011 以下，進而較佳為108 以上且1010 以下。若接通-斷開比為106 以上，則可進行液晶顯示器之驅動。若接通-斷開比為1012 以下，則可進行對比度較大之有機EL之驅動。又，可將斷開電流設為10-12 A以下，於用於CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)影像感測器之傳輸電晶體或重置電晶體之情形時，可延長圖像之保持時間或提高感度。 接通-斷開比係藉由將Vg＝-10 V之Id之值設為斷開(Off)電流值、將Vg＝20 V之Id之值設為接通(On)電流值並決定比[接通電流值/斷開電流值]而求出。 斷開電流值較佳為10-10 A以下，更佳為10-11 A以下，進而較佳為10-12 A以下。若斷開電流值為10-10 A以下，則可進行對比度較大之有機EL之驅動。又，於用於CMOS影像感測器之傳輸電晶體或重置電晶體之情形時，可延長圖像之保持時間或提高感度。 用於薄膜電晶體之半導體層之本發明之一態樣之非晶質氧化物半導體薄膜的缺陷密度較佳為5.0×1016 cm-3 以下，更佳為1.0×1016 cm-3 以下。藉由缺陷密度減少，薄膜電晶體之遷移率進一步變高，且光照射時之穩定性、相對於熱之穩定性變高，從而TFT穩定地作動。 ＜量子穿隧場效電晶體＞ 本發明之一態樣之氧化物半導體薄膜亦能夠用於量子穿隧場效電晶體(FET)。 於圖5中，表示本發明之一態樣之量子穿隧場效電晶體(FET)之模式圖(縱剖視圖)。 量子穿隧場效電晶體501具備p型半導體層503、n型半導體層507、閘極絕緣膜509、閘極電極511、源極電極513、及汲極電極515。 p型半導體層503、n型半導體層507、閘極絕緣膜509、及閘極電極511係依序積層。 源極電極513設置於p型半導體層503上。汲極電極515設置於n型半導體層507上。 p型半導體層503係p型之IV族半導體層，此處為p型矽層。 此處，n型半導體層507係用於本發明之一態樣之影像感測器的n型氧化物半導體薄膜。源極電極513及汲極電極515係導電膜。 雖於圖5中未圖示，但亦可於p型半導體層503上形成絕緣層。於此情形時，p型半導體層503與n型半導體層507經由使絕緣層局部地開口而成之區域即接觸孔而連接。雖於圖5中未圖示，但量子穿隧場效電晶體501亦可具備覆蓋其上表面之層間絕緣膜。 量子穿隧場效電晶體501係藉由閘極電極511之電壓控制穿過由p型半導體層503及n型半導體層507形成之能量障壁之電流的進行電流之開關之量子穿隧場效電晶體(FET)。於該構造中，構成n型半導體層507之氧化物半導體之帶隙變大，而可減小斷開電流。 於圖6中，表示另一態樣之量子穿隧場效電晶體501A之模式圖(縱剖視圖)。 量子穿隧場效電晶體501A之構成與量子穿隧場效電晶體501相同，但不同點在於：在p型半導體層503與n型半導體層507之間形成有氧化矽層505。藉由具有氧化矽層，可減小斷開電流。 氧化矽層505之厚度較佳為10 nm以下。藉由設為10 nm以下，可防止穿隧電流不流動、或所要形成之能量障壁難以形成或障壁高度變化，從而可防止穿隧電流下降或變化。氧化矽層505之厚度較佳為8 nm以下，更佳為5 nm以下，進而較佳為3 nm以下，進而更佳為1 nm以下。 於圖7中表示在p型半導體層503與n型半導體層507之間形成有氧化矽層505之部分之TEM照片。 量子穿隧場效電晶體501及501A中，n型半導體層507均為n型氧化物半導體。 構成n型半導體層507之氧化物半導體亦可為非晶質。藉由為非晶質，可藉由草酸等有機酸進行蝕刻，而與其他層之蝕刻速度之差變大，亦不會對配線等金屬層造成影響，而能夠良好地進行蝕刻。 構成n型半導體層507之氧化物半導體亦可為晶質。藉由為晶質，相較於非晶質之情形，帶隙變大，可減小斷開電流。亦可使功函數變大，故而容易控制穿過由p型之IV族半導體材料及n型半導體層507形成之能量障壁之電流。 量子穿隧場效電晶體501之製造方法並無特別限定，可例示以下方法。 首先，如圖8A所示，於p型半導體層503上形成絕緣膜505A，並藉由蝕刻等使絕緣膜505A之一部分開口而形成接觸孔505B。 繼而，如圖8B所示，於p型半導體層503及絕緣膜505A上形成n型半導體層507。此時，經由接觸孔505B將p型半導體層503與n型半導體層507連接。 繼而，如圖8C所示，於n型半導體層507上依序形成閘極絕緣膜509及閘極電極511。 繼而，如圖8D所示，以覆蓋絕緣膜505A、n型半導體層507、閘極絕緣膜509及閘極電極511之方式，設置層間絕緣膜519。 繼而，如圖8E所示，使p型半導體層503上之絕緣膜505A及層間絕緣膜519之一部分開口而形成接觸孔519A，且於接觸孔519A設置源極電極513。 進而，如圖8E所示，使n型半導體層507上之閘極絕緣膜509及層間絕緣膜519之一部分開口而形成接觸孔519B，且於接觸孔519B形成汲極電極515。 能夠以如上順序製造量子穿隧場效電晶體501。 再者，於在p型半導體層503上形成n型半導體層507後，以150℃以上且600℃以下之溫度進行熱處理，藉此可在p型半導體層503與n型半導體層507之間形成氧化矽層505。藉由追加該步驟，可製造量子穿隧場效電晶體501A。 本發明之一態樣中之TFT可較佳地用於太陽電池、液晶、有機電致發光、無機電致發光等之顯示元件或功率半導體元件、觸控面板等電子機器，其等可較佳地用於車載用顯示裝置等電子機器。作為車載用顯示裝置，例如可列舉使用本發明之一態樣中之TFT之儀錶盤等車載用顯示裝置。 本發明之一態樣之薄膜電晶體亦能夠應用於場效型電晶體、邏輯電路、記憶電路、及差動放大電路等各種積體電路，可將其等應用於電子機器等。進而，本發明之一態樣之薄膜電晶體除了可應用於場效型電晶體以外，還可適應於靜電感應型電晶體、肖特基障壁型電晶體、肖特基二極體、及電阻元件。 本發明之一態樣之薄膜電晶體可較佳地用於車載用顯示裝置等顯示裝置及固體攝像元件等。 以下，對將本發明之一態樣之薄膜電晶體用於顯示裝置及固體攝像元件之情形進行說明。 首先，參照圖9，對將本發明之一態樣之薄膜電晶體用於顯示裝置之情形進行說明。 圖9A係本發明之一態樣之顯示裝置之俯視圖。圖9B係用以說明將液晶元件應用於本發明之一態樣之顯示裝置之像素部的情形時之像素部之電路的電路圖。又，圖9C係用以說明將有機EL元件應用於本發明之一態樣之顯示裝置之像素部的情形時之像素部之電路的電路圖。 配置於像素部之電晶體可使用本發明之一態樣之薄膜電晶體。由於本發明之一態樣之薄膜電晶體容易設為n通道型，故而將可由n通道型電晶體構成之驅動電路之一部分與像素部之電晶體形成於同一基板上。藉由將本實施形態所示之薄膜電晶體用於像素部或驅動電路，可提供可靠性較高之顯示裝置。 將主動矩陣型顯示裝置之俯視圖之一例示於圖9A。於顯示裝置之基板300上形成像素部301、第1掃描線驅動電路302、第2掃描線驅動電路303、信號線驅動電路304。於像素部301，複數條信號線自信號線驅動電路304延伸而配置，複數條掃描線自第1掃描線驅動電路302、及第2掃描線驅動電路303延伸而配置。於掃描線與信號線之交叉區域，分別呈矩陣狀設置具有顯示元件之像素。顯示裝置之基板300經由FPC(Flexible Printed Circuit，軟性印刷電路)等連接部而連接於時序控制電路(亦稱為控制器、控制IC(Integrated Circuit，積體電路))。 於圖9A中，第1掃描線驅動電路302、第2掃描線驅動電路303、信號線驅動電路304與像素部301形成於相同之基板300上。因此，設置於外部之驅動電路等零件之數量減少，故而可謀求成本之降低。又，於在基板300外部設置有驅動電路之情形時，必須使配線延伸，而配線間之連接數增加。於將驅動電路設置於相同之基板300上之情形時，可減少該配線間之連接數，從而可謀求可靠性之提高、或良率之提高。 又，將像素之電路構成之一例示於圖9B。此處，表示可應用於VA型液晶顯示裝置之像素部的像素部之電路。 該像素部之電路可應用於在一個像素具有複數個像素電極之構成。各個像素電極連接於不同之電晶體，各電晶體構成為可由不同之閘極信號驅動。藉此，可獨立地控制施加至多疇設計之像素之各個像素電極的信號。 將電晶體316之閘極配線312與電晶體317之閘極配線313以被賦予不同之閘極信號之方式分離。另一方面，作為資料線發揮功能之源極電極或汲極電極314於電晶體316與電晶體317中被共通地使用。電晶體316及電晶體317可使用本發明之一態樣之電晶體。藉此，可提供可靠性較高之液晶顯示裝置。 於電晶體316電性連接第1像素電極，於電晶體317電性連接第2像素電極。第1像素電極與第2像素電極分離。第1像素電極與第2像素電極之形狀並無特別限定。例如，第1像素電極只要設為V字狀即可。 電晶體316之閘極電極與閘極配線312連接，電晶體317之閘極電極與閘極配線313連接。可對閘極配線312與閘極配線313賦予不同之閘極信號，使電晶體316與電晶體317之動作時序不同，從而控制液晶之配向。 又，亦可藉由電容配線310、作為介電體發揮功能之閘極絕緣膜、及與第1像素電極或第2像素電極電性連接之電容電極而形成保持電容。 多疇構造係於一像素具備第1液晶元件318及第2液晶元件319。第1液晶元件318包含第1像素電極、對向電極、及其間之液晶層，第2液晶元件319包含第2像素電極、對向電極、及其間之液晶層。 像素部並不限定於圖9B所示之構成。亦可對圖9B所示之像素部追加開關、電阻元件、電容元件、電晶體、感測器、或邏輯電路。 將像素之電路構成之另一例示於圖9C。此處，表示使用有機EL元件之顯示裝置之像素部之構造。 圖9C係表示能夠應用之像素部320之電路之一例的圖。此處，表示於1個像素中使用2個n通道型之電晶體之例。本發明之一態樣之氧化物半導體膜可用於n通道型之電晶體之通道形成區域。該像素部之電路可應用數位時間階段驅動。 開關用電晶體321及驅動用電晶體322可使用本發明之一態樣之薄膜電晶體。藉此，可提供可靠性較高之有機EL顯示裝置。 像素部之電路之構成並不限定於圖9C所示之構成。亦可對圖9C所示之像素部之電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路。 以上為將本發明之一態樣之薄膜電晶體用於顯示裝置之情形之說明。 繼而，參照圖10，對將本發明之一態樣之薄膜電晶體用於固體攝像元件之情形進行說明。 CMOS(Complementary Metal Oxide Semiconductor)影像感測器係於信號電荷儲存部保持電位且將該電位經由放大電晶體輸出至垂直輸出線的固體攝像元件。若於CMOS影像感測器中所包含之重置電晶體、及/或傳輸電晶體中存在漏電流，則會因該漏電流而引起充電或放電，從而信號電荷儲存部之電位發生變化。若信號電荷儲存部之電位發生變化，則放大電晶體之電位亦改變，而成為自原先之電位偏移之值，導致所拍攝之影像劣化。 對將本發明之一態樣之薄膜電晶體應用於CMOS影像感測器之重置電晶體、及傳輸電晶體之情形時之動作之效果進行說明。放大電晶體可應用薄膜電晶體或塊狀電晶體之任一者。 圖10係表示CMOS影像感測器之像素構成之一例的圖。像素包含作為光電轉換元件之光電二極體3002、傳輸電晶體3004、重置電晶體3006、放大電晶體3008及各種配線，且呈矩陣狀配置複數個而構成感測器。亦可設置與放大電晶體3008電性連接之選擇電晶體。於電晶體符號記載之「OS」表示氧化物半導體(Oxide Semiconductor)，「Si」表示矽，表示應用於各個電晶體較佳之材料。關於以下之圖式亦相同。 光電二極體3002連接於傳輸電晶體3004之源極側，於傳輸電晶體3004之汲極側形成信號電荷儲存部3010(亦稱為FD：浮動擴散)。於信號電荷儲存部3010連接有重置電晶體3006之源極、及放大電晶體3008之閘極。作為另一構成，亦能夠刪除重置電源線3110。例如，有將重置電晶體3006之汲極連接於電源線3100或垂直輸出線3120而並非連接於重置電源線3110之方法。 再者，又，對光電二極體3002既可使用本發明之氧化物半導體膜，亦可使用與用於傳輸電晶體3004、重置電晶體3006之氧化物半導體膜相同之材料。 以上為將本發明之一態樣之薄膜電晶體用於固體攝像元件之情形時之說明。 實施例 (實施例1) ＜TFT之製造＞ 藉由以下步驟製造薄膜電晶體。 (1)氧化物半導體層之成膜 使用由氧化銦92質量%(銦元素90.4原子%)、氧化鎵5質量%(鎵元素7.3原子%)、氧化釤3質量%(釤元素2.3原子%)之比率之原料混合物獲得之濺鍍靶，於附熱氧化膜(閘極絕緣膜)之矽晶圓(閘極電極)上，經由金屬遮罩並藉由濺鍍而形成50 nm之氧化物半導體薄膜(氧化物半導體層)。成膜條件如表1所示。使用高純度氬及高純度氧之混合氣體(雜質氣體濃度：0.01體積%)作為濺鍍氣體。 (2)源極、汲極電極之形成 於所獲得之氧化物半導體層上，使用金屬遮罩將鈦金屬濺鍍成膜，而設置源極電極及汲極電極。 (3)保護絕緣膜之形成 於氧化物半導體層及源極、汲極電極之上，藉由化學蒸鍍法(CVD)，以基板溫度300℃形成膜厚100 nm之SiO2 膜(保護絕緣膜(層間絕緣膜))。具體而言，將環境減壓至10-3 Pa，並以升溫速度20℃/分鐘升溫至基板溫度(300℃)，其後，一面使成膜用氣體(SiH4 /N2 、N2 O、N2 氣體)在壓力66 Pa下流動一面成膜SiO2 膜。 (4)加熱處理 其後，為了使氧化物半導體層結晶化，而以表1所示之條件進行加熱處理，從而完成TFT。再者，該加熱處理之升溫速度設為10℃/分鐘。 ＜氧化物半導體薄膜之特性評價＞ (1)霍耳效應測定 首先，如圖11A所示，於玻璃基板(日本電氣硝子股份有限公司製造之「ABC-G」)上，以與＜TFT之製造＞中之「(1)氧化物半導體層之成膜」同樣之方式成膜厚度50 nm之氧化物半導體薄膜。將成膜氧化物半導體薄膜後之基板切取為1 cm見方之正方形，於其四角，將金(Au)以成為2 mm×2 mm以下程度之大小之方式使用金屬遮罩並藉由離子塗佈機成膜，將銦焊料承載於Au金屬上使接觸變良好，而製成霍耳效應測定用樣品。 繼而，如圖11B所示，於霍耳效應測定用樣品之氧化物半導體薄膜上，以與＜TFT之製造＞中之「(3)保護絕緣膜之形成」同樣之方式成膜SiO2 膜。將該樣品設置於霍耳效應/比電阻測定裝置(東陽技術股份有限公司製造之「ResiTest8300型」)，於室溫下評價霍耳效應，求出載子密度及遷移率。將結果示於表1之「氧化物半導體薄膜之特性」之「霍耳效應測定」之「SiO2 膜成膜後」。 進而，以與＜TFT之製造＞中之「(4)加熱處理」同樣之方式進行加熱處理，並對所獲得之樣品，以與上述同樣之方式評價霍耳效應，求出載子密度及遷移率。將結果示於表1之「氧化物半導體薄膜之特性」之「霍耳效應測定」之「SiO2 膜成膜後之加熱處理後」。 將結果示於表1。 (2)結晶性 以與＜TFT之製造＞中之「(1)氧化物半導體層之成膜」同樣之方式形成氧化物半導體薄膜，並以與「(4)加熱處理」同樣之方式進行加熱處理。藉由X射線繞射(XRD)測定對加熱處理前後之氧化物半導體薄膜之結晶性進行評價，結果加熱處理前為非晶質，加熱處理後為晶質(方鐵錳礦結構)。 存在方鐵錳礦結構之晶格常數因所添加之金屬原子之固溶置換而變化之情形。存在若方鐵錳礦結構以外之晶體結構作為主要成分析出則導致遷移率下降等情形。 又，對於加熱處理後之氧化物半導體薄膜，藉由EBSD確認表面形態並計測斐瑞特直徑，結果可確認平均結晶粒徑(grain size)為2 μm以上之刻面狀之結晶粒子。平均結晶粒徑係測定於以氧化物半導體薄膜之中央部(對角線之交點)為中心之5 μm×5 μm之框內觀察到之刻面狀結晶粒子之粒徑並算出其等之算術平均值而求出。 又，氧化物半導體薄膜表面之刻面狀結晶粒子所占之比率超過95%，刻面狀結晶粒子以外之粒子係結晶狀態為放射狀之粒子及存在於晶界之微晶粒子。刻面狀結晶粒子所占之比率係藉由如下方法算出：根據藉由EBSD獲得之氧化物半導體薄膜之表面圖像，將以單一色表示之結晶粒子判斷為刻面狀結晶粒子，並求出刻面狀結晶粒子於該表面圖像所占之面積。 將結果示於表1。 (3)帶隙 於石英基板上，以與＜TFT之製造＞中之「(1)氧化物半導體薄膜之成膜」同樣之方式形成氧化物半導體薄膜，且以與「(3)加熱處理」同樣之方式進行加熱處理。使用島津製作所製造之自記分光光度計「UV-3100PC」，測定所獲得之氧化物半導體薄膜之透射光譜，將橫軸之波長轉換為能量(eV)，將縱軸之透過率轉換為下述式(1)後，對吸收上升之部分進行擬合，算出其與基準線相交處之eV值而設為帶隙。將結果示於表1。 (αhν)2 (1) (式(1)中，α表示吸收係數，h表示普朗克常數，v表示振動數) ＜TFT之特性評價＞ 對＜TFT之製造＞中所獲得之TFT進行下述評價。將結果示於表1。 (1)飽和遷移率 飽和遷移率係根據對汲極電壓施加5 V之情形時之傳輸特性而求出。具體而言，製作傳輸特性Id-Vg之圖，算出各閘極電壓Vg之跨導(Gm)，並根據線性區域之式推導出飽和遷移率。Gm由∂(Id)/∂(Vg)表示，Vg施加 -15至25 V，將該範圍內之最大遷移率定義為飽和遷移率。Id係源極、汲極電極間之電流，Vg係對源極、汲極電極間施加電壓Vd時之閘極電壓。 (2)閾值電壓(Vth) 閾值電壓(Vth)係根據「(1)飽和遷移率」中所獲得之傳輸特性之圖，定義為Id＝10-9 A時之Vg。 (3)接通電流、斷開電流、接通-斷開比 將Vg＝-10 V之Id之值設為斷開電流值，將Vg＝20 V之Id之值設為接通電流值，並求出比(接通/斷開)。 將以上結果示於表1之「TFT之特性」。 ＜高速響應型TFT之特性評價＞ 線性區域中之場效遷移率μ較理想為根據對汲極電壓施加0.1 V之情形時之傳輸特性而求出。具體而言，製作傳輸特性Id-Vg之圖，算出各Vg之跨導(Gm)，並根據線性區域之式推導出場效遷移率。Gm由∂(Id)/∂(Vg)表示。Vg施加-15至20 V，將該範圍內之最大遷移率定義為場效遷移率。Id係源極、汲極電極間之電流，Vg係對源極、汲極電極間施加電壓Vd時之閘極電壓。 亦能夠議論飽和區域之遷移率特性，但飽和區域之式成立之情況一般為Vg＜Vd之情形，必須施加足夠大之Vd並測定Vg依存性，從而對元件破壞等產生影響。由此，若要議論低閘極電壓下之遷移率，較理想為以Vd較小之情形時之線性區域(Vg＞Vd)之遷移率進行議論。由此，線性區域中之場效遷移率藉由該方法進行評價。 根據藉由線性區域中之場效遷移率之方法而求出之Vg-μ圖，求出Vg＝Vth(閾值電壓)＋5(V)之場效遷移率。又，根據下述式求出Vg＝Vth(V)至Vth＋20(V)之平均場效遷移率。 平均場效遷移率＝∫VthVth＋20 μdVg/20 將Vg＝Vth＋5(V)之場效遷移率為10 cm2 /Vs以上且Vg＝Vth(V)至Vth＋20(V)之平均場效遷移率為該範圍之最大場效遷移率之50%以上的TFT設為高速響應型TFT。 若Vg＝Vth＋5(V)之場效遷移率為10 cm2 /Vs以上，則即便於所施加之閘極電壓較低之情形時，亦能夠獲得充分之場效遷移率。尤其是於與矽半導體組合使用之情形時，在矽半導體之源極、汲極電壓較低之情形時，該電壓作為氧化物半導體之閘極電壓發揮作用，故而以低閘極電壓獲得較高之場效遷移率較為重要。又，若Vg＝Vth至Vth＋20之平均場效遷移率為該範圍之最大場效遷移率之50%以上，則能以超高速進行電荷向保持電壓之電容器等之注入。 將以上結果示於表1之「作為高速響應型TFT之特性」。 (實施例2) 使用由氧化銦90質量%(銦元素88.8 at%)、氧化鎵5質量%(鎵元素7.3 at%)：氧化釤5質量%(釤元素3.9 at%)之原料混合物獲得之濺鍍靶作為濺鍍靶，除此以外，以與實施例1同樣之方式進行TFT之製造及評價、以及氧化物半導體薄膜之製造及評價。將結果示於表1之「TFT之特性」及「作為高速響應型TFT之特性」。 (比較例1至4) ＜TFT之製造、評價＞ 藉由以下步驟製造薄膜電晶體。 (1)氧化物半導體層之成膜 使用具有表1及2所示之組成之濺鍍靶，於附熱氧化膜(閘極絕緣膜)之矽晶圓(閘極電極)上，經由金屬遮罩並藉由濺鍍而形成50 nm之氧化物半導體薄膜(氧化物半導體層)。成膜條件如表1及2所示。 (2)加熱處理 為了使氧化物半導體層結晶化而以表1及2所示之條件進行加熱處理。 (3)保護絕緣膜之形成 於進行過加熱處理之氧化物半導體層之上，藉由化學蒸鍍法(CVD)，以基板溫度300℃形成膜厚100 nm之SiO2 膜(保護絕緣膜(層間絕緣膜))。具體之條件與實施例1相同。 (4)源極、汲極電極之形成 於保護絕緣膜形成接觸孔，並於該保護絕緣膜之上，使用金屬遮罩將鈦金屬濺鍍成膜，而設置源極電極及汲極電極。其後，進行根據表1及2之「保護絕緣膜成膜後之加熱處理條件」之加熱處理而完成TFT。 ＜氧化物半導體薄膜之特性評價＞ (1)霍耳效應測定 首先，如圖11A所示，於玻璃基板(日本電氣硝子股份有限公司製造之「ABC-G」)上，以與＜TFT之製造＞中之「(1)氧化物半導體層之成膜」同樣之方式，成膜厚度50 nm之氧化物半導體薄膜，且以與實施例1同樣之方式製成霍耳效應測定用樣品。對該霍耳效應測定用樣品，以與＜TFT之製造＞中之(2)加熱處理同樣之方式進行加熱處理，並對所獲得之樣品，與實施例1同樣地評價霍耳效應，求出載子密度及遷移率。將結果示於表1及表2之「氧化物半導體薄膜之特性」之「霍耳效應測定」之「氧化物半導體薄膜成膜後之加熱處理後」。 繼而，如圖11B所示，於霍耳效應測定用樣品之氧化物半導體薄膜上，以與＜TFT之製造＞中之「(3)保護絕緣膜之形成」同樣之方式成膜SiO2 膜。將該樣品設置於霍耳效應/比電阻測定裝置(東陽技術股份有限公司製造之「ResiTest8300型」)，於室溫下評價霍耳效應，求出載子密度及遷移率。將結果示於表1及表2之「氧化物半導體薄膜之特性」之「霍耳效應測定」之「SiO2 膜之成膜後」。 進而，以與＜TFT之製造＞中之「(4)源極、汲極電極之形成」所示之加熱處理同樣之方式進行加熱處理，並對所獲得之樣品與上述同樣地評價霍耳效應，求出載子密度及遷移率。將結果示於表1及表2之「氧化物半導體薄膜之特性」之「霍耳效應測定」之「SiO2 膜成膜後之加熱處理後」。 (2)結晶性 以與＜TFT之製造＞中之「(1)氧化物半導體層之成膜」同樣之方式形成氧化物半導體薄膜，且以與「(2)加熱處理」同樣之方式進行加熱處理。以與實施例1同樣之方式評價加熱處理前後之氧化物半導體薄膜之結晶性。又，對加熱處理後之氧化物半導體薄膜，以與實施例1同樣之方式藉由EBSD進行評價。 於比較例1中，將藉由EBSD所獲得之氧化物半導體薄膜之表面圖像示於圖2。 (3)帶隙 於石英基板上，以與＜TFT之製造＞中之「(1)氧化物半導體薄膜之成膜」同樣之方式形成氧化物半導體薄膜，且以與「(2)加熱處理」同樣之方式進行加熱處理。對所獲得之氧化物半導體薄膜，以與實施例1同樣之方式測定帶隙。 以上，將結果示於表1及2。 ＜TFT之特性評價＞ 以與實施例1同樣之方式評價TFT。將結果示於表1及2。 於表1及2中之「濺鍍靶之原子比」中，「質量%」中所示之數值表示氧化銦、氧化鎵、氧化釤之質量比率(添加量)。「at%」中所示之數值表示銦元素、鎵元素、釤元素之原子比率。 表1及2中之「平均遷移率相對於最大遷移率之比率(%)」表示Vg＝Vth(V)至Vth＋20(V)之範圍內之平均場效遷移率相對於該範圍內之最大遷移率的比率(%)。 [表1] [表2] 根據表1及表2可知，實施例1及實施例2係於氧化物半導體層成膜後未進行加熱處理之例。包含具有單一之結晶方位之表面結晶粒子，帶隙為3.90 eV以上。 比較例1至比較例4係於氧化物半導體層成膜後進行了加熱處理之例，帶隙未達3.90 eV。
20‧‧‧矽晶圓
30‧‧‧閘極絕緣膜
40‧‧‧氧化物半導體薄膜
50‧‧‧源極電極
60‧‧‧汲極電極
70‧‧‧層間絕緣膜
70A‧‧‧層間絕緣膜
70B‧‧‧層間絕緣膜
100‧‧‧薄膜電晶體
100A‧‧‧薄膜電晶體
300‧‧‧基板
301‧‧‧像素部
302‧‧‧第1掃描線驅動電路
303‧‧‧第2掃描線驅動電路
304‧‧‧信號線驅動電路
310‧‧‧電容配線
312‧‧‧閘極配線
313‧‧‧閘極配線
314‧‧‧源極電極或汲極電極
316‧‧‧電晶體
317‧‧‧電晶體
318‧‧‧第1液晶元件
319‧‧‧第2液晶元件
320‧‧‧像素部
321‧‧‧開關用電晶體
322‧‧‧驅動用電晶體
501‧‧‧量子穿隧場效電晶體
501A‧‧‧量子穿隧場效電晶體
503‧‧‧p型半導體層
505‧‧‧氧化矽層
505A‧‧‧絕緣膜
505B‧‧‧接觸孔
507‧‧‧n型半導體層
509‧‧‧閘極絕緣膜
511‧‧‧閘極電極
513‧‧‧源極電極
515‧‧‧汲極電極
519‧‧‧層間絕緣膜
519A‧‧‧接觸孔
519B‧‧‧接觸孔
3002‧‧‧光電二極體
3004‧‧‧傳輸電晶體
3006‧‧‧重置電晶體
3008‧‧‧放大電晶體
3010‧‧‧信號電荷儲存部
3100‧‧‧電源線
3110‧‧‧重置電源線
3120‧‧‧垂直輸出線
圖1係表示藉由電子束背向散射繞射法(EBSD；Electron Back Scattering Diffraction Patterns)作為氧化銦(In2 O3 )薄膜表面之結晶解析法而獲得之方位基準之圖。 圖2係晶質氧化物半導體薄膜之EBSD圖像，且係表示氧化銦(In2 O3 )薄膜表面為刻面狀之結晶狀態之情形時之典型之EBSD圖像。 圖3係表示本發明之一態樣之薄膜電晶體之縱剖視圖。 圖4係表示本發明之一態樣之薄膜電晶體之縱剖視圖。 圖5係表示本發明之一態樣之量子穿隧場效電晶體之縱剖視圖。 圖6係表示量子穿隧場效電晶體之另一例之縱剖視圖。 圖7係圖5中於p型半導體層與n型半導體層之間形成有氧化矽層之部分之TEM(穿透式電子顯微鏡)照片。 圖8A係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。 圖8B係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。 圖8C係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。 圖8D係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。 圖8E係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。 圖9A係表示使用本發明之一態樣之薄膜電晶體之顯示裝置的俯視圖。 圖9B係表示可應用於VA(Vertical Aligned，垂直配向)型液晶顯示裝置之像素之像素部之電路的圖。 圖9C係表示使用有機EL元件之顯示裝置之像素部之電路的圖。 圖10係表示使用本發明之一態樣之薄膜電晶體的固體攝像元件之像素部之電路的圖。 圖11A係表示在玻璃基板上形成有氧化物半導體薄膜之狀態之縱剖視圖。 圖11B係表示在圖11A之氧化物半導體薄膜上形成有SiO2 膜之狀態之圖。

Claims (19)

  1. 一種晶質氧化物半導體薄膜，其以氧化銦作為主要成分，包含具有單一之結晶方位之表面結晶粒子，且帶隙為3.90 eV以上。
  2. 如請求項1之晶質氧化物半導體薄膜，其中於藉由電子束背向散射解析法進行觀察時，觀察到表面之結晶狀態為刻面狀之結晶粒子。
  3. 如請求項1之晶質氧化物半導體薄膜，其中表面之結晶狀態為刻面狀之結晶粒子所占之面積為50%以上。
  4. 如請求項1之晶質氧化物半導體薄膜，其含有選自由除銦元素以外之正三價之金屬元素所組成之群中之1種以上之元素。
  5. 如請求項4之晶質氧化物半導體薄膜，其中上述除銦元素以外之正三價之金屬元素之含量相對於上述晶質氧化物半導體薄膜中之所有金屬成分為超過5原子%且為20原子%以下。
  6. 如請求項4之晶質氧化物半導體薄膜，其中上述除銦元素以外之正三價之金屬元素為選自由鎵、及鑭系元素所組成之群中之1種以上之元素。
  7. 如請求項1至6中任一項之晶質氧化物半導體薄膜，其中載子密度為5×1017 cm-3 以上。
  8. 一種積層體之製造方法，該積層體包含如請求項1至7中任一項之晶質氧化物半導體薄膜，該積層體之製造方法包括如下步驟：使用以氧化銦作為主要成分之濺鍍靶，且使用實質上不含雜質氣體之選自由氬及氧所組成之群中之1種以上之氣體作為濺鍍氣體，藉由濺鍍而使氧化物半導體薄膜成膜； 不對上述氧化物半導體薄膜進行氧化環境下之加熱處理，而於上述氧化物半導體薄膜之上形成保護膜；及 對包含上述氧化物半導體薄膜及上述保護膜之積層體實施加熱處理。
  9. 如請求項8之積層體之製造方法，其中上述濺鍍氣體中之雜質氣體之比率為0.1體積%以下。
  10. 如請求項8或9之積層體之製造方法，其中上述濺鍍靶含有選自由鎵、及鑭系元素所組成之群中之1種以上之金屬元素。
  11. 如請求項8或9之積層體之製造方法，其中實施上述加熱處理之步驟之加熱處理溫度為250℃以上且500℃以下。
  12. 如請求項8或9之積層體之製造方法，其中於實施上述加熱處理之步驟中，150℃至250℃之升溫速度為20℃/分鐘以下。
  13. 如請求項8或9之積層體之製造方法，其中實施上述加熱處理之步驟之加熱時間為0.1小時以上且5小時以下。
  14. 一種薄膜電晶體，其具備： 氧化物半導體層，其包含如請求項1至7中任一項之晶質氧化物半導體薄膜； 閘極絕緣膜，其設置於上述氧化物半導體層之一面； 閘極電極，其設置於上述閘極絕緣膜，且隔著上述閘極絕緣膜與上述氧化物半導體層對向；以及 源極電極及汲極電極，其等電性連接於上述氧化物半導體層。
  15. 如請求項14之薄膜電晶體，其飽和遷移率為100 cm2 /V・sec以上。
  16. 如請求項14或15之薄膜電晶體，其中於根據對汲極電壓施加0.1 V之情形時之源極、汲極電極間之電流Id及閘極電壓Vg製作傳輸特性Id-Vg之圖，且根據自上述Id-Vg圖獲得之場效遷移率μ製作Vg-μ圖之情形時，Vg＝Vth(閾值電壓)＋5之場效遷移率為50 cm2 /Vs以上，且Vg＝Vth至Vth＋20之間之平均場效遷移率為Vg＝Vth至Vth＋20之間之最大場效遷移率之50%以上。
  17. 一種薄膜電晶體之製造方法，其係如請求項14至16中任一項之薄膜電晶體之製造方法，其包括如下步驟： 使用以氧化銦作為主要成分之濺鍍靶，且使用實質上不含雜質氣體之選自由氬及氧所組成之群中之1種以上之氣體作為濺鍍氣體，藉由濺鍍而使氧化物半導體層成膜； 不對上述氧化物半導體層進行氧化環境下之加熱處理，而於上述氧化物半導體層之上形成保護絕緣膜；及 對包含上述氧化物半導體層及上述保護絕緣膜之積層體實施加熱處理。
  18. 一種電子機器，其使用如請求項14至16中任一項之薄膜電晶體。
  19. 一種車載用顯示裝置，其使用如請求項14至16中任一項之薄膜電晶體。
TW107103591A 2017-02-01 2018-02-01 晶質氧化物半導體薄膜、積層體之製造方法、薄膜電晶體、薄膜電晶體之製造方法、電子機器、車載用顯示裝置 TWI813554B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017017149 2017-02-01
JP2017-017149 2017-02-01

Publications (2)

Publication Number Publication Date
TW201834257A true TW201834257A (zh) 2018-09-16
TWI813554B TWI813554B (zh) 2023-09-01

Family

ID=63039751

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107103591A TWI813554B (zh) 2017-02-01 2018-02-01 晶質氧化物半導體薄膜、積層體之製造方法、薄膜電晶體、薄膜電晶體之製造方法、電子機器、車載用顯示裝置

Country Status (3)

Country Link
JP (1) JP7187322B2 (zh)
TW (1) TWI813554B (zh)
WO (1) WO2018143073A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI791182B (zh) * 2019-12-31 2023-02-01 南韓商樂金顯示科技股份有限公司 薄膜電晶體、其製造方法以及包含其之顯示設備

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220199784A1 (en) * 2019-03-28 2022-06-23 Idemitsu Kosan Co., Ltd. Crystalline oxide thin film, multilayer body and thin film transistor
CN114438449B (zh) * 2021-12-30 2024-07-02 中国科学院宁波材料技术与工程研究所 一种金属辅助氧化镓结晶薄膜及其制备方法
WO2023189003A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 薄膜トランジスタ及び電子機器
WO2023189004A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 酸化物半導体膜、薄膜トランジスタ、及び電子機器
CN118805263A (zh) * 2022-03-30 2024-10-18 株式会社日本显示器 薄膜晶体管及电子设备
WO2024029437A1 (ja) * 2022-08-01 2024-02-08 株式会社ジャパンディスプレイ 薄膜トランジスタおよび電子機器
WO2024029438A1 (ja) * 2022-08-01 2024-02-08 株式会社ジャパンディスプレイ 酸化物半導体膜、薄膜トランジスタ、および電子機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090090914A1 (en) * 2005-11-18 2009-04-09 Koki Yano Semiconductor thin film, method for producing the same, and thin film transistor
KR101346472B1 (ko) * 2008-06-06 2014-01-02 이데미쓰 고산 가부시키가이샤 산화물 박막용 스퍼터링 타겟 및 그의 제조 방법
JP5189674B2 (ja) 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
US8809928B2 (en) * 2011-05-06 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and method for manufacturing the semiconductor device
US9178076B2 (en) * 2011-08-11 2015-11-03 Idemitsu Kosan Co., Ltd. Thin-film transistor
US9455349B2 (en) * 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
US20160343554A1 (en) * 2013-12-27 2016-11-24 Idemitsu Kosan Co., Ltd. Oxide sintered body, method for producing same and sputtering target
JP2016201458A (ja) 2015-04-09 2016-12-01 出光興産株式会社 微結晶質酸化物半導体薄膜及びそれを用いた薄膜トランジスタ
WO2017017966A1 (ja) * 2015-07-30 2017-02-02 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ
JP6283710B2 (ja) * 2016-05-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI791182B (zh) * 2019-12-31 2023-02-01 南韓商樂金顯示科技股份有限公司 薄膜電晶體、其製造方法以及包含其之顯示設備

Also Published As

Publication number Publication date
WO2018143073A1 (ja) 2018-08-09
JP7187322B2 (ja) 2022-12-12
TWI813554B (zh) 2023-09-01
JPWO2018143073A1 (ja) 2019-11-14

Similar Documents

Publication Publication Date Title
TWI813554B (zh) 晶質氧化物半導體薄膜、積層體之製造方法、薄膜電晶體、薄膜電晶體之製造方法、電子機器、車載用顯示裝置
JP6974401B2 (ja) 半導体装置
KR102295737B1 (ko) 반도체 디바이스
JP2022022331A (ja) 半導体装置
TWI573272B (zh) 半導體裝置
US20130221348A1 (en) Semiconductor thin film, method for producing the same, and thin film transistor
US20140014947A1 (en) Semiconductor device
CN107924822B (zh) 晶体氧化物半导体薄膜、晶体氧化物半导体薄膜的制造方法以及薄膜晶体管
KR20140052869A (ko) 반도체 장치와 그 제작 방법
JP2021075797A (ja) 結晶質酸化物薄膜、アモルファス酸化物薄膜、薄膜トランジスタ、及び電子機器
JP7082947B2 (ja) 非晶質酸化物半導体膜、酸化物焼結体、薄膜トランジスタ、スパッタリングターゲット、電子機器及び非晶質酸化物半導体膜の製造方法
JP6956748B2 (ja) 酸化物半導体膜、薄膜トランジスタ、酸化物焼結体及びスパッタリングターゲット
JP7373428B2 (ja) 薄膜トランジスタ、酸化物半導体薄膜、およびスパッタリングターゲット