WO2022239193A1 - 半導体素子を用いたメモリ装置 - Google Patents

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Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110 is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the page erase operation is performed by using the voltage V FB "0" in the "0" erased state of the channel region 7 as the second data retention voltage (which is an example of the "second data retention voltage” in the scope of claims). and assigns it to logical storage data "0".
  • FIG. 6A(a) is similar to the cell current in the "1" write state and "0" erase state described in FIGS. Then, the cell current in the "1" write state is saturated. Since the cell current in the "1" write state is also controlled by the plate line PL, fixing the voltage of the plate line PL limits the cell current in the "1" write state. Saturate as indicated.
  • a Si pillar is formed, but a semiconductor pillar made of a semiconductor material other than Si may be used. This also applies to other embodiments according to the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

メモリ装置は、基板上に列状に配列された複数のメモリセルからなるページを備え、前記ページに含まれる各メモリセルの、第１のゲート導体層と、第２のゲート導体層と、第１の不純物領域と、第２の不純物領域に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するページ書込み動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記正孔群を前記チャネル半導体層の内部から除去するページ消去動作を行う。前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方は第１の駆動制御線と接続し、前記ビット線は、スイッチ回路を介してセンスアンプ回路に接続する。ページ読出し動作時には、前記ワード線で選択するメモリセル群のページデータを前記センスアンプ回路に読出し、ページ加算読出し動作時には、少なくとも２本の前記ワード線が多重選択する少なくとも２個の前記ページデータは、前記ビット線で加算され、前記センスアンプ回路に読み出される。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８（ａ）と（ｂ）に、動作上の問題点を、図９（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図７（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図８（ａ）と（ｂ）を用いて、説明する。図８（ａ）に示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１０）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（１１）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（１２）
で表される。
ここで、式（１１）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、βWL＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９（ａ）～（ｃ）に読出し動作を示しており、図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図９（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
　前記各ページに含まれる各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
　ページ消去動作時には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方は第１の駆動制御線と接続し、
　前記ビット線は、スイッチ回路を介してセンスアンプ回路に接続し、
　ページ読出し動作時には、前記ワード線で選択するメモリセル群のページデータを前記センスアンプ回路に読出し、
　ページ加算読出し動作時には、少なくとも２本の前記ワード線が多重選択する少なくとも２個の前記ページデータは、前記ビット線で加算され、前記センスアンプ回路に読み出される、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記センスアンプ回路は、強制反転型センスアンプ回路であり、前記ビット線で加算されるメモリセル電流の和が基準電流よりも大きい場合に前記強制反転型センスアンプ回路は反転することを特徴とする（第２発明）。
　上記の第２発明において、前記ページ加算読出し動作時には、正の整数であるＮ個の前記メモリセル電流の和は、前記メモリセル電流のＮ倍よりも小さい前記基準電流により、前記強制反転型センスアンプ回路により、読み出されることを特徴とする（第３発明）。
　上記の第２発明において、前記基準電流は、大電流から小電流への段階的に減少させて、前記メモリセル電流の和は、前記強制反転型センスアンプ回路により、読み出されることを特徴とする（第４発明）。
　上記の第１発明において、前記ページ加算読出し動作時に少なくとも２本の前記ワード線が多重選択する少なくとも２個の前記ページデータは、前記ビット線で加算され、前記センスアンプ回路に読み出され、正の整数であるｎビットのラッチ回路に「１」書込み状態のメモリセル数の和が記憶されることを特徴とする（第５発明）。
　上記の第１発明において、前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きいことを特徴とする（第６発明）。
　上記の第１発明において、前記半導体母体の軸方向から見たときに、前記第１のゲート導体層が、前記第１のゲート絶縁層を囲んで少なくとも２つの導体層に分離していることを特徴とする（第７発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ加算読出し動作を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ加算読出し動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ加算読出し動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ加算読出し動作を説明するための回路ブロック図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４を用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。
　図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線ＷＬの接続されたゲート導体層５ｂとチャネル領域７の間の容量ＣWLと、プレート線ＰＬの接続されたゲート導体層５ａとチャネル領域７の間の容量ＣPLと、ソース線ＳＬの接続されたソースＮ+層３ａとチャネル領域７の間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７の間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　（１）
で表される。
したがって、ワード線ＷＬとチャネル領域７の間のカップリング率βWL、プレート線ＰＬとチャネル領域７の間のカップリング率βPL、ビット線ＢＬとチャネル領域７の間のカップリング率βBL、ソース線ＳＬとチャネル領域７の間のカップリング率βSLは、以下でそれぞれ表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｃ）は、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高電圧状態ＶFBHになるときの電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　（６）
ワード線ＷＬとチャネル領域７の間のカップリング率βWLが小さく、プレート線ＰＬとチャネル領域７の間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３Ａ（ａ）～（ｃ）と図３Ｂに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのメモリ書込み動作（特許請求の範囲の「メモリ書込み動作」の一例である）を示す。図３Ａ（ａ）に書込み動作のメカニズム、図３Ａ（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬと、フローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域７の電圧は、ＶFB“０”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、ＶPLLが印加している。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬの電圧上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬとチャネル領域７との第２の容量結合により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線ＷＬの電圧がＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内周のチャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との第２の容量結合を遮る。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図３Ａ（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内周のチャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周のチャネル領域７にピンチオフ点は存在せずにゲート導体層５ｂの内周全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３Ａ（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
ここで、ビット線ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図３Ｂに示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作を行い、論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとのあいだの第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとのあいだの第３の境界領域において、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、書込み動作を行うための一例であり、書込み動作ができる他の動作条件であってもよい。
　図４Ａ～図４Ｅを用いて、メモリ消去動作（特許請求の範囲の「メモリ消去動作」の一例である）メカニズムを説明する。
　図４Ａに、ページ消去動作を説明するためのメモリブロック回路図を示す。ここでは、３行×３列の計９個のメモリセルＣL11～ＣL33を示しているが、実際のメモリブロックは、この行列よりも大きい。メモリセルが行列状に配列されているときに、その配列の一方の方向を「行方向」（もしくは「行状」）、これに垂直な方向を「列方向」（もしくは「列状」）という。各メモリセルには、ソース線ＳＬ、ビット線ＢＬ1～ＢＬ3、プレート線ＰＬ1～ＰＬ3、ワード線ＷＬ1～ＷＬ3が接続されている。例えば、このブロックにおいて、任意のページ（特許請求の範囲の「ページ」の一例である）のプレート線ＰＬ2とワード線ＷＬ2とが接続するメモリセルＣL21～ＣL23が選択され、ページ消去動作を行うことを想定する。
　図４Ｂ（ａ）～（ｄ）と図４Ｃを用いて、ページ消去動作のメカニズムを説明する。ここで、Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ｂ（ａ）は、消去動作の主要ノードのタイミング動作波形図を示している。図４Ｂ（ａ）において、Ｔ０～Ｔ１２は、消去動作開始から終了までの時刻を表している。図４Ｂ（ｂ）に消去動作前の時刻Ｔ０に、前のサイクルでインパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、時刻Ｔ１～Ｔ２において、ビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、それぞれＶｓｓからＶBLHとＶSLHの高電圧状態になる。ここで、Ｖｓｓは、例えば、０Ｖである。この動作は、次の期間時刻Ｔ３～Ｔ４で、ページ消去動作で選択されたプレート線ＰＬ2とワード線ＷＬ2とが、それぞれ第１の電圧ＶPLLから第２の電圧ＶPLHと、第３の電圧Ｖｓｓから第４の電圧ＶWLHと高電圧状態になり、チャネル領域７にプレート線ＰＬ2の接続された第１のゲート導体層５ａの内周の反転層１２ａと、ワード線ＷＬ2の接続された第２のゲート導体層５ｂの内周の反転層１２ｂとを、形成させない。したがって、ＶBLHとＶSLHの電圧は、ワード線ＷＬ2側の第２のＮチャネルＭＯＳトランジスタとプレート線ＰＬ2側の第１のＮチャネルＭＯＳトランジスタのしきい値電圧を、それぞれＶtWLとＶtPLとした場合、ＶBLH＞ＶWLH＋ＶtWL、ＶSLH＞ＶPLH＋ＶtPLであることが望ましい。例えば、ＶtWLとＶtPLが０．５Ｖの場合、ＶWLHとＶPLHは、３Ｖに設定して、ＶBLHとＶSLHは、３．５Ｖ以上に設定すれば良い。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。第１の期間の時刻Ｔ３～Ｔ４で、プレート線ＰＬ2とワード線ＷＬ2とが、第２の電圧ＶPLHと第４の電圧ＶWLHの高電圧状態になるのに伴い、フローティング状態のチャネル領域７の電圧が、プレート線ＰＬ2とチャネル領域７との第１の容量結合と、ワード線ＷＬ2とチャネル領域７との第２の容量結合とによって、押し上げられる。チャネル領域７の電圧は、“１”書込み状態のＶFB“１”から高電圧になる。これは、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、ＶBLHとＶSLHと高電圧であるため、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合が逆バイアス状態であるため、昇圧することが可能である。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次の期間の時刻Ｔ５～Ｔ６で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、高電圧のＶBLHとＶSLHからＶｓｓへと低下する。この結果、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合は、図４Ｂ（ｃ）に示すように、順バイアス状態となり、チャネル領域７の正孔群９のうちの残存正孔群は、ソースＮ+層３ａと、ドレインＮ+層３ｂとに、排出する。その結果、チャネル領域７の電圧ＶFBは、ソースＮ+層３ａとＰ層のチャネル領域７とが形成するＰＮ接合と、ドレインＮ+層３ｂとＰ層のチャネル領域７とが形成するＰＮ接合のビルトイン電圧Ｖｂとなる。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に時刻Ｔ７～Ｔ８で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、Ｖｓｓから高電圧のＶBLHとＶSLHへと上昇する。この施策によって、図４Ｂ（ｄ）に示すように、時刻Ｔ９～Ｔ１０で、プレート線ＰＬ2とワード線ＷＬ2を第２の電圧ＶPLHと第４の電圧ＶWLHからそれぞれ第１の電圧ＶPLLと第３の電圧Ｖｓｓに下降する際に、チャネル領域７にプレート線ＰＬ2側の反転層１２ａとワード線ＷＬ2側の反転層１２ｂを形成させずに、効率良く、チャネル領域７の電圧ＶFBは、プレート線ＰＬ2とチャネル領域７との第１の容量結合と、ワード線ＷＬ2とチャネル領域７との第２の容量結合によって、ＶｂからＶFB“０”となる。したがって、“１”書込み状態と“０”消去状態のチャネル領域７の電圧差ΔＶFBは、以下の式で表される。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　（７）
ＶFB“０”＝Ｖｂ－βWL×ＶWLH－βPL×（ＶPLH－ＶPLL）　（８）
ΔＶFB＝ＶFB“１”－ＶFB“０”
　　　　＝βWL×ＶWLH＋βPL×（ＶPLH－ＶPLL）
　　　　　－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　　（９）
ここで、βWLとβPLとの和は、０．８以上あり、ΔＶFBは、大きくなり、十分にマージンが取れる。
　その結果、図４Ｃに示すように、“１”書込み状態と“０”消去状態とで、マージンを大きく取れる。ここで、“０”消去状態において、プレート線ＰＬ2側のしきい値電圧は、基板バイアス効果により、高くなっている。したがって、プレート線ＰＬ2の印加電圧を、例えば、そのしきい値電圧以下にすると、プレート線ＰＬ2側の第１のＮチャネルＭＯＳトランジスタは、非導通となりメモリセル電流を流さない。図４Ｃの右側の「ＰＬ：非導通」は、その様子を示している。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に第４の期間の時刻Ｔ１１～Ｔ１２で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、ＶBLHからVｓｓへ、ＶSLHからＶｓｓへとそれぞれ下降して、消去動作が終了する。その際、ビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、チャネル領域７の電圧を容量結合で若干引き下げるが、時刻Ｔ７～Ｔ８にビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、チャネル領域７の電圧を容量結合で引き上げていた分と同等であるため、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧の上げ下げは相殺され、結果的にチャネル領域７の電圧に影響を与えない。このチャネル領域７の“０”消去状態の電圧ＶFB“０”を第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）とする、ページ消去動作を行い、論理記憶データ“０”に割り当てる。
　次に図４Ｄ（ａ）～（ｄ）を用いて、ページ消去動作のメカニズムを説明する。図４Ｄの図４Ｂとの違いは、ページ消去動作中は、ビット線ＢＬ1～ＢＬ3は、Ｖｓｓもしくは、フローティング状態とする点と、ワード線ＷＬ2は、Ｖｓｓに固定する点である。これにより、時刻Ｔ１～Ｔ２で、ソース線ＳＬがＶｓｓからＶSLHに上がっても、ワード線ＷＬ2の第２のＮチャネルＭＯＳトランジスタは、非導通となり、メモリセル電流は流れない。従って、インパクトイオン化現象による正孔群９の生成は無い。その他は、図４Ｂと同様にソース線ＳＬがＶｓｓとＶSLHとの間を振幅し、プレート線ＰＬ2は、ＶPLLとＶPLHとの間を振幅する。その結果、図４Ｄ（ｃ）に示すように正孔群９は、ソース線ＳＬの第１の不純物層Ｎ+層３ａへ排出される。
　次に図４Ｅ（ａ）～（ｄ）を用いて、ページ消去動作のメカニズムを説明する。図４Ｅの図４Ｂとの違いは、ページ消去動作中は、ソース線ＳＬは、Ｖｓｓもしくは、フローティング状態とする点と、プレート線ＰＬ2は、Ｖｓｓに固定する点である。これにより、時刻Ｔ１～Ｔ２で、ビット線ＢＬ1～ＢＬ3がＶｓｓからＶBLHに上がっても、プレート線ＰＬ2の第１のＮチャネルＭＯＳトランジスタは、非導通となり、メモリセル電流は流れない。従って、インパクトイオン化現象による正孔群９の生成は無い。その他は、図４Ｂと同様にビット線ＢＬ1～ＢＬ3がＶｓｓとＶBLHとの間を振幅し、ワード線ＷＬ2は、ＶｓｓとＶWLHとの間を振幅する。その結果、図４Ｅ（ｃ）に示すように正孔群９は、ビット線ＢＬ1～ＢＬ3の第２の不純物層Ｎ+層３ｂへ排出される。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、ページ消去動作を行うための一例であり、ページ消去動作ができる他の動作条件であってもよい。
　図５（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図５（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、読出し動作を行うための一例であり、読出し動作ができる他の動作条件であってもよい。
　図６Ａ～図６Ｄを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ加算読出し動作（特許請求の範囲の「ページ加算読出し動作」の一例である）を説明する。
　図６Ａ（ａ）は、図３Ｂ、図４Ｃと図５（ｃ）において説明した“１”書込み状態と“０”消去状態のセル電流と同様であるが、ワード線ＷＬの電圧を高くしていくと、“１”書込み状態のセル電流が飽和する様子を示している。これは、“１”書込み状態のセル電流は、プレート線ＰＬでも制御されているため、プレート線ＰＬの電圧を固定すると、“１”書込み状態のセル電流は制限され、図６Ａ（ａ）で示したように飽和する。
　図６Ａ（ｂ）は、「１」書込み状態のメモリセル（特許請求の範囲の「「１」書込み状態のメモリセル」の一例である）が、ビット線で加算されている様子を示している。「１」書込み状態のメモリセルの個数によって、電流が増加し、それを基準電流（特許請求の範囲の「基準電流」の一例である）と比較する。例えば、基準電流は、“１”書込み状態のセル電流の飽和電流の２．５倍、１．５倍、０．５倍と大電流から小電流へ段階的に減少させていくと、「１」書込み状態のメモリセル電流の和は、“１”×３＝１１（２ビットの２進数）、“１”×２＝１０、“１”×１＝０１、“１”×０＝００、という４通りの「１」書込み状態のメモリセルの個数の場合を判定できる。
　図６Ｂの回路図を用いて、ページ加算読出し動作を説明する。ビット線ＢＬは、複数個のメモリセルＣ１～ＣＭが接続されており、スイッチ回路（特許請求の範囲の「スイッチ回路」の一例である）であるＮ型ＭＯＳトランジスタＴ４を介して、センスアンプ回路（特許請求の範囲の「センスアンプ回路」の一例である）ＳＡに接続している。また、メモリセルＣ１～ＣＭには、それぞれワード線ＷＬ１～ＷＬＭ、プレート線ＰＬ１～ＰＬＭが接続している。ワード線ＷＬ１～ＷＬＭ、プレート線ＰＬ１～ＰＬＭに接続する、それぞれ１個のメモリセルＣ１～ＣＭしか図示していないが、実際にはワード線ＷＬ１～ＷＬＭ、プレート線ＰＬ１～ＰＬＭで選択される複数個のメモリセル群（特許請求の範囲の「メモリセル群」の一例である）があり、任意のワード線ＷＬ選択により、ページデータ（特許請求の範囲の「ページデータ」の一例である）がビット線ＢＬに読み出される。
　図６Ｂの回路図において、センスアンプ回路ＳＡは、強制反転型センスアンプ回路（特許請求の範囲の「強制反転型センスアンプ回路」の一例である）である。この強制反転型センスアンプ回路は、Ｎ型ＭＯＳトランジスタＴ１、Ｔ１Ａ、Ｔ１Ｂ、Ｐ型ＭＯＳトランジスタＴ２、Ｔ２Ａ、Ｔ２Ｂで構成されている。また、そのゲートに基準電流制御信号ＶＲＥＦが入力するＮ型ＭＯＳトランジスタＴ３が接点ＮＢに接続され、基準電流（特許請求の範囲の「基準電流」の一例である）を流出し、接点ＮＡから流出するメモリセル電流（特許請求の範囲の「メモリセル電流」の一例である）の和と、それぞれの電流の大きさを比較する。
　例えば、ビット線ＢＬに加算される３個のメモリセルの内、“１”書込み状態のメモリセル数を判定する場合、図６Ａ（ｂ）に示すように「１」書込み状態のメモリセル数は、最大３個である。したがって、基準電流としては、「１」書込み状態のメモリセル数で２個分と３個分の中間の電流を最初の基準電流として、選択すれば良い。そして、もし、ノードＮＡが「ハイ」から「ロウ」に下がった場合には、ビット線ＢＬで加算された３個のメモリセルは、全て「１」書込み状態のメモリセルであったことが分かる。この結果は、Ｎビットのラッチ回路（特許請求の範囲の「ラッチ回路」の一例である）Ｎｂ＿ＬＡＴに記憶される。
　次に、「１」書込み状態のメモリセル数で１個分と２個分の中間の電流を基準電流として選択する。この場合、ノードＮＡが「ハイ」から「ロウ」に下がった場合には、ビット線ＢＬで加算された３個のメモリセルの内、２個は「１」書込み状態のメモリセルであったことが分かる。なお、同一ビット線ＢＬにおいて、３個のメモリセル全てが「１」書込み状態のメモリセルであった場合は、既に上記のように判定済みであるため、強制反転型センスアンプ回路ＳＡのノードＮＡは「ロウ」状態を維持する。このように基準電流の値を大電流から小電流へと段階的に小さくすることによって、ビット線ＢＬに読み出された複数個のメモリセルの内、何個のメモリセルが「１」書込み状態のメモリセルであったかが判定でき、その結果をラッチ回路Ｎｂ＿ＬＡＴに記憶できる。
　図６Ｂにおいて、Ｎ型ＭＯＳトランジスタＴ６ＡとＴ６Ｂを介して、ラッチ回路Ｎｂ＿ＬＡＴの記憶データは、入出力線ＩＯと／ＩＯに読み出される。なお、Ｐ型ＭＯＳトランジスタＴ５は、そのゲートにビット線プリチャージ信号が入力され、ビット線ＢＬを予備充電する。また、Ｎ型ＭＯＳトランジスタＴ４には、トランスファー信号ＦＴが入力している。
　図６Ｃと図６Ｄを用いて、複数組のページデータがビット線ＢＬ０～ＢＬ２で加算される例を説明する。
　図６Ｃにおいて、３行×４列のメモリセルＣ００～Ｃ３２がブロックの一部を構成している。ここでは、３行×４列のメモリセルＣ００～Ｃ３２を示すが、実際のブロックにおいては、３行×４列よりも大きな行列をメモリセルが構成している。そして、各メモリセルには、ワード線ＷＬ０～ＷＬ２、プレート線ＰＬ０～ＰＬ２、ソース線ＳＬ、ビット線ＢＬ０～ＢＬ３が接続されている。そのゲートにトランスファー信号ＦＴが入力するトランジスタＴ４０～Ｔ４３は、スイッチ回路を構成している。また、そのゲートをビット線プリチャージ信号ＦＰに接続するトランジスタＴ５０～Ｔ５３のドレインは、ビット線プリチャージ電圧ＶＰに、ソースは、各ビット線ＢＬ０～ＢＬ３に接続する。そして、各ビット線ＢＬ０～ＢＬ３は、スイッチ回路Ｔ４０～Ｔ４３を介して、強制反転型センスアンプ回路ＳＡ０～ＳＡ３に接続する。強制反転型センスアンプ回路ＳＡ０～ＳＡ３は、そのゲートをカラム選択線ＣＳＬ０～ＣＳＬ３に接続するトランジスタＴ６Ａ０～Ｔ６Ｂ３を介して、１対の相補の入出力線ＩＯと／ＩＯに接続する。また、強制反転型センスアンプ回路ＳＡ０～ＳＡ３には、２ビットのラッチ回路２ｂ＿ＬＡＴ０～２ｂ＿ＬＡＴ３が接続され、ビット線ＢＬ０～ＢＬ３で合算された「１」書込み状態のメモリセル数の強制反転型センスアンプ回路ＳＡ０～ＳＡ３による判定結果が記憶される。
　図６Ｄは、メモリセルＣ００～Ｃ３２の内、ランダムに“１”書込みが行われ、そのチャネル半導体層７に正孔群９が蓄積されている様子を示している。図６Ｄにおいて、例えば、ワード線ＷＬ０に接続するメモリセル群Ｃ００～Ｃ３０のうち「１」書込み状態のメモリセルは、Ｃ１０であり、ワード線ＷＬ１に接続するメモリセル群Ｃ０１～Ｃ３１のうち「１」書込み状態のメモリセルは、Ｃ０１、Ｃ１１とＣ３１であり、ワード線ＷＬ２に接続するメモリセル群Ｃ０２～Ｃ３２のうち「１」書込み状態のメモリセルは、Ｃ０２とＣ１２である場合を想定する。ここで、３本のワード線ＷＬ０～ＷＬ２を同時に多重選択する。なお、多重選択する方法は、ロウデコーダ回路にアドレスラッチ回路を設ければ容易に可能である（図示せず）。この結果、ビット線ＢＬ０～ＢＬ３には、それぞれ３個のメモリセルの電流が合算される。具体的には、ビット線ＢＬ０には、Ｃ００、Ｃ０１とＣ０２が読み出され、ビット線ＢＬ１には、Ｃ１０、Ｃ１１とＣ１２が読み出され、ビット線ＢＬ２には、Ｃ２０、Ｃ２１とＣ２２が読み出され、ビット線ＢＬ３には、Ｃ３０、Ｃ３１とＣ３２が読み出される。
　図６Ｄにおいて、３組のページデータは、（Ｃ００＝０、Ｃ１０＝１、Ｃ２０＝０、Ｃ３０＝０）、（Ｃ０１＝１、Ｃ１１＝１、Ｃ２１＝０、Ｃ３１＝１）、（Ｃ０２＝１、Ｃ１２＝１、Ｃ２２＝０、Ｃ３２＝０）である。したがって、ビット線ＢＬ０～ＢＬ３には、それぞれ「１」書込み状態のメモリセル数が合算される。具体的には、ＢＬ０には２個、ＢＬ１には３個、ＢＬ２には０個、ＢＬ３には１個となる。
　そのビット線ＢＬ０～ＢＬ３の結果を強制反転型センスアンプ回路ＳＡ０～ＳＡ３で判定し、その結果は、２ビットのラッチ回路２ｂ＿ＬＡＴ０～２ｂ＿ＬＡＴ３に記憶される。この場合、２ｂ＿ＬＡＴ０＝１０（２進数）、２ｂ＿ＬＡＴ１＝１１、２ｂ＿ＬＡＴ２＝００、２ｂ＿ＬＡＴ３＝０１となる。その結果は、ＭＯＳトランジスタＴ６Ａ０～Ｔ６Ｂ３を介して、入出力線ＩＯと／ＩＯに読み出される。
　このようにワード線ＷＬ０～ＷＬ２で多重選択されるメモリセル群のページデータが、ビット線ＢＬ０～ＢＬ３で合算され、強制反転型センスアンプ回路ＳＡ０～ＳＡ３を用いて、容易に「１」書込み状態のメモリセル数の個数が判定される。このように複数組のページデータをダイナミック フラッシュ メモリ装置の外に読み出さずに、その合算データを計算することが出来る。この結果、大幅な消費電力の削減と、計算速度の著しい高速化を実現できる。したがって、ＡＩ分野において、最適なメモリ装置を提供できる。
　なお、上記のページ加算読出し動作において、メモリセル電流の飽和領域を用いて説明して来たが、ワード線ＷＬの電圧の低い線形領域のメモリセル電流を用いて、ページ加算読出し動作を行っても良い。その場合、基準電流もメモリセル電流に合わせて、制御する。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流（例えば非特許文献１４を参照）を用いて、電子・正孔対を発生させ、生成された正孔群でチャネル領域７内を満たしてもよい。
　また、本明細書及び図面の式（１）～（１２）は、現象を定性的に説明するために用いた式であり、現象がそれらの式によって限定されるものではない。
　なお、図３Ａと図３Ｂの説明において、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　また、図４Ａ及びその説明において、ページ消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。また、ページ消去動作において、選択されたページのソース線ＳＬに電圧を印加し、ビット線ＢＬはフローティング状態にしても良い。また、ページ消去動作において、選択されたページのビット線ＢＬに電圧を印加し、ソース線ＳＬはフローティング状態にしても良い。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶPLLは、例えば、１Ｖ程度の固定電圧を印加しても良い。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この第１のゲート導体層５ａを少なくとも２つのゲート導体層に分割して、プレート線ＰＬ電極として、動作させても良い。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これにより、ダイナミック フラッシュ メモリ動作を行うことができる。
　図６Ａ～図６Ｄにおいては、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルのページ加算読出し動作を説明したが、“１”と“０”相補のデータを記憶する２個の半導体母体から成る１ビットの高速ダイナミック フラッシュ メモリセルの各動作モードに関しても本発明は有効である。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ加算読出し動作により、複数組のページデータをダイナミック フラッシュ メモリ装置の外に読み出さずに、その合算データを計算することが出来る。この結果、大幅な消費電力の削減と、計算速度の著しい高速化を実現できる。すなわち、メモリ装置内で演算を行うＣＩＭ（Computation-In Memory）技術開発に対して、多大な貢献が可能である。このようにＡＩ分野において、最適なメモリ装置を提供でき、システム的な自由度が大幅に拡大し、システムの高速化が達成できる。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴４）
　図６Ａ～６Ｄにおいて、プレート線ＰＬを例えば、メモリセルＣ００～Ｃ３２のブロックで共通にしても良い。その結果、よりプロセスと回路が簡便になるだけではなく、より高速化が実現できる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　２層のゲート導体層を分離するための絶縁層
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＷＬ：　ワード線
ＦＢ：　フローティングボディ

ＣＬ11～ＣＬ33：　メモリセル
ＳＬ：　ソース線
ＢＬ1～ＢＬ3、ＢＬ：　ビット線
ＰＬ1～ＰＬ3、ＰＬ：　プレート線
ＷＬ1～ＷＬ3、ＷＬ：　ワード線

C００～C３２：　メモリセル
ＳＬ：　ソース線
ＢＬ０～ＢＬ３：　ビット線
ＰＬ０～ＰＬ２：　プレート線
ＷＬ０～ＷＬ２：　ワード線
ＳＡ０～ＳＡ３：　強制反転型センスアンプ回路
Ｔ１～Ｔ６Ｂ：　ＭＯＳトランジスタ
Ｎｂ＿ＬＡＴ：　Ｎビットのラッチ回路
２ｂ＿ＬＡＴ０～２ｂ＿ＬＡＴ３：　２ビットのラッチ回路
ＩＯ、／ＩＯ：　入出力線
ＣＳＬ、ＣＳＬ０～ＣＳＬ３：　カラム選択線

１１０：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜

Claims (7)

  1. 　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
    　前記各ページに含まれる各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
    　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
    　ページ消去動作時には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
    　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方は第１の駆動制御線と接続し、
    　前記ビット線は、スイッチ回路を介してセンスアンプ回路に接続し、
    　ページ読出し動作時には、前記ワード線で選択するメモリセル群のページデータを前記センスアンプ回路に読出し、
    　ページ加算読出し動作時には、少なくとも２本の前記ワード線が多重選択する少なくとも２個の前記ページデータは、前記ビット線で加算され、前記センスアンプ回路に読み出される、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記センスアンプ回路は、強制反転型センスアンプ回路であり、前記ビット線で加算されるメモリセル電流の和が基準電流よりも大きい場合に前記強制反転型センスアンプ回路は反転する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記ページ加算読出し動作時には、正の整数であるＮ個の前記メモリセル電流の和は、前記メモリセル電流のＮ倍よりも小さい前記基準電流により、前記強制反転型センスアンプ回路により、読み出される、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  4. 　前記基準電流は、大電流から小電流への段階的に減少させて、前記メモリセル電流の和は、前記強制反転型センスアンプ回路により、読み出される、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  5. 　前記ページ加算読出し動作時に少なくとも２本の前記ワード線が多重選択する少なくとも２個の前記ページデータは、前記ビット線で加算され、前記センスアンプ回路に読み出され、正の整数であるｎビットのラッチ回路に「１」書込み状態のメモリセル数の和が記憶される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記半導体母体の軸方向から見たときに、前記第１のゲート導体層が、前記第１のゲート絶縁層を囲んで少なくとも２つの導体層に分離している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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