WO2022230293A1 - 半導体装置 - Google Patents

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barrier layer
layer
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伸也 盛田
厚志 倉野内
直樹 栫山
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    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • the present disclosure relates to semiconductor devices.
  • High-output, high-frequency semiconductor devices include, for example, power amplifiers and RF switches (see Patent Document 1, for example).
  • a semiconductor device includes a channel layer and a barrier layer in this order on a substrate.
  • This semiconductor device further includes a gate electrode, a source electrode and a drain electrode formed on the substrate with the channel layer and the barrier layer interposed therebetween.
  • a gate electrode, a source electrode and a drain electrode extend in a first direction.
  • the channel layer or barrier layer has a plurality of non-interrupting regions formed side by side with a predetermined gap in the extending direction of the gate electrode at a position facing the gate electrode. The non-conducting region prevents current from flowing through the channel layer.
  • a semiconductor device includes a channel layer and a barrier layer in this order on a substrate.
  • the semiconductor device further includes a plurality of gate electrodes, a plurality of source electrodes and a plurality of drain electrodes formed on the substrate via the channel layer and the barrier layer.
  • Each gate electrode, each source electrode and each drain electrode extends in a first direction.
  • the plurality of source electrodes and the plurality of drain electrodes are alternately arranged in a second direction crossing the first direction.
  • the plurality of gate electrodes are arranged one by one between the source electrode and the drain electrode.
  • the channel layer or barrier layer has a plurality of non-interrupting regions formed side by side with a predetermined gap in the extending direction of the gate electrodes at positions facing the respective gate electrodes. The non-conducting region prevents current from flowing through the channel layer.
  • the channel layer or the barrier layer is formed in a position facing the gate electrode and arranged side by side with a predetermined gap in the extending direction of the gate electrode.
  • a plurality of non-connected areas are provided.
  • FIG. 1 is a diagram illustrating a planar configuration example of a semiconductor device according to a first embodiment of the present disclosure
  • FIG. 2 is a diagram showing a cross-sectional configuration example of the semiconductor device of FIG. 1 taken along line AA
  • FIG. FIG. 2 is a diagram showing a cross-sectional configuration example of the semiconductor device of FIG. 1 taken along line BB
  • 2 is a diagram showing a cross-sectional configuration example of the semiconductor device of FIG. 1 taken along line CC
  • FIG. It is a figure showing the example of the plane composition of the semiconductor device concerning a 2nd embodiment of this indication
  • 6 is a diagram showing a cross-sectional configuration example of the semiconductor device of FIG. 5 taken along line AA
  • FIG. 6 is a diagram showing a cross-sectional configuration example of the semiconductor device of FIG. 5 taken along line BB; 6 is a diagram showing a cross-sectional configuration example of the semiconductor device of FIG. 5 taken along line CC;
  • FIG. FIG. 7 is a diagram showing a modified example of the cross-sectional configuration of FIG. 6;
  • FIG. 9 is a diagram showing a modified example of the cross-sectional configuration of FIG. 8;
  • FIG. 7 is a diagram showing a modified example of the cross-sectional configuration of FIG. 6;
  • FIG. 9 is a diagram showing a modified example of the cross-sectional configuration of FIG. 8;
  • FIG. 7 is a diagram showing a modified example of the cross-sectional configuration of FIG. 6;
  • FIG. 9 is a diagram showing a modified example of the cross-sectional configuration of FIG. 6;
  • FIG. 7 is a diagram showing a modified example of the cross-sectional configuration of FIG. 6;
  • FIG. 7 is a diagram showing a
  • FIG. 9 is a diagram showing a modified example of the cross-sectional configuration of FIG. 8; It is a figure showing the example of a changed completely type of the plane structure of FIG. It is a figure showing the example of a changed completely type of the cross-sectional structure of FIG.
  • FIG. 4 is a diagram showing a modified example of the cross-sectional configuration of FIG. 3;
  • FIG. 5 is a diagram showing a modified example of the cross-sectional configuration of FIG. 4;
  • FIG. 3 is a diagram showing a modified example of the planar configuration of FIG. 2;
  • FIG. 4 is a diagram showing a modified example of the cross-sectional configuration of FIG. 3;
  • FIG. 5 is a diagram showing a modified example of the cross-sectional configuration of FIG.
  • FIG. 23 is a diagram showing a modified example of the planar configuration of FIG. 22;
  • FIG. 23 is a diagram showing a modified example of the planar configuration of FIG. 22;
  • FIG. 23 is a diagram showing a modified example of the planar configuration of FIG. 22;
  • 26 is a diagram showing an example of a high frequency module to which the semiconductor device of FIGS. 1 to 25 is applied;
  • FIG. 26 is a diagram showing an example of a wireless communication device to which the semiconductor device of FIGS. 1 to 25 is applied;
  • GaN has features such as high breakdown voltage, high temperature operation, and high saturation drift.
  • a two-dimensional electron gas (2DEG) formed in a GaN-based heterojunction is characterized by high mobility and high sheet electron density. Due to these characteristics, a high electron mobility transistor (HEMT) using a GaN-based heterojunction is capable of high-speed, high-voltage operation with low resistance. Therefore, high electron mobility transistors using GaN-based heterojunctions are expected to be applied to high-output, high-frequency semiconductor devices.
  • FETs for power amplifiers often employ a multi-finger structure in which a plurality of gates are arranged in parallel. If the total gate width is constant, the maximum temperature can be reduced by reducing the gate width per line and increasing the number of fingers to suppress the concentration of heat generation. Additionally, increasing the spacing between the fingers can further reduce the maximum temperature.
  • FIG. 1 shows a planar configuration example of a semiconductor device 1 according to the present embodiment.
  • FIG. 2 shows an example of a cross-sectional configuration of the semiconductor device 1 of FIG. 1 taken along line AA.
  • FIG. 3 shows a cross-sectional configuration example of the semiconductor device 1 of FIG. 1 taken along line BB.
  • FIG. 4 shows a cross-sectional configuration example of the semiconductor device 1 of FIG. 1 taken along line CC.
  • the semiconductor device 1 includes a high electron mobility transistor using a heterojunction of Al 1-xy Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1)/GaN.
  • the high electron mobility transistor has, for example, a multi-finger structure in which multiple gates are arranged in parallel.
  • the gate electrode 15, the source electrode 17 and the drain electrode 18 of the high electron mobility transistor extend in the first direction (horizontal direction in the plane of FIG. 1).
  • the source electrode 17 and the drain electrode 18 are arranged to face each other with the gate electrode 15 interposed therebetween in a second direction (vertical direction in the plane of FIG. 1) intersecting the first direction.
  • the gate electrode 15 has a gate operating portion in contact with the channel layer 11 via the gate insulating film 14 and the barrier layer 12 .
  • the gate operating portion controls the current flowing through the portion of the channel layer 11 immediately below the gate operating portion.
  • a plurality of impurity regions 11a are formed in the surface of the channel layer 11 on the side of the gate operating portion so as to cross the gate operating portion in the second direction (vertical direction in the plane of FIG. 1).
  • a plurality of impurity regions 11a are arranged side by side in a first direction (horizontal direction in the plane of FIG. 1) at predetermined intervals.
  • the impurity region 11a serves as an inactive region of the channel layer 11, which is made highly resistant by, for example, boron ion implantation.
  • a region of the channel layer 11 which is directly below the gate operating portion and where the impurity region 11a is not formed is an active region.
  • impurities which are non-active regions whose resistance is increased by, for example, boron ion implantation, are added to regions facing both ends of the gate electrode 15, the source electrode 17, and the drain electrode 18 in plan view.
  • a region 11b may be formed.
  • Impurity region 11b serves as an element isolation region. In the active region, a two-dimensional electron gas layer is created that serves as a channel.
  • the multi-finger structure is realized by dividing the active region (channel region) into a plurality of regions by a plurality of impurity regions 11a. Impurity regions 11a and 11b are collectively formed in the same step in the manufacturing process, for example.
  • the semiconductor device 1 includes, for example, a channel layer 11 and a barrier layer 12 in this order on a substrate 10 .
  • the semiconductor device 1 further includes, for example, an insulating layer 13 on the barrier layer 12 and having an opening (hereinafter referred to as a "gate opening") at a location where the above-described gate operating portion is formed.
  • the gate opening extends in a first direction (horizontal direction on the paper surface of FIG. 1).
  • the semiconductor device 1 further includes, for example, a gate insulating film 14 formed in contact with the barrier layer 12 exposed at the bottom of the gate opening of the barrier layer 12 .
  • the gate insulating film 14 is a conformal layer formed along the bottom and inner walls of the gate opening of the barrier layer 12 and the surface of the insulating layer 13 .
  • the semiconductor device 1 further includes, for example, a gate electrode 15 formed so as to fill the gate opening of the barrier layer 12 .
  • the gate electrode 15 extends in a first direction (horizontal direction in the plane of FIG. 1).
  • the semiconductor device 1 includes a gate electrode 15 on a substrate 10 with a channel layer 11 and a barrier layer 12 interposed therebetween.
  • a pair of openings (hereinafter referred to as openings) extending in a first direction (horizontal direction on the paper surface of FIG. 1) are provided at positions facing each other so as to sandwich the gate opening. , “source opening” and “drain opening”) are formed.
  • the channel layer 11 is exposed at the bottoms of the source and drain openings.
  • the semiconductor device 1 further includes, for example, a source electrode 17 making ohmic contact with the channel layer 11 exposed at the bottom of the source opening, and a drain electrode 18 making ohmic contact with the channel layer 11 exposed at the bottom of the drain opening. ing.
  • the source electrode 17 and the drain electrode 18 extend in a first direction (horizontal direction on the paper surface of FIG. 1).
  • the semiconductor device 1 includes a source electrode 17 and a drain electrode 18 on a substrate 10 with a channel layer 11 and a barrier layer 12 interposed therebetween.
  • the surfaces of the source electrode 17 and the drain electrode 18 are covered with the insulating layer 13 .
  • openings (hereinafter referred to as “extraction electrode openings") are formed in portions facing the source electrode 17 and in portions facing the drain electrode 18, respectively. .
  • the source electrode 17 is exposed on the bottom surface of one extraction electrode opening.
  • the drain electrode 18 is exposed at the bottom of the other extraction electrode opening.
  • the semiconductor device 1 further includes, for example, an insulating layer 16 formed in contact with the surfaces of the gate electrode 15 and the gate insulating film 14 .
  • the upper surface of the insulating layer 16 is a flat surface that is flatter than the surfaces of the gate electrode 15 and the gate insulating film 14 .
  • the insulating layer 16 is formed with openings communicating with the extraction electrode openings.
  • the semiconductor device 1 further includes, for example, lead electrode openings and lead electrodes 21 and 22 formed so as to fill the openings of the insulating layer 16 .
  • the extraction electrode 21 is in contact with the source electrode 17 .
  • the extraction electrode 22 is in contact with the drain electrode 18 .
  • the substrate 10 is made of GaN, for example. If a buffer layer that controls the lattice constant is provided between the substrate 10 and the channel layer 11, the substrate 10 may be made of Si, SiC, sapphire, or the like, for example. In this case, the buffer layer is composed of a compound semiconductor such as AlN, AlGaN, or GaN.
  • the channel layer 11 is a layer in which the channel of the high electron mobility transistor is formed.
  • An active region (channel region) in the channel layer 11 is a region in which carriers are accumulated by polarization with the barrier layer 12 .
  • the channel layer 11 is made of a compound semiconductor material in which carriers are easily accumulated by polarization with the barrier layer 12 . Examples of such compound semiconductor materials include GaN.
  • the channel layer 11 may be made of an undoped compound semiconductor material. In this case, impurity scattering of carriers in the channel layer 11 is suppressed, and carrier movement at high mobility is realized.
  • the channel layer 11 forms a two-dimensional electron gas layer that serves as a channel at the interface of the channel layer 11 in contact with the barrier layer 12 by heterojunction of the channel layer 11 and the barrier layer 12 formed of different compound semiconductor materials. .
  • the barrier layer 12 is made of a compound semiconductor material in which carriers are accumulated in the channel layer 11 by polarization with the channel layer 11 .
  • Examples of such compound semiconductor materials include Al 1-ab Ga InbN (0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1).
  • the barrier layer 12 may be made of an undoped compound semiconductor material. In this case, impurity scattering of carriers in the channel layer 11 is suppressed, and carrier movement at high mobility is realized.
  • the insulating layer 13, the gate insulating film 14, and the insulating layer 16 are made of, for example, aluminum oxide ( Al2O3 ) , silicon oxide ( SiO2 ), or silicon nitride (SiN).
  • the gate electrode 15 has, for example, a structure in which nickel (Ni) and gold (Au) are stacked in this order from the substrate 10 side.
  • the source electrode 17 and the drain electrode 18 have an ohmic contact structure with the channel layer 11. For example, titanium (Ti), aluminum (Al), nickel (Ni) and gold (Au) are stacked in this order from the substrate 10 side. It is configured.
  • the semiconductor device 1 when a predetermined voltage is applied to the gate electrode 15, a two-dimensional electron gas layer is generated in a portion of the channel layer 11 where the impurity region 11a is not formed. As a result, the portion of the channel layer 11 where the impurity region 11a is not formed becomes an active region (channel region). As a result, current flows from the drain electrode 18 to the source electrode 17 through the active region (channel region) of the channel layer 11 . Therefore, the portion of the channel layer 11 where the impurity region 11a is not formed operates as a normal HEMT.
  • the portion of the channel layer 11 where the impurity region 11a is formed becomes a non-conducting region (a non-conducting region that inhibits current from flowing through the channel layer 11) where no current flows.
  • the first direction horizontal direction in the plane of FIG. 1
  • concentration of heat generated by current is suppressed, and the maximum temperature in the channel can be lowered. Therefore, deterioration of device characteristics can be suppressed.
  • the concentration of heat generated by the current is suppressed without widening the channel width.
  • the maximum temperature inside can be reduced.
  • concentration of heat generation can be suppressed while suppressing an increase in the size of the semiconductor device 1 .
  • FIG. 5 shows a planar configuration example of the semiconductor device 2 according to the present embodiment.
  • FIG. 6 shows a cross-sectional configuration example of the semiconductor device 2 of FIG. 5 taken along line AA.
  • FIG. 7 shows a cross-sectional configuration example of the semiconductor device 2 of FIG. 5 taken along line BB.
  • FIG. 8 shows a cross-sectional configuration example of the semiconductor device 2 of FIG. 5 along line CC.
  • the semiconductor device 2 is provided with a plurality of openings 12a in the barrier layer 12 in place of the impurity regions 11a, thereby providing a plurality of non-through regions in the channel layer 11 at locations facing the gate operating portion. configuration. That is, the channel layer 11 has an opening 12a penetrating through the channel layer 11 as a non-connecting region.
  • the current density in the first direction (horizontal direction in FIG. 1) can be reduced as compared with the case where the non-connection region is not provided. As a result, concentration of heat generated by current is suppressed, and the maximum temperature in the channel can be lowered. Therefore, deterioration of device characteristics can be suppressed.
  • the concentration of heat generated by the current is suppressed without widening the channel width.
  • the maximum temperature inside can be reduced.
  • concentration of heat generation can be suppressed while suppressing an increase in the size of the semiconductor device 2 .
  • the gate electrode 15 may have a columnar branch portion 15a that penetrates the channel layer 11 through the opening 12a. good. At this time, the branch portion 15a is in contact with, for example, the substrate 10 and the channel layer 11 via the gate insulating film 14, and is insulated and separated from the substrate 10.
  • FIG. 9 shows a modified example of the cross-sectional configuration of FIG.
  • FIG. 10 shows a modified example of the cross-sectional configuration of FIG.
  • At least the branch portion 15 a of the gate electrode 15 may be made of a material having a higher thermal conductivity than the channel layer 11 . This allows heat generated in the channel to propagate to the substrate 10 via the gate electrode 15 . As a result, the heat dissipation of the semiconductor device 2 is improved, so that the maximum temperature in the channel can be lowered. Therefore, deterioration of device characteristics can be suppressed.
  • the semiconductor device 2 may further include a non-through portion 25 extending from the back surface of the substrate 10 to the opening 12a of the barrier layer 12, as shown in FIGS. good.
  • FIG. 11 shows a modified example of the cross-sectional configuration of FIG.
  • FIG. 12 shows a modified example of the cross-sectional configuration of FIG.
  • the discontinuous portion 25 is formed by, for example, an insulating layer 25b formed along the inner surface of the recess extending from the back surface of the substrate 10 to the opening 12a of the barrier layer 12, and a heat propagation portion 25a formed so as to fill the recess. It is configured.
  • the non-conducting portion 25 is a non-conducting region in which current does not always flow (a non-conducting region that inhibits the flow of current).
  • the insulating layer 25b is made of, for example, aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), or silicon nitride (SiN).
  • the heat propagation part 25a may be made of a material having a thermal conductivity higher than that of the channel layer 11, for example.
  • heat generated in the channel can be propagated to the substrate 10 via the non-connecting portion 25 .
  • the heat dissipation of the semiconductor device 2 is improved, so that the maximum temperature in the channel can be lowered. Therefore, deterioration of device characteristics can be suppressed.
  • a plurality of non-conducting regions 25 are provided in the barrier layer 12 and the channel layer 11, thereby providing a plurality of non-conducting regions in the portion of the channel layer 11 facing the gate operating portion. It has become. Even in this case, as in the case of the semiconductor device 2, the current density in the first direction (horizontal direction in FIG. 1) can be reduced compared to the case where the non-connecting region is not provided. As a result, concentration of heat generated by current is suppressed, and the maximum temperature in the channel can be lowered. Therefore, deterioration of device characteristics can be suppressed.
  • the semiconductor device 2 may further include an insulating portion 11c penetrating through the channel layer 11 from the opening 12a of the barrier layer 12, as shown in FIGS. good.
  • FIG. 13 shows a modified example of the cross-sectional configuration of FIG.
  • FIG. 14 shows a modified example of the cross-sectional configuration of FIG.
  • the insulating portion 11c is made of, for example, aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), or silicon nitride (SiN).
  • Al 2 O 3 aluminum oxide
  • SiO 2 silicon oxide
  • SiN silicon nitride
  • FIG. 15 shows a planar configuration example of the semiconductor device 1 according to this modified example.
  • FIG. 16 shows a cross-sectional configuration example of the semiconductor device 1 of FIG. 15 taken along line AA.
  • FIG. 17 shows a cross-sectional configuration example of the semiconductor device 1 of FIG. 15 taken along line BB.
  • FIG. 18 shows a cross-sectional configuration example of the semiconductor device 1 of FIG. 15 taken along line CC.
  • a trench T is formed for each impurity region 11a, and each trench T penetrates the impurity region 11a, the barrier layer 12, the insulating layer 13, and the gate insulating film.
  • An inner peripheral surface of each trench T is covered with an insulating layer 16 .
  • a metal portion 23 made of a metal material (for example, Cu, Au, etc.) having a higher thermal conductivity than the material of the channel layer 11 is inserted into each trench T. As shown in FIG. The metal part 23 is in contact with the substrate 10 exposed at the bottom surface of the trench T. As shown in FIG. The metal part 23 is further connected to the source electrode 17 or the extraction electrode 21, for example.
  • the gate electrode 15 is divided for each channel region by providing the trench T and the metal portion 23 for each impurity region 11a. That is, the gate electrode 15 is composed of a plurality of partial gate electrodes provided for each channel region. In this modification, the plurality of partial gate electrodes are connected to each other by connection wires 24 through through holes provided in the insulating layer 16 .
  • the metal portion 23 is formed to penetrate each impurity region 11 a and is in contact with the substrate 10 , the source electrode 17 or the extraction electrode 21 .
  • the heat generated in the channel region propagates to the substrate 10, the source electrode 17 or the extraction electrode 21 through each metal portion 23, and is exhausted to the outside. Therefore, the current density can be reduced in both the first direction (horizontal direction on the page of FIG. 1) and the second direction (vertical direction on the page of FIG. 1) compared to the case where the metal portion 23 is not provided. can.
  • concentration of heat generated by current is suppressed, and the maximum temperature in the channel can be lowered. Therefore, deterioration of device characteristics can be suppressed.
  • FIG. 19 shows a cross-sectional configuration example at a location corresponding to line AA in FIG.
  • FIG. 20 shows a cross-sectional configuration example at a location corresponding to line BB in FIG.
  • FIG. 21 shows a cross-sectional configuration example at a location corresponding to line CC in FIG.
  • a back barrier layer 26 is provided within the channel layer 11 .
  • the back barrier layer 26 quantum confines the two-dimensional electron gas (2DEG) formed in the channel layer 11 .
  • the back barrier layer 26 is made of AlGaN or the like, for example.
  • the thermal conductivity of the back barrier layer 26 is low. Therefore, due to the thermal resistance at the interface of the back barrier layer 26, the heat exhaust property is deteriorated. However, since a plurality of impurity regions 11a are provided in the channel layer 11, the maximum temperature can be reduced, and performance deterioration due to heat generation can be prevented.
  • FIG. 22 shows a planar configuration example of the semiconductor device 3 according to the present embodiment.
  • the semiconductor device 3 corresponds to the semiconductor devices 1 and 2 provided with a plurality of high electron mobility transistors.
  • each high electron mobility transistor has, for example, a multi-finger structure in which a plurality of gates are arranged in parallel. Furthermore, two high electron mobility transistors adjacent to each other share the source electrode 17 or the drain electrode 18 .
  • the semiconductor device 3 has, for example, a channel layer 11 and a barrier layer 12 in this order on a substrate 10 .
  • the semiconductor device 3 further includes, for example, a plurality of gate electrodes 15, a plurality of source electrodes 17 and a plurality of drain electrodes 18 on the substrate 10 with the channel layer 11 and the barrier layer 12 interposed therebetween.
  • Each gate electrode 15, each source electrode 17, and each drain electrode 18 extend in a first direction (horizontal direction on the paper surface of FIG. 22).
  • the plurality of source electrodes 17 and the plurality of drain electrodes 18 are alternately arranged in a second direction (vertical direction in the plane of FIG. 22) intersecting the first direction.
  • the plurality of gate electrodes 15 are arranged one by one between the source electrode 17 and the drain electrode 18 .
  • a plurality of impurity regions 11a are formed in parallel with predetermined gaps in the extending direction of the gate electrodes 15 at positions facing the respective gate electrodes 15 .
  • the plurality of impurity regions 11a are arranged, for example, in a matrix in plan view.
  • a plurality of regions (active regions (channel regions)) in which the impurity regions 11a are not formed are also arranged in a matrix in plan view.
  • the plurality of impurity regions 11a may be arranged alternately in both the row direction and the column direction in plan view, as shown in FIG. 23, for example.
  • the plurality of impurity regions 11a are arranged at non-positive positions with the source electrode 17 or the drain electrode 18 interposed therebetween.
  • the distance between two impurity regions 11a adjacent to each other can be increased in the second direction as compared with the third embodiment.
  • concentration of heat generated by current is suppressed, and the maximum temperature in the channel can be lowered. Therefore, deterioration of device characteristics can be suppressed.
  • the region in which the plurality of impurity regions 11a are formed is assumed to be ⁇ .
  • the plurality of impurity regions 11a are arranged in the second direction in the central portion of the region ⁇ in the extending direction (second direction) of the source electrode 17 and the drain electrode 18.
  • the width may be relatively wide in the second direction at both end portions of the region ⁇ in the second direction.
  • the width in the second direction of the impurity regions 11a provided at both end portions in the second direction of the region ⁇ is defined as L1.
  • L3 be the width in the second direction of the impurity region 11a provided in the center of the region ⁇ .
  • L2 be the width in the second direction of the impurity region 11a provided between the impurity region 11a having the width L1 and the impurity region 11a having the width L3 in the region ⁇ .
  • the widths L1, L2, and L3 satisfy the following expressions. L3>L2>L1
  • the current density in the second direction can be reduced compared to the case where all the impurity regions 11a are formed with the same size.
  • concentration of heat generated by current is suppressed, and the maximum temperature in the channel can be lowered. Therefore, deterioration of device characteristics can be suppressed.
  • the plurality of impurity regions 11a are formed in the channel layer 11 not only directly under the gate electrode 15 but also directly under the drain electrode 18 or the source electrode 17. may also be formed.
  • the plurality of high electron mobility transistors provided in the central portion in the second direction may share one impurity region 11a.
  • the current density can be reduced in both the first direction and the second direction as compared with the case where all the impurity regions 11a are formed only directly under the gate electrode 15. FIG. As a result, concentration of heat generated by current is suppressed, and the maximum temperature in the channel can be lowered. Therefore, deterioration of device characteristics can be suppressed.
  • the high frequency module 4 includes, for example, an edge antenna 42, a driver 43, a phase adjustment circuit 44, a switch 41, a low noise amplifier 45, a bandpass filter 46, and a power amplifier 47.
  • the high-frequency module 4 is an antenna in which an edge antenna 42 formed in an array and front-end components such as a switch 41, a low-noise amplifier 45, a band-pass filter 46, and a power amplifier 47 are integrally mounted as one module. It is an integrated module. Such a high frequency module 4 can be used, for example, as a communication transceiver.
  • the transistors constituting the switch 41, the low-noise amplifier 45, the power amplifier 47, and the like provided in the high-frequency module 4 are designed to increase the gain for high frequencies. , 2,3.
  • FIG. 27 illustrates an example of a wireless communication device.
  • This wireless communication device is, for example, a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication device includes, for example, an antenna ANT, an antenna switch circuit 5, a high power amplifier HPA, a radio frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a baseband section BB, an audio output section MIC, and a data output section. It includes a DT and an interface unit I/F (eg, wireless LAN (W-LAN; Wireless Local Area Network), Bluetooth (registered trademark), etc.).
  • the antenna switch circuit 5 includes a high electron mobility transistor provided in the semiconductor device 1 according to one embodiment of the present disclosure and its modification.
  • the high frequency integrated circuit RFIC and the baseband section BB are connected by an interface section I/F.
  • the transmission signal output from the baseband unit BB is transmitted through the high frequency integrated circuit RFIC and the high power amplifier. It is output to the antenna ANT via the HPA and the antenna switch circuit 5 .
  • the received signal When receiving, that is, when inputting the signal received by the antenna ANT to the receiving system of the wireless communication device, the received signal is input to the baseband unit BB via the antenna switch circuit 5 and the high frequency integrated circuit RFIC.
  • the signal processed by the baseband unit BB is output from output units such as the audio output unit MIC, the data output unit DT, and the interface unit I/F.
  • the present disclosure can have the following configurations.
  • a channel layer and a barrier layer are provided in this order on a substrate, and a gate electrode, a source electrode and a drain electrode are formed on the substrate via the channel layer and the barrier layer and extend in a first direction,
  • the channel layer or the barrier layer comprises a plurality of barrier layers which are arranged in the extending direction of the gate electrode at a position facing the gate electrode with a predetermined gap interposed therebetween and which inhibit current from flowing through the channel layer.
  • the semiconductor device according to (1), wherein the non-through region is formed by ion implantation into the channel layer.
  • the channel layer has an isolation region in a region facing both ends of the gate electrode, the source electrode, and the drain electrode in a plan view of the channel layer;
  • the semiconductor device according to (2) wherein the non-through region and the element isolation region are collectively formed in the same process in a manufacturing process.
  • the semiconductor device according to (2) or (3) further comprising a metal portion penetrating through the non-passing region and the barrier layer and connected to the source electrode.
  • the barrier layer has the non-interruption region;
  • the semiconductor device according to (1), wherein the barrier layer has an opening penetrating through the barrier layer as the non-passing region.
  • (6) The semiconductor device according to (5), wherein the gate electrode has a branch portion penetrating the channel layer through the opening.
  • the channel layer or the barrier layer inhibits the current from flowing through the channel layers formed side by side with a predetermined gap in the extending direction of the gate electrodes at positions facing the respective gate electrodes.
  • a semiconductor device having a plurality of discontinuous regions.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本開示の一側面に係る半導体装置は、基板上にチャネル層およびバリア層をこの順に備える。この半導体装置は、さらに、チャネル層およびバリア層を介して基板上に形成されたゲート電極、ソース電極およびドレイン電極を備える。ゲート電極、ソース電極およびドレイン電極は、第１の方向に延在する。チャネル層またはバリア層は、ゲート電極と対向する位置に、ゲート電極の延在方向に所定の間隙を介して並んで形成された複数の不通領域を有する。不通領域は、チャネル層に電流が流れるのを阻害する。

Description

半導体装置
　本開示は、半導体装置に関する。
　第５世代移動体通信システム（５Ｇ）においては、ミリ波帯域の信号の使用が想定される。空間減衰の大きなミリ波帯域では、高いパワーの出力が必要となり、高出力、高周波の半導体デバイスが必要となる。高出力、高周波の半導体デバイスとしては、例えば、パワーアンプや、ＲＦスイッチが挙げられる（例えば、特許文献１参照）。
特開２０１７－１６２９５８号公報
　ところで、高出力、高周波の半導体デバイスでは、ジュール熱による発熱が問題となる。チャネルの温度が上昇することで、チャネルや周辺配線の電気抵抗が増大し、デバイス特性が劣化する。特に、チャネルが密集している場合には、発熱の集中を抑制することが最大温度の低下につながる。従って、発熱の集中を抑制することの可能な半導体装置を提供することが望ましい。
　本開示の第１の側面に係る半導体装置は、基板上にチャネル層およびバリア層をこの順に備える。この半導体装置は、さらに、チャネル層およびバリア層を介して基板上に形成されたゲート電極、ソース電極およびドレイン電極を備える。ゲート電極、ソース電極およびドレイン電極は、第１の方向に延在する。チャネル層またはバリア層は、ゲート電極と対向する位置に、ゲート電極の延在方向に所定の間隙を介して並んで形成された複数の不通領域を有する。不通領域は、チャネル層に電流が流れるのを阻害する。
　本開示の第２の側面に係る半導体装置は、基板上にチャネル層およびバリア層をこの順に備える。この半導体装置は、さらに、チャネル層およびバリア層を介して基板上に形成された複数のゲート電極、複数のソース電極および複数のドレイン電極を備える。各ゲート電極、各ソース電極および各ドレイン電極は、第１の方向に延在する。複数のソース電極および複数のドレイン電極は、第１の方向と交差する第２の方向に交互に配置されている。複数のゲート電極は、ソース電極とドレイン電極との間に１本ずつ配置されている。チャネル層またはバリア層は、各ゲート電極と対向する位置に、ゲート電極の延在方向に所定の間隙を介して並んで形成された複数の不通領域を有する。不通領域は、チャネル層に電流が流れるのを阻害する。
　本開示の第１の側面および第２の側面に係る半導体装置では、チャネル層またはバリア層のうち、ゲート電極と対向する位置に、ゲート電極の延在方向に所定の間隙を介して並んで形成された複数の不通領域が設けられている。これにより、不通領域を設けなかった場合と比べて、ゲート電極の延在方向における電流密度を減らすことができる。
本開示の第１の実施形態に係る半導体装置の平面構成例を表す図である。 図１の半導体装置のＡ－Ａ線での断面構成例を表す図である。 図１の半導体装置のＢ－Ｂ線での断面構成例を表す図である。 図１の半導体装置のＣ－Ｃ線での断面構成例を表す図である。 本開示の第２の実施形態に係る半導体装置の平面構成例を表す図である。 図５の半導体装置のＡ－Ａ線での断面構成例を表す図である。 図５の半導体装置のＢ－Ｂ線での断面構成例を表す図である。 図５の半導体装置のＣ－Ｃ線での断面構成例を表す図である。 図６の断面構成の一変形例を表す図である。 図８の断面構成の一変形例を表す図である。 図６の断面構成の一変形例を表す図である。 図８の断面構成の一変形例を表す図である。 図６の断面構成の一変形例を表す図である。 図８の断面構成の一変形例を表す図である。 図１の平面構成の一変形例を表す図である。 図２の断面構成の一変形例を表す図である。 図３の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図２の平面構成の一変形例を表す図である。 図３の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 本開示の第３の実施形態に係る半導体装置の平面構成例を表す図である。 図２２の平面構成の一変形例を表す図である。 図２２の平面構成の一変形例を表す図である。 図２２の平面構成の一変形例を表す図である。 図１～図２５の半導体装置が適用された高周波モジュールの一例を表す図である。 図１～図２５の半導体装置が適用された無線通信装置の一例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比などについても、それらに限定されるものではない。なお、説明は、以下の順序で行う。

　　１．背景
　　２．第１の実施の形態（半導体装置）…図１～図４
　　３．第２の実施の形態（半導体装置）…図５～図８
　　４．第２の実施の形態の変形例（半導体装置）…図９～図１４
　　５．第１の実施の形態の変形例（半導体装置）…図１５～図２１
　　６．第３の実施の形態（半導体装置）…図２２
　　７．第３の実施の形態の変形例（半導体装置）…図２３～図２５
　　８．適用例（高周波モジュール、無線通信装置）…図２６，図２７
＜１．背景＞
　第５世代移動体通信システム（５Ｇ）においては、ミリ波帯域の信号の使用が想定される。空間減衰の大きなミリ波帯域では、高いパワーの出力が必要となり、高出力、高周波の半導体デバイスが必要となる。高出力、高周波の半導体デバイスとしては、例えば、パワーアンプや、ＲＦスイッチが挙げられる。
　ＧａＮは、絶縁破壊電圧が高く、高温動作が可能で、飽和ドリフトが高いなどの特徴を有している。ＧａＮ系ヘテロ接合に形成される二次元電子ガス（２ＤＥＧ）は、移動度が高く、シート電子密度が高いという特徴を有している。これらの特徴により、ＧａＮ系ヘテロ接合を用いた高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）では、低抵抗で高速・高耐圧動作が可能である。そのため、ＧａＮ系ヘテロ接合を用いた高電子移動度トランジスタは、高出力、高周波の半導体デバイスへの適用が期待されている。
　ところで、パワーアンプには、チャネルに大きな電流が流れるため、ジュール熱による発熱が問題となる。チャネルの温度が上昇することで、チャネルや周辺配線の電気抵抗が増大し、パワーアンプの特性が劣化する。チャネルの温度上昇を抑制する方法として、デバイス外への排熱を促進させることが考えられる。しかし、ＧａＮ系ＨＥＭＴの利用が期待される携帯端末においては、サイズの制約が大きく、十分な排熱機構を設けるのが困難である。
　チャネルの温度上昇を抑制する他の方法として、チャネルの密集度を低下させることも有効である。パワーアンプ用のＦＥＴには、多くの場合、複数のゲートを並列させるマルチフィンガー構造が採用される。トータルのゲート幅が一定の場合、一本当たりのゲート幅を小さくし、フィンガー数を増やすことで発熱の集中を抑制し、最大温度を低減できる。加えて、フィンガー間の間隔を広げることで、さらに最大温度を低減できる。
　一方で、フィンガー数を増やし、フィンガー間隔を広げることはデバイス面積の増大につながる。フィンガー数を増やす場合、チャネルに付随する配線面積も増大するので、トータルのゲート長が同じでもフィンガー数を増やした方が、デバイス面積が大きくなる。また、縦横のアスペクトが大きくなるので、ＩＣ中のレイアウトの自由度も低下する。そこで、以下では、マルチフィンガー構造の半導体装置において、サイズの増大を抑えつつ、発熱の集中を抑制することの可能な半導体装置、ならびにそのような半導体装置を備えた半導体モジュールおよび電子機器の実施形態について説明する。
＜２．第１の実施の形態＞
[構成]
　次に、本開示の第１の実施の形態に係る半導体装置１について説明する。図１は、本実施の形態に係る半導体装置１の平面構成例を表したものである。図２は、図１の半導体装置１のＡ－Ａ線での断面構成例を表したものである。図３は、図１の半導体装置１のＢ－Ｂ線での断面構成例を表したものである。図４は、図１の半導体装置１のＣ－Ｃ線での断面構成例を表したものである。
　半導体装置１は、Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１，０≦ｙ＜１）／ＧａＮのヘテロ接合を用いた高電子移動度トランジスタを備えている。半導体装置１において、高電子移動度トランジスタは、例えば、複数のゲートを並列させるマルチフィンガー構造を備えている。例えば、高電子移動度トランジスタのゲート電極１５、ソース電極１７およびドレイン電極１８が第１の方向（図１の紙面における左右方向）に延在している。さらに、例えば、ソース電極１７およびドレイン電極１８がゲート電極１５を介して、第１の方向と交差する第２の方向（図１の紙面における上下方向）において互いに対向するように配置されている。
　ゲート電極１５は、ゲート絶縁膜１４およびバリア層１２を介してチャネル層１１に接するゲート動作部を有している。このゲート動作部は、ゲート電極１５に所定の電圧が印可されることにより、チャネル層１１のうち、ゲート動作部の直下の部分に流れる電流を制御する。チャネル層１１のうち、ゲート動作部側の表面には、ゲート動作部を第２の方向（図１の紙面における上下方向）において横断するように複数の不純物領域１１ａが形成されている。複数の不純物領域１１ａは、所定の間隔で第１の方向（図１の紙面における左右方向）に並んで配置されている。不純物領域１１ａは、例えば、チャネル層１１に対して、ボロンのイオン注入などにより高抵抗化された非活性領域となっている。チャネル層１１のうち、ゲート動作部の直下の部分であって、かつ、不純物領域１１ａの形成されていない領域は、アクティブ領域となっている。なお、チャネル層１１のうち、平面視において、ゲート電極１５、ソース電極１７およびドレイン電極１８の両端部と対向する領域に、例えばボロンのイオン注入などにより高抵抗化された非活性領域である不純物領域１１ｂが形成されていてもよい。不純物領域１１ｂは、素子分離領域としての役割を有する。アクティブ領域では、チャネルとなる二次元電子ガス層が生成される。一方、非活性領域である不純物領域１１ａ，１１ｂでは、二次元電子ガス層が生成されない。このように、本実施の形態では、アクティブ領域（チャネル領域）が複数の不純物領域１１ａによって複数の領域に分断されることにより、マルチフィンガー構造が実現されている。不純物領域１１ａ，１１ｂは、例えば、製造過程において、同一行程で一括して形成される。
　半導体装置１は、例えば、基板１０上に、チャネル層１１およびバリア層１２をこの順に備えている。半導体装置１は、さらに、例えば、バリア層１２上に、上述のゲート動作部が形成される箇所に開口部（以下、「ゲート開口部」と称する。）を有する絶縁層１３を備えている。ゲート開口部は、第１の方向（図１の紙面における左右方向）に延在している。半導体装置１は、さらに、例えば、バリア層１２のゲート開口部の底面に露出するバリア層１２に接するように形成されたゲート絶縁膜１４を備えている。ゲート絶縁膜１４は、バリア層１２のゲート開口部の底面および内壁、ならびに、絶縁層１３の表面に倣って形成されたコンフォーマル層となっている。半導体装置１は、さらに、例えば、バリア層１２のゲート開口部を埋め込むようにして形成されたゲート電極１５を備えている。ゲート電極１５は、第１の方向（図１の紙面における左右方向）に延在している。半導体装置１は、チャネル層１１およびバリア層１２を介して基板１０上にゲート電極１５を備えている。
　バリア層１２には、ゲート開口部の他に、ゲート開口部を挟み込むようにして互いに対向する位置に、第１の方向（図１の紙面における左右方向）に延在する一対の開口部（以下、「ソース開口部」「ドレイン開口部」）が形成されている。ソース開口部およびドレイン開口部の底面には、チャネル層１１が露出している。
　半導体装置１は、例えば、さらに、ソース開口部の底面に露出するチャネル層１１にオーミック接合するソース電極１７と、ドレイン開口部の底面に露出するチャネル層１１にオーミック接合するドレイン電極１８とを備えている。ソース電極１７およびドレイン電極１８は、第１の方向（図１の紙面における左右方向）に延在している。半導体装置１は、チャネル層１１およびバリア層１２を介して基板１０上にソース電極１７およびドレイン電極１８を備えている。
　ソース電極１７およびドレイン電極１８の表面は、絶縁層１３によって覆われている。絶縁層１３およびゲート絶縁膜１４のうち、ソース電極１７と対向する箇所と、ドレイン電極１８と対向する箇所には、それぞれ、開口部（以下、「引出電極用開口部」）が形成されている。一方の引出電極用開口部の底面には、ソース電極１７が露出している。他方の引出電極用開口部の底面には、ドレイン電極１８が露出している。半導体装置１は、例えば、さらに、ゲート電極１５およびゲート絶縁膜１４の表面に接して形成された絶縁層１６を備えている。絶縁層１６の上面は、ゲート電極１５およびゲート絶縁膜１４の表面と比べて平坦化された平坦面となっている。絶縁層１６には、引出電極用開口部に連通する開口部が形成されている。半導体装置１は、例えば、さらに、引出電極用開口部、および絶縁層１６の開口部を埋め込むようにして形成された引出電極２１，２２を備えている。引出電極２１はソース電極１７に接している。引出電極２２はドレイン電極１８に接している。
　基板１０は、例えば、ＧａＮで構成されている。基板１０とチャネル層１１との間に、格子定数を制御するバッファ層が設けられている場合には、基板１０は、例えば、Ｓｉ、ＳｉＣ、サファイアなどで構成されていてもよい。この場合、バッファ層は、例えば、ＡｌＮ、ＡｌＧａＮ、ＧａＮなどの化合物半導体により構成されている。
　チャネル層１１は、高電子移動度トランジスタのチャネルが形成される層である。チャネル層１１におけるアクティブ領域（チャネル領域）は、バリア層１２との分極によりキャリアが蓄積される領域である。チャネル層１１は、バリア層１２との分極によりキャリアが蓄積されやすい化合物半導体材料で形成されている。そのような化合物半導体材料としては、例えば、ＧａＮが挙げられる。チャネル層１１は、アンドープの化合物半導体材料で形成されていてもよい。このようにした場合には、チャネル層１１におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。チャネル層１１は、異なる化合物半導体材料によって形成されるチャネル層１１およびバリア層１２がヘテロ接合されることで、バリア層１２と接するチャネル層１１の界面にチャネルとなる二次元電子ガス層を形成する。
　バリア層１２は、チャネル層１１との分極によりチャネル層１１内にキャリアが蓄積される化合物半導体材料で形成されている。そのような化合物半導体材料としては、例えば、Ａｌ１－ａ－ｂＧａａＩｎｂＮ（０≦ａ＜１，０≦ｂ＜１）が挙げられる。バリア層１２は、アンドープの化合物半導体材料で形成されていてもよい。このようにした場合には、チャネル層１１におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。
　絶縁層１３、ゲート絶縁膜１４および絶縁層１６は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）によって構成されている。ゲート電極１５は、例えば、基板１０側からニッケル（Ｎｉ）および金（Ａｕ）をこの順に積層した構成となっている。ソース電極１７およびドレイン電極１８は、チャネル層１１にオーミック接合する構成としては、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）および金（Ａｕ）を基板１０側からこの順に積層した構成となっている。
[効果]
　次に、半導体装置１における効果について説明する。
　半導体装置１では、ゲート電極１５に所定の電圧が印可されると、チャネル層１１のうち、不純物領域１１ａの形成されていない箇所に二次元電子ガス層が生成される。これにより、チャネル層１１のうち、不純物領域１１ａの形成されていない箇所がアクティブ領域（チャネル領域）となる。その結果、チャネル層１１のアクティブ領域（チャネル領域）を介して、ドレイン電極１８からソース電極１７に電流が流れる。従って、チャネル層１１のうち、不純物領域１１ａの形成されていない箇所は、通常のＨＥＭＴとして動作する。
　一方、チャネル層１１のうち、不純物領域１１ａの形成されている箇所は、常に電流の流れない不通領域（チャネル層１１に電流が流れるのを阻害する不通領域）となる。このように、チャネル層１１のうち、ゲート動作部と対向する箇所に、不通領域を形成することで、不通領域を設けなかった場合と比べて、第１の方向（図１の紙面における左右方向）における電流密度を減らすことができる。その結果、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
　また、本実施の形態では、チャネル層１１のうち、ゲート動作部と対向する箇所に、不通領域を形成することで、チャネル幅を広くしなくても、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。これにより、半導体装置１のサイズの増大を抑えつつ、発熱の集中を抑制することができる。
＜３．第２の実施の形態＞
　次に、第２の実施の形態に係る半導体装置２について説明する。図５は、本実施の形態に係る半導体装置２の平面構成例を表したものである。図６は、図５の半導体装置２のＡ－Ａ線での断面構成例を表したものである。図７は、図５の半導体装置２のＢ－Ｂ線での断面構成例を表したものである。図８は、図５の半導体装置２のＣ－Ｃ線での断面構成例を表したものである。
　半導体装置２は、半導体装置１において、不純物領域１１ａの代わりに、バリア層１２に複数の開口１２ａを設けることで、チャネル層１１のうち、ゲート動作部と対向する箇所に複数の不通領域を設けた構成となっている。つまり、チャネル層１１は、不通領域として、当該チャネル層１１を貫通する開口１２ａを有する。このようにした場合であっても、半導体装置１と同様に、不通領域を設けなかった場合と比べて、第１の方向（図１の紙面における左右方向）における電流密度を減らすことができる。その結果、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
　また、本実施の形態では、チャネル層１１のうち、ゲート動作部と対向する箇所に、不通領域を形成することで、チャネル幅を広くしなくても、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。これにより、半導体装置２のサイズの増大を抑えつつ、発熱の集中を抑制することができる。
＜４．第２の実施の形態の変形例＞
　次に、本開示の第２の実施の形態に係る半導体装置２の変形例について説明する。
［変形例２－１］
　上記第２の実施の形態において、例えば、図９、図１０に示したように、ゲート電極１５は、開口１２ａを介してチャネル層１１を貫通する柱状の分枝部１５ａを有していてもよい。このとき、分枝部１５ａは、例えば、ゲート絶縁膜１４を介して基板１０やチャネル層１１と接しており、基板１０とは絶縁分離されている。図９は、図６の断面構成の一変形例を表したものである。図１０は、図８の断面構成の一変形例を表したものである。
　ゲート電極１５のうち、少なくとも分枝部１５ａは、チャネル層１１の熱伝導率よりも高い熱伝導率の材料で構成されていてもよい。これにより、チャネルで発生した熱を、ゲート電極１５を介して基板１０に伝搬させることが可能となる。その結果、半導体装置２の放熱性が向上するので、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
［変形例２－２］
　上記第２の実施の形態において、半導体装置２が、例えば、図１１、図１２に示したように、基板１０の裏面から、バリア層１２の開口１２ａに達する不通部２５を更に備えていてもよい。図１１は、図６の断面構成の一変形例を表したものである。図１２は、図８の断面構成の一変形例を表したものである。
　不通部２５は、例えば、基板１０の裏面から、バリア層１２の開口１２ａに達する凹部の内面に沿って形成された絶縁層２５ｂと、凹部を埋め込むようにして形成された熱伝搬部２５ａとにより構成されている。不通部２５は、常に電流の流れない不通領域（電流が流れるのを阻害する不通領域）となっている。絶縁層２５ｂは、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）によって構成されている。熱伝搬部２５ａは、例えば、チャネル層１１の熱伝導率よりも高い熱伝導率の材料によって構成されていてもよい。これにより、チャネルで発生した熱を、不通部２５を介して基板１０に伝搬させることが可能となる。その結果、半導体装置２の放熱性が向上するので、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
　また、不純物領域１１ａの代わりに、バリア層１２およびチャネル層１１内に複数の不通部２５を設けることで、チャネル層１１のうち、ゲート動作部と対向する箇所に複数の不通領域を設けた構成となっている。このようにした場合であっても、半導体装置２と同様に、不通領域を設けなかった場合と比べて、第１の方向（図１の紙面における左右方向）における電流密度を減らすことができる。その結果、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
［変形例２－３］
　上記第２の実施の形態において、半導体装置２が、例えば、図１３、図１４に示したように、バリア層１２の開口１２ａから、チャネル層１１を貫通する絶縁部１１ｃを更に備えていてもよい。図１３は、図６の断面構成の一変形例を表したものである。図１４は、図８の断面構成の一変形例を表したものである。
　絶縁部１１ｃは、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）によって構成されている。不純物領域１１ａの代わりに、バリア層１２およびチャネル層１１内に複数の絶縁部１１ｃを設けることで、チャネル層１１のうち、ゲート動作部と対向する箇所に複数の不通領域（電流が流れるのを阻害する不通領域）を設けた構成となっている。このようにした場合であっても、半導体装置２と同様に、不通領域を設けなかった場合と比べて、第１の方向（図１の紙面における左右方向）における電流密度を減らすことができる。その結果、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
＜５．第１の実施の形態の変形例＞
　次に、第１の実施の形態の変形例について説明する。
　図１５は、本変形例に係る半導体装置１の平面構成例を表したものである。図１６は、図１５の半導体装置１のＡ－Ａ線での断面構成例を表したものである。図１７は、図１５の半導体装置１のＢ－Ｂ線での断面構成例を表したものである。図１８は、図１５の半導体装置１のＣ－Ｃ線での断面構成例を表したものである。
　本変形例では、各不純物領域１１ａに対してトレンチＴが形成されており、各トレンチＴが不純物領域１１ａ、バリア層１２、絶縁層１３およびゲート絶縁膜を貫通している。各トレンチＴの内周面は絶縁層１６で覆われている。各トレンチＴには、チャネル層１１の材料よりも熱伝導率の高い金属材料（例えば、Ｃｕ、Ａｕ等）で形成された金属部２３が挿通されている。金属部２３は、トレンチＴの底面に露出している基板１０に接している。金属部２３は、さらに、例えば、ソース電極１７または引出電極２１に接続されている。
　本変形例では、各不純物領域１１ａに対してトレンチＴおよび金属部２３を設けたことにより、ゲート電極１５がチャネル領域ごとに分割されている。つまり、ゲート電極１５は、チャネル領域ごとに１つずつ設けられた複数の部分ゲート電極により構成されている。本変形例では、複数の部分ゲート電極は、絶縁層１６に設けた貫通孔を介して接続配線２４によって互いに接続されている。
　このように、本変形例では、各不純物領域１１ａに対して金属部２３が貫通し形成されており、さらに、基板１０や、ソース電極１７もしくは引出電極２１に接している。これにより、チャネル領域で発生した熱が、各金属部２３を介して、基板１０や、ソース電極１７もしくは引出電極２１に伝搬し、外部に排出される。そのため、金属部２３を設けなかった場合と比べて、第１の方向（図１の紙面における左右方向）および第２の方向（図１の紙面における上下方向）の双方における電流密度を減らすことができる。その結果、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
　図１９、図２０、図２１は、本変形例に係る半導体装置１の断面構成例を表したものである。図１９は、図１のＡ－Ａ線に対応する箇所での断面構成例を表したものである。図２０は、図１のＢ－Ｂ線に対応する箇所での断面構成例を表したものである。図２１は、図１のＣ－Ｃ線に対応する箇所での断面構成例を表したものである。
　本変形例では、チャネル層１１内にバックバリア層２６が設けられている。バックバリア層２６は、チャネル層１１に形成された二次元電子ガス（２ＤＥＧ）に対して量子閉じ込めを行う。バックバリア層２６は、例えば、ＡｌＧａＮ等により構成される。バックバリア層２６の熱伝導率は低い。そのため、バックバリア層２６の界面での熱抵抗によって、排熱性が悪化する。しかし、チャネル層１１に複数の不純物領域１１ａが設けられているので、最大温度を低減することができ、発熱による性能劣化を防ぐことができる。
＜６．第３の実施の形態＞
　次に、本開示の第３の実施の形態に係る半導体装置３について説明する。図２２は、本実施の形態に係る半導体装置３の平面構成例を表したものである。
　半導体装置３は、半導体装置１，２において、複数の高電子移動度トランジスタを設けたものに相当する。半導体装置３において、各高電子移動度トランジスタは、例えば、複数のゲートを並列させるマルチフィンガー構造を備えている。さらに、互いに隣接する２つの高電子移動度トランジスタにおいて、ソース電極１７もしくはドレイン電極１８が共通化されている。
　半導体装置３は、例えば、基板１０上に、チャネル層１１およびバリア層１２をこの順に備えている。半導体装置３は、さらに、例えば、チャネル層１１およびバリア層１２を介して基板１０上に複数のゲート電極１５、複数のソース電極１７および複数のドレイン電極１８を備えている。各ゲート電極１５、各ソース電極１７および各ドレイン電極１８は、第１の方向（図２２の紙面における左右方向）に延在している。複数のソース電極１７および複数のドレイン電極１８は、第１の方向と交差する第２の方向（図２２の紙面における上下方向）に交互に配置されている。複数のゲート電極１５は、ソース電極１７とドレイン電極１８との間に１本ずつ配置されている。
　本実施の形態では、各ゲート電極１５と対向する位置に、ゲート電極１５の延在方向に所定の間隙を介して並んで形成された複数の不純物領域１１ａが設けられている。複数の不純物領域１１ａは、例えば、平面視において行列状に配置されている。さらに、チャネル層１１のうち、不純物領域１１ａの形成されていない複数の領域（アクティブ領域（チャネル領域））も平面視において行列状に配置されている。これにより、チャネル層１１のうち、ゲート動作部と対向する箇所に、不通領域（不純物領域１１ａ）を形成することで、不通領域（不純物領域１１ａ）を設けなかった場合と比べて、第１の方向および第２の方向の双方における電流密度を減らすことができる。その結果、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
＜７．第３の実施の形態の変形例＞
　次に、本開示の第３の実施の形態に係る半導体装置３の変形例について説明する。
［変形例３－１］
　上記第３の実施の形態において、複数の不純物領域１１ａが、例えば、図２３に示したように、平面視において行方向および列方向の双方において互い違いに配置されていてもよい。このとき、複数の不純物領域１１ａは、ソース電極１７もしくはドレイン電極１８を介して非正対となる位置に配置されている。このようにした場合には、上記第３の実施の形態と比べて、第２の方向において、互いに隣接する２つの不純物領域１１ａの距離を広げることができる。これにより、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
［変形例３－２］
　上記第３の実施の形態において、複数の不純物領域１１ａが形成された領域をαとする。複数の不純物領域１１ａは、例えば、図２４に示したように、領域αのうち、ソース電極１７およびドレイン電極１８の延在方向（第２の方向）の中央部分において、第２の方向において相対的に幅広に形成され、領域αのうち、第２の方向の両端部において、第２の方向において相対的に幅狭に形成されていてもよい。このとき、領域αの、第２の方向の両端部に設けられた不純物領域１１ａの、第２の方向の幅をＬ１とする。また、領域αの中央に設けられた不純物領域１１ａの、第２の方向の幅をＬ３とする。また、領域αのうち、幅Ｌ１の不純物領域１１ａと幅Ｌ３の不純物領域１１ａとの間に設けられた不純物領域１１ａの、第２の方向の幅をＬ２とする。このとき、幅Ｌ１，Ｌ２，Ｌ３は以下の式を満たす。
Ｌ３＞Ｌ２＞Ｌ１
　このようにした場合には、全ての不純物領域１１ａを等しい大きさで形成した場合と比べて、第２の方向における電流密度を減らすことができる。その結果、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
［変形例３－３］
　上記変形例３－３において、第２の方向の中央部分において、複数の不純物領域１１ａがチャネル層１１のうち、ゲート電極１５の直下だけでなく、ドレイン電極１８もしくはソース電極１７の直下の部分にも形成されていてもよい。このとき、第２の方向の中央部分に設けられた複数の高電子移動度トランジスタは、１つの不純物領域１１ａを互いに共有していてもよい。このようにした場合には、全ての不純物領域１１ａをゲート電極１５の直下だけに形成した場合と比べて、第１の方向および第２の方向の双方における電流密度を減らすことができる。その結果、電流による発熱の集中が抑制され、チャネル中の最大温度を低下させることができる。従って、デバイス特性の劣化を抑制することができる。
　＜８．適用例＞
［適用例１］
　次に、図２６を参照して、本開示の各実施形態およびその変形例に係る半導体装置１、２，３が適用される高周波モジュール４について説明する。図２６は、高周波モジュール４の斜視図である。
　高周波モジュール４は、例えば、エッジアンテナ４２と、ドライバ４３と、位相調整回路４４と、スイッチ４１と、低ノイズアンプ４５と、バンドパスフィルタ４６と、パワーアンプ４７とを備えている。
　高周波モジュール４は、アレイ状に形成されたエッジアンテナ４２と、スイッチ４１、低ノイズアンプ４５、バンドパスフィルタ４６およびパワーアンプ４７等のフロントエンド部品とが１つのモジュールとして一体化して実装されたアンテナ一体型モジュールである。このような高周波モジュール４は、例えば、通信向けトランシーバとして用いられ得る。高周波モジュール４に備えられるスイッチ４１、低ノイズアンプ４５およびパワーアンプ４７等を構成するトランジスタは、高周波に対する利得を高くするために、例えば、本開示の各実施形態およびその変形例に係る半導体装置１、２，３に設けられた高電子移動度トランジスタで構成され得る。
［適用例２］
　図２７は、無線通信装置の一例を表したものである。この無線通信装置は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置は、例えば、アンテナＡＮＴと、アンテナスイッチ回路５と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ－ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを備えている。アンテナスイッチ回路５は、本開示の一実施形態およびその変形例に係る半導体装置１に設けられた高電子移動度トランジスタを含んで構成されている。高周波集積回路ＲＦＩＣとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。
　無線通信装置では、送信時、すなわち、無線通信装置の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびアンテナスイッチ回路５を介してアンテナＡＮＴへと出力される。
　受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路５および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
　以上、実施の形態、変形例および適用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　基板上にチャネル層およびバリア層をこの順に備えるとともに、前記チャネル層および前記バリア層を介して前記基板上に形成され、第１の方向に延在するゲート電極、ソース電極およびドレイン電極を備え、
　前記チャネル層または前記バリア層は、前記ゲート電極と対向する位置に、前記ゲート電極の延在方向に所定の間隙を介して並んで形成された、前記チャネル層に電流が流れるのを阻害する複数の不通領域を有する
　半導体装置。
（２）
　前記チャネル層が前記不通領域を有し、
　前記不通領域は、前記チャネル層に対するイオン注入によって形成されたものである
　（１）に記載の半導体装置。
（３）
　前記チャネル層は、当該チャネル層のうち、平面視において、前記ゲート電極、前記ソース電極および前記ドレイン電極の両端部と対向する領域に素子分離領域を有し、
　前記不通領域および前記素子分離領域は、製造過程において、同一行程で一括して形成されたものである
　（２）に記載の半導体装置。
（４）
　前記不通領域および前記バリア層を貫通し、前記ソース電極に接続された金属部を更に備えた
　（２）または（３）に記載の半導体装置。
（５）
　前記バリア層が前記不通領域を有し、
　前記バリア層は、前記不通領域として、当該バリア層を貫通する開口を有する
　（１）に記載の半導体装置。
（６）
　前記ゲート電極は、前記開口を介して前記チャネル層を貫通する分枝部を有する
　（５）に記載の半導体装置。
（７）
　前記分枝部は、前記チャネル層の熱伝導率よりも高い熱伝導率の材料で構成された
　（６）に記載の半導体装置。
（８）
　前記基板の裏面から前記開口に達し、前記チャネル層に電流が流れるのを阻害する不通部を更に備えた
　（５）に記載の半導体装置。
（９）
　前記不通部は、前記チャネル層の熱伝導率よりも高い熱伝導率の材料で構成された熱伝搬部を有する
　（８）に記載の半導体装置。
（１０）
　前記チャネル層内に、当該チャネル層に形成される二次元電子ガスに対して量子閉じ込めを行うバックバリア層を更に備えた
　（１）ないし（９）のいずれか１つに記載の半導体装置。
（１１）
　基板上にチャネル層およびバリア層をこの順に備えるとともに、前記チャネル層および前記バリア層を介して前記基板上に形成され、第１の方向に延在する複数のゲート電極、複数のソース電極および複数のドレイン電極を備え、
　前記複数のソース電極および前記複数のドレイン電極は、前記第１の方向と交差する第２の方向に交互に配置され、　前記複数のゲート電極は、前記ソース電極と前記ドレイン電極との間に１本ずつ配置され、
　前記チャネル層または前記バリア層は、各前記ゲート電極と対向する位置に、前記ゲート電極の延在方向に所定の間隙を介して並んで形成された、前記チャネル層に電流が流れるのを阻害する複数の不通領域を有する
　半導体装置。
（１２）
　前記複数の不通領域は、前記ソース電極もしくは前記ドレイン電極を介して非正対となる位置に配置されている
　（１１）に記載の半導体装置。
（１３）
　前記複数の不通領域は、当該複数の不通領域が形成された領域のうち、前記第１の方向の中央部分において、前記第１の方向において相対的に幅広に形成され、当該複数の不通領域が形成された領域のうち、前記第１の方向の両端部において、前記第１の方向において相対的に幅狭に形成されている
　（１１）に記載の半導体装置。
　本出願は、日本国特許庁において２０２１年４月３０日に出願された日本特許出願番号第２０２１－０７７９７６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　基板上にチャネル層およびバリア層をこの順に備えるとともに、前記チャネル層および前記バリア層を介して前記基板上に形成され、第１の方向に延在するゲート電極、ソース電極およびドレイン電極を備え、
    　前記チャネル層または前記バリア層は、前記ゲート電極と対向する位置に、前記ゲート電極の延在方向に所定の間隙を介して並んで形成された、前記チャネル層に電流が流れるのを阻害する複数の不通領域を有する
    　半導体装置。
  2. 　前記チャネル層が前記不通領域を有し、
    　前記不通領域は、前記チャネル層に対するイオン注入によって形成されたものである
    　請求項１に記載の半導体装置。
  3. 　前記チャネル層は、当該チャネル層のうち、平面視において、前記ゲート電極、前記ソース電極および前記ドレイン電極の両端部と対向する領域に素子分離領域を有し、
    　前記不通領域および前記素子分離領域は、製造過程において、同一行程で一括して形成されたものである
    　請求項２に記載の半導体装置。
  4. 　前記不通領域および前記バリア層を貫通し、前記ソース電極に接続された金属部を更に備えた
    　請求項２に記載の半導体装置。
  5. 　前記バリア層が前記不通領域を有し、
    　前記バリア層は、前記不通領域として、当該バリア層を貫通する開口を有する
    　請求項１に記載の半導体装置。
  6. 　前記ゲート電極は、前記開口を介して前記チャネル層を貫通する分枝部を有する
    　請求項５に記載の半導体装置。
  7. 　前記分枝部は、前記チャネル層の熱伝導率よりも高い熱伝導率の材料で構成された
    　請求項６に記載の半導体装置。
  8. 　前記基板の裏面から前記開口に達し、前記チャネル層に電流が流れるのを阻害する不通部を更に備えた
    　請求項５に記載の半導体装置。
  9. 　前記不通部は、前記チャネル層の熱伝導率よりも高い熱伝導率の材料で構成された熱伝搬部を有する
    　請求項８に記載の半導体装置。
  10. 　前記チャネル層内に、当該チャネル層に形成される二次元電子ガスに対して量子閉じ込めを行うバックバリア層を更に備えた
    　請求項１に記載の半導体装置。
  11. 　基板上にチャネル層およびバリア層をこの順に備えるとともに、前記チャネル層および前記バリア層を介して前記基板上に形成され、第１の方向に延在する複数のゲート電極、複数のソース電極および複数のドレイン電極を備え、
    　前記複数のソース電極および前記複数のドレイン電極は、前記第１の方向と交差する第２の方向に交互に配置され、
    　前記複数のゲート電極は、前記ソース電極と前記ドレイン電極との間に１本ずつ配置され、
    　前記チャネル層または前記バリア層は、各前記ゲート電極と対向する位置に、前記ゲート電極の延在方向に所定の間隙を介して並んで形成された、前記チャネル層に電流が流れるのを阻害する複数の不通領域を有する
    　半導体装置。
  12. 　前記複数の不通領域は、前記ソース電極もしくは前記ドレイン電極を介して非正対となる位置に配置されている
    　請求項１１に記載の半導体装置。
  13. 　前記複数の不通領域は、当該複数の不通領域が形成された領域のうち、前記第１の方向の中央部分において、前記第１の方向において相対的に幅広に形成され、当該複数の不通領域が形成された領域のうち、前記第１の方向の両端部において、前記第１の方向において相対的に幅狭に形成されている
    　請求項１１に記載の半導体装置。
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