WO2022215319A1 - 半導体装置 - Google Patents

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WO2022215319A1
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semiconductor device
gate
electrode
gate electrode
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直樹 栫山
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Definitions

  • the present disclosure relates to semiconductor devices.
  • High-output, high-frequency semiconductor devices include, for example, power amplifiers and RF switches.
  • Patent Documents 1 and 2 when the finger arrangement is zigzag or V-shaped, the semi-closed area surrounded by the fingers becomes a dead space. Such dead space lowers the degree of freedom in circuit layout and hinders miniaturization. Therefore, it is desirable to provide a semiconductor device having a multi-finger structure, which can suppress an increase in size without lowering the degree of freedom in circuit layout, and can suppress concentration of heat generation.
  • a semiconductor device includes a plurality of transistors connected in parallel. Each transistor has a gate electrode, a source electrode and a drain electrode extending in a first direction. A plurality of gate electrodes provided for each transistor are arranged side by side with a predetermined gap in a second direction that intersects with the first direction, and the following equations (1) and (2) are arranged to meet Xi ⁇ Xi+1 (1) X1 ⁇ Xn (2) Xi: central position coordinates in the first direction of the i-th gate electrode Xi+1: central position coordinates in the first direction of the i+1-th gate electrode n: number of gate electrodes
  • FIG. 1 is a diagram illustrating a planar configuration example of a semiconductor device according to an embodiment of the present disclosure
  • FIG. 2 is a diagram showing a cross-sectional configuration example of a region ⁇ of the semiconductor device of FIG. 1
  • FIG. 2 is a diagram showing a cross-sectional configuration example in a region ⁇ of the semiconductor device of FIG. 1
  • FIG. 2 is a diagram showing a cross-sectional configuration example of a region ⁇ of the semiconductor device of FIG. 1
  • FIG. 2 is an enlarged view showing a part of the planar configuration of the semiconductor device of FIG. 1
  • FIG. It is a figure showing the simulation result of the heat_generation
  • FIG. 7 is a diagram showing the relationship between the amount of change in the maximum temperature in the heat generation distribution of FIG. 6 and the deviation of the finger center position;
  • FIG. FIG. 4 is a diagram showing a simulation result of heat generation distribution when the length and the number of fingers are changed while the product of the length and the number of fingers is fixed.
  • FIG. 4 is a diagram showing heat generation distribution in the direction in which fingers are arranged;
  • FIG. 9 is a diagram showing the relationship between the amount of temperature rise and the aspect ratio in the heat generation distribution of FIG. 8;
  • FIG. FIG. 12 is a diagram showing an example of a wireless communication device to which the semiconductor device of FIGS. 1 to 11 is applied;
  • GaN has characteristics such as high dielectric breakdown voltage, high temperature operation, and high saturation drift.
  • a two-dimensional electron gas (2DEG) formed in a GaN-based heterojunction is characterized by high mobility and high sheet electron density. Due to these features, a high electron mobility transistor (H) using a GaN-based heterojunction can be used. EMT) enables high-speed and high-voltage operation with low resistance. Therefore, high electron mobility transistors using GaN-based heterojunctions are expected to be applied to high-output, high-frequency semiconductor devices.
  • FETs for power amplifiers often employ a multi-finger structure in which a plurality of gates are arranged in parallel. If the total gate width is constant, the maximum temperature can be reduced by reducing the gate width per line and increasing the number of fingers to suppress the concentration of heat generation. Additionally, increasing the spacing between the fingers can further reduce the maximum temperature.
  • FIG. 1 shows a planar configuration example of a semiconductor device 1 according to the present embodiment.
  • FIG. 2 shows a cross-sectional configuration example of the region ⁇ of the semiconductor device 1 of FIG.
  • FIG. 3 shows a cross-sectional configuration example of the region ⁇ of the semiconductor device 1 of FIG.
  • FIG. 4 shows a cross-sectional configuration example of the region ⁇ of the semiconductor device 1 of FIG.
  • the semiconductor device 1 includes a plurality of high electron mobility transistors using a heterojunction of Al1-xyGaxInyN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1)/GaN.
  • a semiconductor device 1 has a multi-finger structure in which a plurality of high electron mobility transistors are connected in parallel.
  • Each high electron mobility transistor has a gate electrode 15 , a source electrode 17 and a drain electrode 18 .
  • the semiconductor device 1 includes, for example, a gate connection portion 20, a source connection portion 30 and a drain connection portion 40. As shown in FIG. A plurality of gate electrodes 15 provided for each high electron mobility transistor are connected to the gate connection portion 20 .
  • a plurality of source electrodes 17 provided for each high electron mobility transistor are connected to the source connection portion 30 .
  • a plurality of drain electrodes 18 provided for each high electron mobility transistor are connected to the drain connection portion 40 .
  • the gate connecting portion 20 is electrically connected, for example, to an input circuit that transmits high frequency signals.
  • a high-frequency signal output from this input circuit is input to the gate electrode 15 of each high electron mobility transistor via the gate connecting portion 20 .
  • the drain connection part 40 is electrically connected to, for example, an output circuit that transmits a high frequency signal.
  • a high-frequency signal output from the drain electrode 18 of each high electron mobility transistor is input to the output circuit via the drain connection portion 40 .
  • two via conductors 31 and 32 (bumps) are electrically connected to the source connection portion 30 .
  • the via conductors 31 and 32 extend in the normal direction of the substrate 10, which will be described later, and are connected to, for example, a ground line. Via conductors 31 and 32 are arranged, for example, to sandwich a plurality of high electron mobility transistors.
  • the gate electrode 15, the source electrode 17 and the drain electrode 18 extend in the first direction (horizontal direction on the paper surface of FIG. 1). Furthermore, for example, a source electrode 17 and a drain electrode 18 are arranged to face each other in a second direction (vertical direction in the plane of FIG. 1) perpendicular to the first direction with the gate electrode 15 interposed therebetween.
  • the gate electrode 15 has a gate operating portion in contact with the channel layer 11 via the gate insulating film 14 and the barrier layer 12 .
  • the gate operating portion controls the current flowing through the portion of the channel layer 11 immediately below the gate operating portion.
  • a portion of the channel layer 11 immediately below the gate operating portion is an active region. In the active region, a two-dimensional electron gas layer is created that serves as a channel.
  • the semiconductor device 1 has, for example, a channel layer 11 and a barrier layer 12 on a substrate 10 .
  • the semiconductor device 1 further includes, for example, an insulating layer 13 on the barrier layer 12 and having an opening (hereinafter referred to as a "gate opening") at a location where the above-described gate operating portion is formed,
  • a gate insulating film 14 is formed in contact with the barrier layer 12 exposed at the bottom of the gate opening of the barrier layer 12 .
  • the gate insulating film 14 is a conformal layer formed along the bottom and inner walls of the gate opening of the barrier layer 12 and the surface of the insulating layer 13 .
  • the semiconductor device 1 further includes, for example, a gate electrode 15 formed so as to fill the gate opening of the barrier layer 12 .
  • a pair of openings (hereinafter referred to as openings) extending in a first direction (horizontal direction on the paper surface of FIG. 1) are provided at positions facing each other so as to sandwich the gate opening. , “source opening” and “drain opening”) are formed.
  • the channel layer 11 is exposed at the bottoms of the source and drain openings.
  • the semiconductor device 1 further includes, for example, a source electrode 17 making ohmic contact with the channel layer 11 exposed at the bottom of the source opening, and a drain electrode 18 making ohmic contact with the channel layer 11 exposed at the bottom of the drain opening. ing.
  • the semiconductor device 1 further includes, for example, an insulating layer 16 formed in contact with the surfaces of the gate electrode 15 and the gate insulating film 14 . Insulating layer 13 , gate insulating film 14 and insulating layer 16 have openings in a pair of regions sandwiching gate electrode 15 .
  • a source electrode 17 is embedded in one opening of the insulating layer 13 , the gate insulating film 14 and the insulating layer 16 .
  • a drain electrode 18 is embedded in the other opening of the insulating layer 13 , the gate insulating film 14 and the insulating layer 16 . The upper surfaces of the source electrode 17 and the drain electrode 18 are exposed on the surface of the insulating layer 16 .
  • the substrate 10 is made of GaN, for example. If a buffer layer that controls the lattice constant is provided between the substrate 10 and the channel layer 11, the substrate 10 may be made of Si, SiC, sapphire, or the like, for example. In this case, the buffer layer is composed of a compound semiconductor such as AlN, AlGaN, or GaN.
  • the channel layer 11 is a layer in which the channel of the high electron mobility transistor is formed.
  • An active region (channel region) in the channel layer 11 is a region in which carriers are accumulated by polarization with the barrier layer 12 .
  • the channel layer 11 is made of a compound semiconductor material in which carriers are easily accumulated by polarization with the barrier layer 12 . Examples of such compound semiconductor materials include GaN.
  • the channel layer 11 may be made of an undoped compound semiconductor material. In this case, impurity scattering of carriers in the channel layer 11 is suppressed, and carrier movement at high mobility is realized.
  • the channel layer 11 forms a two-dimensional electron gas layer that serves as a channel at the interface of the channel layer 11 in contact with the barrier layer 12 by heterojunction of the channel layer 11 and the barrier layer 12 formed of different compound semiconductor materials. .
  • the barrier layer 12 is made of a compound semiconductor material that accumulates carriers in the channel layer 11 due to polarization with the channel layer 11 .
  • compound semiconductor materials include Al1-a-bGaaInbN (0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1).
  • the barrier layer 12 may be made of an undoped compound semiconductor material. In this case, impurity scattering of carriers in the channel layer 23 is suppressed, and carrier movement at high mobility is realized.
  • a spacer layer made of AlN or the like may be provided between the barrier layer 12 and the channel layer 11 .
  • the channel layer 11, the barrier layer 12 and the spacer layer can be deposited, for example, by MOCVD (Metal Organic Chemical Vapor Deposition) or MBE (Molecular Beam Epitaxy).
  • the insulating layer 13, the gate insulating film 14, and the insulating layer 16 are made of, for example, aluminum oxide (Al2O3), silicon oxide (SiO2), or silicon nitride (SiN).
  • the gate electrode 15 has, for example, a structure in which nickel (Ni) and gold (Au) are stacked in this order from the substrate 10 side.
  • the source electrode 17 and the drain electrode 18 have an ohmic contact structure with the channel layer 11. For example, titanium (Ti), aluminum (Al), nickel (Ni) and gold (Au) are stacked in this order from the substrate 10 side. It is configured.
  • the gate connecting portion 20 has a plurality of branch portions 21 provided for each of the gate electrodes 15 of two high electron mobility transistors.
  • each branch 21 one end is connected to the gate electrodes 15 of two high electron mobility transistors.
  • a plurality of voids 16 a may be formed in the insulating layer 16 .
  • each of the plurality of gaps 16a is provided at a location facing the branched portion 21.
  • Each gap 16a may communicate with the outside, for example, as shown in FIG.
  • the insulating layer 16 has, for example, an insulating layer 16A in contact with the upper surface of the branch portion 21 and an insulating layer 16B in contact with the rear surface of the source connection portion 30, as shown in FIG.
  • a gap 16a is formed between the insulating layer 16A and the insulating layer 16B.
  • the source connection portion 30 is formed across the plurality of gaps 16a.
  • FIG. 5 is an enlarged view of part of the planar configuration shown in FIG.
  • the longitudinal center position Gci of the i-th gate electrode 15 (1 ⁇ i ⁇ n-1, where n is the number of gate electrodes 15) from the bottom of the figure is plotted.
  • FIG. 5 also plots the longitudinal center position Gci+1 of the i+1-th gate electrode 15 from the bottom in the drawing.
  • the plurality of gate electrodes 15 may have uniform lengths. In the semiconductor device 1 , among the plurality of gate electrodes 15 , at least part of the gate electrodes 15 (one or more gate electrodes 15 ) may have a length different from that of the other gate electrodes 15 .
  • the plurality of gate electrodes 15 are arranged side by side with a predetermined interval in the second direction.
  • the plurality of gate electrodes 15 are, for example, arranged side by side in the second direction (vertical direction in the paper surface of FIG. 5) at regular intervals.
  • the arrangement pitch of the plurality of gate electrodes 15 in the second direction may be constant regardless of the location, or may vary depending on the location.
  • the plurality of gate electrodes 15 are arranged such that the center position Gci satisfies the following equations (1) and (2).
  • the plurality of gate electrodes 15 may be arranged such that the center position Gci satisfies the following formula (3). Xi ⁇ Xi+1 (3)
  • a plurality of gate electrodes 15 may be arranged so that Xi+1-Xi is maximized when i is n/2 or near n/2. At this time, in semiconductor device 1, it is preferable that a plurality of gate electrodes 15 be arranged such that Xi+1-Xi gradually increases as i goes from 1 to n/2. Further, in the semiconductor device 1, it is preferable that the plurality of gate electrodes 15 be arranged such that Xi+1-Xi gradually increases as i goes from n to n/2. At this time, the arrangement of the center positions Gci is S-shaped. Hereinafter, the arrangement of the plurality of gate electrodes 15 at this time will be referred to as "S-shape 2".
  • Xn ⁇ X1 is equal to or longer than the length of the gate electrode 15 in the longitudinal direction (for example, the length of the longest gate electrode 15 among the plurality of gate electrodes 15). may be as long as Further, in the “S shape 2”, the length of the curve obtained by connecting the center positions Gci of the gate electrodes 15 corresponds to the length of the gate electrode 15 in the longitudinal direction (for example, , the length of the longest gate electrode 15).
  • Xi+1-Xi gradually decreases as i goes from 1 to n/2
  • Xi+1-Xi gradually decreases as i goes from n to n/2.
  • the arrangement of the central positions Gci when a plurality of gate electrodes 15 are arranged is also S-shaped. However, the arrangement of the plurality of gate electrodes 15 at this time is hereinafter referred to as "S-shape 1".
  • linear type an arrangement in which Xi+1-Xi is constant regardless of the location.
  • the straight line in the "linear type” refers to a straight line parallel to the second direction when Xi+1-Xi is zero, and when Xi+1-Xi is a positive or negative value, the straight line is a straight line in the second direction. It indicates a straight line extending in a direction intersecting the direction of 2.
  • FIG. 6 shows simulation results of the heat generation distribution of the semiconductor devices according to the example and the comparative example.
  • the central heat distribution is the result when a plurality of gate electrodes 15 are arranged such that Xi+1-Xi is a positive constant and Xn-X1 is 25 ⁇ m.
  • the distribution of heat generation on the rightmost side is the result when a plurality of gate electrodes 15 are arranged such that Xi+1-Xi is a positive constant and Xn-X1 is 50 ⁇ m. .
  • the two heat generation distributions in FIG. 6B are such that Xi+1-Xi is a negative constant when 1 ⁇ i ⁇ n/2 and Xi+1-Xi is a positive constant when n/2 ⁇ i ⁇ n. , when a plurality of gate electrodes 15 are arranged.
  • the distribution of heat generation in the center is the result when a plurality of gate electrodes 15 are arranged such that Xn-Xn/2 is 25 ⁇ m.
  • the rightmost distribution of heat generation is the result when a plurality of gate electrodes 15 are arranged so that Xn-Xn/2 is 50 ⁇ m.
  • the distribution of heat generation in FIG. 6(C) is the result when the arrangement of the plurality of gate electrodes 15 is "S-shaped 1".
  • the distribution of heat generation in FIG. 6D is the result when the plurality of gate electrodes 15 are arranged in an "S-shape 2".
  • the distribution of heat generation in the center is the result when a plurality of gate electrodes 15 are arranged such that Xn-Xn/2 is 25 ⁇ m.
  • the distribution of heat generation on the rightmost side is the result when a plurality of gate electrodes 15 are arranged such that Xn-Xn/2 is 50 ⁇ m.
  • the length of the longest gate electrode 15 among the plurality of gate electrodes 15 is three times or more.
  • Fig. 7 summarizes the results shown in Fig. 6.
  • the vertical axis is obtained by dividing the difference between the maximum temperature (reference temperature) in the leftmost temperature distribution in FIG. value.
  • the horizontal axis is Xn-Xn/2 (shift amount).
  • FIG. 8A, 8B, and 8C show heat generation distributions when the product of the length and the number of the gate electrodes 15 is kept constant, and the length and the number of the fingers are changed.
  • FIG. 8A shows the results when the length of the gate electrode 15 is 75 ⁇ m and the number of gate electrodes 15 is 20.
  • FIG. 8B shows the results when the length of the gate electrode 15 is 50 ⁇ m and the number of gate electrodes 15 is 30.
  • FIG. FIG. 8C shows the result when the length of the gate electrode 15 is 25 ⁇ m and the number of gate electrodes 15 is 60.
  • FIG. FIG. 9 is a waveform diagram of the heat generation distribution in FIGS. It can be seen from FIG.
  • FIG. 9 shows the relationship between the aspect ratio of the arrangement region of the plurality of gate electrodes 15 and the amount of temperature rise ⁇ Tja [°C] from the ambient temperature.
  • the portion of the channel layer 11 directly below the gate electrode 15 becomes an active region (channel region).
  • the plurality of gate electrodes 15 when the plurality of gate electrodes 15 have uniform lengths, a multi-finger structure can be formed simply. As a result, it is possible to suppress an increase in size and to suppress concentration of heat generation without lowering the degree of freedom in circuit layout.
  • the multi-finger structure can be formed simply. As a result, it is possible to suppress an increase in size and to suppress concentration of heat generation without lowering the degree of freedom in circuit layout.
  • Xi+1-Xi gradually increases as i goes from 1 to n/2
  • Xi+1-Xi gradually increases as i goes from n to n/2.
  • via conductors 33 and 34 may be further provided as shown in FIG. 11, for example.
  • the via conductor 33 is in contact with portions of the source connection portion 30 directly above the plurality of branch portions 21 .
  • the via conductor 34 is in contact with a portion of the drain connection portion 40 that faces the plurality of branch portions 21 with the plurality of gate electrodes 15 interposed therebetween. That is, the via conductors 33 and 34 are arranged to face each other with the plurality of gate electrodes 15 interposed therebetween. As a result, the heat generated in the channel can be effectively discharged to the outside through via conductors 33 and 34 .
  • the gap between two gate electrodes 15 adjacent to each other may be rectangular or fan-shaped.
  • the high frequency module 2 includes, for example, an edge antenna 42, a driver 43, a phase adjustment circuit 44, a switch 41, a low noise amplifier 45, a bandpass filter 46, and a power amplifier 47.
  • the high-frequency module 2 is an antenna in which an edge antenna 42 formed in an array and front-end components such as a switch 41, a low-noise amplifier 45, a bandpass filter 46, and a power amplifier 47 are integrally mounted as one module. It is an integrated module. Such a high frequency module 2 can be used, for example, as a communication transceiver.
  • the transistors constituting the switch 41, the low-noise amplifier 45, the power amplifier 47, and the like provided in the high-frequency module 2 are designed to increase the gain for high frequencies, for example, the semiconductor device 1 according to the embodiment of the present disclosure and its modification. can be configured with a high electron mobility transistor provided in the .
  • FIG. 13 illustrates an example of a wireless communication device.
  • This wireless communication device is, for example, a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication device includes, for example, an antenna ANT, an antenna switch circuit 3, a high power amplifier HPA, a radio frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a baseband section BB, an audio output section MIC, and a data output section. It includes a DT and an interface unit I/F (eg, wireless LAN (W-LAN; Wireless Local Area Network), Bluetooth (registered trademark), etc.).
  • the antenna switch circuit 3 includes a high electron mobility transistor provided in the semiconductor device 1 according to one embodiment of the present disclosure and its modification.
  • the high frequency integrated circuit RFIC and the baseband section BB are connected by an interface section I/F.
  • the transmission signal output from the baseband unit BB is transmitted through the high frequency integrated circuit RFIC and the high power amplifier. It is output to the antenna ANT via the HPA and the antenna switch circuit 3 .
  • the received signal When receiving, that is, when inputting the signal received by the antenna ANT to the receiving system of the wireless communication device, the received signal is input to the baseband unit BB via the antenna switch circuit 3 and the high frequency integrated circuit RFIC.
  • the signal processed by the baseband unit BB is output from output units such as the audio output unit MIC, the data output unit DT, and the interface unit I/F.
  • the present disclosure can have the following configurations. (1) comprising a plurality of transistors connected in parallel with each other, each transistor having a gate electrode, a source electrode and a drain electrode extending in a first direction; The plurality of gate electrodes provided for each of the transistors are arranged side by side with a predetermined gap in a second direction intersecting the first direction, and the following formula (A), A semiconductor device arranged to satisfy (B).
  • Xi ⁇ Xi+1 (A) X1 ⁇ Xn...(B)
  • Xi central position coordinates of the i-th gate electrode in the first direction
  • Xi+1 central position coordinates of the i+1-th gate electrode in the first direction
  • n the number of the gate electrodes
  • the plurality of gate electrodes are arranged such that Xi+1-Xi gradually increases as i goes from 1 to n/2, and Xi+1-Xi gradually increases as i goes from n to n/2.
  • (6) (4) The semiconductor device according to (4), wherein Xn-X1 is equal to or longer than the length of the gate electrode in the first direction.
  • (7) (4) The semiconductor device according to (4), wherein the length of the curve obtained by connecting the center positions of the gate electrodes is three times or more that of the gate electrodes in the first direction.
  • a gate connection portion electrically connected to the plurality of gate electrodes; a source connection electrically connected to the plurality of source electrodes; a drain connection portion electrically connected to the plurality of drain electrodes; a first via in contact with the gate connection; a second via in contact with the drain connection,
  • the semiconductor device according to any one of (1) to (7), wherein the first via and the second via are arranged to face each other with the plurality of gate electrodes interposed therebetween.

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Abstract

本開示の一実施形態に係る半導体装置は、互いに並列接続された複数のトランジスタを備えている。各トランジスタは、第１の方向に延在するゲート電極、ソース電極およびドレイン電極を有している。各トランジスタに１本ずつ設けられた複数のゲート電極は、第１の方向と交差する第２の方向に所定の間隙を空けて並んで配置され、かつ、以下の式（１），（２）を満たすように配置されている。　Ｘｉ≦Ｘｉ＋１…（１）　Ｘ１＜Ｘｎ…（２）　Ｘｉ：ｉ番目の前記ゲート電極の第１の方向における中心位置座標　Ｘｉ＋１：ｉ＋１番目のゲート電極の第１の方向における中心位置座標　ｎ：ゲート電極の数

Description

半導体装置
　本開示は、半導体装置に関する。
　第５世代移動体通信システム（５Ｇ）においては、ミリ波帯域の信号の使用が想定される。空間減衰の大きなミリ波帯域では、高いパワーの出力が必要となり、高出力、高周波の半導体デバイスが必要となる。高出力、高周波の半導体デバイスとしては、例えば、パワーアンプや、ＲＦスイッチが挙げられる。
　ところで、高出力、高周波の半導体デバイスでは、ジュール熱による発熱が問題となる。チャネルの温度が上昇することで、チャネルや周辺配線の電気抵抗が増大し、デバイス特性が劣化する。特に、チャネルが密集している場合には、発熱の集中を抑制することが最大温度の低下につながる。そこで、例えば、以下の特許文献１，２に記載の発明では、フィンガーの配列をジグザグまたはＶ字型にすることにより、発熱の集中を抑制することが提案されている。
国際公開ＷＯ２０１８／０２５４９号 特開平７－２８３２３５号公報
　しかし、特許文献１，２に示したように、フィンガーの配列をジグザグまたはＶ字型にした場合、フィンガーに囲まれた半閉鎖的な領域がデッドスペースとなる。このようなデッドスペースは、回路レイアウトの自由度を低下させ、小型化の妨げにもなる。従って、マルチフィンガー構造の半導体装置において、回路レイアウトの自由度を低下させることなく、サイズの増大を抑え、さらに、発熱の集中を抑制することの可能な半導体装置を提供することが望ましい。
　本開示の一実施形態に係る半導体装置は、互いに並列接続された複数のトランジスタを備えている。各トランジスタは、第１の方向に延在するゲート電極、ソース電極およびドレイン電極を有している。各トランジスタに１本ずつ設けられた複数のゲート電極は、第１の方向と交差する第２の方向に所定の間隙を空けて並んで配置され、かつ、以下の式（１），（２）を満たすように配置されている。
　Ｘｉ≦Ｘｉ＋１…（１）
　Ｘ１＜Ｘｎ…（２）
　Ｘｉ：ｉ番目の前記ゲート電極の第１の方向における中心位置座標
　Ｘｉ＋１：ｉ＋１番目のゲート電極の第１の方向における中心位置座標
　ｎ：ゲート電極の数
　本開示の一実施形態に係る半導体装置では、各トランジスタに１本ずつ設けられた複数のゲート電極は所定の間隙を空けて並んで配置され、かつ、式（１），（２）を満たすように配置されている。これにより、複数のゲート電極がＸｉ＝Ｘｉ＋１、かつＸｎ－Ｘ１＝０を満たすように配置されている場合と比べて、Ｘｎ／２のゲート電極近傍での熱のこもりを解消できる。また、複数のゲート電極の配列をジグザグまたはＶ字型にした場合のようなデッドスペースが発生しない。
本開示の一実施形態に係る半導体装置の平面構成例を表す図である。 図１の半導体装置の領域αでの断面構成例を表す図である。 図１の半導体装置の領域βでの断面構成例を表す図である。 図１の半導体装置の領域γでの断面構成例を表す図である。 図１の半導体装置の平面構成の一部を拡大して表す図である。 半導体装置の発熱分布のシミュレーション結果を表す図である。 図６の発熱分布における最大温度の変化量と、フィンガーの中心位置のずれとの関係を表す図である。 フィンガーの長さと本数との積を一定にした上で、フィンガーの長さと本数とを変化させたときの発熱分布のシミュレーション結果を表す図である。 フィンガーの配列方向の発熱分布を表す図である。 図８の発熱分布における温度上昇量とアスペクト比との関係を表す図である。 図１半導体装置の平面構成の一変形例を表す図である。 図１～図１１の半導体装置が適用された高周波モジュールの一例を表す図である。 図１～図１１の半導体装置が適用された無線通信装置の一例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比などについても、それらに限定されるものではない。なお、説明は、以下の順序で行う。

　　１．背景
　　２．実施の形態（半導体装置）…図１～図１１
　　３．適用例（高周波モジュール、無線通信装置）…図１２，図１３
＜１．背景＞
　第５世代移動体通信システム（５Ｇ）においては、ミリ波帯域の信号の使用が想定される。空間減衰の大きなミリ波帯域では、高いパワーの出力が必要となり、高出力、高周波の半導体デバイスが必要となる。高出力、高周波の半導体デバイスとしては、例えば、パワーアンプや、ＲＦスイッチが挙げられる。
　ＧａＮは、絶縁破壊電圧が高く、高温動作が可能で、飽和ドリフトが高いなどの特徴を有している。ＧａＮ系ヘテロ接合に形成される二次元電子ガス（２ＤＥＧ）は、移動度が高く、シート電子密度が高いという特徴を有している。これらの特徴により、ＧａＮ系ヘテロ接合を用いた高電子移動度トランジスタ（High Electron Mobility Transistor：Ｈ
ＥＭＴ）では、低抵抗で高速・高耐圧動作が可能である。そのため、ＧａＮ系ヘテロ接合を用いた高電子移動度トランジスタは、高出力、高周波の半導体デバイスへの適用が期待されている。
　ところで、パワーアンプには、チャネルに大きな電流が流れるため、ジュール熱による発熱が問題となる。チャネルの温度が上昇することで、チャネルや周辺配線の電気抵抗が増大し、パワーアンプの特性が劣化する。チャネルの温度上昇を抑制する方法として、デバイス外への排熱を促進させることが考えられる。しかし、ＧａＮ系ＨＥＭＴの利用が期待される携帯端末においては、サイズの制約が大きく、十分な排熱機構を設けるのが困難である。
　チャネルの温度上昇を抑制する他の方法として、チャネルの密集度を低下させることも有効である。パワーアンプ用のＦＥＴには、多くの場合、複数のゲートを並列させるマルチフィンガー構造が採用される。トータルのゲート幅が一定の場合、一本当たりのゲート幅を小さくし、フィンガー数を増やすことで発熱の集中を抑制し、最大温度を低減できる。加えて、フィンガー間の間隔を広げることで、さらに最大温度を低減できる。
　ところで、例えば、特許文献１，２に示したように、フィンガーの配列をジグザグまたはＶ字型にした場合、フィンガーに囲まれた半閉鎖的な領域がデッドスペースとなる。このようなデッドスペースは、回路レイアウトの自由度を低下させ、小型化の妨げにもなる。そこで、以下では、マルチフィンガー構造の半導体装置において、回路レイアウトの自由度を低下させることなく、サイズの増大を抑え、さらに、発熱の集中を抑制することの可能な半導体装置の実施形態について説明する。
＜２．実施の形態＞
[構成]
　次に、本開示の一実施の形態に係る半導体装置１について説明する。図１は、本実施の形態に係る半導体装置１の平面構成例を表したものである。図２は、図１の半導体装置１の領域αでの断面構成例を表したものである。図３は、図１の半導体装置１の領域βでの断面構成例を表したものである。図４は、図１の半導体装置１の領域γでの断面構成例を表したものである。
　半導体装置１は、Ａｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１，０≦ｙ＜１）／ＧａＮのヘテロ接合を用いた複数の高電子移動度トランジスタを備えている。半導体装置１は、複数の高電子移動度トランジスタを並列接続したマルチフィンガー構造を備えている。各高電子移動度トランジスタは、ゲート電極１５、ソース電極１７およびドレイン電極１８を有している。半導体装置１は、例えば、ゲート接続部２０、ソース接続部３０およびドレイン接続部４０を備えている。ゲート接続部２０には、高電子移動度トランジスタごとに１つずつ設けられた複数のゲート電極１５が接続されている。ソース接続部３０には、高電子移動度トランジスタごとに１つずつ設けられた複数のソース電極１７が接続されている。ドレイン接続部４０には、高電子移動度トランジスタごとに１つずつ設けられた複数のドレイン電極１８が接続されている。
　ゲート接続部２０は、例えば、高周波信号を伝達する入力回路と電気的に接続される。この入力回路から出力される高周波信号がゲート接続部２０を介して各高電子移動度トランジスタのゲート電極１５に入力される。ドレイン接続部４０は、例えば、高周波信号を伝達する出力回路と電気的に接続される。各高電子移動度トランジスタのドレイン電極１８から出力された高周波信号が、ドレイン接続部４０を介して出力回路に入力される。ソース接続部３０には、例えば、２つのビア導体３１，３２（バンプ）が電気的に接続されている。ビア導体３１，３２は、後述の基板１０の法線方向に延在しており、例えば、グラウンド線に接続される。ビア導体３１，３２は、例えば、複数の高電子移動度トランジスタを挟み込むように配置されている。
　各高電子移動度トランジスタにおいて、ゲート電極１５、ソース電極１７およびドレイン電極１８は第１の方向（図１の紙面における左右方向）に延在している。さらに、例えば、ソース電極１７およびドレイン電極１８がゲート電極１５を介して、第１の方向と直交する第２の方向（図１の紙面における上下方向）において互いに対向するように配置されている。
　ゲート電極１５は、ゲート絶縁膜１４およびバリア層１２を介してチャネル層１１に接するゲート動作部を有している。このゲート動作部は、ゲート電極１５に所定の電圧が印可されることにより、チャネル層１１のうち、ゲート動作部の直下の部分に流れる電流を制御する。チャネル層１１のうち、ゲート動作部の直下の部分は、アクティブ領域となっている。アクティブ領域では、チャネルとなる二次元電子ガス層が生成される。
　半導体装置１は、例えば、基板１０上に、チャネル層１１およびバリア層１２を備えている。半導体装置１は、さらに、例えば、バリア層１２上に、上述のゲート動作部が形成される箇所に開口部（以下、「ゲート開口部」と称する。）を有する絶縁層１３を備えており、バリア層１２のゲート開口部の底面に露出するバリア層１２に接するように形成されたゲート絶縁膜１４を備えている。ゲート絶縁膜１４は、バリア層１２のゲート開口部の底面および内壁、ならびに、絶縁層１３の表面に倣って形成されたコンフォーマル層となっている。半導体装置１は、さらに、例えば、バリア層１２のゲート開口部を埋め込むようにして形成されたゲート電極１５を備えている。
　バリア層１２には、ゲート開口部の他に、ゲート開口部を挟み込むようにして互いに対向する位置に、第１の方向（図１の紙面における左右方向）に延在する一対の開口部（以下、「ソース開口部」「ドレイン開口部」）が形成されている。ソース開口部およびドレイン開口部の底面には、チャネル層１１が露出している。
　半導体装置１は、例えば、さらに、ソース開口部の底面に露出するチャネル層１１にオーミック接合するソース電極１７と、ドレイン開口部の底面に露出するチャネル層１１にオーミック接合するドレイン電極１８とを備えている。半導体装置１は、例えば、さらに、ゲート電極１５およびゲート絶縁膜１４の表面に接して形成された絶縁層１６を備えている。絶縁層１３、ゲート絶縁膜１４および絶縁層１６には、ゲート電極１５を挟み込む一対の領域に、開口部が形成されている。絶縁層１３、ゲート絶縁膜１４および絶縁層１６において、一方の開口部には、ソース電極１７が埋め込まれている。絶縁層１３、ゲート絶縁膜１４および絶縁層１６において、他方の開口部には、ドレイン電極１８が埋め込まれている。ソース電極１７およびドレイン電極１８の上面が、絶縁層１６の表面に露出している。
　基板１０は、例えば、ＧａＮで構成されている。基板１０とチャネル層１１との間に、格子定数を制御するバッファ層が設けられている場合には、基板１０は、例えば、Ｓｉ、ＳｉＣ、サファイアなどで構成されていてもよい。この場合、バッファ層は、例えば、ＡｌＮ、ＡｌＧａＮ、ＧａＮなどの化合物半導体により構成されている。
　チャネル層１１は、高電子移動度トランジスタのチャネルが形成される層である。チャネル層１１におけるアクティブ領域（チャネル領域）は、バリア層１２との分極によりキャリアが蓄積される領域である。チャネル層１１は、バリア層１２との分極によりキャリアが蓄積されやすい化合物半導体材料で形成されている。そのような化合物半導体材料としては、例えば、ＧａＮが挙げられる。チャネル層１１は、アンドープの化合物半導体材料で形成されていてもよい。このようにした場合には、チャネル層１１におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。チャネル層１１は、異なる化合物半導体材料によって形成されるチャネル層１１およびバリア層１２がヘテロ接合されることで、バリア層１２と接するチャネル層１１の界面にチャネルとなる二次元電子ガス層を形成する。
　バリア層１２は、チャネル層１１との分極によりチャネル層１１内にキャリアが蓄積される化合物半導体材料で形成されている。そのような化合物半導体材料としては、例えば、Ａｌ１－ａ－ｂＧａａＩｎｂＮ（０≦ａ＜１，０≦ｂ＜１）が挙げられる。バリア層１２は、アンドープの化合物半導体材料で形成されていてもよい。このようにした場合には、チャネル層２３におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。なお、ヘテロ接合界面を制御するために、例えば、バリア層１２とチャネル層１１との間に、ＡｌＮなどからなるスペーサ層が設けられていてもよい。チャネル層１１、バリア層１２およびスペーサ層は、例えば、MOCVD(有機金属化学気相蒸着：Metal Organic Chemical Vapor Deposition)またはMBE(分子線エピタキシー：Molecular Beam Epitaxy)によって成膜可能である。
　絶縁層１３、ゲート絶縁膜１４および絶縁層１６は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）によって構成されている。ゲート電極１５は、例えば、基板１０側からニッケル（Ｎｉ）および金（Ａｕ）をこの順に積層した構成となっている。ソース電極１７およびドレイン電極１８は、チャネル層１１にオーミック接合する構成としては、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）および金（Ａｕ）を基板１０側からこの順に積層した構成となっている。
　ゲート接続部２０は、例えば、図１に示したように、２つの高電子移動度トランジスタのゲート電極１５ごと１本ずつに設けられた複数の分枝部２１を有している。各分枝部２１において、一端が２つの高電子移動度トランジスタのゲート電極１５に接続されている。絶縁層１６には、複数の空隙部１６ａが形成されていてもよい。このとき、複数の空隙部１６ａは、例えば、図３に示したように、分枝部２１と対向する箇所に１つずつ設けられている。各空隙部１６ａは、例えば、図４に示したように、外部と連通していてもよい。このとき、絶縁層１６は、例えば、図４に示したように、分枝部２１の上面に接する絶縁層１６Ａと、ソース接続部３０の裏面に接する絶縁層１６Ｂとを有している。絶縁層１６Ａと絶縁層１６Ｂとの間に空隙部１６ａが形成されている。ソース接続部３０は、複数の空隙部１６ａをまたぐように形成されている。
　図５は、図１に示した平面構成の一部を拡大して表したものである。図５には、図の紙面において下側からｉ番目（１≦ｉ≦ｎ－１、ｎはゲート電極１５の数）のゲート電極１５の、長手方向の中心位置Ｇｃｉにプロットがなされている。また、図５には、図の紙面において下側からｉ＋１番目のゲート電極１５の、長手方向の中心位置Ｇｃｉ＋１にもプロットがなされている。
　半導体装置１において、複数のゲート電極１５は、互いに均一な長さとなっていてもよい。なお、半導体装置１において、複数のゲート電極１５において、少なくとも一部のゲート電極１５（１または複数のゲート電極１５）が、他のゲート電極１５の長さと異なる長さとなっていてもよい。
　半導体装置１において、複数のゲート電極１５は、第２の方向に所定の間隔を空けて並んで配置されている。複数のゲート電極１５は、例えば、等間隔で第２の方向（図５の紙面における上下方向）に並んで配置されている。複数のゲート電極１５の第２の方向の配列ピッチは、場所に因らず一定となっていてもよいし、場所によって異なっていてもよい。半導体装置１において、複数のゲート電極１５は、中心位置Ｇｃｉが以下の式（１），（２）を満たすように配置されている。
　Ｘｉ≦Ｘｉ＋１…（１）
　Ｘ１＜Ｘｎ…（２）
　Ｘｉ：ｉ番目のゲート電極１５の第１の方向における中心位置座標
　Ｘｉ＋１：ｉ＋１番目のゲート電極１５の第１の方向における中心位置座標　ｎ：ゲート電極１５の数
　このとき、半導体装置１において、複数のゲート電極１５は、中心位置Ｇｃｉが以下の式（３）を満たすように配置されていてもよい。
　Ｘｉ＜Ｘｉ＋１…（３）
　また、半導体装置１において、ｉがｎ／２もしくはｎ／２近傍においてＸｉ＋１－Ｘｉが最も大きくなるように、複数のゲート電極１５が配置されていてもよい。このとき、半導体装置１において、ｉが１からｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に大きくなるように、複数のゲート電極１５が配置されていることが好ましい。さらに、半導体装置１において、ｉがｎからｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に大きくなるように、複数のゲート電極１５が配置されていることが好ましい。このときの、中心位置Ｇｃｉの配列は、Ｓ字状となっている。以下では、このときの複数のゲート電極１５の配列を「Ｓ字型２」と称するものとする。
　「Ｓ字型２」において、Ｘｎ－Ｘ１がゲート電極１５の、長手方向の長さ（例えば、複数のゲート電極１５のうち、最も長いゲート電極１５の長さ）と同じか、または、それ以上の長さとなっていてもよい。また、「Ｓ字型２」において、各ゲート電極１５の中心位置Ｇｃｉをつなぐことにより得られる曲線の長さが、ゲート電極１５の、長手方向の長さ（例えば、複数のゲート電極１５のうち、最も長いゲート電極１５の長さ）の３倍以上となっていてもよい。
　なお、半導体装置１において、ｉが１からｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に小さくなるとともに、ｉがｎからｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に小さくなるように、複数のゲート電極１５が配置されたときの、中心位置Ｇｃｉの配列も、Ｓ字状となっている。ただし、以下では、このときの複数のゲート電極１５の配列を「Ｓ字型１」と称するものとする。また、以下では、半導体装置１において、Ｘｉ＋１－Ｘｉが場所によらず一定となっているときの配列を「直線型」と称するものとする。なお、「直線型」における直線とは、Ｘｉ＋１－Ｘｉがゼロのときは、第２の方向と平行な直線を指しており、Ｘｉ＋１－Ｘｉが正または負の値となっているときは、第２の方向と交差する方向に延在する直線を指している。
　図６は、実施例および比較例に係る半導体装置の発熱分布のシミュレーション結果を表したものである。図６（Ａ）において、一番左側の発熱分布は、複数のゲート電極１５がＸｉ＝Ｘｉ＋１となるように配置されたときの結果である。図６（Ａ）において、中央の発熱分布は、Ｘｉ＋１－Ｘｉが正の定数となるとともに、Ｘｎ－Ｘ１が２５μｍとなるように、複数のゲート電極１５が配置されたときの結果である。図６（Ａ）において、一番右側の発熱分布は、Ｘｉ＋１－Ｘｉが正の定数となるとともに、Ｘｎ－Ｘ１が５０μｍとなるように、複数のゲート電極１５が配置されたときの結果である。
　図６（Ｂ）の２つの発熱分布は、１≦ｉ≦ｎ／２においてＸｉ＋１－Ｘｉが負の定数となるとともに、ｎ／２≦ｉ≦ｎにおいてＸｉ＋１－Ｘｉが正の定数となるように、複数のゲート電極１５が配置されたときの結果である。図６（Ｂ）において、中央の発熱分布は、Ｘｎ－Ｘｎ／２が２５μｍとなるように、複数のゲート電極１５が配置されたときの結果である。図６（Ｂ）において、一番右側の発熱分布は、Ｘｎ－Ｘｎ／２が５０μｍとなるように、複数のゲート電極１５が配置されたときの結果である。
　図６（Ｃ）の発熱分布は、複数のゲート電極１５の配列が「Ｓ字型１」となっているときの結果である。図６（Ｄ）の発熱分布は、複数のゲート電極１５の配列が「Ｓ字型２」となっているときの結果である。図６（Ｄ）において、中央の発熱分布は、Ｘｎ－Ｘｎ／２が２５μｍとなるように、複数のゲート電極１５が配置されたときの結果である。図６（Ｄ）において、一番右側の発熱分布は、Ｘｎ－Ｘｎ／２が５０μｍとなるように、複数のゲート電極１５が配置されたときの結果である。
　なお、図６（Ｄ）の発熱分布をもつ半導体装置１では、Ｘｎ－Ｘ１がゲート電極１５の、長手方向の長さ（例えば、複数のゲート電極１５のうち、最も長いゲート電極１５の長さ）と同じか、または、それ以上の長さとなっている。また、図６（Ｄ）の発熱分布をもつ半導体装置１では、各ゲート電極１５の中心位置Ｇｃｉをつなぐことにより得られる曲線の長さが、ゲート電極１５の、長手方向の長さ（例えば、複数のゲート電極１５のうち、最も長いゲート電極１５の長さ）の３倍以上となっている。
　図７は、図６に示した結果をまとめたものである。図７において、縦軸は、図６（Ａ）の一番左側の温度分布のときの最高温度（基準温度）と、各シミュレーション結果における最高温度との差を総発熱量で割ることにより得られた値である。図７において、横軸は、Ｘｎ－Ｘｎ／２（ずれ量）である。
　図６、図７から、ずれ量が大きい程、最高温度が低下し、同一のずれ量のときには、Ｓ字型２が最も放熱効果の高い配列であることがわかる。Ｓ字型１やＶ字型は直線型よりも放熱性の劣る配列であることがわかる。以上のことから、Ｘｎ／２のゲート電極１５近傍のずれ量が大きいほど、Ｘｎ／２のゲート電極１５近傍での熱のこもりを解消できることがわかる。
　図８（Ａ）、図８（Ｂ）、図８（Ｃ）は、ゲート電極１５の長さと本数との積を一定にした上で、フィンガーの長さと本数とを変化させたときの発熱分布のシミュレーション結果を表したものである。図８（Ａ）は、ゲート電極１５の長さを７５μｍとし、ゲート電極１５の本数を２０本としたときの結果である。図８（Ｂ）は、ゲート電極１５の長さを５０μｍとし、ゲート電極１５の本数を３０本としたときの結果である。図８（Ｃ）は、ゲート電極１５の長さを２５μｍとし、ゲート電極１５の本数を６０本としたときの結果である。図９は、図８（Ａ）、図８（Ｂ）、図８（Ｃ）の発熱分布の、ゲート電極１５の配列方向の波形図である。図９から、ゲート電極１５の本数を増やす程、最高温度は低下し、温度分布が均一に近づくことがわかる。これは、ゲート電極１５の本数を増やす程、最高温度となっている箇所と、複数のゲート電極１５の配置領域の外側の領域との距離が短くなり、熱の拡散が行われやすくなるためと考えられる。
　図９は、複数のゲート電極１５の配置領域のアスペクト比と、雰囲気温度からの温度上昇量ΔＴｊａ[℃]との関係を表したものである。図９から、複数のゲート電極１５の配置領域のアスペクト比が大きくなる程、最高温度は低下し、温度分布が均一に近づくことがわかる。これは、複数のゲート電極１５の配置領域のアスペクト比が大きくなる程、最高温度となっている箇所と、複数のゲート電極１５の配置領域の外側の領域との距離が短くなり、熱の拡散が行われやすくなるためと考えられる。
[効果]
　次に、半導体装置１における効果について説明する。
　本実施の形態では、ゲート電極１５に所定の電圧が印可されると、チャネル層１１のうち、ゲート電極１５の直下の部分に二次元電子ガス層が生成される。これにより、チャネル層１１のうち、ゲート電極１５の直下の部分がアクティブ領域（チャネル領域）となる。その結果、チャネル層１１のアクティブ領域（チャネル領域）を介して、ドレイン電極１８からソース電極１７に電流が流れる。従って、チャネル層１１のうち、ゲート電極１５の直下の部分が通常のＨＥＭＴとして動作する。　
　このとき、チャネル層１１に流れる電流によって熱が発生する。発生した熱は、基板１０やソース電極１７およびドレイン電極１８を経由して外部に拡散される。しかし、熱は局所的に発生するので、半導体装置１内にこもりやすい。そのため、チャネルの温度が上昇し、チャネルや周辺配線の電気抵抗が増大し、デバイス特性が劣化する可能性がある。
　しかし、本実施の形態では、各高電子移動度トランジスタに１本ずつ設けられた複数のゲート電極１５は所定の間隙を空けて並んで配置され、かつ、式（１），（２）を満たすように配置されている。これにより、複数のゲート電極１５がＸｉ＝Ｘｉ＋１、かつＸｎ－Ｘ１＝０を満たすように配置される場合と比べて、Ｘｎ／２のゲート電極近傍での熱のこもりを解消できる。また、複数のゲート電極１５の配列をジグザグまたはＶ字型にした場合のようなデッドスペースが発生しない。従って、マルチフィンガー構造の半導体装置１において、回路レイアウトの自由度を低下させることなく、サイズの増大を抑え、さらに、発熱の集中を抑制することができる。
　また、本実施の形態において、複数のゲート電極１５が互いに均一な長さとなっている場合には、マルチフィンガー構造をシンプルに形成することができる。その結果、回路レイアウトの自由度を低下させることなく、サイズの増大を抑え、さらに、発熱の集中を抑制することができる。
　また、本実施の形態において、Ｘｉ＋１－Ｘｉが正または負の値となっており、かつ場所によらず一定となるように、複数のゲート電極１５が配置されている場合にも、マルチフィンガー構造をシンプルに形成することができる。その結果、回路レイアウトの自由度を低下させることなく、サイズの増大を抑え、さらに、発熱の集中を抑制することができる。
　また、本実施の形態において、ｉがｎ／２もしくはｎ／２近傍においてＸｉ＋１－Ｘｉが最も大きくなるように、複数のゲート電極１５が配置される場合には、Ｘｎ／２のゲート電極近傍での熱のこもりを効果的に解消することができる。
　また、本実施の形態において、ｉが１からｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に大きくなるとともに、ｉがｎからｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に大きくなるように、複数のゲート電極１５が配置される場合には、Ｘｎ／２のゲート電極近傍での熱のこもりを効果的に解消することができる。
　また、本実施の形態において、Ｘｎ－Ｘ１がゲート電極１５の、第１の方向の長さと同じか、または、それ以上の長さとなっている場合には、Ｘｎ／２のゲート電極近傍での熱のこもりを効果的に解消することができる。
　また、本実施の形態において、各ゲート電極１５の中心位置をつなぐことにより得られる曲線の長さが、ゲート電極１５の、第１の方向の３倍以上となっている場合には、Ｘｎ／２のゲート電極近傍での熱のこもりを効果的に解消することができる。
　なお、上記実施の形態において、例えば、図１１に示したように、ビア導体３３，３４（バンプ）が更に設けられていてもよい。ビア導体３３は、ソース接続部３０のうち、複数の分枝部２１の直上部分に接している。ビア導体３４は、ドレイン接続部４０のうち、複数のゲート電極１５を間にして複数の分枝部２１と対向する部分に接している。つまり、ビア導体３３，３４は、複数のゲート電極１５を間にして互いに対向配置されている。これにより、チャネルで発生した熱を、ビア導体３３，３４を介して効果的に外部に排出することが可能となる。　
　なお、上記実施の形態において、互いに隣接する２つのゲート電極１５の間隙が、方形状となっていてもよいし、扇形状となっていてもよい。
　＜３．適用例＞
［適用例１］
　次に、図１２を参照して、本開示の一実施形態およびその変形例に係る半導体装置１が適用される高周波モジュール２について説明する。図１２は、高周波モジュール２の斜視図である。
　高周波モジュール２は、例えば、エッジアンテナ４２と、ドライバ４３と、位相調整回路４４と、スイッチ４１と、低ノイズアンプ４５と、バンドパスフィルタ４６と、パワーアンプ４７とを備えている。
　高周波モジュール２は、アレイ状に形成されたエッジアンテナ４２と、スイッチ４１、低ノイズアンプ４５、バンドパスフィルタ４６およびパワーアンプ４７等のフロントエンド部品とが１つのモジュールとして一体化して実装されたアンテナ一体型モジュールである。このような高周波モジュール２は、例えば、通信向けトランシーバとして用いられ得る。高周波モジュール２に備えられるスイッチ４１、低ノイズアンプ４５およびパワーアンプ４７等を構成するトランジスタは、高周波に対する利得を高くするために、例えば、本開示の一実施形態およびその変形例に係る半導体装置１に設けられた高電子移動度トランジスタで構成され得る。
［適用例２］
　図１３は、無線通信装置の一例を表したものである。この無線通信装置は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置は、例えば、アンテナＡＮＴと、アンテナスイッチ回路３と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ－ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを備えている。アンテナスイッチ回路３は、本開示の一実施形態およびその変形例に係る半導体装置１に設けられた高電子移動度トランジスタを含んで構成されている。高周波集積回路ＲＦＩＣとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。
　無線通信装置では、送信時、すなわち、無線通信装置の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびアンテナスイッチ回路３を介してアンテナＡＮＴへと出力される。
　受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路３および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
　以上、実施の形態、変形例および適用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　互いに並列接続された複数のトランジスタを備え、
　各トランジスタは、第１の方向に延在するゲート電極、ソース電極およびドレイン電極を有し、
　各前記トランジスタに１本ずつ設けられた複数の前記ゲート電極は、前記第１の方向と交差する第２の方向に所定の間隙を空けて並んで配置され、かつ、以下の式（Ａ），（Ｂ）を満たすように配置されている
　半導体装置。
　Ｘｉ≦Ｘｉ＋１…（Ａ）
　Ｘ１＜Ｘｎ…（Ｂ）
　Ｘｉ：ｉ番目の前記ゲート電極の前記第１の方向における中心位置座標
　Ｘｉ＋１：ｉ＋１番目の前記ゲート電極の前記第１の方向における中心位置座標
　ｎ：前記ゲート電極の数
（２）
　複数の前記ゲート電極が、互いに均一な長さとなっている
　（１）に記載の半導体装置。
（３）
　Ｘｉ＋１－Ｘｉが正または負の値となっており、かつ場所によらず一定となるように、複数の前記ゲート電極が配置されている
　（１）または（２）に記載の半導体装置。
（４）
　ｉがｎ／２もしくはｎ／２近傍においてＸｉ＋１－Ｘｉが最も大きくなるように、複数の前記ゲート電極が配置されている
　（１）ないし（３）のいずれか１つに記載の半導体装置。
（５）
　ｉが１からｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に大きくなるとともに、ｉがｎからｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に大きくなるように、複数の前記ゲート電極が配置されている
　（４）に記載の半導体装置。
（６）
　Ｘｎ－Ｘ１が前記ゲート電極の、前記第１の方向の長さと同じか、または、それ以上の長さとなっている
　（４）に記載の半導体装置。
（７）
　各前記ゲート電極の中心位置をつなぐことにより得られる曲線の長さが、前記ゲート電極の、前記第１の方向の３倍以上となっている
　（４）に記載の半導体装置。
（８）
　複数の前記ゲート電極に電気的に接続されたゲート接続部と、
　複数の前記ソース電極に電気的に接続されたソース接続部と、
　複数の前記ドレイン電極に電気的に接続されたドレイン接続部と、
　前記ゲート接続部に接する第１ビアと、
　前記ドレイン接続部に接する第２ビアと
　を備え、
　前記第１ビアおよび前記第２ビアは、複数の前記ゲート電極を間にして互いに対向配置されている
　（１）ないし（７）のいずれか１つに記載の半導体装置。
　本出願は、日本国特許庁において２０２１年４月５日に出願された日本特許出願番号第２０２１－０６４４４９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (8)

  1. 　互いに並列接続された複数のトランジスタを備え、
    　各前記トランジスタは、第１の方向に延在するゲート電極、ソース電極およびドレイン電極を有し、
    　各前記トランジスタに１本ずつ設けられた複数の前記ゲート電極は、前記第１の方向と交差する第２の方向に所定の間隙を空けて並んで配置され、かつ、以下の式（１），（２）を満たすように配置されている
    　半導体装置。
    　Ｘｉ≦Ｘｉ＋１…（１）
    　Ｘ１＜Ｘｎ…（２）
    　Ｘｉ：ｉ番目の前記ゲート電極の前記第１の方向における中心位置座標
    　Ｘｉ＋１：ｉ＋１番目の前記ゲート電極の前記第１の方向における中心位置座標
    　ｎ：前記ゲート電極の数
  2. 　複数の前記ゲート電極が、互いに均一な長さとなっている
    　請求項１に記載の半導体装置。
  3. 　Ｘｉ＋１－Ｘｉが正または負の値となっており、かつ場所によらず一定となるように、複数の前記ゲート電極が配置されている
    　請求項１に記載の半導体装置。
  4. 　ｉがｎ／２もしくはｎ／２近傍においてＸｉ＋１－Ｘｉが最も大きくなるように、複数の前記ゲート電極が配置されている
    　請求項１に記載の半導体装置。
  5. 　ｉが１からｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に大きくなるとともに、ｉがｎからｎ／２に向かうにつれて、Ｘｉ＋１－Ｘｉが徐々に大きくなるように、複数の前記ゲート電極が配置されている
    　請求項４に記載の半導体装置。
  6. 　Ｘｎ－Ｘ１が前記ゲート電極の、前記第１の方向の長さと同じか、または、それ以上の長さとなっている
    　請求項４に記載の半導体装置。
  7. 　各前記ゲート電極の中心位置をつなぐことにより得られる曲線の長さが、前記ゲート電極の、前記第１の方向の３倍以上となっている
    　請求項４に記載の半導体装置。
  8. 　複数の前記ゲート電極に電気的に接続されたゲート接続部と、
    　複数の前記ソース電極に電気的に接続されたソース接続部と、
    　複数の前記ドレイン電極に電気的に接続されたドレイン接続部と、
    　前記ゲート接続部に接する第１ビアと、
    　前記ドレイン接続部に接する第２ビアと
    　を備え、
    　前記第１ビアおよび前記第２ビアは、複数の前記ゲート電極を間にして互いに対向配置されている
    　請求項１に記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6237945U (ja) * 1985-08-23 1987-03-06
JPH06342813A (ja) * 1993-06-02 1994-12-13 Japan Energy Corp 電界効果トランジスタ
JPH0845961A (ja) * 1994-08-04 1996-02-16 Nec Corp 電界効果トランジスタ
JP2001267564A (ja) * 2000-03-22 2001-09-28 Toshiba Corp 半導体装置と半導体装置の製造方法
JP2009152559A (ja) * 2007-11-27 2009-07-09 Toshiba Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6237945U (ja) * 1985-08-23 1987-03-06
JPH06342813A (ja) * 1993-06-02 1994-12-13 Japan Energy Corp 電界効果トランジスタ
JPH0845961A (ja) * 1994-08-04 1996-02-16 Nec Corp 電界効果トランジスタ
JP2001267564A (ja) * 2000-03-22 2001-09-28 Toshiba Corp 半導体装置と半導体装置の製造方法
JP2009152559A (ja) * 2007-11-27 2009-07-09 Toshiba Corp 半導体装置

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