JPH05114615A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JPH05114615A JPH05114615A JP3302281A JP30228191A JPH05114615A JP H05114615 A JPH05114615 A JP H05114615A JP 3302281 A JP3302281 A JP 3302281A JP 30228191 A JP30228191 A JP 30228191A JP H05114615 A JPH05114615 A JP H05114615A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】
【目的】多重細線チャンネルＦＥＴ等の如き１次元チャ
ンネルを有する化合物半導体装置においてストライプ側
面からの容量を低減し雑音特性を改善する。 【構成】本発明の化合物半導体装置は、複数の半導体層
が上下に隣接するように設けられた半導体に所定間隔で
形成された複数のイオン注入層８と、前記イオン注入層
８間に形成されたチャンネル７と、前記イオン注入層８
及びチャンネル７上に形成されたゲ−ト電極６と、この
ゲ−ト電極の両側に形成されたソ−スおよびドレイン電
極とからなっており、これを、半導体基板上に所定の複
数の半導体層を順次形成する工程と、前記複数の半導体
層が形成された後、部分的絶縁化のため表面からイオン
注入を所定間隔ごとに施す工程と、前記イオン注入後に
前記表面上にゲ−ト電極用の金属層を施す工程と、ゲー
ト電極の両側にソースおよびドレイン電極用の金属層を
施す工程と、から成る製造方法で作成する。
ンネルを有する化合物半導体装置においてストライプ側
面からの容量を低減し雑音特性を改善する。 【構成】本発明の化合物半導体装置は、複数の半導体層
が上下に隣接するように設けられた半導体に所定間隔で
形成された複数のイオン注入層８と、前記イオン注入層
８間に形成されたチャンネル７と、前記イオン注入層８
及びチャンネル７上に形成されたゲ−ト電極６と、この
ゲ−ト電極の両側に形成されたソ−スおよびドレイン電
極とからなっており、これを、半導体基板上に所定の複
数の半導体層を順次形成する工程と、前記複数の半導体
層が形成された後、部分的絶縁化のため表面からイオン
注入を所定間隔ごとに施す工程と、前記イオン注入後に
前記表面上にゲ−ト電極用の金属層を施す工程と、ゲー
ト電極の両側にソースおよびドレイン電極用の金属層を
施す工程と、から成る製造方法で作成する。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置とその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】電子の移動の自由度が３次元であるＭＥ
Ｓ型ＦＥＴや、２次元であるＨＥＭＴ（High Electron
Mobility Transistor）の次に１次元のデバイスが考
えられている。その１次元チャンネルのデバイスとして
多重細線チャンネルＦＥＴが知られている。
Ｓ型ＦＥＴや、２次元であるＨＥＭＴ（High Electron
Mobility Transistor）の次に１次元のデバイスが考
えられている。その１次元チャンネルのデバイスとして
多重細線チャンネルＦＥＴが知られている。
【０００３】この多重細線チャンネルＦＥＴは図５に示
すようにソ−ス２１からドレイン２３間にストライプと
呼ばれる複数の細線チャンネル２４ａ、２４ｂ、２４ｃ
が設けられており、ゲ−ト電極２２に印加する電圧によ
って電子の流れ（電流）が制御される。多重細線チャン
ネルＦＥＴでは、電子の移動の自由度が１次元であるた
め大きな電子移動度が期待される。
すようにソ−ス２１からドレイン２３間にストライプと
呼ばれる複数の細線チャンネル２４ａ、２４ｂ、２４ｃ
が設けられており、ゲ−ト電極２２に印加する電圧によ
って電子の流れ（電流）が制御される。多重細線チャン
ネルＦＥＴでは、電子の移動の自由度が１次元であるた
め大きな電子移動度が期待される。
【０００４】また、図６に示す図５のＸ−Ｘ’断面から
分かるようにチャンネル２４ａ、２４ｂ、２４ｃに側面
から電界の回り込みがあるため電子の閉じこめの効果が
あり、短チャンネル現象（ソ−スからドレインへ流れる
電流が該電流の微小な部分ではゲ−ト電圧によって制御
できにくくなる現象）を克服できるという効果も期待で
きる。
分かるようにチャンネル２４ａ、２４ｂ、２４ｃに側面
から電界の回り込みがあるため電子の閉じこめの効果が
あり、短チャンネル現象（ソ−スからドレインへ流れる
電流が該電流の微小な部分ではゲ−ト電圧によって制御
できにくくなる現象）を克服できるという効果も期待で
きる。
【０００５】尚、図６において、２５はＧａＡｓよりな
る基板、２６はアンド−プＧａＡｓ層、２７はｎ＋のＡ
ｌＧａＡｓ層、２８はｎ＋のＧａＡｓ層である。また、
２９は電子を示している。
る基板、２６はアンド−プＧａＡｓ層、２７はｎ＋のＡ
ｌＧａＡｓ層、２８はｎ＋のＧａＡｓ層である。また、
２９は電子を示している。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来の多重細線チャンネルＦＥＴでは、チャンネル（スト
ライプ）の側方にゲ−ト用の金属が存在するため、その
側面から延びる空乏層による容量がゲ−ト容量に加わ
り、雑音特性が悪いという欠点があった。即ち、ノイズ
指数ＮＦは ＮＦ＝１＋Ｋ（ｆ／ｆＴ）√｛ｇｍ（Ｒｓ＋Ｒｇ）｝・・・ で示され、ｆＴは ｆＴ＝ｇｍ／２πＣｇｓ で表わされるので、前記容量が大きくなると、Ｃｇｓが
大きくなってｆＴが小さくなるため式からＮＦが大き
くなってしまうのである。尚、式において、Ｋはフィ
ッティング定数、ｆは周波数、ｆＴはカットオフ周波
数、ｇｍは相互コンダクタンス、Ｒｓはソ−ス抵抗、Ｒ
ｇはゲ−ト抵抗である。
来の多重細線チャンネルＦＥＴでは、チャンネル（スト
ライプ）の側方にゲ−ト用の金属が存在するため、その
側面から延びる空乏層による容量がゲ−ト容量に加わ
り、雑音特性が悪いという欠点があった。即ち、ノイズ
指数ＮＦは ＮＦ＝１＋Ｋ（ｆ／ｆＴ）√｛ｇｍ（Ｒｓ＋Ｒｇ）｝・・・ で示され、ｆＴは ｆＴ＝ｇｍ／２πＣｇｓ で表わされるので、前記容量が大きくなると、Ｃｇｓが
大きくなってｆＴが小さくなるため式からＮＦが大き
くなってしまうのである。尚、式において、Ｋはフィ
ッティング定数、ｆは周波数、ｆＴはカットオフ周波
数、ｇｍは相互コンダクタンス、Ｒｓはソ−ス抵抗、Ｒ
ｇはゲ−ト抵抗である。
【０００７】本発明はこのような点に鑑みなされたもの
であって、多重細線チャンネルＦＥＴ等の如き１次元チ
ャンネルを有する化合物半導体装置においてストライプ
側面からの容量を低減し雑音特性を改善することを目的
とする。
であって、多重細線チャンネルＦＥＴ等の如き１次元チ
ャンネルを有する化合物半導体装置においてストライプ
側面からの容量を低減し雑音特性を改善することを目的
とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め本発明の第１の構成では、化合物半導体装置は、複数
の半導体層が上下に隣接するように設けられた半導体に
所定間隔で形成された複数のイオン注入層と、前記イオ
ン注入層間に形成されたチャンネルと、前記イオン注入
層及びチャンネル上に形成されたゲ−ト電極と、前記ゲ
−ト電極の両側に形成されたソ−ス電極およびドレイン
電極と、からなっており、これを、半導体基板上に所定
の複数の半導体層を順次形成する工程と、前記複数の半
導体層が形成された後、部分的絶縁化のため表面からイ
オン注入を所定間隔ごとに施す工程と、前記イオン注入
後に前記表面上にゲ−ト電極用の金属層を施す工程と、
前記ゲ−ト電極の両側にソ−スおよびドレイン電極用の
金属層を施す工程と、から成る製造方法で作成する。
め本発明の第１の構成では、化合物半導体装置は、複数
の半導体層が上下に隣接するように設けられた半導体に
所定間隔で形成された複数のイオン注入層と、前記イオ
ン注入層間に形成されたチャンネルと、前記イオン注入
層及びチャンネル上に形成されたゲ−ト電極と、前記ゲ
−ト電極の両側に形成されたソ−ス電極およびドレイン
電極と、からなっており、これを、半導体基板上に所定
の複数の半導体層を順次形成する工程と、前記複数の半
導体層が形成された後、部分的絶縁化のため表面からイ
オン注入を所定間隔ごとに施す工程と、前記イオン注入
後に前記表面上にゲ−ト電極用の金属層を施す工程と、
前記ゲ−ト電極の両側にソ−スおよびドレイン電極用の
金属層を施す工程と、から成る製造方法で作成する。
【０００９】本発明の第２の構成では、化合物半導体装
置は、複数の半導体層が上下に隣接するように設けられ
た半導体内に所定間隔で形成された複数の絶縁体層と、
前記絶縁体層間に形成されたチャンネルと、前記絶縁体
層及びチャンネル上に形成されたゲ−ト電極と、前記ゲ
−ト電極の両側に形成されたソ−ス電極およびドレイン
電極と、から成っており、これを、半導体基板上に所定
の複数の半導体層を順次形成する工程と、前記複数の半
導体層を形成した後に表面から所定間隔ごとにメサエッ
チを施す工程と、前記メサエッチにより形成された凹所
内に絶縁物を埋める工程と、前記絶縁物を埋めた後で前
記表面上にゲ−ト電極用の金属層を施す工程と、前記ゲ
−ト電極の両側にソ−スおよびドレイン電極用の金属層
を施す工程と、から成る製造方法で作成する。
置は、複数の半導体層が上下に隣接するように設けられ
た半導体内に所定間隔で形成された複数の絶縁体層と、
前記絶縁体層間に形成されたチャンネルと、前記絶縁体
層及びチャンネル上に形成されたゲ−ト電極と、前記ゲ
−ト電極の両側に形成されたソ−ス電極およびドレイン
電極と、から成っており、これを、半導体基板上に所定
の複数の半導体層を順次形成する工程と、前記複数の半
導体層を形成した後に表面から所定間隔ごとにメサエッ
チを施す工程と、前記メサエッチにより形成された凹所
内に絶縁物を埋める工程と、前記絶縁物を埋めた後で前
記表面上にゲ−ト電極用の金属層を施す工程と、前記ゲ
−ト電極の両側にソ−スおよびドレイン電極用の金属層
を施す工程と、から成る製造方法で作成する。
【００１０】本発明の第３の構成では、化合物半導体装
置は、複数の半導体層が上下に隣接するように設けられ
た半導体に所定間隔で形成された複数の絶縁体層と、前
記絶縁体層間に形成されたチャンネルと、前記半導体の
表面から上方へ突出するように前記絶縁層上に形成され
た第２の絶縁体層と、前記絶縁体層を含む前記半導体の
表面上に形成されたゲ−ト電極と、前記ゲ−ト電極の両
側に形成されたソ−ス電極およびドレイン電極と、から
成っている。
置は、複数の半導体層が上下に隣接するように設けられ
た半導体に所定間隔で形成された複数の絶縁体層と、前
記絶縁体層間に形成されたチャンネルと、前記半導体の
表面から上方へ突出するように前記絶縁層上に形成され
た第２の絶縁体層と、前記絶縁体層を含む前記半導体の
表面上に形成されたゲ−ト電極と、前記ゲ−ト電極の両
側に形成されたソ−ス電極およびドレイン電極と、から
成っている。
【００１１】
【作用】上記各構成によると、チャンネル（ストライ
プ）の側方にはゲ−ト用の金属は存在せず、仮に存在す
るとしても側方上部であるため、それによるストライプ
側部の容量は著しく少なくなり、ノイズが抑制される。
プ）の側方にはゲ−ト用の金属は存在せず、仮に存在す
るとしても側方上部であるため、それによるストライプ
側部の容量は著しく少なくなり、ノイズが抑制される。
【００１２】
【実施例】図１は本発明の第１の実施例の断面図を示し
ており、図中１はＧａＡｓよりなる基板であり、２はＧ
ａＡｓバッファ層、３はＧａＡｓ（又はＩｎＧａＡｓ）
層、４はｎ＋のＡｌＧａＡｓ層（又はｎ＋のＩｎＡｌＧ
ａＡｓ層）、５はｎ＋のＧａＡｓ層、６はＡｌ等より成
るゲ−ト電極である。本実施例の特徴はイオン注入層８
が所定間隔（等間隔でなくても可）ごとに設けられてい
て、これらのイオン注入層８によって各チャンネル（ス
トライプ）を限定している点であり、且つその上にゲ−
ト電極６が設けられている点である。このとき、各スト
ライプの幅は１００オングストロング〜８００オングス
トロングとする。こうすることによりチャンネルは１次
元とみなせるようになる。
ており、図中１はＧａＡｓよりなる基板であり、２はＧ
ａＡｓバッファ層、３はＧａＡｓ（又はＩｎＧａＡｓ）
層、４はｎ＋のＡｌＧａＡｓ層（又はｎ＋のＩｎＡｌＧ
ａＡｓ層）、５はｎ＋のＧａＡｓ層、６はＡｌ等より成
るゲ−ト電極である。本実施例の特徴はイオン注入層８
が所定間隔（等間隔でなくても可）ごとに設けられてい
て、これらのイオン注入層８によって各チャンネル（ス
トライプ）を限定している点であり、且つその上にゲ−
ト電極６が設けられている点である。このとき、各スト
ライプの幅は１００オングストロング〜８００オングス
トロングとする。こうすることによりチャンネルは１次
元とみなせるようになる。
【００１３】従って、チャンネル７の側方にはゲ−ト金
属が存在しないので、従来例のように側方から延びる空
乏層といったものが殆ど生じない。そのため、ゲ−ト・
ソ−ス間の容量Ｃｇｓが不所望に大きくならず、ノイズ
指数ＮＦが小さくなる。
属が存在しないので、従来例のように側方から延びる空
乏層といったものが殆ど生じない。そのため、ゲ−ト・
ソ−ス間の容量Ｃｇｓが不所望に大きくならず、ノイズ
指数ＮＦが小さくなる。
【００１４】この図１の半導体装置の製造は、図２のよ
うにして作成される。まず、同図（イ）に示すようにＧ
ａＡｓの基板１上に順次ＧａＡｓのバッファ層２、Ｇａ
Ａｓ（又はＩｎＧａＡｓ）層３、ｎ＋のＡｌＧａＡｓ
（又はＡｌＩｎＧａＡｓ）層４、ｎ＋のＧａＡｓ層５を
作成する。しかる後、その表面に同図（ロ）に示すよう
な孔９ａ、９ｂ、９ｃを有するレジスト膜９を形成し、
このレジスト膜９を介して酸素又は水素又はホウ素等に
よるイオン注入を行なう。
うにして作成される。まず、同図（イ）に示すようにＧ
ａＡｓの基板１上に順次ＧａＡｓのバッファ層２、Ｇａ
Ａｓ（又はＩｎＧａＡｓ）層３、ｎ＋のＡｌＧａＡｓ
（又はＡｌＩｎＧａＡｓ）層４、ｎ＋のＧａＡｓ層５を
作成する。しかる後、その表面に同図（ロ）に示すよう
な孔９ａ、９ｂ、９ｃを有するレジスト膜９を形成し、
このレジスト膜９を介して酸素又は水素又はホウ素等に
よるイオン注入を行なう。
【００１５】しかる後、レジスト膜９を除去し、同図
（ハ）に示す如きパタ−ン１０を介してソ−ス・ドレイ
ン電極のためのオ−ミックの金属の蒸着を行い、その
後、パタ−ン膜１０をリフトオフする。その後、ゲ−ト
電極６のパタ−ニングを行ない、ゲ−ト金属（Ａｌ、又
はＴｉ／Ｐｔ／Ａｕ、ＷＳｉ／Ａｕ等）を蒸着し、且つ
リフトオフする。その場合、ゲ−ト電極のためのリセス
エッチを行なってもよい。
（ハ）に示す如きパタ−ン１０を介してソ−ス・ドレイ
ン電極のためのオ−ミックの金属の蒸着を行い、その
後、パタ−ン膜１０をリフトオフする。その後、ゲ−ト
電極６のパタ−ニングを行ない、ゲ−ト金属（Ａｌ、又
はＴｉ／Ｐｔ／Ａｕ、ＷＳｉ／Ａｕ等）を蒸着し、且つ
リフトオフする。その場合、ゲ−ト電極のためのリセス
エッチを行なってもよい。
【００１６】このようにして、同図（ニ）の如き半導体
装置が形成される。これをＸ−Ｘ’で断面すると、図１
のようになる。図２の（ニ）で１１はソ−ス・ドレイン
電極結合用のオ−ミック金属を示す。
装置が形成される。これをＸ−Ｘ’で断面すると、図１
のようになる。図２の（ニ）で１１はソ−ス・ドレイン
電極結合用のオ−ミック金属を示す。
【００１７】次に本発明の第２の実施例では図３に示す
ように図１のイオン注入層８に代えて絶縁体層１２を設
けている。その他の部分は図１と同一の構造となってい
る。尚、絶縁体層１２としてはＳｉＯ２、シリコン窒化
膜、アルミナ等が用いられる。この第２実施例の半導体
装置の製造方法は図２（イ）のように基板１上に所定の
層をエピタキシャル成長によって形成した後、図２
（ロ）の如きレジスト膜９をマスクとしてメサエッチを
行ない、そのマスクのまま低温で絶縁膜（例えば窒化
膜）をメサエッチで形成された凹所内に堆積させる。
尚、この絶縁膜の堆積はマイクロ波を用いたＣＶＤ装置
で実現できる。しかる後、リフトオフによってレジスト
膜と、その上に堆積した絶縁膜を除去する。その後は、
図２の（ハ）（ニ）で説明した工程を施す。
ように図１のイオン注入層８に代えて絶縁体層１２を設
けている。その他の部分は図１と同一の構造となってい
る。尚、絶縁体層１２としてはＳｉＯ２、シリコン窒化
膜、アルミナ等が用いられる。この第２実施例の半導体
装置の製造方法は図２（イ）のように基板１上に所定の
層をエピタキシャル成長によって形成した後、図２
（ロ）の如きレジスト膜９をマスクとしてメサエッチを
行ない、そのマスクのまま低温で絶縁膜（例えば窒化
膜）をメサエッチで形成された凹所内に堆積させる。
尚、この絶縁膜の堆積はマイクロ波を用いたＣＶＤ装置
で実現できる。しかる後、リフトオフによってレジスト
膜と、その上に堆積した絶縁膜を除去する。その後は、
図２の（ハ）（ニ）で説明した工程を施す。
【００１８】本発明の第３の実施例では、図４に示すよ
うに図１の第１実施例と同様にイオン注入層８を形成し
た後で、イオン注入層８の上に絶縁体層１３を表面から
上方に突出するように形成し、その絶縁体層１３を含む
表面にゲ−ト電極を施した構成としている。この第３の
実施例の半導体装置の製造方法はイオン注入層を形成す
る段階までは上記第１の実施例の製造方法と同じ方法を
用いることができ、その後は図４の如き絶縁体層の堆積
方法とリフトオフによって行ない、更にゲ−ト電極の形
成は図２の如き方法を用いることができる。
うに図１の第１実施例と同様にイオン注入層８を形成し
た後で、イオン注入層８の上に絶縁体層１３を表面から
上方に突出するように形成し、その絶縁体層１３を含む
表面にゲ−ト電極を施した構成としている。この第３の
実施例の半導体装置の製造方法はイオン注入層を形成す
る段階までは上記第１の実施例の製造方法と同じ方法を
用いることができ、その後は図４の如き絶縁体層の堆積
方法とリフトオフによって行ない、更にゲ−ト電極の形
成は図２の如き方法を用いることができる。
【００１９】尚、図４の第３の実施例において、イオン
注入層８に代えて図３の如くメサエッチにより形成した
凹所に絶縁物を埋めることによって絶縁体層１２を形成
し、その上に絶縁体層１３を設けてもよい。上記各実施
例において、半導体層３（ＧａＡｓ又はＩｎＧａＡｓ
層）の厚さは８０〜１６０オングストロング、半導体層
４（ｎ＋のＡｌＧａＡｓ又はｎ＋のＩｎＡｌＧａＡｓ
層）の厚さは２００〜４００オングストロングとする。
注入層８に代えて図３の如くメサエッチにより形成した
凹所に絶縁物を埋めることによって絶縁体層１２を形成
し、その上に絶縁体層１３を設けてもよい。上記各実施
例において、半導体層３（ＧａＡｓ又はＩｎＧａＡｓ
層）の厚さは８０〜１６０オングストロング、半導体層
４（ｎ＋のＡｌＧａＡｓ又はｎ＋のＩｎＡｌＧａＡｓ
層）の厚さは２００〜４００オングストロングとする。
【００２０】
【発明の効果】以上説明した通り本発明によれば、チャ
ンネルの側方にゲ−ト用の金属が存しない構造となって
いるので、側方から延びる空乏層が殆どなくなり、その
分、ゲ−ト容量値を小さくできるので、雑音の小さい良
質の化合物半導体装置を実現することができる。
ンネルの側方にゲ−ト用の金属が存しない構造となって
いるので、側方から延びる空乏層が殆どなくなり、その
分、ゲ−ト容量値を小さくできるので、雑音の小さい良
質の化合物半導体装置を実現することができる。
【図１】 本発明の第１実施例としての化合物半導体装
置の構造図。
置の構造図。
【図２】 その製造方法を示す図。
【図３】 本発明の第２実施例の構造図。
【図４】 本発明の第３実施例の構造図。
【図５】 従来例の化合物半導体装置の平面図。
【図６】 従来例の化合物半導体装置の構造図。
１ 半導体装置 ２、３、４、５ 半導体層 ６ ゲ−ト電極 ７ チャンネル（ストライプ） ８ イオン注入層 １２ 絶縁体層 １３ 絶縁体層（第２の絶縁体層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｃ
Claims (5)
- 【請求項１】複数の半導体層が上下に隣接するように設
けられた半導体に所定間隔で形成された複数のイオン注
入層と、 前記イオン注入層間に形成されたチャンネルと、 前記イオン注入層及びチャンネル上に形成されたゲ−ト
電極と、 前記ゲ−ト電極の両側に形成されたソ−ス電極およびド
レイン電極と、 から成る多重細線チャンネル型の化合物半導体装置。 - 【請求項２】半導体基板上に所定の複数の半導体層を順
次形成する工程と、 前記複数の半導体層が形成された後、部分的絶縁化のた
め表面からイオン注入を所定間隔ごとに施す工程と、 前記イオン注入後に前記表面上にゲ−ト電極用の金属層
を施す工程と、 前記ゲ−ト電極の両側にソ−スおよびドレイン電極用の
金属層を施す工程と、 から成る多重細線チャンネル型化合物半導体の製造方
法。 - 【請求項３】複数の半導体層が上下に隣接するように設
けられた半導体内に所定間隔で形成された複数の絶縁体
層と、 前記絶縁体層間に形成されたチャンネルと、 前記絶縁体層及びチャンネル上に形成されたゲ−ト電極
と、 前記ゲ−ト電極の両側に形成されたソ−ス電極およびド
レイン電極と、 から成る多重細線チャンネル型の化合物半導体装置。 - 【請求項４】半導体基板上に所定の複数の半導体層を順
次形成する工程と、 前記複数の半導体層を形成した後に表面から所定間隔ご
とにメサエッチを施す工程と、 前記メサエッチにより形成された凹所内に絶縁物を埋め
る工程と、 前記絶縁物を埋めた後で前記表面上にゲ−ト電極用の金
属層を施す工程と、 前記ゲ−ト電極の両側にソ−スおよびドレイン電極用の
金属層を施す工程と、 から成る多重細線チャンネル型化合物半導体の製造方
法。 - 【請求項５】複数の半導体層が上下に隣接するように設
けられた半導体に所定間隔で形成された複数の絶縁体層
と、 前記絶縁体層間に形成されたチャンネルと、 前記半導体の表面から上方へ突出するように前記絶縁層
上に形成された第２の絶縁体層と、 前記絶縁体層を含む前記半導体の表面上に形成されたゲ
−ト電極と、 前記ゲ−ト電極の両側に形成されたソ−ス電極およびド
レイン電極と、 から成る多重細線チャンネル型の化合物半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3302281A JPH05114615A (ja) | 1991-10-21 | 1991-10-21 | 化合物半導体装置及びその製造方法 |
| US07/954,908 US5726467A (en) | 1991-10-21 | 1992-09-30 | Multiple narrow-line-channel fet having improved noise characteristics |
| CA002080080A CA2080080C (en) | 1991-10-21 | 1992-10-07 | Multiple narrow-line-channel fet having improved noise characteristics |
| EP92117924A EP0538792B1 (en) | 1991-10-21 | 1992-10-20 | Multiple narrow-line-channel fet having improved noise characteristics |
| DE69218875T DE69218875T2 (de) | 1991-10-21 | 1992-10-20 | Mehrkanal-FET mit schmaler Linienbreite und mit verbesserten Rauschcharakteristiken |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3302281A JPH05114615A (ja) | 1991-10-21 | 1991-10-21 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114615A true JPH05114615A (ja) | 1993-05-07 |
Family
ID=17907119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3302281A Pending JPH05114615A (ja) | 1991-10-21 | 1991-10-21 | 化合物半導体装置及びその製造方法 |
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|---|---|
| US (1) | US5726467A (ja) |
| EP (1) | EP0538792B1 (ja) |
| JP (1) | JPH05114615A (ja) |
| CA (1) | CA2080080C (ja) |
| DE (1) | DE69218875T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022230293A1 (ja) * | 2021-04-30 | 2022-11-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242765B1 (en) * | 1991-05-21 | 2001-06-05 | Nec Corporation | Field effect transistor and its manufacturing method |
| US6160280A (en) * | 1996-03-04 | 2000-12-12 | Motorola, Inc. | Field effect transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4021789A (en) * | 1975-09-29 | 1977-05-03 | International Business Machines Corporation | Self-aligned integrated circuits |
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| JPH01501272A (ja) * | 1986-10-27 | 1989-04-27 | ヒユーズ・エアクラフト・カンパニー | ストライプ状のチャンネルのトランジスタおよびその製造方法 |
-
1991
- 1991-10-21 JP JP3302281A patent/JPH05114615A/ja active Pending
-
1992
- 1992-09-30 US US07/954,908 patent/US5726467A/en not_active Expired - Fee Related
- 1992-10-07 CA CA002080080A patent/CA2080080C/en not_active Expired - Fee Related
- 1992-10-20 DE DE69218875T patent/DE69218875T2/de not_active Expired - Fee Related
- 1992-10-20 EP EP92117924A patent/EP0538792B1/en not_active Expired - Lifetime
Cited By (1)
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|---|---|---|---|---|
| WO2022230293A1 (ja) * | 2021-04-30 | 2022-11-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0538792A3 (en) | 1993-06-02 |
| DE69218875D1 (de) | 1997-05-15 |
| DE69218875T2 (de) | 1997-09-18 |
| CA2080080A1 (en) | 1993-04-22 |
| CA2080080C (en) | 1997-09-16 |
| EP0538792A2 (en) | 1993-04-28 |
| EP0538792B1 (en) | 1997-04-09 |
| US5726467A (en) | 1998-03-10 |
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