WO2022224841A1 - 配線基板 - Google Patents

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WO2022224841A1
WO2022224841A1 PCT/JP2022/017319 JP2022017319W WO2022224841A1 WO 2022224841 A1 WO2022224841 A1 WO 2022224841A1 JP 2022017319 W JP2022017319 W JP 2022017319W WO 2022224841 A1 WO2022224841 A1 WO 2022224841A1
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wiring
layer
metal layer
wiring board
ceramic
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PCT/JP2022/017319
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憲助 松橋
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日本特殊陶業株式会社
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Definitions

  • the present disclosure relates to a wiring board in which an insulating coat layer that can serve as a groove or a mark for cutting is formed on a metal layer on the surface.
  • a wiring board on which electronic components such as semiconductor elements are mounted has a metal layer formed using a conductive material such as metal on the surface of an insulating substrate made of ceramic or the like. This metal layer is used as a connection terminal with an external electronic component.
  • a plated layer is formed on the surface of this metal layer to protect the metal layer.
  • the plated layer is formed using an electrolytic plating method. Electroplating is performed by energizing a wiring for plating electrically connected to a metal layer. After the plating layer is formed on the surface of the metal layer in this way, it is necessary to disconnect the metal layer and the plating wiring in order to electrically separate the metal layer from the plating wiring.
  • Patent Literature 1 describes grinding away a portion of the metallized layer using a grinder such as a leutor to electrically separate the metallized wiring layer and the metallized metal layer.
  • Japanese Patent Laid-Open No. 2002-200003 describes cutting a lead wiring that functions as a wiring for plating by irradiating light beams such as an ion beam, a laser beam, and an electron beam.
  • the intensity of the light beam irradiated to the surface of the substrate is increased too much. Then, there is a possibility that the light beam reaches the inside of the substrate and a deep groove is formed in the substrate. If a wiring layer or the like formed inside the substrate overlaps with such a groove forming region, the groove is also formed in the internal wiring layer. If the wiring layer is cut in this way, a conduction failure occurs in the wiring layer. Further, if the groove is formed in the metal layer formed inside the substrate, part of the metal layer will be exposed on the surface, increasing the possibility of short-circuiting the metal layer.
  • an object is to provide a wiring substrate that can reduce the possibility of cutting a metal layer such as a wiring layer formed inside the substrate.
  • a wiring board includes an insulating substrate, a surface metal layer provided on the surface of the insulating substrate and divided by grooves formed on the insulating substrate, and arranged inside the insulating substrate. and a wiring layer.
  • the wiring layer is arranged so as to bypass the groove formation region so as not to overlap the groove formation region when viewed from above.
  • an insulating coat layer may be provided around the groove.
  • the insulating coat layer can be used as a mark when forming the groove.
  • the wiring layer may be arranged so as to bypass the formation region of the insulation coat layer so as not to overlap the formation region of the insulation coat layer in a top view. good.
  • the wiring layer is provided so as not to overlap the forming region of the insulating coat layer, which serves as a mark when forming the groove, when viewed from above, so that the wiring layer is formed inside the insulating substrate during the groove forming process. It is possible to further reduce the possibility of disconnecting the wiring layer.
  • an internal metal layer is further provided inside the insulating substrate, and the internal metal layer has a , an opening may be formed so as to include the entire groove forming region.
  • the wiring layer may be provided at a position within 0.5 mm from the surface of the insulating substrate.
  • the insulating coat layer is formed at a position within 0.5 mm from the surface of the insulating substrate where the energy of the laser beam may reach.
  • a wiring layer can be arranged by detouring the formation region. Therefore, it is possible to avoid the possibility that the wiring layer is cut by the laser beam.
  • the internal metal layer may be provided at a position within 0.5 mm from the surface of the insulating substrate.
  • the insulating coat layer is formed at a position within 0.5 mm from the surface of the insulating substrate where the energy of the laser beam may reach. It is possible to prevent the internal metal layer from being provided at a position that overlaps the formation region when viewed from above. Therefore, the possibility of trench formation in the inner metal layer can be avoided.
  • the wiring board it is possible to reduce the possibility of cutting a metal layer such as a wiring layer formed inside the board.
  • FIG. 1 is a schematic plan view showing the configuration of a wiring board according to one embodiment
  • FIG. 2 is a schematic plan view showing the configuration of a semiconductor package in which a semiconductor element is mounted on the wiring substrate shown in FIG. 1
  • FIG. 2 is a plan view showing the configuration of the top surface of a portion of the wiring substrate shown in FIG. 1
  • FIG. FIG. 4 is a cross-sectional view showing the configuration of the AA line portion of the wiring substrate shown in FIG. 3
  • 4 is a plan view showing a solid pattern provided on a ceramic layer inside the wiring board shown in FIG. 3
  • FIG. 4 is a plan view showing internal wiring provided on a ceramic layer inside the wiring board shown in FIG. 3
  • FIG. 4 is a plan view showing a state in which grooves are formed in an alumina coat forming region of the wiring substrate shown in FIG. 3 ;
  • FIG. 8 is a cross-sectional view showing the configuration of the wiring board along line BB shown in FIG. 7;
  • FIG. 10 is a cross-sectional view showing the configuration of a wiring board according to a modification;
  • FIG. 10 is a plan view showing the configuration of the upper surface of a portion of the wiring board according to the second embodiment;
  • FIG. 11 is a cross-sectional view showing the configuration of the wiring board along line EE shown in FIG. 10;
  • 11 is a plan view showing a solid pattern and internal wiring provided on a ceramic layer inside the wiring board shown in FIG. 10;
  • a wiring board 1 will be described as an example of the wiring board according to the present invention.
  • a semiconductor chip 71 is mounted on the wiring board 1 to form a semiconductor package 70 .
  • FIG. 1 schematically shows the planar configuration of the wiring board 1.
  • the wiring board 1 has a substantially rectangular shape when viewed from above.
  • the outer shape of the wiring board 1 is formed by a ceramic substrate (insulating substrate) 11 including a plurality of ceramic layers.
  • a recess 10 having a substantially square shape is formed when viewed from above.
  • the bottom surface of the concave portion 10 serves as an element mounting portion 10a on which a semiconductor element such as a semiconductor chip 71 is mounted.
  • FIG. 2 shows a schematic configuration of the semiconductor package 70. As shown in FIG.
  • the wiring board 1 is electrically connected to the semiconductor chip 71 via bonding wires 72 .
  • each wiring portion 31 of the wiring substrate 1 and each connection terminal (not shown) of the semiconductor chip 71 are electrically connected by bonding wires 72 .
  • electrical signals can be transmitted between each wiring portion 31 and the semiconductor chip 71 .
  • Each wiring part 31 is formed on the upper surface of the base ceramic layer 20 .
  • an upper surface metal layer 51 is formed on the upper surface of the side wall of the ceramic substrate 11 formed so as to surround the recess 10 .
  • the upper metal layer 51 is formed on the surface of the second ceramic layer 22 located on the uppermost layer.
  • the upper metal layer 51 is used as plating wiring during electroplating.
  • the upper metal layer 51 has a frame-shaped conductive pattern surrounding the recess 10 . During electroplating, power applied to the terminal portion 53 is transmitted to each metal layer through the upper metal layer 51 .
  • the upper metal layer 51 has lead wiring portions 52 .
  • the lead wiring portion 52 is provided so as to branch off from a predetermined position of the upper surface metal layer 51 .
  • the layout position of the lead-out wiring portion 52 can be arbitrarily determined according to the shape of each conductive pattern such as wiring, terminals, and vias formed on the wiring board 1 .
  • a terminal portion 53 is provided at the tip of the lead wiring portion 52 .
  • This terminal portion 53 is used as a connection terminal for applying power during electroplating. Further, the terminal portion 53 is used as a terminal for inspection when the wiring board 1 is electrically inspected.
  • the surfaces of the upper surface metal layer 51 (including the lead wiring portion 52) and the terminal portion 53 are covered with a plated layer.
  • the plated layer is formed using an electrolytic plating method. Electroplating is performed by applying electric power to metal layers such as the upper metal layer 51 through the terminal portions 53 and the lead wiring portions 52 . After the plated layer is formed on the surface of the metal layer in this manner, the lead wiring portion 52 is cut, and the terminal portion 53 and the top metal layer 51 are electrically independent.
  • an alumina coat (insulating coat layer) 55 is provided on the lead-out wiring portion 52 so as to traverse part of the lead-out wiring portion 52 .
  • the alumina coat 55 serves as a mark of a cutting portion when performing the above-described wiring cutting processing (laser cutting) which is performed after the plating processing is finished.
  • the alumina coat 55 is formed by applying an insulating paste containing alumina to a predetermined position on the lead wiring portion 52 .
  • an alumina coat is given as an example of the insulating coat layer, but the material of the insulating coat layer is not limited to alumina as long as it has non-conductivity.
  • a liquid resin material is poured into the concave portion 10 of the ceramic substrate 11 while the semiconductor chip 71 is mounted on the wiring substrate 1 .
  • the concave portion 10 is filled with the resin.
  • the semiconductor package 70 is obtained.
  • a configuration in which the resin material is not poured into the concave portion 10 of the ceramic substrate 11 is also possible. That is, in another embodiment, the semiconductor package 70 is formed by mounting the semiconductor chip 71 on the wiring board 1 and electrically connecting them to each other.
  • the ceramic substrate 11 has a laminated structure in which a plurality of ceramic layers are laminated.
  • the ceramic substrate 11 has a configuration in which a base ceramic layer 20, a first ceramic layer 21, and a second ceramic layer 22 are laminated in order from the bottom (see FIG. 4, etc.).
  • Each ceramic layer can be formed of, for example, a high-temperature sintered ceramic containing alumina (Al 2 O 3 ) as a main component.
  • the ceramic layers may be formed of medium temperature fired ceramics (MTCC), such as glass-ceramics, or low temperature fired ceramics (LTCC).
  • MTCC medium temperature fired ceramics
  • LTCC low temperature fired ceramics
  • the base ceramic layer 20 has a substantially rectangular flat plate shape.
  • a recess 10 is formed in the central portion of the upper surface of the base ceramic layer 20 .
  • the bottom surface of the concave portion 10 serves as an element mounting portion 10a.
  • the first ceramic layer 21 has a substantially rectangular flat plate shape with substantially the same size as the base ceramic layer 20, and has a frame-like shape with an opening in the center.
  • the first ceramic layer 21 is laminated on the base ceramic layer 20 and provided so as to surround the outer peripheral portion of the upper surface of the base ceramic layer 20 when viewed from above.
  • the second ceramic layer 22 has the shape of a substantially rectangular plate having substantially the same size as the base ceramic layer 20 and the first ceramic layer 21, and has a frame-like shape with an opening in the center. there is The opening of the second ceramic layer 22 has substantially the same opening area as the opening of the first ceramic layer 21 .
  • the second ceramic layer 22 is laminated on the first ceramic layer 21 and provided so as to surround the outer peripheral portion of the upper surface of the first ceramic layer 21 when viewed from above.
  • the wiring board 1 is formed with the first ceramic layer 21 and the second ceramic layer 22 so as to surround the periphery of the recess 10 positioned at the center of the upper surface of the base ceramic layer 20 . Side walls of the ceramic substrate 11 are formed.
  • the first ceramic layer 21 and the second ceramic layer 22 have a frame-like shape with an opening in the center.
  • a configuration in which the two ceramic layers 22 are not provided with openings is also possible.
  • the wiring part 31 and the upper metal layer 51 formed on each ceramic layer are formed of a conductive pattern obtained by molding a conductive material into a predetermined shape.
  • the conductive pattern is, for example, copper (Cu), titanium (Ti), tungsten (W), silver (Ag), palladium (Pd), gold (Au), platinum (Pt), molybdenum (Mo), nickel (Ni). , or a metal material such as manganese (Mn), or an alloy material containing these metal materials as a main component.
  • the conductive pattern For the formation of the conductive pattern, conventionally known methods such as a metallization method using printing paste and a method of transferring a patterned metal layer are used. Among these methods, it is preferable to use, for example, the metallizing method.
  • FIG. 3 shows the configuration around the lead-out wiring portion 52 in the wiring board 1.
  • FIG. 3 is a plan view showing an enlarged area of the wiring board 1 shown in FIG. 1 within the dashed frame.
  • FIG. 4 is a cross-sectional view showing the configuration of the wiring board 1 along line AA shown in FIG.
  • FIG. 5 is a plan view showing the pattern shape of a solid pattern (inner metal layer) 41 provided on the first ceramic layer 21 of the wiring board 1 shown in FIG.
  • FIG. 6 is a plan view showing the pattern shape of the internal wiring (wiring layer) 32 provided on the base ceramic layer 20 of the wiring board 1 shown in FIG.
  • the ceramic substrate 11 has a configuration in which a base ceramic layer 20, a first ceramic layer 21, and a second ceramic layer 22 are laminated in this order from the bottom. .
  • metal layers such as terminal portions 53 and lead wiring portions 52 are formed. These metal layers are also called surface metal layers.
  • an alumina coat 55 is arranged on the lead-out wiring portion 52 so as to partially cover the lead-out wiring portion 52 .
  • the alumina coat 55 is arranged so as to cross the extension direction of the lead wiring portion 52 , that is, to cross the lead wiring portion 52 .
  • a lower surface metal layer 35 is formed on the surface of the base ceramic layer 20 forming the lower surface of the ceramic substrate 11 .
  • the lower metal layer 35 is formed of a conductive pattern obtained by molding a conductive material into a predetermined shape, like the wiring part 31 and the upper metal layer 51 . As shown in FIG. 4 and the like, the lower surface metal layer 35 is electrically connected to a terminal portion 53 provided on the upper surface of the ceramic substrate 11 through vias 36 provided so as to penetrate the interior of the ceramic substrate 11 . It is
  • conductive patterns such as the internal wiring 32 and the solid pattern 41 are provided inside the ceramic substrate 11.
  • the internal wiring 32 and the solid pattern 41 are formed of a conductive pattern obtained by forming a conductive material into a predetermined shape, like the wiring portion 31 and the upper surface metal layer 51 .
  • a solid pattern 41 is provided on the first ceramic layer 21 .
  • the solid pattern 41 is provided so as to cover most of the surface of the first ceramic layer 21 .
  • the solid pattern 41 is connected to the ground (GND), for example.
  • GND ground
  • the solid pattern 41 is formed on the entire surface of the first ceramic layer 21 excluding the area where the vias 36 are arranged, the peripheral area thereof, and the pattern cutouts (openings) 42 .
  • the pattern cut-out portion 42 is formed by providing an opening in a part of the conductive pattern forming the solid pattern 41 .
  • the pattern cut-out portion 42 is provided in a region that overlaps the formation region of the alumina coat 55 in top view so as to include the entire formation region of the alumina coat 55 (see FIG. 5).
  • the shape of the opening of the pattern cut-out portion 42 is a substantially square shape, but the shape of the opening is not limited to a substantially square shape.
  • the pattern cut-out portion 42 may be formed by notching a portion of the end portion of the solid pattern 41 .
  • the solid pattern 41 is provided with the pattern cut-out portion 42 as described above, when the lead wiring portion 52 is cut using a laser beam or the like, the laser beam reaches the position where the solid pattern 41 is formed. It is possible to avoid the possibility of grooves being formed in the solid pattern 41 . As a result, even when the groove 61 is formed in the first ceramic layer 21, it is possible to prevent a part of the solid pattern 41 from being exposed to the surface, thereby reducing the possibility that the solid pattern 41 is short-circuited. be able to.
  • the internal wiring 32 is provided on the base ceramic layer 20 .
  • the internal wiring 32 is stretched in an arbitrary pattern shape between the base ceramic layer 20 and the first ceramic layer 21 .
  • a part of the internal wiring 32 is connected to the wiring portion 31 exposed on the upper surface of the wiring board 1 .
  • the internal wiring 32 is arranged so as to bypass the formation area of the alumina coat 55 so as not to overlap the formation area of the alumina coat 55 when viewed from above (see FIG. 6). As a result, when the lead-out wiring portion 52 is cut using a laser beam or the like, the laser beam reaches the formation position of the internal wiring 32, and the possibility that the internal wiring 32 is cut by the laser beam can be avoided. can.
  • FIG. 7 shows a state in which a groove 61 is formed in the formation region of the alumina coat 55 on the upper surface of the wiring substrate 1.
  • FIG. 7 corresponds to an enlarged view of the region within the dashed frame of the semiconductor package 70 shown in FIG.
  • FIG. 8 is a cross-sectional view showing the configuration of the wiring board 1 taken along line BB of FIG.
  • the groove 61 is provided so as to traverse the lead wiring portion 52 .
  • Such grooves 61 are formed by forming the wiring board 1 as shown in FIG. It can be formed by performing steps. The groove forming step is performed after the wiring board 1 is baked and then the metal layer formed on the substrate surface or the like is electroplated to form a plated layer. By forming the grooves 61 that divide the lead wiring portion 52 in this way, the electrical connection between the terminal portion 53 and the upper surface metal layer 51 can be cut off.
  • the grooving step is preferably performed using a laser beam.
  • a laser beam As a result, it is possible to form grooves by more accurately designating the target position, and to form finer grooves.
  • the laser beam to be used include general laser beams used for laser processing, such as CO 2 laser, fiber laser, and YAG laser.
  • the conditions for laser processing normal conditions for cutting wiring formed on a substrate can be applied.
  • the region C irradiated with the laser beam in the groove forming process is indicated by a dashed frame.
  • the area to be cut on the lead-out wiring portion 52 is provided with the alumina coat 55 that can serve as a mark of the cutting location.
  • the irradiation area C of the laser beam is within the formation area of the alumina coat 55 .
  • a laser beam is applied to the formation region of the alumina coat 55 .
  • a groove 61 is formed. As shown in FIG. 8 and the like, the groove 61 is formed even inside the ceramic substrate 11 .
  • the depth of the grooves 61 to be formed varies depending on various conditions such as the intensity of the laser beam, but may be, for example, about 0.5 mm at maximum from the substrate surface.
  • each ceramic layer such as the first ceramic layer 21 and the second ceramic layer 22 is, for example, within the range of 0.1 mm or more and 0.3 mm or less. Therefore, when the wiring board 1 is irradiated with a laser beam from above, the laser beam can reach the inside of the first ceramic layer 21 . Thereby, as shown in FIG. 8 , the groove 61 can be formed to penetrate the second ceramic layer 22 and extend to a part of the first ceramic layer 21 .
  • the solid pattern 41 provided between the first ceramic layer 21 and the second ceramic layer 22 is provided with the pattern cut-out portion 42 .
  • the pattern cut-out portion 42 is provided so as to include the entire formation area of the alumina coat 55 in the area overlapping the formation area of the alumina coat 55 in top view (see FIG. 5).
  • the irradiation area C of the laser beam is within the formation area of the alumina coat 55 .
  • the grooves 61 formed by irradiating the laser beam are located within the formation area of the pattern cutouts 42 when viewed from above. That is, the solid pattern 41 has a pattern cut-out portion 42 that includes the entire formation region of the grooves 61 in a region that overlaps with the formation region of the grooves 61 in top view.
  • an internal wiring 32 is provided between the base ceramic layer 20 and the first ceramic layer 21 .
  • the internal wiring 32 is arranged so as to bypass the formation region of the alumina coat 55 so as not to overlap the formation region of the alumina coat 55 in top view (see FIG. 6).
  • the irradiation area C of the laser beam is within the formation area of the alumina coat 55 .
  • the groove 61 formed by irradiating the laser beam is formed in a region that does not overlap the formation position of the internal wiring 32 when viewed from above. That is, the internal wiring 32 is arranged so as to bypass the formation region of the groove 61 so as not to overlap the formation region of the groove 61 in top view.
  • the depth of the grooves 61 formed in the groove forming process is, for example, about 0.5 mm at maximum from the substrate surface. Therefore, the present embodiment is preferably applied to a configuration in which the internal wiring 32 is provided at a position within 0.5 mm from the surface of the ceramic substrate 11 . Similarly, this embodiment is preferably applied to a configuration in which the solid pattern 41 is provided at a position within 0.5 mm from the surface of the ceramic substrate 11 .
  • the configuration of this embodiment is more preferably applied to a configuration in which the internal wiring 32 and solid pattern 41 are provided at positions within 0.3 mm from the surface of the ceramic substrate 11 .
  • Each ceramic layer has a thickness in the range of 0.1 mm to 0.3 mm. Therefore, the wiring layer formed on the ceramic layer that is three or more layers away from the substrate surface does not need to detour around the region where the alumina coat 55 and the groove 61 are formed.
  • the internal metal layer formed on the ceramic layer at a position three or more layers away from the substrate surface even if there is no opening in the region overlapping with the formation region of the alumina coat 55 and the groove 61 in top view, good.
  • FIG. 9 shows a cross-sectional configuration of a portion of the wiring board 101 according to one modification of the present embodiment.
  • the wiring board 101 has a ceramic substrate 111 .
  • the ceramic substrate 111 has a configuration in which a base ceramic layer 20, a third ceramic layer 23, a first ceramic layer 21, and a second ceramic layer 22 are laminated in this order from the bottom.
  • the wiring board 101 differs from the wiring board 1 in that a third ceramic layer 23 is further provided between the base ceramic layer 20 and the first ceramic layer 21 .
  • conductive patterns such as the internal wiring 32 and the solid pattern 41 are provided inside the ceramic substrate 111.
  • a configuration similar to that of the wiring board 1 can be applied to the configuration of the internal wiring 32 and the solid pattern 41 .
  • a metal layer 135 is further provided between the base ceramic layer 20 and the third ceramic layer 23 .
  • the metal layer 135 may function as a solid pattern or may function as an internal wiring.
  • a distance D from the surface of the ceramic substrate 111 to the arrangement position of the metal layer 135 is greater than 0.5 mm.
  • the metal layer 135 is provided at a position overlapping with the formation region of the groove 61 or the formation region of the alumina coat 55 in top view.
  • a wiring layer such as the metal layer 135 or an internal A metal layer may be provided.
  • the internal wiring 32 is detoured so as not to overlap with the formation region of the alumina coat 55 or the groove 61 when viewed from above. Arrangement is more preferable.
  • the solid pattern 41 has a pattern cut-out portion 42 in a region overlapping with the forming region of the alumina coat 55 or the groove 61 in top view. This makes it possible to omit the electrical inspection of each wiring performed after the wiring board 1 is manufactured.
  • the alumina coat 55 may not be provided. That is, in the wiring board according to the modified example, the groove 61 is provided so as to cross the lead wiring portion 52 provided on the surface of the ceramic substrate 11, but the alumina coat 55 is not provided around the groove 61. not The internal wiring 32 arranged inside the ceramic substrate 11 is arranged so as to detour so as not to overlap with the forming region of the groove 61 when viewed from above.
  • the terminal portion 53 provided at the tip of the lead-out wiring portion 52 is not limited to a connection terminal for applying electric power during electrolytic plating.
  • the terminal portion 53 may be a specific mounting pad such as, for example, a capacitor mounting pad. That is, the cutting process of the lead-out wiring portion 52 may be performed to separate a specific mounting pad from other mounting pads.
  • the wiring board 1 includes the ceramic substrate (insulating substrate) 11, the surface metal layer provided on the surface of the ceramic substrate 11, and the wiring arranged inside the ceramic substrate 11. and grooves 61 extending across the surface metal layer.
  • the surface metal layer (for example, the lead wiring portion 52) is divided by grooves 61.
  • the wiring layer (for example, the internal wiring 32) is arranged so as to bypass the formation region of the groove 61 so as not to overlap the formation region of the groove 61 when viewed from above.
  • the wiring board 1 When the wiring board 1 is shipped alone, the wiring board 1 may not have the groove 61 .
  • the wiring board 1 includes a ceramic substrate (insulating substrate) 11, a surface metal layer provided on the surface of the ceramic substrate 11, and a wiring layer disposed inside the ceramic substrate 11. and an insulating coat layer (for example, alumina coat 55) arranged so as to partially cover the surface metal layer (for example, lead wiring section 52).
  • the wiring layer (for example, the internal wiring 32) is arranged so as to bypass the formation region of the insulation coat layer so as not to overlap the formation region of the insulation coat layer when viewed from above.
  • the wiring layer formed inside the ceramic substrate 11 is cut. can reduce the probability.
  • the wiring board according to another modification includes an insulating substrate, a surface metal layer provided on the surface of the insulating substrate, a wiring layer disposed inside the insulating substrate, and the and an insulating coat layer arranged to cover part of the surface metal layer.
  • the wiring layer is arranged so as to bypass the forming region of the insulating coat layer so as not to overlap the forming region of the insulating coat layer when viewed from above.
  • the laser beam reaches the formation position of the internal wiring layer, thereby avoiding the possibility that the wiring layer is cut by the laser beam. can do.
  • an internal metal layer is further provided inside the insulating substrate, and the internal metal layer overlaps a formation region of the insulating coat layer when viewed from above.
  • An opening may be provided in the region so as to include the entire forming region of the insulating coat layer.
  • the laser beam reaches the formation position of the inner metal layer, thereby avoiding the possibility of forming a groove in the inner metal layer. be able to. This makes it possible to avoid part of the inner metal layer from being exposed to the surface, and reduce the possibility of the inner metal layer short-circuiting.
  • FIG. 10 shows an enlarged top view of a portion of the wiring board 201 according to the second embodiment.
  • FIG. 10 shows the configuration around the lead wiring portion 52 in the wiring board 201 .
  • the upper surface of the ceramic substrate 11 is provided with two lead wiring portions 52 branched from predetermined positions of the upper surface metal layer 51 .
  • the two lead wire portions 52 the one positioned on the left is referred to as a lead wire portion 52A, and the one positioned on the right side is referred to as a lead wire portion 52B.
  • a terminal portion 53 is provided at the tip of each lead wiring portion 52 .
  • the terminal portion 53A is located on the left side
  • the terminal portion 53B is located on the right side.
  • An alumina coat (insulating coat layer) 55A is provided on the lead-out wiring portion 52A so as to cross a part of the lead-out wiring portion 52A.
  • An alumina coat (insulating coat layer) 55B is provided on the lead-out wiring portion 52B so as to cross a part of the lead-out wiring portion 52B.
  • the alumina coats 55A and 55B serve as marks of cutting points when performing the wiring cutting process (laser cutting) described above after the plating process is completed.
  • a groove 61A is provided in the formation region of the lead-out wiring portion 52A.
  • a groove 61B is provided in the region where the lead-out wiring portion 52B is formed. Grooves 61A and 61B are provided to cross lead wiring portions 52A and 52B, respectively.
  • FIG. 11 is a cross-sectional view showing the configuration of the wiring board 1 along line EE shown in FIG.
  • FIG. 12 is a plan view showing pattern shapes of a solid pattern (internal metal layer) 241 and internal wiring (wiring layer) 232 provided on the first ceramic layer 21 of the wiring board 201 shown in FIG.
  • conductive patterns such as the internal wiring 232, the solid pattern 241, and the internal wiring 32 are provided inside the ceramic substrate 11. Specifically, the internal wiring 232 and the solid pattern 241 are provided on the first ceramic layer 21 , and the internal wiring 32 is provided on the base ceramic layer 20 .
  • the solid pattern 241 is provided so as to partially cover the surface of the first ceramic layer 21 .
  • the solid pattern 241 is provided in a region that overlaps the formation regions of the lead wiring portion 52A, the terminal portion 53A, and the like when viewed from above.
  • the solid pattern 241 has pattern cutouts 42 .
  • the pattern blank part 42 is formed by forming an opening in a part of the conductive pattern forming the solid pattern 41 .
  • the pattern cutout portion 42 is provided so as to include the entire formation region of the alumina coat 55 in a region overlapping with the formation region of the alumina coat 55A provided on the lead-out wiring portion 52A when viewed from above (FIG. 12). reference).
  • the irradiation region C of the laser beam irradiated during the groove forming process is within the formation region of the alumina coat 55A.
  • internal wiring 232 is provided on the first ceramic layer 21 in addition to the solid pattern 241 .
  • the internal wiring 232 is arranged so as to bypass the formation region of the alumina coat 55B so as not to overlap the formation region of the alumina coat 55B in top view (see FIG. 12).
  • the irradiation region C of the laser beam irradiated during the groove forming process is within the formation region of the alumina coat 55B.
  • the groove 61B formed by irradiating the laser beam is formed in a region that does not overlap the formation position of the internal wiring 232 when viewed from above. Therefore, when the lead-out wiring portion 52B is cut using a laser beam or the like, the possibility that the laser beam reaches the forming position of the internal wiring 232 and the internal wiring 232 is cut by the laser beam can be avoided. .
  • the wiring board 201 is provided with the internal wiring 32 between the base ceramic layer 20 and the first ceramic layer 21 .
  • the internal wiring 32 is arranged to bypass the forming regions of the alumina coats 55A and 55B so as not to overlap with the forming regions of the alumina coats 55A and 55B when viewed from above.
  • the laser beam reaches the formation position of the internal wiring 32, thereby avoiding the possibility that the internal wiring 32 is cut by the laser beam. be able to.
  • wiring board 11 ceramic substrate (insulating substrate) 20: base ceramic layer 21: first ceramic layer 22: second ceramic layer 32: internal wiring (wiring layer) 41: solid pattern (internal metal layer) 42: Pattern cut-out portion (opening) 52: lead wiring part (surface metal layer) 53: Terminal portion 55: Alumina coat (insulation coat layer) 61: groove 70: semiconductor package 71: semiconductor element 101: wiring substrate 111: ceramic substrate 201: wiring substrate 232: internal wiring (wiring layer) 241: solid pattern (inner metal layer)

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Abstract

配線基板（１）は、絶縁基板（１１）と、絶縁基板（１１）の表面に設けられている表面金属層と、絶縁基板（１１）の内部に配置されている配線層とを備えている。表面金属層（例えば、引き出し配線部（５２））は、溝（６１）によって分割されている。配線層（例えば、内部配線（３２））は、上面視で溝（６１）の形成領域と重ならないように、溝（６１）の形成領域を迂回して配置されている。

Description

配線基板
　本開示は、表面の金属層に溝または切断の目印となり得る絶縁コート層が形成されている配線基板に関する。
　半導体素子等の電子部品が搭載される配線基板には、セラミックなどで形成されている絶縁基板の表面に、金属などの導電性材料を用いて形成されている金属層が設けられている。この金属層は、外部の電子部品との接続端子などとして利用される。
　この金属層の表面には、金属層を保護するためのメッキ層が形成されている。メッキ層は、電解メッキ法を用いて形成される。電解メッキ法は、金属層と電気的に接続されたメッキ用配線を通電させることによって行われる。このようにして金属層の表面にメッキ層が形成された後に、金属層をメッキ用配線から電気的に独立させるために、金属層とメッキ用配線との間を切断することが必要となる場合がある。
　例えば、特許文献１には、リューターなどの研削装置を用いてメタライズ層の一部を研削除去し、メタライズ配線層とメタライズ金属層とを電気的に独立させることが記載されている。また、特許文献２には、イオンビーム、レーザビーム、および電子ビームなどの光線を照射することによって、メッキ用配線として機能する引出配線を切断することが記載されている。
特開平９－２２９５８号公報 特開２０１７－３２２９０号公報
　このように、金属層をメッキ用配線から電気的に独立させるために、金属層とメッキ用配線との間を切断する場合には、例えば、基板の表面に照射する光線の強度を高くし過ぎると、基板の内部にまで光線が到達して基板に深い溝が形成される可能性がある。基板の内部に形成されている配線層などが、このような溝の形成領域と重なると、内部の配線層にも溝が形成されてしまう。このようにして、配線層が切断されると、配線層の導通不良が発生する。また、基板の内部に形成されている金属層に溝が形成されると、金属層の一部が表面に露出することになり、金属層に短絡の可能性が増加してしまう。
　そこで、本開示の一局面では、基板の内部に形成されている配線層などの金属層を切断する可能性を低減させることのできる配線基板を提供することを目的とする。
　本開示の一局面にかかる配線基板は、絶縁基板と、前記絶縁基板の表面に設けられ、前記絶縁基板上に形成された溝によって分割されている表面金属層と、前記絶縁基板の内部に配置されている配線層とを備えている。この配線基板において、前記配線層は、上面視で前記溝の形成領域と重ならないように、前記溝の形成領域を迂回して配置されている。
　上記の構成によれば、表面金属層を分割する溝を形成するために行う溝形成工程において、絶縁基板の内部に形成されている配線層を切断する可能性を低減させることができる。
　上記の本開示の一局面にかかる配線基板において、前記溝の周囲には、絶縁コート層が設けられていてもよい。
　上記の構成によれば、溝を形成する際の目印として絶縁コート層を利用することができる。
　上記の本開示の一局面にかかる配線基板において、前記配線層は、上面視で前記絶縁コート層の形成領域と重ならないように、前記絶縁コート層の形成領域を迂回して配置されていてもよい。
　上記の構成によれば、溝を形成する際の目印となる絶縁コート層の形成領域と上面視で重ならないように配線層が設けられていることで、溝形成工程時に絶縁基板の内部に形成されている配線層を切断する可能性をより低減させることができる。
　上記の本開示の一局面にかかる配線基板において、前記絶縁基板の内部には、内部金属層がさらに設けられており、前記内部金属層には、上面視で前記溝の形成領域と重なる領域に、前記溝の形成領域の全てを含むように開口が形成されていてもよい。
　上記の構成によれば、表面金属層を分割する溝を形成するために行う溝形成工程において、絶縁基板の内部に形成されている内部金属層に溝が形成される可能性を低減させることができる。これにより、内部金属層の一部が表面に露出することを避けることができ、内部金属層が短絡する可能性を低減させることができる。
　上記の本開示の一局面にかかる配線基板において、前記配線層は、前記絶縁基板の表面からの距離が０．５ｍｍ以内の位置に設けられていてもよい。
　上記の構成によれば、表面金属層にレーザビームを照射した際に、レーザビームのエネルギーが到達する可能性のある絶縁基板の表面からの距離が０．５ｍｍ以内の位置において、絶縁コート層の形成領域を迂回して配線層を配置することができる。そのため、配線層がレーザビームによって切断される可能性を回避することができる。
　上記の本開示の一局面にかかる配線基板において、前記内部金属層は、前記絶縁基板の表面からの距離が０．５ｍｍ以内の位置に設けられていてもよい。
　上記の構成によれば、表面金属層にレーザビームを照射した際に、レーザビームのエネルギーが到達する可能性のある絶縁基板の表面からの距離が０．５ｍｍ以内の位置において、絶縁コート層の形成領域と上面視で重なる位置に内部金属層を設けないようにすることができる。そのため、内部金属層に溝が形成される可能性を回避することができる。
　本開示の一局面にかかる配線基板によれば、基板の内部に形成されている配線層などの金属層を切断する可能性を低減させることができる。
一実施形態にかかる配線基板の構成を示す平面模式図である。 図１に示す配線基板に半導体素子が搭載された半導体パッケージの構成を示す平面模式図である。 図１に示す配線基板の一部分の上面の構成を示す平面図である。 図３に示す配線基板のＡ－Ａ線部分の構成を示す断面図である。 図３に示す配線基板の内部のセラミック層上に設けられているベタパターンを示す平面図である。 図３に示す配線基板の内部のセラミック層上に設けられている内部配線を示す平面図である。 図３に示す配線基板のアルミナコートの形成領域に溝が形成された状態を示す平面図である。 図７に示す配線基板のＢ－Ｂ線部分の構成を示す断面図である。 変形例にかかる配線基板の構成を示す断面図である。 第２の実施形態にかかる配線基板の一部分の上面の構成を示す平面図である。 図１０に示す配線基板のＥ－Ｅ線部分の構成を示す断面図である。 図１０に示す配線基板の内部のセラミック層上に設けられているベタパターンおよび内部配線を示す平面図である。
　以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
　〔第１の実施形態〕
　本実施形態では、本発明にかかる配線基板の一例として、配線基板１を例に挙げて説明する。この配線基板１には、半導体チップ７１が搭載され、半導体パッケージ７０を構成する。
　図１には、配線基板１の平面構成を模式的に示す。配線基板１は、上面視で略四角形状を有している。配線基板１の外形は、複数のセラミック層を含むセラミック基板（絶縁基板）１１で形成されている。セラミック基板１１の上面の中央部には、上面視で略四角形状の凹部１０が形成されている。凹部１０の底面には、半導体チップ７１などの半導体素子が搭載される素子搭載予定部１０ａとなっている。
　上記のような構成を有する配線基板１の素子搭載予定部１０ａには、半導体チップ７１が搭載される。これにより、半導体パッケージ７０が得られる。図２には、半導体パッケージ７０の概略構成を示す。
　配線基板１は、ボンディングワイヤ７２を介して半導体チップ７１と電気的に接続される。具体的には、配線基板１の各配線部３１と、半導体チップ７１の各接続端子（図示せず）とが、ボンディングワイヤ７２によって電気的に接続される。これにより、各配線部３１と半導体チップ７１との間で電気信号の伝達が可能となる。各配線部３１は、基台セラミック層２０の上面に形成されている。
　また、凹部１０を取り囲むように形成されているセラミック基板１１の側壁の上面には、上面金属層５１が形成されている。本実施形態では、上面金属層５１は、最上層に位置する第２セラミック層２２の表面に形成されている。上面金属層５１は、電解メッキ時にメッキ用配線として利用される。上面金属層５１は、凹部１０を取り囲むように形成された枠状の導電パターンを有している。電解メッキ時には、端子部５３に印加された電力が、上面金属層５１を介して各金属層に伝達される。
　上面金属層５１は、引き出し配線部５２を有している。引き出し配線部５２は、上面金属層５１の所定の位置から枝分かれするように設けられている。引き出し配線部５２の配置位置は、配線基板１に形成されている配線、端子、およびビアなどの各導電パターンの形状に応じて任意に決めることができる。
　引き出し配線部５２の先端には、端子部５３が設けられている。この端子部５３は、電解メッキ時に電力を印加するための接続端子として利用される。また、この端子部５３は、配線基板１の電気検査時には、検査用の端子として利用される。
　上面金属層５１（引き出し配線部５２を含む）および端子部５３の表面は、メッキ層で被覆されている。メッキ層は、電解メッキ法を用いて形成される。電解メッキ法は、端子部５３および引き出し配線部５２を介して、上面金属層５１などの金属層に電力を印加することによって行われる。このようにして金属層の表面にメッキ層が形成された後、引き出し配線部５２は切断され、端子部５３と上面金属層５１とは、電気的に独立した状態となる。
　また、引き出し配線部５２上には、引き出し配線部５２の一部を横切るようにアルミナコート（絶縁コート層）５５が設けられている。アルミナコート５５は、メッキ処理が終了した後に行われる上述の配線の切断処理（レーザカット）を行う際の切断箇所の目印となる。アルミナコート５５は、アルミナを含有する絶縁ペーストを引き出し配線部５２上の所定の位置に塗布することによって形成される。
　なお、本実施形態では、絶縁コート層の一例としてアルミナコートを挙げているが、絶縁コート層の材料は非導電性を有しているものであればよく、アルミナに限定はされない。
　配線基板１上に半導体チップ７１が搭載された状態で、セラミック基板１１の凹部１０には、液状の樹脂材料が流し込まれる。この樹脂材料が硬化することで、凹部１０には、樹脂が充填された状態となる。これにより、半導体パッケージ７０が得られる。なお、セラミック基板１１の凹部１０に樹脂材料を流し込まない構成も可能である。すなわち、別の実施態様では、半導体パッケージ７０は、配線基板１上に半導体チップ７１を載せ、これらを互いに電気的に接続させることによって形成される。
　セラミック基板１１は、複数のセラミック層を積層した積層構造を有している。本実施形態では、セラミック基板１１は、下層から順に、基台セラミック層２０、第１セラミック層２１、および第２セラミック層２２が積層された構成を有している（図４など参照）。
　各セラミック層は、例えば、アルミナ（Ａｌ２Ｏ３）を主成分とする高温焼成セラミックで形成することができる。また、別の実施態様では、セラミック層は、ガラス－セラミックなどの中温焼成セラミック（ＭＴＣＣ）、または低温焼成セラミック（ＬＴＣＣ）で形成されていてもよい。
　基台セラミック層２０は、略四角形の平板状を有している。基台セラミック層２０の上面の中央部には、凹部１０が形成されている。凹部１０の底面は、素子搭載予定部１０ａとなっている。
　第１セラミック層２１は、基台セラミック層２０と略同じ大きさの略四角形の平板状を有しており、中央部に開口部を有する枠状の形状を有している。第１セラミック層２１は、基台セラミック層２０上に積層され、上面視で基台セラミック層２０の上面の外周部分を囲うように設けられている。
　第２セラミック層２２は、基台セラミック層２０および第１セラミック層２１と略同じ大きさの略四角形の平板状を有しており、中央部に開口部を有する枠状の形状を有している。第２セラミック層２２の開口部は、第１セラミック層２１の開口部と略同じ開口面積を有している。第２セラミック層２２は、第１セラミック層２１上に積層され、上面視で第１セラミック層２１の上面の外周部分を囲うように設けられている。
　上記の構成により、配線基板１には、基台セラミック層２０の上面の中央部に位置している凹部１０の外周を取り囲むように、第１セラミック層２１および第２セラミック層２２で形成されているセラミック基板１１の側壁が形成される。
　なお、本実施形態では、第１セラミック層２１および第２セラミック層２２は中央部に開口部を有する枠状の形状を有しているが、別の実施態様では、第１セラミック層２１および第２セラミック層２２に開口部が設けられていない構成も可能である。
　各セラミック層上に形成されている配線部３１および上面金属層５１などは、導電性材料を所定形状に成形して得られる導電パターンで形成されている。導電パターンは、例えば、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、銀（Ａｇ）、パラジウム（Ｐｄ）、金（Ａｕ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、またはマンガン（Ｍｎ）などの金属材料、あるいはこれらの金属材料を主成分とする合金材料によって形成することができる。
　導電パターンの形成には、例えば、印刷ペーストによるメタライズ法、パターン状の金属層を転写する方法などの従来公知の方法が用いられる。これらの各方法の中でも、例えば、メタライズ法を用いることが好ましい。
　続いて、配線基板１における引き出し配線部５２および端子部５３の形成領域周辺のより具体的な構成について説明する。図３には、配線基板１における引き出し配線部５２周辺の構成を示す。図３は、図１に示す配線基板１の破線枠内の領域を拡大して示す平面図である。図４は、図３に示す配線基板１のＡ－Ａ線部分の構成を示す断面図である。
　また、図５は、図３に示す配線基板１の第１セラミック層２１上に設けられているベタパターン（内部金属層）４１のパターン形状を示す平面図である。図６は、図３に示す配線基板１の基台セラミック層２０上に設けられている内部配線（配線層）３２のパターン形状を示す平面図である。
　図４などに示すように、本実施形態では、セラミック基板１１は、下層から順に、基台セラミック層２０、第１セラミック層２１、および第２セラミック層２２が積層された構成を有している。
　セラミック基板１１の上面を形成している第２セラミック層２２の表面には、端子部５３および引き出し配線部５２などの金属層が形成されている。これらの金属層は、表面金属層とも呼ばれる。また、引き出し配線部５２上には、引き出し配線部５２の一部を覆うようにアルミナコート５５が配置されている。本実施形態では、アルミナコート５５は、引き出し配線部５２の延伸方向と交差するように、すなわち、引き出し配線部５２を横切るように配置されている。
　セラミック基板１１の下面を形成している基台セラミック層２０の表面には、下面金属層３５が形成されている。下面金属層３５は、配線部３１および上面金属層５１などと同様に、導電性材料を所定形状に成形して得られる導電パターンで形成されている。図４などに示すように、下面金属層３５は、セラミック基板１１の内部を貫通するように設けられているビア３６によって、セラミック基板１１の上面に設けられている端子部５３と電気的に接続されている。
　また、セラミック基板１１の内部には、内部配線３２およびベタパターン４１などの導電パターンが設けられている。内部配線３２およびベタパターン４１は、配線部３１および上面金属層５１などと同様に、導電性材料を所定形状に成形して得られる導電パターンで形成されている。
　本実施形態では、第１セラミック層２１上に、ベタパターン４１が設けられている。ベタパターン４１は、第１セラミック層２１の表面の大部分を覆うように設けられている。ベタパターン４１は、例えば、グランド（ＧＮＤ）に接続される。これにより、配線基板１に設けられた各配線内を伝達する電気信号へのノイズの影響を低減させることができる。なお、ノイズの低減効果を高めるためには、ベタパターン４１の配置領域はできるだけ大きくすることが好ましい。
　そこで、本実施形態にかかる配線基板１では、ベタパターン４１は、ビア３６の配置領域およびその周辺領域、並びにパターン抜き部（開口）４２を除いた第１セラミック層２１の表面全体に形成されている。
　パターン抜き部４２は、ベタパターン４１を形成している導電パターンの一部に開口を設けることによって形成される。パターン抜き部４２は、上面視でアルミナコート５５の形成領域と重なる領域に、アルミナコート５５の全ての形成領域を含むように設けられている（図５参照）。図５に示す例では、パターン抜き部４２の開口形状は、略四角形となっているが、開口形状は略四角形に限定されない。また、パターン抜き部４２がベタパターン４１の端部に設けられている場合には、ベタパターン４１の端部の一部分を切り欠くことによってパターン抜き部４２を形成してもよい。
　ベタパターン４１に上記のようなパターン抜き部４２が設けられていることにより、レーザビームなどを用いて引き出し配線部５２を切断する際に、レーザビームがベタパターン４１の形成位置にまで到達し、ベタパターン４１に溝が形成される可能性を回避することができる。これにより、第１セラミック層２１に溝６１が形成された場合であっても、ベタパターン４１の一部が表面に露出することを避けることができ、ベタパターン４１が短絡する可能性を低減させることができる。
　また、本実施形態では、基台セラミック層２０上に、内部配線３２が設けられている。内部配線３２は、基台セラミック層２０と第１セラミック層２１との間に、任意のパターン形状で張り巡らされている。また、内部配線３２の一部は、配線基板１の上面に露出した配線部３１と接続されている。
　内部配線３２は、上面視でアルミナコート５５の形成領域と重ならないように、アルミナコート５５の形成領域を迂回して配置されている（図６参照）。これにより、レーザビームなどを用いて引き出し配線部５２を切断する際に、レーザビームが内部配線３２の形成位置にまで到達し、内部配線３２がレーザビームによって切断される可能性を回避することができる。
　続いて、引き出し配線部５２に溝６１が形成された状態の配線基板１について説明する。図７には、配線基板１の上面のアルミナコート５５の形成領域に溝６１が形成された状態を示す。図７は、図２に示す半導体パッケージ７０の破線枠内の領域を拡大した図に相当する。図８は、図７に示す配線基板１のＢ－Ｂ線部分の構成を示す断面図である。
　溝６１は、引き出し配線部５２を横切るように設けられている。このような溝６１は、図１に示すような配線基板１を製造した後に、光線（例えば、レーザビーム、イオンビーム、電子ビームなど）または切削工具（例えば、リューターなど）などを使用した溝形成工程を行うことによって形成することができる。溝形成工程は、配線基板１を焼成した後、基板表面などに形成された金属層に電解メッキ処理を行ってメッキ層を形成した後に実施される。このようにして、引き出し配線部５２を分割するような溝６１が形成されることによって、端子部５３と上面金属層５１との電気的な接続を遮断することができる。
　溝形成工程は、レーザビームを使用して行うことが好ましい。これにより、目的とする位置をより的確に指定して溝を形成することができるとともに、より微細な溝を形成することができる。使用するレーザビームとしては、例えば、ＣＯ２レーザ、ファイバレーザ、ＹＡＧレーザなどのレーザ加工に用いられる一般的なレーザビームが挙げられる。また、レーザ加工の条件は、基板上に形成された配線の切断処理を行う際の通常の条件を適用することができる。
　図３では、溝形成工程においてレーザビームが照射される領域Ｃを破線枠で示す。上述したように、引き出し配線部５２上の切断予定領域には、切断箇所の目印となり得るアルミナコート５５が設けられている。レーザビームの照射領域Ｃは、アルミナコート５５の形成領域の範囲内にある。溝形成工程時には、アルミナコート５５の形成領域に対してレーザビームを照射する。
　領域Ｃにレーザビームが照射されると、溝６１が形成される。図８などに示すように、溝６１は、セラミック基板１１の内部にまで形成される。形成される溝６１の深さは、レーザビームの強度などの諸条件によって異なるが、例えば、基板表面から最大で０．５ｍｍ程度になることがある。
　一方、第１セラミック層２１および第２セラミック層２２などの各セラミック層の厚さは、例えば、０．１ｍｍ以上０．３ｍｍ以下の範囲内である。そのため、配線基板１の上面からレーザビームを照射すると、レーザビームは第１セラミック層２１の内部にまで到達し得る。これにより、図８に示すように、溝６１は、第２セラミック層２２を貫通し、第１セラミック層２１の一部にまで形成され得る。
　本実施形態にかかる配線基板１では、第１セラミック層２１と第２セラミック層２２との間に設けられているベタパターン４１にパターン抜き部４２が設けられている。上述したように、パターン抜き部４２は、上面視でアルミナコート５５の形成領域と重なる領域に、アルミナコート５５の全ての形成領域を含むように設けられている（図５参照）。そして、レーザビームの照射領域Ｃは、アルミナコート５５の形成領域の範囲内にある。
　そのため、レーザビームを照射することによって形成される溝６１は、上面視でパターン抜き部４２の形成領域の範囲内に位置する。すなわち、ベタパターン４１は、上面視で溝６１の形成領域と重なる領域に、溝６１の形成領域の全てを含むようなパターン抜き部４２を有している。
　この構成によれば、溝形成工程時に、レーザビームがベタパターン４１の形成位置にまで到達し、ベタパターン４１に溝が形成される可能性を回避することができる。これにより、第１セラミック層２１に溝６１が形成された場合であっても、ベタパターン４１の一部が表面に露出することを避けることができ、ベタパターン４１が短絡する可能性を低減させることができる。
　また、本実施形態にかかる配線基板１では、基台セラミック層２０と第１セラミック層２１との間には、内部配線３２が設けられている。上述したように、内部配線３２は、上面視でアルミナコート５５の形成領域と重ならないように、アルミナコート５５の形成領域を迂回して配置されている（図６参照）。そして、レーザビームの照射領域Ｃは、アルミナコート５５の形成領域の範囲内にある。
　そのため、レーザビームを照射することによって形成される溝６１は、上面視で内部配線３２の形成位置と重ならない領域に形成される。すなわち、内部配線３２は、上面視で溝６１の形成領域と重ならないように、溝６１の形成領域を迂回して配置されている。
　この構成によれば、溝形成工程において、内部配線３２が形成されている第１セラミック層２１にまでレーザビームが到達した場合であっても、内部配線３２がレーザビームによって切断される可能性を回避することができる。
　上述したように、溝形成工程において形成される溝６１の深さは、例えば、基板表面から最大で０．５ｍｍ程度になる。そのため、本実施形態は、内部配線３２が、セラミック基板１１の表面からの距離が０．５ｍｍ以内の位置に設けられている構成において適用されることが好ましい。同様に、本実施形態は、ベタパターン４１が、セラミック基板１１の表面からの距離が０．５ｍｍ以内の位置に設けられている構成において適用されることが好ましい。
　また、本実施形態の構成は、内部配線３２およびベタパターン４１が、セラミック基板１１の表面からの距離が０．３ｍｍ以内の位置に設けられている構成において適用されることがより好ましい。各セラミック層の厚さは、０．１ｍｍ以上０．３ｍｍ以下の範囲内である。したがって、基板表面から３層以上離れた位置にあるセラミック層上に形成される配線層については、アルミナコート５５および溝６１の形成領域を迂回させなくてもよい。また、基板表面から３層以上離れた位置にあるセラミック層上に形成される内部金属層については、上面視でアルミナコート５５および溝６１の形成領域と重なる領域に開口が設けられていなくてもよい。
　（変形例１）
　図９には、本実施形態の一変形例にかかる配線基板１０１の一部分の断面構成を示す。配線基板１０１は、セラミック基板１１１を備えている。セラミック基板１１１は、下層から順に、基台セラミック層２０、第３セラミック層２３、第１セラミック層２１、および第２セラミック層２２が積層された構成を有している。配線基板１０１においては、基台セラミック層２０と第１セラミック層２１との間に第３セラミック層２３がさらに設けられている点が、配線基板１とは異なっている。
　セラミック基板１１１の内部には、内部配線３２およびベタパターン４１などの導電パターンが設けられている。内部配線３２およびベタパターン４１の構成については、配線基板１の構成と同様の構成が適用できる。
　変形例にかかる配線基板１０１においては、基台セラミック層２０と第３セラミック層２３との間に、金属層１３５がさらに設けられている。金属層１３５は、ベタパターンとして機能してもよいし、内部配線として機能してもよい。セラミック基板１１１の表面から金属層１３５の配置位置までの距離Ｄは、０．５ｍｍよりも大きくなっている。金属層１３５は、上面視で、溝６１の形成領域、あるいは、アルミナコート５５の形成領域と重なる位置に設けられている。
　このように、セラミック基板１１１の表面からの厚み方向の距離Ｄが０．５ｍｍを超える位置には、溝形成工程においてレーザビームが到達する可能性が低いため、金属層１３５などの配線層または内部金属層が設けられていてもよい。
　なお、第１の実施形態の配線基板１のように、セラミック基板１１の全てのセラミック層において、内部配線３２が、上面視でアルミナコート５５または溝６１の形成領域と重ならないように迂回して配置されていることがより好ましい。同様に、セラミック基板１１の全てのセラミック層において、ベタパターン４１が、上面視でアルミナコート５５または溝６１の形成領域と重なる領域にパターン抜き部４２を有していることがより好ましい。これにより、配線基板１の製造後に行う各配線の電気検査を省略することができる。
　（他の変形例）
　また、別の変形例では、アルミナコート５５が設けられていなくてもよい。すなわち、一変形例にかかる配線基板においては、セラミック基板１１の表面に設けられている引き出し配線部５２を横切るように溝６１が設けられているが、溝６１の周囲にアルミナコート５５は設けられていない。そして、セラミック基板１１の内部に配置されている内部配線３２は、上面視で溝６１の形成領域と重ならないように迂回して配置されている。
　また、引き出し配線部５２の先端に設けられている端子部５３は、電解メッキ時に電力を印加するための接続端子に限定されない。一変形例では、端子部５３は、例えば、コンデンサ実装用のパッドなどの特定の実装用のパッドであってもよい。すなわち、引き出し配線部５２の切断処理は、特定の実装用のパッドを、他の実装用パッドから独立させるために行われてもよい。
　（第１の実施形態のまとめ）
　以上のように、本実施形態にかかる配線基板１は、セラミック基板（絶縁基板）１１と、セラミック基板１１の表面に設けられている表面金属層と、セラミック基板１１の内部に配置されている配線層と、表面金属層を横切るように設けられている溝６１とを備えている。表面金属層（例えば、引き出し配線部５２）は、溝６１によって分割されている。配線層（例えば、内部配線３２）は、上面視で溝６１の形成領域と重ならないように、溝６１の形成領域を迂回して配置されている。
　上記の構成によれば、引き出し配線部５２に溝６１を形成するために行う溝形成工程において、セラミック基板１１の内部に形成されている配線層などを切断する可能性を低減させることができる。
　（さらに他の変形例）
　なお、配線基板１を単体で出荷するような場合などには、配線基板１は、溝６１を有していなくてもよい。
　すなわち、もう一つの変形例にかかる配線基板１は、セラミック基板（絶縁基板）１１と、セラミック基板１１の表面に設けられている表面金属層と、セラミック基板１１の内部に配置されている配線層と、表面金属層（例えば、引き出し配線部５２）の一部を覆うように配置されている絶縁コート層（例えば、アルミナコート５５）とを備えている。配線層（例えば、内部配線３２）は、上面視で絶縁コート層の形成領域と重ならないように、絶縁コート層の形成領域を迂回して配置されている。
　上記の構成によれば、引き出し配線部５２上のアルミナコート５５にレーザビームなどを照射して引き出し配線部５２を切断する際に、セラミック基板１１の内部に形成されている配線層などを切断する可能性を低減させることができる。
　以上のように、もう一つの変形例にかかる配線基板は、絶縁基板と、前記絶縁基板の表面に設けられている表面金属層と、前記絶縁基板の内部に配置されている配線層と、前記表面金属層の一部を覆うように配置されている絶縁コート層とを備えている。この配線基板において、前記配線層は、上面視で前記絶縁コート層の形成領域と重ならないように、前記絶縁コート層の形成領域を迂回して配置されている。
　上記の構成によれば、レーザビームなどを用いて表面金属層を分割する際に、レーザビームが内部の配線層の形成位置にまで到達し、配線層がレーザビームによって切断される可能性を回避することができる。
　上記のもう一つの変形例にかかる配線基板において、前記絶縁基板の内部には、内部金属層がさらに設けられており、前記内部金属層には、上面視で前記絶縁コート層の形成領域と重なる領域に、前記絶縁コート層の全ての形成領域を含むように開口が設けられていてもよい。
　上記の構成によれば、レーザビームなどを用いて表面金属層を分割する際に、レーザビームが内部金属層の形成位置にまで到達し、内部金属層に溝が形成される可能性を回避することができる。これにより、内部金属層の一部が表面に露出することを避けることができ、内部金属層が短絡する可能性を低減させることができる。
　〔第２の実施形態〕
　続いて、第２の実施形態にかかる配線基板１について、図１０から図１２を参照しながら説明する。図１０には、第２の実施形態にかかる配線基板２０１の一部分の上面を拡大して示す。図１０では、配線基板２０１における引き出し配線部５２周辺の構成を示す。
　第２の実施形態にかかる配線基板２０１においては、セラミック基板１１の上面に、上面金属層５１の所定の位置から枝分かれした引き出し配線部５２が２個設けられている。図１２では、２個の引き出し配線部５２のうち、左側に位置するものを引き出し配線部５２Ａとし、右側に位置するものを引き出し配線部５２Ｂとする。各引き出し配線部５２の先端には、端子部５３がそれぞれ設けられている。図１２では、２個の端子部５３のうち、左側に位置するものを端子部５３Ａとし、右側に位置するものを端子部５３Ｂとする。
　引き出し配線部５２Ａ上には、引き出し配線部５２Ａの一部を横切るようにアルミナコート（絶縁コート層）５５Ａが設けられている。引き出し配線部５２Ｂ上には、引き出し配線部５２Ｂの一部を横切るようにアルミナコート（絶縁コート層）５５Ｂが設けられている。アルミナコート５５Ａおよび５５Ｂは、メッキ処理が終了した後に行われる上述の配線の切断処理（レーザカット）を行う際の切断箇所の目印となる。
　そして、引き出し配線部５２Ａの形成領域内には、溝６１Ａが設けられている。また、引き出し配線部５２Ｂの形成領域内には、溝６１Ｂが設けられている。溝６１Ａおよび６１Ｂは、それぞれ引き出し配線部５２Ａおよび５２Ｂを横切るように設けられている。
　図１１は、図１０に示す配線基板１のＥ－Ｅ線部分の構成を示す断面図である。図１２は、図１０に示す配線基板２０１の第１セラミック層２１上に設けられているベタパターン（内部金属層）２４１および内部配線（配線層）２３２のパターン形状を示す平面図である。
　セラミック基板１１の内部には、内部配線２３２およびベタパターン２４１、並びに内部配線３２などの導電パターンが設けられている。具体的には、第１セラミック層２１上に、内部配線２３２およびベタパターン２４１が設けられており、基台セラミック層２０上に、内部配線３２が設けられている。
　ベタパターン２４１は、第１セラミック層２１の表面の一部の領域を覆うように設けられている。図１２に示す例では、ベタパターン２４１は、上面視で、引き出し配線部５２Ａおよび端子部５３Ａなどの形成領域と重なる領域に設けられている。
　ベタパターン２４１は、パターン抜き部４２を有している。パターン抜き部４２は、ベタパターン４１を形成している導電パターンの一部に開口を形成することによって形成される。パターン抜き部４２は、上面視で、引き出し配線部５２Ａ上に設けられているアルミナコート５５Ａの形成領域と重なる領域に、アルミナコート５５の全ての形成領域を含むように設けられている（図１２参照）。そして、溝形成工程時に照射されるレーザビームの照射領域Ｃは、アルミナコート５５Ａの形成領域の範囲内にある。
　この構成によれば、溝形成工程時に、レーザビームがベタパターン４１の形成位置にまで到達し、ベタパターン４１に溝が形成される可能性を回避することができる。これにより、第１セラミック層２１に溝６１Ａが形成された場合に、ベタパターン２４１の一部が表面に露出することを避けることができ、ベタパターン２４１が短絡する可能性を低減させることができる。
　また、本実施形態では、第１セラミック層２１上には、ベタパターン２４１の他に内部配線２３２が設けられている。内部配線２３２は、上面視でアルミナコート５５Ｂの形成領域と重ならないように、アルミナコート５５Ｂの形成領域を迂回して配置されている（図１２参照）。そして、溝形成工程時に照射されるレーザビームの照射領域Ｃは、アルミナコート５５Ｂの形成領域の範囲内にある。
　この構成によれば、レーザビームを照射することによって形成される溝６１Ｂは、上面視で内部配線２３２の形成位置と重ならない領域に形成される。したがって、レーザビームなどを用いて引き出し配線部５２Ｂを切断する際に、レーザビームが内部配線２３２の形成位置にまで到達し、内部配線２３２がレーザビームによって切断される可能性を回避することができる。
　なお、第１の実施形態と同様に、配線基板２０１には、基台セラミック層２０と第１セラミック層２１との間に内部配線３２が設けられている。内部配線３２は、上面視でアルミナコート５５Ａおよび５５Ｂの形成領域と重ならないように、アルミナコート５５Ａおよび５５Ｂの形成領域を迂回して配置されている。これにより、レーザビームなどを用いて引き出し配線部５２Ａおよび５２Ｂを切断する際に、レーザビームが内部配線３２の形成位置にまで到達し、内部配線３２がレーザビームによって切断される可能性を回避することができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、本明細書で説明した異なる実施形態の構成を互いに組み合わせて得られる構成についても、本発明の範疇に含まれる。
１　　　：配線基板
１１　　：セラミック基板（絶縁基板）
２０　　：基台セラミック層
２１　　：第１セラミック層
２２　　：第２セラミック層
３２　　：内部配線（配線層）
４１　　：ベタパターン（内部金属層）
４２　　：パターン抜き部（開口）
５２　　：引き出し配線部（表面金属層）
５３　　：端子部
５５　　：アルミナコート（絶縁コート層）
６１　　：溝
７０　　：半導体パッケージ
７１　　：半導体素子
１０１　：配線基板
１１１　：セラミック基板
２０１　：配線基板
２３２　：内部配線（配線層）
２４１　：ベタパターン（内部金属層）
 

Claims (6)

  1. 　絶縁基板と、
    　前記絶縁基板の表面に設けられ、前記絶縁基板上に形成された溝によって分割されている表面金属層と、
    　前記絶縁基板の内部に配置されている配線層と
    を備え、
    　前記配線層は、上面視で前記溝の形成領域と重ならないように、前記溝の形成領域を迂回して配置されている、配線基板。
  2. 　前記溝の周囲には、絶縁コート層が設けられている、請求項１に記載の配線基板。
  3. 　前記配線層は、上面視で前記絶縁コート層の形成領域と重ならないように、前記絶縁コート層の形成領域を迂回して配置されている、請求項２に記載の配線基板。
  4. 　前記絶縁基板の内部には、内部金属層がさらに設けられており、
    　前記内部金属層には、上面視で前記溝の形成領域と重なる領域に、前記溝の形成領域の全てを含むように開口が形成されている、
    請求項１から３の何れか１項に記載の配線基板。
  5. 　前記配線層は、前記絶縁基板の表面からの距離が０．５ｍｍ以内の位置に設けられている、請求項１から４の何れか１項に記載の配線基板。
  6. 　前記内部金属層は、前記絶縁基板の表面からの距離が０．５ｍｍ以内の位置に設けられている、請求項４に記載の配線基板。
     
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63224392A (ja) * 1987-03-13 1988-09-19 日本メクトロン株式会社 多層プリント配線板およびその加工法
JP2006332643A (ja) * 2005-05-23 2006-12-07 Tektronix Inc 回路要素
JP2008091560A (ja) * 2006-09-29 2008-04-17 Kyocera Corp 配線基板、多層配線基板及び電子装置、並びにこれらの製造方法
JP2017032290A (ja) 2015-07-29 2017-02-09 セイコーエプソン株式会社 パッケージベース、パッケージベースの製造方法、容器、電子デバイス、電子機器及び移動体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63224392A (ja) * 1987-03-13 1988-09-19 日本メクトロン株式会社 多層プリント配線板およびその加工法
JP2006332643A (ja) * 2005-05-23 2006-12-07 Tektronix Inc 回路要素
JP2008091560A (ja) * 2006-09-29 2008-04-17 Kyocera Corp 配線基板、多層配線基板及び電子装置、並びにこれらの製造方法
JP2017032290A (ja) 2015-07-29 2017-02-09 セイコーエプソン株式会社 パッケージベース、パッケージベースの製造方法、容器、電子デバイス、電子機器及び移動体

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