WO2022201437A1 - 表示装置 - Google Patents

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WO2022201437A1
WO2022201437A1 PCT/JP2021/012582 JP2021012582W WO2022201437A1 WO 2022201437 A1 WO2022201437 A1 WO 2022201437A1 JP 2021012582 W JP2021012582 W JP 2021012582W WO 2022201437 A1 WO2022201437 A1 WO 2022201437A1
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WO
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layer
wall
display device
organic
wiring
Prior art date
Application number
PCT/JP2021/012582
Other languages
English (en)
French (fr)
Inventor
貴翁 斉藤
庸輔 神崎
雅貴 山中
昌彦 三輪
屹 孫
正樹 藤原
Original Assignee
シャープディスプレイテクノロジー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープディスプレイテクノロジー株式会社 filed Critical シャープディスプレイテクノロジー株式会社
Priority to PCT/JP2021/012582 priority Critical patent/WO2022201437A1/ja
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • the present disclosure relates to display devices.
  • Patent Literature 1 discloses a display device in which projecting structures, which are walls, are provided so as to surround a display area. In this display device, the projecting structure suppresses cracks generated in the barrier layer (inorganic barrier layer) sealing the organic EL element from extending to the display area.
  • the touch panel is formed on the barrier layer.
  • the lead wiring is formed so as to straddle the wall, it flows from the top of the wall before the resist used as a mask in patterning the wiring is exposed and becomes thin at the top. There is a risk of disconnection due to discontinuity at the top.
  • the purpose of the technique of the present disclosure is to suppress disconnection of wiring on the wall in the frame area of the display device.
  • a display device including a substrate layer and a light-emitting element layer including a plurality of light-emitting elements supported by the substrate layer.
  • a display device includes a display area for displaying an image by light emission of the plurality of light emitting elements, and a frame area provided outside the display area.
  • the frame region is provided with a wall body extending on the outer periphery of the display region supported by the substrate layer, and wiring extending across the wall body from the display region side to the outside of the frame region. be done.
  • the wall has, in the portion where the wiring extends, a convex bank provided on at least one side in the direction in which the wiring extends with respect to the top of the wall.
  • the bank is lower than the top of the wall and forms a concave trap with the top.
  • disconnection of wiring on the wall can be suppressed in the frame area of the display device.
  • FIG. 1 is a plan view illustrating a schematic configuration of an organic EL display device.
  • FIG. 2 is a cross-sectional view of the organic EL display device taken along line II-II in FIG.
  • FIG. 3 is a plan view illustrating the schematic configuration of the display panel of the organic EL display device.
  • FIG. 4 is a plan view illustrating a schematic configuration of a touch panel of an organic EL display device together with a blocking wall.
  • FIG. 5 is a plan view exemplifying pixels forming a display area surrounded by V in FIG. 3 and various display wirings included in the first to third conductive layers.
  • FIG. 6 is a plan view illustrating pixels forming a display region corresponding to FIG. 5 and display wirings included in the fourth conductive layer.
  • FIG. 1 is a plan view illustrating a schematic configuration of an organic EL display device.
  • FIG. 2 is a cross-sectional view of the organic EL display device taken along line II-II in FIG.
  • FIG. 7 is a cross-sectional view of the organic EL display device taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view illustrating a laminated structure of organic EL layers of an organic EL display device.
  • FIG. 9 is an equivalent circuit diagram illustrating a pixel circuit of an organic EL display device.
  • FIG. 10 is a plan view illustrating a schematic configuration of a portion surrounded by X in FIG. 4.
  • FIG. 11 is a cross-sectional view of the organic EL display device along line XI-XI in FIG.
  • FIG. 12 is a cross-sectional view of the organic EL display device along line XII-XII in FIG.
  • FIG. 13 is a cross-sectional view illustrating a state in which a resist is applied when patterning the second lead-out wiring in the manufacturing process of the organic EL display device.
  • the left figure is a cross-sectional view corresponding to FIG. 11, and the right figure is a cross-sectional view corresponding to FIG.
  • FIG. 14 is a cross-sectional view illustrating a state in which the resist is developed when patterning the second lead wiring in the manufacturing process of the organic EL display device.
  • the left figure is a cross-sectional view corresponding to FIG. 11
  • the right figure is a cross-sectional view corresponding to FIG. FIG.
  • FIG. 15 is a cross-sectional view illustrating a state in which the second lead wiring is patterned in the manufacturing process of the organic EL display device.
  • the left figure is a cross-sectional view corresponding to FIG. 11, and the right figure is a cross-sectional view corresponding to FIG.
  • FIG. 16 is a plan view showing a schematic configuration of the portion corresponding to FIG. 10 in the organic EL display device of the first modified example.
  • FIG. 17 is a cross-sectional view of a portion corresponding to FIG. 11 in the organic EL display device of the second modified example.
  • FIG. 18 is a plan view showing a schematic configuration of the portion corresponding to FIG. 10 in the organic EL display device of the third modified example.
  • FIG. 19 is a cross-sectional view of a portion corresponding to FIG. 11, showing a state in which a resist is applied when patterning the second lead-out wiring in the manufacturing process of the organic EL display device of the comparative example.
  • FIG. 20 is a cross-sectional view showing a state in which the second lead wiring is patterned in the manufacturing process of the organic EL display device of the comparative example.
  • an organic EL display device including an organic EL element as a light-emitting element will be described as an example.
  • a constituent element such as a certain film, layer, or element is provided or formed on another constituent element such as another film, layer, or element means that the constituent element It does not mean only the case where another component is present directly above, but also includes the case where other components such as films, layers, and elements are interposed between these two components.
  • the description that a constituent element such as a certain film, layer, or element is connected to another constituent element such as another film, layer, or element means that it is electrically connected unless otherwise specified. means that The description means not only direct connection but also indirect connection via other components such as films, layers, and elements, within the scope of the technical spirit of the present disclosure. Including cases. The description also includes cases where a component is integrated with another component, ie a part of a component constitutes another component.
  • a component such as a certain film, layer, or element is the same layer as a component such as another film, layer, or element means that a component is the same as another component. It means that they are formed by the same process.
  • a component such as a certain film, layer, or element is the same as or equivalent to a component such as another film, layer, or element means It does not mean only that the other components are exactly the same or completely equivalent, but that one component varies from another component within manufacturing variations and tolerances. It includes the condition of being substantially the same or the condition of being substantially equivalent.
  • first, second, third, ... are used to distinguish the words and phrases to which these descriptions are given, and do not limit the number of the words or any order. do not have.
  • the organic EL display device 1 of this embodiment is used in various devices such as displays of mobile devices such as smartphones and tablet terminals, monitors of personal computers (PCs), and television devices.
  • the organic EL display device 1 shown in FIGS. 1 and 2 is a display device with an on-cell touch panel TP that allows input operations by touching the screen.
  • the organic EL display device 1 has a function of displaying an image and detecting a touch position on the screen where the image is displayed.
  • the organic EL display device 1 includes a display panel DP that displays an image and a touch panel PT that detects a touch position.
  • the organic EL display device 1 has a display area DA for displaying an image, a touch area TA for detecting a touch position, and a frame area FA provided outside the display area DA.
  • the display area DA is a rectangular area that forms the screen.
  • a rectangular display area DA is exemplified. It may have a substantially rectangular shape such as a shape with a notch in a part of the .
  • the display area DA is composed of a plurality of pixels Px.
  • a plurality of pixels Px are arranged in a matrix.
  • Each pixel Px is composed of three sub-pixels Sp.
  • the three sub-pixels Sp are a sub-pixel Spr having a red light emitting region E, a sub pixel Spg having a green light emitting region E, and a sub pixel Spb having a blue light emitting region E. .
  • These three sub-pixels Spr, Spg, and Spb are arranged in stripes, for example.
  • the touch area TA is a rectangular area that detects a position touched by a contact body such as a user's finger or a stylus.
  • the touch area TA is set to overlap with the display area DA at the same position and in the same size.
  • the shape of the touch area TA is a shape corresponding to the shape of the display area DA, and may be substantially rectangular as described above.
  • the frame area FA is a rectangular frame-shaped area that constitutes a non-display portion other than the screen.
  • a terminal portion T for connecting with an external circuit is provided in a portion forming one side of the frame area FA.
  • a first terminal portion T1 and a second terminal portion T2 are provided.
  • a plurality of terminals for supplying signals to the display panel DP are provided in the first terminal portion T1.
  • a plurality of terminals for applying voltage to the touch panel TP are provided in the second terminal portion T2.
  • a bending portion B that can be bent with the first direction X, which is the horizontal direction in FIG. 1, as the bending axis.
  • a slit Sl is formed in the later-described TFT layer 20 (strictly speaking, a laminate composed of a base coat film 22, a gate insulating film 26, a first interlayer insulating film 30 and a second interlayer insulating film 34).
  • the slit Sl is provided in the shape of a groove penetrating through the TFT layer 20 along the extending direction of the bent portion B so as to expose the substrate layer 10 .
  • a filling layer Fl is provided in the slit Sl.
  • the slit Sl is filled with the filling layer Fl.
  • the filling layer Fl is made of a resin material such as polyimide resin, acrylic resin, or polysiloxane resin.
  • the first terminal portion T1 and the second terminal portion T2 are arranged on the back side of the organic EL display device 1 by bending the frame area FA at, for example, 180° (in a U shape) at the bending portion B (FIG. 2).
  • a wiring board Cb such as an FPC (Flexible Printed Circuit) is connected to each of the first terminal portion T1 and the second terminal portion T2.
  • first lead-out wirings L1 drawn out from the display area DA to the first terminal portion T1 are provided.
  • Each of the plurality of first lead-out lines L1 extends so as to pass through the first dam wall W1 and the second dam wall W2 from the display area DA side to the outside of the frame area FA.
  • Each of these first lead-out lines L1 is composed of a lower-layer lead-out line 28hl and an upper-layer lead-out line 36hl.
  • Each first lead wiring L1 extends to the first terminal portion T1.
  • Each first lead-out wiring L1 is connected to a display control circuit (not shown) through the wiring substrate Cb at the first terminal portion T1.
  • the display control circuit is a circuit that controls image display by supplying signals to the display wiring (source wiring 36sl) included in the display panel DP and the drive circuit Dc.
  • trenches G are formed in a frame shape so as to surround the display area DA in the planarization film 43 included in the display panel DP (TFT layer 20).
  • the trench G may be formed in a substantially C shape opening on the first terminal portion T1 side in a plan view.
  • the trench G penetrates the planarizing film 43 and divides the planarizing film 43 into the inner side and the outer side of the frame area FA.
  • the trench G prevents moisture from entering the display area DA from outside the frame area FA.
  • a driving circuit Dc is monolithically provided in a portion forming a side adjacent to the side on which the first terminal portion T1 and the second terminal portion T2 are provided (left and right sides in FIG. 1).
  • Drive circuit Dc includes a gate driver and an emission driver.
  • the drive circuit Dc is arranged closer to the display area DA than the trench G is.
  • the drive circuit Dc or a portion thereof (gate driver or emission driver) may be arranged closer to the outer periphery of the frame area FA than the trench G.
  • first frame wiring 36fa hatchched with oblique lines extending upward to the left in FIG. 3 for convenience
  • second frame wiring 36fb hatchched with oblique lines extending upward to the right in FIG. 3 for convenience
  • first A dam wall W1 and a second dam wall W2 are provided. Both the first dam wall W1 and the second dam wall W2 are examples of walls.
  • the first frame wiring 36fa is provided in a frame shape closer to the display area DA than the trench G and the drive circuit Dc.
  • the first frame wiring 36fa extends below the planarizing film 43 so as to pass through the trench G to the first terminal portion T1.
  • a high-level power supply voltage (ELVDD) is supplied to the first frame wiring 36fa through the wiring substrate Cb at the first terminal portion T1.
  • the second frame wiring 36fb is provided in a substantially C shape on the outer peripheral side of the frame area FA relative to the trench G and the drive circuit Dc. Both ends of the second frame wiring 36fb extend to the first terminal portion T1 along the first frame wiring 36fa.
  • a low-level power supply voltage (ELVSS) is supplied to the second frame wiring 36fb at the first terminal portion T1 through the wiring board Cb.
  • the first damming wall W1 and the second damming wall W2 are, for example, similar in shape to each other, and are spaced apart from each other in the width direction of the frame area FA.
  • the first dam wall W1 is formed in the shape of a frame around the outer circumference of the trench G.
  • the second damming wall W2 is formed in a frame shape on the outer circumference of the first damming wall W1.
  • Both the first dam wall W1 and the second dam wall W2 are formed when the organic material forming the organic sealing layer 84 included in the sealing film 80 is applied in the manufacturing process of the organic EL display device 1. is prevented from spreading outside the frame area FA.
  • the touch panel TP is further provided with a second lead-out line L2 that is led out from the touch area TA to the second terminal portion T2.
  • Each of the plurality of second lead-out lines L2 extends across the first damming wall W1 and the second damming wall W2 from the touch area TA side to the outside of the frame area FA.
  • Each second lead-out line L2 is connected to a touch detection circuit (not shown) via the wiring board Cb at the second terminal portion T2.
  • the touch detection circuit detects static electricity generated between the electrodes included in the touch panel TP (the first detection electrode 90de and the second detection electrode 110de at the touch position) and the contact body when the touch area TA is touched by the contact body. This is a circuit that detects changes in capacitance.
  • the display panel DP employs an active matrix driving method in which light emission of each sub-pixel Sp is controlled by the TFT 50 and image display is performed by the operation of the TFT 50 .
  • the display panel PD includes a substrate layer 10, a TFT layer 20 provided as an upper layer of the substrate layer 10, a light emitting element layer 60 provided as an upper layer of the TFT layer 20, and a light emitting element layer 60. and a sealing film 80 provided as an upper layer of.
  • the substrate layer 10 is a layer forming the base of the display panel PD.
  • the substrate layer 10 has flexibility.
  • the substrate layer 10 is made of a resin material such as polyimide resin, polyamide resin, or epoxy resin.
  • the substrate layer 10 may be composed of a laminated film in which an inorganic insulating layer made of an inorganic material such as silicon oxide, silicon nitride, or silicon oxynitride and a resin layer made of an organic material as described above are laminated.
  • a back surface protective film (not shown) is attached to the back surface of the substrate layer 10 .
  • the TFT layer 20 includes multiple TFTs 50 .
  • the TFT layer 20 includes a base coat film 22 , a semiconductor layer 24 , a gate insulating film 26 , a first conductive layer 28 , a first interlayer insulating film 30 and a second conductive layer, which are provided in this order on the substrate layer 10 .
  • 32 a second interlayer insulating film 34 , a third conductive layer 36 , a first resin layer 38 , a fourth conductive layer 40 and a second resin layer 42 .
  • the base coat film 22 is provided over substantially the entire surface of the substrate layer 10 .
  • a plurality of semiconductor layers 24 are provided in an island shape on the base coat film 22 .
  • a gate insulating film 26 is continuously provided on the base coat film 22 so as to cover the plurality of semiconductor layers 24 .
  • the gate insulating film 26 may be provided in an island shape on each semiconductor layer 24 .
  • a first conductive layer 28 is provided on the gate insulating film 26 .
  • the first conductive layer 28 includes a plurality of gate wirings 28gl, a plurality of emission control wirings 28el, a plurality of lower layer extraction wirings 28hl, a plurality of gate electrodes 28ge, and a plurality of first capacitance electrodes 28ce. These various wirings and electrodes are formed of the same material on the same layer.
  • a first interlayer insulating film 30 is formed on the gate insulating film 26 so as to cover the plurality of gate wirings 28gl, the plurality of emission control wirings 28el, the plurality of lower layer lead wirings 28hl, the plurality of gate electrodes 28ge, and the plurality of first capacitance electrodes 28ce.
  • the first interlayer insulating film 30 is an insulator interposed between the first conductive layer 28 and the second conductive layer 32 .
  • the second conductive layer 32 is provided on the first interlayer insulating film 30 .
  • the second conductive layer 32 includes a plurality of first power supply lines 32pl and a plurality of second capacitor electrodes 32ce.
  • the first power supply wiring 32pl and the second capacitor electrode 32ce are formed in the same layer and with the same material.
  • the second interlayer insulating film 34 is provided on the first interlayer insulating film 30 so as to cover the plurality of first power supply wirings 32pl and the plurality of second capacitor electrodes 32ce.
  • the second interlayer insulating film 34 is an insulator interposed between the second conductive layer 32 and the third conductive layer 36 .
  • the first interlayer insulating film 30 and the second interlayer insulating film 34 constitute an interlayer insulating film 35 .
  • a third conductive layer 36 is provided on the second interlayer insulating film 34 .
  • the third conductive layer 36 includes a plurality of source wirings 36sl, a plurality of source electrodes 36se, a plurality of drain electrodes 36de, a plurality of second power supply wirings 36pl, a plurality of upper layer extraction wirings 36hl, and a first frame wiring 36fa. and a second frame wiring 36fb. These various wirings and electrodes are formed of the same material on the same layer.
  • the first resin layer 38 is provided on the second interlayer insulating film 34 .
  • the first resin layer 38 includes a first planarizing film 38pf.
  • the first planarization film 38pf covers various wirings and electrodes included in the third conductive layer 36 in the display area DA.
  • the first planarization film 38pf of the present example also extends to the frame area FA, and is provided substantially over the entire three sides of the frame area FA except for the terminal portion T side.
  • the fourth conductive layer 40 is provided on the first resin layer 38 .
  • the fourth conductive layer 40 includes a third power supply wiring 40pl and a plurality of relay wirings 40rl.
  • the third power supply wiring 40pl and the plurality of relay wirings 40rl are formed in the same layer and with the same material.
  • the second resin layer 42 is provided on the fourth conductive layer 40 .
  • the second resin layer 42 includes a second planarizing film 42pf and a first wall layer 42wl.
  • the second planarization film 42pf and the first wall layer 42wl are formed of the same material on the same layer.
  • the second planarization film 42pf covers various wirings included in the fourth conductive layer 40 in the display area DA.
  • the first planarization film 38pf and the second planarization film 42pf constitute a planarization film 43 .
  • the planarization film 43 planarizes the surface of the TFT layer 20 .
  • Two first wall layers 42wl are provided on the outer peripheral side of the flattening film 43 in the frame area FA.
  • One first wall layer 42wl constitutes a first dam wall W1.
  • the other first wall layer 42wl forms a second blocking wall W2.
  • the first wall layer 42wl of the first dam wall W1 is provided on the outer periphery of the planarizing film 43 with a space therebetween.
  • the first wall layer 42wl of the second dam wall W2 is provided on the outer periphery of the first dam wall W1 with a gap from the first wall layer 42wl of the first dam wall W1.
  • the base coat film 22, the gate insulating film 26, the first interlayer insulating film 30, and the second interlayer insulating film 34 are made of an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride. These base coat film 22, gate insulating film 26, first interlayer insulating film 30 and second interlayer insulating film 34 are composed of a single layer film or laminated film made of such an inorganic insulating material.
  • the semiconductor layer 24 is made of, for example, low temperature polycrystalline silicon (LTPS).
  • the semiconductor layer 24 is made of an oxide semiconductor such as indium gallium zinc oxide (In--Ga--Zn--O) or other semiconductor material.
  • the first planarizing film 38pf, the second planarizing film 42pf, and the first wall layer 42wl are made of, for example, a resin material such as polyimide resin or acrylic resin.
  • 36 and the fourth conductive layer 40 include, for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper It is made of a conductive material such as (Cu). These various wirings and electrodes are composed of single-layer films or laminated films made of such conductive materials.
  • the plurality of gate lines 28gl extend parallel to each other in the first direction X at intervals in the second direction Y, which is a direction perpendicular to the first direction X, in the display area DA.
  • Each of these gate wirings 28gl is a display wiring for transmitting a gate signal, and is provided for each row of the sub-pixels Sp.
  • Each gate wiring 28gl is connected to a gate driver of the driving circuit Dc.
  • the plurality of emission control wirings 28el extend parallel to each other in the first direction X at intervals in the second direction Y in the display area DA.
  • Each of these emission control wirings 28el is a display wiring for transmitting an emission control signal, and is provided for each row of the sub-pixels Sp.
  • Each emission control wiring 28el is connected to an emission driver of the drive circuit Dc.
  • the plurality of source lines 36sl extend parallel to each other in the second direction Y at intervals in the first direction X in the display area DA.
  • Each of these source lines 36sl is a display line that transmits a source signal, and is provided for each column of sub-pixels Sp.
  • Each source line 36sl is connected to the first lead line L1 and connected to the display control circuit via the first terminal portion T1.
  • the plurality of first power wirings 32pl extend parallel to each other in the first direction X at intervals in the second direction Y in the display area DA.
  • the plurality of second power supply lines 36pl extend parallel to each other in the second direction Y at intervals in the first direction X in the display area DA.
  • the third power supply wiring 40pl extends in the first direction X and the second direction Y in a grid pattern.
  • Each of the first power supply wirings 32pl, each of the second power supply wirings 36pl, and the third power supply wirings 40pl are display wirings that apply a predetermined high-level power supply voltage (ELVDD). Each of these first power supply wirings 32pl, each of second power supply wirings 36pl and third power supply wirings 40pl constitute power supply wirings Pl. Each first power supply wiring 32pl is connected to each second power supply wiring 36pl and first frame wiring 36fa via a contact hole (not shown) formed in the second interlayer insulating film 34 . Each second power supply wiring 36pl is connected to the first frame wiring 36fa.
  • the third power supply wiring 40pl is connected to each second power supply wiring 36pl via a contact hole (not shown) formed in the first planarization film 38pf, or is connected to the first power supply wiring 36pl outside the first planarization film 38pf. It is connected to the frame wiring 36fa.
  • the plurality of lower layer lead-out wirings 28hl are arranged in the first direction X in the portion between the display area DA and the bent portion B and the portion between the bent portion B and the first terminal portion T1. They are spaced apart and extend parallel to each other in the second direction Y in both portions B and T1.
  • Each lower-layer lead-out line 28hl positioned closer to the display area DA than the bent portion B is connected to the corresponding source line 36sl through a contact hole (not shown) formed in the interlayer insulating film 35 .
  • the plurality of upper layer extraction wirings 36hl are provided in the frame area FA at intervals in the first direction X, and extend parallel to each other in the second direction Y on the filling layer Fl so as to straddle the bent portion B.
  • These upper-layer lead-out wires 36hl are connected to the lower-layer lead-out wires 28hl located closer to the display area DA than the bent portion B through contact holes (not shown) formed in the interlayer insulating film 35, They are connected to the lower-layer lead-out wirings 28hl positioned on the side of one terminal portion T1.
  • a plurality of relay wirings 40rl are provided on the first planarization film 38pf in the display area DA.
  • the relay wiring 40rl is formed in an island shape for each sub-pixel Sp.
  • Each relay wiring 40rl relays the connection between the drain electrode 36de of a predetermined TFT 50 and the electrode of the organic EL element 70.
  • FIG. Specifically, each relay wiring 40rl is connected to the drain electrode 36de of the third TFT 50C through a contact hole 38h formed in the first planarization film 38pf.
  • a pixel electrode 62pe constituting the organic EL element 70 is connected to each relay wiring 40rl through a contact hole 42h formed in the second planarization film 42pf.
  • a plurality of gate electrodes 28ge, source electrodes 36se, and drain electrodes 36de are provided for each sub-pixel Sp.
  • the gate electrode 28ge, the source electrode 36se and the drain electrode 36de constitute the TFT50.
  • a plurality of TFTs 50 are provided for each sub-pixel Sp.
  • Each of the plurality of TFTs 50 is configured as a top-gate type.
  • Each TFT 50 is composed of a semiconductor layer 24, a gate insulating film 26, a gate electrode 28ge, an interlayer insulating film 35, a source electrode 36se, and a drain electrode 36de.
  • the source electrode 36se and the drain electrode 36de are separated from each other and differ from each other at positions sandwiching a region (intrinsic region) overlapping the gate electrode 28ge in the semiconductor layer 24 via a contact hole 35h formed in the interlayer insulating film 35. (conducting region).
  • At least one first capacitor electrode 28ce and at least one second capacitor electrode 32ce are provided for each sub-pixel Sp.
  • the first capacitor electrode 28 ce and the second capacitor electrode 32 ce constitute a capacitor 55 .
  • At least one capacitor 55 is provided for each sub-pixel Sp.
  • the capacitor 55 is an element for holding data.
  • the capacitor 55 is composed of the first capacitor electrode 28ce, the first interlayer insulating film 30, and the second capacitor electrode 32ce.
  • the first capacitor electrode 28ce and the second capacitor electrode 32ce overlap each other with the first interlayer insulating film 30 interposed therebetween.
  • the light emitting element layer 60 is provided on the TFT layer 20 . That is, the light emitting element layer 60 is supported by the substrate layer 10 via the TFT layer 20 .
  • the light emitting element layer 60 includes a plurality of organic EL elements (organic electroluminescence elements) 70 .
  • the organic EL element 70 is an example of a light emitting element.
  • the light emitting element layer 60 includes a fifth conductive layer 62 , a third resin layer 64 , an organic EL layer 66 , and a sixth conductive layer 68 provided in this order on the second resin layer 42 .
  • the fifth conductive layer 62 includes a plurality of pixel electrodes 62pe.
  • the pixel electrode 62pe is provided for each sub-pixel Sp.
  • the pixel electrode 62 pe functions as an anode that injects holes into the organic EL layer 66 .
  • the pixel electrode 62pe has light reflectivity to reflect light.
  • Materials for the pixel electrode 62pe include, for example, silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), gold (Au), titanium (Ti), Ruthenium (Ru), Manganese (Mn), Indium (In), Ytterbium (Yb), Lithium Fluoride (LiF), Platinum (Pt), Palladium (Pd), Molybdenum (Mo), Iridium (Ir), Tin (Sn) ) is used.
  • the material of the pixel electrode 62pe may be an alloy such as astatine (At) and astatine oxide (AtO 2 ).
  • the material of the pixel electrode 62pe may be a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO).
  • the material of the pixel electrode 62pe is preferably a material with a large work function in order to improve the efficiency of hole injection into the organic EL layer 66.
  • FIG. The pixel electrode 62pe may be formed by laminating a plurality of layers made of the conductive material as described above.
  • the third resin layer 64 includes an edge cover 64ec, a photospacer 64ps, and a second wall layer 64wl. These edge cover 64ec, photo spacer 64ps and second wall layer 64wl are formed in the same layer and with the same material. Resin materials such as polyimide resin, acrylic resin, polysiloxane resin, and novolac resin are used as materials for the edge cover 64ec, the photospacer 64ps, and the second wall layer 64wl.
  • the edge cover 64ec partitions the adjacent pixel electrodes 62pe.
  • the edge cover 64ec is formed in a lattice shape as a whole and covers the peripheral edge portion of each pixel electrode 62pe.
  • the edge cover 64ec is formed with openings 64eO exposing the respective pixel electrodes 62pe.
  • a portion of the surface of the edge cover 64ec constitutes a plurality of upwardly projecting photo spacers 64ps.
  • the second wall layer 64wl is divided into two and provided on each first wall layer 42wl in the frame area FA.
  • One of the second wall layers 64wl constitutes the first dam wall W1.
  • the other second wall layer 64wl constitutes a second blocking wall W2.
  • the organic EL layer 66 is an example of a light emitting functional layer.
  • An organic EL layer 66 is provided on each pixel electrode 62pe within each opening 64e' of the edge cover 64ec.
  • the organic EL layer 66 includes a hole-injection layer 66hi, a hole-transport layer 66ht, a light-emitting layer 66le, an electron-transport layer 66et, and an electron-injection layer 66et, which are provided in this order on the pixel electrode 62pe. layer 66ei.
  • hole injection layer 66hi may be provided in common as a series in a plurality of sub-pixels Sp. .
  • the hole injection layer 66hi is also called an anode buffer layer.
  • the hole injection layer 66 hi brings the energy levels of the pixel electrode 62 pe and the organic EL layer 66 closer to each other to improve the efficiency of hole injection from the pixel electrode 62 pe to the organic EL layer 66 .
  • Examples of materials for the hole injection layer 66hi include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, and stilbene derivatives. etc. are used.
  • the hole transport layer 66ht efficiently moves holes to the light emitting layer 66le.
  • Materials for the hole transport layer 66ht include, for example, porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylene vinylene, polysilane, triazole derivatives, oxadiazole derivatives, imidazole derivatives, Polyarylalkane derivatives, pyrazoline derivatives, pyrazolone derivatives, phenylenediamine derivatives, arylamine derivatives, amine-substituted chalcone derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives, hydrogenated amorphous silicon, hydrogenated amorphous silicon carbide , zinc sulfide, zinc selenide, etc. are used.
  • the light-emitting layer 66le emits light by recombination of holes injected from the pixel electrode 62pe and electrons injected from the common electrode 68ce when current is applied by the pixel electrode 62pe and the common electrode 68ce.
  • the light-emitting layer 66le is made of, for example, different materials in accordance with the emission color (red, green, or blue) of the organic EL element 70 in each sub-pixel Sp.
  • Examples of materials for the light-emitting layer 66le include metal oxinoid compounds [8-hydroxyquinoline metal complex], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, coumarin derivatives, and benzoxazole derivatives.
  • oxadiazole derivatives oxazole derivatives
  • benzimidazole derivatives thiadiazole derivatives
  • benzothiazole derivatives styryl derivatives, styrylamine derivatives, bisstyrylbenzene derivatives, tristyrylbenzene derivatives, perylene derivatives, perinone derivatives, amipyrene derivatives, pyridine derivatives, rhodamine Derivatives, aquidin derivatives, phenoxazone, quinacridone derivatives, rubrene, poly-p-phenylenevinylene, polysilane and the like are used.
  • the electron transport layer 66et efficiently transfers electrons to the light emitting layer 66le.
  • Materials for the electron transport layer 66et include, for example, oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, fluorenone derivatives, silole derivatives, metal oxinoid compounds, and the like. Used.
  • the electron injection layer 66ei is also called a cathode buffer.
  • the electron injection layer 66ei makes the energy levels of the common electrode 68ce and the organic EL layer 66 closer to each other to improve the efficiency of electron injection from the common electrode 68ce to the organic EL layer 66 .
  • Examples of materials for the electron injection layer 66ei include lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride (BaF 2 ).
  • Inorganic alkali compounds such as aluminum oxide (Al 2 O 3 ), strontium oxide (SrO) and the like are used.
  • the sixth conductive layer 68 includes a common electrode 68ce.
  • the common electrode 68ce is continuously provided in common to the plurality of sub-pixels Sp.
  • the common electrode 68ce is provided on the organic EL layer 66 to cover the edge cover 64ec, and overlaps the pixel electrodes 62pe with the organic EL layer 66 interposed therebetween.
  • the common electrode 68ce functions as a cathode that injects electrons into the organic EL layer 66 .
  • the common electrode 68ce has a light transmissive property to transmit light.
  • Examples of materials for the common electrode 68ce include silver (Ag), aluminum (Al), vanadium (V), calcium (Ca), titanium (Ti), yttrium (Y), sodium (Na), manganese (Mn), Indium (In), magnesium (Mg), lithium (Li), ytterbium (Yb), lithium fluoride (LiF), and the like are used.
  • the common electrode 68ce includes magnesium (Mg) and copper (Cu), magnesium (Mg) and silver (Ag), sodium (Na) and potassium (K), astatine (At) and astatine oxide (AtO 2 ), lithium (Li) and aluminum (Al), lithium (Li), calcium (Ca) and aluminum (Al), or lithium fluoride (LiF), calcium (Ca) and aluminum (Al).
  • the organic EL element 70 is provided for each sub-pixel Sp. All of the plurality of organic EL elements 70 are configured as top emission type. Each organic EL element 70 has a pixel electrode 62pe, an organic EL layer 66, and a common electrode 68ce. In the organic EL element 70, the organic EL layer 66 emits light when a current is applied between the pixel electrode 62pe and the common electrode 68ce. The organic EL element 70 emits light in a region corresponding to each opening 64e? of the edge cover 64ec.
  • the pixel electrode 62pe is connected to the drain electrode 36de of the predetermined TFT 50 (third TFT 50C) in the corresponding sub-pixel Sp through the relay wiring 40rl.
  • the organic EL layer 66 is sandwiched between the pixel electrode 62pe and the common electrode 68ce.
  • the common electrode 68ce extends to the frame area FA and forms a second electrode between the planarizing film 43 and the first damming wall W1 and/or between the first damming wall W1 and the second damming wall W2. 2 It is connected to the frame wiring 36fb.
  • a plurality of TFTs 50, capacitors 55, and organic EL elements 70 provided for each sub-pixel Sp constitute a pixel circuit Pc as shown in FIG.
  • the pixel circuit Pc receives a gate signal supplied to the gate wiring 28gl, an emission signal supplied to the emission control wiring 28el, a source signal supplied to the source wiring 36sl, and a high-level power supply voltage supplied to the power supply wiring Pl. and the low-level power supply voltage supplied to the common electrode 68ce, the light emission of the organic EL element 70 provided in the corresponding sub-pixel Sp is controlled.
  • the plurality of TFTs 50 forming the pixel circuit Pc are a first TFT 50A, a second TFT 50B, and a third TFT 50C.
  • the first TFT 50A is connected to the corresponding gate line 28gl, source line 36sl and second TFT 50B in each sub-pixel Sp.
  • the second TFT 50B is connected to the corresponding first TFT 50A, power supply line Pl and third TFT 50C in each sub-pixel Sp.
  • the third TFT 50C is connected to the corresponding second TFT 50B, emission control wiring 28el and organic EL element 70 in the sub-pixel Sp.
  • the capacitor 55 is connected to the corresponding first TFT 50A, second TFT 50B and power supply line Pl in each sub-pixel Sp.
  • a sealing film 80 is provided on the light emitting element layer 60 so as to cover the plurality of organic EL elements 70 .
  • the sealing film 80 protects each organic EL element 70 (especially the organic EL layer 66) from moisture, oxygen, and the like.
  • the sealing film 80 has a first inorganic sealing layer 82 , an organic sealing layer 84 , and a second inorganic sealing layer 86 provided in this order on the light emitting element layer 60 .
  • the first inorganic sealing layer 82 covers the common electrode 68ce in the display area DA, covers the first damming wall W1 and the second damming wall W2 in the frame area FA, and extends to the outer peripheral side of the second damming wall W2. .
  • the organic sealing layer 84 is provided inside the first blocking wall W1 on the first inorganic sealing layer 82 .
  • An organic sealing layer 84 may be present between the first dam wall W1 and the second dam wall W2.
  • the second inorganic sealing layer 86 covers the organic sealing layer 84 and extends to the outer peripheral side of the second dam wall W2.
  • the peripheral portion of the second inorganic sealing layer 86 overlaps and is joined to the peripheral portion of the first inorganic sealing layer 82 on the outer peripheral side of the first dam wall W1.
  • the organic encapsulating layer 84 is thus encapsulated by the first inorganic encapsulating layer 82 and the second inorganic encapsulating layer 86 and encapsulated between those layers 82 , 86 .
  • the first inorganic sealing layer 82 and the second inorganic sealing layer 86 are each made of an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
  • the organic sealing layer 84 is made of, for example, a resin material such as acrylic resin, epoxy resin, silicone resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the touch panel TP employs a projected capacitive method.
  • the touch panel TP includes a seventh conductive layer 90 provided as an upper layer of the display panel DP, an interlayer insulating film 100 provided as an upper layer of the seventh conductive layer 90, and an eighth conductive layer provided as an upper layer of the interlayer insulating film 100. It comprises a layer 110 and an overcoat film 120 .
  • a seventh conductive layer 90 is provided on the sealing film 80 .
  • the seventh conductive layer 90 includes a plurality of first detection electrodes 90de, a plurality of first connecting wirings 90cl, and a plurality of lower layer extraction wirings 90hl.
  • the plurality of first detection electrodes 90de, the plurality of first connecting wirings 90cl, and the plurality of lower layer extraction wirings 90hl are formed in the same layer and with the same material.
  • the interlayer insulating film 100 is provided on the seventh conductive layer 90 .
  • the interlayer insulating film 100 is provided so as to cover the plurality of first detection electrodes 90de and the plurality of first connecting wirings 90cl.
  • the interlayer insulating film 100 is an insulator interposed between the seventh conductive layer 90 and the eighth conductive layer 110 .
  • the interlayer insulating film 100 may be provided so as to cover only each first connecting wiring 90cl and its periphery.
  • the eighth conductive layer 110 is provided on the interlayer insulating film 100 .
  • the eighth conductive layer 110 includes a plurality of second detection electrodes 110de, a plurality of second connecting wirings 110cl, and a plurality of upper layer extraction wirings 110hl.
  • the plurality of second detection electrodes 110de, the plurality of second connecting wirings 110cl, and the plurality of upper layer extraction wirings 110hl are formed in the same layer and with the same material.
  • the overcoat film 120 is provided on the eighth conductive layer 110 .
  • the overcoat film 120 covers the plurality of second detection electrodes 110de and the plurality of second connection wirings 110cl in the touch area TA, and covers the plurality of upper layer lead-out wirings 110hl in portions other than the second terminal portions T2 in the frame area FA. provided in
  • Various wirings and electrodes included in the seventh conductive layer 90 and the eighth conductive layer 110 are made of conductive oxides having optical transparency such as indium tin oxide (ITO) and indium zinc oxide (IZO). consists of These various wirings and electrodes are composed of single-layer films or laminated films made of such conductive oxides.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • the interlayer insulating film 100 is made of an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
  • the interlayer insulating film 100 is composed of a single layer film or laminated film made of such an inorganic insulating material.
  • the overcoat film 120 is made of a light-transmitting resin material such as an acrylic resin.
  • Both the first detection electrode 90de and the second detection electrode 110de are electrodes for touch position detection.
  • the multiple first detection electrodes 90de are arranged in a matrix in the touch area TA.
  • a plurality of second detection electrodes 110de are also arranged in a matrix in the touch area TA.
  • the first detection electrodes 90de and the second detection electrodes 110de are arranged alternately in a diagonal direction with respect to the first direction X and the second direction Y. As shown in FIG.
  • the first detection electrode 90de is formed, for example, in a diamond shape. Corners of the first detection electrodes 90de adjacent in the first direction X and the second direction Y face each other. The corners of the first detection electrodes 90de adjacent in the first direction X are connected to each other through the first connection wirings 90cl. A plurality of first detection electrodes 90de aligned in the first direction X form a first electrode group 92 connected to each other. The first electrode group 92 is arranged in multiple rows in the second direction Y. As shown in FIG.
  • the second detection electrode 110de is also formed, for example, in a diamond shape. Corners of the second detection electrodes 110de adjacent in the first direction X and the second direction Y face each other. The corners of the second detection electrodes 110de adjacent in the second direction Y are connected to each other through the second connection wirings 110cl. A plurality of second detection electrodes 110de aligned in the second direction Y form a second electrode group 112 connected to each other. A plurality of rows of the second electrode group 112 are arranged in the first direction X. As shown in FIG.
  • Each upper layer extraction wiring 90hl is routed from the touch area TA to the second terminal portion T2 via a portion forming one side (the left side in the example shown in FIG. 4) in the first direction X of the frame area FA. be done. Some of the upper layer extraction wirings 90hl are routed from the touch area TA to the second terminal portion T2 via a portion forming the other side (the right side in FIG. 4) of the frame area FA in the first direction X. may
  • Each of the lower layer extraction wirings 110hl extends to the second terminal section T2 from the portion forming the side of the frame area FA on the side of the second terminal section T2.
  • the lower layer lead-out line 90hl and the upper layer lead-out line 110hl each constitute a second lead-out line L2.
  • the second lead-out line L2 intersects the second blocking wall W2 and extends over the sealing film 80 (second inorganic sealing layer 86) so as to straddle the second blocking wall W2.
  • the first damming wall W1 and the second damming wall W2 are damming walls WL (hereinafter collectively referred to as damming walls WL) having the same configuration.
  • the configurations of the first damming wall W1 and the second damming wall W2 are shown in FIGS. 10 to 12, taking the second damming wall W2 as an example.
  • the dam wall WL has a first wall layer 42wl and a second wall layer 64wl.
  • the first wall layer 42wl is supported by the substrate layer 10 via lower layer portions of the TFT layer 20 such as the first planarizing film 38pf.
  • the second wall layer 64wl is provided on the first wall layer 42wl.
  • the width of the second wall layer 64wl is smaller than the width of the first wall layer 42wl. In the width direction of the second dam wall W2, both side portions of the first wall layer 42wl extend inside and outside the second wall layer 64wl in plan view.
  • the dam wall WL has a convex bank portion 150 .
  • Bank portion 150 is provided for each second lead-out line L2.
  • the bank portion 150 is provided on both sides of the top portion 152 of the dam wall WL in the direction in which the second lead wire L2 extends, that is, on both sides in the width direction of the dam wall WL. be done.
  • the bank portion 150 of this example is configured by the first wall layer 42wl.
  • the second wall layer 64wl constitutes the top 152 of the damming wall WL.
  • the bank portion 150 is lower than the top portion 152 of the dam wall WL and forms a recessed trap portion 154 with the top portion 152 .
  • the embankment portion 150 of this example surrounds the portion of the damming wall WL where the second lead-out line L2 extends, and forms the trap portion 154 in the shape of a local depression.
  • the trap portion 154 functions as a receiver for the resist 202 when patterning the second lead-out line L2 in manufacturing the organic EL display device 1 .
  • the depth d of the trap portion 154 is, for example, about 1.2 ⁇ m to 1.8 ⁇ m.
  • the depth d of the trap portion 154 here means the distance from the top surface of the bank portion 150 to the bottom surface of the trap portion 154 .
  • the depth d of trap portion 154 is equal to the height of bank portion 150 .
  • a height h from the bottom surface of the trap portion 154 to the top surface of the damming wall WL is, for example, approximately 2.5 ⁇ m to 3.5 ⁇ m.
  • a height h from the bottom surface of the trap portion 154 to the top surface of the damming wall WL is equal to the height of the second wall layer 64wl.
  • the first TFT 50A When the first TFT 50A is turned on, a predetermined voltage corresponding to the source signal transmitted through the source line 36sl is applied to the second TFT 50B and written in the capacitor 55. Then, when the emission control wiring 28el is deselected and becomes inactive, an emission signal is input to the third TFT 50C via the emission control wiring 28el, and the third TFT 50C is turned on.
  • each organic EL layer 66 (light-emitting layer 66le) emits light to display an image. Since the gate voltage of the second TFT 50B is held by the capacitor 55 even when the first TFT 50A is turned off, the light emission of the organic EL layer 66 is maintained for each sub-pixel Sp until the gate signal of the next frame is input. maintained.
  • the substrate layer 10 is formed by applying a resin material to the surface of the glass substrate and performing baking treatment or the like.
  • the TFT layer 20, the light emitting element layer 60, the sealing film 80, and the touch panel TP are sequentially formed on the substrate layer 10 using well-known techniques such as photolithography, vacuum deposition, and inkjet.
  • the glass substrate is separated from the substrate layer 10 by irradiating the back surface of the substrate layer 10 with laser light from the glass substrate side.
  • the organic EL display device 1 is manufactured.
  • a photosensitive resin material is applied onto the substrate on which the fourth conductive layer 40 is formed by a known coating method such as spin coating. apply.
  • the coating film of the photosensitive resin material is pre-baked, exposed, developed, and post-baked to pattern the coating film, thereby forming the second planarizing film 42pf and the first wall layer 42wl.
  • the first wall layer 42wl has a difference in surface height, and the bank portion 150 is formed on the first wall layer 42wl. should be formed.
  • the blocking wall WL is formed and the first wall layer 42wl is formed.
  • a trap portion 154 is formed between the bank portion 150 of 42wl and the second wall layer 64wl.
  • the trap portion 154 When the trap portion 154 is provided in the dam wall WL in this way, when the seventh conductive layer 90 and the eighth conductive layer 110 are formed, the second lead wire L2 (upper layer lead wire 90hl, lower layer lead wire 110hl) is formed. Disconnection on the dam wall WL is suppressed. This will be described below using the step of forming the seventh conductive layer 90 as an example.
  • a transparent conductive film 200 made of indium tin oxide (ITO) or the like is formed on the substrate on which the sealing film 80 is formed by, for example, sputtering.
  • a resist 202 is applied onto the substrate on which the transparent conductive film 200 is formed by, for example, spin coating or slit coating.
  • the resist 202 is patterned as shown in FIG. 14 by pre-baking, exposing, developing and post-baking the coating film of the resist 202 .
  • the transparent conductive film 200 is patterned by etching using the resist 202 as a mask to form the first detection electrode 90de, the first connecting wiring 90cl, and the lower layer lead-out wiring 90hl (second lead-out wiring L2).
  • the trap portion 154 is not formed on the damming wall WL as shown in FIG. It is easy to become uncoverable.
  • the transparent conductive film 200 is also etched at the portion of the dam wall WL where the second lead-out line L2 is formed during the patterning of the second lead-out line L2.
  • the second lead-out line L2 is damaged, and the second lead-out line L2 is broken.
  • the damming wall WL of the present example is provided with the trap portion 154, when the resist 202 is applied onto the substrate on which the transparent conductive film 200 is formed, the resist 202 is applied to the damming wall WL. is stored in the trap portion 154 (see FIG. 13). This can reduce the flow of the resist 202 from the top 152 of the dam wall WL to both sides. As a result, the resist 202 is provided in a state of suitably covering the top portion 152 of the damming wall WL, and the transparent conductive film 200 is suppressed from being etched even at the portion forming the second lead-out line L2 on the damming wall WL. can. Therefore, disconnection of the second lead-out line L2 on the dam wall WL can be suppressed.
  • the damming wall WL projects on both sides in the direction in which the second lead-out line L2 extends, that is, on both sides in the width direction of the damming wall WL.
  • a portion 156 is provided.
  • the projecting portion 156 is provided in the first wall layer 42wl at a portion where the second lead wiring L2 of the dam wall WL intersects. That is, the projecting portion 156 is configured by the first wall layer 42wl.
  • the bank portion 150 is provided on the projecting portion 156 and extends along the outer edge of the projecting portion 156 .
  • the size of the trap portion 154 provided on the damming wall WL is increased by the amount of the projecting portion of the projecting portion 156 .
  • This is advantageous in reducing the flow of the resist 202 from the top 152 of the dam wall WL to both sides during patterning of the second lead-out line L2. Therefore, disconnection of the second lead-out line L2 on the dam wall WL can be suppressed favorably.
  • the dam 150 is provided doubly so as to extend along the top 152 over the entire circumference of the dam wall WL.
  • One bank portion 150 is formed on the inner peripheral side (on the display area DA side) of the top portion 152 of the dam wall WL with a gap from the top portion 152 .
  • the other bank portion 150 is formed on the outer peripheral side (outside the frame area FA) of the top portion 152 of the dam wall WL with a gap from the top portion 152 .
  • the banks 150 of this example are configured by both end portions in the width direction of the first wall layer 42wl.
  • Each bank portion 150 forms a groove-like trap portion 154 between the bank portion 150 and the top portion 152 of the dam wall WL. Even if the trap portion 154 is formed in a groove shape as described above, the resist 202 is accumulated in the trap portion 154 when patterning the second lead-out line L2. can be reduced. Thereby, the same effects as those of the above-described embodiment can be obtained.
  • the bank portion 150 of the damming wall WL is composed of the second wall layer 64wl.
  • the second wall layer 64wl forming the bank portion 150 is formed separately from the second wall layer 64wl forming the top portion 152 of the dam wall WL.
  • the second wall layer 64wl forming the bank portion 150 and the second wall layer 64wl forming the top portion 152 of the damming wall WL may be connected.
  • the trap portion 154 is formed only by the second wall layer 64wl.
  • the banks 150 provided on the dam wall WL are provided separately on both sides in the width direction of the second wall layer 64wl, but this is not the only option.
  • the bank portion 150 may be connected to the lower side of the second wall layer 64wl and provided in a frame shape. Further, the embankment portion 150 and the trap portion 154 may be provided only on one side of the top portion 152 of the dam wall WL in the direction in which the second lead wire L2 extends (the width direction of the dam wall WL).
  • the dam wall WL (the first dam wall W1 and the second dam wall W2) is the first wall layer 42wl formed of the same material in the same layer as the second planarization film 42pf, and the edge
  • the blocking wall WL is composed of a first wall layer formed of the same material in the same layer as the first planarization film 38pf, and a second wall layer formed of the same material in the same layer as the second planarization film 42pf.
  • the damming wall WL may have a three-layer structure having a third wall layer formed of the same material in the same layer as the edge cover 64ec.
  • the organic EL display device 1 provided with the damming walls WL (the first damming wall W1 and the second damming wall W2) as the walls has been described as an example, but the present invention is not limited to this.
  • the wall may be provided for purposes other than blocking the organic material forming the organic sealing layer 84, such as suppressing the progress of cracks in the inorganic layer made of the inorganic insulating material.
  • the organic EL layer 66 is individually provided in each sub-pixel Sp in the above embodiment, the present invention is not limited to this.
  • the organic EL layer 66 may be provided in common as a series in a plurality of sub-pixels Sp.
  • the organic EL display device 1 may be provided with a color filter or the like to perform color tone expression in each sub-pixel Sp.
  • each pixel Px is composed of sub-pixels Spr, Spg, and Spb of three colors, but the present invention is not limited to this.
  • the sub-pixels Sp forming each pixel Px are not limited to three colors, and may be four or more colors.
  • the three-color sub-pixels Spr, Spg, and Spb forming each pixel Px are provided in a stripe arrangement, the present invention is not limited to this.
  • the arrangement of the plurality of sub-pixels Sp may be another arrangement such as a pentile arrangement.
  • the first TFT 50A, the second TFT 50B and the third TFT 50C are all configured as top-gate type, but the present invention is not limited to this.
  • the first TFT 50A, the second TFT 50B and the third TFT 50C may be configured as bottom gate type.
  • the number of TFTs 50 provided in the sub-pixel Sp may be two, or may be four or more.
  • the pixel electrode 62pe is the anode and the common electrode 68ce is the cathode, but this is not the only option.
  • the pixel electrode 62pe may be the cathode and the common electrode 68ce may be the anode.
  • the organic EL layer 66 has an inverted laminated structure.
  • the organic EL layer 66 has a five-layer structure consisting of the hole injection layer 66hi, the hole transport layer 66ht, the light emitting layer 66le, the electron transport layer 66et and the electron injection layer 66ei. do not have.
  • the organic EL layer 66 may have a three-layer structure consisting of a hole injection layer/hole transport layer, a light emitting layer, and an electron transport layer/electron injection layer, and any laminated structure may be employed.
  • the organic EL display device 1 is exemplified as the display device in the above embodiment, it is not limited to this.
  • the technology of the present disclosure can be applied, for example, to a display device including a plurality of light emitting elements driven by current.
  • Examples of the display device include a display device equipped with a QLED (Quantum-dot Light Emitting Diode) which is a light-emitting element using a quantum dot-containing layer.
  • QLED Quantum-dot Light Emitting Diode
  • DA Display area FA Frame area L2 Second lead wiring (wiring) W1 First damming wall (wall body) W2 Second damming wall (wall body) WL Damping wall (wall body) 1 organic EL display device 10 substrate layer 20 TFT layer (thin film transistor layer) 42 pf Second planarization film (flatness film) 42wl first wall layer 50 TFT (thin film transistor) 50A 1st TFT 50B Second TFT 50C 3rd TFT 60 Light-emitting element layer 62pe Pixel electrode (electrode) 64ec Edge cover 64wl Second wall layer 70 Organic EL element (light emitting element) 80 Sealing film 82 First inorganic sealing layer 84 Organic sealing layer 86 Second inorganic sealing layer 90 hl Lower layer extraction wiring (wiring) 110hl Upper layer lead wiring (wiring) 150 Bank 152 Top 154 Trap 156 Overhang

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Abstract

有機ＥＬ表示装置（１）において、表示領域（ＤＡ）の外側に設けられた額縁領域（ＦＡ）には、表示領域の外周を延びる堰き止め壁（ＷＬ）と、堰き止め壁を表示領域側から額縁領域の外側へ跨がるように延びる第２引き出し配線（Ｌ２）とが設けられる。堰き止め壁は、第２引き出し配線が延びる部分において、当該堰き止め壁の頂部（１５２）に対して第２引き出し配線が延びる方向における両側に設けられた凸状の堤部（１５０）を有する。堤部は、第２堰き止め壁の頂部よりも低く、頂部との間に凹状のトラップ部（１５４）を形成する。

Description

表示装置
　本開示は、表示装置に関する。
　近年、有機エレクトロルミネッセンス（Electro Luminescence；以下、ＥＬと称する）素子を用いた有機ＥＬ表示装置が実用化されている。有機ＥＬ表示装置には、表示領域の周囲にある額縁領域に壁体を設ける構造が提案されている。例えば、特許文献１には、壁体である突状構造体が表示領域を囲むように設けられた表示装置が開示されている。この表示装置において、突状構造体は、有機ＥＬ素子を封止するバリア層（無機バリア層）に発生したクラックが表示領域にまで進展するのを抑制する。
特開２０１９－１１７７８３号公報
　上述の壁体が設けられた有機ＥＬ表示装置をオンセル型のタッチパネル付き表示装置にする場合、バリア層上にタッチパネルが作り込まれる。この場合、タッチパネルにおいてタッチ位置を検出するための検出電極から額縁領域に配線を引き出す必要がある。この引き出し配線は、壁体を跨がるように形成されると、当該配線をパターニングする際においてマスクに用いるレジストが露光する前に壁体の頂部から流れて頂部で薄くなるため、壁体の頂部で途切れて断線するおそれがある。
　本開示の技術の目的は、表示装置の額縁領域において壁体上での配線の断線を抑制することにある。
　本開示の技術は、基板層と、前記基板層に支持された、複数の発光素子を含む発光素子層とを備える表示装置を対象とする。本開示の技術に係る表示装置は、前記複数の発光素子の発光によって画像を表示する表示領域と、該表示領域の外側に設けられた額縁領域とを有する。前記額縁領域には、前記基板層に支持された、前記表示領域の外周を延びる壁体と、該壁体を前記表示領域側から前記額縁領域の外側へ跨がるように延びる配線とが設けられる。前記壁体は、前記配線が延びる部分において、当該壁体の頂部に対して前記配線が延びる方向における少なくとも一方側に設けられた凸状の堤部を有する。前記堤部は、前記壁体の頂部よりも低く、該頂部との間に凹状のトラップ部を形成する。
　本開示の技術によれば、表示装置の額縁領域において、壁体上での配線の断線を抑制できる。
図１は、有機ＥＬ表示装置の概略構成を例示する平面図である。 図２は、図１のII－II線における有機ＥＬ表示装置（折り曲げ部で折り曲げた状態を二点鎖線で示す）の断面図である。 図３は、有機ＥＬ表示装置の表示パネルの概略構成を例示する平面図である。 図４は、有機ＥＬ表示装置のタッチパネルの概略構成を堰き止め壁と共に例示する平面図である。 図５は、図３のVで囲んだ箇所の表示領域を構成する画素と第１～第３導電層に含まれる各種の表示用配線とを例示する平面図である。 図６は、図５に相当する箇所の表示領域を構成する画素と第４導電層に含まれる表示用配線とを例示する平面図である。 図７は、図５のVII－VII線における有機ＥＬ表示装置の断面図である。 図８は、有機ＥＬ表示装置の有機ＥＬ層の積層構造を例示する断面図である。 図９は、有機ＥＬ表示装置の画素回路を例示する等価回路図である。 図１０は、図４のXで囲んだ箇所の概略構成を例示する平面図である。 図１１は、図１０のXI－XI線における有機ＥＬ表示装置の断面図である。 図１２は、図１０のXII－XII線における有機ＥＬ表示装置の断面図である。 図１３は、有機ＥＬ表示装置の製造過程において第２引き出し配線をパターニングするときにレジストを塗布した状態を例示する断面図である。図１３において、左図は、図１１に相当する箇所の断面図であり、右図は、図１２に相当する箇所の断面図である。 図１４は、有機ＥＬ表示装置の製造過程において第２引き出し配線をパターニングするときにレジストを現像した状態を例示する断面図である。図１４において、左図は、図１１に相当する箇所の断面図であり、右図は、図１２に相当する箇所の断面図である。 図１５は、有機ＥＬ表示装置の製造過程において第２引き出し配線をパターニングした状態を例示する断面図である。図１５において、左図は、図１１に相当する箇所の断面図であり、右図は、図１２に相当する箇所の断面図である。 図１６は、第１変形例の有機ＥＬ表示装置における図１０に相当する箇所の概略構成を示す平面図である。 図１７は、第２変形例の有機ＥＬ表示装置における図１１に相当する箇所の断面図である。 図１８は、第３変形例の有機ＥＬ表示装置における図１０に相当する箇所の概略構成を示す平面図である。 図１９は、比較例の有機ＥＬ表示装置の製造過程において第２引き出し配線をパターニングするときにレジストを塗布した状態を示す、図１１に相当する箇所の断面図である。 図２０は、比較例の有機ＥＬ表示装置の製造過程において第２引き出し配線をパターニングした状態を示す断面図である。
　以下、例示的な実施形態を図面に基づいて詳細に説明する。以下の実施形態では、本開示の技術に係る表示装置として、発光素子として有機ＥＬ素子を備える有機ＥＬ表示装置を例に挙げて説明する。
　なお、以下の実施形態において、或る膜や層、素子などの構成要素の上に他の膜や層、素子などの構成要素が設けられる、または形成されるとする記載は、或る構成要素の直上に他の構成要素が存在する場合のみを意味するのではなく、それら両方の構成要素の間に、それら以外の膜や層、素子などの構成要素が介在される場合も含む。
　また、以下の実施形態において、或る膜や層、素子などの構成要素が他の膜や層、素子などの構成要素に接続されるとする記載は、特に断らない限り電気的に接続されることを意味する。当該記載は、本開示の技術の趣旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、それら以外の膜や層、素子などの構成要素を介した間接的な接続を意味する場合も含む。当該記載はさらに、或る構成要素に他の構成要素が一体化される、つまり或る構成要素の一部が他の構成要素を構成する場合も含む。
　また、以下の実施形態において、或る膜や層、素子などの構成要素が他の膜や層、素子などの構成要素と同一層であるという記載は、或る構成要素が他の構成要素と同一プロセスによって形成されることを意味する。或る膜や層、素子などの構成要素が他の膜や層、素子などの構成要素の下層であるという記載は、或る構成要素が他の構成要素よりも先のプロセスによって形成されることを意味する。或る膜や層、素子などの構成要素が他の膜や層、素子などの構成要素の上層であるという記載は、或る構成要素が他の構成要素よりも後のプロセスによって形成されることを意味する。
　また、以下の実施形態において、或る膜や層、素子などの構成要素が他の膜や層、素子などの構成要素と同一である、または同等であるとする記載は、或る構成要素と他の構成要素とが完全に同一である状態、または完全に同等である状態のみを意味するのではなく、或る構成要素と他の構成要素とが製造ばらつきや公差の範囲内で変動するといった実質的に同一である状態、または実質的に同等である状態を含む。
　また、以下の実施形態において、第１、第２、第３…という記載は、これらの記載が付与された語句を区別するために用いられ、その語句の数や何らかの順序までも限定するものではない。
　《実施形態》
　この実施形態の有機ＥＬ表示装置１は、スマートフォンやタブレット端末などのモバイル機器のディスプレイ、パーソナルコンピュータ（ＰＣ）のモニタ、テレビジョン装置などの各種機器に使用される。図１および図２に示す有機ＥＬ表示装置１は、画面に触れることで入力操作を行えるオンセル型のタッチパネルＴＰ付き表示装置である。
　　－有機ＥＬ表示装置の構成－
　有機ＥＬ表示装置１は、画像を表示しつつ、画像が表示される画面上のタッチ位置を検出する機能を有する。有機ＥＬ表示装置１は、画像を表示する表示パネルＤＰと、タッチ位置を検出するタッチパネルＰＴとを備える。
　有機ＥＬ表示装置１は、画像を表示する表示領域ＤＡと、タッチ位置を検出するタッチ領域ＴＡと、表示領域ＤＡの外側に設けられた額縁領域ＦＡとを有する。
　表示領域ＤＡは、画面を構成する矩形状の領域である。本実施形態では、矩形状の表示領域ＤＡを例示するが、表示領域ＤＡは、少なくとも１つの辺が円弧状になった形状、少なくとも１つの角部が円弧状になった形状、少なくとも１つの辺の一部に切欠きがある形状などの略矩形状であってもよい。図５に示すように、表示領域ＤＡは、複数の画素Ｐｘによって構成される。
　複数の画素Ｐｘは、マトリクス状に配列される。各画素Ｐｘは、３つのサブ画素Ｓｐによって構成される。３つのサブ画素Ｓｐは、赤色に発光する発光領域Ｅを有するサブ画素Ｓｐｒと、緑色に発光する発光領域Ｅを有するサブ画素Ｓｐｇと、青色に発光する発光領域Ｅを有するサブ画素Ｓｐｂとである。これら３つのサブ画素Ｓｐｒ，Ｓｐｇ，Ｓｐｂは、例えばストライプ状に配列される。
　図１および図２に示すように、タッチ領域ＴＡは、ユーザの指やスタイラスなどの接触体により接触された位置を検出する矩形状の領域である。タッチ領域ＴＡは、表示領域ＤＡと同一位置に同一サイズで重ねて設定される。タッチ領域ＴＡの形状は、表示領域ＤＡの形状と対応する形状であり、上述するような略矩形状であってもよい。
　額縁領域ＦＡは、画面以外の非表示部分を構成する矩形枠状の領域である。図１～図４に示すように、額縁領域ＦＡの一辺を構成する部分には、外部回路と接続するための端子部Ｔが設けられる。端子部Ｔとしては、第１端子部Ｔ１および第２端子部Ｔ２が設けられる。第１端子部Ｔ１には、表示パネルＤＰに信号を供給する複数の端子が設けられる。第２端子部Ｔ２には、タッチパネルＴＰに電圧を印加する複数の端子が設けられる。
　額縁領域ＦＡにおける表示領域ＤＡと第１端子部Ｔ１との間には、図１中で横方向である第１方向Ｘを折り曲げの軸として折り曲げ可能な折り曲げ部Ｂが設けられる。折り曲げ部Ｂにおいて、後述するＴＦＴ層２０（厳密には、ベースコート膜２２、ゲート絶縁膜２６、第１層間絶縁膜３０および第２層間絶縁膜３４からなる積層体）には、スリットＳｌが形成される。
　スリットＳｌは、ＴＦＴ層２０を貫通して、基板層１０を露出させるように折り曲げ部Ｂの延びる方向に沿って突き抜ける溝状に設けられる。スリットＳｌ内には、充填層Ｆｌが設けられる。スリットＳｌは、充填層Ｆｌによって埋められる。充填層Ｆｌは、ポリイミド樹脂やアクリル樹脂、ポリシロキサン樹脂などの樹脂材料によって形成される。
　第１端子部Ｔ１および第２端子部Ｔ２は、額縁領域ＦＡが折り曲げ部Ｂで例えば１８０°に（Ｕ字状に）折り曲げられることにより、有機ＥＬ表示装置１の背面側に配置される（図２に二点鎖線で示す）。第１端子部Ｔ１および第２端子部Ｔ２にはそれぞれ、ＦＰＣ（Flexible Printed Circuit）などの配線基板Ｃｂが接続される。
　額縁領域ＦＡには、表示パネルＰＤにおいて、表示領域ＤＡから第１端子部Ｔ１に引き出された複数の第１引き出し配線Ｌ１が設けられる。複数の第１引き出し配線Ｌ１はそれぞれ、第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２を表示領域ＤＡ側から額縁領域ＦＡの外側へくぐるように延びる。これら各第１引き出し配線Ｌ１は、下層引き出し配線２８ｈｌおよび上層引き出し配線３６ｈｌによって構成される。
　各第１引き出し配線Ｌ１は、第１端子部Ｔ１にまで延びる。各第１引き出し配線Ｌ１は、第１端子部Ｔ１で配線基板Ｃｂを介して表示制御回路（不図示）に接続される。表示制御回路は、表示パネルＤＰに含まれる表示用配線（ソース配線３６ｓｌ）と駆動回路Ｄｃとに信号を供給することで、画像表示を制御する回路である。
　額縁領域ＦＡにおいて、表示パネルＤＰ（ＴＦＴ層２０）に含まれる平坦化膜４３には、トレンチＧが表示領域ＤＡを囲むように枠状に形成される。トレンチＧは、平面視で第１端子部Ｔ１側を開口する略Ｃ状に形成されてもよい。トレンチＧは、平坦化膜４３を貫通し、平坦化膜４３を額縁領域ＦＡの内側と外側とに区切るように分断する。トレンチＧは、額縁領域ＦＡの外側からの表示領域ＤＡへの水分の浸入を防止する。
　額縁領域ＦＡにおいて、第１端子部Ｔ１および第２端子部Ｔ２が設けられた辺と隣り合う辺（図１で左右の各辺）を構成する部分には、駆動回路Ｄｃがモノリシックに設けられる。駆動回路Ｄｃは、ゲートドライバおよびエミッションドライバを含む。駆動回路Ｄｃは、トレンチＧよりも表示領域ＤＡ側に配置される。駆動回路Ｄｃまたはその一部（ゲートドライバまたはエミッションドライバ）は、トレンチＧよりも額縁領域ＦＡの外周側に配置されてもよい。
　額縁領域ＦＡには、第１額縁配線３６ｆａ（便宜上、図３で左上りの斜線ハッチングを付す）と、第２額縁配線３６ｆｂ（便宜上、図３で右上りの斜線ハッチングを付す）と、第１堰き止め壁Ｗ１と、第２堰き止め壁Ｗ２とが設けられる。第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２はいずれも、壁体の一例である。
　第１額縁配線３６ｆａは、トレンチＧおよび駆動回路Ｄｃよりも表示領域ＤＡ側に枠状に設けられる。第１額縁配線３６ｆａは、トレンチＧをくぐるように平坦化膜４３よりも下層を第１端子部Ｔ１へと延びる。第１額縁配線３６ｆａには、第１端子部Ｔ１で配線基板Ｃｂを介してハイレベル電源電圧（ＥＬＶＤＤ）が供給される。
　第２額縁配線３６ｆｂは、トレンチＧおよび駆動回路Ｄｃよりも額縁領域ＦＡの外周側に略Ｃ状に設けられる。第２額縁配線３６ｆｂの両端部は、第１額縁配線３６ｆａに沿って第１端子部Ｔ１へと延びる。第２額縁配線３６ｆｂには、第１端子部Ｔ１で配線基板Ｃｂを介してローレベル電源電圧（ＥＬＶＳＳ）が供給される。
　第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２は、例えば互いに相似形とされ、額縁領域ＦＡの幅方向において互いに間隔をあけて配置される。第１堰き止め壁Ｗ１は、トレンチＧの外周に枠状に形成される。第２堰き止め壁Ｗ２は、第１堰き止め壁Ｗ１の外周に枠状に形成される。第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２はいずれも、有機ＥＬ表示装置１の製造過程において、封止膜８０に含まれる有機封止層８４をなす有機材料の塗布時に、当該有機材料が額縁領域ＦＡの外側へ広がるのを堰き止める。
　額縁領域ＦＡにはさらに、タッチパネルＴＰにおいて、タッチ領域ＴＡから第２端子部Ｔ２に引き出された第２引き出し配線Ｌ２が設けられる。複数の第２引き出し配線Ｌ２はそれぞれ、第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２をタッチ領域ＴＡ側から額縁領域ＦＡの外側へ跨がるように延びる。
　各第２引き出し配線Ｌ２は、第２端子部Ｔ２で配線基板Ｃｂを介してタッチ検出回路（不図示）に接続される。タッチ検出回路は、タッチ領域ＴＡが接触体にタッチされたときに、タッチパネルＴＰに含まれる電極（タッチ位置にある第１検出電極９０ｄｅおよび第２検出電極１１０ｄｅ）と接触体との間に生じる静電容量の変化を検出する回路である。
　　〈表示パネル〉
　表示パネルＤＰは、個々のサブ画素Ｓｐでの発光をＴＦＴ５０により制御し、ＴＦＴ５０の動作により画像表示を行うアクティブマトリクス駆動方式を採用する。図２に示すように、表示パネルＰＤは、基板層１０と、基板層１０の上層として設けられたＴＦＴ層２０と、ＴＦＴ層２０の上層として設けられた発光素子層６０と、発光素子層６０の上層として設けられた封止膜８０とを備える。
　　〈基板層〉
　基板層１０は、表示パネルＰＤのベースをなす層である。基板層１０は、可撓性を有する。基板層１０は、ポリイミド樹脂やポリアミド樹脂、エポキシ樹脂などの樹脂材料によって形成される。基板層１０は、酸化シリコンや窒化シリコン、酸窒化シリコンなどの無機材料からなる無機絶縁層と、上述したような有機材料からなる樹脂層とが積層された積層膜によって構成されてもよい。基板層１０の裏面には、裏面保護フィルム（不図示）が貼り付けられる。
　　〈ＴＦＴ層〉
　図７に示すように、ＴＦＴ層２０は、複数のＴＦＴ５０を含む。ＴＦＴ層２０は、基板層１０上に順に設けられた、ベースコート膜２２と、半導体層２４と、ゲート絶縁膜２６と、第１導電層２８と、第１層間絶縁膜３０と、第２導電層３２と、第２層間絶縁膜３４と、第３導電層３６と、第１樹脂層３８と、第４導電層４０と、第２樹脂層４２とを備える。
　ベースコート膜２２は、基板層１０の表面の略全体に亘って設けられる。半導体層２４は、ベースコート膜２２上に島状に複数設けられる。ゲート絶縁膜２６は、複数の半導体層２４を覆うようにベースコート膜２２上に一続きに設けられる。ゲート絶縁膜２６は、各半導体層２４上に島状に設けられてもよい。
　第１導電層２８は、ゲート絶縁膜２６上に設けられる。第１導電層２８は、複数のゲート配線２８ｇｌと、複数のエミッション制御配線２８ｅｌと、複数の下層引き出し配線２８ｈｌと、複数のゲート電極２８ｇｅと、複数の第１容量電極２８ｃｅとを含む。これら各種の配線および電極は、同一層に同一材料によって形成される。
　第１層間絶縁膜３０は、複数のゲート配線２８ｇｌ、複数のエミッション制御配線２８ｅｌ、複数の下層引き出し配線２８ｈｌ、複数のゲート電極２８ｇｅおよび複数の第１容量電極２８ｃｅを覆うようにゲート絶縁膜２６上に設けられる。第１層間絶縁膜３０は、第１導電層２８と第２導電層３２との間に介在する絶縁物である。
　第２導電層３２は、第１層間絶縁膜３０上に設けられる。第２導電層３２は、複数の第１電源配線３２ｐｌと、複数の第２容量電極３２ｃｅとを含む。これら第１電源配線３２ｐｌおよび第２容量電極３２ｃｅは、同一層に同一材料によって形成される。
　第２層間絶縁膜３４は、複数の第１電源配線３２ｐｌおよび複数の第２容量電極３２ｃｅを覆うように第１層間絶縁膜３０上に設けられる。第２層間絶縁膜３４は、第２導電層３２と第３導電層３６との間に介在する絶縁物である。第１層間絶縁膜３０および第２層間絶縁膜３４は、層間絶縁膜３５を構成する。
　第３導電層３６は、第２層間絶縁膜３４上に設けられる。第３導電層３６は、複数のソース配線３６ｓｌと、複数のソース電極３６ｓｅと、複数のドレイン電極３６ｄｅと、複数の第２電源配線３６ｐｌと、複数の上層引き出し配線３６ｈｌと、第１額縁配線３６ｆａと、第２額縁配線３６ｆｂとを含む。これら各種の配線および電極は、同一層に同一材料によって形成される。
　第１樹脂層３８は、第２層間絶縁膜３４上に設けられる。第１樹脂層３８は、第１平坦化膜３８ｐｆを含む。第１平坦化膜３８ｐｆは、表示領域ＤＡにおいて、第３導電層３６に含まれる各種の配線および電極を覆う。本例の第１平坦化膜３８ｐｆは、額縁領域ＦＡにも広がり、額縁領域ＦＡのうち端子部Ｔ側を除く３辺を構成する部分では略全体に設けられる。
　第４導電層４０は、第１樹脂層３８上に設けられる。第４導電層４０は、第３電源配線４０ｐｌと、複数の中継配線４０ｒｌとを含む。これら第３電源配線４０ｐｌおよび複数の中継配線４０ｒｌは、同一層に同一材料によって形成される。
　第２樹脂層４２は、第４導電層４０上に設けられる。第２樹脂層４２は、第２平坦化膜４２ｐｆと、第１壁層４２ｗｌとを含む。これら第２平坦化膜４２ｐｆおよび第１壁層４２ｗｌは、同一層に同一材料によって形成される。第２平坦化膜４２ｐｆは、表示領域ＤＡにおいて、第４導電層４０に含まれる各種の配線を覆う。第１平坦化膜３８ｐｆおよび第２平坦化膜４２ｐｆは、平坦化膜４３を構成する。平坦化膜４３は、ＴＦＴ層２０の表面を平坦化する。
　第１壁層４２ｗｌは、額縁領域ＦＡにおいて、平坦化膜４３の外周側に２つ設けられる。一方の第１壁層４２ｗｌは、第１堰き止め壁Ｗ１を構成する。他方の第１壁層４２ｗｌは、第２堰き止め壁Ｗ２を構成する。第１堰き止め壁Ｗ１の第１壁層４２ｗｌは、平坦化膜４３の外周に、平坦化膜４３と間隔をあけて設けられる。第２堰き止め壁Ｗ２の第１壁層４２ｗｌは、第１堰き止め壁Ｗ１の外周に、第１堰き止め壁Ｗ１の第１壁層４２ｗｌと間隔をあけて設けられる。
　ベースコート膜２２、ゲート絶縁膜２６、第１層間絶縁膜３０および第２層間絶縁膜３４は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどの無機絶縁材料からなる。これらベースコート膜２２、ゲート絶縁膜２６、第１層間絶縁膜３０および第２層間絶縁膜３４は、そうした無機絶縁材料からなる単層膜または積層膜によって構成される。
　半導体層２４は、例えば、低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicon）によって形成される。半導体層２４は、インジウムガリウム亜鉛酸化物（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）などの酸化物半導体や、その他の半導体材料からなる。第１平坦化膜３８ｐｆ、第２平坦化膜４２ｐｆおよび第１壁層４２ｗｌは、例えば、ポリイミド樹脂、アクリル樹脂などの樹脂材料からなる
　第１導電層２８、第２導電層３２、第３導電層３６および第４導電層４０に含まれる各種の配線および電極は、例えば、アルミニウム（Ａｌ）やタングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などの導電材料からなる。これら各種の配線および電極は、そうした導電材料からなる単層膜または積層膜によって構成される。
　　〈配線〉
　図５に示すように、複数のゲート配線２８ｇｌは、表示領域ＤＡにおいて、第１方向Ｘと直交する方向である第２方向Ｙに互いに間隔をあけて第１方向Ｘに互いに平行に延びる。これら各ゲート配線２８ｇｌは、ゲート信号を伝達する表示用配線であって、サブ画素Ｓｐの行ごとに設けられる。各ゲート配線２８ｇｌは、駆動回路Ｄｃのゲートドライバに接続される。
　複数のエミッション制御配線２８ｅｌは、表示領域ＤＡにおいて、第２方向Ｙに互いに間隔をあけて第１方向Ｘに互いに平行に延びる。これら各エミッション制御配線２８ｅｌは、エミッション制御信号を伝達する表示用配線であって、サブ画素Ｓｐの行ごとに設けられる。各エミッション制御配線２８ｅｌは、駆動回路Ｄｃのエミッションドライバに接続される。
　複数のソース配線３６ｓｌは、表示領域ＤＡにおいて、第１方向Ｘに互いに間隔をあけて第２方向Ｙに互いに平行に延びる。これら各ソース配線３６ｓｌは、ソース信号を伝達する表示用配線であって、サブ画素Ｓｐの列ごとに設けられる。各ソース配線３６ｓｌは、第１引き出し配線Ｌ１に接続され、第１端子部Ｔ１を介して表示制御回路に接続される。
　複数の第１電源配線３２ｐｌは、表示領域ＤＡにおいて、第２方向Ｙに互いに間隔をあけて第１方向Ｘに互いに平行に延びる。複数の第２電源配線３６ｐｌは、表示領域ＤＡにおいて、第１方向Ｘに互いに間隔をあけて第２方向Ｙに互いに平行に延びる。図６に示すように、第３電源配線４０ｐｌは、第１方向Ｘおよび第２方向Ｙに格子状をなすように延びる。
　各第１電源配線３２ｐｌ、各第２電源配線３６ｐｌおよび第３電源配線４０ｐｌは、所定のハイレベル電源電圧（ＥＬＶＤＤ）を印加する表示用配線である。これら各第１電源配線３２ｐｌ、各第２電源配線３６ｐｌおよび第３電源配線４０ｐｌは、電源配線Ｐｌを構成する。各第１電源配線３２ｐｌは、第２層間絶縁膜３４に形成されたコンタクトホール（不図示）を介して各第２電源配線３６ｐｌおよび第１額縁配線３６ｆａに接続される。各第２電源配線３６ｐｌは、第１額縁配線３６ｆａに接続される。第３電源配線４０ｐｌは、第１平坦化膜３８ｐｆに形成されたコンタクトホール（不図示）を介して各第２電源配線３６ｐｌに接続されるか、または第１平坦化膜３８ｐｆの外側で第１額縁配線３６ｆａに接続される。
　複数の下層引き出し配線２８ｈｌはそれぞれ、額縁領域ＦＡにおいて、表示領域ＤＡと折り曲げ部Ｂとの間の部分と、折り曲げ部Ｂと第１端子部Ｔ１との間の部分とに第１方向Ｘに互いに間隔をあけて設けられ、それら両部分Ｂ，Ｔ１を第２方向Ｙに互いに平行に延びる。折り曲げ部Ｂよりも表示領域ＤＡ側に位置する各下層引き出し配線２８ｈｌは、層間絶縁膜３５に形成されたコンタクトホール（不図示）を介して対応するソース配線３６ｓｌと接続される。
　複数の上層引き出し配線３６ｈｌはそれぞれ、額縁領域ＦＡにおいて、第１方向Ｘに互いに間隔をあけて設けられ、折り曲げ部Ｂを跨ぐように充填層Ｆｌ上を第２方向Ｙに互いに平行に延びる。これら各上層引き出し配線３６ｈｌは、層間絶縁膜３５に形成されたコンタクトホール（不図示）を介して、折り曲げ部Ｂよりも表示領域ＤＡ側に位置する下層引き出し配線２８ｈｌと、折り曲げ部Ｂよりも第１端子部Ｔ１側に位置する下層引き出し配線２８ｈｌとにそれぞれ接続される。
　複数の中継配線４０ｒｌは、表示領域ＤＡにおいて、第１平坦化膜３８ｐｆ上に設けられる。中継配線４０ｒｌは、サブ画素Ｓｐごとに島状に形成される。各中継配線４０ｒｌは、所定のＴＦＴ５０のドレイン電極３６ｄｅと、有機ＥＬ素子７０の電極との接続を中継する。具体的には、各中継配線４０ｒｌは、第１平坦化膜３８ｐｆに形成されたコンタクトホール３８ｈを介して第３ＴＦＴ５０Ｃのドレイン電極３６ｄｅに接続される。そして、各中継配線４０ｒｌには、第２平坦化膜４２ｐｆに形成されたコンタクトホール４２ｈを介して有機ＥＬ素子７０を構成する画素電極６２ｐｅが接続される。
　　〈電極、素子〉
　ゲート電極２８ｇｅ、ソース電極３６ｓｅおよびドレイン電極３６ｄｅはそれぞれ、サブ画素Ｓｐごとに複数設けられる。ゲート電極２８ｇｅ、ソース電極３６ｓｅおよびドレイン電極３６ｄｅは、ＴＦＴ５０を構成する。ＴＦＴ５０は、サブ画素Ｓｐごとに複数設けられる。複数のＴＦＴ５０はいずれも、トップゲート型に構成される。
　各ＴＦＴ５０は、半導体層２４と、ゲート絶縁膜２６と、ゲート電極２８ｇｅと、層間絶縁膜３５と、ソース電極３６ｓｅと、ドレイン電極３６ｄｅとによって構成される。ソース電極３６ｓｅおよびドレイン電極３６ｄｅは、互いに離間し、層間絶縁膜３５に形成されたコンタクトホール３５ｈを介して、半導体層２４におけるゲート電極２８ｇｅと重なる領域（真性領域）を挟んだ位置で互いに異なる部分（導通領域）にそれぞれ接続される。
　第１容量電極２８ｃｅおよび第２容量電極３２ｃｅはそれぞれ、サブ画素Ｓｐごとに少なくとも１つ設けられる。第１容量電極２８ｃｅおよび第２容量電極３２ｃｅは、キャパシタ５５を構成する。キャパシタ５５は、サブ画素Ｓｐごとに少なくとも１つ設けられる。キャパシタ５５は、データ保持用の素子である。キャパシタ５５は、第１容量電極２８ｃｅと、第１層間絶縁膜３０と、第２容量電極３２ｃｅとによって構成される。第１容量電極２８ｃｅと第２容量電極３２ｃｅとは、第１層間絶縁膜３０を介して重なり合う。
　　〈発光素子層〉
　発光素子層６０は、ＴＦＴ層２０上に設けられる。すなわち、発光素子層６０は、ＴＦＴ層２０を介して基板層１０に支持される。発光素子層６０は、複数の有機ＥＬ素子（有機エレクトロルミネッセンス素子）７０を含む。有機ＥＬ素子７０は、発光素子の一例である。発光素子層６０は、第２樹脂層４２上に順に設けられた、第５導電層６２、第３樹脂層６４と、有機ＥＬ層６６と、第６導電層６８とを備える。
　第５導電層６２は、複数の画素電極６２ｐｅを含む。画素電極６２ｐｅは、サブ画素Ｓｐごとに設けられる。画素電極６２ｐｅは、有機ＥＬ層６６に正孔（ホール）を注入する陽極として機能する。画素電極６２ｐｅは、光を反射する光反射性を有する。
　画素電極６２ｐｅの材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）などの導電材料が用いられる。
　また、画素電極６２ｐｅの材料は、アスタチン（Ａｔ）および酸化アスタチン（ＡｔＯ２）などの合金であってもよい。また、画素電極６２ｐｅの材料は、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物などであってもよい。画素電極６２ｐｅの材料は、有機ＥＬ層６６へ正孔が注入される効率を向上させるために、仕事関数の大きな材料であることが好ましい。画素電極６２ｐｅは、上述したような導電材料からなる層を複数積層して形成されてもよい。
　第３樹脂層６４は、エッジカバー６４ｅｃと、フォトスペーサ６４ｐｓと、第２壁層６４ｗｌとを含む。これらエッジカバー６４ｅｃ、フォトスペーサ６４ｐｓおよび第２壁層６４ｗｌは、同一層に同一材料によって形成される。エッジカバー６４ｅｃ、フォトスペーサ６４ｐｓおよび第２壁層６４ｗｌの材料としては、例えば、ポリイミド樹脂、アクリル樹脂、ポリシロキサン樹脂、ノボラック樹脂などの樹脂材料が用いられる。
　エッジカバー６４ｅｃは、隣り合う画素電極６２ｐｅを区画する。エッジカバー６４ｅｃは、全体として格子状に形成され、各画素電極６２ｐｅの周縁部分を覆う。エッジカバー６４ｅｃには、各画素電極６２ｐｅを露出させる開口６４ｅоが形成される。エッジカバー６４ｅｃの表面の一部は、上方に突出した複数のフォトスペーサ６４ｐｓを構成する。第２壁層６４ｗｌは、額縁領域ＦＡにおいて、各第１壁層４２ｗｌ上に２つに分けて設けられる。一方の第２壁層６４ｗｌは、第１堰き止め壁Ｗ１を構成する。他方の第２壁層６４ｗｌは、第２堰き止め壁Ｗ２を構成する。
　有機ＥＬ層６６は、発光機能層の一例である。有機ＥＬ層６６は、エッジカバー６４ｅｃの各開口６４ｅо内で個々の画素電極６２ｐｅ上に設けられる。図８に示すように、有機ＥＬ層６６は、画素電極６２ｐｅ上に順に設けられた、正孔注入層６６ｈｉと、正孔輸送層６６ｈｔと、発光層６６ｌｅと、電子輸送層６６ｅｔと、電子注入層６６ｅｉとを有する。これら正孔注入層６６ｈｉ、正孔輸送層６６ｈｔ、発光層６６ｌｅ、電子輸送層６６ｅｔおよび電子注入層６６ｅｉのうちいくつかの層は、複数のサブ画素Ｓｐにおいて一続きとして共通に設けられてもよい。
　正孔注入層６６ｈｉは、陽極バッファ層とも呼ばれる。正孔注入層６６ｈｉは、画素電極６２ｐｅと有機ＥＬ層６６とのエネルギーレベルを近づけて、画素電極６２ｐｅから有機ＥＬ層６６へ正孔が注入される効率を改善する。正孔注入層６６ｈｉの材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体などが用いられる。
　正孔輸送層６６ｈｔは、正孔を発光層６６ｌｅまで効率よく移動させる。正孔輸送層６６ｈｔの材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛などが用いられる。
　発光層６６ｌｅは、画素電極６２ｐｅおよび共通電極６８ｃｅによって電流が印加されたときに、画素電極６２ｐｅから注入された正孔と共通電極６８ｃｅから注入された電子とを再結合させて発光する。発光層６６ｌｅは、例えば、個々のサブ画素Ｓｐにおける有機ＥＬ素子７０の発光色（赤色、緑色または青色）に合わせて異なる材料により形成される。
　発光層６６ｌｅの材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシランなどが用いられる。
　電子輸送層６６ｅｔは、電子を発光層６６ｌｅまで効率よく移動させる。電子輸送層６６ｅｔの材料としては、例えば、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物などが用いられる。
　電子注入層６６ｅｉは、陰極バッファとも呼ばれる。電子注入層６６ｅｉは、共通電極６８ｃｅと有機ＥＬ層６６とのエネルギーレベルを近づけて、共通電極６８ｃｅから有機ＥＬ層６６へ電子が注入される効率を改善する。電子注入層６６ｅｉの材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）などが用いられる。
　第６導電層６８は、共通電極６８ｃｅを含む。共通電極６８ｃｅは、複数のサブ画素Ｓｐに共通して一続きに設けられる。共通電極６８ｃｅは、エッジカバー６４ｅｃを覆って有機ＥＬ層６６上に設けられ、有機ＥＬ層６６を介して各画素電極６２ｐｅと重なる。共通電極６８ｃｅは、有機ＥＬ層６６に電子を注入する陰極として機能する。共通電極６８ｃｅは、光を透過する光透過性を有する。
　共通電極６８ｃｅの材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）などが用いられる。
　また、共通電極６８ｃｅは、マグネシウム（Ｍｇ）と銅（Ｃｕ）、マグネシウム（Ｍｇ）と銀（Ａｇ）、ナトリウム（Ｎａ）とカリウム（Ｋ）、アスタチン（Ａｔ）と酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）とアルミニウム（Ａｌ）、リチウム（Ｌｉ）とカルシウム（Ｃａ）とアルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）とカルシウム（Ｃａ）とアルミニウム（Ａｌ）などの合金により形成されてもよい。
　　〈有機ＥＬ素子〉
　有機ＥＬ素子７０は、サブ画素Ｓｐごとに設けられる。複数の有機ＥＬ素子７０はいずれも、トップエミッション型に構成される。各有機ＥＬ素子７０は、画素電極６２ｐｅと、有機ＥＬ層６６と、共通電極６８ｃｅとを有する。有機ＥＬ素子７０では、画素電極６２ｐｅと共通電極６８ｃｅとの間に電流が印加されると、有機ＥＬ層６６が発光する。有機ＥＬ素子７０は、エッジカバー６４ｅｃの各開口６４ｅоに対応する領域で発光する。
　画素電極６２ｐｅは、対応するサブ画素Ｓｐにおける所定のＴＦＴ５０（第３ＴＦＴ５０Ｃ）のドレイン電極３６ｄｅに中継配線４０ｒｌを介して接続される。有機ＥＬ層６６は、画素電極６２ｐｅと共通電極６８ｃｅとの間に挟み込まれる。共通電極６８ｃｅは、額縁領域ＦＡにまで延び、平坦化膜４３と第１堰き止め壁Ｗ１との間および第１堰き止め壁Ｗ１と第２堰き止め壁Ｗ２との間のうち一方または両方で第２額縁配線３６ｆｂに接続される。
　　〈画素回路〉
　サブ画素Ｓｐごとに設けられた複数のＴＦＴ５０、キャパシタ５５および有機ＥＬ素子７０は、図９に示すような画素回路Ｐｃを構成する。画素回路Ｐｃは、ゲート配線２８ｇｌに供給されるゲート信号と、エミッション制御配線２８ｅｌに供給されるエミッション信号と、ソース配線３６ｓｌに供給されるソース信号と、電源配線Ｐｌに供給されるハイレベル電源電圧と、共通電極６８ｃｅに供給されるローレベル電源電圧とに基づいて、対応するサブ画素Ｓｐに設けられた有機ＥＬ素子７０の発光を制御する。
　画素回路Ｐｃを構成する複数のＴＦＴ５０は、第１ＴＦＴ５０Ａと、第２ＴＦＴ５０Ｂと、第３ＴＦＴ５０Ｃとである。第１ＴＦＴ５０Ａは、各サブ画素Ｓｐにおいて、対応するゲート配線２８ｇｌ、ソース配線３６ｓｌおよび第２ＴＦＴ５０Ｂに接続される。第２ＴＦＴ５０Ｂは、各サブ画素Ｓｐにおいて、対応する第１ＴＦＴ５０Ａ、電源配線Ｐｌおよび第３ＴＦＴ５０Ｃに接続される。第３ＴＦＴ５０Ｃは、サブ画素Ｓｐにおいて、対応する第２ＴＦＴ５０Ｂ、エミッション制御配線２８ｅｌおよび有機ＥＬ素子７０に接続される。キャパシタ５５は、各サブ画素Ｓｐにおいて、対応する第１ＴＦＴ５０Ａ、第２ＴＦＴ５０Ｂおよび電源配線Ｐｌに接続される。
　　〈封止膜〉
　封止膜８０は、複数の有機ＥＬ素子７０を覆うように発光素子層６０上に設けられる。封止膜８０は、各有機ＥＬ素子７０（特に有機ＥＬ層６６）を水分や酸素などから保護する。封止膜８０は、発光素子層６０上に順に設けられた、第１無機封止層８２と、有機封止層８４と、第２無機封止層８６とを有する。
　第１無機封止層８２は、表示領域ＤＡで共通電極６８ｃｅを、額縁領域ＦＡで第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２をそれぞれ覆い、第２堰き止め壁Ｗ２の外周側に延びる。有機封止層８４は、第１無機封止層８２上において、第１堰き止め壁Ｗ１の内側に設けられる。有機封止層８４は、第１堰き止め壁Ｗ１と第２堰き止め壁Ｗ２との間に存在してもよい。
　第２無機封止層８６は、有機封止層８４を覆い、第２堰き止め壁Ｗ２の外周側に延びる。第２無機封止層８６の周縁部分は、第１堰き止め壁Ｗ１の外周側において、第１無機封止層８２の周縁部分に重なり接合される。そうして、有機封止層８４は、第１無機封止層８２および第２無機封止層８６によって包み込まれ、それら両層８２，８６の間に封入される。
　第１無機封止層８２および第２無機封止層８６はそれぞれ、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどの無機絶縁材料からなる。有機封止層８４は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂などの樹脂材料からなる。
　　〈タッチパネル〉
　タッチパネルＴＰは、投影型静電容量方式（プロジェクテッドキャパシティブ方式）を採用する。タッチパネルＴＰは、表示パネルＤＰの上層として設けられた第７導電層９０と、第７導電層９０の上層として設けられた層間絶縁膜１００と、層間絶縁膜１００の上層として設けられた第８導電層１１０と、オーバーコート膜１２０を備える。
　第７導電層９０は、封止膜８０上に設けられる。第７導電層９０は、複数の第１検出電極９０ｄｅと、複数の第１連結配線９０ｃｌと、複数の下層引き出し配線９０ｈｌとを含む。これら複数の第１検出電極９０ｄｅ、複数の第１連結配線９０ｃｌおよび複数の下層引き出し配線９０ｈｌは、同一層に同一材料によって形成される。
　層間絶縁膜１００は、第７導電層９０上に設けられる。層間絶縁膜１００は、複数の第１検出電極９０ｄｅおよび複数の第１連結配線９０ｃｌを覆うように設けられる。層間絶縁膜１００は、第７導電層９０と第８導電層１１０との間に介在する絶縁物である。層間絶縁膜１００は、各第１連結配線９０ｃｌおよびその周辺のみを覆うように設けられてもよい。
　第８導電層１１０は、層間絶縁膜１００上に設けられる。第８導電層１１０は、複数の第２検出電極１１０ｄｅと、複数の第２連結配線１１０ｃｌと、複数の上層引き出し配線１１０ｈｌとを含む。これら複数の第２検出電極１１０ｄｅ、複数の第２連結配線１１０ｃｌおよび複数の上層引き出し配線１１０ｈｌは、同一層に同一材料によって形成される。
　オーバーコート膜１２０は、第８導電層１１０上に設けられる。オーバーコート膜１２０は、タッチ領域ＴＡにおいて複数の第２検出電極１１０ｄｅおよび複数の第２連結配線１１０ｃｌを覆い、額縁領域ＦＡにおいて第２端子部Ｔ２を除く箇所で複数の上層引き出し配線１１０ｈｌを覆うように設けられる。
　第７導電層９０および第８導電層１１０に含まれる各種の配線および電極は、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような光透過性を有する導電性酸化物からなる。これら各種の配線および電極は、そうした導電性酸化物からなる単層膜または積層膜によって構成される。
　層間絶縁膜１００は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどの無機絶縁材料からなる。層間絶縁膜１００は、そうした無機絶縁材料からなる単層膜または積層膜によって構成される。オーバーコート膜１２０は、例えばアクリル樹脂などの光透過性を有する樹脂材料からなる。
　　〈タッチ位置検出用の電極〉
　第１検出電極９０ｄｅおよび第２検出電極１１０ｄｅはいずれも、タッチ位置検出用の電極である。複数の第１検出電極９０ｄｅは、タッチ領域ＴＡにおいてマトリクス状に配置される。複数の第２検出電極１１０ｄｅもまた、タッチ領域ＴＡにおいてマトリクス状に配置される。第１検出電極９０ｄｅと第２検出電極１１０ｄｅとは、第１方向Ｘおよび第２方向Ｙに対して斜め方向に交互に並ぶように配列される。
　第１検出電極９０ｄｅは、例えば菱形状に形成される。第１方向Ｘおよび第２方向Ｙに隣り合う第１検出電極９０ｄｅの角部は、互いに対峙する。そして、第１方向Ｘに隣り合う第１検出電極９０ｄｅの角部は、第１連結配線９０ｃｌを介して互いに連結される。第１方向Ｘに整列する複数の第１検出電極９０ｄｅは、互いに接続された第１電極群９２を構成する。第１電極群９２は、第２方向Ｙに複数列並ぶ。
　第２検出電極１１０ｄｅも、例えば菱形状に形成される。第１方向Ｘおよび第２方向Ｙに隣り合う第２検出電極１１０ｄｅの角部は、互いに対峙する。そして、第２方向Ｙに隣り合う第２検出電極１１０ｄｅの角部は、第２連結配線１１０ｃｌを介して互いに連結される。第２方向Ｙに整列する複数の第２検出電極１１０ｄｅは、互いに接続された第２電極群１１２を構成する。第２電極群１１２は、第１方向Ｘに複数行並ぶ。
　各上層引き出し配線９０ｈｌは、額縁領域ＦＡの第１方向Ｘにおける一方側（図４で示す例で左側）の辺を構成する部分を経由して、タッチ領域ＴＡから第２端子部Ｔ２に引き回される。いくつかの上層引き出し配線９０ｈｌは、額縁領域ＦＡの第１方向Ｘにおける他方側（図４で右側）の辺を構成する部分を経由して、タッチ領域ＴＡから第２端子部Ｔ２に引き回されてもよい。
　各下層引き出し配線１１０ｈｌは、額縁領域ＦＡのうち第２端子部Ｔ２側の辺を構成する部分を第２端子部Ｔ２にまで引き出される。下層引き出し配線９０ｈｌおよび上層引き出し配線１１０ｈｌはそれぞれ、第２引き出し配線Ｌ２を構成する。第２引き出し配線Ｌ２は、第２堰き止め壁Ｗ２と交差し、第２堰き止め壁Ｗ２に跨がるように封止膜８０（第２無機封止層８６）上を延びる。
　　〈第１堰き止め壁、第２堰き止め壁〉
　第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２は、互いに同じ構成の堰き止め壁ＷＬ（以下、包括的に堰き止め壁ＷＬと称する）である。以下に、第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２の構成を、第２堰き止め壁Ｗ２を例にして図１０～図１２に示す。
　図１０～図１２に示すように、堰き止め壁ＷＬは、第１壁層４２ｗｌと、第２壁層６４ｗｌとを有する。第１壁層４２ｗｌは、第１平坦化膜３８ｐｆなどのＴＦＴ層２０の下層部分を介して基板層１０に支持される。第２壁層６４ｗｌは、第１壁層４２ｗｌ上に設けられる。第２壁層６４ｗｌの幅は、第１壁層４２ｗｌの幅よりも小さい。第２堰き止め壁Ｗ２の幅方向において、第１壁層４２ｗｌの両側部分は、平面視で第２壁層６４ｗｌの内側と外側へ広がる。
　堰き止め壁ＷＬは、凸状の堤部１５０を有する。堤部１５０は、第２引き出し配線Ｌ２ごとに設けられる。堤部１５０は、第２引き出し配線Ｌ２が延びる部分において、堰き止め壁ＷＬの頂部１５２に対して第２引き出し配線Ｌ２が延びる方向の両側、つまり堰き止め壁ＷＬの幅方向における両側に分けて設けられる。本例の堤部１５０は、第１壁層４２ｗｌによって構成される。
　第２壁層６４ｗｌは、堰き止め壁ＷＬの頂部１５２を構成する。堤部１５０は、堰き止め壁ＷＬの頂部１５２よりも低く、当該頂部１５２との間に凹状のトラップ部１５４を形成する。本例の堤部１５０は、堰き止め壁ＷＬのうち第２引き出し配線Ｌ２が延びる部分を囲み、トラップ部１５４を局所的な窪み状に形成する。トラップ部１５４は、有機ＥＬ表示装置１の製造において、第２引き出し配線Ｌ２をパターニングする際のレジスト２０２の受けとして機能する。
　トラップ部１５４の深さｄは、例えば１．２μｍ～１．８μｍ程度である。ここでいうトラップ部１５４の深さｄとは、堤部１５０の頂面からトラップ部１５４の底面までの距離を意味する。トラップ部１５４の深さｄは、堤部１５０の高さに等しい。トラップ部１５４の底面から堰き止め壁ＷＬの頂面までの高さｈは、例えば２．５μｍ～３．５μｍ程度である。トラップ部１５４の底面から堰き止め壁ＷＬの頂面までの高さｈは、第２壁層６４ｗｌの高さに等しい。
　　－有機ＥＬ表示装置の動作－
　有機ＥＬ表示装置１では、各サブ画素Ｓｐにおいて、まず、対応するエミッション制御配線２８ｅｌが選択されて非活性状態になり、有機ＥＬ素子７０が非発光状態になる。そして、非発光状態の有機ＥＬ素子７０に対応するゲート配線２８ｇｌが選択されて活性状態になると、そのゲート配線２８ｇｌを介してゲート信号が第１ＴＦＴ５０Ａに入力され、第１ＴＦＴ５０Ａがオン状態になる。
　第１ＴＦＴ５０Ａがオン状態になると、ソース配線３６ｓｌを介して伝達されるソース信号に対応する所定の電圧が、第２ＴＦＴ５０Ｂに印加されると共にキャパシタ５５に書き込まれる。そして、エミッション制御配線２８ｅｌが非選択とされて非活性状態になると、そのエミッション制御配線２８ｅｌを介して第３ＴＦＴ５０Ｃにエミッション信号が入力され、第３ＴＦＴ５０Ｃがオン状態になる。
　第３ＴＦＴ５０Ｃがオン状態になると、第２ＴＦＴ５０Ｂのゲート電圧に応じた電流が電源配線Ｐｌから有機ＥＬ素子７０に供給される。これにより、各有機ＥＬ層６６（発光層６６ｌｅ）が発光して、画像が表示される。なお、有機ＥＬ層６６の発光は、第１ＴＦＴ５０Ａがオフ状態になっても、第２ＴＦＴ５０Ｂのゲート電圧がキャパシタ５５によって保持されるので、次のフレームのゲート信号が入力されるまでサブ画素Ｓｐごとに維持される。
　　－有機ＥＬ表示装置の製造方法－
　有機ＥＬ表示装置１を製造するには、まず、ガラス基板の表面に、樹脂材料を塗布してベーク処理などを行うことにより、基板層１０を形成する。次いで、基板層１０上に、フォトリソグラフィーや真空蒸着法、インクジェット法などの周知の技術を用いてＴＦＴ層２０、発光素子層６０、封止膜８０およびタッチパネルＴＰを順に形成する。そして、基板層１０の裏面にガラス基板側からレーザ光を照射するなどして、基板層１０からガラス基板を剥離する。
　続いて、基板層１０の裏面に裏面保護フィルムを貼り付ける。また、封止膜８０が設けられた基板の表面に表面保護フィルムを貼り付ける。次に、当該基板の第１端子部Ｔ１および第２端子部Ｔ２にそれぞれ、配線基板Ｃｂを接続することにより、配線基板Ｃｂと共に表示制御回路およびタッチ検出回路を実装する。以上のようにして、有機ＥＬ表示装置１が製造される。
　ＴＦＴ層２０を形成する工程では、第２樹脂層４２を形成するときに、第４導電層４０が形成された基板上に、例えば、スピンコートなどの公知の塗布法により、感光性樹脂材料を塗布する。次いで、その感光性樹脂材料の塗布膜に対し、プリベーク、露光、現像およびポストベークを行って、当該塗布膜をパターニングすることにより、第２平坦化膜４２ｐｆおよび第１壁層４２ｗｌを形成する。
　このとき、感光性樹脂材料の塗布膜に対する露光に、グレートーンマスクやハーフトーンマスクを用いることで、第１壁層４２ｗｌの表面高さに高低差をつけて第１壁層４２ｗｌに堤部１５０を形成すればよい。その後、発光素子層６０を形成する工程において、第３樹脂層６４として第１壁層４２ｗｌ上に第２壁層６４ｗｌを形成することで、堰き止め壁ＷＬが構成されると共に、第１壁層４２ｗｌの堤部１５０と第２壁層６４ｗｌとの間にトラップ部１５４が形成される。
　このようにトラップ部１５４が堰き止め壁ＷＬに設けられると、第７導電層９０および第８導電層１１０を形成するときに、第２引き出し配線Ｌ２（上層引き出し配線９０ｈｌ、下層引き出し配線１１０ｈｌ）の堰き止め壁ＷＬ上での断線が抑制される。このことについて、以下に、第７導電層９０を形成する工程を例に説明する。
　第７導電層９０を形成する工程では、まず、封止膜８０が形成された基板上に、例えばスパッタリング法により、インジウムスズ酸化物（ＩＴＯ）などからなる透明導電膜２００を成膜する。次に、図１３に示すように、透明導電膜２００が成膜された基板上に、例えばスピンコート法やスリットコート法によりレジスト２０２を塗布する。続いて、そのレジスト２０２の塗布膜に対して、プリベーク、露光、現像およびポストベークを行うことにより、図１４に示すようにレジスト２０２をパターニングする。その後、図１５に示すように、レジスト２０２をマスクとして透明導電膜２００をエッチングすることによりパターニングし、第１検出電極９０ｄｅ、第１連結配線９０ｃｌおよび下層引き出し配線９０ｈｌ（第２引き出し配線Ｌ２）を形成する。
　このとき、図１９に示すように、堰き止め壁ＷＬにトラップ部１５４が形成されていないと、レジスト２０２が堰き止め壁ＷＬの頂部１５２から両側に流れて、堰き止め壁ＷＬの頂部を好適に覆えない状態となり易い。そうなると、第２引き出し配線Ｌ２のパターニング時に、透明導電膜２００が堰き止め壁ＷＬ上の第２引き出し配線Ｌ２を形成する部分でもエッチングされてしまう。その結果、図２０に示すように、第２引き出し配線Ｌ２が欠損し、第２引き出し配線Ｌ２に断線を生じる。
　これに対して、本例の堰き止め壁ＷＬには、トラップ部１５４が設けられるので、透明導電膜２００が成膜された基板上にレジスト２０２を塗布したときに、レジスト２０２が堰き止め壁ＷＬのトラップ部１５４に溜められる（図１３参照）。そのことで、レジスト２０２が堰き止め壁ＷＬの頂部１５２から両側に流れるのを低減できる。これにより、レジスト２０２が堰き止め壁ＷＬの頂部１５２を好適に覆った状態に設けられ、透明導電膜２００が堰き止め壁ＷＬ上の第２引き出し配線Ｌ２を形成する部分でもエッチングされるのを抑制できる。したがって、堰き止め壁ＷＬ上での第２引き出し配線Ｌ２の断線を抑制できる。
　《第１変形例》
　図１６に示すように、第１変形例の有機ＥＬ表示装置１において、堰き止め壁ＷＬは、第２引き出し配線Ｌ２が延びる方向の両側、つまり堰き止め壁ＷＬの幅方向の両側に張り出した張り出し部１５６を有する。張り出し部１５６は、堰き止め壁ＷＬの第２引き出し配線Ｌ２が交差する部分で第１壁層４２ｗｌに設けられる。すなわち、張り出し部１５６は、第１壁層４２ｗｌによって構成される。
　堤部１５０は、張り出し部１５６に設けられ、張り出し部１５６の外縁に沿って延びる。このように堤部１５０が張り出し部１５６に設けられると、堰き止め壁ＷＬに設けられるトラップ部１５４のサイズが張り出し部１５６の張り出し分だけ大きくなる。このことは、第２引き出し配線Ｌ２のパターニング時に、レジスト２０２が堰き止め壁ＷＬの頂部１５２から両側に流れることを低減するのに有利である。よって、堰き止め壁ＷＬ上での第２引き出し配線Ｌ２の断線を好適に抑制できる。
　《第２変形例》
　図１７に示すように、この第２変形例の有機ＥＬ表示装置１において、堰き止め壁ＷＬには、堤部１５０が全周に亘り頂部１５２に沿って延びるように二重に設けられる。一方の堤部１５０は、堰き止め壁ＷＬの頂部１５２の内周側（表示領域ＤＡ側）に当該頂部１５２と間隔をあけて形成される。他方の堤部１５０は、堰き止め壁ＷＬの頂部１５２の外周側（額縁領域ＦＡの外側）に当該頂部１５２と間隔をあけて形成される。
　本例の堤部１５０は、第１壁層４２ｗｌの幅方向における両端部分によって構成される。各堤部１５０は、堰き止め壁ＷＬの頂部１５２との間にトラップ部１５４を溝状に形成する。このようにトラップ部１５４が溝状に形成されても、第２引き出し配線Ｌ２のパターニング時にレジスト２０２をトラップ部１５４に溜められるので、レジスト２０２が堰き止め壁ＷＬの頂部１５２から両側に流れるのを低減できる。これにより、上記実施形態と同様な効果を得ることができる。
　《第３変形例》
　図１８に示すように、この第３変形例の有機ＥＬ表示装置１において、堰き止め壁ＷＬの堤部１５０は、第２壁層６４ｗｌによって構成される。堤部１５０を構成する第２壁層６４ｗｌは、堰き止め壁ＷＬの頂部１５２を構成する第２壁層６４ｗｌと分離して形成される。堤部１５０を構成する第２壁層６４ｗｌと、堰き止め壁ＷＬの頂部１５２を構成する第２壁層６４ｗｌとは繋がっていてもよい。この場合、トラップ部１５４は、第２壁層６４ｗｌのみで形成される。
　《その他の実施形態》
　上記実施形態では、堰き止め壁ＷＬに設けられた堤部１５０は、第２壁層６４ｗｌの幅方向における両側に分けて設けられるとしたが、これに限らない。当該堤部１５０は、第２壁層６４ｗｌの下側で繋がって枠状に設けられてもよい。また、当該堤部１５０およびトラップ部１５４は、堰き止め壁ＷＬの頂部１５２に対して第２引き出し配線Ｌ２が延びる方向（堰き止め壁ＷＬの幅方向）における一方側のみに設けられてもよい。
　上記実施形態では、堰き止め壁ＷＬ（第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２）が、第２平坦化膜４２ｐｆと同一層に同一材料によって形成された第１壁層４２ｗｌと、エッジカバー６４ｅｃと同一層に同一材料によって形成された第２壁層６４ｗｌとで構成されるとしたが、これに限らない。堰き止め壁ＷＬは、第１平坦化膜３８ｐｆと同一層に同一材料によって形成された第１壁層、第２平坦化膜４２ｐｆと同一層に同一材料によって形成された第２壁層とで構成されてもよい。さらに、堰き止め壁ＷＬは、エッジカバー６４ｅｃと同一層に同一材料によって形成された第３壁層を有する三層構造であってもよい。
　上記実施形態では、壁体として堰き止め壁ＷＬ（第１堰き止め壁Ｗ１および第２堰き止め壁Ｗ２）が設けられた有機ＥＬ表示装置１を例に説明したが、これに限らない。壁体は、無機絶縁材料からなる無機層のクラックの進展を抑制するなど、有機封止層８４をなす有機材料を堰き止める以外の目的で設けられたものであってもよい。
　上記実施形態では、有機ＥＬ層６６が、各サブ画素Ｓｐに個別に設けられるとしたが、これに限らない。有機ＥＬ層６６は、複数のサブ画素Ｓｐにおいて一続きとして共通に設けられてもよい。この場合、有機ＥＬ表示装置１は、カラーフィルタを備えるなどして、各サブ画素Ｓｐでの色調表現を行ってもよい。
　上記実施形態では、各画素Ｐｘが３色のサブ画素Ｓｐｒ，Ｓｐｇ，Ｓｐｂによって構成されるとしたが、これに限らない。各画素Ｐｘを構成するサブ画素Ｓｐは３色に限らず、４色以上であってもよい。また、各画素Ｐｘを構成する３色のサブ画素Ｓｐｒ，Ｓｐｇ，Ｓｐｂは、ストライプ配列で設けられるとしたが、これに限らない。複数のサブ画素Ｓｐの配列は、ペンタイル配列など、他の配列であってもよい。
　上記実施形態では、第１ＴＦＴ５０Ａ、第２ＴＦＴ５０Ｂおよび第３ＴＦＴ５０Ｃはいずれも、トップゲート型に構成されるとしたが、これに限らない。これら第１ＴＦＴ５０Ａ、第２ＴＦＴ５０Ｂおよび第３ＴＦＴ５０Ｃは、ボトムゲート型に構成されてもよい。また、サブ画素Ｓｐに設けられるＴＦＴ５０の数は、２つであってもよく、４つ以上であってもよい。
　上記実施形態では、画素電極６２ｐｅが陽極であり、共通電極６８ｃｅが陰極であるとしたが、これに限らない。画素電極６２ｐｅが陰極であり、共通電極６８ｃｅが陽極であってもよい。この場合、有機ＥＬ層６６は、反転した積層構造とされる。
　上記実施形態では、有機ＥＬ層６６は、正孔注入層６６ｈｉ、正孔輸送層６６ｈｔ、発光層６６ｌｅ、電子輸送層６６ｅｔおよび電子注入層６６ｅｉからなる５層構造であるとしたが、これに限らない。有機ＥＬ層６６は、正孔注入層兼正孔輸送層、発光層および電子輸送層兼電子注入層からなる３層構造であってもよく、任意の積層構造を採用することが可能である。
　上記実施形態では、表示装置として有機ＥＬ表示装置１を例示したが、これに限らない。本開示の技術は、例えば、電流によって駆動される複数の発光素子を備える表示装置に適用することが可能である。当該表示装置としては、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot Light Emitting Diode）を備える表示装置が挙げられる。
　以上のように、本開示の技術の例示として、好ましい実施形態について説明した。しかし、本開示の技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。上記実施形態について、本開示の技術の趣旨を逸脱しない範囲においてさらに色々な変形が可能なこと、またそうした変形も本開示の技術の範囲に属することは、当業者に理解されるところである。
　　　　ＤＡ　　表示領域
　　　　ＦＡ　　額縁領域
　　　　Ｌ２　　第２引き出し配線（配線）
　　　　Ｗ１　　第１堰き止め壁（壁体）
　　　　Ｗ２　　第２堰き止め壁（壁体）
　　　　ＷＬ　　堰き止め壁（壁体）
　　　　　１　　有機ＥＬ表示装置
　　　　１０　　基板層
　　　　２０　　ＴＦＴ層（薄膜トランジスタ層）
　　４２ｐｆ　　第２平坦化膜（平坦化膜）
　　４２ｗｌ　　第１壁層
　　　　５０　　ＴＦＴ（薄膜トランジスタ）
　　　５０Ａ　　第１ＴＦＴ
　　　５０Ｂ　　第２ＴＦＴ
　　　５０Ｃ　　第３ＴＦＴ
　　　　６０　　発光素子層
　　６２ｐｅ　　画素電極（電極）
　　６４ｅｃ　　エッジカバー
　　６４ｗｌ　　第２壁層
　　　　７０　　有機ＥＬ素子（発光素子）
　　　　８０　　封止膜
　　　　８２　　第１無機封止層
　　　　８４　　有機封止層
　　　　８６　　第２無機封止層
　　９０ｈｌ　　下層引き出し配線（配線）
　１１０ｈｌ　　上層引き出し配線（配線）
　　　１５０　　堤部
　　　１５２　　頂部
　　　１５４　　トラップ部
　　　１５６　　張り出し部

Claims (10)

  1. 　基板層と、
    　前記基板層に支持された、複数の発光素子を含む発光素子層と、を備え、
    　前記複数の発光素子の発光によって画像を表示する表示領域と、該表示領域の外側に設けられた額縁領域とを有し、
    　前記額縁領域には、前記基板層に支持された、前記表示領域の外周を延びる壁体と、該壁体を前記表示領域側から前記額縁領域の外側へ跨がるように延びる配線とが設けられた表示装置であって、
    　前記壁体は、前記配線が延びる部分において、当該壁体の頂部に対して前記配線が延びる方向における少なくとも一方側に設けられた凸状の堤部を有し、
    　前記堤部は、前記壁体の頂部よりも低く、該頂部との間に凹状のトラップ部を形成する、表示装置。
  2. 　請求項１に記載された表示装置において、
    　前記堤部は、前記壁体のうち前記配線が延びる部分を囲み、当該頂部との間に前記トラップ部を窪み状に形成する、表示装置。
  3. 　請求項１に記載された表示装置において、
    　前記堤部は、前記壁体の頂部に沿って延び、該頂部との間に前記トラップ部を溝状に形成する、表示装置。
  4. 　請求項１～３のいずれか１項に記載された表示装置において、
    　前記堤部は、前記壁体の頂部に対して前記配線が延びる方向における両側に設けられる、表示装置。
  5. 　請求項１～４のいずれか１項に記載された表示装置において、
    　前記壁体は、前記配線が延びる方向に張り出した張り出し部を有し、
    　前記堤部は、前記張り出し部に設けられる、表示装置。
  6. 　請求項１～５のいずれか１項に記載された表示装置において、
    　前記壁体は、前記基板層に支持された第１壁層と、該第１壁層上に設けられた第２壁層とを有し、
    　前記第２壁層は、前記壁体の頂部を構成し、
    　前記第１壁層は、前記堤部を構成する、表示装置。
  7. 　請求項１～５のいずれか１項に記載された表示装置において、
    　前記壁体は、前記基板層に支持された第１壁層と、該第１壁層上に設けられた第２壁層とを有し、
    　前記第２壁層は、前記壁体の頂部と、前記堤部とを構成する、表示装置。
  8. 　請求項６または７に記載された表示装置において、
    　前記基板層と前記発光素子層との間に設けられた、複数の薄膜トランジスタを含む薄膜トランジスタ層をさらに備え、
    　前記薄膜トランジスタ層は、前記複数の薄膜トランジスタを覆うように設けられた平坦化膜を有し、
    　前記発光素子層は、複数の電極と、該複数の電極を区画するように設けられたエッジカバーとを有し、
    　前記第１壁層は、前記平坦化膜と同一層に同一材料によって形成され、
    　前記第２壁層は、前記エッジカバーと同一層に同一材料によって形成される、表示装置。
  9. 　請求項１～８のいずれか１項に記載された表示装置において、
    　前記複数の発光素子を覆うように設けられた封止膜をさらに備え、
    　前記封止膜は、第１無機封止層と、該第１無機封止層上に設けられた有機封止層と、該有機層上に設けられた第２無機封止層とを有し、
    　前記壁体は、前記表示領域を囲むように枠状に設けられ、
    　前記有機封止層は、前記壁体の内側に設けられる、表示装置。
  10. 　請求項１～９のいずれか１項に記載された表示装置において、
    　前記発光素子は、有機エレクトロルミネッセンス素子である、表示装置。
     
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