WO2022158132A1 - 映像処理装置、映像処理方法、および映像表示装置 - Google Patents

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synchronization signal
video
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output
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晃 清水
知親 三上
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ソニーセミコンダクタソリューションズ株式会社
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    • G09G2340/0435—Change or adaptation of the frame rate of the video stream
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    • G09G5/18—Timing circuits for raster scan displays

Definitions

  • the present disclosure relates to a video processing device that processes a video signal, a video processing method used in such a video processing device, and a video display device provided with such a video processing device.
  • Patent Literature 1 discloses a video processing device that performs video processing based on a video signal compatible with such a variable frame rate.
  • a video display device it is desired to suppress deterioration in video quality due to, for example, repetition of the same frame image or skipping of a frame image when performing display based on a video signal corresponding to a variable frame rate. ing.
  • a video processing device includes an input unit, a first processing unit, a synchronization signal generation unit, a second processing unit, a control unit, a third processing unit, an output unit and
  • the input is configured to receive an input video signal including an input synchronization signal and input video data.
  • the first processing unit is configured to perform a first process based on the input video data at timing according to the input synchronization signal.
  • the synchronization signal generator is configured to generate an output synchronization signal.
  • the second processing unit is configured to perform the second processing based on the processing result of the first processing at the timing according to the input synchronization signal or the timing according to the output synchronization signal.
  • the control unit is configured to control at which timing of the timing according to the input synchronization signal or the timing according to the output synchronization signal the second processing unit performs the second processing.
  • the third processing unit is configured to generate output video data by performing the third processing based on the processing result of the second processing at timing according to the output synchronization signal.
  • the output unit is configured to output an output video signal including an output synchronization signal and output video data.
  • a video processing method includes: an input unit for receiving an input video signal including an input synchronization signal and input video data; performing processing, generating an output synchronization signal, and performing second processing based on the processing result of the first processing at timing according to the input synchronization signal or at timing according to the output synchronization signal; , controlling at which of the timing according to the input synchronization signal and the timing according to the output synchronization signal the second processing is performed; It includes generating output video data by performing a third process based on the processing result of the process, and outputting an output video signal including the output synchronization signal and the output video data.
  • a video display device includes a video processing device and a display panel.
  • the video processing device has an input section, a first processing section, a synchronization signal generation section, a second processing section, a control section, a third processing section, and an output section.
  • the input is configured to receive an input video signal including an input synchronization signal and input video data.
  • the first processing unit is configured to perform a first process based on the input video data at timing according to the input synchronization signal.
  • the synchronization signal generator is configured to generate an output synchronization signal.
  • the second processing unit is configured to perform the second processing based on the processing result of the first processing at the timing according to the input synchronization signal or the timing according to the output synchronization signal.
  • the control unit is configured to control at which timing of the timing according to the input synchronization signal or the timing according to the output synchronization signal the second processing unit performs the second processing.
  • the third processing unit is configured to generate output video data by performing the third processing based on the processing result of the second processing at timing according to the output synchronization signal.
  • the output unit is configured to output an output video signal including an output synchronization signal and output video data.
  • the display panel is configured to perform a display operation based on the video signal processed by the video processing device.
  • An input video signal including an input synchronization signal and input video data is input to the video processing device, the video processing method, and the video display device according to the embodiment of the present disclosure.
  • the first processing is performed based on the input video data at timing according to the input synchronization signal.
  • the second processing is performed based on the processing result of the first processing.
  • the timing at which this second processing is performed is controlled to either the timing according to the input synchronization signal or the timing according to the output synchronization signal.
  • the third process is performed based on the result of the second process at a timing corresponding to the output synchronization signal. Output video data is generated by this third processing. Then, an output video signal including the output synchronization signal and the output video data is output.
  • FIG. 1 is a block diagram showing a configuration example of a video display device according to an embodiment of the present disclosure
  • FIG. FIG. 3 is a timing chart showing an operation example in the first operation mode of the video processing unit shown in FIG. 1; 3 is another timing chart showing an example of operation in the first operation mode of the video processing unit shown in FIG. 1;
  • FIG. FIG. 3 is a timing chart showing an operation example in the first operation mode of the video processing unit shown in FIG. 1;
  • 3 is a timing chart showing an operation example in a second operation mode of the video processing unit shown in FIG. 1;
  • FIG. FIG. 9 is another timing chart showing an operation example of the second operation mode of the video processing unit shown in FIG. 1;
  • FIG. 11 is a timing chart showing an operation example in a third operation mode of the video processing unit shown in FIG. 1; 2 is a flowchart showing an operation example of a video processing unit shown in FIG. 1; FIG. 11 is a timing chart showing an operation example in the second operation mode of the video processing unit according to the comparative example; FIG. 11 is a timing chart showing an operation example in the second operation mode of the video processing unit according to the modification;
  • FIG. 1 shows a configuration example of a video display device (video display device 1) according to one embodiment.
  • the image display device 1 is configured to display an image based on the image signal Sdisp1.
  • the video display device 1 includes a video processing section 10 and a display panel 9 .
  • the video processing unit 10 is configured to generate a video signal Sdisp2 by performing predetermined video processing based on the video signal Sdisp1 supplied from the outside, and to supply the video signal Sdisp2 to the display panel 9.
  • the image processing unit 10 includes an input unit 11, a signal detection unit 12, an image preprocessing unit 13, a frame memory 14, an image processing unit 15, an output unit 16, a synchronization signal generation unit 17, and a user interface 18. , and a control processing unit 20 .
  • the input unit 11 is an input interface for receiving the video signal Sdisp1 supplied from the outside, and is configured to receive the video signal Sdisp1 conforming to the HDMI (registered trademark) 2.1 standard, for example.
  • the video signal Sdisp1 includes the input synchronization signal Vsync1, video data, and control data.
  • the signal detection unit 12 is configured to detect the input synchronization signal Vsync1, video data, and control data contained in the video signal Sdisp1.
  • the signal detection section 12 supplies the detected input synchronization signal Vsync1 to the video preprocessing section 13, the synchronization signal generation section 17, and the control processing section 20.
  • FIG. The signal detection unit 12 supplies the detected video data to the video preprocessing unit 13 .
  • the signal detection unit 12 controls the control data CTL for notifying that the detected control data includes an operation in which the frame rate does not change (NonVRR operation) or an operation in which the frame rate can change (VRR operation), It is supplied to the control processing unit 20 .
  • the video preprocessing unit 13 is configured to perform predetermined preprocessing on the video data supplied from the signal detection unit 12 based on the input synchronization signal Vsync1. Then, the image preprocessing unit 13 writes the preprocessed image data to the frame memory 14 based on an instruction from the processing unit 21 (described later).
  • the frame memory 14 is configured to store video data for several frames. Video data is written in the frame memory 14 by the video preprocessing unit 13 , and video data is read out from the frame memory 14 by the video processing unit 15 .
  • the video processing unit 15 reads video data from the frame memory 14 based on the output synchronization signal Vsync2 and an instruction from the processing unit 22 (described later), and reads the output synchronization signal Vsync2 and an instruction from the processing unit 23 (described later). Based on, it is configured to perform predetermined video processing on the read video data.
  • This image processing includes, for example, IP (Interlace/Progressive) conversion, enlargement/reduction processing for enlarging or reducing an image, clipping processing for clipping an image, colorimetry processing for adjusting chromaticity, image quality control processing for adjusting image quality, OSD ( On Screen Display) including OSD superimposition processing that superimposes the screen.
  • IP Interlace/Progressive
  • the output unit 16 is configured to generate the video signal Sdisp2 based on the output synchronization signal Vsync2 and the video data processed by the video processing unit 15.
  • the video signal Sdisp2 includes the output synchronization signal Vsync2, video data, and control data.
  • the output unit 16 supplies the video signal Sdisp2 to the display panel 9.
  • the synchronization signal generator 17 is configured to generate the output synchronization signal Vsync2.
  • the synchronizing signal generator 17 can generate, for example, an output synchronizing signal Vsync2 having a predetermined pulse frequency. Further, the synchronization signal generator 17 can perform a phase adjustment operation such that the phase of the output synchronization signal Vsync2 having a predetermined pulse frequency is shifted from the phase of the input synchronization signal Vsync1 by a predetermined amount. This phase adjustment operation is performed by increasing or decreasing the number of lines in the frame period.
  • the synchronization signal generator 17 delays the input synchronization signal Vsync1 by a predetermined time based on the input synchronization signal Vsync1, thereby generating the output synchronization signal Vsync2 corresponding to the input synchronization signal Vsync1. It has become.
  • the user interface 18 is configured to accept user operations.
  • the control processing unit 20 is configured to control the operation of the video processing unit 10 by controlling the operation of each block in the video processing unit 10 .
  • the control processing unit 20 is configured using, for example, a processor and memory, and controls the operation of each block by executing various software.
  • the control processing unit 20 includes processing units 21 to 23, a setting unit 24, and a switching control unit 25.
  • the processing unit 21 is configured to perform predetermined processing.
  • the processing performed by the processing unit 21 includes, for example, a task of determining an address for writing video data to the frame memory 14 .
  • the processing unit 21 performs this process at a timing according to the input synchronization signal Vsync1. Then, the processing section 21 supplies the result of this processing to the image preprocessing section 13 and the processing section 22 .
  • the processing unit 22 is configured to perform predetermined processing based on the processing result of the processing unit 21.
  • the processing performed by the processing unit 22 includes, for example, a task of determining an address for reading video data from the video processing unit 15 .
  • the processing unit 22 performs this process based on the internal synchronization signal S1 generated by the switching control unit 25.
  • FIG. The processing section 22 supplies the result of this processing to the video processing section 15 and the processing section 23 .
  • the processing unit 23 is configured to perform predetermined processing based on the processing result of the processing unit 22.
  • the processing performed by the processing unit 23 includes, for example, a task of determining video processing to be performed by the video processing unit 15 .
  • the processing unit 23 performs this process at a timing according to the output synchronization signal Vsync2.
  • the processing unit 23 then supplies the result of this processing to the video processing unit 15 .
  • the setting unit 24 is configured to perform various settings for the video display device 1 .
  • the setting in the setting unit 24 includes, for example, setting whether or not the display panel 9 supports an operation (VRR operation) in which the frame rate can change.
  • VRR operation an operation in which the frame rate can change.
  • the switching control unit 25 determines, based on the control data CTL, at which timing the processing unit 22 performs the processing, the timing corresponding to the input synchronization signal Vsync1 or the timing corresponding to the output synchronization signal Vsync2. , to generate an internal synchronization signal S1 based on the determination result.
  • the switching control section 25 also performs processing for controlling the operation of the synchronization signal generating section 17 .
  • the display panel 9 is configured to perform a display operation based on the video signal Sdisp2.
  • the display panel 9 is configured using, for example, a liquid crystal display panel or an organic EL (Electro Luminescence) display panel.
  • the input unit 11 corresponds to a specific example of the "input unit” in the present disclosure.
  • the processing unit 21 and the video preprocessing unit 13 correspond to a specific example of "first processing unit” in the present disclosure.
  • the processing unit 22 corresponds to a specific example of "second processing unit” in the present disclosure.
  • the frame memory 14 corresponds to a specific example of "frame memory” in the present disclosure.
  • the processing unit 23 and the video processing unit 15 correspond to a specific example of "third processing unit” in the present disclosure.
  • the switching control unit 25 corresponds to a specific example of "switching control unit” in the present disclosure.
  • the synchronization signal generator 17 corresponds to a specific example of the "synchronization signal generator” in the present disclosure.
  • the output unit 16 corresponds to a specific example of "output unit” in the present disclosure.
  • the setting unit 24 corresponds to a specific example of the "setting unit” in the present disclosure.
  • the input synchronization signal Vsync1 corresponds to a specific example of "input synchronization signal” in the present disclosure.
  • the video signal Sdisp1 corresponds to a specific example of "input video signal” in the present disclosure.
  • the output synchronization signal Vsync2 corresponds to a specific example of "output synchronization signal” in the present disclosure.
  • the video signal Sdisp2 corresponds to a specific example of "output video signal” in the present disclosure.
  • the control data CTL corresponds to a specific example of "control data” in the present disclosure.
  • the input unit 11 receives an externally supplied video signal Sdisp1.
  • the signal detector 12 detects the input synchronization signal Vsync1, video data, and control data contained in the video signal Sdisp1.
  • the video preprocessing unit 13 performs predetermined preprocessing on the video data supplied from the signal detection unit 12 based on the input synchronization signal Vsync1, and performs preprocessing based on instructions from the processing unit 21.
  • the obtained video data is written in the frame memory 14 .
  • the frame memory 14 stores video data for several frames written by the video preprocessing unit 13 .
  • the video processing unit 15 reads the video data from the frame memory 14 based on the output synchronization signal Vsync2 and the instruction from the processing unit 22, and based on the output synchronization signal Vsync2 and the instruction from the processing unit 23. Predetermined video processing is performed on the received video data.
  • the output unit 16 generates a video signal Sdisp2 based on the output synchronization signal Vsync2 and the video data processed by the video processing unit 15, and supplies the generated video signal Sdisp2 to the display panel 9.
  • the synchronization signal generator 17 generates an output synchronization signal Vsync2.
  • the user interface 18 accepts user's operations.
  • the control processing unit 20 controls the operation of the video processing unit 10 by controlling the operation of each block in the video processing unit 10 .
  • the display panel 9 performs a display operation based on the video signal Sdisp2.
  • the video processing unit 10 has three operation modes M (operation modes MA, MB, MC).
  • the operation mode MA is a mode used when the frame rate of the input video signal Sdisp1 is fixed.
  • the operation mode MB is a mode used when the frame rate of the input video signal Sdisp1 is variable and the frame rate of the video signal Sdisp2 is also varied.
  • the operation mode MC is a mode used to fix the frame rate of the video signal Sdisp2 when the frame rate of the input video signal Sdisp1 can change.
  • the operation of the video processing unit 10 in these three operation modes M will be described in detail below.
  • the operation mode MA is a mode used when the frame rate of the input video signal Sdisp1 is fixed. For example, when the video signal Sdisp1 includes control data indicating that the frame rate does not change (NonVRR operation), the video processing unit 10 operates in this operation mode MA.
  • FIG. 2 shows an operation example of the video processing unit 10 in the operation mode MA, (A) showing the video signal Sdisp1, (B) showing the operation of the processing unit 21, and (C) switching control.
  • 3 shows the waveform of the internal synchronization signal Ssync generated by the unit 25, (D) shows the operation of the processing unit 22, (E) shows the video signal Sdisp2, and (F) shows the operation of the processing unit 23.
  • the frame rate of the video signal Sdisp1 is fixed at 60 Hz
  • the frame rate of the video signal Sdisp2 is also fixed at 60 Hz.
  • the video signal Sdisp1 contains the video data of frame FN in the period from timing t11 to t13, the video data of frame FN +1 in the period from timing t13 to t16, and the video data of frame FN+1 in the period from timing t13 to t16.
  • the video data of frame F N+2 is included in the period from t19 to t19.
  • the processing unit 21 performs predetermined processing based on the input synchronization signal Vsync1 included in the video signal Sdisp1 (FIG. 2(B)).
  • "A", "B", and “C” indicate the processing performed by the processing unit 21.
  • FIG. The processing performed by the processing unit 21 includes, for example, a task of determining an address for writing video data to the frame memory 14 .
  • This processing result is latched by the video preprocessing section 13 based on the next pulse of the input synchronization signal Vsync1, and the video preprocessing section 13 performs processing based on this latched data.
  • the processing result of the processing of the processing unit 21 started at timing t13 is latched by the image preprocessing unit 13 at timing t16, and the image preprocessing unit 13 receives the latched data at timing t16. Start processing based on data.
  • the switching control unit 25 sets the processing unit 22 to operate at timing according to the output synchronization signal Vsync2, and the synchronization signal generation unit 17 generates the output synchronization signal Vsync2 having a predetermined pulse frequency.
  • the operation of the synchronizing signal generator 17 is controlled so as to do so.
  • the video processing unit 10 sets the frame rate of the video signal Sdisp2 to the same frame rate as the frame rate of the video signal Sdisp1.
  • the synchronizing signal generator 17 generates an output synchronizing signal Vsync2 having a predetermined pulse frequency (60 Hz in this example) ((E) in FIG. 2). Further, the synchronizing signal generator 17 performs a phase adjustment operation so that the phase of the output synchronizing signal Vsync2 deviates from the phase of the input synchronizing signal Vsync1 by a predetermined amount.
  • the synchronization signal generation unit 17 performs a phase adjustment operation so that a pulse of the output synchronization signal Vsync2 is generated at timing t12 after a predetermined time ⁇ t1 has elapsed from timing t11 at which the pulse of the input synchronization signal Vsync1 is generated. Thereby, an output synchronization signal Vsync2 is generated.
  • the switching control section 25 In the operation mode MA, the switching control section 25 generates the internal synchronization signal S1 by delaying the output synchronization signal Vsync2 by a predetermined time ⁇ t2 (FIG. 2(C)). Specifically, the switching control unit 25, for example, changes the internal synchronization signal S1 so that the pulse of the internal synchronization signal S1 is generated at timing t14, which is a predetermined time ⁇ t2 after the timing t12 when the pulse of the output synchronization signal Vsync2 is generated. Generate.
  • the processing unit 22 performs predetermined processing based on this internal synchronization signal S1 ((D) in FIG. 2). In this example, the processing performed by the processing unit 22 is indicated by "D" and "E".
  • the processing performed by the processing unit 22 includes, for example, a task of determining an address for reading video data from the video processing unit 15 .
  • This time ⁇ t2 is set, for example, so that the timing t14 at which the pulse of the internal synchronization signal S1 occurs is later than the timing at which the processing of the processing unit 21 (FIG. 2(B)) that started at timing t13 ends. Thereby, the processing unit 22 can perform processing after the processing of the processing unit 21 is completed (FIGS. 2B and 2D).
  • the processing result of the processing unit 22 is latched by the video processing unit 15 based on the output synchronization signal Vsync2 immediately after that.
  • the video processing unit 15 performs processing based on this latched data. Specifically, for example, the processing result of the processing of the processing unit 22 started at timing t14 is latched by the video processing unit 15 at timing t15, and the video processing unit 15 converts the latched data to the data at timing t15. Start processing based on
  • the processing unit 23 performs predetermined processing based on the output synchronization signal Vsync2 ((F) in FIG. 2).
  • the processing performed by the processing unit 23 is indicated by "F” and "G".
  • the processing performed by the processing unit 23 includes, for example, a task of determining video processing to be performed by the video processing unit 15 .
  • This processing result is latched by the video processing unit 15 based on the next output synchronization signal Vsync2.
  • the video processing unit 15 performs processing based on this latched data.
  • the processing result of the processing of the processing unit 23 started at timing t15 is latched by the video processing unit 15 at timing t18, and the video processing unit 15 converts the latched data to this latched data at timing t18.
  • the processing unit 21 starts processing at timing t13 ((B) in FIG. 2), and the processing unit 22 performs ((D) in FIG. 2), and the processing unit 23 starts processing at timing t15 after the processing by the processing unit 22 is completed ((F) in FIG. 2).
  • the image processing section 10 generates the image signal Sdisp2, and the output section 16 supplies the image signal Sdisp2 to the display panel 9.
  • FIG. 2(E) the video signal Sdisp2 contains the video data of frame FN in the period from timing t12 to t15, the video data of frame FN +1 in the period from timing t15 to t18, and the video data of frame FN+1 in the period from timing t18 to timing t18.
  • the video data of frame F N+2 is included in the period from t21 to t21.
  • FIG. 3 shows the operation of the video processing unit 10 at timings t13 to t16 shown in FIG.
  • the processing unit 21 first performs the processing (“A”, “B”, “C”), then the processing unit 22 performs the processing (“D”, “E”), and then the processing unit 23 performs processing (“F”, “G”).
  • the standard processing time of the processing unit 21 is time T1.
  • the timing at which the process of the processing unit 21 ends may be delayed.
  • the time T ⁇ is provided as a margin so that the processing of the processing unit 21 can be completed before the processing of the processing unit 22 is started even when such unexpected processing occurs.
  • the standard processing time of the processing unit 22 is time T2.
  • time T2 For example, if an unexpected process occurs, the timing at which the processing of the processing unit 22 ends may be delayed.
  • a time T ⁇ is provided as a margin so that the processing of the processing unit 22 can be completed before the processing of the processing unit 23 is started even when such unexpected processing occurs.
  • the input/output delay time (time ⁇ t1) in the video processing unit 10 can be shortened.
  • this input/output delay time can be made shorter than the time length corresponding to the cycle of the input synchronization signal Vsync1.
  • the image display device 1 can shorten the time from the input of frame image data to the display of the frame image.
  • FIG. 4 shows another operation example of the video processing unit 10 in the operation mode MA.
  • the frame rate of the video signal Sdisp1 is fixed at 48 Hz
  • the frame rate of the video signal Sdisp2 is fixed at 60 Hz. That is, in the example of FIG. 2, the video signals Sdisp1 and Sdisp2 have the same frame rate, but in the example of FIG. 4, the video signals Sdisp1 and Sdisp2 have different frame rates.
  • the video signal Sdisp1 contains video data of frame FN during the period from timing t31 to t34 , video data of frame FN+1 during the period from timing t34 to t39, and video data of frame FN +1 during the period from timing t34 to t39.
  • the video data of frame F N+2 is included in the period from t42 to t42.
  • the processing unit 21 performs predetermined processing based on the input synchronization signal Vsync1 included in the video signal Sdisp1 (FIG. 4(B)). This processing result is latched by the video preprocessing section 13 based on the next pulse of the input synchronization signal Vsync1, and the video preprocessing section 13 performs processing based on this latched data.
  • the switching control unit 25 sets the processing unit 22 to operate at the timing according to the output synchronization signal Vsync2, and the synchronization signal generation unit 17 has a predetermined pulse frequency.
  • the operation of the synchronization signal generator 17 is controlled so as to generate the output synchronization signal Vsync2.
  • the video processing unit 10 maintains the frame rate of the video signal Sdisp2 at a frame rate different from that of the video signal Sdisp1.
  • the synchronizing signal generator 17 generates an output synchronizing signal Vsync2 having a predetermined pulse frequency (60 Hz in this example) ((E) in FIG. 4). That is, in this example, the output synchronization signal Vsync2 is not synchronized with the input synchronization signal Vsync1. This pulse frequency corresponds to the frame rate of the video signal Sdisp2.
  • the synchronization signal generator 17 generates an output synchronization signal Vsync2 including pulses at timings t33, t35, t37, and t40 in this example.
  • the switching control section 25 In the operation mode MA, the switching control section 25 generates the internal synchronization signal S1 by delaying the output synchronization signal Vsync2 by a predetermined time ⁇ t2 (FIG. 4(C)). Then, the processing section 22 performs predetermined processing based on this internal synchronization signal S1 ((D) in FIG. 4). The processing result of the processing section 22 is latched by the video processing section 15 based on the output synchronization signal Vsync2 immediately after that. The video processing unit 15 performs processing based on this latched data.
  • the processing unit 23 performs predetermined processing based on the output synchronization signal Vsync2 ((F) in FIG. 4).
  • This processing result is latched by the video processing unit 15 based on the next output synchronization signal Vsync2.
  • the video processing unit 15 performs processing based on this latched data. Specifically, for example, the processing result of the processing of the processing unit 23 started at timing t36 is latched by the video processing unit 15 at timing t38, and the video processing unit 15 converts the latched data to the data at timing t38. Start processing based on
  • the image processing section 10 generates the image signal Sdisp2, and the output section 16 supplies the image signal Sdisp2 to the display panel 9.
  • the video signal Sdisp2 contains the video data of the frame FN -1 during the period from timing t33 to t36, and the frame data during the period from timing t36 to t38 and from timing t38 to t41. It includes video data of FN, and includes video data of frame FN + 1 in the period after timing t41.
  • the image processing unit 10 outputs the image data of the latest frame F, which has been written to the frame memory 14 . Specifically, at the start timing of the period from timing t33 to t36, the period up to timing t31 at which the video data of frame FN-1 is written has ended, but the timing at which the video data of frame FN is written is The period from t31 to t34 has not yet ended. Therefore, the video processing unit 10 outputs the video data of frame F N ⁇ 1 .
  • the video processing unit 10 outputs the video data of the frame FN .
  • the period of timings t34 to t39 in which the video data of frame FN +1 is written has not yet ended, so the video processing unit 10 outputs the video data of frame FN.
  • the image processing unit 10 outputs the image data of frame FN+1 .
  • the processing unit 22 operates at timing according to the output synchronization signal Vsync2.
  • video data is written to the frame memory 14 at timing corresponding to the input synchronization signal Vsync1
  • video data is read from the frame memory 14 at timing corresponding to the output synchronization signal Vsync2. Since the frame memory 14 operates as a so-called buffer memory in this manner, the video processing unit 10 can perform a Therefore, a desired video signal Sdisp2 corresponding to the video signal Sdisp1 can be generated.
  • the operation mode MB is a mode used when the frame rate of the input video signal Sdisp1 is variable and the frame rate of the video signal Sdisp2 is also varied.
  • the video signal Sdisp1 includes control data notifying that the frame rate is variable (VRR operation), for example, when the display panel 9 is compatible with the VRR operation, the video processing The unit 10 operates in this operating mode MB.
  • VRR operation control data notifying that the frame rate is variable
  • FIG. 5 shows an operation example of the video processing unit 10 in the operation mode MB.
  • the frame rate of the video signal Sdisp1 changes from 120 Hz to 48 Hz at timing t57, and according to this change, the frame rate of the video signal Sdisp2 also changes from 120 Hz to 48 Hz at timing t59.
  • the video signal Sdisp1 includes video data of frame FN during the period from timing t51 to t54, video data of frame FN +1 during the period from timing t54 to t57, and video data of frame FN+1 during the period from timing t54 to t57.
  • the video data of frame F N+2 is included in the period from t60 to t60.
  • the processing unit 21 performs predetermined processing based on the input synchronization signal Vsync1 included in the video signal Sdisp1 (FIG. 5(B)). This processing result is latched by the video preprocessing section 13 based on the next pulse of the input synchronization signal Vsync1, and the video preprocessing section 13 performs processing based on this latched data.
  • the switching control unit 25 sets the processing unit 22 to operate at timing according to the input synchronization signal Vsync1, and the synchronization signal generation unit 17 generates the output synchronization signal Vsync2 according to the input synchronization signal Vsync1.
  • the operation of the synchronization signal generator 17 is controlled so as to generate .
  • the switching control unit 25 generates the internal synchronization signal S1 by delaying the input synchronization signal Vsync1 by a predetermined time ⁇ t3 (FIG. 5(C)). Specifically, the switching control unit 25, for example, changes the internal synchronization signal S1 so that the pulse of the internal synchronization signal S1 is generated at timing t55, which is a predetermined time ⁇ t3 after the timing t54 when the pulse of the input synchronization signal Vsync1 is generated. Generate.
  • the switching control unit 25 generates the internal synchronizing signal S1 so that the pulse of the internal synchronizing signal S1 is generated at timing t58, which is a predetermined time ⁇ t3 after the timing t57 when the pulse of the input synchronizing signal Vsync1 is generated. . Then, the processing section 22 performs predetermined processing based on this internal synchronization signal S1 ((D) in FIG. 5).
  • This time ⁇ t3 is set, for example, so that the timing t55 at which the pulse of the internal synchronization signal S1 occurs is later than the timing at which the processing of the processing unit 21 (FIG. 5(B)) that started at timing t54 ends. Thereby, the processing unit 22 can perform processing after the processing of the processing unit 21 is completed (FIGS. 5B and 5D).
  • the processing result of the processing unit 22 is latched by the video processing unit 15 based on the output synchronization signal Vsync2 immediately after that.
  • the video processing unit 15 performs processing based on this latched data.
  • the synchronization signal generator 17 generates the output synchronization signal Vsync2 by delaying the input synchronization signal Vsync1 by a predetermined time ⁇ t4 (FIG. 5(E)). Specifically, the synchronization signal generator 17 generates the output synchronization signal Vsync2 so that the pulse of the output synchronization signal Vsync2 is generated at timing t56, which is a predetermined time ⁇ t4 after the timing t54 when the pulse of the input synchronization signal Vsync1 is generated.
  • the synchronizing signal generator 17 generates the output synchronizing signal Vsync2 such that the pulse of the output synchronizing signal Vsync2 is generated at timing t59, which is a predetermined time ⁇ t4 after the timing t57 when the pulse of the input synchronizing signal Vsync1 is generated. do.
  • the processing unit 23 performs predetermined processing based on this output synchronization signal Vsync2 (FIG. 5(F)).
  • This time ⁇ t4 is set, for example, so that the timing t56 at which the pulse of the output synchronization signal Vsync2 occurs is later than the timing at which the processing of the processing unit 22 (FIG. 5(D)) that started at timing t55 ends. Thereby, the processing unit 23 can perform processing after the processing of the processing unit 22 is finished (FIGS. 5(D) and 5(F)).
  • the processing result of the processing unit 23 is latched by the video processing unit 15 based on the next output synchronization signal Vsync2.
  • the video processing unit 15 performs processing based on this latched data.
  • the processing unit 21 starts processing at timing t54 ((B) in FIG. 5), and the processing unit 22 performs ((D) in FIG. 5), and the processing unit 23 starts processing at timing t56 after the processing by the processing unit 22 is completed ((F) in FIG. 5).
  • the processing unit 21 starts processing at timing t57 ((B) in FIG. 5), and the processing unit 22 performs processing at timing t58 after the processing of this processing unit 21 is completed. ((D) in FIG. 5), and the processing unit 23 starts processing at timing t59 after the processing by the processing unit 22 is completed ((F) in FIG. 5).
  • the image processing section 10 generates the image signal Sdisp2, and the output section 16 supplies the image signal Sdisp2 to the display panel 9.
  • the video signal Sdisp2 includes video data of frame FN during the period from timing t53 to t56 , video data of frame FN+1 during the period from timing t56 to t59, and video data of frame FN +1 during the period from timing t56 to t59.
  • the video data of frame F N+2 is included in the period from t62 to t62.
  • FIG. 6 shows the operation of the video processing unit 10 at timings t54 to t57 shown in FIG.
  • the processing unit 21 first performs the processing (“A”, “B”, “C”), then the processing unit 22 performs the processing (“D”, “E”), and then the processing unit 23 performs processing (“F”, “G”).
  • the input/output delay time (time ⁇ t4) in the video processing unit 10 can be shortened.
  • the input/output delay time is set shorter than the time length corresponding to the cycle of the input synchronization signal Vsync1. can be done.
  • the video display device 1 even when the frame rate changes, it is possible to shorten the time from the input of frame image data to the display of the frame image.
  • the operation mode MC is a mode used when the frame rate of the input video signal Sdisp1 is variable and the frame rate of the video signal Sdisp2 is fixed.
  • the video signal Sdisp1 includes control data notifying that the motion (VRR motion) can change the frame rate, for example, when the display panel 9 does not support the VRR motion, the video processing unit 10 operates in this operating mode MC.
  • FIG. 7 shows an operation example of the video processing unit 10 in the operation mode MC.
  • the frame rate of the video signal Sdisp1 changes from 120 Hz to 48 Hz at timing t77.
  • the frame rate of the video signal Sdisp2 is maintained at 120 Hz.
  • the video signal Sdisp1 contains the video data of frame FN during the period from timing t71 to t74 , contains the video data of frame FN +1 during the period from timing t74 to t77, and contains the video data of frame FN+1 during the period from timing t74 to t77.
  • the video data of frame F N+2 is included in the period from t82 to t82.
  • the processing unit 21 performs predetermined processing based on the input synchronization signal Vsync1 included in the video signal Sdisp1 (FIG. 7(B)). This processing result is latched by the video preprocessing section 13 based on the next pulse of the input synchronization signal Vsync1, and the video preprocessing section 13 performs processing based on this latched data.
  • the switching control unit 25 sets the processing unit 22 to operate at timing according to the output synchronization signal Vsync2, and the synchronization signal generation unit 17 generates the output synchronization signal Vsync2 having a predetermined pulse frequency.
  • the operation of the synchronizing signal generator 17 is controlled so as to do so.
  • the video processing unit 10 maintains the frame rate of the video signal Sdisp2 at a predetermined frame rate (120 Hz in this example).
  • the synchronizing signal generator 17 generates an output synchronizing signal Vsync2 having a predetermined pulse frequency (120 Hz in this example) ((E) in FIG. 7). That is, in this example, the output synchronization signal Vsync2 is not synchronized with the input synchronization signal Vsync1. This pulse frequency corresponds to the frame rate of the video signal Sdisp2.
  • the synchronization signal generator 17 generates an output synchronization signal Vsync2 including pulses at timings t73, t76, t79, t81 and t84 in this example.
  • the switching control section 25 In the operation mode MC, the switching control section 25 generates the internal synchronization signal S1 by delaying the output synchronization signal Vsync2 by a predetermined time ⁇ t5 (FIG. 7(C)). Then, the processing section 22 performs predetermined processing based on this internal synchronization signal S1 ((D) in FIG. 7). The processing result of the processing section 22 is latched by the video processing section 15 based on the output synchronization signal Vsync2 immediately after that. The video processing unit 15 performs processing based on this latched data.
  • the processing unit 23 performs predetermined processing based on the output synchronization signal Vsync2 ((F) in FIG. 7).
  • This processing result is latched by the video processing unit 15 based on the next output synchronization signal Vsync2.
  • the video processing unit 15 performs processing based on this latched data. Specifically, for example, the processing result of the processing of the processing unit 23 started at timing t76 is latched by the video processing unit 15 at timing t79, and the video processing unit 15 converts the latched data to the data at timing t79. Start processing based on
  • the image processing section 10 generates the image signal Sdisp2, and the output section 16 supplies the image signal Sdisp2 to the display panel 9.
  • FIG. 7(E) the video signal Sdisp2 contains the video data of frame FN ⁇ 1 during the period from timing t73 to t76 , and the video data of frame FN during the period from timing t76 to t79.
  • the period from timing t79 to t81 and the period from timing t81 to t84 include the video data of frame FN +1
  • the period after timing t84 includes the video data of frame FN +2 .
  • the frame rate of the video signal Sdisp2 is set to a predetermined value. Frame rate can be maintained.
  • the video processing unit 10 operates in such operation modes MA to MC.
  • the switching control unit 25 sets the operation mode M based on the control data CTL. The operation for setting the operation mode M will be described in detail below.
  • FIG. 8 shows an operation example of the video processing unit 10.
  • the video processing unit 10 sets the operation mode M to the operation mode MB or the operation mode MC based on the notification of switching from the NonVRR operation to the VRR operation, and changes the operation mode based on the notification of switching from the VRR operation to the NonVRR operation.
  • Set to operation mode MA This operation will be described in detail below.
  • the switching control unit 25 sets the operation mode M to the operation mode MA in order to perform an operation (NonVRR operation) in which the frame rate does not change (step S101).
  • the synchronization signal generator 17 generates an output synchronization signal Vsync2 having a predetermined pulse frequency.
  • the synchronization signal generator 17 when the video signals Sdisp1 and Sdisp2 have the same frame rate, the synchronization signal generator 17 generates an output synchronization signal Vsync2 having a predetermined pulse frequency and A phase adjustment operation is performed so that the phase of the output synchronization signal Vsync2 deviates from the phase of the input synchronization signal Vsync1 by a predetermined amount.
  • the synchronization signal generator 17 when the video signals Sdisp1 and Sdisp2 have different frame rates, the synchronization signal generator 17 generates the output synchronization signal Vsync2 having a predetermined pulse frequency.
  • the switching control unit 25 generates an internal synchronization signal S1 corresponding to the output synchronization signal Vsync2. Accordingly, the processing unit 22 performs processing at timing according to the output synchronization signal Vsync2.
  • the video processing unit 10 operates in the operation mode MA (step S102).
  • the switching control unit 25 confirms whether or not a notification of switching to an operation (VRR operation) in which the frame rate can change has been received (step S103). If the notification of switching to the VRR operation has not been received ("N" in step S103), the process of step S103 is repeated until the notification of switching to the VRR operation is received.
  • VRR operation an operation in which the frame rate can change
  • step S103 when the notification of switching to the VRR operation is received ("Y" in step S103), the switching control unit 25 causes the display panel 9 to correspond to the VRR operation based on the setting in the setting unit 24. It is checked whether or not there is (step S104).
  • step S104 if the display panel 9 is compatible with VRR operation ("Y" in step S104), the switching control unit 25 sets the operation mode M to the operation mode MB (step S105).
  • the synchronization signal generator 17 generates the output synchronization signal Vsync2 according to the input synchronization signal Vsync1, as shown in FIG. Further, the switching control section 25 generates an internal synchronization signal S1 according to the input synchronization signal Vsync1. Accordingly, the processing unit 22 performs processing at timing according to the input synchronization signal Vsync1.
  • step S106 the video processing unit 10 operates in the operation mode MB.
  • step S104 if the display panel 9 does not support the VRR operation ("N" in step S104), the switching control unit 25 sets the operation mode M to the operation mode MC (step S107).
  • the synchronization signal generator 17 generates an output synchronization signal Vsync2 having a predetermined pulse frequency, as shown in FIG. Further, the switching control section 25 generates an internal synchronization signal S1 corresponding to this output synchronization signal Vsync2. Accordingly, the processing unit 22 performs processing at timing according to the output synchronization signal Vsync2.
  • step S108 the video processing unit 10 operates in the operation mode MC (step S108).
  • the switching control unit 25 checks whether or not it has received a notification of switching to an operation in which the frame rate does not change (NonVRR operation) (step S109). If the notification of switching to the NonVRR operation has not been received ("N" in step S109), the process of step S109 is repeated until the notification of switching to the NonVRR operation is received. When the notification of switching to the NonVRR operation is received ("Y" in step S109), the process returns to step S101.
  • the operation mode MA corresponds to a specific example of "first operation mode” in the present disclosure.
  • the operation mode MB corresponds to a specific example of "second operation mode” in the present disclosure.
  • the operation mode MC corresponds to a specific example of "third operation mode” in the present disclosure.
  • the image display device 1R is configured such that the processing section 22 performs processing at timing according to the output synchronization signal Vsync2 in the operation mode MB. That is, in the image display device 1 according to the present embodiment, in the operation mode MB, the processing unit 22 performs processing at timing according to the input synchronization signal Vsync1, but the image display device 1R according to the comparative example Now, in the operation mode MB, the processing unit 22 performs processing at timing according to the output synchronization signal Vsync2.
  • This video display device 1R includes a video processing unit 10R, like the video display device 1 (FIG. 1) according to the present embodiment.
  • the video processing unit 10R has a switching control unit 25R, like the video processing unit 10 (FIG. 1) according to the present embodiment.
  • FIG. 9 shows an operation example of the video processing unit 10R in the operation mode MB.
  • This FIG. 9 corresponds to FIG. 5 according to the present embodiment.
  • the frame rate of the video signal Sdisp1 changes from 120 Hz to 48 Hz at timing t97, and according to this change, the frame rate of the video signal Sdisp2 also changes from 120 Hz to 48 Hz at timing t99.
  • the video signal Sdisp1 contains the video data of frame FN during the period from timing t91 to t94, the video data of frame FN+1 during the period from timing t94 to t97, and the video data of frame FN +1 during the period from timing t94 to t97.
  • the video data of frame F N+2 is included in the period from t101 to t101.
  • the processing unit 21 performs predetermined processing based on the input synchronization signal Vsync1 included in the video signal Sdisp1 (FIG. 9(B)). This processing result is latched by the video preprocessing section 13 based on the next pulse of the input synchronization signal Vsync1, and the video preprocessing section 13 performs processing based on this latched data.
  • the switching control unit 25R sets the processing unit 22 to operate at timing according to the output synchronization signal Vsync2, and the synchronization signal generation unit 17 operates according to the input synchronization signal Vsync1. It controls the operation of the synchronization signal generator 17 so as to generate the output synchronization signal Vsync2.
  • the synchronization signal generator 17 generates the output synchronization signal Vsync2 by delaying the input synchronization signal Vsync1 by a predetermined time ⁇ t4 (FIG. 9(E)).
  • the switching control section 25R generates the internal synchronization signal S1 by delaying the output synchronization signal Vsync2 by a predetermined time ⁇ t6 (FIG. 9(C)).
  • the processing unit 22 performs predetermined processing based on this internal synchronization signal S1 ((D) in FIG. 9).
  • This time ⁇ t6 is set, for example, so that the timing t95 at which the pulse of the internal synchronization signal S1 occurs is later than the timing at which the processing of the processing unit 21 (FIG. 9(B)) that started at timing t94 ends. Thereby, the processing unit 22 can perform processing after the processing of the processing unit 21 is completed (FIGS. 9B and 9D).
  • the processing result of the processing unit 22 is latched by the video processing unit 15 based on the output synchronization signal Vsync2 immediately after that.
  • the video processing unit 15 performs processing based on this latched data.
  • the processing unit 23 performs predetermined processing based on the output synchronization signal Vsync2 ((F) in FIG. 9). This processing result is latched by the video processing unit 15 based on the next output synchronization signal Vsync2. The video processing unit 15 performs processing based on this latched data.
  • the processing unit 21 starts processing at timing t94 ((B) in FIG. 9), and the processing unit 22 starts processing at timing t95 after the processing of this processing unit 21 is completed. 9 (D)), and the processing unit 23 starts processing at timing t96 after the processing of this processing unit 22 is completed (FIG. 9 (F)).
  • the processing unit 21 starts processing at timing t97 ((B) in FIG. 9), and the processing unit 22 performs processing at timing t98 after the processing of this processing unit 21 is completed. ((D) in FIG. 9), and the processing unit 23 starts processing at timing t99 after the processing by the processing unit 22 is completed ((F) in FIG. 9).
  • the switching control section 25R generates the internal synchronization signal S1 so that the pulse of the internal synchronization signal S1 is generated, for example, at timing t100 after a predetermined time ⁇ t6 has elapsed from timing t99. (Fig. 9(C)).
  • the processing unit 22 performs predetermined processing based on this internal synchronization signal S1 ((D) in FIG. 9).
  • the synchronizing signal generator 17 generates the output synchronizing signal Vsync2 so that the pulse of the output synchronizing signal Vsync2 is generated at the timing t102 after a predetermined time ⁇ t4 has passed from the timing t101 when the pulse of the input synchronizing signal Vsync1 is generated (Fig. 9(E)). Therefore, the processing result of the processing unit 22 started at timing t100 is latched by the video processing unit 15 at timing t102. As a result, the video signal Sdisp2 includes the video data of frame FN +2 in the period after timing t102.
  • the video signal Sdisp2 includes the video data of frame FN +2 during the period from timing t99 to t102 and the period after timing t102, as shown in FIG. 9(E). That is, the same frame image is repeated in the image display device 1R.
  • the frame rate of the video signal Sdisp1 is changed from 120 Hz to 48 Hz. However, if the frame rate is changed from 48 Hz to 120 Hz, frame images may be skipped.
  • frame images may be repeated or skipped. In this case, the video quality is degraded.
  • the video display device 1 in the video display device 1 according to the present embodiment, as shown in FIG. 5, it is possible to reduce the possibility that frame images are repeated or skipped. As a result, the image display device 1 can suppress deterioration in image quality.
  • the processing unit 21 and the video preprocessing unit 13 based on the processing results of the processing unit 21 and the video preprocessing unit 13 (first processing unit), the timing corresponding to the input synchronization signal Vsync1 or the timing corresponding to the output synchronization signal Vsync2. and the processing unit 22 (second processing unit) that performs the processing according to the input synchronization signal Vsync1 or the timing according to the output synchronization signal Vsync2.
  • a control unit 25 is provided.
  • the switching control unit 25 for example, in an operation in which the frame rate does not change (NonVRR operation), the processing unit 22 performs processing at a timing according to the output synchronization signal Vsync2, and an operation in which the frame rate can change (VRR operation). ), the processing unit 22 can be set to perform processing at a timing corresponding to the input synchronization signal Vsync1.
  • the video display device 1 it is possible to reduce the possibility that the frame images are repeated or skipped in the VRR operation, so that deterioration of the video quality can be suppressed.
  • the time is set to be shorter than the time corresponding to one cycle of the input synchronization signal Vsync1, for example, when the frame rate changes, it is possible to shorten the time until display and suppress deterioration of the image quality.
  • the second processing unit performs processing based on the processing result of the first processing unit at the timing according to the input synchronization signal or the timing according to the output synchronization signal;
  • a switching control unit is provided for controlling whether the processing unit performs processing at the timing according to the input synchronization signal or the timing according to the output synchronization signal. can.
  • the delay time between the timing at which the video signal is input to the input section and the timing at which the video signal is output from the output section is set to be shorter than the time corresponding to one cycle of the input synchronization signal. Therefore, it is possible to reduce deterioration in image quality while shortening the time until display.
  • the processing section 22 performs processing at the timing according to the internal synchronization signal S1 generated by the switching control section 25, but the present invention is not limited to this. This modification will be described in detail below.
  • a video display device 1A according to the modification includes a video processing unit 10A, like the video display device 1 (FIG. 1) according to the present embodiment.
  • the video processing unit 10A has a processing unit 22A and a switching control unit 25A, like the video processing unit 10 (FIG. 1) according to the present embodiment.
  • the processing unit 22A When the processing unit 22A performs processing at timing according to the output synchronization signal Vsync2 (operation modes MA and MC), the processing unit 22A performs processing based on the internal synchronization signal S1 generated by the switching control unit 25A, and performs processing based on the input synchronization signal Vsync1. (operation mode MB), the processing is configured to be performed at the timing when the processing of the processing unit 21 is completed.
  • the switching control unit 25A determines, based on the control data CTL, at which timing the processing unit 22A performs the processing, the timing corresponding to the input synchronization signal Vsync1 or the timing corresponding to the output synchronization signal Vsync2. . Then, when the processing unit 22A determines to perform processing at the timing corresponding to the output synchronization signal Vsync2 (operation modes MA, MC), the switching control unit 25A performs switching based on the timing according to the output synchronization signal Vsync2. Generates an internal synchronization signal S1.
  • the switching control unit 25A determines that the processing unit 22A performs the processing at the timing according to the input synchronization signal Vsync1 (operation mode MB)
  • the processing unit 22A determines that the processing of the processing unit 21 is completed. An instruction is given to the processing unit 22A so as to perform the processing at the timing.
  • FIG. 10 shows an operation example of the video processing unit 10A in the operation mode MB.
  • This FIG. 10 corresponds to FIG. 5 according to the present embodiment.
  • the switching control unit 25A instructs the processing unit 22A to perform processing when the processing by the processing unit 21 ends. Therefore, the processing unit 22A performs the processing when the processing unit 21 completes the processing (FIGS. 10B and 10C). Specifically, for example, the processing unit 21 performs processing during the period from timing t114 to t115, and the processing unit 22A starts processing at this timing t115. Further, for example, the processing unit 21 performs processing during the period from timing t117 to t118, and the processing unit 22A starts processing at this timing t118.
  • the processing unit 21 performs processing at timing according to the input synchronization signal Vsync1. Therefore, the processing section 22A, which performs processing following the processing of the processing section 21, also performs processing at the timing according to the input synchronization signal Vsync1.
  • the time ⁇ t4 is set so that, for example, the timing t116 at which the pulse of the output synchronization signal Vsync2 occurs is later than the timing at which the processing of the processing unit 22A (Fig. 10(C)) that started at the timing t115 ends. be done. Accordingly, the processing unit 23 can perform processing after the processing of the processing unit 22A is completed (FIGS. 10(C) and 10(E)).
  • the processing unit 21 starts processing at timing t114 ((B) in FIG. 10), and the processing unit 22A performs processing at timing t115 when the processing of this processing unit 21 ends. ((C) of FIG. 10), and the processing unit 23 starts processing at timing t116 after the processing of the processing unit 22A is completed ((E) of FIG. 10).
  • the processing unit 21 starts processing at timing t117 ((B) in FIG. 10)
  • the processing unit 22A starts processing at timing t118 when the processing of this processing unit 21 ends.
  • the processing unit 23 starts processing at timing t119 after the processing of the processing unit 22A is completed ((E) of FIG. 10).
  • the frame rates shown in FIGS. 2, 4, 5, and 7 are examples, and the video display device 1 can be operated at various frame rates.
  • This technology can be configured as follows. According to the present technology having the following configuration, deterioration in video quality can be suppressed.
  • a delay time between the timing at which the input video signal is input to the input section and the timing at which the output video signal is output from the output section is shorter than the length of one cycle of the input synchronization signal.
  • the first processing includes processing for determining an address to write the input video data to the frame memory;
  • the input video signal includes control data indicating whether the frame rate can be changed;
  • the control unit controls, based on the control data, whether the second processing unit performs the second processing at a timing corresponding to the input synchronization signal or a timing corresponding to the output synchronization signal.
  • the video processing device has a first operation mode and a second operation mode, The second processing unit performs the second processing at timing according to the output synchronization signal in the first operation mode, and at timing according to the input synchronization signal in the second operation mode. performing the second processing; Based on the control data, the control unit controls the video processing device to operate in the first operation mode when the frame rate is fixed, and the frame rate can be changed.
  • the video processing device according to (4), wherein the video processing device is controlled to operate in the second operation mode when the video processing device is in the second operation mode.
  • the control unit further controls the operation of the synchronization signal generation unit,
  • the synchronization signal generator generates the output synchronization signal having a predetermined pulse frequency in the first operation mode, and generates the output synchronization signal according to the input synchronization signal in the second operation mode.
  • the video processing device according to (5) above.
  • the synchronization signal generator generates the output synchronization signal having a predetermined pulse frequency when the frame rate of the input video signal and the frame rate of the output video signal are equal to each other in the first operation mode.
  • the video processing device according to (6) above performs a phase adjustment operation such that the phase of the output synchronization signal is shifted from the phase of the input synchronization signal by a predetermined amount.
  • the synchronization signal generator generates the output synchronization signal having a predetermined pulse frequency when the frame rate of the input video signal and the frame rate of the output video signal are different from each other in the first operation mode.
  • the video processing device according to (6) or (7) above.
  • (9) Further comprising a setting unit for performing the first setting or the second setting, The video processing device has a third operation mode, the second processing unit, in the third operation mode, performs the second processing at a timing according to the output synchronization signal;
  • the synchronization signal generation unit generates the output synchronization signal having a predetermined pulse frequency in the third operation mode,
  • the control unit controls the video processing device to operate in the second operation mode when the frame rate is variable and the setting of the setting unit is the first setting.
  • Video processing equipment (10) an input for receiving an input video signal including an input sync signal and input video data; performing a first process based on the input video data at a timing according to the input synchronization signal; generating an output synchronization signal; performing a second process based on the processing result of the first process at a timing according to the input synchronization signal or at a timing according to the output synchronization signal; controlling which of the timing according to the input synchronization signal and the timing according to the output synchronization signal the second processing is performed; generating output video data by performing a third process based on a processing result of the second process at a timing according to the output synchronization signal; outputting an output video signal including the output synchronization signal and the output video data; video processing method including (11) a video processing device; a display panel that performs a display operation based on a video signal processed by the video processing device;
  • the video processing device is an input for receiving an input video signal including an input sync signal and input video data; performing a first process based on

Abstract

本開示の映像処理装置は、入力同期信号および入力映像データを含む入力映像信号を受信する入力部と、入力同期信号に応じたタイミングで、入力映像データに基づいて第１の処理を行う第１の処理部と、出力同期信号を生成する同期信号生成部と、入力同期信号に応じたタイミングまたは出力同期信号に応じたタイミングで、第１の処理の処理結果に基づいて第２の処理を行う第２の処理部と、第２の処理部が入力同期信号に応じたタイミングおよび出力同期信号に応じたタイミングのうちのどちらのタイミングで第２の処理を行うかを制御する制御部と、出力同期信号に応じたタイミングで、第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成する第３の処理部と、出力同期信号および出力映像データを含む出力映像信号を出力する出力部とを備える。

Description

映像処理装置、映像処理方法、および映像表示装置
　本開示は、映像信号に対して処理を行う映像処理装置、そのような映像処理装置において用いられる映像処理方法、およびそのような映像処理装置を備えた映像表示装置に関する。
　近年、フレームレートを動的に変化させることが可能な可変フレームレート（ＶＲＲ；Variable Refresh rate）技術が開発されている。例えば、特許文献１には、このような可変フレームレートに対応した映像信号に基づいて映像処理を行う映像処理装置が開示されている。
特開２０１９－１８４７４３号公報
　映像表示装置では、可変フレームレートに対応した映像信号に基づいて表示を行う際に、例えば同じフレーム画像が繰り返され、あるいはフレーム画像がスキップされることなどによる映像品質の低下を抑えることが望まれている。
　映像品質の低下を抑えることができる映像処理装置、映像処理方法、および映像表示装置を提供することが望ましい。
　本開示の一実施の形態における映像処理装置は、入力部と、第１の処理部と、同期信号生成部と、第２の処理部と、制御部と、第３の処理部と、出力部とを備えている。入力部は、入力同期信号および入力映像データを含む入力映像信号を受信するように構成される。第１の処理部は、入力同期信号に応じたタイミングで、入力映像データに基づいて第１の処理を行うように構成される。同期信号生成部は、出力同期信号を生成するように構成される。第２の処理部は、入力同期信号に応じたタイミングまたは出力同期信号に応じたタイミングで、第１の処理の処理結果に基づいて第２の処理を行うように構成される。制御部は、第２の処理部が入力同期信号に応じたタイミングおよび出力同期信号に応じたタイミングのうちのどちらのタイミングで第２の処理を行うかを制御するように構成される。第３の処理部は、出力同期信号に応じたタイミングで、第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成するように構成される。出力部は、出力同期信号および出力映像データを含む出力映像信号を出力するように構成される。
　本開示の一実施の形態における映像処理方法は、入力同期信号および入力映像データを含む入力映像信号を受信する入力部と、入力同期信号に応じたタイミングで、入力映像データに基づいて第１の処理を行うことと、出力同期信号を生成することと、入力同期信号に応じたタイミングまたは出力同期信号に応じたタイミングで、第１の処理の処理結果に基づいて第２の処理を行うことと、第２の処理が、入力同期信号に応じたタイミングおよび出力同期信号に応じたタイミングのうちのどちらのタイミングで行われるかを制御することと、出力同期信号に応じたタイミングで、第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成することと、出力同期信号および出力映像データを含む出力映像信号を出力することとを含む。
　本開示の一実施の形態における映像表示装置は、映像処理装置と、表示パネルとを備えている。映像処理装置は、入力部と、第１の処理部と、同期信号生成部と、第２の処理部と、制御部と、第３の処理部と、出力部とを有している。入力部は、入力同期信号および入力映像データを含む入力映像信号を受信するように構成される。第１の処理部は、入力同期信号に応じたタイミングで、入力映像データに基づいて第１の処理を行うように構成される。同期信号生成部は、出力同期信号を生成するように構成される。第２の処理部は、入力同期信号に応じたタイミングまたは出力同期信号に応じたタイミングで、第１の処理の処理結果に基づいて第２の処理を行うように構成される。制御部は、第２の処理部が入力同期信号に応じたタイミングおよび出力同期信号に応じたタイミングのうちのどちらのタイミングで第２の処理を行うかを制御するように構成される。第３の処理部は、出力同期信号に応じたタイミングで、第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成するように構成される。出力部は、出力同期信号および出力映像データを含む出力映像信号を出力するように構成される。表示パネルは、映像処理装置により処理された映像信号に基づいて表示動作を行うように構成される。
　本開示の一実施の形態における映像処理装置、映像処理方法、および映像表示装置では、入力同期信号および入力映像データを含む入力映像信号が入力される。第１の処理は、入力同期信号に応じたタイミングで、入力映像データに基づいて行われる。第２の処理は、第１の処理の処理結果に基づいて行われる。この第２の処理が行われるタイミングは、入力同期信号に応じたタイミングまたは出力同期信号に応じたタイミングのうちのどちらかに制御される。第３の処理は、出力同期信号に応じたタイミングで、第２の処理の処理結果に基づいて行われる。この第３の処理により、出力映像データが生成される。そして、出力同期信号および出力映像データを含む出力映像信号が出力される。
本開示の一実施の形態に係る映像表示装置の一構成例を表すブロック図である。 図１に示した映像処理部の第１の動作モードにおける一動作例を表すタイミング図である。 図１に示した映像処理部の第１の動作モード一動作例を表す他のタイミング図である。 図１に示した映像処理部の第１の動作モードにおける一動作例を表すタイミング図である。 図１に示した映像処理部の第２の動作モードにおける一動作例を表すタイミング図である。 図１に示した映像処理部の第２の動作モード一動作例を表す他のタイミング図である。 図１に示した映像処理部の第３の動作モードにおける一動作例を表すタイミング図である。 図１に示した映像処理部の一動作例を表すフローチャートである。 比較例に係る映像処理部の第２の動作モードにおける一動作例を表すタイミング図である。 変形例に係る映像処理部の第２の動作モードにおける一動作例を表すタイミング図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
［構成例］
　図１は、一実施の形態に係る映像表示装置（映像表示装置１）の一構成例を表すものである。映像表示装置１は、映像信号Ｓdisp1に基づいて映像を表示するように構成される。映像表示装置１は、映像処理部１０と、表示パネル９とを備えている。
　映像処理部１０は、外部から供給された映像信号Ｓdisp1に基づいて、所定の映像処理を行うことにより映像信号Ｓdisp2を生成し、この映像信号Ｓdisp2を表示パネル９に供給するように構成される。映像処理部１０は、入力部１１と、信号検出部１２と、映像前処理部１３と、フレームメモリ１４と、映像処理部１５と、出力部１６と、同期信号生成部１７と、ユーザインタフェース１８と、制御処理部２０とを有している。
　入力部１１は、外部から供給された映像信号Ｓdisp1を受信する入力インタフェースであり、例えば、ＨＤＭＩ（登録商標）２．１の規格に準拠した映像信号Ｓdisp1を受信するように構成される。映像信号Ｓdisp1は、入力同期信号Ｖsync1、映像データ、および制御データを含んでいる。
　信号検出部１２は、映像信号Ｓdisp1に含まれる、入力同期信号Ｖsync1、映像データ、および制御データを検出するように構成される。信号検出部１２は、検出された入力同期信号Ｖsync1を、映像前処理部１３、同期信号生成部１７、および制御処理部２０に供給する。信号検出部１２は、検出された映像データを映像前処理部１３に供給する。また、信号検出部１２は、検出された制御データに含まれる、フレームレートが変化しない動作（ＮｏｎＶＲＲ動作）またはフレームレートが変化し得る動作（ＶＲＲ動作）であることを通知する制御データＣＴＬを、制御処理部２０に供給するようになっている。
　映像前処理部１３は、入力同期信号Ｖsync1に基づいて、信号検出部１２から供給された映像データに対して所定の前処理を行うように構成される。そして、映像前処理部１３は、処理部２１（後述）からの指示に基づいて、前処理が行われた映像データを、フレームメモリ１４に書き込むようになっている。
　フレームメモリ１４は、数フレーム分の映像データを記憶するように構成される。フレームメモリ１４には、映像前処理部１３により映像データが書き込まれ、フレームメモリ１４から、映像処理部１５により映像データが読み出されるようになっている。
　映像処理部１５は、出力同期信号Ｖsync2、および処理部２２（後述）からの指示に基づいて、フレームメモリ１４から映像データを読み出すとともに、出力同期信号Ｖsync2、および処理部２３（後述）からの指示に基づいて、読み出された映像データに対して所定の映像処理を行うように構成される。この映像処理は、例えば、ＩＰ（Interlace/Progressive）変換、映像を拡大または縮小する拡大縮小処理、映像を切り出す切出処理、色度を調節するカラリメトリ処理、画質を調節する画質制御処理、ＯＳＤ（On Screen Display）画面を重畳するＯＳＤ重畳処理などを含む。
　出力部１６は、出力同期信号Ｖsync2、および映像処理部１５により処理された映像データに基づいて、映像信号Ｓdisp2を生成するように構成される。映像信号Ｓdisp2は、出力同期信号Ｖsync2、映像データ、および制御データを含んでいる。出力部１６は、この映像信号Ｓdisp2を表示パネル９に供給するようになっている。
　同期信号生成部１７は、出力同期信号Ｖsync2を生成するように構成される。同期信号生成部１７は、例えば、所定のパルス周波数を有する出力同期信号Ｖsync2を生成することができる。また、同期信号生成部１７は、所定のパルス周波数を有する出力同期信号Ｖsync2の位相が、入力同期信号Ｖsync1の位相から所定量だけずれるように位相調整動作を行うことができる。この位相調整動作は、フレーム期間におけるライン数を増減させることにより行われる。また、同期信号生成部１７は、入力同期信号Ｖsync1に基づいて、この入力同期信号Ｖsync1を所定の時間だけ遅延させることにより、入力同期信号Ｖsync1に応じた出力同期信号Ｖsync2を生成することができるようになっている。
　ユーザインタフェース１８は、ユーザの操作を受け付けるように構成される。
　制御処理部２０は、映像処理部１０における各ブロックの動作を制御することにより、映像処理部１０の動作を制御するように構成される。制御処理部２０は、例えば、プロセッサやメモリなどを用いて構成され、様々なソフトウェアを実行することにより、各ブロックの動作を制御するようになっている。制御処理部２０は、処理部２１～２３と、設定部２４と、切替制御部２５とを備えている。
　処理部２１は、所定の処理を行うように構成される。処理部２１が行う処理は、例えば、フレームメモリ１４に映像データを書き込むアドレスを決定するタスクを含む。処理部２１は、入力同期信号Ｖsync1に応じたタイミングで、この処理を行う。そして、処理部２１は、この処理の結果を映像前処理部１３および処理部２２に供給するようになっている。
　処理部２２は、処理部２１の処理結果に基づいて、所定の処理を行うように構成される。処理部２２が行う処理は、例えば、映像処理部１５から映像データを読み出すアドレスを決定するタスクを含む。処理部２２は、切替制御部２５により生成された内部同期信号Ｓ１に基づいてこの処理を行う。処理部２２は、この処理の結果を映像処理部１５および処理部２３に供給するようになっている。
　処理部２３は、処理部２２の処理結果に基づいて、所定の処理を行うように構成される。処理部２３が行う処理は、例えば、映像処理部１５が行う映像処理を決定するタスクを含む。処理部２３は、出力同期信号Ｖsync2に応じたタイミングで、この処理を行う。そして、処理部２３は、この処理の結果を、映像処理部１５に供給するようになっている。
　設定部２４は、映像表示装置１の様々な設定を行うように構成される。設定部２４における設定は、例えば、表示パネル９が、フレームレートが変化し得る動作（ＶＲＲ動作）に対応しているかどうかの設定を含む。
　切替制御部２５は、制御データＣＴＬに基づいて、処理部２２が、入力同期信号Ｖsync1に応じたタイミング、および出力同期信号Ｖsync2に応じたタイミングのうちのどちらのタイミングで処理を行うかを決定し、その決定結果に基づいて内部同期信号Ｓ１を生成するように構成される。また、切替制御部２５は、同期信号生成部１７の動作を制御する処理をも行うようになっている。
　表示パネル９は、映像信号Ｓdisp2に基づいて、表示動作を行うように構成される。表示パネル９は、例えば、液晶表示パネルや、有機ＥＬ（Electro Luminescence）表示パネルを用いて構成される。
　ここで、入力部１１は、本開示における「入力部」の一具体例に対応する。処理部２１および映像前処理部１３は、本開示における「第１の処理部」の一具体例に対応する。処理部２２は、本開示における「第２の処理部」の一具体例に対応する。フレームメモリ１４は、本開示における「フレームメモリ」の一具体例に対応する。処理部２３および映像処理部１５は、本開示における「第３の処理部」の一具体例に対応する。切替制御部２５は、本開示における「切替制御部」の一具体例に対応する。同期信号生成部１７は、本開示における「同期信号生成部」の一具体例に対応する。出力部１６は、本開示における「出力部」の一具体例に対応する。設定部２４は、本開示における「設定部」の一具体例に対応する。入力同期信号Ｖsync1は、本開示における「入力同期信号」の一具体例に対応する。映像信号Ｓdisp1は、本開示における「入力映像信号」の一具体例に対応する。出力同期信号Ｖsync2は、本開示における「出力同期信号」の一具体例に対応する。映像信号Ｓdisp2は、本開示における「出力映像信号」の一具体例に対応する。制御データＣＴＬは、本開示における「制御データ」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態に係る映像表示装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、映像表示装置１の全体動作概要を説明する。入力部１１は、外部から供給された映像信号Ｓdisp1を受信する。信号検出部１２は、映像信号Ｓdisp1に含まれる、入力同期信号Ｖsync1、映像データ、および制御データを検出する。映像前処理部１３は、入力同期信号Ｖsync1に基づいて、信号検出部１２から供給された映像データに対して所定の前処理を行い、処理部２１からの指示に基づいて、前処理が行われた映像データを、フレームメモリ１４に書き込む。フレームメモリ１４は、映像前処理部１３により書き込まれた数フレーム分の映像データを記憶する。映像処理部１５は、出力同期信号Ｖsync2、および処理部２２からの指示に基づいて、フレームメモリ１４から映像データを読み出すとともに、出力同期信号Ｖsync2、および処理部２３からの指示に基づいて、読み出された映像データに対して所定の映像処理を行う。出力部１６は、出力同期信号Ｖsync2、および映像処理部１５により処理された映像データに基づいて、映像信号Ｓdisp2を生成し、生成した映像信号Ｓdisp2を表示パネル９に供給する。同期信号生成部１７は、出力同期信号Ｖsync2を生成する。ユーザインタフェース１８は、ユーザの操作を受け付ける。制御処理部２０は、映像処理部１０における各ブロックの動作を制御することにより、映像処理部１０の動作を制御する。表示パネル９は、映像信号Ｓdisp2に基づいて、表示動作を行う。
（詳細動作）
　次に、映像表示装置１の動作について詳細に説明する。映像処理部１０は、３つの動作モードＭ（動作モードＭＡ，ＭＢ，ＭＣ）を有している。動作モードＭＡは、入力された映像信号Ｓdisp1のフレームレートが固定されている場合に使用するモードである。動作モードＭＢは、入力された映像信号Ｓdisp1のフレームレートが変化し得る場合において、映像信号Ｓdisp2のフレームレートも同様に変化させる場合に使用するモードである。動作モードＭＣは、入力された映像信号Ｓdisp1のフレームレートが変化し得る場合において、映像信号Ｓdisp2のフレームレートを固定させる場合に使用するモードである。以下に、この３つの動作モードＭにおける映像処理部１０の動作について、詳細に説明する。
（動作モードＭＡ）
　まず、動作モードＭＡにおける映像処理部１０の動作について説明する。動作モードＭＡは、入力された映像信号Ｓdisp1のフレームレートが固定されている場合に使用するモードである。例えば、映像信号Ｓdisp1が、フレームレートが変化しない動作（ＮｏｎＶＲＲ動作）であることを通知する制御データを含む場合において、映像処理部１０は、この動作モードＭＡで動作する。
　図２は、動作モードＭＡにおける映像処理部１０の一動作例を表すものであり、（Ａ）は映像信号Ｓdisp1を示し、（Ｂ）は処理部２１の動作を示し、（Ｃ）は切替制御部２５が生成した内部同期信号Ｓsyncの波形を示し、（Ｄ）は処理部２２の動作を示し、（Ｅ）は映像信号Ｓdisp2を示し、（Ｆ）は処理部２３の動作を示す。
　この例では、映像信号Ｓdisp1のフレームレートは６０Ｈｚに固定され、映像信号Ｓdisp2のフレームレートもまた６０Ｈｚに固定される。映像信号Ｓdisp1は、図２（Ａ）に示したように、タイミングｔ１１～ｔ１３の期間においてフレームＦＮの映像データを含み、タイミングｔ１３～ｔ１６の期間においてフレームＦＮ＋１の映像データを含み、タイミングｔ１６～ｔ１９の期間においてフレームＦＮ＋２の映像データを含む。
　処理部２１は、映像信号Ｓdisp1に含まれる入力同期信号Ｖsync1に基づいて、所定の処理を行う（図２（Ｂ））。この例では、処理部２１が行う処理を“Ａ”，“Ｂ”，“Ｃ”で示している。処理部２１が行う処理は、例えば、フレームメモリ１４に映像データを書き込むアドレスを決定するタスクを含む。この処理結果は、次の入力同期信号Ｖsync1のパルスに基づいて映像前処理部１３にラッチされ、映像前処理部１３はこのラッチされたデータに基づいて処理を行う。具体的には、例えばタイミングｔ１３に開始された処理部２１の処理の処理結果は、タイミングｔ１６において映像前処理部１３にラッチされ、映像前処理部１３は、このタイミングｔ１６において、このラッチされたデータに基づいて処理を開始する。
　動作モードＭＡでは、切替制御部２５は、処理部２２が出力同期信号Ｖsync2に応じたタイミングで動作するように設定するとともに、同期信号生成部１７が所定のパルス周波数を有する出力同期信号Ｖsync2を生成するように、同期信号生成部１７の動作を制御する。
　この例では、映像処理部１０は、映像信号Ｓdisp2のフレームレートを、映像信号Ｓdisp1のフレームレートと同じフレームレートにしている。同期信号生成部１７は、所定のパルス周波数（この例では６０Ｈｚ）を有する出力同期信号Ｖsync2を生成する（図２（Ｅ））。また、同期信号生成部１７は、この出力同期信号Ｖsync2の位相が、入力同期信号Ｖsync1の位相から所定の量だけずれるように位相調整動作を行う。具体的には、同期信号生成部１７は、例えば、入力同期信号Ｖsync1のパルスが生じるタイミングｔ１１から所定の時間Δｔ１だけ経過したタイミングｔ１２において出力同期信号Ｖsync2のパルスが生じるように位相調整動作を行うことにより、出力同期信号Ｖsync2を生成する。
　動作モードＭＡでは、切替制御部２５は、この出力同期信号Ｖsync2を所定の時間Δｔ２だけ遅延させることにより、内部同期信号Ｓ１を生成する（図２（Ｃ））。具体的には、切替制御部２５は、例えば、出力同期信号Ｖsync2のパルスが生じるタイミングｔ１２から所定の時間Δｔ２だけ経過したタイミングｔ１４において内部同期信号Ｓ１のパルスが生じるように、内部同期信号Ｓ１を生成する。処理部２２は、この内部同期信号Ｓ１に基づいて、所定の処理を行う（図２（Ｄ））。この例では、処理部２２が行う処理を“Ｄ”，“Ｅ”で示している。処理部２２が行う処理は、例えば、映像処理部１５から映像データを読み出すアドレスを決定するタスクを含む。
　この時間Δｔ２は、例えば、内部同期信号Ｓ１のパルスが生じるタイミングｔ１４が、タイミングｔ１３から開始した処理部２１の処理（図２（Ｂ））が終了するタイミングよりも後になるように設定される。これにより、処理部２２は、処理部２１の処理が終了した後に、処理を行うことができる（図２（Ｂ），（Ｄ））。
　処理部２２の処理結果は、その直後の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。具体的には、例えばタイミングｔ１４に開始された処理部２２の処理の処理結果は、タイミングｔ１５において映像処理部１５にラッチされ、映像処理部１５は、このタイミングｔ１５において、このラッチされたデータに基づいて処理を開始する。
　そして、処理部２３は、出力同期信号Ｖsync2に基づいて、所定の処理を行う（図２（Ｆ））。この例では、処理部２３が行う処理を“Ｆ”，“Ｇ”で示している。処理部２３が行う処理は、例えば、映像処理部１５が行う映像処理を決定するタスクを含む。この処理結果は、次の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。具体的には、例えばタイミングｔ１５に開始された処理部２３の処理の処理結果は、タイミングｔ１８において映像処理部１５にラッチされ、映像処理部１５は、このタイミングｔ１８において、このラッチされたデータに基づいて処理を開始する。
　これにより、例えば、タイミングｔ１３～ｔ１６の期間では、処理部２１はタイミングｔ１３において処理を開始し（図２（Ｂ））、処理部２２は、この処理部２１の処理が終了した後のタイミングｔ１４において処理を開始し（図２（Ｄ））、処理部２３は、この処理部２２の処理が終了した後のタイミングｔ１５において処理を開始する（図２（Ｆ））。
　このようにして、映像処理部１０は映像信号Ｓdisp2を生成し、出力部１６はこの映像信号Ｓdisp2を表示パネル９に供給する。映像信号Ｓdisp2は、図２（Ｅ）に示したように、タイミングｔ１２～ｔ１５の期間においてフレームＦＮの映像データを含み、タイミングｔ１５～ｔ１８の期間においてフレームＦＮ＋１の映像データを含み、タイミングｔ１８～ｔ２１の期間においてフレームＦＮ＋２の映像データを含む。
　図３は、図２に示したタイミングｔ１３～ｔ１６における映像処理部１０の動作を表すものである。上述したように、まず処理部２１が処理（“Ａ”，“Ｂ”，“Ｃ”）を行い、その後に処理部２２が処理（“Ｄ”，“Ｅ”）を行い、その後に処理部２３が処理（“Ｆ”，“Ｇ”）を行う。
　この例では、処理部２１の標準的な処理時間は時間Ｔ１である。例えば予期しない処理が発生した場合には、この処理部２１の処理が終了するタイミングは遅れ得る。このように予期しない処理が発生した場合でも、処理部２２の処理が開始する前に処理部２１の処理が終了できるよう、時間Ｔαがマージンとして設けられている。
　同様に、この例では、処理部２２の標準的な処理時間は時間Ｔ２である。例えば予期しない処理が発生した場合には、この処理部２２の処理が終了するタイミングは遅れ得る。このように予期しない処理が発生した場合でも、処理部２３の処理が開始する前に処理部２２の処理が終了できるよう、時間Ｔβがマージンとして設けられている。
　時間Ｔα，Ｔβを必要最小限にすることにより、映像処理部１０における入出力遅延時間（時間Δｔ１）を短くすることができる。映像処理部１０では、図３に示したように、この入出力遅延時間を、入力同期信号Ｖsync1の周期に対応する時間長よりも短くすることができる。その結果、映像表示装置１では、フレーム画像のデータが入力されてから、そのフレーム画像を表示するまでの時間を短くすることができる。
　図４は、動作モードＭＡにおける映像処理部１０の他の一動作例を表すものである。この例では、映像信号Ｓdisp1のフレームレートは４８Ｈｚに固定され、映像信号Ｓdisp2のフレームレートは６０Ｈｚに固定される。すなわち、図２の例では、映像信号Ｓdisp1，Ｓdisp2のフレームレートが互いに等しくなるようにしたが、この図４の例では、映像信号Ｓdisp1，Ｓdisp2のフレームレートが互いに異なるようにしている。映像信号Ｓdisp1は、図４（Ａ）に示したように、タイミングｔ３１～ｔ３４の期間においてフレームＦＮの映像データを含み、タイミングｔ３４～ｔ３９の期間においてフレームＦＮ＋１の映像データを含み、タイミングｔ３９～ｔ４２の期間においてフレームＦＮ＋２の映像データを含む。
　処理部２１は、映像信号Ｓdisp1に含まれる入力同期信号Ｖsync1に基づいて、所定の処理を行う（図４（Ｂ））。この処理結果は、次の入力同期信号Ｖsync1のパルスに基づいて映像前処理部１３にラッチされ、映像前処理部１３はこのラッチされたデータに基づいて処理を行う。
　動作モードＭＡでは、上述したように、切替制御部２５は、処理部２２が出力同期信号Ｖsync2に応じたタイミングで動作するように設定するとともに、同期信号生成部１７が、所定のパルス周波数を有する出力同期信号Ｖsync2を生成するように、同期信号生成部１７の動作を制御する。
　この例では、映像処理部１０は、映像信号Ｓdisp2のフレームレートを、映像信号Ｓdisp1のフレームレートと異なるフレームレートに維持している。同期信号生成部１７は、所定のパルス周波数（この例では６０Ｈｚ）を有する出力同期信号Ｖsync2を生成する（図４（Ｅ））。すなわち、この例では、出力同期信号Ｖsync2は、入力同期信号Ｖsync1に同期しない。このパルス周波数は、映像信号Ｓdisp2のフレームレートに対応する。同期信号生成部１７は、この例では、タイミングｔ３３，ｔ３５，ｔ３７，ｔ４０においてパルスを含む出力同期信号Ｖsync2を生成する。
　動作モードＭＡでは、切替制御部２５は、この出力同期信号Ｖsync2を所定の時間Δｔ２だけ遅延させることにより、内部同期信号Ｓ１を生成する（図４（Ｃ））。そして、処理部２２は、この内部同期信号Ｓ１に基づいて、所定の処理を行う（図４（Ｄ））。処理部２２の処理結果は、その直後の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。
　そして、処理部２３は、出力同期信号Ｖsync2に基づいて、所定の処理を行う（図４（Ｆ））。この処理結果は、次の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。具体的には、例えばタイミングｔ３６に開始された処理部２３の処理の処理結果は、タイミングｔ３８において映像処理部１５にラッチされ、映像処理部１５は、このタイミングｔ３８において、このラッチされたデータに基づいて処理を開始する。
　このようにして、映像処理部１０は映像信号Ｓdisp2を生成し、出力部１６はこの映像信号Ｓdisp2を表示パネル９に供給する。映像信号Ｓdisp2は、図４（Ｅ）に示したように、タイミングｔ３３～ｔ３６の期間においてフレームＦＮ－１の映像データを含み、タイミングｔ３６～ｔ３８の期間、およびタイミングｔ３８～ｔ４１の期間においてフレームＦＮの映像データを含み、タイミングｔ４１以降の期間においてフレームＦＮ＋１の映像データを含む。
　映像処理部１０は、フレームメモリ１４への書き込み処理が終了した、最新のフレームＦの映像データを出力する。具体的には、すなわち、タイミングｔ３３～ｔ３６の期間の開始タイミングでは、フレームＦＮ－１の映像データが書き込まれるタイミングｔ３１までの期間は終了しているが、フレームＦＮの映像データが書き込まれるタイミングｔ３１～ｔ３４の期間がまだ終了していない。よって、映像処理部１０は、フレームＦＮ－１の映像データを出力する。また、タイミングｔ３６～ｔ３８の期間の開始タイミングでは、フレームＦＮの映像データが書き込まれるタイミングｔ３１～ｔ３４の期間は終了しているが、フレームＦＮ＋１の映像データが書き込まれるタイミングｔ３４～ｔ３９の期間は終了していない。よって、映像処理部１０は、フレームＦＮの映像データを出力する。タイミングｔ３８～ｔ４１の期間の開始タイミングでは、フレームＦＮ＋１の映像データが書き込まれるタイミングｔ３４～ｔ３９の期間がまだ終了していないので、映像処理部１０は、フレームＦＮの映像データを出力する。タイミングｔ４１以降の期間の開始タイミングでは、フレームＦＮ＋１の映像データが書き込まれるタイミングｔ３４～ｔ３９の期間は終了しているが、フレームＦＮ＋２の映像データが書き込まれるタイミングｔ３９～ｔ４２の期間は終了していないので、映像処理部１０は、フレームＦＮ＋１の映像データを出力する。
　このように、動作モードＭＡでは、処理部２２が出力同期信号Ｖsync2に応じたタイミングで動作する。これにより、フレームメモリ１４には、入力同期信号Ｖsync1に応じたタイミングで映像データが書き込まれ、フレームメモリ１４から、出力同期信号Ｖsync2に応じたタイミングで映像データが読み出される。このようにフレームメモリ１４は、いわゆるバッファメモリとして動作するので、映像処理部１０は、入力同期信号Ｖsync1のパルス周波数と出力同期信号Ｖsync2のパルス周波数とが、互いに同じであるか異なっているかにかかわらず、映像信号Ｓdisp1に応じた所望の映像信号Ｓdisp2を生成することができる。
（動作モードＭＢ）
　次に、動作モードＭＢにおける映像処理部１０の動作について説明する。動作モードＭＢは、入力された映像信号Ｓdisp1のフレームレートが変化し得る場合において、映像信号Ｓdisp2のフレームレートも同様に変化させる場合に使用するモードである。例えば、映像信号Ｓdisp1が、フレームレートが変化し得る動作（ＶＲＲ動作）であることを通知する制御データを含む場合において、例えば、表示パネル９がＶＲＲ動作に対応している場合には、映像処理部１０は、この動作モードＭＢで動作する。
　図５は、動作モードＭＢにおける映像処理部１０の一動作例を表すものである。この例では、映像信号Ｓdisp1のフレームレートは、タイミングｔ５７において１２０Ｈｚから４８Ｈｚに変化し、この変化に応じて、映像信号Ｓdisp2のフレームレートもまた、タイミングｔ５９において１２０Ｈｚから４８Ｈｚに変化する。映像信号Ｓdisp1は、図５（Ａ）に示したように、タイミングｔ５１～ｔ５４の期間においてフレームＦＮの映像データを含み、タイミングｔ５４～ｔ５７の期間においてフレームＦＮ＋１の映像データを含み、タイミングｔ５７～ｔ６０の期間においてフレームＦＮ＋２の映像データを含む。
　処理部２１は、映像信号Ｓdisp1に含まれる入力同期信号Ｖsync1に基づいて、所定の処理を行う（図５（Ｂ））。この処理結果は、次の入力同期信号Ｖsync1のパルスに基づいて映像前処理部１３にラッチされ、映像前処理部１３はこのラッチされたデータに基づいて処理を行う。
　動作モードＭＢでは、切替制御部２５は、処理部２２が入力同期信号Ｖsync1に応じたタイミングで動作するように設定するとともに、同期信号生成部１７が、入力同期信号Ｖsync1に応じた出力同期信号Ｖsync2を生成するように同期信号生成部１７の動作を制御する。
　切替制御部２５は、入力同期信号Ｖsync1を所定の時間Δｔ３だけ遅延させることにより、内部同期信号Ｓ１を生成する（図５（Ｃ））。具体的には、切替制御部２５は、例えば、入力同期信号Ｖsync1のパルスが生じるタイミングｔ５４から所定の時間Δｔ３だけ経過したタイミングｔ５５において内部同期信号Ｓ１のパルスが生じるように、内部同期信号Ｓ１を生成する。同様に、切替制御部２５は、例えば、入力同期信号Ｖsync1のパルスが生じるタイミングｔ５７から所定の時間Δｔ３だけ経過したタイミングｔ５８において内部同期信号Ｓ１のパルスが生じるように、内部同期信号Ｓ１を生成する。そして、処理部２２は、この内部同期信号Ｓ１に基づいて、所定の処理を行う（図５（Ｄ））。
　この時間Δｔ３は、例えば、内部同期信号Ｓ１のパルスが生じるタイミングｔ５５が、タイミングｔ５４から開始した処理部２１の処理（図５（Ｂ））が終了するタイミングよりも後になるように設定される。これにより、処理部２２は、処理部２１の処理が終了した後に、処理を行うことができる（図５（Ｂ），（Ｄ））。
　処理部２２の処理結果は、その直後の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。
　同期信号生成部１７は、入力同期信号Ｖsync1を所定の時間Δｔ４だけ遅延させることにより、出力同期信号Ｖsync2を生成する（図５（Ｅ））。具体的には、同期信号生成部１７は、例えば、入力同期信号Ｖsync1のパルスが生じるタイミングｔ５４から所定の時間Δｔ４だけ経過したタイミングｔ５６において出力同期信号Ｖsync2のパルスが生じるように、出力同期信号Ｖsync2を生成する。同様に、同期信号生成部１７は、例えば、入力同期信号Ｖsync1のパルスが生じるタイミングｔ５７から所定の時間Δｔ４だけ経過したタイミングｔ５９において出力同期信号Ｖsync2のパルスが生じるように、出力同期信号Ｖsync2を生成する。そして、処理部２３は、この出力同期信号Ｖsync2に基づいて、所定の処理を行う（図５（Ｆ））。
　この時間Δｔ４は、例えば、出力同期信号Ｖsync2のパルスが生じるタイミングｔ５６が、タイミングｔ５５から開始した処理部２２の処理（図５（Ｄ））が終了するタイミングよりも後になるように設定される。これにより、処理部２３は、処理部２２の処理が終了した後に、処理を行うことができる（図５（Ｄ），（Ｆ））。
　処理部２３の処理結果は、次の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。
　これにより、例えば、タイミングｔ５４～ｔ５７の期間では、処理部２１はタイミングｔ５４において処理を開始し（図５（Ｂ））、処理部２２は、この処理部２１の処理が終了した後のタイミングｔ５５において処理を開始し（図５（Ｄ））、処理部２３は、この処理部２２の処理が終了した後のタイミングｔ５６において処理を開始する（図５（Ｆ））。同様に、タイミングｔ５７～ｔ６０の期間では、処理部２１はタイミングｔ５７において処理を開始し（図５（Ｂ））、処理部２２は、この処理部２１の処理が終了した後のタイミングｔ５８において処理を開始し（図５（Ｄ））、処理部２３は、この処理部２２の処理が終了した後のタイミングｔ５９において処理を開始する（図５（Ｆ））。
　このようにして、映像処理部１０は映像信号Ｓdisp2を生成し、出力部１６はこの映像信号Ｓdisp2を表示パネル９に供給する。映像信号Ｓdisp2は、図５（Ｅ）に示したように、タイミングｔ５３～ｔ５６の期間においてフレームＦＮの映像データを含み、タイミングｔ５６～ｔ５９の期間においてフレームＦＮ＋１の映像データを含み、タイミングｔ５９～ｔ６２の期間においてフレームＦＮ＋２の映像データを含む。
　図６は、図５に示したタイミングｔ５４～ｔ５７における映像処理部１０の動作を表すものである。上述したように、まず処理部２１が処理（“Ａ”，“Ｂ”，“Ｃ”）を行い、その後に処理部２２が処理（“Ｄ”，“Ｅ”）を行い、その後に処理部２３が処理（“Ｆ”，“Ｇ”）を行う。この例でも、動作モードＭＡの場合（図３）と同様に、時間Ｔα，Ｔβを必要最小限にすることにより、映像処理部１０における入出力遅延時間（時間Δｔ４）を短くすることができる。具体的には、映像処理部１０では、図６に示したように、フレームレートが変化する場合でも、この入出力遅延時間を、入力同期信号Ｖsync1の周期に対応する時間長よりも短くすることができる。その結果、映像表示装置１では、フレームレートが変化する場合でも、フレーム画像のデータが入力されてから、そのフレーム画像を表示するまでの時間を短くすることができる。
（動作モードＭＣ）
　次に、動作モードＭＣにおける映像処理部１０の動作について説明する。動作モードＭＣは、入力された映像信号Ｓdisp1のフレームレートが変化し得る場合において、映像信号Ｓdisp2のフレームレートは固定させる場合に使用するモードである。映像信号Ｓdisp1が、フレームレートが変化し得る動作（ＶＲＲ動作）であることを通知する制御データを含む場合において、例えば、表示パネル９がＶＲＲ動作に対応していない場合には、映像処理部１０は、この動作モードＭＣで動作する。
　図７は、動作モードＭＣにおける映像処理部１０の一動作例を表すものである。この例では、映像信号Ｓdisp1のフレームレートは、タイミングｔ７７において１２０Ｈｚから４８Ｈｚに変化する。一方、映像信号Ｓdisp2のフレームレートは、１２０Ｈｚに維持される。映像信号Ｓdisp1は、図７（Ａ）に示したように、タイミングｔ７１～ｔ７４の期間においてフレームＦＮの映像データを含み、タイミングｔ７４～ｔ７７の期間においてフレームＦＮ＋１の映像データを含み、タイミングｔ７７～ｔ８２の期間においてフレームＦＮ＋２の映像データを含む。
　処理部２１は、映像信号Ｓdisp1に含まれる入力同期信号Ｖsync1に基づいて、所定の処理を行う（図７（Ｂ））。この処理結果は、次の入力同期信号Ｖsync1のパルスに基づいて映像前処理部１３にラッチされ、映像前処理部１３はこのラッチされたデータに基づいて処理を行う。
　動作モードＭＣでは、切替制御部２５は、処理部２２が出力同期信号Ｖsync2に応じたタイミングで動作するように設定するとともに、同期信号生成部１７が所定のパルス周波数を有する出力同期信号Ｖsync2を生成するように、同期信号生成部１７の動作を制御する。
　この例では、映像処理部１０は、映像信号Ｓdisp2のフレームレートを、所定のフレームレート（この例では１２０Ｈｚ）に維持している。同期信号生成部１７は、所定のパルス周波数（この例では１２０Ｈｚ）を有する出力同期信号Ｖsync2を生成する（図７（Ｅ））。すなわち、この例では、出力同期信号Ｖsync2は、入力同期信号Ｖsync1に同期しない。このパルス周波数は、映像信号Ｓdisp2のフレームレートに対応する。同期信号生成部１７は、この例では、タイミングｔ７３，ｔ７６，ｔ７９，ｔ８１，ｔ８４においてパルスを含む出力同期信号Ｖsync2を生成する。
　動作モードＭＣでは、切替制御部２５は、この出力同期信号Ｖsync2を所定の時間Δｔ５だけ遅延させることにより、内部同期信号Ｓ１を生成する（図７（Ｃ））。そして、処理部２２は、この内部同期信号Ｓ１に基づいて、所定の処理を行う（図７（Ｄ））。処理部２２の処理結果は、その直後の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。
　そして、処理部２３は、出力同期信号Ｖsync2に基づいて、所定の処理を行う（図７（Ｆ））。この処理結果は、次の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。具体的には、例えばタイミングｔ７６に開始された処理部２３の処理の処理結果は、タイミングｔ７９において映像処理部１５にラッチされ、映像処理部１５は、このタイミングｔ７９において、このラッチされたデータに基づいて処理を開始する。
　このようにして、映像処理部１０は映像信号Ｓdisp2を生成し、出力部１６はこの映像信号Ｓdisp2を表示パネル９に供給する。映像信号Ｓdisp2は、図７（Ｅ）に示したように、タイミングｔ７３～ｔ７６の期間においてフレームＦＮ－１の映像データを含み、タイミングｔ７６～ｔ７９の期間においてフレームＦＮの映像データを含み、タイミングｔ７９～ｔ８１の期間、およびタイミングｔ８１～ｔ８４の期間においてフレームＦＮ＋１の映像データを含み、タイミングｔ８４以降の期間においてフレームＦＮ＋２の映像データを含む。
　このように、映像表示装置１では、例えば表示パネル９がＶＲＲ動作に対応していない場合には、フレームレートが変化する映像信号Ｓdisp1が供給された場合でも、映像信号Ｓdisp2におけるフレームレートを所定のフレームレートに維持することができる。
（動作モードＭの設定）
　映像処理部１０は、このような動作モードＭＡ～ＭＣで動作を行う。切替制御部２５は、制御データＣＴＬに基づいて、動作モードＭを設定する。以下に、動作モードＭの設定動作について、詳細に説明する。
　図８は、映像処理部１０の一動作例を表すものである。映像処理部１０は、ＮｏｎＶＲＲ動作からＶＲＲ動作への切替通知に基づいて、動作モードＭを動作モードＭＢまたは動作モードＭＣに設定し、ＶＲＲ動作からＮｏｎＶＲＲ動作への切替通知に基づいて、動作モードを動作モードＭＡに設定する。以下に、この動作について詳細に説明する。
　まず、切替制御部２５は、フレームレートが変化しない動作（ＮｏｎＶＲＲ動作）行うため、動作モードＭを動作モードＭＡに設定する（ステップＳ１０１）。
　これにより、同期信号生成部１７は、所定のパルス周波数を有する出力同期信号Ｖsync2を生成する。例えば、図２に示したように、映像信号Ｓdisp1，Ｓdisp2のフレームレートが互いに同じである場合には、同期信号生成部１７は、所定のパルス周波数を有する出力同期信号Ｖsync2を生成するとともに、その出力同期信号Ｖsync2の位相が、入力同期信号Ｖsync1の位相から所定量だけずれるように位相調整動作を行う。また、例えば、図４に示したように、映像信号Ｓdisp1，Ｓdisp2のフレームレートが互いに異なる場合には、同期信号生成部１７は、所定のパルス周波数を有する出力同期信号Ｖsync2を生成する。
　また、切替制御部２５は、出力同期信号Ｖsync2に応じた内部同期信号Ｓ１を生成する。これにより、処理部２２は、出力同期信号Ｖsync2に応じたタイミングで処理を行う。
　そして、映像処理部１０は、動作モードＭＡで動作を行う（ステップＳ１０２）。
　次に、切替制御部２５は、制御データＣＴＬに基づいて、フレームレートが変化し得る動作（ＶＲＲ動作）への切替通知を受け取ったかどうかを確認する（ステップＳ１０３）。ＶＲＲ動作への切替通知を受け取っていない場合（ステップＳ１０３において“Ｎ”）には、ＶＲＲ動作への切替通知を受け取るまでこのステップＳ１０３の処理を繰り返す。
　ステップＳ１０３において、ＶＲＲ動作への切替通知を受け取った場合（ステップＳ１０３において“Ｙ”）には、切替制御部２５は、設定部２４における設定に基づいて、表示パネル９がＶＲＲ動作に対応しているかどうかを確認する（ステップＳ１０４）。
　ステップＳ１０４において、表示パネル９がＶＲＲ動作に対応している場合（ステップＳ１０４において“Ｙ”）には、切替制御部２５は、動作モードＭを動作モードＭＢに設定する（ステップＳ１０５）。
　これにより、同期信号生成部１７は、図５に示したように、入力同期信号Ｖsync1に応じた出力同期信号Ｖsync2を生成する。また、切替制御部２５は、入力同期信号Ｖsync1に応じた内部同期信号Ｓ１を生成する。これにより、処理部２２は、入力同期信号Ｖsync1に応じたタイミングで処理を行う。
　そして、映像処理部１０は、動作モードＭＢで動作を行う（ステップＳ１０６）。
　ステップＳ１０４において、表示パネル９がＶＲＲ動作に対応していない場合（ステップＳ１０４において“Ｎ”）には、切替制御部２５は、動作モードＭを動作モードＭＣに設定する（ステップＳ１０７）。
　これにより、同期信号生成部１７は、図７に示したように、所定のパルス周波数を有する出力同期信号Ｖsync2を生成する。また、切替制御部２５は、この出力同期信号Ｖsync2に応じた内部同期信号Ｓ１を生成する。これにより、処理部２２は、出力同期信号Ｖsync2に応じたタイミングで処理を行う。
　そして、映像処理部１０は、動作モードＭＣで動作を行う（ステップＳ１０８）。
　次に、切替制御部２５は、制御データＣＴＬに基づいて、フレームレートが変化しない動作（ＮｏｎＶＲＲ動作）への切替通知を受け取ったかどうかを確認する（ステップＳ１０９）。ＮｏｎＶＲＲ動作への切替通知を受け取っていない場合（ステップＳ１０９において“Ｎ”）には、ＮｏｎＶＲＲ動作への切替通知を受け取るまでこのステップＳ１０９の処理を繰り返す。ＮｏｎＶＲＲ動作への切替通知を受け取った場合（ステップＳ１０９において“Ｙ”）には、ステップＳ１０１の処理に戻る。
　ここで、動作モードＭＡは、本開示における「第１の動作モード」の一具体例に対応する。動作モードＭＢは、本開示における「第２の動作モード」の一具体例に対応する。動作モードＭＣは、本開示における「第３の動作モード」の一具体例に対応する。
（比較例）
　次に、比較例に係る映像表示装置１Ｒについて説明する。映像表示装置１Ｒは、動作モードＭＢにおいて、処理部２２が、出力同期信号Ｖsync2に応じたタイミングで処理を行うように構成される。すなわち、本実施の形態に係る映像表示装置１では、動作モードＭＢにおいて、処理部２２は、入力同期信号Ｖsync1に応じたタイミングで処理を行うようにしたが、本比較例に係る映像表示装置１Ｒでは、動作モードＭＢにおいて、処理部２２は、出力同期信号Ｖsync2に応じたタイミングで処理を行うようにしている。この映像表示装置１Ｒは、本実施の形態に係る映像表示装置１（図１）と同様に、映像処理部１０Ｒを備えている。映像処理部１０Ｒは、本実施の形態に係る映像処理部１０（図１）と同様に、切替制御部２５Ｒを有している。
　図９は、動作モードＭＢにおける映像処理部１０Ｒの一動作例を表すものである。この図９は、本実施の形態に係る図５に対応している。この例では、映像信号Ｓdisp1のフレームレートは、タイミングｔ９７において１２０Ｈｚから４８Ｈｚに変化し、この変化に応じて、映像信号Ｓdisp2のフレームレートもまた、タイミングｔ９９において１２０Ｈｚから４８Ｈｚに変化する。映像信号Ｓdisp1は、図９（Ａ）に示したように、タイミングｔ９１～ｔ９４の期間においてフレームＦＮの映像データを含み、タイミングｔ９４～ｔ９７の期間においてフレームＦＮ＋１の映像データを含み、タイミングｔ９７～ｔ１０１の期間においてフレームＦＮ＋２の映像データを含む。
　処理部２１は、映像信号Ｓdisp1に含まれる入力同期信号Ｖsync1に基づいて、所定の処理を行う（図９（Ｂ））。この処理結果は、次の入力同期信号Ｖsync1のパルスに基づいて映像前処理部１３にラッチされ、映像前処理部１３はこのラッチされたデータに基づいて処理を行う。
　比較例に係る動作モードＭＢでは、切替制御部２５Ｒは、処理部２２が出力同期信号Ｖsync2に応じたタイミングで動作するように設定するとともに、同期信号生成部１７が、入力同期信号Ｖsync1に応じた出力同期信号Ｖsync2を生成するように同期信号生成部１７の動作を制御する。
　同期信号生成部１７は、入力同期信号Ｖsync1を所定の時間Δｔ４だけ遅延させることにより、出力同期信号Ｖsync2を生成する（図９（Ｅ））。
　切替制御部２５Ｒは、この出力同期信号Ｖsync2を所定の時間Δｔ６だけ遅延させることにより、内部同期信号Ｓ１を生成する（図９（Ｃ））。処理部２２は、この内部同期信号Ｓ１に基づいて、所定の処理を行う（図９（Ｄ））。
　この時間Δｔ６は、例えば、内部同期信号Ｓ１のパルスが生じるタイミングｔ９５が、タイミングｔ９４から開始した処理部２１の処理（図９（Ｂ））が終了するタイミングよりも後になるように設定される。これにより、処理部２２は、処理部２１の処理が終了した後に、処理を行うことができる（図９（Ｂ），（Ｄ））。
　処理部２２の処理結果は、その直後の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。
　そして、処理部２３は、出力同期信号Ｖsync2に基づいて、所定の処理を行う（図９（Ｆ））。この処理結果は、次の出力同期信号Ｖsync2に基づいて、映像処理部１５にラッチされる。映像処理部１５はこのラッチされたデータに基づいて処理を行う。
　例えば、タイミングｔ９４～ｔ９７の期間では、処理部２１はタイミングｔ９４において処理を開始し（図９（Ｂ））、処理部２２は、この処理部２１の処理が終了した後のタイミングｔ９５において処理を開始し（図９（Ｄ））、処理部２３は、この処理部２２の処理が終了した後のタイミングｔ９６において処理を開始する（図９（Ｆ））。同様に、タイミングｔ９７～ｔ１０１の期間では、処理部２１はタイミングｔ９７において処理を開始し（図９（Ｂ））、処理部２２は、この処理部２１の処理が終了した後のタイミングｔ９８において処理を開始し（図９（Ｄ））、処理部２３は、この処理部２２の処理が終了した後のタイミングｔ９９において処理を開始する（図９（Ｆ））。
　この比較例に係る映像表示装置１Ｒでは、切替制御部２５Ｒは、例えば、このタイミングｔ９９から所定の時間Δｔ６だけ経過したタイミングｔ１００において内部同期信号Ｓ１のパルスが生じるように、内部同期信号Ｓ１を生成する（図９（Ｃ））。処理部２２は、この内部同期信号Ｓ１に基づいて、所定の処理を行う（図９（Ｄ））。また、同期信号生成部１７は、入力同期信号Ｖsync1のパルスが生じるタイミングｔ１０１から所定の時間Δｔ４だけ経過したタイミングｔ１０２において出力同期信号Ｖsync2のパルスが生じるように、出力同期信号Ｖsync2を生成する（図９（Ｅ））。よって、タイミングｔ１００から開始された処理部２２の処理結果は、タイミングｔ１０２において映像処理部１５にラッチされる。これにより、タイミングｔ１０２以降の期間において、映像信号Ｓdisp2はフレームＦＮ＋２の映像データを含むこととなる。
　このようにして、映像信号Ｓdisp2は、図９（Ｅ）に示したように、タイミングｔ９９～ｔ１０２の期間、およびタイミングｔ１０２以降の期間において、フレームＦＮ＋２の映像データを含む。すなわち、映像表示装置１Ｒでは、同じフレーム画像が繰り返されてしまう。なお、この例では、映像信号Ｓdisp1のフレームレートを、１２０Ｈｚから４８Ｈｚに変化させたが、例えば、４８Ｈｚから１２０Ｈｚに変化させた場合には、フレーム画像がスキップされる可能性がある。
　このように、比較例に係る映像表示装置１Ｒでは、フレーム画像が繰り返され、あるいはフレーム画像がスキップされる可能性がある。この場合には、映像品質が低下してしまう。
　一方、本実施の形態に係る映像表示装置１では、図５に示したように、フレーム画像が繰り返され、あるいはフレーム画像がスキップされる可能性を低減することができる。これにより、映像表示装置１では、映像品質の低下を抑えることができる。
　このように、映像表示装置１では、入力同期信号Ｖsync1に応じたタイミングまたは出力同期信号Ｖsync2に応じたタイミングで、処理部２１および映像前処理部１３（第１の処理部）の処理結果に基づいて処理を行う処理部２２（第２の処理部）と、処理部２２が入力同期信号Ｖsync1に応じたタイミングおよび出力同期信号Ｖsync2に応じたタイミングのどちらのタイミングで処理を行うかを制御する切替制御部２５とを設けるようにした。これにより、切替制御部２５は、例えば、フレームレートが変化しない動作（ＮｏｎＶＲＲ動作）では、処理部２２が出力同期信号Ｖsync2に応じたタイミングで処理を行い、フレームレートが変化し得る動作（ＶＲＲ動作）では、処理部２２が入力同期信号Ｖsync1に応じたタイミングで処理を行うように設定することができる。これにより、映像表示装置１では、ＶＲＲ動作において、フレーム画像が繰り返され、あるいはフレーム画像がスキップされる可能性を低減することができるので、映像品質の低下を抑えることができる。
　また、映像表示装置１では、例えば、図６に示したように、映像信号Ｓdisp1が入力部１１に入力されるタイミングと、映像信号Ｓdisp2が出力部１６から出力されるタイミングとの遅延時間が、入力同期信号Ｖsync1の１周期分の時間より短くするようにしたので、例えばフレームレートが変化する場合において、表示までの時間を短くしつつ、映像品質の低下を抑えることができる。
［効果］
　以上のように本実施の形態では、入力同期信号に応じたタイミングまたは出力同期信号に応じたタイミングで、第１の処理部の処理結果に基づいて処理を行う第２の処理部と、第２の処理部が入力同期信号に応じたタイミングおよび出力同期信号に応じたタイミングのどちらのタイミングで処理を行うかを制御する切替制御部とを設けるようにしたので、映像品質の低下を抑えることができる。
　本実施の形態では、映像信号が入力部に入力されるタイミングと、映像信号が出力部から出力されるタイミングとの遅延時間が、入力同期信号の１周期分の時間よりも短くするようにしたので、表示までの時間を短くしつつ、映像品質の低下を抑えることができる。
［変形例１］
　上記実施の形態では、処理部２２は、切替制御部２５が生成した内部同期信号Ｓ１に応じたタイミングで処理を行うようにしたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
　変形例に係る映像表示装置１Ａは、本実施の形態に係る映像表示装置１（図１）と同様に、映像処理部１０Ａを備えている。映像処理部１０Ａは、本実施の形態に係る映像処理部１０（図１）と同様に、処理部２２Ａと、切替制御部２５Ａとを有している。
　処理部２２Ａは、出力同期信号Ｖsync2に応じたタイミングで処理を行う場合（動作モードＭＡ，ＭＣ）には、切替制御部２５Ａが生成した内部同期信号Ｓ１に基づいて処理を行い、入力同期信号Ｖsync1に応じたタイミングで処理を行う場合（動作モードＭＢ）には、処理部２１の処理が終了したタイミングで処理を行うように構成される。
　切替制御部２５Ａは、制御データＣＴＬに基づいて、処理部２２Ａが、入力同期信号Ｖsync1に応じたタイミング、および出力同期信号Ｖsync2に応じたタイミングのうちのどちらのタイミングで処理を行うかを決定する。そして、切替制御部２５Ａは、処理部２２Ａが出力同期信号Ｖsync2に応じたタイミングで処理を行うことを決定した場合（動作モードＭＡ，ＭＣ）には、出力同期信号Ｖsync2に応じたタイミングに基づいて内部同期信号Ｓ１を生成する。また、切替制御部２５Ａは、処理部２２Ａが入力同期信号Ｖsync1に応じたタイミングで処理を行うことを決定した場合（動作モードＭＢ）には、処理部２２Ａが、処理部２１の処理が終了したタイミングで処理を行うように、処理部２２Ａに対して指示を行うようになっている。
　図１０は、動作モードＭＢにおける映像処理部１０Ａの一動作例を表すものである。この図１０は、本実施の形態に係る図５と対応している。動作モードＭＢでは、切替制御部２５Ａは、処理部２２Ａが、処理部２１の処理が終了したタイミングで処理を行うように、処理部２２Ａに対して指示を行う。よって、処理部２２Ａは、処理部２１が処理を修了したタイミングで処理を行う（図１０（Ｂ），（Ｃ））。具体的には、例えば、タイミングｔ１１４～ｔ１１５の期間において処理部２１が処理を行い、処理部２２Ａは、このタイミングｔ１１５において処理を開始する。また、例えば、タイミングｔ１１７～ｔ１１８の期間において処理部２１が処理を行い、処理部２２Ａは、このタイミングｔ１１８において処理を開始する。処理部２１は、入力同期信号Ｖsync1に応じたタイミングで処理を行う。よって、その処理部２１の処理に引き続いて処理を行う処理部２２Ａもまた、入力同期信号Ｖsync1に応じたタイミングで処理を行う。
　この場合でも、時間Δｔ４は、例えば、出力同期信号Ｖsync2のパルスが生じるタイミングｔ１１６が、タイミングｔ１１５から開始した処理部２２Ａの処理（図１０（Ｃ））が終了するタイミングよりも後になるように設定される。これにより、処理部２３は、処理部２２Ａの処理が終了した後に、処理を行うことができる（図１０（Ｃ），（Ｅ））。
　これにより、例えば、タイミングｔ１１４～ｔ１１７の期間では、処理部２１はタイミングｔ１１４において処理を開始し（図１０（Ｂ））、処理部２２Ａは、この処理部２１の処理が終了したタイミングｔ１１５において処理を開始し（図１０（Ｃ））、処理部２３は、この処理部２２Ａの処理が終了した後のタイミングｔ１１６において処理を開始する（図１０（Ｅ））。同様に、タイミングｔ１１７～ｔ１２０の期間では、処理部２１はタイミングｔ１１７において処理を開始し（図１０（Ｂ））、処理部２２Ａは、この処理部２１の処理が終了したタイミングｔ１１８において処理を開始し（図１０（Ｃ））、処理部２３は、この処理部２２Ａの処理が終了した後のタイミングｔ１１９において処理を開始する（図１０（Ｅ））。
　以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、図２，４，５，７に示したフレームレートは一例であり、映像表示装置１は、様々なフレームレートで動作させることができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、映像品質の低下を抑えることができる。
（１）
　入力同期信号および入力映像データを含む入力映像信号を受信する入力部と、
　前記入力同期信号に応じたタイミングで、前記入力映像データに基づいて第１の処理を行う第１の処理部と、
　出力同期信号を生成する同期信号生成部と、
　前記入力同期信号に応じたタイミングまたは前記出力同期信号に応じたタイミングで、前記第１の処理の処理結果に基づいて第２の処理を行う第２の処理部と、
　前記第２の処理部が前記入力同期信号に応じたタイミングおよび前記出力同期信号に応じたタイミングのうちのどちらのタイミングで前記第２の処理を行うかを制御する制御部と、
　前記出力同期信号に応じたタイミングで、前記第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成する第３の処理部と、
　前記出力同期信号および前記出力映像データを含む出力映像信号を出力する出力部と
　を備えた映像処理装置。
（２）
　前記入力映像信号が前記入力部に入力されるタイミングと、前記出力映像信号が前記出力部から出力されるタイミングとの間の遅延時間は、前記入力同期信号の１周期分の時間長よりも短い
　前記（１）に記載の映像処理装置。
（３）
　フレームメモリをさらに備え、
　前記第１の処理は、前記入力映像データを前記フレームメモリに書き込むアドレスを決定する処理を含み、
　前記第２の処理は、前記フレームメモリから前記出力映像データを読み出すアドレスを決定する処理を含む
　前記（１）または（２）に記載の映像処理装置。
（４）
　前記入力映像信号は、フレームレートが変化し得るかどうかを示す制御データを含み、
　前記制御部は、前記制御データに基づいて、前記第２の処理部が、前記入力同期信号に応じたタイミングおよび前記出力同期信号に応じたタイミングのうちのどちらのタイミングで前記第２の処理を行うかを決定する
　前記（１）から（３）のいずれかに記載の映像処理装置。
（５）
　前記映像処理装置は、第１の動作モードと、第２の動作モードとを有し、
　前記第２の処理部は、前記第１の動作モードでは、前記出力同期信号に応じたタイミングで前記第２の処理を行い、前記第２の動作モードでは、前記入力同期信号に応じたタイミングで前記第２の処理を行い、
　前記制御部は、前記制御データに基づいて、前記フレームレートが固定されている場合には、前記映像処理装置が前記第１の動作モードで動作するように制御し、前記フレームレートが変化し得る場合には、前記映像処理装置が前記第２の動作モードで動作するように制御する
　前記（４）に記載の映像処理装置。
（６）
　前記制御部は、前記同期信号生成部の動作をさらに制御し、
　前記同期信号生成部は、前記第１の動作モードでは、所定のパルス周波数を有する前記出力同期信号を生成し、前記第２の動作モードでは、前記入力同期信号に応じた前記出力同期信号を生成する
　前記（５）に記載の映像処理装置。
（７）
　前記同期信号生成部は、前記第１の動作モードにおいて、前記入力映像信号のフレームレートおよび前記出力映像信号のフレームレートが互いに等しい場合には、所定のパルス周波数を有する前記出力同期信号を生成するとともに、前記出力同期信号の位相が前記入力同期信号の位相から所定量だけずれるように位相調整動作を行う
　前記（６）に記載の映像処理装置。
（８）
　前記同期信号生成部は、前記第１の動作モードにおいて、前記入力映像信号のフレームレートおよび前記出力映像信号のフレームレートが互いに異なる場合には、所定のパルス周波数を有する前記出力同期信号を生成する
　前記（６）または（７）に記載の映像処理装置。
（９）
　第１の設定または第２の設定を行う設定部をさらに備え、
　前記映像処理装置は、第３の動作モードを有し、
　前記第２の処理部は、前記第３の動作モードでは、前記出力同期信号に応じたタイミングで前記第２の処理を行い、
　前記同期信号生成部は、前記第３の動作モードでは、所定のパルス周波数を有する前記出力同期信号を生成し、
　前記制御部は、前記フレームレートが変化し得る場合において、前記設定部の設定が前記第１の設定である場合には、前記映像処理装置が前記第２の動作モードで動作するように制御し、前記設定部の設定が前記第２の設定である場合には、前記映像処理装置が前記第３の動作モードで動作するように制御する
　前記（６）から（８）のいずれかに記載の映像処理装置。
（１０）
　入力同期信号および入力映像データを含む入力映像信号を受信する入力部と、
　前記入力同期信号に応じたタイミングで、前記入力映像データに基づいて第１の処理を行うことと、
　出力同期信号を生成することと、
　前記入力同期信号に応じたタイミングまたは前記出力同期信号に応じたタイミングで、前記第１の処理の処理結果に基づいて第２の処理を行うことと、
　前記第２の処理が、前記入力同期信号に応じたタイミングおよび前記出力同期信号に応じたタイミングのうちのどちらのタイミングで行われるかを制御することと、
　前記出力同期信号に応じたタイミングで、前記第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成することと、
　前記出力同期信号および前記出力映像データを含む出力映像信号を出力することと　　
　を含む映像処理方法。
（１１）
　映像処理装置と、
　前記映像処理装置により処理された映像信号に基づいて表示動作を行う表示パネルと
　を備え、
　前記映像処理装置は、
　入力同期信号および入力映像データを含む入力映像信号を受信する入力部と、
　前記入力同期信号に応じたタイミングで、前記入力映像データに基づいて第１の処理を行う第１の処理部と、
　出力同期信号を生成する同期信号生成部と、
　前記入力同期信号に応じたタイミングまたは前記出力同期信号に応じたタイミングで、前記第１の処理の処理結果に基づいて第２の処理を行う第２の処理部と、
　前記第２の処理部が前記入力同期信号に応じたタイミングおよび前記出力同期信号に応じたタイミングのうちのどちらのタイミングで前記第２の処理を行うかを制御する制御部と、
　前記出力同期信号に応じたタイミングで、前記第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成する第３の処理部と、
　前記出力同期信号および前記出力映像データを含む出力映像信号を出力する出力部と
　を有する
　映像表示装置。
　本出願は、日本国特許庁において２０２１年１月２２日に出願された日本特許出願番号２０２１－００９０５６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　入力同期信号および入力映像データを含む入力映像信号を受信する入力部と、
    　前記入力同期信号に応じたタイミングで、前記入力映像データに基づいて第１の処理を行う第１の処理部と、
    　出力同期信号を生成する同期信号生成部と、
    　前記入力同期信号に応じたタイミングまたは前記出力同期信号に応じたタイミングで、前記第１の処理の処理結果に基づいて第２の処理を行う第２の処理部と、
    　前記第２の処理部が前記入力同期信号に応じたタイミングおよび前記出力同期信号に応じたタイミングのうちのどちらのタイミングで前記第２の処理を行うかを制御する制御部と、
    　前記出力同期信号に応じたタイミングで、前記第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成する第３の処理部と、
    　前記出力同期信号および前記出力映像データを含む出力映像信号を出力する出力部と
    　を備えた映像処理装置。
  2. 　前記入力映像信号が前記入力部に入力されるタイミングと、前記出力映像信号が前記出力部から出力されるタイミングとの間の遅延時間は、前記入力同期信号の１周期分の時間長よりも短い
    　請求項１に記載の映像処理装置。
  3. 　フレームメモリをさらに備え、
    　前記第１の処理は、前記入力映像データを前記フレームメモリに書き込むアドレスを決定する処理を含み、
    　前記第２の処理は、前記フレームメモリから前記出力映像データを読み出すアドレスを決定する処理を含む
    　請求項１に記載の映像処理装置。
  4. 　前記入力映像信号は、フレームレートが変化し得るかどうかを示す制御データを含み、
    　前記制御部は、前記制御データに基づいて、前記第２の処理部が、前記入力同期信号に応じたタイミングおよび前記出力同期信号に応じたタイミングのうちのどちらのタイミングで前記第２の処理を行うかを決定する
    　請求項１に記載の映像処理装置。
  5. 　前記映像処理装置は、第１の動作モードと、第２の動作モードとを有し、
    　前記第２の処理部は、前記第１の動作モードでは、前記出力同期信号に応じたタイミングで前記第２の処理を行い、前記第２の動作モードでは、前記入力同期信号に応じたタイミングで前記第２の処理を行い、
    　前記制御部は、前記制御データに基づいて、前記フレームレートが固定されている場合には、前記映像処理装置が前記第１の動作モードで動作するように制御し、前記フレームレートが変化し得る場合には、前記映像処理装置が前記第２の動作モードで動作するように制御する
    　請求項４に記載の映像処理装置。
  6. 　前記制御部は、前記同期信号生成部の動作をさらに制御し、
    　前記同期信号生成部は、前記第１の動作モードでは、所定のパルス周波数を有する前記出力同期信号を生成し、前記第２の動作モードでは、前記入力同期信号に応じた前記出力同期信号を生成する
    　請求項５に記載の映像処理装置。
  7. 　前記同期信号生成部は、前記第１の動作モードにおいて、前記入力映像信号のフレームレートおよび前記出力映像信号のフレームレートが互いに等しい場合には、所定のパルス周波数を有する前記出力同期信号を生成するとともに、前記出力同期信号の位相が前記入力同期信号の位相から所定量だけずれるように位相調整動作を行う
    　請求項６に記載の映像処理装置。
  8. 　前記同期信号生成部は、前記第１の動作モードにおいて、前記入力映像信号のフレームレートおよび前記出力映像信号のフレームレートが互いに異なる場合には、所定のパルス周波数を有する前記出力同期信号を生成する
    　請求項６に記載の映像処理装置。
  9. 　第１の設定または第２の設定を行う設定部をさらに備え、
    　前記映像処理装置は、第３の動作モードを有し、
    　前記第２の処理部は、前記第３の動作モードでは、前記出力同期信号に応じたタイミングで前記第２の処理を行い、
    　前記同期信号生成部は、前記第３の動作モードでは、所定のパルス周波数を有する前記出力同期信号を生成し、
    　前記制御部は、前記フレームレートが変化し得る場合において、前記設定部の設定が前記第１の設定である場合には、前記映像処理装置が前記第２の動作モードで動作するように制御し、前記設定部の設定が前記第２の設定である場合には、前記映像処理装置が前記第３の動作モードで動作するように制御する
    　請求項６に記載の映像処理装置。
  10. 　入力同期信号および入力映像データを含む入力映像信号を受信する入力部と、
    　前記入力同期信号に応じたタイミングで、前記入力映像データに基づいて第１の処理を行うことと、
    　出力同期信号を生成することと、
    　前記入力同期信号に応じたタイミングまたは前記出力同期信号に応じたタイミングで、前記第１の処理の処理結果に基づいて第２の処理を行うことと、
    　前記第２の処理が、前記入力同期信号に応じたタイミングおよび前記出力同期信号に応じたタイミングのうちのどちらのタイミングで行われるかを制御することと、
    　前記出力同期信号に応じたタイミングで、前記第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成することと、
    　前記出力同期信号および前記出力映像データを含む出力映像信号を出力することと　　
    　を含む映像処理方法。
  11. 　映像処理装置と、
    　前記映像処理装置により処理された映像信号に基づいて表示動作を行う表示パネルと
    　を備え、
    　前記映像処理装置は、
    　入力同期信号および入力映像データを含む入力映像信号を受信する入力部と、
    　前記入力同期信号に応じたタイミングで、前記入力映像データに基づいて第１の処理を行う第１の処理部と、
    　出力同期信号を生成する同期信号生成部と、
    　前記入力同期信号に応じたタイミングまたは前記出力同期信号に応じたタイミングで、前記第１の処理の処理結果に基づいて第２の処理を行う第２の処理部と、
    　前記第２の処理部が前記入力同期信号に応じたタイミングおよび前記出力同期信号に応じたタイミングのうちのどちらのタイミングで前記第２の処理を行うかを制御する制御部と、
    　前記出力同期信号に応じたタイミングで、前記第２の処理の処理結果に基づいて第３の処理を行うことにより出力映像データを生成する第３の処理部と、
    　前記出力同期信号および前記出力映像データを含む出力映像信号を出力する出力部と
    　を有する
    　映像表示装置。
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