WO2022068388A1 - 显示基板及其显示装置 - Google Patents

显示基板及其显示装置 Download PDF

Info

Publication number
WO2022068388A1
WO2022068388A1 PCT/CN2021/110793 CN2021110793W WO2022068388A1 WO 2022068388 A1 WO2022068388 A1 WO 2022068388A1 CN 2021110793 W CN2021110793 W CN 2021110793W WO 2022068388 A1 WO2022068388 A1 WO 2022068388A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
substrate
display substrate
display
dielectric layer
Prior art date
Application number
PCT/CN2021/110793
Other languages
English (en)
French (fr)
Inventor
宋亮
许家豪
鲁栋良
廖飞
蒋冬华
杨国波
廖鹏宇
赵吾阳
Original Assignee
京东方科技集团股份有限公司
成都京东方光电科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司, 成都京东方光电科技有限公司 filed Critical 京东方科技集团股份有限公司
Priority to US17/789,948 priority Critical patent/US20230050620A1/en
Publication of WO2022068388A1 publication Critical patent/WO2022068388A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods

Definitions

  • Embodiments of the present disclosure relate to the field of display technology, and in particular, to a display substrate and a display device thereof.
  • OLED display panels have the advantages of self-luminescence, high efficiency, bright colors, light weight, power saving, rollability, and wide temperature range, and have been gradually applied to large-area displays, lighting and automotive displays. and other fields.
  • Embodiments of the present disclosure provide a display substrate and a display device thereof.
  • a display substrate includes: a substrate; a first wiring extending along a first direction on the substrate; a first dielectric layer on the substrate and the first wiring; a second wiring extending along the first direction, wherein the orthographic projection of the second wiring on the substrate at least partially overlaps the orthographic projection of the first wiring on the substrate; A dielectric layer and a conformal dielectric layer on the second wiring; a third wiring and a fourth wiring on the conformal dielectric layer and spaced along the first direction, wherein the third wiring and all The orthographic projection of the fourth wiring on the substrate at least partially overlaps the orthographic projection of the first wiring and the second wiring on the substrate.
  • the substrate has a display area and a peripheral area surrounding the display area.
  • the first wiring, the second wiring, the third wiring, and the fourth wiring are located in corner regions of the peripheral region.
  • the third wiring and the fourth wiring extend in parallel in a second direction different from the first direction.
  • the first direction and the second direction intersect and are not perpendicular.
  • the first wiring and the second wiring are configured to provide a data signal representing display information to the display substrate.
  • the display substrate further includes an integrated circuit in the peripheral region.
  • One end of the first wiring and one end of the second wiring are coupled to the integrated circuit.
  • the other end of the first wiring and the other end of the second wiring are coupled to the data signal lines of the display substrate.
  • the third wiring and the fourth wiring are configured to provide scan signals to the display substrate.
  • the display substrate further includes a gate driving circuit located in the peripheral region.
  • One end of the third wiring and one end of the fourth wiring are coupled to the gate driving circuit.
  • the other end of the third wiring and the other end of the fourth wiring are coupled to scan signal lines of the display substrate.
  • a first dimension of the first wiring in a direction perpendicular to its extending direction is the same as a second dimension of the second wiring in a direction perpendicular to its extending direction.
  • the first size is larger than a masking error of a mask used for forming the first wiring or the second wiring and a difference between a mask used for forming the first wiring or the second wiring twice the sum of the over-etch error of the etch.
  • the first wiring includes a first portion and a second portion.
  • the orthographic projection of the first portion on the substrate does not overlap with the orthographic projection of the second wiring on the substrate.
  • the orthographic projection of the second portion on the substrate overlaps the orthographic projection of the second wiring on the substrate.
  • a third dimension of the second portion in a direction perpendicular to the extending direction of the first wiring is greater than a sum of the masking error and the overetching error.
  • the third dimension shown is one-half the first dimension.
  • the first dimension is 2.0 ⁇ m.
  • the display substrate further includes: a barrier layer located between the substrate and the first wiring; a buffer layer located between the barrier layer and the first wiring; a planarization layer on the conformal dielectric layer and the third wiring; and a pixel definition layer on the planarization layer.
  • a display device in an aspect of the present disclosure, includes the display substrate as described above.
  • FIG. 1 schematically shows a partial plan view of a corner area of a display substrate.
  • Figure 2 schematically shows a cross-sectional view taken along the line AA' in Figure 1 .
  • FIG. 3 shows a photograph of part of the wiring in the corner area of the real display substrate.
  • FIG. 4 shows a cross-sectional view of the display panel taken along the FIB direction in FIG. 3 .
  • FIG. 5 illustrates a partial plan structure view of a display substrate according to an embodiment of the present disclosure.
  • FIG. 6 illustrates a cross-sectional structural view taken along line AA' in FIG. 5 according to an embodiment of the present disclosure.
  • Figure 7 shows a schematic diagram of the masking error.
  • Figure 8 shows a schematic diagram of the over-etch error.
  • FIG. 9 shows a schematic plan view of a display substrate according to an embodiment of the present disclosure.
  • FIG. 10 illustrates a partial wiring layout diagram of a corner region of a display substrate according to an embodiment of the present disclosure.
  • FIG. 11 illustrates a FIB cross-sectional view with respect to the first wiring and the second wiring in the corner region of the display substrate according to an embodiment of the present disclosure.
  • FIG. 1 schematically shows a partial plan view of a corner area of a display substrate.
  • Figure 2 schematically shows a cross-sectional view taken along the line AA' in Figure 1 .
  • the display substrate includes a substrate 100 and first and second wirings 101 and 102 on the substrate 100 . Since the first wiring 101 and the second wiring 102 are spaced apart, when the dielectric layer 106 is conformally formed on the first wiring 101 and the second wiring 102, the dielectric layer 106 will follow the surface shape of the underlying structure. Recesses 107 are formed on the surface of 106 .
  • the material for forming the third wiring 103 and the fourth wiring 104 may undesirably remain at the recess 107 and The residual portion 105 is formed.
  • This residual portion 105 may cause a short circuit between the third wiring 103 and the fourth wiring 104 .
  • an abnormal display phenomenon that always emits white light occurs in the corner region and the corresponding frame region of the display substrate.
  • FIG. 3 shows a photograph of part of the wiring in the corner area of the real display substrate.
  • the third wiring 103 and the fourth wiring 104 are short-circuited at positions indicated in the drawing in the direction of the focused ion beam (Focus Ion Beam, FIB).
  • FIG. 4 shows a cross-sectional view of the display panel taken along the FIB direction in FIG. 3 .
  • the positional relationship among the first wiring 101 , the second wiring 102 and the material portion 105 in FIG. 4 is similar to that in FIG. 2 , and will not be repeated here.
  • Embodiments of the present disclosure provide a display substrate capable of avoiding display abnormality in a corner area and a frame area of the display substrate caused by a wiring short circuit.
  • FIG. 5 illustrates a partial plan structure view of a display substrate according to an embodiment of the present disclosure.
  • 6 illustrates a cross-sectional structural view taken along line AA' in FIG. 5 according to an embodiment of the present disclosure.
  • the display substrate 10 may include: a substrate 200; a first wiring 201 extending along the first direction X on the substrate 200; a first dielectric layer 205 on the substrate 200 and the first wiring 201; and a second wiring 202 extending along the first direction X on the first dielectric layer 205 .
  • the orthographic projection of the second wiring 202 on the substrate 200 may at least partially overlap with the orthographic projection of the first wiring 201 on the substrate 200.
  • the display substrate 10 may further include: a conformal dielectric layer 206 on the first dielectric layer 205 and the second wiring 202; and spaced along the first direction X on the conformal dielectric layer 206
  • the third wiring 203 and the fourth wiring 204 (shown only in FIG. 5 ).
  • the orthographic projections of the third wiring 203 and the fourth wiring 204 on the substrate 200 may at least partially overlap with the orthographic projections of the first wiring 201 and the second wiring 202 on the substrate 200 .
  • the surface of the conformal dielectric layer 206 is not formed as shown in FIG. 2 .
  • the shown recess 107 is formed so that the third wiring 203 and the fourth wiring 204 formed on the conformal dielectric layer 206 will not be short-circuited, so as to avoid display abnormality and thereby improve the display effect of the display substrate.
  • the third wiring 203 and the fourth wiring 204 may extend in parallel along a second direction Y different from the first direction X.
  • the first direction X may intersect with the second direction Y and not be perpendicular.
  • a first dimension D1 of the first wiring 201 in a direction perpendicular to its extending direction may be the same as a second dimension D2 of the second wiring 202 in a direction perpendicular to its extending direction same.
  • the first dimension D1 is larger than the masking error of the mask used for forming the first wiring 201 or the second wiring 202 and the overshoot of the etching used for forming the first wiring 201 or the second wiring 202 Twice the sum of the etching errors.
  • Figure 7 shows a schematic diagram of the masking error.
  • the material layer in FIG. 7 is, for example, a raw material layer for forming the first wiring 201 or the second wiring 202 .
  • a photoresist In order to form the first wiring 201 or the second wiring 202, it is necessary to form a photoresist on the material layer, then use a mask to expose the photoresist, and then perform a step of etching the material layer, thereby obtaining the first wiring 201 or the second wiring wiring 202.
  • FIG. 7 actually shows the process of performing mask alignment. As shown in Figure 7, the mask should be located at the position corresponding to the desired position. However, the actual position of the mask is offset relative to the desired position. This relative offset is called the masking error.
  • the masking error may be, for example, 0.6 ⁇ m.
  • Figure 8 shows a schematic diagram of the over-etch error.
  • the etching step is performed on the material layer based on the exposed photoresist, over-etching of the material layer may occur. Therefore, an over-etching error as shown in FIG. 8 will be caused.
  • the over-etching error may be, for example, 0.1 ⁇ m.
  • the first wiring 201 may include a first part 2011 and a second part 2012 .
  • the orthographic projection of the first portion 2011 on the substrate 200 may not overlap with the orthographic projection of the second wiring 202 on the substrate 200 .
  • the orthographic projection of the second portion 2012 on the substrate 200 may overlap with the orthographic projection of the second wiring 202 on the substrate 200 .
  • the third dimension D3 of the second portion 2012 in the direction perpendicular to the extending direction of the first wiring 201 may be greater than the sum of the masking error and the over-etching error.
  • the third dimension D3 may be larger than 0.7 ⁇ m.
  • the third dimension D3 may be half of the first dimension D1.
  • the first dimension D1 may be 2.0 ⁇ m.
  • the second dimension D2 may be 2.0 ⁇ m.
  • Dimension D3 may be 1.0 ⁇ m.
  • FIG. 9 shows a schematic plan view of a display substrate according to an embodiment of the present disclosure.
  • the substrate may have a display area 110 and a peripheral area 120 surrounding the display area 110 .
  • a plurality of pixels 111 configured to display may be provided within the display area 110 .
  • Perimeter regions 120 may include corner regions 130 .
  • the first wiring 201 , the second wiring 202 , the third wiring 203 and the fourth wiring 204 as shown in FIGS. 5 and 6 may be located in the corner region 130 .
  • the first wiring 201 and the second wiring 202 may overlap each other, so that in a direction perpendicular to the extending direction of the first wiring 201 and the second wiring 202, the first wiring 201 and the second wiring There is no space between the two wirings 202 .
  • the embodiment of the present disclosure reduces the interval between the wirings, thereby making it possible to narrow the frame of the display substrate.
  • FIG. 5 only shows four wirings, namely, the first wiring 201, the second wiring 202, the third wiring 203 and the fourth wiring 204.
  • the display substrate 10 may include a plurality of first wirings 201 , a plurality of second wirings 202 , a plurality of third wirings 203 and a plurality of fourth wirings 204 .
  • FIG. 9 merely schematically depicts the layout of the wiring.
  • corner regions 130 in FIG. 9 are not drawn to scale, but are shown enlarged to clearly illustrate the wiring layout within the corner regions 130 of the display substrate 10 , which cannot be regarded as a limitation of the present disclosure.
  • the first wiring 201 and the second wiring 202 may be configured to provide a data signal representing display information to the display substrate 10 .
  • the display substrate 10 may further include integrated circuits 140 in the peripheral region 120 .
  • One end of the first wiring 201 and one end of the second wiring 202 may be coupled with the integrated circuit 140 .
  • the other end of the first wiring 201 and the other end of the second wiring 202 may be coupled to the data signal line Dn of the display substrate 10 .
  • the other end of the first wiring 201 and the other end of the second wiring 202 may be coupled to the data signal lines Dn at different levels through the via hole 150 .
  • the data signal line Dn may represent a signal line for transmitting a data signal representing display information to the pixel 111 .
  • the data signal may comprise, for example, a voltage signal.
  • the third wiring 203 and the fourth wiring 204 may be configured to provide scan signals to the display substrate.
  • the display substrate 10 may further include a gate driving circuit 160 in the peripheral region 120 .
  • One end of the third wiring 203 and one end of the fourth wiring 204 may be coupled with the gate driving circuit 160 .
  • the other end of the third wiring 203 and the other end of the fourth wiring 204 may be coupled to the scan signal line Gn of the display substrate 10 .
  • the other end of the third wiring 203 and the other end of the fourth wiring 204 may be coupled to the scan signal lines Gn at different levels through the via hole 170 .
  • the scan signal line Gn may represent a signal line for transmitting a scan signal for driving the pixel 111 to the pixel 111 .
  • the scan signal may comprise a voltage, for example.
  • the display substrate 10 may further include: a barrier layer 207 between the substrate 200 and the first wiring 201 ; a buffer layer 208 between the barrier layer 207 and the first wiring 201 ; a planarization layer 209 on the conformal dielectric layer 206 , the third wiring 203 and the fourth wiring 204 (not shown in FIG. 6 );
  • FIG. 10 illustrates a partial wiring layout diagram of a corner region of a display substrate according to an embodiment of the present disclosure. In FIG. 10 , no short circuit occurs between the third wiring 203 and the fourth wiring 204 .
  • FIG. 11 illustrates a FIB cross-sectional view with respect to the first wiring and the second wiring in the corner region of the display substrate according to an embodiment of the present disclosure.
  • the positional relationship between the first wiring 201 and the second wiring 202 shown in FIG. 11 is similar to that shown in FIG. 6 , and will not be repeated here.
  • a display device may include the display substrate as described above.
  • the display device may include a display panel.
  • the display device may be, for example, an OLED display device.
  • the display device may be, for example, a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a navigator, a wearable device, an e-book reader, and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

一种显示基板及其显示装置；显示基板包括：基板（200）；位于基板（200）上的沿第一方向延伸的第一布线（201）；位于基板（200）和第一布线（201）上的第一介质层（205）；位于第一介质层（205）上的沿第一方向延伸的第二布线（202），其中，第二布线（202）在基板（200）上的正投影与第一布线（201）在基板（200）上的正投影至少部分重叠；位于第一介质层（205）和第二布线（202）上的保形介质层（206）；位于保形介质层（206）上的沿第一方向间隔设置的第三布线（203）和第四布线（204），其中，第三布线（203）和第四布线（204）在基板（200）上的正投影与第一布线（201）和第二布线（202）在基板（200）上的正投影至少部分重叠。

Description

显示基板及其显示装置
相关申请的交叉引用
本申请要求于2020年9月29日递交的中国专利申请第202011048231.1号优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。
技术领域
本公开的实施例涉及显示技术领域，具体地，涉及一种显示基板及其显示装置。
背景技术
有机发光二极管(Organic Light-Emitting Diode,OLED)显示面板具有自发光、高效率、色彩鲜艳、轻薄省电、可卷曲以及使用温度范围宽等优点，已经逐步应用于大面积显示、照明以及车载显示等领域。
发明内容
本公开的实施例提供了一种显示基板及其显示装置。
在本公开的一方面，提供了一种显示基板。所述显示基板包括：基板；位于所述基板上的沿第一方向延伸的第一布线；位于所述基板和所述第一布线上的第一介质层；位于所述第一介质层上的沿所述第一方向延伸的第二布线，其中，所述第二布线在所述基板上的正投影与所述第一布线在所述基板上的正投影至少部分重叠；位于所述第一介质层和所述第二布线上的保形介质层；位于所述保形介质层上的沿所述第一方向间隔设置的第三布线和第四布线，其中，所述第三布线和所述第四布线在所述基板上的正投影与所述第一布线和所述第二布线在所述基板上的正投影至少部分重叠。
在本公开的实施例中，所述基板具有显示区域和围绕所述显示区域的 周边区域。所述第一布线、所述第二布线、所述第三布线和所述第四布线位于所述周边区域的拐角区域中。
在本公开的实施例中，所述第三布线和所述第四布线沿与所述第一方向不同的第二方向平行延伸。
在本公开的实施例中，所述第一方向与所述第二方向相交且不垂直。
在本公开的实施例中，所述第一布线和所述第二布线被配置为向所述显示基板提供表示显示信息的数据信号。
在本公开的实施例中，所述显示基板还包括位于所述周边区域中的集成电路。所述第一布线的一端和所述第二布线的一端与所述集成电路耦接。所述第一布线的另一端和所述第二布线的另一端与所述显示基板的数据信号线耦接。
在本公开的实施例中，所述第三布线和所述第四布线被配置为向所述显示基板提供扫描信号。
在本公开的实施例中，所述显示基板还包括位于所述周边区域中的栅极驱动电路。所述第三布线的一端和所述第四布线的一端与所述栅极驱动电路耦接。所述第三布线的另一端和所述第四布线的另一端与所述显示基板的扫描信号线耦接。
在本公开的实施例中，所述第一布线的在与其延伸方向垂直的方向上的第一尺寸与所述第二布线的在与其延伸方向垂直的方向上的第二尺寸相同。
在本公开的实施例中，所述第一尺寸大于用于形成所述第一布线或所述第二布线时的掩模的掩蔽误差与用于形成所述第一布线或所述第二布线时的蚀刻的过蚀刻误差的和的两倍。
在本公开的实施例中，所述第一布线包括第一部分和第二部分。所述第一部分在所述基板上的正投影与所述第二布线在所述基板上的正投影不重叠。所述第二部分在所述基板上的正投影与所述第二布线在所述基板上的正投影重叠。所述第二部分在与所述第一布线的延伸方向垂直的方向上 的第三尺寸大于所述掩蔽误差与所述过蚀刻误差的和。
在本公开的实施例中，所示第三尺寸为所述第一尺寸的二分之一。
在本公开的实施例中，所述第一尺寸为2.0μm。
在本公开的实施例中，所述显示基板还包括：位于所述基板与所述第一布线之间的阻挡层；位于所述阻挡层与所述第一布线之间的缓冲层；位于所述保形介质层和所述第三布线上的平坦化层；以及位于所述平坦化层上的像素定义层。
在本公开的一方面，提供了一种显示装置。所述显示装置包括如上所述的显示基板。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其他方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
附图说明
本文中描述的附图用于仅对所选择的实施例的说明的目的，并不是所有可能的实施方式，并且不旨在限制本申请的范围，其中：
图1示意性地示出了一种显示基板的拐角区域的部分平面结构图。
图2示意性地示出了沿图1中的线AA’截取的横截面图。
图3示出了真实显示基板的拐角区域的部分布线的照片。
图4示出了沿图3中的FIB方向获得的显示面板的横截面图。
图5示出了根据本公开的实施例的显示基板的部分平面结构图。
图6示出了根据本公开的实施例的沿图5中的线AA’截取的横截面结构图。
图7示出了掩蔽误差的示意图。
图8示出了过蚀刻误差的示意图。
图9示出了根据本公开的实施例的显示基板的平面结构示意图。
图10示出了根据本公开的实施例的显示基板的拐角区域的部分布线布局图。
图11示出了根据本公开的实施例的关于显示基板的拐角区域中的第一布线和第二布线的FIB横截面图。
贯穿这些附图的各个视图，相应的参考编号指示相应的部件或特征。
具体实施方式
首先，需要说明的是，除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中另有说明。在本文中使用术语“实例”之处，特别是当其位于一组术语之后时，所述“实例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
另外，还需要说明的是，当介绍本申请的元素及其实施例时，冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或者多个要素；除非另有说明，“多个”的含义是两个或两个以上；用语“包含”、“包括”、“含有”和“具有”旨在包括性的并且表示可以存在除所列要素之外的另外的要素；术语“第一”、“第二”、“第三”等仅用于描述的目的，而不能理解为指示或暗示相对重要性及形成顺序。
其次，在附图中，为了清楚起见夸大了各层的厚度及区域。应当理解的是，当提到层、区域、或组件在别的部分“上”时，指其直接位于别的部分上，或者也可能有别的组件介于其间。相反，当某个组件被提到“直接”位于别的组件上时，指并无别的组件介于其间。
本公开中描绘的流程图仅仅是一个例子。在不脱离本公开精神的情况下，可以存在该流程图或其中描述的步骤的很多变型。例如，所述步骤可以以不同的顺序进行，或者可以添加、删除或者修改步骤。这些变型都被 认为是所要求保护的方面的一部分。
现将参照附图更全面地描述示例性的实施例。
图1示意性地示出了一种显示基板的拐角区域的部分平面结构图。图2示意性地示出了沿图1中的线AA’截取的横截面图。如图1和2所示，显示基板包括基板100和位于基板100上的第一布线101和第二布线102。由于第一布线101与第二布线102间隔设置，当在第一布线101和第二布线102上保形形成介质层106时，该介质层106会遵循下伏结构的表面形状，因此在介质层106的表面形成凹陷107。在这种情况下，当后续在介质层106上形成第三布线103和第四布线104时，用于形成第三布线103和第四布线104的材料会不希望地保留在该凹陷107处而形成残留部105。该残留部105会导致第三布线103和第四布线104之间的短路。由此，造成显示基板的拐角区域和对应的边框区域出现始终发白光的显示异常现象。
对于这一点，图3-4示出了真实显示面板和显示屏的实际照片，其更清楚地示出了上述问题。图3示出了真实显示基板的拐角区域的部分布线的照片。如图3所示，第三布线103和第四布线104在图中标示有的聚焦离子束(Focus Ion Beam，FIB)方向的位置处发生了短路。图4示出了沿图3中的FIB方向获得的显示面板的横截面图。图4中的第一布线101、第二布线102和材料部分105之间的位置关系与图2类似，在此不再赘述。
本公开的实施例提供了一种显示基板，能够避免因布线短路而导致的在显示基板的拐角区域和边框区域中的显示异常现象。
图5示出了根据本公开的实施例的显示基板的部分平面结构图。图6示出了根据本公开的实施例的沿图5中的线AA’截取的横截面结构图。
如图5和6所示，显示基板10可以包括：基板200；位于基板200上的沿第一方向X延伸的第一布线201；位于基板200和第一布线201上的第一介质层205；以及位于第一介质层205上的沿第一方向X延伸的第二布线202。参考图6，第二布线202在基板200上的正投影可以与第一布线 201在基板200上的正投影至少部分重叠。
继续参考图5和6，显示基板10还可以包括：位于第一介质层205和第二布线202上的保形介质层206；以及位于保形介质层206上的沿第一方向X间隔设置的第三布线203和第四布线204(仅在图5中示出)。第三布线203和第四布线204在基板200上的正投影可以与第一布线201和第二布线202在基板200上的正投影至少部分重叠。
在本公开的实施例中，由于第二布线202在基板200上的正投影与第一布线201在基板200上的正投影至少部分重叠，因此保形介质层206的表面没有形成如图2所示的凹陷107，以使得形成在保形介质层206上的第三布线203和第四布线204不会发生短路，从而避免发生显示异常现象并由此改善显示基板的显示效果。
继续参考图5，第三布线203和第四布线204可以沿与第一方向X不同的第二方向Y平行延伸。在本公开的实施例中，第一方向X可以与第二方向Y相交且不垂直。
在本公开的实施例中，参考图6，第一布线201的在与其延伸方向垂直的方向上的第一尺寸D1可以与第二布线202的在与其延伸方向垂直的方向上的第二尺寸D2相同。
在本公开的实施例中，第一尺寸D1大于用于形成第一布线201或第二布线202时的掩模的掩蔽误差与用于形成第一布线201或第二布线202时的蚀刻的过蚀刻误差的和的两倍。
图7示出了掩蔽误差的示意图。图7中的材料层例如为形成第一布线201或第二布线202的原始材料层。为了形成第一布线201或第二布线202，需要在材料层上形成光刻胶，然后使用掩模对光刻胶进行曝光，接着进行蚀刻材料层的步骤，从而获得第一布线201或第二布线202。图7实际上示出的是在进行掩模对位的过程。如图7所示，掩模应当位于与期望位置对应的位置处。然而，掩模的实际位置相对于期望位置会发生偏移。该相对偏移被称为掩蔽误差。
在本公开的示例性实施例中，该掩蔽误差例如可以为0.6μm。
图8示出了过蚀刻误差的示意图。当基于曝光后的光刻胶对材料层进行蚀刻步骤时，可能会发生对材料层的过蚀刻。因此会造成如图8所示的过蚀刻误差。
在本公开的示例性实施例中，该过蚀刻误差例如可以为0.1μm。
在本公开的实施例中，参考图6，第一布线201可以包括第一部分2011和第二部分2012。第一部分2011在基板200上的正投影可以与第二布线202在基板200上的正投影不重叠。第二部分2012在基板200上的正投影可以与第二布线202在基板200上的正投影重叠。
在本公开的实施例中，第二部分2012在与第一布线201的延伸方向垂直的方向上的第三尺寸D3可以大于掩蔽误差与过蚀刻误差的和。作为示例，第三尺寸D3可以大于0.7μm。在本公开的示例性实施例中，第三尺寸D3可以为第一尺寸D1的二分之一。
作为示例，第一尺寸D1可以为2.0μm。第二尺寸D2可以为2.0μm。尺寸D3可以为1.0μm。
图9示出了根据本公开的实施例的显示基板的平面结构示意图。如图9所示，基板可以具有显示区域110和围绕显示区域110的周边区域120。在显示区域110内可以设置有被配置为进行显示的多个像素111。周边区域120可以包括拐角区域130。
在本公开的实施例中，如图5和6所示的第一布线201、第二布线202、第三布线203和第四布线204可以位于拐角区域130中。
应当理解，在本公开的实施例中，第一布线201和第二布线202可以彼此重叠，使得在与第一布线201和第二布线202的延伸方向垂直的方向上，第一布线201与第二布线202之间没有间隔。由此，与图2所示的第一布线101和第二布线202相比，本公开的实施例使得布线之间的间隔减小，从而能够使显示基板的边框变窄。
需要说明的是，为了更清楚明确地描述本公开的实施例，图5仅示出 了4条布线，即，第一布线201、第二布线202、第三布线203和第四布线204。实际上，如图9所示，显示基板10可以包括多条第一布线201、多条第二布线202、多条第三布线203和多条第四布线204。
此外，在图9中，未示出第一布线201与第二布线202之间的重叠关系。应当理解，第一布线201与第二布线202之间的重叠关系如图5和6所示。图9仅仅是示意性地描绘布线的布局。
另外，图9中的拐角区域130未按比例绘制，而是被放大地示出以便清楚地示出显示基板10的拐角区域130内的布线布局，其不能视为是对本公开的限定。
在本公开的实施例中，第一布线201和第二布线202可以被配置为向显示基板10提供表示显示信息的数据信号。
继续参考图9，显示基板10还可以包括位于周边区域120中的集成电路140。第一布线201的一端和第二布线202的一端可以与集成电路140耦接。第一布线201的另一端和第二布线202的另一端可以与显示基板10的数据信号线Dn耦接。例如，第一布线201的另一端和第二布线202的另一端可以通过过孔150耦接到位于不同层级的数据信号线Dn。作为示例，数据信号线Dn可以表示用于将表示显示信息的数据信号传递给像素111的信号线。该数据信号例如可以包括电压信号。
在本公开的实施例中，第三布线203和第四布线204可以被配置为向显示基板提供扫描信号。
继续参考图9，显示基板10还可以包括位于周边区域120中的栅极驱动电路160。第三布线203的一端和第四布线204的一端可以与栅极驱动电路160耦接。第三布线203的另一端和第四布线204的另一端可以与显示基板10的扫描信号线Gn耦接。例如，第三布线203的另一端和第四布线204的另一端可以通过过孔170耦接到位于不同层级的扫描信号线Gn。作为示例，扫描信号线Gn可以表示用于将驱动像素111的扫描信号传递给像素111的信号线。该扫描信号例如可以包括电压。
在本公开的实施例中，再次参考图6，显示基板10还可以包括：位于基板200与第一布线201之间的阻挡层207；位于阻挡层207与第一布线201之间的缓冲层208；位于保形介质层206、第三布线203和第四布线204(图6中未示出)上的平坦化层209；以及位于平坦化层209上的像素定义层210。
图10示出了根据本公开的实施例的显示基板的拐角区域的部分布线布局图。在图10中，第三布线203和第四布线204之间没有发生短路。
图11示出了根据本公开的实施例的关于显示基板的拐角区域中的第一布线和第二布线的FIB横截面图。图11中示出的第一布线201与第二布线202之间的位置关系与图6类似，在此不再赘述。
在本公开的实施例中，还提供了一种显示装置。该显示装置可以包括如上所述的显示基板。例如，该显示装置可以包括显示面板。作为示例，该显示装置可以例如为OLED显示装置。作为其他示例，该显示装置可以是例如移动电话、平板电脑、电视机、显示器、笔记本电脑、导航仪、可穿戴式设备、电子书阅读器等。
以上为了说明和描述的目的提供了实施例的前述描述。其并不旨在是穷举的或者限制本申请。特定实施例的各个元件或特征通常不限于特定的实施例，但是，在合适的情况下，这些元件和特征是可互换的并且可用在所选择的实施例中，即使没有具体示出或描述。同样也可以以许多方式来改变。这种改变不能被认为脱离了本申请，并且所有这些修改都包含在本申请的范围内。

Claims (15)

  1. 一种显示基板，包括：
    基板；
    位于所述基板上的沿第一方向延伸的第一布线；
    位于所述基板和所述第一布线上的第一介质层；
    位于所述第一介质层上的沿所述第一方向延伸的第二布线，其中，所述第二布线在所述基板上的正投影与所述第一布线在所述基板上的正投影至少部分重叠；
    位于所述第一介质层和所述第二布线上的保形介质层；
    位于所述保形介质层上的沿所述第一方向间隔设置的第三布线和第四布线，其中，所述第三布线和所述第四布线在所述基板上的正投影与所述第一布线和所述第二布线在所述基板上的正投影至少部分重叠。
  2. 根据权利要求1所述的显示基板，其中，所述基板具有显示区域和围绕所述显示区域的周边区域，
    所述第一布线、所述第二布线、所述第三布线和所述第四布线位于所述周边区域的拐角区域中。
  3. 根据权利要求1所述的显示基板，其中，所述第三布线和所述第四布线沿与所述第一方向不同的第二方向平行延伸。
  4. 根据权利要求3所述的显示基板，其中，所述第一方向与所述第二方向相交且不垂直。
  5. 根据权利要求4所述的显示基板，其中，所述第一布线和所述第二布线被配置为向所述显示基板提供表示显示信息的数据信号。
  6. 根据权利要求5所述的显示基板，还包括位于所述周边区域中的集成电路，
    其中，所述第一布线的一端和所述第二布线的一端与所述集成电路耦接，
    所述第一布线的另一端和所述第二布线的另一端与所述显示基板的数据信号线耦接。
  7. 根据权利要求5所述的显示基板，其中，所述第三布线和所述第四布线被配置为向所述显示基板提供扫描信号。
  8. 根据权利要求7所述的显示基板，还包括位于所述周边区域中的栅极驱动电路，
    其中，所述第三布线的一端和所述第四布线的一端与所述栅极驱动电路耦接，
    所述第三布线的另一端和所述第四布线的另一端与所述显示基板的扫描信号线耦接。
  9. 根据权利要求1-8中任一项所述的显示基板，其中，所述第一布线的在与其延伸方向垂直的方向上的第一尺寸与所述第二布线的在与其延伸方向垂直的方向上的第二尺寸相同。
  10. 根据权利要求9所述的显示基板，其中，所述第一尺寸大于用于形成所述第一布线或所述第二布线时的掩模的掩蔽误差与用于形成所述第一布线或所述第二布线时的蚀刻的过蚀刻误差的和的两倍。
  11. 根据权利要求10所述的显示基板，其中，所述第一布线包括第一部分和第二部分，所述第一部分在所述基板上的正投影与所述第二布线在所述基板上的正投影不重叠，所述第二部分在所述基板上的正投影与所述第二布线在所述基板上的正投影重叠，
    其中，所述第二部分在与所述第一布线的延伸方向垂直的方向上的第三尺寸大于所述掩蔽误差与所述过蚀刻误差的和。
  12. 根据权利要求11所述的显示基板，其中，所述第三尺寸为所述第一尺寸的二分之一。
  13. 根据权利要求9所述的显示基板，其中，所述第一尺寸为2.0μm。
  14. 根据权利要求1所述的显示基板，还包括：
    位于所述基板与所述第一布线之间的阻挡层；
    位于所述阻挡层与所述第一布线之间的缓冲层；
    位于所述保形介质层和所述第三布线上的平坦化层；以及
    位于所述平坦化层上的像素定义层。
  15. 一种显示装置，包括根据权利要求1-14中任一项所述的显示基板。
PCT/CN2021/110793 2020-09-29 2021-08-05 显示基板及其显示装置 WO2022068388A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/789,948 US20230050620A1 (en) 2020-09-29 2021-08-05 Display substrate and display device thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202011048231.1A CN112271192B (zh) 2020-09-29 2020-09-29 显示基板及其显示装置
CN202011048231.1 2020-09-29

Publications (1)

Publication Number Publication Date
WO2022068388A1 true WO2022068388A1 (zh) 2022-04-07

Family

ID=74349397

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2021/110793 WO2022068388A1 (zh) 2020-09-29 2021-08-05 显示基板及其显示装置

Country Status (3)

Country Link
US (1) US20230050620A1 (zh)
CN (1) CN112271192B (zh)
WO (1) WO2022068388A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112271192B (zh) * 2020-09-29 2023-07-04 京东方科技集团股份有限公司 显示基板及其显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012147629A1 (ja) * 2011-04-27 2012-11-01 シャープ株式会社 液晶表示パネル
CN104503177A (zh) * 2014-12-23 2015-04-08 上海天马微电子有限公司 一种阵列基板及其制作方法、显示面板
US20160307920A1 (en) * 2015-04-15 2016-10-20 E Ink Holdings Inc. Display panel and manufacturing method thereof
CN106249932A (zh) * 2015-06-05 2016-12-21 群创光电股份有限公司 触控显示装置
CN106775124A (zh) * 2017-01-20 2017-05-31 上海天马微电子有限公司 一种触控显示面板及显示装置
CN107123634A (zh) * 2017-05-18 2017-09-01 京东方科技集团股份有限公司 显示基板的布线结构及其布线方法、显示基板、显示装置
CN112271192A (zh) * 2020-09-29 2021-01-26 京东方科技集团股份有限公司 显示基板及其显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867791B2 (en) * 2005-07-29 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device using multiple mask layers formed through use of an exposure mask that transmits light at a plurality of intensities
KR102231898B1 (ko) * 2013-12-13 2021-03-25 엘지디스플레이 주식회사 표시장치 및 표시패널
CN106847869B (zh) * 2017-03-09 2019-11-15 上海天马微电子有限公司 一种oled显示面板和oled显示装置
CN107065333B (zh) * 2017-04-20 2020-04-24 上海中航光电子有限公司 显示面板和显示装置
CN108646483B (zh) * 2018-04-26 2021-08-24 上海中航光电子有限公司 阵列基板、显示面板和显示装置
CN211150560U (zh) * 2019-11-15 2020-07-31 合肥鑫晟光电科技有限公司 阵列基板、显示面板和显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012147629A1 (ja) * 2011-04-27 2012-11-01 シャープ株式会社 液晶表示パネル
CN104503177A (zh) * 2014-12-23 2015-04-08 上海天马微电子有限公司 一种阵列基板及其制作方法、显示面板
US20160307920A1 (en) * 2015-04-15 2016-10-20 E Ink Holdings Inc. Display panel and manufacturing method thereof
CN106249932A (zh) * 2015-06-05 2016-12-21 群创光电股份有限公司 触控显示装置
CN106775124A (zh) * 2017-01-20 2017-05-31 上海天马微电子有限公司 一种触控显示面板及显示装置
CN107123634A (zh) * 2017-05-18 2017-09-01 京东方科技集团股份有限公司 显示基板的布线结构及其布线方法、显示基板、显示装置
CN112271192A (zh) * 2020-09-29 2021-01-26 京东方科技集团股份有限公司 显示基板及其显示装置

Also Published As

Publication number Publication date
US20230050620A1 (en) 2023-02-16
CN112271192A (zh) 2021-01-26
CN112271192B (zh) 2023-07-04

Similar Documents

Publication Publication Date Title
CN112310185B (zh) 有机发光显示装置
WO2020192556A1 (zh) 柔性显示基板、显示面板、显示装置及制作方法
JP4721460B2 (ja) 表示装置及びその製造方法
TWI602306B (zh) 陣列基板結構與顯示裝置
CN108695370B (zh) Oled基板及制作方法、显示装置
WO2020173102A1 (zh) 阵列基板及其制造方法、显示面板及显示装置
WO2016150078A1 (zh) 一种阵列基板、显示面板及显示装置
TW201735341A (zh) 顯示裝置
JP7548819B2 (ja) ディスプレイパネル及びその製造方法、表示装置
WO2019100874A1 (zh) 显示基板及其制造方法以及对应显示面板及其封装方法
US11973166B2 (en) Method for fabricating displaying base plate, displaying base plate and displaying device
US20210375954A1 (en) Display device
US11626427B2 (en) Fabricating method of displaying base plate, displaying base plate and displaying device
TWI827684B (zh) 顯示裝置及其製造方法
US20190305005A1 (en) Tft substrate manufacturing method and tft substrate
KR20200064207A (ko) 표시 장치 및 이의 제조 방법
WO2016095639A1 (zh) 阵列基板及其制造方法、显示装置
WO2021248453A1 (zh) 显示面板及其制作方法和显示装置
CN105633099B (zh) 一种阵列基板、其制作方法及显示面板
WO2022068388A1 (zh) 显示基板及其显示装置
WO2017113950A1 (zh) 阵列基板、显示面板以及显示装置
JP2009069434A (ja) 表示パネル及びパネル検査装置
US20220045140A1 (en) Display panel, method for manufacturing the same, display device and method for manufacturing the same
CN111505897B (zh) 掩模板、柔性显示面板及其制作方法
WO2020097998A1 (zh) 阵列基板、阵列基板的制作方法和显示面板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21874050

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 07.07.2023)

122 Ep: pct application non-entry in european phase

Ref document number: 21874050

Country of ref document: EP

Kind code of ref document: A1