WO2022012333A1 - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
WO2022012333A1
WO2022012333A1 PCT/CN2021/103618 CN2021103618W WO2022012333A1 WO 2022012333 A1 WO2022012333 A1 WO 2022012333A1 CN 2021103618 W CN2021103618 W CN 2021103618W WO 2022012333 A1 WO2022012333 A1 WO 2022012333A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
sidewall
bit line
sidewall spacer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2021/103618
Other languages
English (en)
French (fr)
Inventor
卢经文
洪海涵
朱柄宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to US17/467,556 priority Critical patent/US11895821B2/en
Publication of WO2022012333A1 publication Critical patent/WO2022012333A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]

Definitions

  • the present application relates to the technical field of integrated circuits, and in particular, to a semiconductor structure and a manufacturing method thereof.
  • DRAM Dynamic Random Access Memory
  • WL word line
  • Bit Line Bit Line
  • the thin layer of bit line wall is easily distorted or inclined after the bit line is etched, resulting in that the sidewall spacer layer deposited on the sidewall of the bitline cannot wrap the sidewall well, and the transistor-capacitor connection is not very good. Filling the wires well, affects the performance of the DRAM.
  • a semiconductor structure and a method of fabricating the same are provided.
  • a method of manufacturing a semiconductor structure comprising:
  • first pattern on the upper surface of the base, the first pattern comprising a first main body and a first sidewall, the first sidewall covering the sidewall of the first main body;
  • the top of the protrusion is at least higher than the top of the second body.
  • a semiconductor structure is also provided, which is manufactured by using the manufacturing method of the semiconductor structure described in any of the above embodiments.
  • a first pattern is formed on the upper surface of the substrate, the first pattern includes a first body and a first sidewall, and the first sidewall covers the sidewall of the first body.
  • the top of the first pattern is etched to obtain the second main body and the second sidewall with protrusions on the upper surface, and the second sidewall covers the sidewall of the second main body. Since the formed filling layer covers the first sidewall spacers and fills the gaps between adjacent first patterns, the filling layer can provide support for the second body during the process of forming the semiconductor structure, ensuring that the second body is etched after the second body is etched. The remaining structure will not be warped or tilted.
  • a mask layer can be formed in the horizontal direction with the protrusion on the upper surface of the second sidewall as the center in the subsequent process, so as to realize the process of the second body. Self-alignment during the etching process improves the fabrication precision of the semiconductor structure.
  • FIG. 1 is a flowchart of a method for fabricating a semiconductor structure provided in one embodiment
  • FIG. 2 is a schematic cross-sectional structural diagram of a structure obtained by forming a stack of bit line materials including a bit line barrier layer, a bit line conductive layer and a bit line insulating layer on the upper surface of the substrate in the manufacturing method of the semiconductor structure provided in one embodiment;
  • FIG. 3 is a cross-sectional structure of the resulting structure after forming a sacrificial layer on the upper surface of the bit line material stack and patterning the sacrificial layer to form a photolithography mask layer in the method for manufacturing a semiconductor structure provided in an embodiment schematic diagram;
  • FIG. 4 is a schematic top-view structure diagram of the first body obtained after etching the bit line material stack and removing the sacrificial layer in the method for manufacturing a semiconductor structure provided in an embodiment
  • FIG. 5 is a schematic diagram of a cross-sectional structure of the first body along the A-A direction in FIG. 4 obtained after etching the bit line material stack and removing the sacrificial layer in the method for manufacturing a semiconductor structure provided in one embodiment;
  • FIG. 6 is a schematic cross-sectional structure diagram of a structure obtained after forming a first sidewall spacer on a sidewall of a first body in a method for fabricating a semiconductor structure provided in an embodiment
  • FIG. 7 is a schematic cross-sectional structural diagram of the structure obtained after forming a second sidewall spacer on the surface of the first sidewall spacer in the method for manufacturing a semiconductor structure provided in an embodiment
  • FIG. 8 is a cross-section of a structure obtained by forming a third sidewall spacer material layer on the upper surface of the first body, the surface of the second sidewall spacer layer, and the upper surface of the substrate in the method for manufacturing a semiconductor structure provided in an embodiment Schematic;
  • FIG. 9 is a schematic cross-sectional structure diagram of the structure obtained after removing the upper surface of the first body and the upper surface of the substrate to form a third sidewall spacer in the method for manufacturing a semiconductor structure provided in one embodiment;
  • FIG. 10 is a schematic cross-sectional structural diagram of the structure obtained after forming a filling material layer on the upper surface of the first body and the surface of the first spacer in the method for manufacturing a semiconductor structure provided in an embodiment;
  • FIG. 11 is a schematic cross-sectional structural diagram of the structure obtained after etching the filling material layer to expose the upper surface of the first body and part of the first spacer in the method for manufacturing a semiconductor structure provided in an embodiment;
  • FIG. 12 is a method of fabricating a semiconductor structure provided in an embodiment, wherein the first sidewall spacer, the third sidewall spacer and the first body are etched to expose part of the second sidewall spacer. Schematic diagram of the cross-sectional structure of the structure;
  • FIG. 13 is a schematic cross-sectional structure diagram of a structure obtained by forming a bit line mask material layer on the upper surface of the filling layer, the convex surface and the upper surface of the second body in the method for manufacturing a semiconductor structure provided in one embodiment;
  • FIG. 14 is a schematic cross-sectional structure diagram of the structure obtained after the bit line mask material layer is etched based on the steps of the bit line mask material layer in the manufacturing method of the semiconductor structure provided in one embodiment;
  • 15 is a schematic cross-sectional structure diagram of the structure obtained after etching the second body based on the bit line mask layer to obtain two adjacent third bodies in the manufacturing method of the semiconductor structure provided in one embodiment;
  • 16 is a schematic cross-sectional structural diagram of a structure obtained after a sacrificial layer is formed in a gap between two adjacent third bodies in a method for fabricating a semiconductor structure provided in an embodiment
  • 17 is a schematic cross-sectional structural diagram of the resulting structure after etching the bit line mask layer and the bumps to expose the upper surface of the third body in the method for manufacturing a semiconductor structure provided in one embodiment;
  • FIG. 18 is a schematic cross-sectional structure diagram of the structure obtained after removing the sacrificial layer in the manufacturing method of the semiconductor structure provided in one embodiment
  • 19 is a schematic cross-sectional structural diagram of a structure obtained after forming a first sidewall spacer on the sidewalls exposed by two adjacent third bodies in the method for fabricating a semiconductor structure provided in an embodiment
  • 20 is a schematic cross-sectional structural diagram of the structure obtained after forming a second sidewall spacer on the surface of the first sidewall spacer in the method for fabricating a semiconductor structure provided in an embodiment
  • FIG. 21 shows a structure obtained by forming a third sidewall spacer on the upper surface of the first spacer, the upper surface of the third body, and the surface of the second sidewall spacer in the method for manufacturing a semiconductor structure provided in an embodiment Schematic diagram of the cross-sectional structure;
  • FIG. 22 is a schematic cross-sectional structure diagram of the structure obtained after removing the filling layer to expose the first spacer in the manufacturing method of the semiconductor structure provided in an embodiment.
  • first doping type becomes the second doping type
  • second doping type can be the first doping type
  • the first doping type and the second doping type are different doping types, for example,
  • the first doping type may be P-type and the second doping type may be N-type, or the first doping type may be N-type and the second doping type may be P-type.
  • Spatial relational terms such as “under”, “below”, “below”, “under”, “above”, “above”, etc., in This may be used to describe the relationship of one element or feature to other elements or features shown in the figures. It should be understood that in addition to the orientation shown in the figures, the spatially relative terms encompass different orientations of the device in use and operation. For example, if the device in the figures is turned over, elements or features described as “below” or “beneath” or “beneath” other elements or features would then be oriented “above” the other elements or features. Thus, the exemplary terms “below” and “under” can encompass both an orientation of above and below. In addition, the device may also be otherwise oriented (eg, rotated 90 degrees or at other orientations) and the spatial descriptors used herein interpreted accordingly.
  • Embodiments of the invention are described herein with reference to cross-sectional illustrations that are schematic illustrations of idealized embodiments (and intermediate structures) of the application, such that variations in the shapes shown may be contemplated due, for example, to manufacturing techniques and/or tolerances. Accordingly, embodiments of the present application should not be limited to the specific shapes of the regions shown herein, but include shape deviations due, for example, to manufacturing techniques. For example, an implanted region shown as a rectangle typically has rounded or curved features and/or a gradient of implant concentration at its edges rather than a binary change from implanted to non-implanted region. Likewise, a buried region formed by implantation may result in some implantation in the region between the buried region and the surface over which the implantation proceeds. Thus, the regions shown in the figures are schematic in nature and their shapes do not represent the actual shape of a region of a device and do not limit the scope of the present application.
  • a method for manufacturing a semiconductor structure including:
  • Step S10 providing the substrate 10
  • Step S20 forming a first pattern 20 on the upper surface of the substrate 10, the first pattern 20 includes a first body 210 and a first sidewall 220, and the first sidewall 220 covers the sidewall of the first body 210;
  • Step S30 forming a filling layer 30, the filling layer 30 covers the sidewalls of the first sidewall spacers 220 and fills the gaps between the adjacent first patterns 20;
  • Step S40 etching the top of the first pattern 20 to obtain the second body 230 , the second sidewall 240 and the protrusion 241 on the upper surface of the second sidewall 240 , and the second sidewall 240 covers the second body 230
  • the top of the protrusion 241 is at least higher than the top of the second body 230 .
  • the first pattern 20 is formed on the upper surface of the substrate 10 .
  • the first pattern 20 includes the first body 210 and the first sidewall 220 , and the first sidewall 220 covers the sidewall of the first body 210 .
  • the top of the first pattern 20 is etched to obtain the second body 230 , the second sidewall 240 and the protrusion 241 on the upper surface of the second sidewall 240 .
  • the filling layer 30 can provide support for the second body 230 during the process of forming the semiconductor structure, ensuring the The structure remaining after the main body 230 is etched will not be distorted or tilted.
  • a mask layer can be formed in the horizontal direction with the protrusion 241 on the upper surface of the second sidewall 240 as the center in the subsequent process, so as to realize the The second body performs self-alignment in the etching process to improve the manufacturing precision of the semiconductor structure.
  • steps in the flowchart of FIG. 1 are shown in sequence according to the arrows, these steps are not necessarily executed in the sequence shown by the arrows. Unless explicitly stated herein, the execution of these steps is not strictly limited to the order, and these steps may be performed in other orders. Moreover, at least a part of the steps in FIG. 1 may include multiple steps or multiple stages, these steps or stages are not necessarily executed at the same time, but may be executed at different times, and the execution sequence of these steps or stages is also It does not have to be performed sequentially, but may be performed alternately or alternately with other steps or at least a portion of the steps or stages within the other steps.
  • the substrate 10 provided in step S10 may include any existing semiconductor substrate 10 .
  • the substrate 10 may include, but is not limited to, a silicon substrate.
  • a shallow trench isolation structure may be formed in the substrate 10 , and the shallow trench isolation structure isolates a plurality of spaced active regions in the substrate 10 .
  • step S20 forming the first pattern 20 on the upper surface of the substrate 10 includes:
  • Step S210 forming a bit line material stack 214 including a bit line barrier layer 211 , a bit line conductive layer 212 and a bit line insulating layer 213 on the upper surface of the substrate 10 ;
  • Step S220 etching the bit line material stack 214 to obtain a plurality of first bodies 210 with gaps between adjacent first bodies 210 and exposing the substrate 10;
  • a first sidewall 220 is formed on the sidewall of the first body 210 .
  • a deposition process may be used to sequentially form a bit line barrier layer 211, a bit line conductive layer 212 and a bit line insulating layer 213 on the upper surface of the substrate 10 to form a bit line barrier layer 211.
  • the line material stack 214 that is, the bit line barrier layer 211 , the bit line conductive layer 212 and the bit line insulating layer 213 together constitute the bit line material stack 214 .
  • the materials and thicknesses of the bit line barrier layer 211 , the bit line conductive layer 212 and the bit line insulating layer 213 can be set according to actual needs.
  • the bit line barrier layer 211 may include, but is not limited to, a titanium nitride (TiN) layer.
  • the bit line conductive layer 212 may include, but is not limited to, a tungsten (Tungsten) layer.
  • the bit line insulating layer 213 may include, but is not limited to, a silicon nitride layer.
  • a sacrificial layer may be formed on the upper surface of the bit line material stack 214 by but not limited to a spin coating process, and the sacrificial layer is patterned processing to form a photolithographic mask layer 215 .
  • the sacrificial layer may be a photoresist layer.
  • the bit line material stack 214 is etched based on the photolithography mask layer 215 and etched to the upper surface of the substrate 10 . After the photolithography mask layer 215 is removed, a plurality of first bodies 210 can be formed.
  • the width of the first body 210 is the sum of the width between two adjacent third bodies 40 and the width of the two third bodies 40 , so as to ensure that after the first body 210 is etched, Two adjacent third bodies 40 may be formed on the upper surface of the substrate 10 .
  • the third body 40 may be a bit line.
  • step S230 forming the first sidewall 220 on the sidewall of the first body 210 includes:
  • Step S231 forming a first sidewall spacer 221 on the sidewall of the first body 210;
  • Step S232 forming a second sidewall spacer 222 on the sidewall of the first sidewall spacer 221;
  • Step S233 forming a third sidewall spacer 223 on the sidewall of the second sidewall spacer 222;
  • the first sidewall spacer 221, the second sidewall spacer 222 and the third sidewall spacer 223 together form the first sidewall 220.
  • a first sidewall spacer material layer may be formed by but not limited to a deposition process.
  • an atomic layer deposition (ALD) process may be used to form a first sidewall spacer material layer on the upper surface and sidewalls of the first body 210 and the upper surface of the substrate 10 .
  • the first sidewall spacer material layer may be etched by, but not limited to, a dry etching process to remove the first sidewall spacer material on the upper surface of the first body 210 and the upper surface of the substrate 10 to form a first sidewall spacer Layer 221.
  • the dry etching process may use SF 6 , CF 4 , O 2 , Ar or a mixed gas of the above gases, and the selection of the specific gas may be set according to actual needs.
  • the material and thickness of the first sidewall spacer layer 221 can be set according to actual needs.
  • the first sidewall spacer layer 221 may include, but is not limited to, a silicon nitride layer.
  • the second sidewall spacer material layer may be formed by but not limited to a deposition process.
  • the ALD process may be used to form the second sidewall spacer material layer on the upper surface of the first body 210 , the sidewalls of the first sidewall spacer layer 221 and the upper surface of the substrate 10 .
  • the second sidewall spacer material layer may be etched by but not limited to a dry etching process to remove the second sidewall spacer material on the upper surface of the first body 210 and the upper surface of the substrate 10 to form a second sidewall spacer Layer 222.
  • the dry etching process may use SF 6 , CF 4 , O 2 , Ar or a mixed gas of the above gases, and the selection of the specific gas may be set according to actual needs.
  • the material and thickness of the second sidewall spacer layer 222 can be set according to actual needs.
  • the second sidewall spacer layer 222 may include, but is not limited to, a silicon oxide layer.
  • the third sidewall spacer material layer 224 may be formed by, but not limited to, a deposition process.
  • the ALD process since the ALD process has good step coverage, the ALD process can be used to form the third sidewall spacer material on the upper surface of the first body 210 , the sidewalls of the second sidewall spacer layer 222 and the upper surface of the substrate 10 .
  • the material and thickness of the third sidewall spacer material layer 224 can be set according to actual needs.
  • the third sidewall spacer material layer may be etched by, but not limited to, a dry etching process to remove the third sidewall spacer material on the upper surface of the first body 210 and the upper surface of the substrate 10 to form third sidewall spacers Layer 223.
  • the dry etching process can use SF6, CF4, O2, Ar or a mixture of the above gases, and the selection of the specific gas can be set according to actual needs.
  • the material and thickness of the third sidewall spacer layer 223 can be set according to actual needs.
  • the third sidewall spacer layer 223 may include, but is not limited to, a silicon nitride layer.
  • the first spacer 220 includes a first silicon nitride layer, a silicon oxide layer and a second silicon nitride layer stacked in sequence from the sidewall of the first body 210 to the outside.
  • step S30 forming the filling layer 30 includes:
  • Step S310 forming a filling material layer 310 on the surface of the first patterns 20, and filling the gaps between adjacent first patterns 20;
  • Step S320 etching the filling material layer 310 to expose the top of the first pattern 20 .
  • a spin-on dielectrics (SOD) process may be used but not limited to the upper surface of the first body 210 and the adjacent first body 210 .
  • a filling material layer 310 is formed in the gaps between the patterns 20 and annealed to cure the filling material layer 310 .
  • the annealed and solidified filling material layer 310 can fill the gaps between the adjacent first patterns 20 , so the third body can be formed along the direction perpendicular to the sidewall of the third body 40 in the process of manufacturing the third body 40 .
  • the material of the filling material layer 310 may be the same as the material of the second sidewall spacer layer 222 .
  • the filling material layer 310 and the second sidewall spacer layer 222 may both include, but are not limited to, a silicon oxide layer.
  • the filling material layer 310 may be etched by but not limited to an etching process to expose the top of the first pattern 20 .
  • the exposed top of the first pattern 20 may be the top of the first sidewall 220 and one side surface of the third sidewall spacer 223 .
  • the top of the filling layer 30 may be lower than the top of the first pattern 20 , that is, the top of the filling layer 30 is lower than the top of the first body 210 .
  • the height at which the top of the filling layer 30 is lower than the top of the first pattern 20 may be set according to actual conditions. In one embodiment, the height of the filling layer 30 is greater than or equal to two thirds of the height of the first pattern 20 , so as to ensure good support for the third body 40 by the filling layer 30 .
  • etching the top of the first pattern 20 includes:
  • step S410 the first sidewall spacer 221 , the third sidewall spacer 223 and the first body 210 are etched to expose part of the second sidewall spacer 222 as the protrusions 241 .
  • the first sidewall spacer 221 , the third sidewall spacer 223 and the first main body 210 may be etched by but not limited to an etching process. , so as to expose a part of the second sidewall spacer 222 , and the exposed second sidewall spacer 222 can serve as the protrusion 241 to form the second sidewall 240 with the protrusion 241 .
  • the height of the protrusion 241 can be set according to actual needs. In one embodiment, the bottom of the protrusion 241 is flush with the top of the filling layer 30 .
  • step S40 after etching the top of the first pattern 20, further includes:
  • Step S50 forming a bit line mask layer 50 on the side surface of the protrusion 241;
  • each second body 230 is etched to obtain two corresponding adjacent third bodies 40, and at the same time, two corresponding adjacent third bodies are obtained.
  • the gap between 40 exposes part of the substrate 10;
  • Step S70 removing the bit line mask layer 50 and the protrusions 241 to expose the upper surface of the third body 40;
  • Step S80 forming a third sidewall 250 on the opposite sidewalls between the corresponding two adjacent third bodies 40;
  • Step S90 removing the filling layer 30 to expose the second sidewall spacer 240 .
  • step S50 forming the bit line mask layer 50 on the side surface of the bump 241 includes:
  • Step S510 a bit line mask material layer 510 is formed on the upper surface of the filling layer 30 , the surface of the protrusion 241 and the upper surface of the second body 230 by using a single atomic layer deposition process;
  • step S520 the bit line mask material layer 510 is etched, and only part of the bit line mask material layer 510 located on the side surface of the protrusion 241 is reserved as the bit line mask layer 50 .
  • step S510 the material and thickness of the bit line mask material layer 510 can be set according to actual needs.
  • the material of the bit line mask material layer 510 may be the same as the material of the filling layer 30 .
  • the filling layer 30 and the bit line mask material layer 510 may both include a silicon oxide layer, and silicon oxide is deposited on the upper surface of the filling layer 30 , the surface of the protrusion 241 and the upper surface of the second body 230 by an ALD process
  • silicon oxide layer is formed, the thicknesses of the upper, lower, left and right sides are the same, and as the thickness of the silicon oxide layer increases, the opening 511 of the bit line mask material layer 510 gradually becomes smaller, that is, a step with a height difference is formed.
  • the protrusion 241 can be used as the starting point for depositing the silicon oxide layer, so the opening 511 of the deposited bit line mask material layer 510 is continuously reduced, and can be about the center of the protrusion 241 Symmetric, so as to complete the self-alignment of the etching process of the third body 40 .
  • the size of the opening 511 of the bit line mask material layer 510 can be controlled by the deposition rate or deposition thickness of the ALD process, so that the size (width) of the finally formed third body 40 can be controlled, which simplifies the third body 40 the manufacturing process and improve the manufacturing precision of the third body 40 .
  • bit line mask material layer 510 may be etched by, but not limited to, an etching process based on the steps of the bit line mask material layer 510 to The upper surface of the second body 230 is exposed, and part of the bit line mask material layer on the side surface of the protrusion 241 is reserved as the bit line mask layer 50 .
  • bit line mask layer 50 and the bumps 241 are used as masks, and each second body 230 can be etched by but not limited to an etching process. , so as to expose part of the substrate 10 , so as to obtain two correspondingly adjacent third bodies 40 .
  • the third body 40 may be a bit line.
  • step S70, removing the bit line mask layer 50 and the protrusions 241 to expose the upper surface of the third body 40 includes:
  • Step S710 a sacrificial layer 60 is formed in the gap between the two adjacent third bodies 40 , and the height of the sacrificial layer 60 is not higher than the height of the third body 40 and not lower than the bit line in the third body 40 the height of the conductive layer 212 portion;
  • Step S720 etching the bit line mask layer 50 and the bumps 241 to expose the upper surface of the third body 40 .
  • the sacrificial layer 60 may be formed in the gap between the corresponding two adjacent third bodies 40 by, but not limited to, a spin coating process.
  • the height of the sacrificial layer 60 is not higher than that of the third body 40 and not lower than the height of the bit line conductive layer 212 in the third body 40 , so as to protect the sidewalls of the third body 40 .
  • the sacrificial layer 60 may be a photoresist layer.
  • bit line mask layer 50 and the bumps 241 may be etched by but not limited to an etching process to remove the third body 40
  • the bit line mask layer 50 and the protrusions 241 on the top expose the upper surface of the third body 40 so that a spacer layer on the top of the third body 40 can be formed in subsequent steps.
  • a step of removing the sacrificial layer 60 is further included.
  • step S80 forming the third sidewall 250 on the opposite sidewalls between two adjacent third bodies 40 includes:
  • Step S810 forming a fourth sidewall spacer 251 on the opposite sidewalls corresponding to the two adjacent third bodies 40 ;
  • Step S820 forming a fifth sidewall spacer 252 on the sidewall of the fourth sidewall spacer 251;
  • Step S830 forming a sixth sidewall spacer 253 on the sidewall surface of the fifth sidewall spacer 252;
  • the fourth sidewall spacer 251 , the fifth sidewall spacer 252 and the sixth sidewall spacer 253 together form the third sidewall 250 .
  • a fourth sidewall spacer material layer may be formed by but not limited to a deposition process.
  • an ALD process may be used to form a fourth sidewall spacer material layer on the opposite sidewalls between the two adjacent third bodies 40 , the surface of the filling layer 30 and the surface of the substrate 10 .
  • the fourth sidewall spacer material layer may be etched by, but not limited to, a dry etching process to remove the surface of the filling layer 30 and the fourth sidewall spacer material on the surface of the substrate 10 to form a fourth sidewall spacer layer 251.
  • the dry etching process may use SF6, CF4, O2, Ar or a mixture of the above gases, and the selection of the specific gas may be set according to actual needs.
  • the material and thickness of the fourth sidewall spacer layer 251 can be set according to actual needs.
  • the fourth sidewall spacer layer 251 may include, but is not limited to, a silicon nitride layer.
  • a fifth sidewall spacer material layer may be formed by but not limited to a deposition process.
  • a single atomic layer deposition (ALD) process may be used to form the fifth sidewall spacer material layer on the sidewall of the fourth sidewall spacer layer 251 , the surface of the filling layer 30 and the surface of the substrate 10 .
  • the fifth sidewall spacer material layer may be etched by, but not limited to, a dry etching process to remove the surface of the filling layer 30 and the fifth sidewall spacer material layer on the surface of the substrate 10 to form fifth sidewall spacers Layer 252.
  • the dry etching process can use SF6, CF4, O2, Ar or a mixture of the above gases, and the selection of the specific gas can be set according to actual needs.
  • the material and thickness of the fifth sidewall spacer layer 252 can be set according to actual needs.
  • the fifth sidewall spacer layer 252 may include, but is not limited to, a silicon oxide layer.
  • a sixth sidewall spacer material layer may be formed by but not limited to a deposition process.
  • a single atomic layer deposition (ALD) process may be used to form the sixth sidewall spacer material layer on the surface of the fifth sidewall spacer layer 252 , the upper surface of the third body 40 , the surface of the filling layer 30 and the surface of the substrate 10 .
  • the sixth sidewall spacer material layer may be etched by, but not limited to, a dry etching process to remove the surface of the filling layer 30 and the sixth sidewall spacer material layer on the surface of the substrate 10 to form sixth sidewall spacers Layer 253.
  • the dry etching process may use SF6, CF4, O2, Ar or a mixture of the above gases, and the selection of the specific gas may be set according to actual needs.
  • the material and thickness of the sixth sidewall spacer layer 253 can be set according to actual needs.
  • the sixth sidewall spacer layer 253 may include, but is not limited to, a silicon nitride layer.
  • the filling layer 30 may be removed by, but not limited to, an etching process to expose the first sidewall spacers 220 to complete the manufacture of the third body 40.
  • the present application further provides a semiconductor structure, which is fabricated by using any of the semiconductor structure manufacturing methods in the above-mentioned embodiments, and details are not described herein again.

Landscapes

  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请涉及一种半导体结构及其制造方法。一种半导体结构的制造方法，包括：提供基底；于所述基底的上表面形成第一图形，所述第一图形包括第一主体及第一侧墙，所述第一侧墙覆盖所述第一主体的侧壁；形成填充层，所述填充层覆盖所述第一侧墙并填充相邻的所述第一图形之间的间隙；及对所述第一图形的顶部进行刻蚀，以得到第二主体与第二侧墙以及位于所述第二侧墙上表面的凸起，所述第二侧墙覆盖所述第二主体的侧壁，所述凸起的顶部至少高于所述第二主体的顶部。

Description

半导体结构及其制造方法
相关申请的交叉引用
本申请要求于2020年7月16日提交中国专利局、申请号为202010685792.6、发明名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制造方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器。随着半导体技术的发展，集成度越来越高，DRAM的制程不断微缩，而DRAM中的器件尺寸，例如字线(Word Line，WL)，位线(Bit Line，BL)的尺寸也随之微缩。
然而，位线刻蚀后薄薄的一层位线墙容易发生歪曲或倾斜，导致随后在位线侧壁沉积的侧壁间隔层不能很好地包裹侧壁，且晶体管-电容之间不能很好地填充导线，影响DRAM的性能。
发明内容
根据各个实施例，提供一种半导体结构及其制造方法。
一种半导体结构的制造方法，包括：
提供基底；
于所述基底的上表面形成第一图形，所述第一图形包括第一主体及第一侧墙，所述第一侧墙覆盖所述第一主体的侧壁；
形成填充层，所述填充层覆盖所述第一侧墙并填充相邻的所述第一图形之间的间隙；
对所述第一图形的顶部进行刻蚀，以得到第二主体与第二侧墙以及位于所述第二侧墙上表面的凸起，所述第二侧墙覆盖所述第二主体的侧壁，所述凸起的顶部至少高于所述第二主体的顶部。
基于同一发明构思，还提供一种半导体结构，采用上述实施例中任一所述的半导体结构的制造方法制成。
在上述半导体结构的制造方法中，于基底的上表面形成第一图形，第一图形包括第一主体及第一侧墙，第一侧墙覆盖第一主体的侧壁。对第一图形的顶部进行刻蚀，可以得到第二主体及上表面具有凸起的第二侧墙，第二侧墙覆盖第二主体的侧壁。由于形成的填充层覆盖第一侧墙并填充相邻的第一图形之间的间隙，故填充层可以在形成半导体结构的过程中为第二主体提供支撑，保证对第二主体进行刻蚀后保留下的结构不会发生歪曲或倾斜。其中，由于凸起的顶部至少高于第二主体的顶部，故可以在后续工艺中以第二侧墙的上表面的凸起为中心，沿水平方向形成掩膜层，实现对第二主体进行刻蚀过程中的自对准，提高半导体结构的制造精度。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制造方法的流程图；
图2为一实施例中提供的半导体结构的制造方法中，于基底上表面形成包括位线阻挡层、位线导电层以及位线绝缘层的位线材料叠层后所得结构的截面结构示意图；
图3为一实施例中提供的半导体结构的制造方法中，于位线材料叠层的上表面形成牺牲层，并对牺牲层进行图形化处理以形成光刻掩膜层后所得结构的截面结构示意图；
图4为一实施例中提供的半导体结构的制造方法中，对位线材料叠层进行刻蚀并去除牺牲层后，得到第一主体的俯视结构示意图；
图5为一实施例中提供的半导体结构的制造方法中，对位线材料叠层进行刻蚀并去除牺牲层后，得到第一主体的沿图4中A-A方向截面结构示意图；
图6为一实施例中提供的半导体结构的制造方法中，于第一主体的侧壁形成第一侧壁间隔层后所得结构的截面结构示意图；
图7为一实施例中提供的半导体结构的制造方法中，于第一侧壁间隔层的表面形成第二侧壁间隔层后所得结构的截面结构示意图；
图8为一实施例中提供的半导体结构的制造方法中，于第一主体的上表面、第二侧壁间隔层的表面以及基底的上表面形成第三侧壁间隔材料层后所得结构的截面结构示意图；
图9为一实施例中提供的半导体结构的制造方法中，去除第一主体的上表以及基底的上表面，以形成第三侧壁间隔层后所得结构的截面结构示意图；
图10为一实施例中提供的半导体结构的制造方法中，于第一主体的上表面以及第一侧墙的表面形成填充材料层后所得结构的截面结构示意图；
图11为一实施例中提供的半导体结构的制造方法中，对填充材料层进行刻蚀，以暴露出第一主体的上表面和部分第一侧墙后所得结构的截面结构示意图；
图12为一实施例中提供的半导体结构的制造方法中，对第一侧壁间隔层、第三侧壁间隔层和第一主体进行刻蚀，以暴露出部分第二侧壁间隔层后所得结构的截面结构示意图；
图13为一实施例中提供的半导体结构的制造方法中，于填充层的上表面、凸起的表面以及第二主体的上表面形成位线掩膜材料层所得结构的截面结构示意图；
图14为一实施例中提供的半导体结构的制造方法中，基于位线掩膜材料层的台阶对位线掩膜材料层进行刻蚀，得到位线掩膜层后所得结构的截面结构示意图；
图15为一实施例中提供的半导体结构的制造方法中，基于位线掩膜层刻蚀第二主体，以得到相邻两个第三主体后所得结构的截面结构示意图；
图16为一实施例中提供的半导体结构的制造方法中，于相邻两个第三主体之间的间隙内形成牺牲层后所得结构的截面结构示意图；
图17为一实施例中提供的半导体结构的制造方法中，对位线掩膜层和凸起进行刻蚀，以暴露出第三主体的上表面后所得结构的截面结构示意图；
图18为一实施例中提供的半导体结构的制造方法中，去除牺牲层后所得结构的截面结构示意图；
图19为一实施例中提供的半导体结构的制造方法中，于相邻两个第三主体暴露出的侧壁形成第一侧壁间隔层后所得结构的截面结构示意图；
图20为一实施例中提供的半导体结构的制造方法中，于第一侧壁间隔层的表面形成第二侧壁间隔层后所得结构的截面结构示意图；
图21为一实施例中提供的半导体结构的制造方法中，于第一侧墙的上表面、第三主体的上表面以及第二侧壁间隔层的表面形成第三侧壁间隔层后所得结构的截面结构示意图；
图22为一实施例中提供的半导体结构的制造方法中，去除填充层，以暴露出第一侧墙后所得结构的截面结构示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
请参见图1，根据一实施例，提供一种半导体结构的制造方法，包括：
步骤S10，提供基底10；
步骤S20，于基底10的上表面形成第一图形20，第一图形20包括第一主体210及第一侧墙220，第一侧墙220覆盖第一主体210的侧壁；
步骤S30，形成填充层30，填充层30覆盖第一侧墙220的侧壁并填充相邻的第一图形20之间的间隙；
步骤S40，对第一图形20的顶部进行刻蚀，以得到第二主体230与第二侧墙240以 及位于第二侧墙240上表面的凸起241，第二侧墙240覆盖第二主体230的侧壁，凸起241的顶部至少高于第二主体230的顶部。
在上述半导体结构的制造方法中，于基底10的上表面形成第一图形20，第一图形20包括第一主体210及第一侧墙220，第一侧墙220覆盖第一主体210的侧壁。对第一图形20的顶部进行刻蚀，可以得到第二主体230与第二侧墙240以及位于第二侧墙240上表面的凸起241。由于形成的填充层30覆盖第一侧墙220并填充相邻的第一图形20之间的间隙，故填充层30可以在形成半导体结构的过程中为第二主体230提供支撑，保证对第二主体230进行刻蚀后保留下的结构不会发生歪曲或倾斜。其中，由于凸起241的顶部至少高于第二主体230的顶部，故可以在后续工艺中以第二侧墙240的上表面的凸起241为中心，沿水平方向形成掩膜层，实现对第二主体进行刻蚀过程中的自对准，提高半导体结构的制造精度。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在其中一个实施例中，步骤S10中提供的基底10可以包括任意一种现有的半导体基底10。本实施例中，基底10可以包括但不限于硅基底。基底10内可以形成有浅沟槽隔离结构，浅沟槽隔离结构于基底10内隔离出若干间隔排布的有源区。
在其中一个实施例中，步骤S20，于基底10的上表面形成第一图形20包括：
步骤S210，于基底10上表面形成包括位线阻挡层211、位线导电层212以及位线绝缘层213的位线材料叠层214；
步骤S220，对位线材料叠层214进行刻蚀，以得到若干第一主体210，相邻的第一主体210之间具有间隙并暴露出基底10；
步骤S230，于第一主体210的侧壁形成第一侧墙220。
请一并参见图2，在其中一个实施例中，步骤S210中，可以采用沉积工艺于基底10上表面依次形成位线阻挡层211、位线导电层212以及位线绝缘层213，以形成位线材料叠层214，即位线阻挡层211、位线导电层212以及位线绝缘层213共同构成位线材料叠层214。位线阻挡层211、位线导电层212以及位线绝缘层213的材料和厚度可以根据实际需要进行设定。本实施例中，位线阻挡层211的可以包括但不仅限于氮化钛(TiN)层。位线导电层212的可以包括但不仅限于钨(Tungsten)层。位线绝缘层213可以包括但不仅限于氮化硅层。
请一并参见图3-图5，在其中一个实施例中，步骤S220中，可以采用但不仅限于旋涂工艺于位线材料叠层214的上表面形成牺牲层，并对牺牲层进行图形化处理，以形成光刻掩膜层215。其中，牺牲层可以为光刻胶层。基于光刻掩膜层215对位线材料叠层214进行刻蚀，并刻蚀至基底10上表面，去除光刻掩膜层215后，可以形成多个第一主体210。在其中一个实施例中，第一主体210的宽度为相邻两个第三主体40之间的宽度与两个第三主体40的宽度之和，从而保证对第一主体210进行刻蚀后，可以于基底10上表面形成相邻两个第三主体40。在其中一个实施例中，第三主体40可以为位线。
在其中一个实施例中，步骤S230，于第一主体210的侧壁形成第一侧墙220包括：
步骤S231，于第一主体210的侧壁形成第一侧壁间隔层221；
步骤S232，于第一侧壁间隔层221的侧壁形成第二侧壁间隔层222；
步骤S233，于第二侧壁间隔层222的侧壁形成第三侧壁间隔层223；
其中，第一侧壁间隔层221、第二侧壁间隔层222和第三侧壁间隔层223共同构成第 一侧墙220。
请一并参见图6，在其中一个实施例中，步骤S231中，可以采用但不仅限于沉积工艺形成第一侧壁间隔材料层。本实施例中，可以采用单原子层沉积(Atomic Layer Deposition，ALD)工艺于第一主体210的上表面和侧壁，以及基底10上表面形成第一侧壁间隔材料层。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第一侧壁间隔材料层，以去除第一主体210上表面以及基底10上表面的第一侧壁间隔材料，以形成第一侧壁间隔层221。其中，干法刻蚀工艺可以采用SF 6、CF 4、O 2、Ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第一侧壁间隔层221的材料和厚度可以根据实际需要进行设定。本实施例中，第一侧壁间隔层221可以包括但不仅限于氮化硅层。
请一并参见图7，在其中一个实施例中，步骤S232中，可以采用但不仅限于沉积工艺形成第二侧壁间隔材料层。本实施例中，可以采用ALD工艺于第一主体210上表面、第一侧壁间隔层221的侧壁以及基底10上表面形成第二侧壁间隔材料层。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第二侧壁间隔材料层，以去除第一主体210上表面以及基底10上表面的第二侧壁间隔材料，以形成第二侧壁间隔层222。其中，干法刻蚀工艺可以采用SF 6、CF 4、O 2、Ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第二侧壁间隔层222的材料和厚度可以根据实际需要进行设定。本实施例中，第二侧壁间隔层222可以包括但不仅限于氧化硅层。
请一并参见图8-图9，在其中一个实施例中，步骤S233中，可以采用但不仅限于沉积工艺形成第三侧壁间隔材料层224。本实施例中，由于ALD工艺具有良好的阶梯覆盖性，故可以采用ALD工艺于第一主体210上表面、第二侧壁间隔层222的侧壁以及基底10上表面形成第三侧壁间隔材料层224。第三侧壁间隔材料层224的材料和厚度可以根据实际需要进行设定。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第三侧壁间隔材料层，以去除第一主体210上表面以及基底10上表面的第三侧壁间隔材料，以形成第三侧壁间隔层223。其中，干法刻蚀工艺可以采用SF6、CF4、O2、Ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第三侧壁间隔层223的材料和厚度可以根据实际需要进行设定。本实施例中，第三侧壁间隔层223可以包括但不仅限于氮化硅层。在其中一个实施例中，第一侧墙220包括自第一主体210的侧壁至外依次叠置的第一氮化硅层、氧化硅层以及第二氮化硅层。
在其中一个实施例中，步骤S30，形成填充层30包括：
步骤S310，于第一图形20的表面形成填充材料层310，并填充相邻的第一图形20之间的间隙；
步骤S320，对填充材料层310进行刻蚀，以暴露出第一图形20的顶部。
请一并参见图10，在其中一个实施例中，步骤S310中，可以采用但不仅限于旋涂式电介质(Spin-on Dielectrics，SOD)工艺于第一主体210的上表面以及相邻的第一图形20之间的间隙内形成填充材料层310，并进行退火，以使填充材料层310固化。其中，退火固化后的填充材料层310可以填充相邻的第一图形20之间的间隙，故可以在制造第三主体40的过程中沿垂直于第三主体40侧壁的方向为第三主体40提供支撑，可以避免第三主体40在制造过程中发生歪曲或倾斜，保证第二侧墙240和后续的第三侧墙250可以良好地包裹第三主体40的侧壁，从而保证后续晶体管-电容之间可以良好地填充导线，保证了DRAM的性能。在其中一个实施例中，填充材料层310的材料可以与第二侧壁间隔层222的材料均相同。本实施例中，填充材料层310和第二侧壁间隔层222可以均包括但不仅限于氧化硅层。
请一并参见图11，在其中一个实施例中，步骤S320中，可以采用但不仅限于刻蚀工艺对填充材料层310进行刻蚀，以暴露出第一图形20的顶部。其中，暴露出的第一图形20的顶部可以为第一侧墙220的顶部以及第三侧壁间隔层223的一侧表面。
在其中一个实施例中，在对填充材料层310进行刻蚀后，填充层30的顶部可以低于第一图形20的顶部，也即填充层30的顶部低于第一主体210的顶部。其中，填充层30的顶部低于第一图形20的顶部的高度可以根据实际情况进行设定。在其中一个实施例中，填充层30的高度大于或等于第一图形20的高度的三分之二，以保证填充层30对第三主体40的良好支撑性。
在其中一个实施例中，步骤S40，对所述第一图形20的顶部进行刻蚀包括：
步骤S410，对第一侧壁间隔层221、第三侧壁间隔层223和第一主体210进行刻蚀，以暴露出部分第二侧壁间隔层222作为凸起241。
请一并参见图12，在其中一个实施例中，步骤S410中，可以采用但不仅限于刻蚀工艺对第一侧壁间隔层221、第三侧壁间隔层223和第一主体210进行刻蚀，以暴露出部分第二侧壁间隔层222，暴露出的第二侧壁间隔层222可以作为凸起241，以形成带有凸起241的第二侧墙240。其中，凸起241的高度可以根据实际需要进行设定。在其中一个实施例中，凸起241的底部与填充层30的顶部相平齐。
在其中一个实施例中，步骤S40，对第一图形20的顶部进行刻蚀之后，还包括：
步骤S50，于凸起241的侧面形成位线掩膜层50；
步骤S60，以位线掩膜层50和所述凸起241作为掩膜，刻蚀各第二主体230得到对应相邻的两个第三主体40，同时得到对应相邻的两个第三主体40之间的间隙暴露出部分基底10；
步骤S70，去除位线掩膜层50和凸起241，以暴露出第三主体40的上表面；
步骤S80，于对应相邻的两个第三主体40之间相对的侧壁形成第三侧墙250；
步骤S90，去除填充层30，以暴露出第二侧墙240。
在其中一个实施例中，步骤S50，于凸起241的侧面形成位线掩膜层50包括：
步骤S510，采用单原子层沉积工艺于填充层30的上表面、凸起241的表面以及第二主体230的上表面形成位线掩膜材料层510；
步骤S520，对位线掩膜材料层510进行刻蚀，仅保留位于凸起241的侧面的部分位线掩膜材料层510作为位线掩膜层50。
请一并参见图13，在其中一个实施例中，步骤S510中，位线掩膜材料层510的材料和厚度可以根据实际需要进行设定。在其中一个实施例中，位线掩膜材料层510的材料可以与填充层30的材料均相同。本实施例中，填充层30和位线掩膜材料层510可以均包括氧化硅层，采用ALD工艺于填充层30的上表面、凸起241的表面以及第二主体230的上表面沉积氧化硅层时，形成的氧化硅层上下左右厚度相同，且随着氧化硅层厚度的增加，位线掩膜材料层510的开口511逐渐变小，即形成具有高度差台阶。因此，采用ALD工艺沉积氧化硅层时，凸起241可以作为沉积氧化硅层的起始点，故沉积形成的位线掩膜材料层510的开口511不断变小，且可以关于凸起241的中心对称，以完成第三主体40刻蚀过程的自对准。本实施例中，可以通过ALD工艺的沉积速率或沉积厚度控制位线掩膜材料层510开口511的大小，从而可以控制最终形成的第三主体40尺寸(宽度)的大小，简化了第三主体40制造流程并提高第三主体40制造的精度。
请一并参见图14，在其中一个实施例中，步骤S520中，可以基于位线掩膜材料层510的台阶，采用但不仅限于刻蚀工艺对位线掩膜材料层510进行刻蚀，以暴露出第二主体230的上表面，并保留位于凸起241的侧面的部分位线掩膜材料层作为位线掩膜层50。
请一并参见图15，在其中一个实施例中，步骤S60中，以位线掩膜层50和凸起241作为掩膜，可以采用但不仅限于刻蚀工艺对各个第二主体230进行刻蚀，以暴露出部分基底10，从而得到对应相邻的两个第三主体40。在其中一个实施例中，第三主体40可以为位线。
在其中一个实施例中，步骤S70，去除位线掩膜层50和凸起241，以暴露出第三主体 40的上表面包括：
步骤S710，于对应相邻的两个第三主体40之间的间隙内形成牺牲层60，牺牲层60的高度不高于第三主体40的高度且不低于第三主体40中的位线导电层212部分的高度；
步骤S720，对位线掩膜层50和凸起241进行刻蚀，以暴露出第三主体40的上表面。
请一并参见图16，在其中一个实施例中，步骤S710中，可以采用但不仅限于旋涂工艺于对应相邻的两个第三主体40之间的间隙内形成牺牲层60。牺牲层60的高度不高于第三主体40的高度且不低于第三主体40中的位线导电层212部分的高度，以实现对第三主体40侧壁的保护。在其中一个实施例中，牺牲层60可以为光刻胶层。
请一并参见图17-图18，在其中一个实施例中，步骤S720中，可以采用但不仅限于刻蚀工艺对位线掩膜层50和凸起241进行刻蚀，以去掉第三主体40顶部的位线掩膜层50和凸起241，即暴露出第三主体40的上表面，以便后续步骤形成第三主体40顶部的间隔层。在其中一个实施例中，在步骤S720之后，还包括去除牺牲层60的步骤。
在其中一个实施例中，步骤S80，于相邻两个第三主体40之间相对的侧壁形成第三侧墙250包括：
步骤S810，于对应相邻的两个第三主体40之间的相对的侧壁形成第四侧壁间隔层251；
步骤S820，于第四侧壁间隔层251的侧壁形成第五侧壁间隔层252；
步骤S830，于第五侧壁间隔层252的侧壁面形成第六侧壁间隔层253；
其中，第四侧壁间隔层251、第五侧壁间隔层252和第六侧壁间隔层253共同构成第三侧墙250。
请一并参见图19，在其中一个实施例中，步骤S810中，可以采用但不仅限于沉积工艺形成第四侧壁间隔材料层。本实施例中，可以采用ALD工艺于对应相邻的两个第三主体40之间的相对的侧壁、填充层30的表面以及基底10的表面形成第四侧壁间隔材料层。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第四侧壁间隔材料层，以去除填充层30的表面以及基底10的表面的第四侧壁间隔材料，以形成第四侧壁间隔层251。其中，干法刻蚀工艺可以采用SF6、CF4、O2、Ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第四侧壁间隔层251的材料和厚度可以根据实际需要进行设定。本实施例中，第四侧壁间隔层251可以包括但不仅限于氮化硅层。
请一并参见图20，在其中一个实施例中，步骤S820中，可以采用但不仅限于沉积工艺形成第五侧壁间隔材料层。本实施例中，可以采用单原子层沉积ALD工艺于第四侧壁间隔层251的侧壁、填充层30的表面以及基底10的表面形成第五侧壁间隔材料层。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第五侧壁间隔材料层，以去除填充层30的表面以及基底10的表面的第五侧壁间隔材料层，以形成第五侧壁间隔层252。其中，干法刻蚀工艺可以采用SF6、CF4、O2、Ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第五侧壁间隔层252的材料和厚度可以根据实际需要进行设定。本实施例中，第五侧壁间隔层252可以包括但不仅限于氧化硅层。
请一并参见图21，在其中一个实施例中，步骤S830中，可以采用但不仅限于沉积工艺形成第六侧壁间隔材料层。本实施例中，可以采用单原子层沉积ALD工艺于第五侧壁间隔层252的表面、第三主体40的上表面、填充层30的表面以及基底10的表面形成第六侧壁间隔材料层。随后，可以采用但不仅限于干法刻蚀工艺刻蚀第六侧壁间隔材料层，以去除填充层30的表面以及基底10的表面的第六侧壁间隔材料层，以形成第六侧壁间隔层253。其中，干法刻蚀工艺可以采用SF6、CF4、O2、Ar或上述气体的混合气体，具体气体的选择可以根据实际需要进行设定。另外，第六侧壁间隔层253的材料和厚度可以根据实际需要进行设定。本实施例中，第六侧壁间隔层253可以包括但不仅限于氮化硅层。
请一并参见图22，在其中一个实施例中，步骤S90中，可以采用但不仅限于刻蚀工 艺去除填充层30，以暴露出第一侧墙220，完成第三主体40的制造。
基于同一发明构思，本申请还提供一种半导体结构，采用上述实施例中任一的半导体结构的制造方法制成，在此不再赘述。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (12)

  1. 一种半导体结构的制造方法，包括：
    提供基底；
    于所述基底的上表面形成第一图形，所述第一图形包括第一主体及第一侧墙，所述第一侧墙覆盖所述第一主体的侧壁；
    形成填充层，所述填充层覆盖所述第一侧墙并填充相邻的所述第一图形之间的间隙；及
    对所述第一图形的顶部进行刻蚀，以得到第二主体与第二侧墙以及位于所述第二侧墙上表面的凸起，所述第二侧墙覆盖所述第二主体的侧壁，所述凸起的顶部至少高于所述第二主体的顶部。
  2. 根据权利要求1所述的方法，其中所述于所述基底的上表面形成第一图形包括：
    于所述基底上表面形成包括位线阻挡层、位线导电层以及位线绝缘层的位线材料叠层；
    对所述位线材料叠层进行刻蚀，以得到若干所述第一主体，相邻的所述第一主体之间具有间隙并暴露出所述基底；
    于所述第一主体的侧壁形成所述第一侧墙。
  3. 根据权利要求2所述的方法，其中所述于所述第一主体的侧壁形成所述第一侧墙包括：
    于所述第一主体的侧壁形成第一侧壁间隔层；
    于所述第一侧壁间隔层的侧壁形成第二侧壁间隔层；
    于所述第二侧壁间隔层的侧壁形成第三侧壁间隔层；
    其中，所述第一侧壁间隔层、所述第二侧壁间隔层和所述第三侧壁间隔层共同构成所述第一侧墙。
  4. 根据权利要求3所述的方法，其中所述对所述第一图形的顶部进行刻蚀包括：
    对所述第一侧壁间隔层、所述第三侧壁间隔层和所述第一主体进行刻蚀，以暴露出部分所述第二侧壁间隔层作为所述凸起。
  5. 根据权利要求1所述的方法，其中所述形成填充层包括：
    于所述第一图形的表面形成填充材料层并填充相邻的所述第一图形之间的间隙；
    对所述填充材料层进行刻蚀，以暴露出所述第一图形的顶部。
  6. 根据权利要求2所述的方法，其中所述对所述第一图形的顶部进行刻蚀之后，还包括：
    于所述凸起的侧面形成位线掩膜层；
    以所述位线掩膜层和所述凸起作为掩膜，刻蚀各所述第二主体得到对应相邻的两个第三主体，同时得到对应相邻的两个所述第三主体之间的间隙暴露出部分所述基底；
    去除所述位线掩膜层和所述凸起，以暴露出所述第三主体的上表面；
    于对应相邻的两个所述第三主体之间相对的侧壁形成第三侧墙；
    去除所述填充层，以暴露出所述第二侧墙。
  7. 根据权利要求6所述的方法，其中所述于所述凸起的侧面形成位线掩膜层包括：
    采用单原子层沉积工艺于所述填充层的上表面、所述凸起的表面以及所述第二主体的上表面形成位线掩膜材料层；
    对所述位线掩膜材料层进行刻蚀，仅保留位于所述凸起的侧面的部分所述位线掩膜材料层作为所述位线掩膜层。
  8. 根据权利要求6所述的方法，其中所述去除所述位线掩膜层和所述凸起，以暴露出所述第三主体的上表面包括：
    于对应相邻的两个所述第三主体之间的间隙内形成牺牲层，所述牺牲层的高度不高于 所述第三主体的高度且不低于所述第三主体中的所述位线导电层部分的高度；
    对所述位线掩膜层和所述凸起进行刻蚀，以暴露出所述第三主体的上表面。
  9. 根据权利要求6所述的方法，其中所述于所述相邻两个第三主体之间相对的侧壁形成第三侧墙包括：
    于对应相邻的两个所述第三主体之间的相对的侧壁形成第四侧壁间隔层；
    于所述第四侧壁间隔层的侧壁形成第五侧壁间隔层；
    于所述第五侧壁间隔层的侧壁形成第六侧壁间隔层；
    其中，所述第四侧壁间隔层、所述第五侧壁间隔层和所述第六侧壁间隔层共同构成所述第三侧墙。
  10. 根据权利要求1所述的方法，其中所述填充层的顶部低于所述第一图形的顶部。
  11. 根据权利要求10所述的方法，其中所述填充层的高度大于或等于所述第一图形的高度的三分之二。
  12. 一种半导体结构，采用如权利要求1～11任一项所述的半导体结构的制造方法制成。
PCT/CN2021/103618 2020-07-16 2021-06-30 半导体结构及其制造方法 Ceased WO2022012333A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/467,556 US11895821B2 (en) 2020-07-16 2021-09-07 Semiconductor structure and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202010685792.6 2020-07-16
CN202010685792.6A CN113948475B (zh) 2020-07-16 2020-07-16 半导体结构及其制备方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/467,556 Continuation US11895821B2 (en) 2020-07-16 2021-09-07 Semiconductor structure and manufacturing method thereof

Publications (1)

Publication Number Publication Date
WO2022012333A1 true WO2022012333A1 (zh) 2022-01-20

Family

ID=79326725

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2021/103618 Ceased WO2022012333A1 (zh) 2020-07-16 2021-06-30 半导体结构及其制造方法

Country Status (2)

Country Link
CN (1) CN113948475B (zh)
WO (1) WO2022012333A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116033748A (zh) * 2023-03-24 2023-04-28 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160181395A1 (en) * 2014-12-19 2016-06-23 Stmicroelectronics, Inc. Finfet device having a high germanium content fin structure and method of making same
CN108321090A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108574005A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109950312A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110896032A (zh) * 2018-09-13 2020-03-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787408B2 (en) * 2001-05-22 2004-09-07 Macronix International Co., Ltd. Method for forming an electrical insulating layer on bit lines of the flash memory
KR101075492B1 (ko) * 2009-03-23 2011-10-21 주식회사 하이닉스반도체 수직트랜지스터를 구비한 반도체장치 및 그 제조 방법
KR101133692B1 (ko) * 2010-07-07 2012-04-19 에스케이하이닉스 주식회사 이온주입을 이용한 마스킹막 형성 방법 및 그를 이용한 반도체장치 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160181395A1 (en) * 2014-12-19 2016-06-23 Stmicroelectronics, Inc. Finfet device having a high germanium content fin structure and method of making same
CN108321090A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108574005A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109950312A (zh) * 2017-12-21 2019-06-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110896032A (zh) * 2018-09-13 2020-03-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116033748A (zh) * 2023-03-24 2023-04-28 长鑫存储技术有限公司 半导体结构及其制备方法
CN116033748B (zh) * 2023-03-24 2023-09-15 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
CN113948475B (zh) 2024-09-24
CN113948475A (zh) 2022-01-18

Similar Documents

Publication Publication Date Title
US8120103B2 (en) Semiconductor device with vertical gate and method for fabricating the same
WO2022205728A1 (zh) 半导体结构及其制备方法
WO2022222325A1 (zh) 半导体结构及其制备方法
WO2022037004A1 (zh) 集成电路存储器及其制备方法、半导体集成电路器件
WO2022198831A1 (zh) 存储器件电容接点结构及其制备方法
WO2022205723A1 (zh) 半导体结构及其制备方法
WO2022193502A1 (zh) 半导体结构的制备方法及半导体结构
WO2022205701A1 (zh) 半导体结构的制备方法及半导体结构
US20230197461A1 (en) Method for Manufacturing Semiconductor Structure, and Semiconductor Structure
WO2022205692A1 (zh) 掩膜结构、半导体结构及制作方法
WO2022205674A1 (zh) 半导体结构及其制备方法
WO2022236980A1 (zh) 存储器的制作方法
US20220328494A1 (en) Memory forming method and memory
CN113035775B (zh) 存储器件及其制备方法
CN104517955B (zh) 半导体基板及其制造方法
WO2022012333A1 (zh) 半导体结构及其制造方法
WO2022062717A1 (zh) 半导体结构形成方法以及半导体结构
US12381115B2 (en) Method for fabricating semiconductor structure, and semiconductor structure
CN114420640B (zh) 半导体结构的制备方法及半导体结构
US11895821B2 (en) Semiconductor structure and manufacturing method thereof
WO2022012264A1 (zh) 半导体结构及其制造方法
WO2022028175A1 (zh) 一种存储器的形成方法和存储器
US12284802B2 (en) Semiconductor structure and method for manufacturing semiconductor structure
CN114496928B (zh) 一种电容器孔和dram的制造方法
CN109216185B (zh) 一种半导体器件的制备方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21841300

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21841300

Country of ref document: EP

Kind code of ref document: A1