WO2022007488A1 - 沟槽金属氧化物半导体势垒肖特基二极管器件及其制造方法 - Google Patents

沟槽金属氧化物半导体势垒肖特基二极管器件及其制造方法 Download PDF

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Definitions

  • the thickness of the epitaxial layer ranges from 50 ⁇ m to 60 ⁇ m.
  • FIG. 3 is a schematic flow chart of a method for fabricating a trench metal oxide semiconductor barrier Schottky diode device according to an exemplary embodiment of the present invention.
  • the first treatment includes: increasing the temperature for forming the epitaxial layer 210 .
  • increasing the temperature for forming the epitaxial layer 210 after the expanded wafer is cooled to room temperature, the epitaxial layer 210 generates a sufficiently large compressive stress on the wafer substrate 200 .
  • the temperature at which the epitaxial layer 210 is formed is greater than 1100 degrees Celsius.
  • the temperature range for forming the epitaxial layer 210 is 1100°C-1200°C.
  • an oxide layer is formed on the bottom and sidewalls of the trench, the oxide layer including an oxide layer, such as a silicon dioxide (SiO 2 ) layer.
  • the formation method of the oxide layer may adopt any existing technology familiar to those skilled in the art, including but not limited to chemical vapor deposition (CVD), furnace tube process, thermal oxidation process and the like.
  • step S340 is performed: forming a surface film layer on the epitaxial layer 210 .
  • a step is performed: performing a second treatment on the surface film layer to increase the density of the surface film layer.
  • the overall valence bond binding force is improved, and the resistance to stress and strain of the wafer is enhanced, thereby reducing the warpage deformation of the wafer after stress.
  • the second process includes: using plasma enhanced chemical vapor deposition to form the dielectric layer.
  • the compressive stress of the epitaxial layer to the wafer substrate is increased by performing a first treatment on the epitaxial layer, and/ Or, a second treatment is performed on the surface film layer to increase the density of the surface film layer, so as to offset the tensile stress generated by the subsequent sputtering to form the metal film layer and/or enhance the resistance to stress and strain of the wafer, so as to avoid crystal formation.
  • the circle warps and deforms, improving the flatness of the wafer.

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Abstract

一种沟槽金属氧化物半导体势垒肖特基二极管器件的制造方法，所述方法包括：提供晶圆衬底(200)；在所述晶圆衬底(200)上形成外延层(210)；在所述外延层(210)中形成多个间隔的沟槽式多晶结构(220)；在所述外延层(210)上形成表面膜层；执行离子溅射以在所述表面膜层上形成金属膜层(240)；其中，对所述外延层(210)执行第一处理，以增大所述外延层(210)对所述晶圆衬底(200)的压应力，和/或，对所述表面膜层执行第二处理，以增大所述表面膜层的致密度。

Description

沟槽金属氧化物半导体势垒肖特基二极管器件及其制造方法
相关申请的交叉引用
本申请要求于2020年07月06日提交中国专利局、申请号为2020106407271、发明名称为“沟槽金属氧化物半导体势垒肖特基二极管器件的制造方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明涉及半导体技术领域，具体而言涉及一种沟槽金属氧化物半导体势垒肖特基二极管器件及其制造方法。
背景技术
这里的陈述仅提供与本申请有关的背景信息，而不必然地构成现有技术。
沟槽金属氧化物半导体势垒肖特基二极管(Trench MOS Barrier Schottky Diodes，TMBS)器件是一种引入沟槽MOS栅结构的功率器件，通过利用“电荷耦合”效应降低肖特基势垒处的电场强度，从而降低正向导通压降，同时获得较低的反向漏电流。在续流二极管、智能手机充电器、太阳能电池等实际应用中，TMBS正向导通压降和反向漏电流越低，功率损耗越少，效率也越高。
为了进一步提高TMBS器件的性能，需要增厚TMBS晶圆表面溅射的金属铝层的厚度(例如从4.5μm加厚到6μm)。然而，实际生产中，当溅射的金属铝层加厚时，晶圆的平整度降低，存在绕圆心一圈的翘曲，导致曝光时失焦不能作业，晶圆无法正常生产。因此，有必要提出一种沟槽金属氧化物半导体势垒肖特基二极管器件的制造方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所 要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种沟槽金属氧化物半导体势垒肖特基二极管器件的制造方法，包括：
提供晶圆衬底；
在所述晶圆衬底上形成外延层；
在所述外延层中形成多个间隔的沟槽式多晶结构；
在所述外延层上形成表面膜层；及
执行离子溅射以在所述表面膜层上形成金属膜层；
其中，对所述外延层执行第一处理，以增大所述外延层对所述晶圆衬底的压应力，和/或，对所述表面膜层执行第二处理，以增大所述表面膜层的致密度。
本发明还提供一种沟槽金属氧化物半导体势垒肖特基二极管器件，包括：
晶圆衬底；
外延层，形成于所述晶圆衬底上，所述外延层中形成有多个间隔的沟槽式多晶结构；
表面膜层，形成于所述外延层上；及
金属膜层，形成于所述表面膜层上；
其中，所述外延层的厚度范围为50μm-60μm。本申请的一个或多个实施例的细节在下面的附图和描述中提出。本申请的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据现有技术的晶圆平整度示意图；
图2为根据本发明示例性实施例的TMBS器件的结构示意性剖面图；
图3为根据本发明示例性实施例的一种沟槽金属氧化物半导体势垒肖特基二极管器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了更好地理解本发明，首先结合图1和图2对造成晶圆平整度降低的原因进行进一步的分析。参照图2，由于金属膜层240(铝膜)与表面膜层(介质层231等)的材料存在晶格失配，当在晶圆表面溅射形成铝膜时，特别是当在晶圆表面溅射形成的铝膜加厚(例如从4.5μm加厚到6μm)时，溅射形成的铝膜向晶圆施加一个向上的张应力，对于TMBS器件而言，由于形成沟槽后填充的多晶硅以及晶圆表面的介质层内存在很多空洞和悬挂键，导致其密度低于体硅和硅外延层，整体的价键束缚力减少，因此当有外加应力施加于晶圆表面时，容易产生翘曲形变，具体表现为晶圆上绕圆心一周的凸起，如图1所示。在一个实施例中，在溅射形成铝膜前，晶圆的高低台阶差约为3μm，在溅射形成厚度约为6μm的铝膜后，晶圆的高低台阶差约为7μm。
针对上述问题，本发明提供了一种沟槽金属氧化物半导体势垒肖特基二极管器件的制造方法，如图2和图3所示，包括步骤：
S310：提供晶圆衬底200；
S320：在所述晶圆衬底200上形成外延层210；
S330：在所述外延层210中形成多个间隔的沟槽式多晶结构220；
S340：在所述外延层210上形成表面膜层；
S350：执行离子溅射以在所述表面膜层上形成金属膜层240；
其中，还包括步骤：对所述外延层210执行第一处理，以增大所述外延层210对所述晶圆衬底200的压应力，和/或，对所述表面膜层执行第二处理，以增大所述表面膜层的致密度。
首先，执行步骤S310：提供晶圆衬底200。
示例性地，晶圆衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，晶圆衬底200为P型硅衬底(P-sub)，例如重掺杂As元素形成的低电阻率体材，其具体的掺杂浓度不受本发明限制。
在沟槽金属氧化物半导体势垒肖特基二极管(Trench MOS Barrier  Schottky Diodes，TMBS)器件中，晶圆衬底200作为二极管的阴极，因此，所述晶圆衬底200的背面还形成有阴极金属层(未示出)。
示例性地，所述阴极金属层包括但不限于钛镍银金属层。所述阴极金属层的形成方法可选用本领域技术人员所熟习的任何现有技术，包括但不限于化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等。
接下来，执行步骤S320：在所述晶圆衬底200上形成外延层210。
示例性地，采用选择性外延生长形成所述外延层210。选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。在本实施例中，外延层210为N型硅外延层，例如轻掺杂P元素形成的外延层。
在一个实施例中，外延层210是在800℃-1100℃高温下通入二氯二氢硅(DCS)等气体生长制备的，硅源气体的流量为5sccm-500sccm，锗源气体的流量为5sccm-500sccm，硼源气体的流量为5sccm-500sccm，压强为1Torr-100Torr，外延生长速率约为3.6μm/min，在该条件下生成的外延层的厚度约为4μm。
由于As元素比P元素造成的晶格失配大，由此产生的晶格失配应力让外延层210存在一个对晶圆衬底200的压应力，如果这个压应力足够大，那么就能够抵消后续溅射形成的金属膜层对晶圆的张应力，从而解决圆片翘曲变形的问题。
可选地，执行步骤：对所述外延层210执行第一处理，以增大所述外延层210对所述晶圆衬底200的压应力。
可选地，所述第一处理包括：增加所述外延层210的厚度。通过增加外延层210的厚度，以增大外延层210对晶圆衬底200的压应力。
示例性地，所述外延层210的厚度与所述金属膜层240的厚度成正比。也就是说，所述外延层210的厚度随着所述金属膜层240厚度的增加而增大。
示例性地，所述外延层210的厚度大于4μm。优选地，所述外延层210 的厚度范围为50μm-60μm。
通过在晶圆衬底200上沉积更厚的外延层210，增大了外延层210对晶圆衬底200的压应力，可以抵消后续步骤中溅射形成的厚金属膜层带来的张应力，从而改善晶圆平整度。
在一个实施例中，当溅射形成的金属膜层240为铝膜且其厚度达到6μm时，所述外延层210的厚度约为55μm，外延生长速率约为3.6μm/min。当外延层210的厚度约为55μm时，后续溅射形成6μm铝膜后，晶圆的高低台阶差约为2.0μm。
可选地，所述第一处理包括：提高形成所述外延层210的温度。通过提高形成所述外延层210的温度，以使膨胀的晶圆在冷却到室温后外延层210对晶圆衬底200产生足够大的压应力。
示例性地，形成所述外延层210的温度与所述金属膜层240的厚度成正比。也就是说，形成所述外延层210的温度随着所述金属膜层240厚度的增加而升高。
示例性地，形成所述外延层210的温度大于1100摄氏度。优选地，形成所述外延层210的温度范围为1100℃-1200℃。
通过提高形成所述外延层210的温度，增大了外延层210对晶圆衬底200的压应力，可以抵消后续步骤中溅射形成的厚金属膜层带来的张应力，从而改善晶圆平整度。
在一个实施例中，在800℃-1100℃高温下生长制备外延层210，在这个温度条件下，晶圆会发生膨胀，而且晶圆衬底200的膨胀比外延层210大；根据这个理论分析，只要晶圆膨胀的足够大，那么晶圆在冷却到室温后外延层210也会对晶圆衬底200产生足够大的压应力，从而抵抗后续AL溅射后的张应力和翘曲变形；因此，外延层210的形成温度高于1100摄氏度。在一个实施例中，当溅射形成的金属膜层240为铝膜且其厚度达到6μm时，外延层210的形成温度约为1130摄氏度，外延生长速率约为3.6μm/min。当外延层210的形成温度约为1130摄氏度时，后续溅射形成6μm铝膜后，晶圆的高低台阶差约为1.4μm。
接下来，执行步骤S330：在所述外延层210中形成多个间隔的沟槽式多 晶结构220。
进一步，在所述外延层210中形成多个间隔的沟槽式多晶结构220的步骤包括：
在所述外延层210中形成多个间隔的沟槽；
在所述沟槽的底部和侧壁上形成氧化层；
在所述沟槽内填充多晶硅。
首先，在蚀刻所述外延层210以形成多个间隔的沟槽之前，还包括通过光刻工艺在所述外延层210上形成图案化的掩膜层的步骤。
接下来，以所述图案化的掩膜层为掩膜，蚀刻所述外延层210，以在所述外延层210中形成多个间隔的沟槽。形成所述沟槽的方法可选用干法刻蚀或者湿法刻蚀的方法。示例性地，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。干法刻蚀的源气体可以包括HBr和/或CF 4气体。
接下来，在所述沟槽的底部和侧壁上形成氧化层，所述氧化层包括氧化物层，例如二氧化硅(SiO 2)层。氧化层的形成方法可以采用本领域技术人员所熟习的任何现有技术，包括但不限于化学气相沉积法(CVD)、炉管工艺、热氧化工艺等。
接下来，在所述沟槽内填充多晶硅。多晶硅的形成方法可选用本领域技术人员所熟习的任何现有技术，包括但不限于低压化学气相沉积法(LPCVD)。
对TMBS而言，由于形成沟槽后填充的多晶硅内存在很多空洞和悬挂键，其致密度远不如晶圆衬底200和外延层210，整体的价键束缚力减少，降低了晶圆抗受力应变的能力，因此当有外加应力施加于晶圆表面时，更容易产生翘曲形变。
接下来，执行步骤S340：在所述外延层210上形成表面膜层。
示例性地，所述表面膜层包括介质层231和肖特基势垒金属层232，其中，所述介质层231位于所述晶圆的隔离区表面，所述肖特基势垒金属层232位于所述晶圆的器件区表面。所述介质层231和肖特基势垒金属层232的形成方法可以采用本领域技术人员所熟习的任何现有技术，包括物理气相沉积法(PVD)和化学气相沉积法(CVD)，优选化学气相沉积法(CVD)，如低温化 学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。在一个实施例中，所述介质层231包括二氧化硅层。
可选地，执行步骤：对所述表面膜层执行第二处理，以增大所述表面膜层的致密度。通过增加晶圆表面膜层的致密度，提升整体价键束缚力，增强晶圆的抗受力应变能力，从而减少晶圆受力后的翘曲形变。
示例性地，所述第二处理包括：采用等离子增强化学气相沉积形成所述介质层。
由于目前TMBS工艺中介质层231的形成方法是采用低压化学气相沉积法(LPCVD)，在水平卧式炉约700℃环境下通入正硅酸乙酯(TEOS)制备，该方法制备的介质层231存在很多的空洞和悬挂键，介质层231的致密度远不如晶圆衬底200和外延层210，整体的价键束缚力减少，晶圆抗受力应变的能力差，因此当有外加应力施加于晶圆表面时，更容易产生翘曲形变。因此，在一个实施例中，以介质层231作为对象，即希望通过增加介质层的致密度来解决晶圆翘曲问题。
示例性地，采用等离子增强化学气相沉积(PECVD)形成所述介质层231。在一个实施例中，在P5K设备中约400℃环境下通入TEOS制备所述介质层231，提高了介质层231的致密度。
与采用LPCVD形成的介质层相比，采用PECVD形成的介质层具有更好的致密度。具体地，当进行湿法腐蚀时，采用PECVD形成的介质层的腐蚀速率远低于采用LPCVD形成的介质层的腐蚀速率：当采用配比为7:1的BOE溶液进行湿法腐蚀时，采用PECVD形成的介质层的腐蚀速率约为338A/min，采用LPCVD形成的介质层的腐蚀速率约为742A/min；当采用配比为15:1的HF溶液进行湿法腐蚀时，采用PECVD形成的介质层的腐蚀速率约为1540A/min，采用LPCVD形成的介质层的腐蚀速率约为2705A/min。
通过采用等离子增强化学气相沉积形成介质层231，增大了晶圆表面介质层231的致密度，增强了晶圆抗受力应变的能力，避免发生翘曲形变，从而改善晶圆平整度。
在一个实施例中，当溅射形成的金属膜层240为铝膜且其厚度达到6μm时，采用PECVD形成介质层的晶圆的平整度约为1.7μm，而采用LPCVD形成介质层的晶圆的平整度约为7μm。
接下来，执行步骤S350：执行离子溅射以在所述表面膜层上形成金属膜层240。
示例性地，所述金属膜层240包括铝膜，所述铝膜的厚度大于或等于6μm。
示例性地，溅射的原理是用带电粒子轰击靶材，加速的离子轰击固体表面时，发生表面原子碰撞并发生能量和动量的转移，使靶材原子从表面逸出并淀积在衬底材料上的过程。以荷能粒子(常用气体正离子)轰击某种材料的靶面，而使靶材表面的原子或分子从中逸出的现象。采用溅射工艺具有基体温度低，薄膜质纯，组织均匀密实，牢固性和重现性好等优点。作为一个实例，制备铝膜的过程中，溅射靶采用高纯Al，并以高纯Ar气作为溅射气体通入溅射腔内，采用超真空直流磁控溅射设备进行镀膜，以形成厚度约为6μm的铝膜。
根据本发明提供的沟槽金属氧化物半导体势垒肖特基二极管器件的制造方法，通过对外延层执行第一处理以增大所述外延层对所述晶圆衬底的压应力，和/或，对表面膜层执行第二处理以增大所述表面膜层的致密度，以抵消后续溅射形成金属膜层产生的张应力和/或增强晶圆的抗受力应变能力，避免晶圆发生翘曲变形，改善晶圆的平整度。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (15)

  1. 一种沟槽金属氧化物半导体势垒肖特基二极管器件的制造方法，包括：
    提供晶圆衬底；
    在所述晶圆衬底上形成外延层；
    在所述外延层中形成多个间隔的沟槽式多晶结构；
    在所述外延层上形成表面膜层；及
    执行离子溅射以在所述表面膜层上形成金属膜层；
    其中，对所述外延层执行第一处理，以增大所述外延层对所述晶圆衬底的压应力，和/或，对所述表面膜层执行第二处理，以增大所述表面膜层的致密度。
  2. 如权利要求1所述的制造方法，其特征在于，所述第一处理包括：增加所述外延层的厚度。
  3. 如权利要求2所述制造方法，其特征在于，所述外延层的厚度与所述金属膜层的厚度成正比，所述外延层的厚度范围为50μm-60μm。
  4. 如权利要求1所述的制造方法，其特征在于，所述第一处理包括：提高形成所述外延层的温度。
  5. 如权利要求4所述的制造方法，其特征在于，形成所述外延层的温度与所述金属膜层的厚度成正比，形成所述外延层的温度范围为1100℃-1200℃。
  6. 如权利要求1所述的制造方法，其特征在于，所述表面膜层包括介质层和肖特基势垒金属层，其中，所述介质层位于所述晶圆的隔离区表面，所述肖特基势垒金属层位于所述晶圆的器件区表面。
  7. 如权利要求6所述的制造方法，其特征在于，所述第二处理包括：采用等离子增强化学气相沉积形成所述介质层。
  8. 如权利要求1所述的制造方法，其特征在于，所述金属膜层包括铝膜，所述铝膜的厚度大于或等于6μm。
  9. 如权利要求1所述的制造方法，其特征在于，在所述外延层中形成多个间隔的沟槽式多晶结构的步骤包括：
    在所述外延层中形成多个间隔的沟槽；
    在所述沟槽的底部和侧壁上形成氧化层；
    在所述沟槽内填充多晶硅。
  10. 如权利要求1所述的制造方法，其特征在于，所述晶圆衬底的背面形成有阴极金属层，所述阴极金属层包括钛镍银金属层。
  11. 一种沟槽金属氧化物半导体势垒肖特基二极管器件，包括：
    晶圆衬底；
    外延层，形成于所述晶圆衬底上，所述外延层中形成有多个间隔的沟槽式多晶结构；
    表面膜层，形成于所述外延层上；及
    金属膜层，形成于所述表面膜层上；
    其中，所述外延层的厚度范围为50μm-60μm。
  12. 根据权利要求11所述的沟槽金属氧化物半导体势垒肖特基二极管器件，其特征在于，所述金属膜层包括铝膜，所述铝膜的厚度大于或等于6μm。
  13. 根据权利要求11所述的沟槽金属氧化物半导体势垒肖特基二极管器件，其特征在于，所述外延层的厚度随所述金属膜层厚度的增加而增大。
  14. 如权利要求11所述的沟槽金属氧化物半导体势垒肖特基二极管器件，其特征在于，所述外延层的掺杂造成的晶格失配比所述晶圆衬底的掺杂造成的晶格失配大。
  15. 如权利要求14所述的沟槽金属氧化物半导体势垒肖特基二极管器件，其特征在于，所述外延层的掺杂元素为磷元素，所述晶圆衬底的掺杂元素为砷元素。
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