WO2021221055A1 - 半導体素子の製造方法 - Google Patents

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剛太 西村
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • Patent Document 1 In the method of manufacturing a semiconductor element, various techniques for separating a semiconductor layer formed on a substrate from the substrate have been proposed (see, for example, Patent Document 1 below).
  • semiconductor layers adjacent to each other in the direction along the first surface are separated from each other at least partially in the direction along the first surface on the first surface of the base substrate.
  • a separation step of separating the plurality of semiconductor layers from the base substrate is included.
  • step a shows a forming step
  • step b shows a weakening step
  • step c shows a separation step
  • step a1 shows a mask forming step
  • step “a2” shows a semiconductor layer forming step
  • step a3 shows a mask removing step.
  • step c1 indicates a preparation step
  • step c2 indicates a joining step
  • step c3 indicates a peeling step.
  • the method for manufacturing a semiconductor device of the present embodiment includes a forming step a, a fragility step b, and a separation step c.
  • the forming step a is one of epitaxial vapor deposition, for example, by the selective lateral growth (ELO) method, each of which is connected to the base substrate 1 by the connecting portion 2 on the base substrate 1.
  • ELO selective lateral growth
  • This is a step of forming a plurality of semiconductor layers 3.
  • the weakening step b is a step of irradiating the connecting portion 2 with the laser beam 5 to weaken the connecting portion 2.
  • the separation step c is a step of separating the plurality of semiconductor layers 3 from the base substrate 1.
  • Each semiconductor layer 3 has, for example, a cleavage plane, and further, electrodes, wiring conductors, and the like are arranged to form one or a plurality of semiconductor elements S.
  • the semiconductor element S include, but are not limited to, a light emitting diode (Light Emitting Diode; LED), a semiconductor laser (Laser Diode; LD), a photodiode (Photodiode; PD), and the like.
  • the base substrate 1 has a flat one main surface (hereinafter, also referred to as a first surface) 1a including a starting point of growth of a semiconductor crystal, and a flat other main surface (hereinafter, also referred to as a second surface) opposite to the first surface 1a. It has 1b and a side surface (hereinafter, also referred to as a third surface) 1c connecting the first surface 1a and the second surface 1b. At least the first surface 1a of the base substrate 1 is made of a nitride semiconductor.
  • the base substrate 1 may be, for example, a substrate made of a nitride semiconductor such as gallium nitride (GaN), aluminum gallium nitride (AlGaN), or indium gallium nitride (InGaN).
  • a nitride semiconductor such as gallium nitride (GaN), aluminum gallium nitride (AlGaN), or indium gallium nitride (InGaN).
  • the base substrate 1 used in the present embodiment is a GaN substrate cut out from a GaN single crystal ingot.
  • the base substrate 1 is cut out from the single crystal ingot so that the first surface 1a including the starting point of the growth of the semiconductor crystal is in a predetermined surface direction.
  • the base substrate 1 may be an n-type substrate in which impurities such as Si are doped in GaN, or may be a p-type substrate in which impurities such as Mg are doped in GaN.
  • the impurity density in the base substrate 1 is, for example, about 1 ⁇ 10 19 cm -3 or less.
  • the forming step a is a step of forming a plurality of semiconductor layers 3 on the first surface 1a of the base substrate 1 by the ELO method.
  • a plurality of semiconductor layers 3 are formed so that the semiconductor layers 3 adjacent to each other in the direction along the first surface 1a are separated from each other at least partially in the direction along the first surface 1a.
  • the forming step a includes a mask forming step a1, a semiconductor layer forming step a2, and a mask removing step a3, which are shown below.
  • the mask forming step a1 is a step of forming a deposition suppressing mask (hereinafter, also simply referred to as a mask) 6 that suppresses the crystals of semiconductor crystals on the base substrate 1.
  • a deposition suppressing mask hereinafter, also simply referred to as a mask
  • silicon oxide for example, SiO 2 or the like
  • PCVD plasma chemical vapor deposition
  • the silicon oxide layer is then patterned using, for example, a photolithography method and wet etching with Buffered Hydrogen Fluoride (BHF). In this way, the mask 6 is formed on the first surface 1a in a predetermined pattern.
  • the mask 6 may have, for example, a striped shape in which a plurality of strip-shaped portions 61 are arranged in parallel at predetermined intervals.
  • the width of the opening 62, which is also called a mask window, between two adjacent strips 61 is, for example, about 2 ⁇ m to 20 ⁇ m.
  • the width of the strip 61 is, for example, about 50 ⁇ m to 200 ⁇ m.
  • the edge region near the third surface 1c on the first surface 1a of the base substrate 1 may also be covered with the mask 6. This makes it possible to cleanly and surely separate the semiconductor layer 3 that grows in the edge region of the first surface 1a from the base substrate 1. Further, it is possible to suppress the abnormal growth of the semiconductor crystal in the edge region of the first surface 1a.
  • A2 Semiconductor layer forming step
  • a GaN crystal is vapor-deposited from a region of the first surface 1a of the base substrate 1 that is not covered by the mask 6 and is exposed to the opening 62. Let me.
  • VPE vapor phase deposition
  • MOCVD Metalorganic Chemical Vapor Deposition
  • the semiconductor layer 3 is formed into a light emitting diode (LED) or a semiconductor laser (Laser Diode;). It can be formed as a multilayer film that functions as an LD) or the like.
  • the semiconductor crystal When the grown semiconductor crystal exceeds the opening 62 of the mask 6, the semiconductor crystal also grows laterally along the upper surface of the mask 6.
  • the growth of the semiconductor crystal may be terminated before the semiconductor crystal grown from the first surface 1a overlaps with the adjacent semiconductor crystal.
  • a plurality of semiconductor layers 3 are obtained, each of which is connected to the first surface 1a by the connecting portion 2.
  • the connecting portion 2 is made of, for example, a GaN crystal.
  • the connecting portion 2 has, for example, a width of about 2 ⁇ m to 20 ⁇ m and a height of about 100 nm to 500 nm.
  • Each semiconductor layer 3 has, for example, a width of about 50 ⁇ m to 200 ⁇ m and a height of about 10 ⁇ m to 50 ⁇ m.
  • the growth of the semiconductor crystal may continue until the semiconductor crystal that grows laterally along the upper surface of the mask 6 overlaps with the adjacent semiconductor crystal. In this case, a semiconductor layer connected to the first surface 1a by a plurality of connecting portions 2 is obtained.
  • the mask removing step a3 is a step of removing the mask 6 after the completion of the semiconductor layer forming step a2.
  • the base substrate 1 on which the semiconductor layer 3 is formed is taken out from the vapor phase growth apparatus (epitaxial apparatus), and the mask 6 is removed using an etchant that does not substantially invade the semiconductor layer 3.
  • the mask 6 when the mask 6 is made of a silicon oxide film, the mask 6 is removed by performing wet etching using BHF. In this way, for example, as shown in FIG. 1, a plurality of semiconductor layers 3 are obtained, each of which is connected to the first surface 1a by a connecting portion 2.
  • Each of the plurality of semiconductor layers 3 may extend in a predetermined direction in a plan view. Further, the plurality of semiconductor layers 3 may form a pattern as shown in FIG. 3, for example, in a plan view. The plurality of semiconductor layers 3 may form a striped pattern extending in a predetermined direction, for example, as shown in FIG. 3A. As shown in FIG. 3B, for example, the plurality of semiconductor layers 3 may be arranged in a staggered pattern to form a so-called repeat pattern. As shown in FIG. 3C, for example, the plurality of semiconductor layers 3 may form a grid-like pattern in which each semiconductor layer 3 is connected to adjacent semiconductor layers 3 at both ends thereof.
  • the weakening step b is a step of irradiating the connecting portion 2 with the laser beam 5 to weaken the connecting portion 2.
  • the connection portion 2 can be thermally denatured and the crystal structure of the connection portion 2 can be changed by irradiating the laser beam 5.
  • the connection portion 2 may be completely or partially cut by the irradiation of the laser beam 5.
  • the wavelength of the laser beam 5 may be, for example, 370 nm or less.
  • a light source that outputs the laser beam 5 for example, an AlGAN-based semiconductor laser, a KrF excimer laser, an ArF excimer laser, a YAG laser (third harmonic), or the like can be used.
  • the focal length and spot size of the laser beam 5 can be appropriately selected according to the dimensions of the base substrate 1, the connecting portion 2, the semiconductor layer 3, and the like.
  • the laser beam 5 may be irradiated from the first surface 1a side of the base substrate 1 or may be irradiated from the second surface 1b side of the base substrate 1.
  • the laser beam 5 may be irradiated from the third surface 1c side of the base substrate 1.
  • the separation step c is a step of separating a plurality of semiconductor layers 3 from the base substrate 1.
  • a force is applied to the weakened connecting portion 2 by, for example, bringing the blade into contact with the semiconductor layer 3 or irradiating the connecting portion 2 with ultrasonic waves.
  • the connection portion 2 can be broken and the semiconductor layer 3 can be separated from the base substrate 1.
  • the separation step c can be omitted.
  • the plurality of semiconductor layers 3 formed on the first surface 1a of the base substrate 1 include semiconductor layers 3 adjacent to each other in the direction along the first surface 1a. It is at least partially separated in the direction along the first surface 1a. Therefore, the decomposition product gas or the evaporation gas generated by irradiating the connection portion 2 with the laser beam 5 and filling the space between the semiconductor layer 3 and the base substrate 1 can be discharged to the outside.
  • the gas can be released to the outside through, for example, a gap (hereinafter, also referred to as a release path) G between adjacent semiconductor layers 3 as shown by an arrow in FIG.
  • the base substrate 1 can be reused without polishing for removing the damaged portion or by performing only a small amount of polishing. As a result, it is possible to improve the production efficiency of the semiconductor element S, and it is possible to provide the semiconductor element S that can increase the number of times that the base substrate 1 can be reused.
  • the method for manufacturing a semiconductor element of the present embodiment it is not necessary to irradiate the entire base substrate 1 with the laser beam 5, and it is sufficient to irradiate only the connecting portion 2 connecting each semiconductor layer 3 and the first surface 1a. .. Therefore, it is possible to suppress excessive heating of the semiconductor layer 3 and the base substrate 1, and it is possible to reduce thermal damage to the semiconductor layer 3 and the base substrate 1. As a result, it becomes possible to manufacture a high-quality semiconductor element S. Further, the base substrate 1 can be reused without polishing for removing the damaged portion or by performing only a small amount of polishing. This makes it possible to improve the production efficiency of the semiconductor element S and reduce the manufacturing cost of the semiconductor element S.
  • the base substrate 1, the connecting portion 2, and the semiconductor layer 3 are made of GaN crystals, their refractive indexes are substantially the same. Thereby, the refraction and reflection of the laser beam 5 at the interface between the base substrate 1 and the connecting portion 2 and the interface between the connecting portion 2 and the semiconductor layer 3 can be reduced. As a result, the laser beam 5 can be irradiated to the connection portion 2 with high accuracy and high efficiency. As a result, it becomes possible to manufacture a high-quality semiconductor element S. Further, the production efficiency of the semiconductor element S can be improved.
  • the fragility step b is performed. Before this is performed, a through hole may be formed in the semiconductor layer so as to penetrate in the thickness direction thereof. As a result, the decomposition product gas or the evaporation gas that fills the space between the semiconductor layer and the base substrate 1 can be discharged to the outside through the through holes. As a result, even when the semiconductor layer connected to the first surface 1a is formed by the plurality of connecting portions 2, it becomes possible to manufacture the high-quality semiconductor element S and the production efficiency of the semiconductor element S. Can be improved.
  • the laser beam 5 may be irradiated from the second surface 1b side of the base substrate 1 and incident on the base substrate 1 from the second surface 1b. Since the base substrate 1 is not a dissimilar substrate formed by forming a GaN layer on the surface of a sapphire substrate, a SiC substrate, or the like, but a substrate made of substantially the same material, the refractive index of the base substrate 1 is substantially constant. Therefore, by incident the laser light 5 from the second surface 1b of the base substrate 1, the laser light 5 can be focused on the connection portion 2 with high accuracy.
  • connection portion 2 may be irradiated with picosecond pulse laser light or femtosecond pulse laser light.
  • picosecond pulse laser light or femtosecond pulse laser light.
  • an ablation phenomenon due to multiphoton absorption can be induced at the connection portion 2 which is the condensing point of the laser beam 5. Therefore, the connection portion 2 can be fragile with high accuracy while suppressing the occurrence of thermal damage in the semiconductor layer 3 and the base substrate 1.
  • connection portion 2 may be irradiated with a sub-nanosecond pulse laser beam or a nanosecond pulse laser beam.
  • the material removal rate is higher than in the case where the pulse width of the laser beam 5 is picoseconds or femtoseconds, so that the processing efficiency in the weakening step b can be improved.
  • the decomposition product gas and the evaporation gas can be effectively emitted to the outside even when the pulse width of the laser beam 5 is sub-nanoseconds or nanoseconds.
  • the optimization of the emission path G may be to form each semiconductor layer 3 so as to have a cross-sectional shape in which the corners of the lower surface are rounded, as shown in FIG. 1, for example.
  • a plurality of semiconductor layers 3 arranged in a staggered pattern are formed, and the distance between the adjacent semiconductor layers 3 is set in two different directions. It may be to adjust.
  • a scanning path that improves the production efficiency of the semiconductor element S may be selected according to the pattern shape of the plurality of semiconductor layers 3 formed on the base substrate 1. ..
  • the laser beam 5 may be scanned from the outer peripheral portion to the central portion of the base substrate 1 while rotating the base substrate 1 around the axis perpendicular to the first surface 1a.
  • the atmosphere, pressure, etc. in the laser processing apparatus are suppressed. May be adjusted. As a result, damage to the base substrate 1 due to oxidation can be reduced. As a result, the base substrate 1 can be reused without polishing to remove the damaged portion or by polishing only a small amount. This makes it possible to improve the production efficiency of the semiconductor element S and reduce the manufacturing cost of the semiconductor element S. Further, since it is possible to prevent the oxidized Ga metal from adhering to the semiconductor layer 3, it is possible to reduce the possibility that the quality of the semiconductor layer 3 is deteriorated. As a result, it becomes possible to manufacture a high-quality semiconductor element S.
  • the focus of the laser beam 5 may be aligned with the end portion 21 of the connecting portion 2 on the base substrate 1 side.
  • undesired thermal denaturation of the semiconductor layer 3 due to irradiation with the laser beam 5 can be suppressed.
  • polishing for removing the heat-denatured portion of the semiconductor layer 3 can be omitted, or the amount of polishing of the semiconductor layer 3 can be reduced. As a result, it becomes possible to improve the production efficiency of the semiconductor element S.
  • the focus of the laser beam 5 may be aligned with the end portion 22 of the connection portion 2 on the semiconductor layer 3 side.
  • undesired thermal denaturation of the base substrate 1 due to irradiation with the laser beam 5 can be suppressed.
  • polishing for removing the heat-denatured portion of the base substrate 1 can be omitted, or the amount of polishing of the base substrate 1 can be reduced.
  • the production efficiency of the semiconductor element S can be improved and the manufacturing cost of the semiconductor element S can be reduced.
  • the focus of the laser beam 5 may be aligned with the intermediate portion 23 located between the end portion of the connecting portion 2 on the base substrate 1 side and the end portion 22 on the 21 semiconductor layer 3 side.
  • the intermediate portion 23 located between the end portion of the connecting portion 2 on the base substrate 1 side and the end portion 22 on the 21 semiconductor layer 3 side.
  • the joining step c2 is a step of joining the support substrate 10 to the upper surfaces of the plurality of semiconductor layers 3.
  • the support substrate 10 is arranged on the plurality of semiconductor layers 3 formed on the base substrate 1 in the forming step a.
  • the support substrate 10 is arranged so that the facing surface 10a faces the first surface 1a of the base substrate 1.
  • the support substrate 10 is heated while being pressed toward the base substrate 1, and the support substrate 10 is bonded to the upper surfaces of the plurality of semiconductor layers 3.
  • the peeling step c3 is a step of peeling a plurality of semiconductor layers 3 from the base substrate 1.
  • the base substrate 1 and the support substrate 10 are relatively separated from each other.
  • tensile stress is generated in the connecting portion 2 which is weakened by the irradiation of the laser beam 5, and the connecting portion 2 is broken, so that the plurality of semiconductor layers 3 can be peeled off from the base substrate 1.
  • the peeling step c3 may include a step of forming a cleavage plane on the semiconductor layer 3 and a step of forming an electrode, a wiring conductor, or the like on the semiconductor layer 3.
  • the preparation step c1 and the joining step c2 may be performed between the forming step a and the weakening step b.
  • the decomposition-generated gas or evaporative gas generated by the irradiation of the laser beam 5 flows in the space between the semiconductor layer 3 and the base substrate 1 along the first surface 1a toward the outer edge portion of the base substrate 1. , Released to the outside.
  • the support substrate 10 may be formed with a gas flow path (not shown) for promoting the release of the decomposition product gas or the evaporative gas to the outside.
  • the gas flow path may be, for example, a through hole that penetrates the support substrate 10 in the thickness direction.
  • the gas flow path may be, for example, a groove formed on the facing surface 10a of the support substrate 10.
  • semiconductor layers adjacent to each other in the direction along the first surface are separated from each other at least partially in the direction along the first surface on the first surface of the base substrate.
  • a forming process that forms multiple semiconductor layers by epitaxial growth A fragility step of irradiating a connection portion between each of the plurality of semiconductor layers and the first surface with a laser beam to weaken the connection portion.
  • a separation step of separating the plurality of semiconductor layers from the base substrate is included.
  • the method for manufacturing a semiconductor element of the present disclosure it is possible to reduce damage to the base substrate and the semiconductor layer when the semiconductor layer is separated from the base substrate. This makes it possible to manufacture high-quality semiconductor devices and improve the production efficiency of semiconductor devices.
  • the method for manufacturing a semiconductor device of the present embodiment includes an element forming step S1, a light irradiation step S2 (also referred to as a weakening step), and a separation step S3.
  • the element forming step S1 is a step of forming the semiconductor element 33 coupled by the connecting portion 2 on the base substrate 1 by the ELO method.
  • the light irradiation step S2 is a step of bringing the connecting portion 2 into contact with the etching solution 4 and irradiating at least a part of the connecting portion 2 with light such as a laser beam 5 to melt or weaken the connecting portion 2.
  • the separation step S3 is a step of separating the semiconductor element 33 whose connecting portion 2 has been weakened by the light irradiation step S2 from the base substrate 1.
  • the element forming step S1 and the light irradiation step S2 may not be performed in this order, and for example, the element forming step S1 and the light irradiation step S2 may be performed in parallel. As a result, the process time can be shortened.
  • the semiconductor element 33 include, but are not limited to, a light emitting diode (Light Emitting Diode; LED), a semiconductor laser (Laser Diode; LD), and a photodiode (Photodiode; PD).
  • the base substrate 1 has a first surface 1a which is a flat one main surface which is a starting point of crystal growth of a semiconductor, and a second surface 1b which is a flat other main surface on the back side thereof. At least the surface of the first surface 1a is a nitride semiconductor.
  • the base substrate 1 used in the embodiment is, for example, a GaN substrate cut out from a single crystal ingot of gallium nitride (GaN) so that the first surface 1a, which is a growth surface, is in a predetermined surface direction.
  • the GaN substrate may be either an n-type substrate or a p-type substrate in which impurities such as Si are doped in the semiconductor.
  • the impurity density of the GaN substrate for example, one having an impurity density of about 1 ⁇ 10 19 cm -3 or less can be used.
  • the base substrate 1 in addition to the GaN substrate, a substrate in which a GaN layer is formed on the surface of a substrate other than GaN such as a sapphire substrate and a SiC substrate may be used.
  • the surface of the base substrate 1 is not limited to the GaN layer, and any substrate made of a GaN-based semiconductor can be used.
  • the term "nitride semiconductor" refers those are constituted by Al x Ga y In z N ( 0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1,0 ⁇ z ⁇ 1,1).
  • a mask 6 is formed on the above-mentioned base substrate 1.
  • silicon oxide for example, SiO 2
  • PCVD Physical Vapor Deposition
  • the SiO 2 layer is patterned by a photolithography method and wet etching with buffered hydrofluoric acid (BHF) to form the mask 6 shown in FIG. 6A.
  • the mask 6 has a striped shape in which a plurality of strip-shaped portions 6a are arranged in parallel at predetermined intervals.
  • the width of the opening 7, which is also called a mask window, between two adjacent strips 6a is, for example, about 2 ⁇ m to 20 ⁇ m.
  • the width of the band-shaped portion 6a is, for example, about 50 ⁇ m to 200 ⁇ m.
  • FIG. 7 is a plan view showing the pattern shape of the mask.
  • the mask material for forming the mask 6 may be a material other than SiO 2 , in which the semiconductor layer does not grow from the mask material due to vapor phase growth.
  • Masking material for example, patterning can ZrO X, oxides such as TiO X or AlO X, or can be used transition metals such as W or Cr.
  • a method suitable for the mask material such as a thin film deposition method, sputtering, or coating curing, can be appropriately used.
  • a SiO 2 layer having a thickness of about 100 to 500 nm is formed.
  • silicon oxide (SiO 2 ) which is a material for the mask 6, is laminated on the first surface 1a by a PCVD (Plasma Chemical Vapor Deposition) method or the like to have a thickness of about 100 to 500 nm.
  • the mask pattern of the mask 6 may be a strip-shaped or striped shape indicated by reference numeral 7a in FIG. 7, or a grid pattern in which a plurality of strip-shaped bodies arranged so as to be orthogonal to each other in the vertical and horizontal directions shown by reference numeral 7b. Further, it may be a so-called repeat pattern (pattern) in which the openings 7 divided at regular intervals (repeat pitch), which are indicated by reference numerals 7c, are repeated a plurality of times.
  • the edge region of the first surface 1a of the base substrate 1 near the end surface (side surface) 1c of the base substrate 1 is also covered with the above-mentioned mask 6 in consideration of the ease of peeling and separation of the semiconductor layer 3 described later. May be. As a result, the semiconductor layer near the edge located at the edge of the base substrate 1 can also be easily peeled off.
  • the semiconductor device layer 8 obtained by growing the nitride semiconductor by the ELO method is obtained.
  • the width of the semiconductor device layer 8 is, for example, about 50 ⁇ m to 200 ⁇ m, and the height is about 10 ⁇ m to 50 ⁇ m.
  • the laser beam 5 may irradiate a region including a part of the base substrate 1 side or the base substrate 1 side of the connection portion 2.
  • the laser beam 5 may be scanned in an arbitrary direction in the substrate surface of the substrate 1 by aligning the focus of the laser beam 5 with the position described above.
  • another light source as described above may be used instead of the laser beam 5.
  • the method of irradiating the connection portion 2 with the laser beam 5 in contact with the etching solution which is an electrolytic solution is a photoelectrochemical etching (also referred to as (Photo-electrochemical; PEC) etching).
  • This PEC etching is a semiconductor.
  • an "oxidation reaction” as represented by the following formula (1) and an “oxide film dissolution reaction” as represented by the formula (2) occur.
  • "H + " in the formula (1) represents a hole.
  • the connecting portion 2 When the connecting portion 2 is irradiated with the laser beam 5 in the etching solution 4 by the above-mentioned oxidation reaction and oxide film dissolution reaction, an electric field is generated from the inside of the connecting portion 2 toward the surface, and the connecting portion 2 is acid or alkaline from the surface. Dissolves or weakens in.
  • the connecting portion 2 is weakened by irradiating the connecting portion 2 with a laser beam as described above.
  • the base substrate 1 is taken out from the wafer bonding device, and the support substrate 10 is moved in a direction away from the base substrate 1.
  • a large tensile stress is generated in the connecting portion 2 which is weakened by the irradiation of the laser beam 5, and the connecting portion 2 is broken as shown in FIG. 8C.
  • the connection portion 2 since the connection portion 2 is in a fragile state or the like, the base substrate 1 can be easily separated. Separation can be done by an appropriate method. It is conceivable that the connection portion 2 remains on the base substrate 1 side, the semiconductor element 33 side, or both, depending on the vulnerable location. Therefore, after separation, the residue of the connecting portion 2 remaining on the semiconductor element 33 is removed by polishing or the like.
  • FIGS. 9A to 9C are diagrams showing the etching shape of the connecting portion.
  • the connecting portion 2 has a small width b1 on the base substrate 1 side, a large width b2 on the semiconductor element 33 side, and the cross section is etched in an inverted trapezoidal shape.
  • the semiconductor device layer 8 is formed of a band-structured material that causes an energy barrier, for example, n-GaN / i-GaN / n-GaN. Then, a laser beam is irradiated to a selective region to cause photoexcitation, a current circuit, polarization due to electric field distortion, and the like. Thereby, the connection portion 2 or a part thereof can be selectively etched by an etchant such as KOH or TMAH which can accelerate the chemical etching reaction of the charge localized portion.
  • an etchant such as KOH or TMAH which can accelerate the chemical etching reaction of the charge localized portion.
  • the connecting portion 2 has a structure having pores by a VAS (Void-Assisted Separation) method, formation of a coarse initial nucleus, porosification by anodization, an In droplet method, or the like.
  • VAS Vaid-Assisted Separation
  • the surface area is increased and the rigidity is reduced as compared with the ELO structure having no pores.
  • selective weakening is possible by increasing the etching rate.
  • the width b2 on the semiconductor element 33 side of the connecting portion 2 is small, the width b1 on the base substrate 1 side is large, and the cross section can be etched into a trapezoidal shape.
  • etching rate can be controlled by providing the above-mentioned multilayer structure inside the connecting portion 2.
  • the method for manufacturing a semiconductor element of the present disclosure includes an element forming step of forming a semiconductor element located via a connecting portion on a base substrate, and irradiating light with the connecting portion in contact with an etching solution. It includes a light irradiation step of melting or weakening, and a separation step of separating the semiconductor element from the base substrate.
  • the nitride semiconductor include GaN-based semiconductors, AlN (aluminum nitride), InAlN (indium nitride aluminum nitride), and InN (indium nitride).
  • the Z direction is the normal direction of the (0001) plane, which is the c-plane of the nitride semiconductor of the convex portion TS.
  • the X direction is the normal direction of the (11-20) plane which is the a-plane of the nitride semiconductor of the convex portion TS, and the Y direction is the m-plane of the nitride semiconductor of the convex portion TS (1-100). The normal direction of the surface.
  • the mask ML is located on the base substrate UK and includes the mask portions M1 and M2 and the openings K1 and K2 by the ELO (Epitaxial Lateral Overgrowth) method.
  • the first semiconductor portion SL1 is formed, and then the mask portions M1 and M2 are etched and removed to form the hollow portion TK.
  • the mask ML may be a mask layer.
  • the convex portion TS is formed in the opening K1.
  • the convex portion TS may have a shape in which the ⁇ 1-100> direction (Y direction) of the nitride semiconductor included therein is the longitudinal direction.
  • the p-type semiconductor portion, the n-type semiconductor portion, the active portion, and the electrode portion are each formed in layers, and the device portion DL is formed by being laminated. That is, the device unit DL may be a device layer.
  • the light emitting region can be formed so as to overlap the low dislocation portion WG in a plan view.
  • FIG. 12 is a cross-sectional view showing a configuration example of the base substrate.
  • the nitride semiconductor included in the convex portion TS is a GaN-based semiconductor
  • the base substrate UK is on a dissimilar substrate MK having a lattice constant different from that of the GaN-based semiconductor of the convex portion TS and a dissimilar substrate MK. It may be configured to have a seed portion SD formed and containing a nitride semiconductor.
  • the base substrate UK may be composed of a main substrate MK which is a silicon substrate and a seed portion SD (for example, an AlN portion), or a main substrate MK which is a silicon carbide substrate and a seed portion SD (for example, an AlN portion). , GaN-based semiconductor unit). Further, the base substrate UK includes a main substrate MK which is a silicon substrate, a buffer portion BF on the main substrate (including at least one of an AlN portion and a SiC portion), and a seed portion SD (for example, GaN) on the buffer portion. It may be composed of a system semiconductor unit). The base substrate UK may be a bulk type GaN substrate or a bulk type SiC substrate (hexagonal system) without being limited to these configurations. The seed portion SD may be the seed layer, and the buffer portion BF may be the buffer layer.
  • the convex portion TS is irradiated with the laser beam LZ while the etching solution EH is brought into contact with the side surface of the convex portion TS, so that the anisotropy progresses from the side surface of the convex portion TS to the inside.
  • Etching is performed.
  • an oxide for example, Ga 2 O
  • a nitride semiconductor for example, a GaN-based semiconductor
  • an anion for example, hydroxide ion
  • the step of separating the first semiconductor portion SL1 from the base substrate UK may be a step performed after the convex portion TS is weakened, or may be a step of crossing the convex portion TS.
  • the laser beam LZ may be irradiated from the base substrate UK side or the support substrate SK side, but the latter is selected when the base substrate UK has a light-shielding property (for example, when a silicon substrate is included). ..
  • the present disclosure has been described in detail above, but the present disclosure is not limited to the above-described embodiment, and various changes, improvements, etc. are made without departing from the gist of the present disclosure. Is possible.
  • a base substrate having a material different from the semiconductor material contained in the semiconductor layer 3 is adopted. You may.
  • the base substrate may be made of sapphire (Al 2 O 3 ), silicon carbide (SiC), silicon (Si), or the like.
  • a buffer portion and a seed portion may be arranged on the base substrate.
  • the example of irradiating the laser after removing the mask is described, but the mask may be removed after irradiating the laser and before peeling the semiconductor layer 3.
  • Base substrate 1a One main surface (first surface) 1b The other main surface (second surface) 1c Side surface (third surface), end surface 2 Connection part 21 and 22 End part 23 Intermediate part 3
  • Semiconductor layer 4 Etching solution 5 Laser light 6 Sedimentation suppression mask (mask) 6a Band 7 Opening 8 Semiconductor device layer 8a Top surface 8b Bottom surface 9
  • Adhesive layer 10 Support substrate 10a Opposing surface 10b Bonding layer 33
  • Semiconductor device 61 Opening G Gap (emission path) S semiconductor element a forming process a1 mask forming process a2 semiconductor layer forming process a3 mask removing process b weakening process c separation process c1 preparation process c2 joining process c3 peeling process S1 element forming process S2 light irradiation process S3 separation process

Abstract

本開示の半導体素子の製造方法では、第１半導体部（ＳＬ１）が、下地基板（ＵＫ）に向けて突出する凸部（ＴＳ）を有し、凸部は窒化物半導体を含み、凸部と下地基板とが接合し、半導体基板（ＨＫ）は、下地基板および第１半導体部間に位置する中空部（ＴＫ）を有し、中空部は、凸部の側面に接し、かつ半導体基板の外部に通じており、第１半導体部を半導体基板から離隔する前に、凸部（ＴＳ）へのレーザ光（ＬＺ）の照射を行う。

Description

半導体素子の製造方法
　本発明は、半導体素子の製造方法に関する。
　半導体素子の製造方法において、基板上に形成された半導体層を基板から分離する技術が種々提案されている（例えば、下記の特許文献１を参照）。
日本国特許第４６３８９５８号公報
　本開示の半導体素子の製造方法は、下地基板の第１面に、前記第１面に沿った方向に隣り合う半導体層同士を前記第１面に沿った方向に少なくとも部分的に離隔させるように、エピタキシャル成長によって複数の半導体層を形成する形成工程と、前記複数の半導体層の各々と前記第１面との接続部にレーザ光を照射して、前記接続部を脆弱化する脆弱化工程と、前記複数の半導体層を前記下地基板から分離する分離工程と、を含む。
本開示の一実施形態に係る半導体素子の製造方法を説明するための図である。 本開示の一実施形態に係る半導体素子の製造方法における形成工程を説明するための図である。 下地基板上に形成された複数の半導体層のパターン形状を示す平面図である。 本開示の一実施形態に係る半導体素子の製造方法における分離工程の変形例を説明するための図である。 本開示の一実施形態の半導体素子の製造方法の各工程を示すフローチャートである。 下地基板上にマスク層を介して半導体素子が形成された状態を示す断面図である。 マスクが除去された状態を示す断面図である。 接続部を脆弱化する工程を説明するための断面図である。 マスクのパターン形状を示す平面図である。 分離工程を説明するための断面図である。 分離工程を説明するための断面図である。 分離工程を説明するための断面図である。 接続部のエッチング形状を示す断面図である。 接続部のエッチング形状を示す断面図である。 接続部のエッチング形状を示す断面図である。 実施形態３にかかる半導体素子の製造方法の製造方法を示す断面図である。 実施形態３にかかる半導体素子の製造方法の製造方法を示す断面図である。 下地基板の構成例を示す断面図である。 半導体基板の構成例を示す平面図である。
　〔実施形態１〕
　以下、本開示の実施形態１について、図面を参照しつつ説明する。図面は、図解を容易にするために、模式的に示されている。図１から図４を参照しながら説明する。
　図１において、「工程ａ」は形成工程を示し、「工程ｂ」は脆弱化工程を示し、「工程ｃ」は分離工程を示す。図２において、「工程ａ１」はマスク形成工程を示し、工程「ａ２」は半導体層形成工程を示し、「工程ａ３」はマスク除去工程を示す。図４において、「工程ｃ１」は準備工程を示し、「工程ｃ２」は接合工程を示し、「工程ｃ３」は剥離工程を示す。
　本実施形態の半導体素子の製造方法は、形成工程ａと、脆弱化工程ｂと、分離工程ｃと、を含む。形成工程ａは、エピタキシャル気相成長の一つである、例えば選択横方向成長（Epitaxial Lateral Overgrowth；ＥＬＯ）法によって、下地基板１上に、各々が接続部２によって下地基板１に接続された、複数の半導体層３を形成する工程である。また、脆弱化工程ｂは、接続部２にレーザ光５を照射して、接続部２を脆弱化する工程である。さらに、分離工程ｃは、複数の半導体層３を下地基板１から分離する工程である。
　各半導体層３は、例えば、劈開面が形成され、さらに、電極、配線導体等が配置されて、１つまたは複数の半導体素子Ｓとなる。半導体素子Ｓとしては、例えば、発光ダイオード（Light Emitting Diode；ＬＥＤ）、半導体レーザ（Laser Diode；ＬＤ）、フォトダイオード（Photodiode；ＰＤ）等が挙げられるが、これらに限るものではない。
　下地基板１は、半導体結晶の成長の起点を含む平坦な一方主面（以下、第１面ともいう）１ａ、第１面１ａとは反対側の平坦な他方主面（以下、第２面ともいう）１ｂ、および第１面１ａと第２面１ｂとを接続する側面（以下、第３面ともいう）１ｃを有する。下地基板１は、少なくとも第１面１ａが、窒化物半導体によって構成されている。下地基板１は、例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）等の窒化物半導体から成る基板でよい。
　本実施形態で使用する下地基板１は、ＧａＮ単結晶インゴットから切り出したＧａＮ基板である。下地基板１は、半導体結晶の成長の起点を含む第１面１ａが所定の面方向になるように、単結晶インゴットから切り出されている。下地基板１は、ＧａＮにＳｉなどの不純物がドープされたｎ型基板であってもよく、ＧａＮにＭｇなどの不純物がドープされたｐ型基板であってもよい。下地基板１における不純物密度は、例えば、１×１０１９ｃｍ－３程度以下である。
（ａ）形成工程
　形成工程ａは、ＥＬＯ法によって、下地基板１の第１面１ａ上に複数の半導体層３を形成する工程である。形成工程ａでは、第１面１ａに沿った方向に隣り合う半導体層３同士を第１面１ａに沿った方向に少なくとも部分的に離隔させるように、複数の半導体層３を形成する。
　形成工程ａは、以下に示す、マスク形成工程ａ１と、半導体層形成工程ａ２と、マスク除去工程ａ３とを含む。
（ａ１）マスク形成工程
　マスク形成工程ａ１は、下地基板１上に、半導体結晶の結晶を抑制する堆積抑制マスク（以下、単に、マスクともいう）６を形成する工程である。マスク形成工程ａ１では、先ず、下地基板１の第１面１ａ上にマスク６の材料となる酸化シリコン（例えばＳｉＯ２等）を、プラズマ化学的気相成長（Plasma Chemical Vapor Deposition；ＰＣＶＤ）法等によって、第１面１ａ上に例えば１００ｎｍ程度積層する。続いて、例えば、フォトリソグラフィー法とバッファードフッ酸（Buffered Hydrogen Fluoride；ＢＨＦ）によるウェットエッチングとを用いて、酸化シリコン層をパターニングする。このようにして、第１面１ａ上にマスク６を所定のパターンで形成する。
　マスク６は、例えば、帯状部６１を所定の間隔で複数本平行に並べたストライプ状であってもよい。隣り合う２つの帯状部６１の間の、マスクウィンドウとも称される開口部６２の幅は、例えば２μｍから２０μｍ程度である。帯状部６１の幅は、例えば５０μｍから２００μｍ程度である。
　下地基板１の第１面１ａにおける、第３面１ｃ近傍の縁部領域も、マスク６によって覆われていてもよい。これにより、第１面１ａの縁部領域に成長する半導体層３を、下地基板１からきれいに確実に分離することが可能になる。さらに、第１面１ａの縁部領域に半導体結晶が異常成長することを抑制できる。
（ａ２）半導体層形成工程
　半導体層形成工程ａ２では、下地基板１の第１面１ａにおける、マスク６に覆われておらず、開口部６２に露出している領域から、ＧａＮ結晶を気相成長させる。
　半導体結晶を成長させるための方法として、例えば、ＩＩＩ族原料に塩化物を用いる塩化物輸送法による気相成長（Vapor Phase Epitaxy；ＶＰＥ）、またはＩＩＩ族原料に有機金属を用いる有機金属化学蒸着（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）を用いることができる。例えば、ＧａＮ結晶の成長中にＩＩＩ族元素の原料ガスの割合、不純物の原料ガスの割合等を変化させることによって、半導体層３を発光ダイオード（Light Emitting Diode；ＬＥＤ）または半導体レーザ（Laser Diode；ＬＤ）等として機能する多層膜として形成することができる。
　成長した半導体結晶がマスク６の開口部６２を超えると、マスク６の上面に沿って横方向にも半導体結晶が成長する。半導体結晶の成長は、第１面１ａから成長した半導体結晶が、隣り合う半導体結晶と互いに重なる前に終了させてもよい。このようにして、例えば図１，２に示すように、各々が接続部２によって第１面１ａに接続された、複数の半導体層３を得る。接続部２は、半導体層３と同様に、例えばＧａＮ結晶から成る。接続部２は、例えば、幅が２μｍから２０μｍ程度であり、高さが１００ｎｍから５００ｎｍ程度である。各半導体層３は、例えば、幅が５０μｍから２００μｍ程度であり、高さが１０μｍから５０μｍ程度である。半導体結晶の成長は、マスク６の上面に沿って横方向に成長する半導体結晶が、隣り合う半導体結晶と重なるまで継続してもよい。この場合、複数の接続部２によって第１面１ａに接続された半導体層を得る。
（ａ３）マスク除去工程
　マスク除去工程ａ３は、半導体層形成工程ａ２の完了後、マスク６を除去する工程である。マスク除去工程ａ３では、半導体層３が形成された下地基板１を気相成長装置（エピタキシャル装置）から取り出し、半導体層３を実質的に侵さないエッチャントを用いて、マスク６を除去する。
　例えば、マスク６が酸化シリコン膜から成る場合、ＢＨＦを用いたウェットエッチングを行って、マスク６を除去する。このようにして、例えば図１に示すように、各々が接続部２によって第１面１ａと接続された、複数の半導体層３が得られる。
　複数の半導体層３の各々は、平面視において、所定の方向に延びていてもよい。また、複数の半導体層３は、平面視において、例えば図３に示すようなパターンを形成してもよい。複数の半導体層３は、例えば図３（ａ）に示すように、所定の方向に延びるストライプ状のパターンを形成してもよい。複数の半導体層３は、例えば図３（ｂ）に示すように、千鳥状に配列され、所謂、リピート柄パターンを形成してもよい。複数の半導体層３は、例えば図３（ｃ）に示すように、各半導体層３が、その両端部において、隣り合う半導体層３と接続されている格子状のパターンを形成してもよい。
（ｂ）脆弱化工程
　脆弱化工程ｂは、接続部２にレーザ光５を照射して、接続部２を脆弱化する工程である。脆弱化工程ｂでは、レーザ光５の照射によって、例えば、接続部２を熱変性させ、接続部２の結晶構造を変化させることができる。これにより、例えば、接続部２にクラック、割れ等を生じさせ、接続部２の機械的強度を低下させることができる。脆弱化工程ｂでは、レーザ光５の照射によって、接続部２を完全に、または部分的に切断してもよい。
　レーザ光５の波長は、例えば、３７０ｎｍ以下であってもよい。レーザ光５を出力する光源としては、例えば、ＡｌＧＡＮ系半導体レーザ、ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、ＹＡＧレーザ（第三高調波）等を用いることができる。レーザ光５の焦点距離およびスポットサイズは、下地基板１、接続部２および半導体層３の寸法等に応じて、適宜選択することができる。
　レーザ光５は、下地基板１の第１面１ａ側から照射されてもよく、下地基板１の第２面１ｂ側から照射されてもよい。レーザ光５は、下地基板１の第３面１ｃ側から照射されてもよい。
（ｃ）分離工程
　分離工程ｃは、複数の半導体層３を下地基板１から分離する工程である。分離工程ｃでは、例えば、半導体層３にブレードを当接させる、または接続部２に超音波を照射する等して、脆弱化された接続部２に力を加える。これにより、接続部２を破断し、半導体層３を下地基板１から分離することができる。
　脆弱化工程ｂにおいて、接続部２をレーザ光５の照射によって完全に切断する場合には、分離工程ｃを省略することができる。
　本実施形態の半導体素子の製造方法によれば、下地基板１の第１面１ａ上に形成される複数の半導体層３は、第１面１ａに沿った方向に隣り合う半導体層３同士が、第１面１ａに沿った方向に少なくとも部分的に離隔している。このため、接続部２へのレーザ光５の照射によって発生し、半導体層３と下地基板１との間の空間に充満する分解生成ガスまたは蒸発ガスなどを外部に放出することができる。ガスの外部への放出は、例えば図１において矢印で示すように、隣り合う半導体層３同士の間の間隙（以下、放出経路ともいう）Ｇを介して行うことができる。これにより、分解生成ガスまたは蒸発ガスなどの圧力による半導体層３および下地基板１の損傷を低減することができる。その結果、高品質の半導体素子Ｓを製造することが可能になる。また、下地基板１は、損傷した部位を除去するための研磨を行うことなく、あるいは、少量の研磨だけを行って、再使用することができる。これにより、半導体素子Ｓの生産効率を向上させることが可能になるとともに、下地基板１の再使用可能回数を増加させ得る半導体素子Ｓを提供できる。
　また、本実施形態の半導体素子の製造方法では、レーザ光５を下地基板１全体に照射する必要はなく、各半導体層３と第１面１ａとを接続する接続部２だけに照射すればよい。このため、半導体層３および下地基板１が過度に加熱されることを抑制でき、半導体層３および下地基板１の熱的損傷を低減することができる。その結果、高品質の半導体素子Ｓを製造することが可能になる。また、下地基板１は、損傷した部位を除去するための研磨を行うことなく、あるいは、少量の研磨だけを行って、再使用することができる。これにより、半導体素子Ｓの生産効率の向上および半導体素子Ｓの製造コストの低減が可能になる。
　また、本実施形態の半導体素子の製造方法では、下地基板１、接続部２および半導体層３は、ＧａＮ結晶から成るため、それらの屈折率は、実質的に、同一である。これにより、下地基板１と接続部２との界面、および接続部２と半導体層３との界面におけるレーザ光５の屈折および反射を低減することができる。その結果、レーザ光５を高精度かつ高効率に接続部２に照射することができる。ひいては、高品質の半導体素子Ｓを製造することが可能になる。また、半導体素子Ｓの生産効率の向上が可能になる。
　半導体層形成工程ａ２において、半導体結晶の成長を隣り合う半導体結晶同士が互いに重なるまで継続し、複数の接続部２によって第１面１ａに接続された半導体層を形成する場合、脆弱化工程ｂを行う前に、該半導体層に、その厚み方向に貫通する貫通孔を形成しておいてもよい。これにより、半導体層と下地基板１との間の空間に充満する分解生成ガスまたは蒸発ガスを、貫通孔を介して、外部に放出することができる。その結果、複数の接続部２によって第１面１ａに接続された半導体層を形成する場合であっても、高品質の半導体素子Ｓを製造することが可能になるとともに、半導体素子Ｓの生産効率の向上が可能になる。
　脆弱化工程ｂでは、レーザ光５を、下地基板１の第２面１ｂ側から照射し、第２面１ｂから下地基板１に入射させてもよい。下地基板１は、サファイア基板、ＳｉＣ基板等の表面にＧａＮ層を形成して成る異種基板ではなく、概略同一材料から成る基板であるため、下地基板１の屈折率が実質的に一定である。このため、レーザ光５を下地基板１の第２面１ｂから入射させることによって、レーザ光５を接続部２に高精度に集光することができる。また、レーザ光５を半導体層３が形成されていない第２面１ｂ側から照射することによって、レーザ光５の照射が半導体層３を変性させる虞を低減できる。さらに、下地基板１の屈折率が実質的に一定であるため、レーザ光５を接続部２に集光するための光学系として、簡易な構成のレンズ光学系を使用することができる。これにより、半導体素子Ｓの生産効率を向上させることができる。なお、本記載は、本開示において、サファイア基板、ＳｉＣ基板などの異種基板が、下地基板１として採用されることを排除するものではない。
　脆弱化工程ｂでは、接続部２にピコ秒パルスレーザ光またはフェムト秒パルスレーザ光を照射してもよい。これにより、レーザ光５の集光点である接続部２において、多光子吸収によるアブレーション現象を誘起することができる。このため、半導体層３および下地基板１における熱的損傷の発生を抑制しつつ、接続部２を高精度に脆弱化することができる。
　脆弱化工程ｂでは、接続部２にサブナノ秒パルスレーザ光またはナノ秒パルスレーザ光を照射してもよい。これにより、レーザ光５のパルス幅がピコ秒またはフェムト秒である場合と比較して、材料除去率が高くなるため、脆弱化工程ｂにおける加工効率を向上させることができる。
　レーザ光５のパルス幅がサブナノ秒またはナノ秒である場合、レーザ光５のパルス幅がピコ秒またはフェムト秒である場合と比較して、多量の分解生成ガスまたは蒸発ガスが発生することがある。放出経路Ｇを最適化することによって、レーザ光５のパルス幅がサブナノ秒またはナノ秒である場合であっても、分解生成ガスおよび蒸発ガスを外部に効果的に放出することが可能になる。放出経路Ｇの最適化は、例えば図１に示すように、各半導体層３を、下面の角部が丸められている断面形状を有するように形成することであってもよい。放出経路Ｇの最適化は、例えば図３（ｂ）に示すように、千鳥状に配列された複数の半導体層３を形成し、互いに異なる２つの方向において、隣り合う半導体層３同士の間隔を調整することであってもよい。
　脆弱化工程ｂにおけるレーザ光５の走査経路は、下地基板１上に形成された複数の半導体層３のパターン形状等に応じて、半導体素子Ｓの生産効率が向上する走査経路を選択すればよい。脆弱化工程ｂでは、例えば、下地基板１を第１面１ａに垂直な軸線の回りに回転させながら、レーザ光５を下地基板１の外周部から中央部に向かって走査してもよい。これにより、レーザ光５の集光点を複数回往復させる必要がなくなるため、脆弱化工程ｂに要する時間を短縮することができる。ひいては、半導体素子Ｓの生産効率を向上させることができる。
　脆弱化工程ｂでは、下地基板１を加熱することによって、下地基板１の温度を所定の温度範囲内に維持してもよい。これにより、レーザ光５の照射により析出したＧａ金属を溶融状態とし、半導体層３に固着しにくくさせる。これにより、半導体層３の品質を維持することができる。所定の温度範囲は、例えば、室温付近（１５℃から３５℃程度）以上３００℃以下であってよい。
　脆弱化工程ｂでは、レーザ光５の照射により高温度となる下地基板１の酸化、およびレーザ光５の照射により析出したＧａ金属の酸化を抑制するために、レーザ加工装置内の雰囲気、圧力等を調整してもよい。これにより、酸化による下地基板１の損傷を低減することができる。その結果、下地基板１は、損傷した部位を除去するための研磨を行うことなく、あるいは、少量の研磨だけを行って、再使用することができる。これにより、半導体素子Ｓの生産効率の向上および半導体素子Ｓの製造コストの低減が可能になる。また、酸化したＧａ金属が半導体層３に付着することを抑制できるため、半導体層３の品質が低下する虞を低減することができる。その結果、高品質の半導体素子Ｓを製造することが可能になる。
　脆弱化工程ｂでは、レーザ光５の焦点を、接続部２の下地基板１側の端部２１に合わせてもよい。これにより、レーザ光５の照射による半導体層３の不所望な熱変性を抑制することができる。その結果、半導体層３における熱変性した部位を除去するための研磨を省略することができる、または、半導体層３を研磨する量を低減することができる。ひいては、半導体素子Ｓの生産効率を向上させることが可能になる。
　脆弱化工程ｂでは、レーザ光５の焦点を、接続部２の半導体層３側の端部２２に合わせてもよい。これにより、レーザ光５の照射による下地基板１の不所望な熱変性を抑制できる。その結果、下地基板１における熱変性した部位を除去するための研磨を省略することができる、または、下地基板１を研磨する量を低減することができる。ひいては、半導体素子Ｓの生産効率の向上および半導体素子Ｓの製造コストの低減が可能になる。
　脆弱化工程ｂでは、レーザ光５の焦点を、接続部２の下地基板１側の端部と２１半導体層３側の端部２２との間に位置する中間部２３に合わせてもよい。これにより、これにより、半導体層３および下地基板１の不所望な熱変性を抑制することができる。その結果、高品質の半導体素子Ｓを製造することが可能とともに、半導体素子Ｓの生産効率の向上および半導体素子Ｓの製造コストの低減が可能になる。
　脆弱化工程ｂにおいて、接続部２を完全に切断しない場合、分離工程ｃは、準備工程ｃ１と、接合工程ｃ２と、剥離工程ｃ３とを含んでもよい。
　準備工程ｃ１は、下地基板１の第１面１ａと対向させる対向面１０ａを有する支持基板１０を準備する工程である。支持基板１０は、対向面１０ａに、ＡｕＳｎ等の材料を用いた半田からなる接合層１０ｂを有している。
　接合工程ｃ２は、複数の半導体層３の上面に支持基板１０を接合する工程である。接合工程ｃ２では、先ず、形成工程ａで下地基板１上に形成された複数の半導体層３の上に支持基板１０を配置する。支持基板１０は、対向面１０ａが下地基板１の第１面１ａに対向するように配置される。続いて、支持基板１０を下地基板１側に押圧しながら加熱し、複数の半導体層３の上面に支持基板１０を接合する。
　剥離工程ｃ３は、複数の半導体層３を下地基板１から剥離する工程である。剥離工程ｃ３では、下地基板１と支持基板１０とを相対的に離隔させる。これにより、レーザ光５の照射によって脆弱化されている接続部２に引張応力が発生し、接続部２が破断するので、複数の半導体層３を下地基板１から剥離することができる。接続部２を脆弱化しておくことによって、複数の半導体層３を、それらを損傷させることなく、下地基板１から剥離することができる。剥離工程ｃ３は、半導体層３に劈開面を形成する工程、および半導体層３に電極、配線導体等を形成する工程を含んでいてもよい。
　なお、準備工程ｃ１および接合工程ｃ２は、形成工程ａと脆弱化工程ｂとの間に行ってもよい。この場合、レーザ光５の照射によって生じる分解生成ガスまたは蒸発ガスは、半導体層３と下地基板１との間の空間を、第１面１ａに沿って、下地基板１の外縁部に向かって流れ、外部に放出される。支持基板１０には、分解生成ガスまたは蒸発ガスの外部への放出を促進するためのガス流路（図示せず）が形成されていてもよい。ガス流路は、例えば、支持基板１０を厚み方向に貫通する貫通孔であってもよい。ガス流路は、例えば、支持基板１０の対向面１０ａに形成される溝部であってもよい。
　本開示の半導体素子の製造方法は、下地基板の第１面に、前記第１面に沿った方向に隣り合う半導体層同士を前記第１面に沿った方向に少なくとも部分的に離隔させるように、エピタキシャル成長によって複数の半導体層を形成する形成工程と、
　前記複数の半導体層の各々と前記第１面との接続部にレーザ光を照射して、前記接続部を脆弱化する脆弱化工程と、
　前記複数の半導体層を前記下地基板から分離する分離工程と、を含む。
　品質の良好な半導体素子を製造するために、半導体層を基板から分離する方法には改善の余地がある。
　本開示の半導体素子の製造方法によれば、半導体層を下地基板から分離する際の、下地基板および半導体層の損傷を低減することができる。これにより、高品質の半導体素子を製造することが可能になるとともに、半導体素子の生産効率の向上が可能になる。
　〔実施形態２〕
　以下、本開示に係る他の実施形態について、模式的に示した各図を参照しつつ説明する。
　本実施形態の半導体素子の製造方法は、図５に示されるように、素子形成工程Ｓ１と、光照射工程Ｓ２（または脆弱化工程ともいう）と、分離工程Ｓ３とを含む。また、図６Ａ、図６Ｂおよび図６Ｃに示されるように、素子形成工程Ｓ１は、下地基板１上に、接続部２によって結合された半導体素子３３をＥＬＯ法によって形成する工程である。光照射工程Ｓ２は、接続部２をエッチング溶液４に接触させるとともに、接続部２の少なくとも一部に対してレーザ光５などの光を照射して、接続部２を溶かすかまたは脆弱化する工程である。分離工程Ｓ３は、光照射工程Ｓ２によって接続部２が脆弱化などされた半導体素子３３を、下地基板１から分離する工程である。
　素子形成工程Ｓ１および光照射工程Ｓ２は、この順に行わなくてもよく、例えば、素子形成工程Ｓ１と光照射工程Ｓ２とを並行して行ってもよい。これにより、工程時間を短縮できる。半導体素子３３としては、例えば、発光ダイオード（Light Emitting Diode；ＬＥＤ）、半導体レーザ（Laser Diode；ＬＤ）、フォトダイオード（Photodiode；ＰＤ）などが挙げられるが、これらに限るものではない。
　下地基板１は、半導体の結晶成長の起点となる平坦な一方主面である第１面１ａと、その裏側の平坦な他方主面である第２面１ｂとを有する。第１面１ａは、少なくとも表面が、窒化物半導体である。実施形態で使用する下地基板１は、例えば、成長面である第１面１ａが所定の面方向になるように、窒化ガリウム（ＧａＮ）の単結晶インゴットから切り出したＧａＮ基板である。ＧａＮ基板は、半導体中にＳｉなどの不純物がドープされたｎ型基板またはｐ型基板のいずれであってもよい。ＧａＮ基板の不純物密度は、例えば１×１０１９ｃｍ－３程度以下のものを使用することができる。
　また、下地基板１としては、ＧａＮ基板のほか、サファイア基板、ＳｉＣ基板等のＧａＮ以外の基板の表面にＧａＮ層を形成した基板を使用してもよい。下地基板１の表面は、ＧａＮ層に限定されることはなく、ＧａＮ系半導体で構成されている基板であれば使用可能である。ここでいう「窒化物半導体」は、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、１）によって構成されるものいう。
　前述の下地基板１上には、マスク６を形成する。マスク６は、例えば、下地基板１上にマスク６の材料となる酸化珪素（例えば、ＳｉＯ２など）を、ＰＣＶＤ（Plasma Chemical Vapor Deposition）法などによって第１面１ａ上に１００ｎｍ程度積層する。続いて、例えば、フォトリソグラフィー法と、バッファードフッ酸（ＢＨＦ：Buffered Hydrofluoric acid）によるウェットエッチングとによって、ＳｉＯ２層をパターニングして、図６Ａに示されるマスク６を形成する。
　マスク６は、帯状部６ａを所定の間隔で複数本平行に並べたストライプ状である。隣り合う２つの帯状部６ａの間の、マスクウィンドウとも称される開口部７の幅は、例えば２μｍから２０μｍ程度である。帯状部６ａの幅は、例えば５０μｍから２００μｍ程度である。
　図７はマスクのパターン形状を示す平面図である。マスク６を形成するためのマスク材料としては、ＳｉＯ２のほか、気相成長によって、マスク材料から半導体層が成長しない材料であればよい。マスク材料は、例えば、パターニングが可能なＺｒＯＸ、ＴｉＯＸもしくはＡｌＯＸなどの酸化物、または、ＷもしくはＣｒなどの遷移金属を使用することができる。また、マスク層の積層方法は、蒸着法、スパッタリング、または塗布硬化など、マスク材料に適合した方法を適宜用いることが可能である。具体的な例としては、マスク６として、厚さ１００から５００ｎｍ程度のＳｉＯ２層を形成する。ＳｉＯ２層の形成は、まず、第１面１ａ上に、マスク６の材料となる酸化珪素（ＳｉＯ２）を、ＰＣＶＤ（Plasma Chemical Vapor Deposition)法などによって、厚み１００から５００ｎｍ程度積層する。
　マスク６のマスクパターンとしては、図７の参照符７ａで示す帯状またはストライプ状のほか、参照符７ｂで示す、帯状体が縦横に直交するように複数配置した格子状であってもよい。また、参照符７ｃで示す、一定の間隔（リピートピッチ）で分断された開口部７が複数回繰り返される、いわゆるリピート柄（パターン）であってもよい。
　下地基板１の第１面１ａにおける、下地基板１の端面（側面）１ｃ近傍の縁部領域も、後述の半導体層３の剥離・分離の容易さを考慮して、前述のマスク６で覆われていてもよい。これによって、下地基板１の端に位置する、縁部近傍の半導体層も、容易に剥離することができる。
　続いて、図６Ｂに示されるように、開口部７から露出している第１面１ａから半導体の結晶成長層である半導体素子層８を気相成長させる。半導体素子層８は、本実施形態では窒化物半導体層であるが、その他の材料を用いてもよい。
　結晶成長方法は、III族原料に塩化物を用いる塩化物輸送法による気相成長ＶＰＥ（Vapor Phase Epitaxy)または、III族原料に有機金属を用いるＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）を用いることが可能である。成長工程中にIII族元素の原料ガスの割合、不純物の原料ガスの割合などを変化させて、半導体素子層８をＬＥＤまたはＬＤなどの半導体素子３３として機能する多層膜として形成することも可能である。
　成長した結晶がマスク６の開口部７を超えると、マスク６の上面に沿って横方向にも結晶が成長する。結晶成長は、第１面１ａから成長した半導体結晶が、隣り合う半導体結晶と互いに重なる前に終了する。このようにして、窒化物半導体をＥＬＯ法によって成長させた半導体素子層８を得る。半導体素子層８の幅は、例えば、５０μｍから２００μｍ程度であり、高さは１０μｍから５０μｍ程度である。
　例えば金属層である接着層９を形成後、下地基板１、下地基板１上に形成したマスク６、半導体素子層８および接着層９をＢＨＦに約１０分間程度浸漬し、マスク６を除去する。これにより、図６Ｃに示されるように、下地基板１上に半導体素子３３が形成される。半導体素子３３と下地基板１とは、マスク６の開口部７に成長した半導体素子層８の一部である、柱状の接続部２を介して下地基板１に繋がっている。接着層９は、半導体素子３３の電極として使用することができる。
　ただし、半導体素子３３の構成によっては、接着層９は、必ずしも電極として使用しなくてもよい。半導体素子層８は、上面８ａと、その反対側に位置している下面８ｂとを有する。また、マスク６の除去は、後述する半導体素子３３と支持基板１０との接続前でも後でもよいが、接着層９は、少なくとも一部をＢＨＦで腐食溶解するとよい。接着層９は支持基板１０に対して半導体素子３３の上面を接着させてもよい。または、接着層９はその腐食防止を行った上で、これを半導体素子３３の電極を兼ねた金属層としてもよい。
　次に、図６Ｃに示されるように、光照射工程においては、接続部２をエッチング溶液４に接触させるとともに、接続部２またはその周辺に光化学反応による溶解が生じる波長を含む光（この例ではレーザ光５）を照射することで接続部２を溶かすか脆弱化する。
　ここで、レーザ光５の代わりに、例えば、ＬＥＤまたはハロゲンランプなどから発せられる光を用いてもよい。ただし、光化学反応の波長選択性と高い反応速度とを得るために、微小領域への高強度照射が可能なレーザ光５を用いるとよい。
　レーザ光５は、接続部２の半導体素子３３側または半導体素子３３側の一部を含む領域に照射してもよい。この場合には、接続部２の半導体素子３３側を下地基板１から分離する際に、半導体素子３３側に突起構造などを残さずに分離が可能となり、この分離後の半導体素子３３を実装する際の工程上の制約を低減できる。
　また、レーザ光５は、接続部２の下地基板１側または下地基板１側の一部を含む領域に照射してもよい。このようにレーザ光５の照射領域を限定することで、半導体素子３３側への熱衝撃などの影響を少なくすることができて、レーザ光５の焦点位置制御に対して高精度な位置合わせが不要となる。
　また、レーザ光５は、接続部２の下地基板１側の端部と半導体素子３３側の端部との間に位置する中間部に照射することもできる。このようにすることで、エッチング除去される領域を最小限にすることが可能になり、レーザ光５の低出力化ができたり、エッチング時間を短縮することができて、生産性を向上させることができる。
　さらに、レーザ光５の焦点を上述した位置に合わせて、レーザ光５を下地基板１の基板面内における任意方向に走査（スキャン）してもよい。この場合においても、レーザ光５の代わりに、上述したような他の光源を用いてもよい。
　接続部２に電解液であるエッチング溶液に接触させた状態でレーザ光５を照射する手法は、光電気化学エッチング（（Photo-electrochemical；ＰＥＣ）エッチングとも称される。）このＰＥＣエッチングは、半導体（ＧａＮ）にエッチング溶液中でレーザ光を照射すると、以下の式（１）で示されるような「酸化反応」と、式（２）で示されるような「酸化膜溶解反応」とを生じる。式（１）中の「ｈ＋」は正孔を表す。
＜酸化反応＞
　　　　２ＧａＮ＋６ＯＨ－＋６ｈ＋ → Ｇａ２Ｏ３＋３Ｈ２Ｏ＋Ｎ２　　　　…（１）
＜溶解反応＞
　　　　Ｇａ２Ｏ３＋６ＯＨ－ → ２ＧａＯ３ ３－＋３Ｈ２Ｏ　　　　　　　　…（２）
　上記の酸化反応および酸化膜溶解反応によって、接続部２にエッチング溶液４中でレーザ光５を照射すると、接続部２の内部から表面に向かって電界を生じ、接続部２が表面から酸またはアルカリに溶解するか脆弱化する。
　このようなＰＥＣエッチングは、光生成キャリアを含んでいる層だけがエッチング可能な光誘導性エッチングであるので、半導体表面で起こる酸化反応によるエッチングの速度を、通過電荷量で制御することによって、低損傷性を担保することができる。
　ＧａＮ層で生成した光キャリア（正孔）はエッチング溶液に流れ込み、上記のとおりエッチング反応に使われる。したがって、ＧａＮ層がエッチングによって薄層化すると、キャリアの数が減少し、半導体内の電流供給経路の空乏化によって反応電流経路が完全に遮断され、これによってエッチング反応が自己停止する。この自己停止によって、プロセスマージンが大きくなり、基板内およびロット間のプロセスのばらつきによる歩留まり低下が低減される。
　図８Ａ、図８Ｂおよび図８Ｃに示されるように、接続部２にレーザ光５が照射された半導体素子３３には、図示しない基板接合装置を用いて支持基板１０が接続される。支持基板１０を半導体素子３３に接続するに際しては、下地基板１の第１面１ａと、支持基板１０の対向面１０ａとが平行になるように、下地基板１と支持基板１０とを基板接合装置に取付ける。
　続いて、支持基板１０の対向面１０ａと半導体素子３３の上面（接着層９の上面）とを接触させる。支持基板１０を加圧して、接着層９を支持基板１０に密着加圧させた後、３００℃に加熱して、例えばＡｕＳｎ接合を行う。これにより、図８Ａに示されるように、半導体素子３３に支持基板１０が接合される。この接合は、ＡｕＳｎ接合に限定されず、他の材料を用いた各種の接合方法が可能である。
　図８Ｂに示されるように、接続部２に前述のようにレーザ光照射によって接続部２を脆弱化等させる。基板接合装置を冷却した後、基板接合装置から下地基板１を取り出し、支持基板１０を下地基板１から離反する方向に移動させる。これにより、レーザ光５の照射によって脆弱化されている接続部２に大きな引張応力が発生して、図８Ｃに示されるように、接続部２が破断する。この際、接続部２は脆弱化等の状態になっているので、下地基板１を容易に分離することができる。分離は適宜の方法によることができる。接続部２は脆弱化された場所に応じて、下地基板１側、半導体素子３３側またはその両方に残存することが考えられる。このため、分離後、半導体素子３３に残った接続部２の残片は、研磨などで取り除く。
　このように、半導体素子３３と下地基板１との接続部２は、溶かされるか脆弱化されているので、分離工程に起因するクラックおよび結晶欠陥の生成リスクを低減させ、下地基板１の大口径化を実現し、分離工程の歩留まりを向上させることができる。また、分離工程において、半導体素子３３および下地基板１の少なくとも一方に、複数の結晶面を有する粗面領域を形成してもよい。これによって、半導体素子３３を下地基板１から分離する際、クラックの発生をしにくくしたり、クラックの進展をしにくくすることができる。
　図９Ａ～図９Ｃは接続部のエッチング形状を示す図である。接続部２に対してレーザ光５を側方から照射したとき、下地基板１から半導体素子３３に向かって矢符Ｅ方向の電界が生じ、下地基板１の第１面１ａはＧａ極面、下地基板１に臨む半導体素子３３の対向面３ａは、Ｎ極面として極性を帯びる。これにより、Ｇａ極面である第１面１ａの酸化が、Ｎ極面である対向面３ａの酸化よりも促進され、エッチングが速く進行する。そのため、図９Ａに示されるように、接続部２は下地基板１側の幅ｂ１が小さく、半導体素子３３側の幅ｂ２が大きく、断面が逆台形状にエッチングされる。
　電子密度が３×１０１７ｃｍ－３の場合、例えば、ｐＨ１３のＫＯＨのエッチング溶液にＧａＮの試験体を浸漬し、波長λ＝３２５ｎｍのＨｅＣｄレーザのレーザ光を照射したとき、エッチング速度が５２５ｎｍ／ｍｉｎのエッチング速度を得られることが本件発明者によって確認されている。
　本実施形態において、エネルギー障壁を生じるバンド構造の材料、例えば、ｎ－ＧａＮ／ｉ－ＧａＮ／ｎ－ＧａＮによって半導体素子層８を形成する。そして、選択的な領域にレーザ光を照射して、光励起、電流回路、電界歪みによる分極などを生じさせる。これにより、電荷局在部分の化学エッチング反応を促進し得る、ＫＯＨ、ＴＭＡＨなどのエッチャントによって、接続部２またはその一部を選択的にエッチングすることができる。
　また、本実施形態において、接続部２を、ＶＡＳ（Void-Assisted Separation）法、粗な初期核の形成、陽極化成による多孔質化、Ｉｎドロップレット法などによって、空孔を有する構造とする。これにより、表面積が増加して、空孔を有さないＥＬＯ構造に比べて、剛性を低下させる。また同時に、エッチング速度を増大させることによって、選択的な脆弱化が可能である。例えば、図９Ｂに示されるように、接続部２の半導体素子３３側の幅ｂ２が小さく、下地基板１側の幅ｂ１が大きい、断面が台形状にエッチングすることができる。
　接続部２の半導体素子３３側と下地基板１側の空孔度（空孔密度）の制御を行うことで、エッチング速度の制御ができて、幅ｂ１および幅ｂ２の制御も可能になる。これにより、接続部２のエッチング速度を変えて、幅ｂ１＞幅ｂ２にすることができる。また、特に接続部２と下地基板１との界面（ＥＬＯ構造の初期成長層）の空孔化は、エピタキシャル成長条件、ＶＡＳ法などによって、容易に実現可能である。
　また、図９Ｃに示されるように、接続部２の、下地基板１側の端部と半導体素子３３側の端部との間の中間部、さらに詳しくは中央部の幅ｂ３が、接続部２の両端部の幅ｂ１，ｂ２よりも小さくすることもでき、脆弱化する部位の高い操作性を実現することができる。接続部２のエッチング速度を変えて、幅ｂ１，幅ｂ２＞幅ｂ３にするには、例えば、接続部２と、接続部２を挟んだ半導体素子３３側と、下地基板１側との電子濃度差の制御を行うことによっても達成することができる。または、ヘテロエピタキシャル成長によるバンドギャップの異なる層の挿入をしてもよく、同じく接続部２の半導体素子３３側もしくは下地基板１側の界面に歪が生じる応力層を挿入することによっても、エッチング速度の制御が可能である。または、接続部２の内部に上記のような多層構造を持たせてエッチング速度の制御が可能である。
　前述のように、本実施形態の半導体素子の製造方法によれば、接続部が脆弱化等させることに加え、支持基板を利用する。このため、分離工程起因のクラックおよび結晶欠陥の生成リスクを低減させ、下地基板の大口径化と分離工程の歩留まりを向上することができる。
　本開示の半導体素子の製造方法は、下地基板上に、接続部を介して位置する半導体素子を形成する素子形成工程と、前記接続部を、エッチング溶液に接触させた状態で光を照射して、溶かすか脆弱化させる光照射工程と、前記半導体素子を前記下地基板から分離する分離工程と、を含む。
　特許文献１に記載のような従来技術において、半導体素子と下地基板との双方にクラックおよび結晶欠陥が発生する場合には、半導体素子の特性および製造上の歩留まりの低下を生じることが考えられる。このため、半導体素子および下地基板の双方に対し、クラックおよび結晶欠陥の発生を低減できて、半導体素子の特性および製造上の歩留まりの低下が生じにくい半導体素子の製造方法が望まれている。
　本開示の半導体素子の製造方法によれば、分離工程に起因する、クラックおよび結晶欠陥の発生を低減させ、下地基板の大口径化を可能とする。これにより、分離工程の歩留まりを向上して、生産性を向上することができる。
　〔実施形態３〕
　図１０および図１１は、実施形態３にかかる半導体素子の製造方法の製造方法を示す断面図である。図１０および図１１に示すように、実施形態３にかかる半導体素子の製造方法は、下地基板ＵＫと、下地基板ＵＫに接合する層状の第１半導体部ＳＬ１とを有する半導体基板ＨＫを形成する工程と、下地基板ＵＫから第１半導体部ＳＬ１を離隔する工程とを含む。第１半導体部ＳＬ１は、窒化物半導体を含む。第１半導体部ＳＬ１は第１半導体層であってもよい。
　第１半導体部ＳＬ１は、下地基板ＵＫに向けて突出する凸部ＴＳを有し、凸部ＴＳは窒化物半導体を含む。凸部ＴＳは、平面視で第１半導体部ＳＬ１の中央に位置し、長手形状である。凸部ＴＳと下地基板ＵＫとが接合し、半導体基板ＨＫには、下地基板ＵＫおよび第１半導体部ＳＬ１間に位置する中空部ＴＫが形成される。中空部ＴＫは、凸部ＴＳの側面ＳＦに接し、かつ半導体基板ＨＫの外部に通じており、気体、液体の流路となりうる。
　窒化物半導体の具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。Ｚ方向は、凸部ＴＳの窒化物半導体のｃ面である（０００１）面の法線方向である。Ｘ方向は、凸部ＴＳの窒化物半導体のａ面である（１１－２０）面の法線方向であり、Ｙ方向は、凸部ＴＳの窒化物半導体のｍ面である（１－１００）面の法線方向である。
　図１０では、第１半導体部ＳＬ１を下地基板ＵＫから離隔する前に、凸部ＴＳへのレーザ光の照射（レーザアブレーション）を行う。一方、図１１では、第１半導体部ＳＬ１を離隔する前に、中空部ＴＫへのエッチング液ＥＨの注入と、凸部ＴＳへのレーザ光の照射（光励起）とを行う。
　実施形態３では、図１０・図１１に示すように、下地基板ＵＫ上に位置し、マスク部Ｍ１・Ｍ２および開口部Ｋ１・Ｋ２を含むマスクＭＬの上に、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって第１半導体部ＳＬ１を形成し、その後マスク部Ｍ１・Ｍ２をエッチング除去することで中空部ＴＫを形成する。マスクＭＬはマスク層であってもよい。凸部ＴＳは、開口部Ｋ１に形成される。凸部ＴＳは、これに含まれる窒化物半導体の＜１－１００＞方向（Ｙ方向）を長手方向とする形状であってもよい。
　第１半導体部ＳＬ１には、平面視で凸部ＴＳと重ならず、貫通転位密度が凸部ＴＳの１／５以下である低転位部ＷＧが含まれる。半導体基板ＨＫは第２半導体部ＳＬ２を含み、第１および第２半導体部ＳＬ１・ＳＬ２が窒化物半導体の＜１１－２０＞方向（Ｘ方向）に並ぶ。第２半導体部ＳＬ２は第２半導体層であってもよい。半導体基板ＨＫは、第１半導体部ＳＬ１上に形成されたデバイス部ＤＬを有する。デバイス部ＤＬは、図示しないが、例えば、ｐ型半導体部と、ｎ型半導体部と、発光領域を含む活性部と、電極部とを有する。ｐ型半導体部、ｎ型半導体部、活性部および電極部は、それぞれ層状に形成されており、積層されることによってデバイス部ＤＬを形成している。すなわち、デバイス部ＤＬはデバイス層であってもよい。発光領域については、平面視で低転位部ＷＧと重なるように形成することができる。
　図１０および図１１に示すように、半導体基板ＨＫは、下地基板ＵＫと対向する支持基板ＳＫを含み、下地基板ＵＫと支持基板ＳＫとの間に第１半導体部ＳＬ１が位置する構成でもよい。デバイス部ＤＬの電極部と支持基板ＳＫとが接合する構成でもよい。
　図１２は、下地基板の構成例を示す断面図である。図１２に示すように、凸部ＴＳに含まれる窒化物半導体がＧａＮ系半導体であり、下地基板ＵＫが、凸部ＴＳのＧａＮ系半導体と格子定数の異なる異種基板ＭＫと、異種基板ＭＫ上に形成され、窒化物半導体を含むシード部ＳＤとを有する構成でもよい。この場合、下地基板ＵＫを、シリコン基板である主基板ＭＫと、シード部ＳＤ（例えば、ＡｌＮ部）とで構成してもよいし、炭化シリコン基板である主基板ＭＫと、シード部ＳＤ（例えば、ＧａＮ系半導体部）とで構成してもよい。また、下地基板ＵＫを、シリコン基板である主基板ＭＫと、主基板上のバッファ部ＢＦ（例えば、ＡｌＮ部、ＳｉＣ部の少なくとも一方を含む）と、バッファ部上のシード部ＳＤ（例えば、ＧａＮ系半導体部）とで構成してもよい。なお、これらの構成に限定されず、下地基板ＵＫが、バルク型のＧａＮ基板あるいはバルク型のＳｉＣ基板（六方晶系）であってもよい。シード部ＳＤがシード層であってもよく、バッファ部ＢＦがバッファ層であってもよい。
　図１３は、半導体基板の構成例を示す平面図である。図１３に示すように、半導体基板ＨＫでは、第１半導体部ＳＬ１およびデバイス部ＤＬが複数の半導体素子部ＨＢに分割されていてもよい。半導体素子部ＨＢは、例えば、ＬＥＤ（発光ダイオード）、半導体レーザとして機能する。
　図１０では、半導体基板ＨＫの形成後に、レーザ光ＬＺの照射によって、窒化物半導体を含む凸部ＴＳにレーザアブレーションを生じさせ、これによって、凸部ＴＳの脆弱化あるいは横切り（ｃ面平行の切断）を行う。凸部ＴＳの幅（Ｘ方向のサイズ）は、第１半導体部ＳＬ１の幅よりも小さいため、第１半導体部ＳＬ１を下地基板ＵＫから離隔する際の工程（脆弱化あるいは切断）が容易である。レーザアブレーションによって生じる気体（分解生成物）は中空部ＴＫを通って半導体基板ＨＫの外部に放出される。レーザ光としては、例えばナノ秒パルスのレーザ光を利用することができる。
　図１１では、半導体基板ＨＫの形成後に、凸部ＴＳの側面にエッチング液ＥＨを接触させながら凸部ＴＳにレーザ光ＬＺを照射することで、凸部ＴＳの側面から内部へと進む異方性エッチングを行う。具体的には凸部ＴＳの窒化物半導体（例えばＧａＮ系半導体）を、光励起で生じた正孔およびエッチング溶液ＥＨのアニオン（例えば、水酸化物イオン）を用いて酸化物（例えば、Ｇａ２Ｏ３）とし、この酸化物をイオン化してエッチング溶液ＥＨに溶解させることで、凸部ＴＳの脆弱化あるいは横切り（ｃ面平行の切断）を行う。凸部ＴＳの幅は、第１半導体部ＳＬ１の幅よりも小さいため、第１半導体部ＳＬ１を下地基板ＵＫから離隔する際の工程（脆弱化あるいは切断）が容易である。
　レーザ光ＬＺの照射によって凸部ＴＳに電子正孔対が生じるが、正孔は窒化物半導体の酸化に用いられ、電子はエッチング溶液ＥＨ内の反応で消費される（エッチング溶液ＥＨ内に電極を設けてもよいが、これに限定されない）。図１１のように異方性ウェットエッチングを行うことで、Ｚ方向へのエッチング進行（低転位部ＷＧへのダメージ）を抑えながら、凸部ＴＳをエッチングすることができる。
　図１１では、凸部ＴＳは、優先的にエッチングが進行するターゲット部ＴＬを含んでいてもよい。ターゲット部ＴＬはターゲット層であってもよい。ターゲット部ＴＬに含まれる窒化物半導体（例えば、ＧａＮ系半導体）は、上側および下側に隣接する部分に含まれる窒化物半導体よりもバンドギャップを小さくすることができる。この場合、レーザ光ＬＺは、ターゲット部ＴＬに含まれる窒化物半導体のバンドギャップよりも大きなエネルギーを有するＵＶ光とすることができる。このようなＵＶレーザとして、例えば、波長３２５ｎｍのＨｅＣｄレーザが利用可能である。
　ターゲット部ＴＬは、インジウムおよびガリウムを含んでいてもよい（一例として、ＩｎＧａＮ層）。ターゲット部ＴＬは、上側および下側に隣接する部分よりも空隙率が高く、剛性が低くてもよい。ターゲット部ＴＬは、凸部ＴＳの中部に設ける必要はなく、凸部ＴＳの付け根部分を含むように設けてもよいし、先端の部分（下地基板ＵＫと結合する部分）を含むように設けてもよい。
　実施形態３において、下地基板ＵＫから第１半導体部ＳＬ１を離隔する工程は、凸部ＴＳの脆弱化の後に行う工程でもよいし、凸部ＴＳの横切りの工程であってもよい。レーザ光ＬＺについては、下地基板ＵＫ側からの照射でも、支持基板ＳＫ側からの照射でもよいが、下地基板ＵＫが遮光性である場合（例えば、シリコン基板を含む場合）には後者を選択する。
　実施形態３では、下地基板ＵＫと、下地基板ＵＫに接合する第１半導体部（半導体層）ＳＬ１とを有する半導体基板ＨＫを形成する工程と、下地基板ＵＫから第１半導体部（半導体層）ＳＬ１を離隔する工程とを行うことができる。ここで、第１半導体部（半導体層）ＳＬ１は、下地基板ＵＫに向けて突出する凸部ＴＳを有し、凸部ＴＳは窒化物半導体を含み、凸部ＴＳと下地基板ＵＫとが接合し、半導体基板ＨＫには、下地基板ＵＫおよび第１半導体部（半導体層）ＳＬ１間に位置する中空部ＴＫが形成され、中空部ＴＫは、凸部ＴＳの側面に接し、かつ半導体基板ＨＫの外部に通じている構成とすることできる。そして、第１半導体部（半導体層）ＳＬ１を離隔する前に、凸部ＴＳへのレーザ光の照射と、中空部ＴＫへのエッチング液の注入との少なくとも一方を行うことができる。
　〔附記事項〕
　以上、本開示に係る半導体素子の製造方法について詳細に説明したが、本開示は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において種々の変更、改良等が可能である。
　例えば、実施形態１においては、下地基板としてＧａＮ基板を採用した例を記載したが、実施形態２、３に示すように、半導体層３に含まれる半導体材料とは異なる材料を有する下地基板を採用してもよい。この場合、例えば、下地基板は、サファイア（Ａｌ２Ｏ３）、炭化珪素（ＳｉＣ）、シリコン（Ｓｉ）などで形成されてもよい。また、この場合、下地基板上には、バッファ部、シード部が配されていてもよい。
　また、例えば、上記の例では、マスクを除去した後に、レーザを照射する例を記載しているが、レーザを照射した後に、半導体層３を剥離する前に、マスクを除去してもよい。
　１　　　下地基板
　１ａ　　一方主面（第１面）
　１ｂ　　他方主面（第２面）
　１ｃ　　側面（第３面）、端面
　２　　　接続部
　２１，２２　端部
　２３　　中間部
　３　　　半導体層
　４　　　エッチング溶液
　５　　　レーザ光
　６　　　堆積抑制マスク（マスク）
　６ａ　　帯状部
　７　　　開口部
　８　　　半導体素子層
　８ａ　　上面
　８ｂ　　下面
　９　　　接着層
　１０　　支持基板
　１０ａ　対向面
　１０ｂ　接合層
　３３　　半導体素子
　６１　　帯状部
　６２　　開口部
　Ｇ　　　間隙（放出経路）
　Ｓ　　　半導体素子
　ａ　　　形成工程
　ａ１　　マスク形成工程
　ａ２　　半導体層形成工程
　ａ３　　マスク除去工程
　ｂ　　　脆弱化工程
　ｃ　　　分離工程
　ｃ１　　準備工程
　ｃ２　　接合工程
　ｃ３　　剥離工程
　Ｓ１　素子形成工程
　Ｓ２　光照射工程
　Ｓ３　分離工程

Claims (38)

  1. 　下地基板の第１面に、前記第１面に沿った方向に隣り合う半導体層同士を前記第１面に沿った方向に少なくとも部分的に離隔させるように、結晶成長によって複数の半導体層を準備する工程と、
    　前記複数の半導体層の各々と前記第１面との接続部にレーザ光を照射する工程と、
    　前記複数の半導体層を前記下地基板から分離する工程と、を含む半導体素子の製造方法。
  2. 　前記下地基板、前記接続部および前記複数の半導体層は、窒化物半導体を含んでいる、請求項１に記載の半導体素子の製造方法。
  3. 　前記下地基板、前記接続部および前記複数の半導体層は、窒化ガリウム半導体を含んでいる、請求項２に記載の半導体素子の製造方法。
  4. 　前記レーザ光を、前記第１面とは反対側の前記下地基板の第２面から入射させる、請求項１～３のいずれか１項に記載の半導体素子の製造方法。
  5. 　前記接続部にピコ秒パルスレーザ光またはフェムト秒パルスレーザ光を照射する、請求項１～４のいずれか１項に記載の半導体素子の製造方法。
  6. 　前記接続部にサブナノ秒パルスレーザ光またはナノ秒パルスレーザ光を照射する、請求項１～４のいずれか１項に記載の半導体素子の製造方法。
  7. 　前記下地基板を前記第１面に垂直な軸線の回りに回転させながら、前記レーザ光を前記下地基板の外周部から中央部に向かって走査する、請求項１～６のいずれか１項に記載の半導体素子の製造方法。
  8. 　前記下地基板を加熱または冷却し、前記下地基板の温度を所定の温度範囲内に維持する、請求項１～７のいずれか１項に記載の半導体素子の製造方法。
  9. 　前記レーザ光の焦点を、前記接続部の前記下地基板側の端部に合わせる、請求項１～８のいずれか１項に記載の半導体素子の製造方法。
  10. 　前記レーザ光の焦点を、前記接続部の前記半導体層側の端部に合わせる、請求項１～８のいずれか１項に記載の半導体素子の製造方法。
  11. 　前記レーザ光の焦点を、前記接続部における、前記下地基板側の端部と前記半導体層側の端部との間に位置する中間部に合わせる、請求項１～８のいずれか１項に記載の半導体素子の製造方法。
  12. 　前記複数の半導体層を前記下地基板から分離する工程は、
    　　前記下地基板の前記第１面と対向させる第３面を有する支持基板を準備する工程と、
    　　前記支持基板の前記第３面を、前記複数の半導体層の各々における、前記下地基板の前記第１面に対向する面とは反対側の第４面に接合する工程と、
    　　前記下地基板と前記支持基板とを相対的に離隔させ、前記複数の半導体層を前記下地基板から剥離する工程と、を含む請求項１～１１のいずれか１項に記載の半導体素子の製造方法。
  13. 　下地基板上に、接続部を介して位置する半導体素子を形成する素子形成工程と、
    　前記接続部を、エッチング溶液に接触させた状態で光を照射する光照射工程と、
    　前記半導体素子を前記下地基板から分離する分離工程と、
    を含む半導体素子の製造方法。
  14. 　前記素子形成工程と前記光照射工程とを並行して行う、請求項１３に記載の半導体素子の製造方法。
  15. 　前記光照射工程において、前記光としてレーザ光を用い、前記接続部の少なくとも一部に前記レーザ光を照射する、請求項１３または１４に記載の半導体素子の製造方法。
  16. 　前記光照射工程は、前記下地基板の基板面内における任意方向へ前記レーザ光を走査させる工程を含む、請求項１５に記載の半導体素子の製造方法。
  17. 　前記素子形成工程の前または後に、前記下地基板と対向させる対向面を有する支持基板を準備する準備工程と、
    　前記光照射工程の前に、前記素子形成工程で形成した前記半導体素子の上に、前記支持基板を、前記対向面が前記下地基板に対向するように配置した状態で、前記支持基板側と前記下地基板側との間に圧力がかかるように、前記支持基板および前記下地基板の少なくも一方を押圧しながら加熱または光の照射を行い、前記半導体素子に前記支持基板を接合する接合工程と、をさらに含む請求項１３～１６のいずれか１項に記載の半導体素子の製造方法。
  18. 　前記分離工程は、半導体素子および前記下地基板の少なくとも一方に、複数の結晶面を有する粗面領域を形成する、請求項１３～１７のいずれか１項に記載の半導体素子の製造方法。
  19. 　下地基板と、前記下地基板に一部で接続した第１半導体部とを有する半導体基板を準備する工程と、
    　前記下地基板から前記第１半導体部を離隔する工程と、を含み、
    　前記第1半導体部を剥離する以前に、前記第１半導体部の前記一部にレーザ光を照射する、半導体素子の製造方法。
  20. 　前記第１半導体部を剥離する前に、前記下地基板および前記第１半導体部との間に、前記半導体基板の外部に通じている中空部を形成する、請求項１９に記載の半導体素子の製造方法。
  21. 　前記第１半導体部は、前記下地基板に向けて突出し、前記下地基板に接合した窒化物半導体を含む凸部を有し、
    　前記中空部は、前記凸部の側面に接しており、
    　前記第１半導体部を離隔する前に、前記中空部へのエッチング液の注入を行う、請求項２０に記載の半導体素子の製造方法。
  22. 　前記下地基板上に位置し、マスク部および開口部を含むマスクの上に、ＥＬＯ法によって前記第１半導体部を形成し、その後前記マスク部を除去することで前記中空部を形成する、請求項２１に記載の半導体素子の製造方法。
  23. 　前記凸部が前記開口部に形成される、請求項２２に記載の半導体素子の製造方法。
  24. 　前記凸部は、前記窒化物半導体の＜１－１００＞方向を長手方向とする形状である、請求項２１～２３のいずれか１項に記載の半導体素子の製造方法。
     
  25. 　前記第１半導体部には、平面視で前記凸部と重ならず、貫通転位密度が前記凸部の１／５以下である低転位部が含まれる、請求項２１～２４のいずれか１項に記載の半導体素子の製造方法。
  26. 　前記半導体基板は第２半導体部を含み、
    　前記第１および第２半導体部が前記窒化物半導体の＜１１－２０＞方向に並ぶ、請求項２１～２５のいずれか１項に記載のに記載の半導体素子の製造方法。
  27. 　前記半導体基板は、前記第１半導体部上に形成されたデバイス部を有する、請求項１９～２６のいずれか１項に記載の半導体素子の製造方法。
  28. 　前記半導体基板では、前記第１半導体部および前記デバイス部が複数の半導体素子部に分割されている、請求項２７に記載の半導体素子の製造方法。
  29. 　前記半導体基板は、前記下地基板と対向する支持基板を含み、前記下地基板と前記支持基板との間に前記第１半導体部が位置する、請求項１９～２８のいずれか１項に記載の半導体素子の製造方法。
  30. 　前記窒化物半導体はＧａＮ系半導体であり、
    　前記下地基板は、前記ＧａＮ系半導体と格子定数の異なる異種基板と、前記異種基板上に形成され、窒化物半導体を含むシード部とを有する、請求項２１～２６のいずれか１項に記載の半導体素子の製造方法。
  31. 　前記レーザ光の照射によって、前記凸部にレーザアブレーションを生じさせ、
    　レーザアブレーションによって生じる気体が前記中空部を通って前記半導体基板の外部に放出される、請求項２１～２６のいずれか１項に記載の半導体素子の製造方法。
  32. 　前記凸部の側面に前記エッチング液を接触させながら前記凸部にレーザ光を照射することで、前記凸部の側面から内部へと進む異方性エッチングを行う、請求項２１～２６のいずれか１項に記載の半導体素子の製造方法。
  33. 　前記凸部の窒化物半導体を、光励起で生じた正孔および前記エッチング液のアニオンを用いて酸化物とし、前記酸化物を前記エッチング液に溶解させる、請求項３２に記載の半導体素子の製造方法。
  34. 　前記凸部は、優先的にエッチングが進行するターゲット部を含む、請求項３２または３３に記載の半導体素子の製造方法。
  35. 　前記前記ターゲット部に含まれる窒化物半導体は、上側および下側の隣接部に含まれる窒化物半導体よりもバンドギャップが小さい、請求項３４に記載の半導体素子の製造方法。
  36. 　前記レーザ光は、前記ターゲット部に含まれる窒化物半導体のバンドギャップよりも大きなエネルギーを有するＵＶ光である、請求項３５に記載の半導体素子の製造方法。
  37. 　前記ターゲット部は、インジウムおよびガリウムを含む、請求項３５または３６に記載の半導体素子の製造方法。
  38. 　前記ターゲット部は、上側および下側の隣接部よりも空隙率が高い、請求項３４に記載の半導体素子の製造方法。
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