WO2021210050A1 - 半導体素子駆動装置及びこれを用いた電力変換装置 - Google Patents

半導体素子駆動装置及びこれを用いた電力変換装置 Download PDF

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WO2021210050A1
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waveform
drive
voltage
semiconductor
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航平 恩田
隆義 三木
翔太朗 烏山
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三菱電機株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present application relates to a semiconductor element driving device for driving a semiconductor switching element and a power conversion device using the semiconductor element driving device.
  • a power conversion device equipped with a power conversion unit and a control unit that controls the power conversion unit, including an inverter device
  • power conversion is realized by turning on / off the semiconductor switching element.
  • semiconductor switching elements include voltage-driven semiconductor switching elements typified by MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors) and IGBTs (Insulated-Gate-Bipolar-Transistors).
  • MOSFETs Metal-Oxide-Semiconductor Field-Effect Transistors
  • IGBTs Insulated-Gate-Bipolar-Transistors
  • a drive device for a voltage-driven semiconductor element has a function of controlling a conduction state of the semiconductor switching element by applying a voltage to the gate of the semiconductor switching element.
  • a technology for providing a highly functional semiconductor device drive device and a semiconductor switching device having a wide band gap such as SiC or GaN is disclosed.
  • Non-Patent Document 1 it is possible to improve the trade-off between the switching loss of the semiconductor switching element driven by the so-called active gate control and the noise or surge voltage. Further, by using the technique disclosed in Patent Document 1, it is possible to detect the fluctuation of the gate threshold voltage, which is a problem in SiC and GaN, and predict the life. Further, by using the technique disclosed in Patent Document 2, it is possible to estimate the junction temperature of the semiconductor switching element to be driven and predict the life of the mounting portion by the power cycle. Further, by applying the technique disclosed in Patent Document 1 or Patent Document 2, it is possible to realize the optimum drive according to the characteristic fluctuation or the mounting deterioration of the semiconductor switching element.
  • the main terminal of the semiconductor switching element or a power conversion device is used. It is necessary to add a current or voltage sensing circuit for the main circuit of the above, and there is an issue of increasing the mounting cost or improving the reliability of the noise superimposed on the connection wiring.
  • This application has been made to solve the above-mentioned problems, has a function of determining a malfunction or characteristic fluctuation due to switching noise of a semiconductor switching element, and realizes a robust and optimum drive of the semiconductor switching element. It is an object of the present invention to provide a semiconductor element drive device.
  • the semiconductor element drive device disclosed in the present application detects a power supply unit that generates a positive power supply voltage and a negative power supply voltage based on DC or AC power input from an external power source, and the DC or AC in-phase current. It was transmitted from the in-phase current detection unit, the waveform extraction unit that extracts the in-phase voltage voltage waveform obtained by converting the current waveform of the in-phase current into a voltage, and generates an extraction signal from the extracted voltage waveform, and the external control device. It is applied between the drive command signal generator that generates the drive command signal that drives the semiconductor switching element based on the on / off command signal and the extraction signal, and the gate / source terminal of the semiconductor switching element based on the drive command signal. It is characterized by including a gate drive signal generation unit for generating a gate drive signal to be generated.
  • a current sensor detects in-phase current flowing through a power wiring that supplies power from an external power source, thereby suppressing malfunction or characteristic fluctuation of the semiconductor switching element due to switching noise. It has the effect of being able to.
  • FIG. It is a block diagram which shows the structure of the semiconductor element drive device which concerns on Embodiment 1.
  • FIG. It is a block diagram which shows the structure of the waveform extraction part and the drive command generation part of the semiconductor element drive device which concerns on Embodiment 1.
  • FIG. It is a figure which shows the example of the time chart of each signal of the semiconductor element drive device which concerns on Embodiment 1.
  • FIG. It is a figure which shows the measured waveform at the time of turn-on of the semiconductor switching element in Embodiment 1.
  • FIG. It is a figure which shows another example of the time chart of each signal of the semiconductor element drive device which concerns on Embodiment 1.
  • FIG. It is a block diagram which shows the structure of the semiconductor element drive device which concerns on Embodiment 2.
  • FIG. 3 is a diagram showing a configuration of a waveform extraction unit and an output stage control unit of the semiconductor element driving device according to the third embodiment. It is a block diagram which shows the structure of the semiconductor element drive device which concerns on Embodiment 4.
  • FIG. It is a figure which shows the example of the time chart of each signal which shows the utilization example of the common mode current information which concerns on Embodiment 5.
  • FIG. 1 is a block diagram showing a configuration of the semiconductor element driving device 10 according to the first embodiment.
  • FIG. 2 is a block diagram showing a configuration of a waveform extraction unit 17 and a drive command signal generation unit 11 of the semiconductor element drive device 10.
  • FIG. 3 is a diagram showing an example of a time chart of each signal of the semiconductor element driving device.
  • FIG. 4 is a diagram showing an actually measured waveform at the time of turn-on of the semiconductor switching element.
  • the configuration of the semiconductor element driving device 10 controls on / off driving by applying a gate voltage Vgs between the gate terminal G and the source terminal S of the semiconductor switching element 50.
  • a main circuit controlled semiconductor switching element 50 is used as the main terminals (drain terminal D and source terminal S) of the semiconductor switching element 50.
  • the semiconductor element driving device 10 is required by the positive power supply voltage Vp and the negative power supply voltage Vm with respect to the reference potential FG connected to the source terminal S side.
  • the gate voltage Vgs applied between the source terminals S is output.
  • the negative power supply can be omitted if necessary.
  • the configuration may be such that the types of positive power supply voltage or negative power supply voltage can be increased and a multi-level waveform can be output as the gate voltage Vgs.
  • the semiconductor element drive device 10 generates a drive command signal SGP that drives the semiconductor switching element 50 based on the on / off command signal SIN transmitted from the upper external control device 90 and the extraction signal SO described later.
  • the gate drive signal SGS is generated from the drive command signal SGP through the unit 11 and the insulation circuit unit 13, and the gate voltage Vgs applied between the gate terminal G and the source terminal S after the output is amplified by the buffer circuit unit 14.
  • the gate drive signal generation unit 12 generates a positive power supply voltage Vp and a negative power supply voltage Vm based on the DC or AC power input from the external power supply 91 by the power wiring VP and VN.
  • the in-phase current detection unit 16 that detects the in-phase current signal ICC between the power wiring VP and VN by the current sensor 16a, and the in-phase voltage signal SCC that is voltage-converted from the in-phase current signal ICC. It is composed of a waveform extraction unit 17 that extracts a specific signal waveform and generates an extraction signal SO that changes the on / off command signal SIN from the extracted signal waveform.
  • the drive command signal generation unit 11 is mainly composed of an AND circuit 11a (see FIG. 2).
  • the drive command signal generation unit 11 takes a logical product of the on / off command signal SIN and the extraction signal SO generated by the waveform extraction unit 17, which will be described later, by the AND circuit 11a, and issues a drive command to the gate terminal G of the semiconductor switching element 50.
  • a drive command signal SGP for output is generated and output to the gate drive signal generation unit 12.
  • the gate drive signal generation unit 12 is an insulation circuit unit 13 that insulates the drive command signal generation unit 11 side, which is the primary side, and the semiconductor switching element 50 side, which is the secondary side (here, as the insulation circuit 13a, a photocoupler. An example of using the above is shown.) And the buffer circuit unit 14 (see FIG. 1).
  • the gate drive signal generation unit 12 generates a gate drive signal SGS from the drive command signal SGP through the insulation circuit unit 13, further amplifies the output by the buffer circuit unit 14, and then applies it between the gate terminal G and the source terminal S.
  • the gate voltage Vgs to be output is output.
  • the insulating circuit unit 13 is provided. Is common.
  • an insulating circuit is indispensable for the semiconductor element driving device that drives the upper arm of the leg.
  • the buffer circuit unit 14 is provided with a gate resistor R for adjusting the current.
  • the power supply unit 15 is mainly composed of an isolation transformer 15a (see FIG. 1).
  • the power supply unit 15 has a positive power supply voltage Vp for supplying power to the semiconductor element drive device 10 to the secondary side via an isolation transformer 15a from the power supply on the primary side supplied from the external power supply 91 by the power wiring VP and VN. And a negative power supply voltage Vm is generated.
  • the reference potential PG on the primary side of the power supply unit 15 is grounded, and the reference potential FG on the secondary side is floating.
  • a parasitic capacitance Cp of about several tens of pF is generated between the primary side and the secondary side of the isolation transformer 15a.
  • the power supply unit 15 is generally a rectified power supply composed of an isolation transformer 15a and a diode bridge, a flyback power supply composed of an isolation transformer 15a and a switching circuit, and a bootstrap power supply composed of a diode and a capacitor. It may be an isolated power supply.
  • the common mode current detection unit 16 is mainly composed of a current sensor 16a (see FIG. 1).
  • the in-phase current detection unit 16 detects the in-phase current signal ICC from the current flowing through the power wiring VP and VN by the current sensor 16a, and outputs the voltage-converted in-phase voltage signal SCC.
  • the displacement current flowing through the parasitic capacitance Cp of the power supply unit 15 is detected as the common mode current signal ICC on the primary side or the secondary side of the power supply unit 15 so that it is not buried in the differential current responsible for the power supply of the power supply unit 15. Can be identified.
  • an example is shown in which the common-mode current signal ICC on the primary side is detected by the current sensor 16a in the common-mode current detection unit 16.
  • the current sensor 16a is, for example, a Rogowski-type coil formed on the same printed circuit board as the semiconductor element driving device 10, and a pattern is formed through the coil so that the power wiring VP and VN to the power supply unit 15 penetrate. do. Therefore, for example, the cost or mounting area of the current sensor can be reduced as compared with the case of detecting the current of the conventional main circuit wiring, and the wiring between the current sensor and the semiconductor element driving device can be reduced to prevent switching noise. The reliability of the gate drive signal and others can be improved.
  • the waveform extraction unit 17 is composed of a waveform processing unit 17a, a determination unit 17b, and a one-shot pulse generation unit 17c (see FIG. 2).
  • the waveform processing unit 17a extracts an abnormal signal waveform (switching noise waveform associated with switching drive) from the in-phase voltage signal SCC output from the in-phase current detection unit 16 (see the in-phase voltage signal SCC in FIG. 3).
  • Vcm1 having the maximum amplitude is processed as the first pulse signal SCP (corresponding to Icm1 of the in-phase current ICC in FIG. 4C).
  • the determination unit 17b compares the amplitude of the first pulse signal SCP with the reference voltage Vrefb using a comparator, and determines whether or not the amplitude of the first pulse signal SCP exceeds the reference voltage Vrefb.
  • the first pulse determination signal SCPO is output. If the amplitude of the first pulse signal SCP does not exceed the reference voltage Vrefb, the first pulse determination signal SCPO is at the Lo level, and if it exceeds, it is at the Hi level (see the first pulse determination signal SCPO in FIG. 3). .).
  • the one-shot pulse generation unit 17c generates the extraction signal SO based on the first pulse determination signal SCPO, but includes a circuit delay if the first pulse determination signal SCPO changes to the Hi level at time t1.
  • a falling one-shot pulse signal is output at time t2, and the signal is held for a certain period of time (see the extracted signal SO in FIG. 3).
  • the time is set longer than the time required for the external control device 90 to change the on / off command signal SIN based on the extraction signal SO.
  • the extraction signal SO is input to the drive command signal generation unit 11 and is also output to the external control device 90.
  • FIG. 3 shows an example of a time chart of each signal in the present embodiment.
  • SIN is an on / off command signal input to the drive command signal generation unit 11 from the external control device 90
  • SGP is a drive command signal output from the drive command signal generation unit 11
  • SGS is a gate drive signal.
  • the gate drive signal, Vgs, which is output from the insulation circuit unit 13 of the generation unit 12, is the gate voltage applied between the buffer circuit unit 14 and the gate terminal G and the source terminal S of the switching element 20, and Id is the parasitic inductance Ld.
  • the flowing drain current, Vds is the voltage between the drain terminal D and the source terminal S
  • Vss is the electromotive voltage generated in the parasitic inductance Ls
  • SCC is the voltage conversion of the in-phase current signal ICC detected by the in-phase current detection unit 16.
  • the in-phase voltage signal and SCPO indicate the first pulse determination signal generated by the determination unit 17b of the waveform extraction unit 17, and SO indicates the extraction signal output from the one-shot pulse generation unit 17c.
  • the on / off command signal SIN input from the external control device 90 to the semiconductor element drive device 10 in order to drive the semiconductor switching element 50 is transmitted to the drive command signal generation unit 11 and generated by the waveform extraction unit 17.
  • the drive of the semiconductor switching element 50 is stopped.
  • the drive command signal SGP on the next side is changed. Subsequently, the drive command signal SGP is transmitted to the gate drive signal generation unit 12.
  • This signal is converted into a gate drive signal SGS that drives the semiconductor switching element 50 on the secondary side insulated by the insulating circuit unit 13, further amplified by the buffer circuit unit 14, and then the semiconductor switching element 50. It is applied as a gate voltage Vgs between the gate terminal G and the source terminal S.
  • a parasitic capacitance Cp of about several tens of pF is generated in the insulated portion.
  • the present application detects as an in-phase current signal ICC based on the current flowing through the parasitic capacitance Cp, and diagnoses the operating state of the semiconductor switching element 50 based on the current waveform. That is, the electromotive voltage Vss generated in the parasitic inductance Ls due to the change in the current flowing between the drain terminal D and the source terminal S of the semiconductor switching element 50, or the leg in which the semiconductor switching elements 50H and 50L shown in FIG. 11 are connected in series.
  • In-phase current signal ICC that flows in the parasitic capacitance Cp when a potential difference occurs between the reference potential PG on the primary side and the reference potentials FGL and FGH on the secondary side due to the potential fluctuation of the reference potential FGH on the upper arm side in Is used to determine the quality of the operating state of the semiconductor switching elements 50, 50H, 50L.
  • This common mode current signal ICC can be represented by Cp ⁇ dV / dt.
  • this in-phase current signal ICC reflects the rate of change dId / dt of the drain current Id of the semiconductor switching element 50 and the rate of change dVds / dt of the voltage Vds between the drain terminal D and the source terminal S. Therefore, the common mode current signal ICC includes various information including the gate threshold voltage, conductance, and junction temperature of the semiconductor switching element 50.
  • connection wiring other than the connection wiring between the gate drive signal generation unit 12 and the gate terminal G and the source terminal S for example, the connection wiring between the drain terminal D or the source terminal S, or an external sensor, for example, a source current sensor or
  • the operating state of the semiconductor switching element 50 to be driven can be grasped in the semiconductor element driving device 10 without adding the main circuit current sensor.
  • FIG. 4 is an example of the result of actually measuring the waveform at the time of turn-on of the semiconductor switching element of the lower arm in the leg in which the semiconductor switching element for power conversion is connected in series (see, for example, FIG. 11).
  • (A) is the voltage VdsL and drain current IdL between the drain terminal D and the source terminal S of the semiconductor switching element 50L of the lower arm, and (b) is between the source terminal S and the source control terminal of the semiconductor switching element 50L of the lower arm.
  • the electromotive voltage VssL generated in (c) is the result of integrating the in-phase current signal ICC flowing through the isolation transformer 15a of the power supply unit 15, and (d) is the result of integrating the in-phase current signal ICC.
  • the solid line shows the change in the waveform under the high-speed drive condition when the value of the gate resistance R is small
  • the broken line shows the change in the waveform under the low-speed drive condition when the value of the gate resistance R is large.
  • the same isolation transformer 15a having multiple outputs of the positive power supply voltage VpH and the negative power supply voltage VmH for driving the semiconductor switching element 50H of the upper arm is used.
  • the parasitic capacitances CpH and CpL between the output winding and the input winding are formed in parallel. Therefore, the component due to the fluctuation of the source potential of the semiconductor switching element 50H of the upper arm also contributes to the in-phase current signal ICC, but under high-speed drive conditions, the rate of change in voltage between the drain terminal D and the source terminal S is dVdsL / dt. Since it is large, this component is also relatively large.
  • the amplitude of the first pulse Vcm1 (corresponding to Icm1 shown in FIG. 4C) is extracted and processed from the waveform of the in-phase voltage signal SCC by the in-phase current signal ICC extracted by the waveform processing unit 17a.
  • the amplitudes of the Nth pulse having N ⁇ 2 or more for example, corresponding to Icp1 or Icm2 or Icp2 shown in FIG. 4C
  • the sum of the pulse Vcm1 having the maximum negative amplitude and the pulse Vcp2 having the maximum positive amplitude (corresponding to Icm1 + Icp2 shown in FIG. 4C), in-phase. It may be the case that the integrated value of the current signal ICC (see FIG. 4D) is used. Since the shape of the pulse waveform of the in-phase current signal ICC in the transitional state of switching is governed by multiple factors including fluctuations in the source potentials of the semiconductor switching elements 50H and 50L of the upper and lower arms, the target to be extracted is changed in this way.
  • FIG. 5 shows another embodiment of the first embodiment, and in the above description, the first pulse determination signal SCPO is generated once the in-phase voltage signal SCC exceeds the reference voltage Vrefb.
  • the counter circuit may be configured to determine over a plurality of switching cycles.
  • FIG. 5 shows an example in which the first pulse determination signal SCPO is generated when the in-phase voltage signal SCC exceeds the reference voltage Vrefb over three cycles of the switching cycle.
  • the in-phase current signal ICC flowing through the power wiring VP and VN includes various information including the gate threshold voltage, conductance and junction temperature of the semiconductor switching element 50, and waveform extraction is performed.
  • the extraction signal SO of the unit 17 can be provided to the external control device 90.
  • the detected in-phase voltage signal SCC extracts an abnormal waveform in the waveform extraction unit 17, and an extraction signal SO is generated.
  • the generated extraction signal SO is transmitted to a higher-level external control device 90 and can be used for various determinations such as detection of fluctuations in switching characteristics of the semiconductor switching element to be driven or abnormalities in the characteristics of the semiconductor switching element.
  • a warning is displayed on the interface of the external control device to which the semiconductor element driving device is applied to notify the user of the need for maintenance or the carrier frequency.
  • the in-phase voltage signal SCC corresponding to the detected in-phase current signal ICC can be utilized to change the gate drive signal even in the semiconductor device drive device.
  • the drive command signal generation unit 11 changes the primary side drive command signal SGP so as to stop the operation of the semiconductor switching element 50 from the extraction signal SO.
  • the reference voltage Vref considers whether or not an abnormality due to switching noise appearing in the in-phase voltage signal SCC affects the operation of each semiconductor switching element used or the entire system including the upper control unit. It is determined.
  • the current sensor detects the in-phase current flowing through the power wiring that supplies power from the external power source, and drives the semiconductor switching element when an abnormality occurs.
  • the in-phase current includes various information including the gate threshold voltage, conductance, and junction temperature, and in addition to fluctuations in the characteristics of semiconductor switching elements due to switching noise, it is also possible to determine mounting deterioration and abnormal overtemperature. It has the effect of being possible.
  • FIG. 6 is a block diagram showing a configuration of the semiconductor element driving device 20 according to the second embodiment.
  • FIG. 7 is a block diagram showing a configuration of a waveform extraction unit 17 and a gate drive signal generation unit 11 of the semiconductor element drive device 20.
  • FIG. 8 is an example of a time chart of each signal of the semiconductor element driving device 20.
  • the insulation circuit section 13 and the buffer circuit section 14 of the gate drive signal generation section 12 are each composed of three channels, and the output of the waveform extraction section 17 is Two points are provided, and two AND circuits 11a and 11b are provided in the drive command signal generation unit 11. Others are the same as those in the first embodiment, and thus the description thereof will be omitted.
  • the insulation circuits 13a, 13b, 13c are provided with three channels, and the corresponding buffer circuits 14a, 14b, 14c are provided with three channels.
  • the values of the gate resistors Ra, Rb, and Rc that adjust the currents flowing in the buffer circuits 14a, 14b, and 14c may be set so that different currents flow in the buffer circuits 14a, 14b, and 14c. Further, by changing the buffer circuit to be operated among the plurality of buffer circuits 14a, 14b, 14c with a transient or periodic delay, the trade of switching loss, noise or surge voltage is compared with the case of driving with one buffer circuit. Off can be improved.
  • a feature of this embodiment is that the number of buffer circuits to be operated is determined by using the information of the in-phase current signal ICC of the isolation transformer 15a.
  • the waveform extraction unit 17 generates the first pulse signal SCP from the amplitude information of the first pulse Vcm1 appearing in the waveform of the in-phase voltage signal SCC obtained by voltage-converting the in-phase current signal ICC by the waveform processing unit 17a.
  • the first pulse determination signals SCPOb and SCPOC obtained as a result of the determination are held by the one-shot pulse generation units 17c and 17e for a certain period of time, respectively.
  • the falling one-shot pulse signals output from the one-shot pulse generation units 17c and 17e are both input to the drive command signal generation unit 11 as extraction signals SOb and SOc, but the reference voltage having the higher voltage is used.
  • the extraction signal SOb corresponding to Vrefb is transmitted to the upper AND circuit 11b.
  • the extracted signals SOb and SOc input to the drive command signal generation unit 11 are logically ANDed with the on / off command signal SIN in the AND circuits 11a and 11b in the drive command signal generation unit 11, and the three-channel drive command signal SGPa. , SGPb, SGPc are generated.
  • FIG. 8 shows an example of a time chart of each signal. Each signal is the same as in FIG. 3 except that a, b, and c are added as suffixes, and thus the description thereof will be omitted.
  • the gate voltage Vgs to be applied is changed according to the level of the abnormal signal waveform, and the semiconductor switching element is stably used.
  • the operation of 50 can be adjusted step by step. Therefore, when an abnormality occurs due to switching noise, not only the operation of the semiconductor switching element 50 can be simply stopped, but also the operating conditions of the semiconductor switching element 50 can be changed according to the magnitude of the abnormal signal waveform.
  • the drive command signals SGPb and SGPc are directly generated in the semiconductor element drive device 10
  • the extraction signals SOb and SOc are transmitted to the logic unit of 90 to perform logic.
  • the drive command signals SGPb and SGPc may be generated on the unit side and input to the semiconductor element drive device 10.
  • the present invention is not limited to this.
  • the semiconductor element driving device includes a plurality of buffer circuits, and by changing the gate voltage applied to the semiconductor switching element according to the magnitude of the abnormal signal waveform, the semiconductor switching element It is possible to adjust the switching speed of the semiconductor in stages, and there is an effect that deterioration of the semiconductor switching element due to malfunction or characteristic fluctuation due to switching noise can be prevented.
  • FIG. 9 is a block diagram showing a configuration of the semiconductor element driving device 30 according to the third embodiment.
  • FIG. 10 is a diagram showing a configuration of a waveform extraction unit 17 and a gate drive signal generation circuit 18.
  • the in-phase current detection unit 16 and the waveform extraction unit 17 are arranged on the secondary side of the power supply unit 15, and the digital extraction signal SGC is the drive command signal generation unit 11.
  • the digital extraction signal SGC is directly input to the gate drive signal generation circuit 18 without passing through the circuit, and is also transmitted to the external control device 90 via the insulation circuit 19.
  • the function of the waveform extraction unit 17 and the gate drive signal generation circuit 18 of FIG. 10 can be realized by the same configuration as that of the second embodiment shown in FIG. 7, but in the present embodiment, the waveform processing unit 17a has an in-phase voltage.
  • the first pulse signal Vcm extracted from the signal SCC is converted from an analog waveform to a digital waveform by an analog-to-digital converter (ADC) 17f.
  • ADC analog-to-digital converter
  • the digital extraction signal SGC obtained by digitizing the extraction signal
  • the digital extraction signal SGC can be transmitted by one insulation circuit 19.
  • the serial-parallel conversion circuit 18a separates the bits into 1 bit and inputs them to the multi-stage gate control circuit 18b.
  • the multi-stage gate control circuit 18b is configured to logically perform a logical operation on the separated signals to generate gate drive signals SGSa, SGSb, and SGSc.
  • there is a digital semiconductor element drive device using FPGA and robust drive is realized by controlling digital gate control based on an in-phase voltage signal SCC. be able to.
  • the third embodiment by using the digitized extraction signal as the output of the waveform extraction unit, a plurality of on / off command signals can be generated and a plurality of on / off command signals can be generated as in the second embodiment. Only one insulation circuit can be used for transmission to an external control device.
  • FIG. 11 is a diagram showing a configuration of the semiconductor element driving device 40 according to the fourth embodiment.
  • This embodiment shows an example of a semiconductor element driving device 40 having a 2in1 configuration that drives a leg in which semiconductor switching elements 50H and 50L are serialized.
  • the power supply unit 15 of the upper and lower arms shows an example of being generated by the same isolation transformer 15a, the power supply of the upper arm may be configured to be a generally known bootstrap power supply.
  • the path through which the drain current IdH flows between the reference potential FGH on the source side and the reference potential PG on the primary side of the semiconductor switching element 50H on the upper arm is the parasitic capacitance of the diode element connected to the boot strap capacitor.
  • the semiconductor switching elements 50H and 50L of the upper and lower arms are driven on and off according to the respective on / off command signals SINH and SINL, but in the present embodiment, the on / off command signals SINH and SINL are used as in FIG.
  • the logical product with the extraction signal SO is taken.
  • the primary side drive command signals SGPH and SGPL are changed so as to stop the semiconductor switching elements 50H and 50L of the upper and lower arms. ..
  • each on / off command signal is logically producted with an extraction signal, thereby performing the embodiment. Similar to the case where the semiconductor switching element 1 is driven independently, a drive command signal may be generated and driven for each semiconductor switching element.
  • FIG. 12 is a diagram showing an example of a time chart of each signal of the utilization example of the common mode current information in the fifth embodiment.
  • the configuration of the semiconductor element driving device applied to the present embodiment is as follows: the semiconductor element driving device 10 of FIG. 1, the semiconductor element driving device 20 of FIG. 6, the semiconductor element driving device 30 of FIG. 9, and the semiconductor element driving device 40 of FIG. Any configuration may be used.
  • the reference voltage Vrefb is set so as to detect the timing of the first pulse of the in-phase voltage signal SCC, which is the voltage waveform of the in-phase current signal ICC. Therefore, the first pulse determination signal SCPO is always generated. do.
  • the time difference Td1, Td2, Td3, ..., Tdn from the input on / off command signal SIN to the on command state until the first pulse determination signal SCPO is generated is the logic unit of the upper external control device 90 or It is stored in the semiconductor element driving device 10 and its change is compared and determined.
  • the timing at which the first pulse determination signal SCPO is generated has a phase with the timing at which the semiconductor switching element 50 is actually turned on. Therefore, for Td1, Td2, Td3, ..., Tdn, the on / off command signal SIN is on. It represents the delay time Td from when the semiconductor switching element 50 is turned on until the semiconductor switching element 50 is turned on. As is known, this delay time Td has a phase with the junction temperature TJ of the semiconductor switching element 50, and therefore the junction temperature TJ can be estimated from the delay times Td1, Td2, Td3, ..., Tdn.
  • FIG. 12 schematically shows how the delay time Td gradually increases and the estimated junction temperature TJ rises.
  • Patent Document 2 detects the timing at which the semiconductor switching element switches from the ringing waveform of the main circuit current
  • the semiconductor element driving devices 10, 20, and 30 do not provide a current sensor outside the device.
  • 40 is the point of detecting the switching timing based on the common-phase current signal ICC of the isolated transformer 15a, reducing the additional cost of the current sensor, the reduction of the mounting cost, or the switching noise superimposed on the connection wiring with the current sensor.
  • the present embodiment shows an example of detecting the delay time Td during the on operation of the semiconductor switching element 50
  • the delay time Td during the off operation may be detected.
  • the junction temperature TJ may be estimated based on the magnitude of the amplitude of the waveform of the first pulse of the in-phase voltage signal SCC having a phase with the temperature-dependent current change rate dId / dt. ..
  • the junction temperature of the semiconductor switching element is estimated by detecting the delay time from when the on / off command signal is in the on command state to when the first pulse determination signal is generated. Based on this junction temperature, damage due to heat generation of the semiconductor switching element can be prevented, and the semiconductor switching element can be stably driven.
  • FIG. 13 is a block diagram showing a configuration of the power conversion device according to the sixth embodiment.
  • the power conversion device 61 according to the sixth embodiment any one of the semiconductor element driving devices 10, 20, 30, and 40 according to any one of the first to fifth embodiments is used.
  • the power conversion device 61 is composed of semiconductor element drive devices 10, 20, 30, 40 and an inverter device 73 as a power conversion unit.
  • an example in which the inverter device 73 drives the motor 74 is shown.
  • the inverter device 73 is a so-called three-phase inverter having semiconductor switching elements 51H, 51L, 52H, 52L, 53H, 53L and an input capacitor 82.
  • the DC power supplied from the DC power supply 70 is converted into three-phase AC power. Further, the converted AC power is supplied to the motor 74, which is an AC load.
  • the robust and optimum drive of the semiconductor switching element is realized. This makes it possible to reduce switching loss, reduce generated noise, detect characteristic fluctuations of semiconductor switching elements, and determine mounting deterioration or overtemperature abnormalities.
  • FIG. 14 is a block diagram showing the configuration of the power conversion device 62 according to the seventh embodiment.
  • the power conversion device 62 according to the seventh embodiment any one of the semiconductor element driving devices 10, 20, 30, and 40 according to any one of the first to fifth embodiments is used.
  • the power conversion device 62 according to the seventh embodiment is composed of semiconductor element drive devices 10, 20, 30, 40 and a boost converter device 71 as a power conversion unit.
  • a boost converter device 71 supplies electric power to the DC load 72.
  • the power conversion device 62 according to the seventh embodiment includes semiconductor switching elements 50H and 50L, an input capacitor 80, an output capacitor 83, and a step-up reactor 81.
  • the semiconductor switching elements 50H and 50L used here are for power MOSFETs. Further, in the present embodiment, in order to reduce the size of the step-up reactor 81, a high-speed semiconductor switching element using a wide bandgap semiconductor material can be applied as the semiconductor switching elements 50H and 50L.
  • a wide bandgap semiconductor material any one of silicon carbide SiC, gallium nitride, gallium oxide-based material, or diamond can be used.
  • the semiconductor switching element is made of a wide bandgap semiconductor material, it is assumed that the gate threshold voltage fluctuates during actual operation, but the semiconductor element according to any one of the first to fifth embodiments.
  • the drive devices 10, 20, 30, and 40 it is possible to monitor the switching characteristic fluctuation caused by this fluctuation based on the in-phase current signal ICC flowing through the isolation transformer 15a. Therefore, it is possible to notify the abnormality of the operation of the semiconductor switching element in advance and maintain the reliability of the power conversion device by reducing the load.
  • the boost converter device 71 is used as the power conversion device 62
  • the present application is not limited to this, and a step-down converter in which the DC power supply 70 and the DC load 72 are replaced.
  • it may be a buck-boost converter in which a boost converter and a buck converter are combined.
  • the robust and optimum drive of the semiconductor switching element is realized. It is possible to reduce the switching loss, reduce the generated noise, detect the characteristic fluctuation of the semiconductor switching element, and determine the mounting deterioration or the abnormality of the overtemperature.
  • FIG. 15 is a block diagram showing a configuration of the power conversion device according to the eighth embodiment.
  • the power conversion device 63 according to the eighth embodiment any one of the semiconductor element driving devices 10, 20, 30, and 40 according to any one of the first to fifth embodiments is used.
  • the power conversion device 63 according to the eighth embodiment is a step-up inverter system, and is composed of the inverter device 73 shown in FIG. 13 and the boost converter device 71 shown in FIG.
  • the DC power supplied from the DC power supply 70 is boosted by the boost converter device 71, and the boosted DC power is converted into AC power by the inverter device 73.
  • the converted AC power is supplied to the motor 74, which is an AC load, to drive the motor 74.
  • the power conversion device 63 according to the present embodiment is applied to, for example, an electric vehicle.
  • the semiconductor element driving devices 10, 20, 30, 40 according to any one of the first to fifth embodiments by using the semiconductor element driving devices 10, 20, 30, 40 according to any one of the first to fifth embodiments, the same effects as those of the sixth and seventh embodiments are obtained. Can be expected.
  • the power conversion device 63 including the boost converter device 71 and the inverter device 73 is shown, but in the case of a power conversion device including a step-down converter device or a buck-boost converter device instead of the boost converter device 71.
  • the semiconductor element driving devices 10, 20, 30, and 40 according to any one of the first to fifth embodiments may be applied.
  • the semiconductor element drive devices 10, 20, 30, and 40 according to any one of the first to fifth embodiments are provided in a power conversion device including an AC-DC converter device that converts AC power into DC power instead of the inverter device 73. It may be applied.
  • the semiconductor element drive device according to any one of the first to fifth embodiments to the step-up inverter system, the same as in the sixth and seventh embodiments.
  • Optimal driving can be realized by robustness of semiconductor switching elements, and it is possible to reduce switching loss, reduce generated noise, detect characteristic fluctuations of semiconductor switching elements, and determine mounting deterioration or overtemperature abnormalities. Is.
  • a MOSFET is used as a semiconductor switching element
  • the semiconductor switching element is not limited to this.
  • an IGBT, a thyristor, or a GTO (Gate Turn-Off thyristor) may be used as the semiconductor switching element.

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Abstract

半導体素子駆動装置（１０）は、オンオフ指令信号（ＳＩＮ）と抽出信号（ＳＯ）とに基づいて、半導体スイッチング素子（５０）を駆動する駆動指令信号（ＳＧＰ）を生成する駆動指令信号生成部（１１）と、駆動指令信号（ＳＧＰ）に基づいて半導体スイッチング素子（５０）のゲート（Ｇ）端子にゲート電圧（Ｖｇｓ）を印加するゲート駆動信号を生成するゲート駆動信号生成部（１２）と、外部電源（９１）からの電力を基にゲート駆動信号生成部（１２）に電力を供給する電源部（１５）と、電力配線（ＶＰ，ＶＮ）の同相電流信号（ＩＣＣ）を検出する同相電流検出部（１６）と、同相電流信号（ＩＣＣ）を電圧に変換した同相電圧信号（ＳＣＣ）の電圧波形を抽出して抽出信号（ＳＯ）を生成する波形抽出部（１７）と、で構成され、半導体スイッチング素子（５０）に異常が発生した場合に動作を停止させることで高信頼な駆動を行うことが可能となる。

Description

半導体素子駆動装置及びこれを用いた電力変換装置
　本願は、半導体スイッチング素子を駆動する半導体素子駆動装置及びこれを用いた電力変換装置に関するものである。
　インバータ装置を始め電力変換部と電力変換部を制御する制御部とを備えた電力変換装置では、半導体スイッチング素子をオン／オフさせる動作によって電力変換を実現している。半導体スイッチング素子としては、例えばＭＯＳＦＥＴ（Ｍetal-Oxide-Semiconductor　Field-Effect　Transistor）、ＩＧＢＴ（Insulated-Gate-Bipolar-Transistor）に代表される電圧駆動型の半導体スイッチング素子がある。半導体スイッチング素子は、民生用、産業用、車載用の様々な電力変換装置に適用されている。このような半導体スイッチング素子を制御するためには、半導体素子駆動装置が必要となる。一般に、電圧駆動型半導体素子の駆動装置は、半導体スイッチング素子のゲートに電圧を印加することで、半導体スイッチング素子の導通状態を制御する機能を有する。近年、電力変換装置に対する小型化、高効率化、高信頼化の要求に合わせて、高機能な半導体素子駆動装置を提供する技術と、ＳｉＣあるいはＧａＮを始めとするワイドバンドギャップを有する半導体スイッチング素子を好適に駆動する半導体素子駆動装置が開示されている。
　例えば、非特許文献１に開示された技術を用いることで、いわゆるアクティブゲート制御によって駆動する半導体スイッチング素子のスイッチング損失とノイズあるいはサージ電圧のトレードオフを改善することが可能である。また、特許文献１に開示された技術を用いることで、ＳｉＣ及びＧａＮで課題となるゲート閾値電圧の変動を検出し、寿命を予測することが可能となる。また、特許文献２に開示された技術を用いることで、駆動する半導体スイッチング素子の接合温度を推定し、パワーサイクルによる実装部の寿命を予測することが可能である。さらには、特許文献１あるいは特許文献２に開示された技術を応用することで、半導体スイッチング素子の特性変動あるいは実装劣化に応じた最適な駆動を実現することが可能である。
特開２０１９－１１３４６３号公報 ＷＯ２０１８／１６８１１６Ａ１公報
「ディジタルゲート駆動ＩＣを用いたＩＧＢＴのスイッチング時における損失とオーバーシュートの自動最適化」、電気学会電子デバイス研究会資料ＳＰＣ－１６―１５３
　しかしながら、非特許文献１の技術で半導体スイッチング素子の最適な駆動を実現しようとすると、負荷電流、主回路電圧及び温度条件、さらには特性ばらつきに対するロバスト性が課題となり、ゲート制御のタイミング及び条件を規定するために各種センシング回路を追加することが必要となる。また、特許文献１の技術でゲート閾値電圧の変動を検出しようとする場合においても、半導体スイッチング素子のドレイン－ソース間電圧のセンシング回路が必要となる。さらには、特許文献２の技術で半導体スイッチング素子の接合温度を推定する機能を追加する場合においても、主回路配線を流れる電流のセンシング回路が必要となる。このように、従来の半導体素子駆動装置において、アクティブゲート制御、特性変動の検出あるいは接合温度の推定を始めとして高機能化を実現しようとする場合には、半導体スイッチング素子の主端子あるいは電力変換装置の主回路の電流あるいは電圧のセンシング回路を追加する必要があり、実装コストの増加あるいは接続配線に重畳するノイズに対する信頼性の向上が課題となる。
　本願は、上記のような課題を解決するためになされたものであり、半導体スイッチング素子のスイッチングノイズによる誤動作あるいは特性変動を判定する機能を有し、半導体スイッチング素子のロバストで最適な駆動を実現する半導体素子駆動装置を提供することを目的としている。
　本願に開示される半導体素子駆動装置は、外部電源から入力された直流あるいは交流の電力を基に正電源電圧及び負電源電圧を生成する電源部と、前記直流あるいは前記交流の同相電流を検出する同相電流検出部と、前記同相電流の電流波形を電圧に変換した同相電圧の電圧波形を抽出し、抽出された前記電圧波形から抽出信号を生成する波形抽出部と、外部制御装置から伝送されたオンオフ指令信号と前記抽出信号とに基づいて、半導体スイッチング素子を駆動する駆動指令信号を生成する駆動指令信号生成部と、前記駆動指令信号に基づいて前記半導体スイッチング素子のゲート・ソース端子間に印加されるゲート駆動信号を生成するゲート駆動信号生成部と、を備えたことを特徴とするものである。
　本願に開示される半導体素子駆動装置によれば、電流センサにより、外部電源から電力を供給する電力配線に流れる同相電流を検出することで、スイッチングノイズに伴う半導体スイッチング素子の誤動作あるいは特性変動を抑制することができるという効果がある。
実施の形態１に係る半導体素子駆動装置の構成を示すブロック図である。 実施の形態１に係る半導体素子駆動装置の波形抽出部および駆動指令生成部の構成を示すブロック図である。 実施の形態１に係る半導体素子駆動装置の各信号のタイムチャートの例を示す図である。 実施の形態１における半導体スイッチング素子のターンオン時の実測波形を示す図である。 実施の形態１に係る半導体素子駆動装置の各信号のタイムチャートの他の例を示す図である。 実施の形態２に係る半導体素子駆動装置の構成を示すブロック図である。 実施の形態２に係る半導体素子駆動装置の波形抽出部および駆動指令生成部の構成を示すブロック図である。 実施の形態２に係る半導体素子駆動装置の各信号のタイムチャートの例を示す図である。 実施の形態３に係る半導体素子駆動装置の構成を示す図である。 実施の形態３に半導体素子駆動装置の波形抽出部および出力段制御部の構成を示す図である。 実施の形態４に係る半導体素子駆動装置の構成を示すブロック図である。 実施の形態５にかかる同相電流情報の活用例を示す各信号のタイムチャートの例を示す図である。 実施の形態６に係る電力変換装置の構成を示すブロック図である。 実施の形態７に係る電力変換装置の構成を示すブロック図である。 実施の形態８に係る電力変換装置の構成を示すブロック図である。
実施の形態１．
　図１は、実施の形態１に係る半導体素子駆動装置１０の構成を示すブロック図である。図２は、半導体素子駆動装置１０の波形抽出部１７および駆動指令信号生成部１１の構成を示すブロック図である。図３は、半導体素子駆動装置の各信号のタイムチャートの例を示す図である。図４は、半導体スイッチング素子のターンオン時の実測波形を示す図である。
　図１を用いて、実施の形態１に係る半導体素子駆動装置１０の構成について説明する。半導体素子駆動装置１０は、半導体スイッチング素子５０のゲート端子Ｇとソース端子Ｓとの間にゲート電圧Ｖｇｓを印加することによってオンオフ駆動を制御するものである。半導体スイッチング素子５０の主端子（ドレイン端子Ｄ及びソース端子Ｓ）は、ドレイン端子Ｄ側及びソース端子Ｓ側に寄生するインダクタンスＬｄ及びＬｓを介して主回路（制御される半導体スイッチング素子５０が使用されている装置の回路で、図１では、省略されている。）と接続される。半導体素子駆動装置１０は、半導体スイッチング素子５０を駆動するため、ソース端子Ｓ側に接続された基準電位ＦＧに対して、正電源電圧Ｖｐ及び負電源電圧Ｖｍにより、必要とされるゲート端子Ｇ・ソース端子Ｓ間に印加するゲート電圧Ｖｇｓを出力する。ただし、負電源は必要に応じて省略することができる。あるいは、正電源電圧または負電源電圧の種類を増やし、ゲート電圧Ｖｇｓとしてマルチレベル波形を出力できる構成であってもよい。
　半導体素子駆動装置１０は、上位の外部制御装置９０から伝送されたオンオフ指令信号ＳＩＮと後述する抽出信号ＳＯとに基づいて、半導体スイッチング素子５０を駆動する駆動指令信号ＳＧＰを生成する駆動指令信号生成部１１と、絶縁回路部１３を通して、駆動指令信号ＳＧＰからゲート駆動信号ＳＧＳを生成し、さらに、バッファ回路部１４で出力を増幅した後、ゲート端子Ｇとソース端子Ｓ間に印加するゲート電圧Ｖｇｓを出力するゲート駆動信号生成部１２と、外部電源９１から電力配線ＶＰ及びＶＮにより入力された直流あるいは交流の電力を基に正電源電圧Ｖｐ及び負電源電圧Ｖｍを生成し、ゲート駆動信号生成部１２に電力を供給する電源部１５と、電流センサ１６ａにより電力配線ＶＰ及びＶＮ間の同相電流信号ＩＣＣを検出する同相電流検出部１６と、同相電流信号ＩＣＣを電圧変換した同相電圧信号ＳＣＣに基づいて特定の信号波形を抽出し、抽出された信号波形からオンオフ指令信号ＳＩＮを変更する抽出信号ＳＯを生成する波形抽出部１７と、により構成されている。
　ここで、各構成部の詳細と動作について説明する。
　駆動指令信号生成部１１は、主にＡＮＤ回路１１ａから構成されている（図２を参照。）。駆動指令信号生成部１１は、ＡＮＤ回路１１ａにより、オンオフ指令信号ＳＩＮと後述する波形抽出部１７により生成された抽出信号ＳＯとの論理積を取り、半導体スイッチング素子５０のゲート端子Ｇに駆動指令を出力するための駆動指令信号ＳＧＰを生成して、ゲート駆動信号生成部１２に出力するものである。
　ゲート駆動信号生成部１２は、１次側である駆動指令信号生成部１１側と２次側である半導体スイッチング素子５０側とを絶縁する絶縁回路部１３（ここでは、絶縁回路１３ａとして、フォトカプラを使用する例を示す。）とバッファ回路部１４とにより構成されている（図１を参照。）。ゲート駆動信号生成部１２は、絶縁回路部１３を通して、駆動指令信号ＳＧＰからゲート駆動信号ＳＧＳを生成し、さらに、バッファ回路部１４で出力を増幅した後、ゲート端子Ｇとソース端子Ｓ間に印加するゲート電圧Ｖｇｓを出力するものである。ここで、寄生インダクタンスＬｓを流れるドレイン電流Ｉｄに変化が生じることで、２次側の基準電位ＦＧと接地された１次側の基準電位ＰＧとが異なる電位となるため、絶縁回路部１３を設けることが一般的である。あるいは、１対の半導体スイッチング素子を直列接続したレグにおいて、交流電圧を出力する場合には、レグの上アームを駆動する半導体素子駆動装置に絶縁回路が必須となる。なお、バッファ回路部１４には、電流を調整するゲート抵抗Ｒが設けられている。絶縁回路部１３の絶縁回路１３ａとしてフォトカプラを用いる例を示したが、パルストランス、光通信モジュールの他、いかなる絶縁回路であってもよい。
　電源部１５は、主に絶縁トランス１５ａにより構成されている（図１を参照。）。電源部１５は、外部電源９１から電力配線ＶＰ及びＶＮにより供給された１次側の電力を、絶縁トランス１５ａを介して２次側に半導体素子駆動装置１０に電力供給するための正電源電圧Ｖｐ及び負電源電圧Ｖｍを生成するものである。ここで、電源部１５の１次側の基準電位ＰＧは接地され、２次側の基準電位ＦＧはフローティングされている。これにより、絶縁トランス１５ａの１次側と２次側との間には、数１０ｐＦ程度の寄生容量Ｃｐが生じる。なお、電源部１５としては、絶縁トランス１５ａとダイオードブリッジで構成される整流電源、絶縁トランス１５ａとスイッチング回路で構成されるフライバック電源の他、ダイオードとコンデンサで構成されるブートストラップ電源の一般的な絶縁電源であってもよい。
　同相電流検出部１６は、主に電流センサ１６ａで構成されている（図１を参照。）。同相電流検出部１６は、電流センサ１６ａにより電力配線ＶＰ及びＶＮに流れる電流から同相電流信号ＩＣＣを検出し、電圧変換した同相電圧信号ＳＣＣを出力するものである。電源部１５の寄生容量Ｃｐを流れる変位電流は、電源部１５の１次側または２次側の同相電流信号ＩＣＣとして検出することで、電源部１５の電力供給を担う差動電流に埋もれることなく識別することができる。本実施の形態では、１次側の同相電流信号ＩＣＣを同相電流検出部１６内の電流センサ１６ａで検出する例を示している。電流センサ１６ａとしては、例えば、半導体素子駆動装置１０と同一のプリント基板上に形成したロゴスキー型のコイルとし、同コイルに電源部１５への電力配線ＶＰ及びＶＮが貫通するようにパターンを形成する。従って、例えば、従来の主回路配線の電流を検出する場合に比べて、電流センサのコストあるいは実装面積を削減できる他、電流センサと半導体素子駆動装置間の引き回し配線を削減することでスイッチングノイズに対するゲート駆動信号他の信頼性を向上させることができる。
　波形抽出部１７は、波形処理部１７ａと、判定部１７ｂ及びワンショットパルス生成部１７ｃとにより構成されている（図２を参照。）。まず、波形処理部１７ａは、同相電流検出部１６から出力された同相電圧信号ＳＣＣから異常信号波形（スイッチング駆動に伴うスイッチングノイズ波形）を抽出し（図３の同相電圧信号ＳＣＣを参照。）、その中から最大の振幅を持つＶｃｍ１を第１パルス信号ＳＣＰ（図４（ｃ）の同相電流ＩＣＣのＩｃｍ１に対応。）として処理するものである。次に、判定部１７ｂは、比較器を用いて第１パルス信号ＳＣＰの振幅と基準電圧Ｖｒｅｆｂとを比較し、この第１パルス信号ＳＣＰの振幅が基準電圧Ｖｒｅｆｂを超えているかどうかを判定して、第１パルス判定信号ＳＣＰＯを出力するものである。第１パルス信号ＳＣＰの振幅が基準電圧Ｖｒｅｆｂを超えていなければ、第１パルス判定信号ＳＣＰＯはＬｏレベルであり、超えていれは、Ｈｉレベルとなる（図３の第１パルス判定信号ＳＣＰＯを参照。）。最後に、ワンショットパルス生成部１７ｃは、第１パルス判定信号ＳＣＰＯに基づいて、抽出信号ＳＯを生成するが、時間ｔ１で第１パルス判定信号ＳＣＰＯがＨｉレベルに変化すれば回路遅延を含んだ時間ｔ２で立下りのワンショットパルス信号を出力し、一定時間にわたってその信号を保持するものである（図３の抽出信号ＳＯを参照。）。その時間は、抽出信号ＳＯに基づいて、外部制御装置９０がオンオフ指令信号ＳＩＮを変更するまでに要する時間よりも長く設定される。抽出信号ＳＯは、駆動指令信号生成部１１に入力されるとともに、外部制御装置９０にも併せて出力される。
　図３に、本実施の形態における各信号のタイムチャートの例を示す。
　図３において、ＳＩＮは、外部制御装置９０からの駆動指令信号生成部１１に入力されるオンオフ指令信号、ＳＧＰは、駆動指令信号生成部１１から出力される駆動指令信号、ＳＧＳは、ゲート駆動信号生成部１２の絶縁回路部１３から出力されるゲート駆動信号、Ｖｇｓは、バッファ回路部１４からスイッチング素子２０のゲート端子Ｇ・ソース端子Ｓ間に印加されるゲート電圧、Ｉｄは、寄生インダクタンスＬｄを流れるドレイン電流、Ｖｄｓは、ドレイン端子Ｄ・ソース端子Ｓ間の電圧、Ｖｓｓは、寄生インダクタンスＬｓに発生する起電圧、ＳＣＣは、同相電流検出部１６で検出された同相電流信号ＩＣＣを電圧変換した同相電圧信号、ＳＣＰＯは、波形抽出部１７の判定部１７ｂで生成された第１パルス判定信号、ＳＯは、ワンショットパルス生成部１７ｃから出力される抽出信号をそれぞれ示す。
　次に、本実施の形態における半導体素子駆動装置１０の動作について、説明する。
　まず、半導体スイッチング素子５０を駆動するために、外部制御装置９０から半導体素子駆動装置１０に入力されたオンオフ指令信号ＳＩＮは、駆動指令信号生成部１１に伝送され、波形抽出部１７で生成された抽出信号ＳＯとオンオフ指令信号ＳＩＮの論理積が演算され、同相電圧信号ＳＣＣの第１パルス信号ＳＣＰの振幅が基準電圧Ｖｒｅｆｂよりも大きい場合には、半導体スイッチング素子５０の駆動を停止するように１次側の駆動指令信号ＳＧＰが変更される。続いて、駆動指令信号ＳＧＰは、ゲート駆動信号生成部１２に伝送される。この信号は、絶縁回路部１３にて絶縁された２次側にある半導体スイッチング素子５０を駆動するゲート駆動信号ＳＧＳに変換され、さらにバッファ回路部１４にて増幅された後、半導体スイッチング素子５０のゲート端子Ｇ・ソース端子Ｓ間にゲート電圧Ｖｇｓとして印加される。
　一般的に、絶縁された電源において、絶縁部には数１０ｐＦ程度の寄生容量Ｃｐが生じる。本願は、この寄生容量Ｃｐに流れる電流に基づいて同相電流信号ＩＣＣとして検出し、その電流波形に基づいて、半導体スイッチング素子５０の動作状態を診断するものである。すなわち、半導体スイッチング素子５０のドレイン端子Ｄ・ソース端子Ｓ間を流れる電流が変化することで寄生インダクタンスＬｓに発生する起電圧Ｖｓｓ、あるいは、図１１に示す半導体スイッチング素子５０Ｈ，５０Ｌを直列接続したレグにおける上アーム側の基準電位ＦＧＨの電位変動により、１次側の基準電位ＰＧと、２次側の基準電位ＦＧＬ及びＦＧＨとの間に電位差が生じた際に寄生容量Ｃｐに流れる同相電流信号ＩＣＣを利用して半導体スイッチング素子５０，５０Ｈ，５０Ｌの動作状態の良否を判定している。この同相電流信号ＩＣＣは、Ｃｐ×ｄＶ／ｄｔで表すことができる。また、この同相電流信号ＩＣＣは、半導体スイッチング素子５０のドレイン電流Ｉｄの変化率ｄＩｄ／ｄｔ及びドレイン端子Ｄ・ソース端子Ｓ間の電圧Ｖｄｓの変化率ｄＶｄｓ／ｄｔを反映している。従って、同相電流信号ＩＣＣには、半導体スイッチング素子５０のゲート閾値電圧、コンダクタンス及び接合温度を含む各種情報が含まれている。
　これにより、ゲート駆動信号生成部１２とゲート端子Ｇ及びソース端子Ｓとの接続配線以外の接続配線、例えば、ドレイン端子Ｄあるいはソース端子Ｓとの接続配線、あるいは外部センサ、例えば、ソース電流センサあるいは主回路電流センサを追加することなく、半導体素子駆動装置１０内において、駆動させる半導体スイッチング素子５０の動作状態を把握することができる。
　図４は、電力変換用半導体スイッチング素子を直列したレグにおいて、下アームの半導体スイッチング素子のターンオン時の波形を実測した結果の例である（例えば、図１１を参照。）。（ａ）は、下アームの半導体スイッチング素子５０Ｌのドレイン端子Ｄ・ソース端子Ｓ間の電圧ＶｄｓＬ及びドレイン電流ＩｄＬ、（ｂ）は、下アームの半導体スイッチング素子５０Ｌのソース端子Ｓ・ソース制御端子間に発生する起電圧ＶｓｓＬ、（ｃ）は、電源部１５の絶縁トランス１５ａに流れる同相電流信号ＩＣＣ、（ｄ）は、同相電流信号ＩＣＣを積分した結果である。各図において、実線はゲート抵抗Ｒの値が小さい場合の高速駆動条件下での波形の変化を示し、破線はゲート抵抗Ｒの値が大きい場合の低速駆動条件下での波形の変化を示している。高速駆動条件下においては、相対的にドレイン電流ＩｄＬの変化率ｄＩｄＬ／ｄｔは大きくなり、１次側の基準電位ＰＧと２次側の基準電位ＦＧ間の電圧変化率も大きくなる。その結果、高速駆動条件下における同相電流信号ＩＣＣの波形の変化は相対的に大きくなる。ここで、半導体スイッチング素子５０Ｈ，５０Ｌを直列したレグを駆動する際に、上アームの半導体スイッチング素子５０Ｈを駆動する正電源電圧ＶｐＨ、及び負電源電圧ＶｍＨが多出力化した同一の絶縁トランス１５ａで生成される場合には（図１１を参照。）、それぞれの出力巻線と入力巻線間の寄生容量ＣｐＨ，ＣｐＬが並列に形成される構成となる。従って、上アームの半導体スイッチング素子５０Ｈのソース電位の変動による成分も同相電流信号ＩＣＣに寄与するが、高速駆動条件下においては、ドレイン端子Ｄ・ソース端子Ｓ間の電圧の変化率ｄＶｄｓＬ／ｄｔが大きいため、この成分も相対的に大きくなる。
　なお、上記説明では、波形処理部１７ａで抽出される同相電流信号ＩＣＣによる同相電圧信号ＳＣＣの波形から第１パルスＶｃｍ１の振幅（図４（ｃ）記載のＩｃｍ１に相当。）を抽出、処理しているが、これに限られるものでない。例えば、Ｎ≧２以上の第Ｎパルスの振幅のいずれか（例えば、図４（ｃ）記載のＩｃｐ１またはＩｃｍ２またはＩｃｐ２に相当。）、第１パルスＶｃｍ１の振幅と第２パルスＶｃｐ１の振幅の和（図４（ｃ）記載のＩｃｍ１＋Ｉｃｐ１に相当。）、負極性の最大振幅を持つパルスＶｃｍ１と正極性の最大振幅を持つパルスＶｃｐ２の和（図４（ｃ）記載のＩｃｍ１＋Ｉｃｐ２に相当。）、同相電流信号ＩＣＣの積分値（図４（ｄ）を参照。）を利用する場合であってもよい。スイッチングの過渡状態における同相電流信号ＩＣＣのパルス波形の形状は上下アームの半導体スイッチング素子５０Ｈ，５０Ｌのそれぞれのソース電位の変動を始め複数の要因に支配されるので、このように抽出する対象を変更することで、継続するリンギングが安定した点において抽出できること、正極性及び負極性を有するパルスの両方の振幅の寄与を反映させることで高精度化できること、また、同相電流信号ＩＣＣの積分値を用いることで検出回路に要求される周波数帯域の制約を緩和できる利点もある。
　図５は、実施の形態１の他の実施態様を示すもので、上記説明では、一度、同相電圧信号ＳＣＣが基準電圧Ｖｒｅｆｂを超過した場合をもって第１パルス判定信号ＳＣＰＯを生成させる構成としているが、カウンタ回路でスイッチング周期の複数回にわたって判定する構成であってもよい。図５では、スイッチング周期の３周期にわたって同相電圧信号ＳＣＣが基準電圧Ｖｒｅｆｂを超過したことをもって第１パルス判定信号ＳＣＰＯを発生させる例を示している。
　本実施の形態の半導体素子駆動装置において、電力配線ＶＰ，ＶＮに流れる同相電流信号ＩＣＣには、半導体スイッチング素子５０のゲート閾値電圧、コンダクタンス及び接合温度を含む各種情報が含まれており、波形抽出部１７の抽出信号ＳＯを外部制御装置９０に提供することができる。上記各種情報を利用することでスイッチングノイズによる半導体スイッチング素子の特性変動以外に、実装劣化及び過温度の異常の判定をすることも可能である。
　検出された同相電圧信号ＳＣＣは、波形抽出部１７で異常波形の抽出を行い、抽出信号ＳＯが生成される。生成された抽出信号ＳＯは、上位の外部制御装置９０へ伝送され、駆動する半導体スイッチング素子のスイッチング特性変動あるいは半導体スイッチング素子特性の異常の検出を始め各種の判定に活用することができる。半導体スイッチング素子特性の異常を検出した場合の処置としては、例えば、半導体素子駆動装置が適用されている外部制御装置のインターフェースに警告を表示させて、ユーザーにメンテナンスの必要性を知らせたり、キャリア周波数、変調率あるいは変調方式を変更してスイッチング回数あるいは負荷電流を減少させて半導体スイッチング素子のストレスを軽減したり、あるいはスイッチング動作を停止させたりすることが考えられる。同時に、検出された同相電流信号ＩＣＣに対応する同相電圧信号ＳＣＣは、半導体素子駆動装置内でもゲート駆動信号を変更するために活用することができる。本実施の形態においては、駆動指令信号生成部１１が抽出信号ＳＯから半導体スイッチング素子５０の動作を停止するように１次側駆動指令信号ＳＧＰを変更する。
　なお、基準電圧Ｖｒｅｆは、同相電圧信号ＳＣＣに現れるスイッチングノイズによる異常が、使用される個々の半導体スイッチング素子の動作あるいは上位制御部を含めたシステム全体に影響を及ぼすか、否かを考慮して決定される。
　このように、実施の形態１に係る半導体素子駆動装置によれば、電流センサにより、外部電源から電力を供給する電力配線に流れる同相電流を検出し、異常が発生した場合に半導体スイッチング素子を駆動させる駆動指令信号により、半導体スイッチング素子の動作を停止させることで、スイッチングノイズに伴う半導体スイッチング素子の誤動作あるいは特性変動を抑制することができる。また、同相電流には、ゲート閾値電圧、コンダクタンス及び接合温度を含む各種情報が含まれており、スイッチングノイズによる半導体スイッチング素子の特性変動以外に、実装劣化及び過温度の異常の判定をすることも可能であるという効果がある。
実施の形態２．
　図６は、実施の形態２に係る半導体素子駆動装置２０の構成を示すブロック図である。図７は、半導体素子駆動装置２０の波形抽出部１７及びゲート駆動信号生成部１１の構成を示すブロック図である。図８は、半導体素子駆動装置２０の各信号のタイムチャートの例である。実施の形態１との相違点は、実施の形態２では、ゲート駆動信号生成部１２の絶縁回路部１３及びバッファ回路部１４がそれぞれ３チャンネルで構成されている点、波形抽出部１７の出力が２つ設けられている点、及び駆動指令信号生成部１１にはＡＮＤ回路１１ａ，１１ｂが２つ設けられている点である。他は、実施の形態１と同様であるので説明を省略する。
　本実施の形態では、絶縁回路１３ａ，１３ｂ，１３ｃを３チャンネル備え、それに対応するバッファ回路１４ａ，１４ｂ，１４ｃが３チャンネル備えられている。バッファ回路１４ａ，１４ｂ，１４ｃのそれぞれに流れる電流を調整するゲート抵抗Ｒａ，Ｒｂ，Ｒｃの値をバッファ回路１４ａ，１４ｂ，１４ｃで異なる電流が流れる構成としてもよい。また、複数のバッファ回路１４ａ，１４ｂ，１４ｃのうち動作させるバッファ回路を過渡的あるいは周期遅れで変更することにより、１つのバッファ回路で駆動する場合に比べて、スイッチング損失、ノイズあるいはサージ電圧のトレードオフを改善することができる。本実施の形態の特徴として、動作させるバッファ回路の数は、絶縁トランス１５ａの同相電流信号ＩＣＣの情報を用いて決定することにある。
　以下、図７を参照して、波形抽出部１７及び駆動指令信号生成部１１の構成について説明する。波形抽出部１７は、波形処理部１７ａで同相電流信号ＩＣＣを電圧変換した同相電圧信号ＳＣＣの波形に現れる第１パルスＶｃｍ１の振幅情報から第１パルス信号ＳＣＰを生成する。この第１パルス信号ＳＣＰの振幅が、判定部１７ｂ及び１７ｄにおいて、第一の基準電圧Ｖｒｅｆｂ及び第二の基準電圧Ｖｒｅｆｃ（｜Ｖｒｅｆｃ｜＜｜Ｖｒｅｆｂ｜）をそれぞれ超過したかどうかを判定する点が異なる。判定の結果、得られた第１パルス判定信号ＳＣＰＯｂ，ＳＣＰＯｃは、それぞれワンショットパルス生成部１７ｃ及び１７ｅで一定時間保持される。その後、ワンショットパルス生成部１７ｃ及び１７ｅから出力された立下りのワンショットパルス信号は、抽出信号ＳＯｂ及びＳＯｃとして、ともに駆動指令信号生成部１１に入力されるが、電圧が高い方の基準電圧Ｖｒｅｆｂに対応する抽出信号ＳＯｂは上位のＡＮＤ回路１１ｂへ伝送される。
　駆動指令信号生成部１１に入力された抽出信号ＳＯｂ及びＳＯｃは、駆動指令信号生成部１１内のＡＮＤ回路１１ａ及び１１ｂにおいてオンオフ指令信号ＳＩＮとの論理積がとられ、３チャンネルの駆動指令信号ＳＧＰａ，ＳＧＰｂ，ＳＧＰｃが生成される。図８に、各信号のタイムチャートの例を示す。各信号は、接尾辞としてａ，ｂ，ｃが付加された以外、図３と同様であるので説明を省略する。同相電圧信号ＳＣＣが基準電圧Ｖｒｅｆｂ及びＶｒｅｆｃ以下である場合には、抽出信号ＳＯｂ及びＳＯｃに基づいて、駆動指令信号ＳＧＰａ，ＳＧＰｂ，ＳＧＰｃの全てがＨｉレベルとなり、従って、バッファ回路１４ａ，１４ｂ，１４ｃが全て動作することで高速なスイッチング駆動を実現する。負荷電流の変化は、半導体スイッチング素子５０の素子の特性変動でスイッチング波形が変化し、同相電圧信号ＳＣＣが基準電圧Ｖｒｅｆｂを超え、かつＶｒｅｆｃ以下となった場合には、抽出信号ＳＯｂにより駆動指令信号ＳＧＰａ，ＳＧＰｂがＨｉレベル、ＳＧＰｃがＬｏレベルとなるように変更される（図８のｔ３。）。この状態で一定時間保持され、バッファ回路１４ａ，１４ｂが動作する中速のスイッチング駆動を実現することができる。さらに、同相電圧信号ＳＣＣが基準電圧Ｖｒｅｆｂ及びＶｒｅｆｃを超えた場合には、抽出信号ＳＯｃにより駆動指令信号ＳＧＰａがＨｉレベル、ＳＧＰｂ及びＳＧＰｃがＬｏレベルとなるよう変更される（図８のｔ４。）。この状態で一定時間保持され、バッファ回路１４ａが動作する低速のスイッチング駆動を実現することができる。
　これにより、検出された異常信号波形の大きさにより、駆動指令信号ＳＧＰの大きさを変化させることで、印加するゲート電圧Ｖｇｓを異常信号波形のレベルに応じて変更し、安定的に半導体スイッチング素子５０の動作を段階的に調整することができる。したがって、スイッチングノイズによる異常が発生した場合に、単純に半導体スイッチング素子５０の動作を停止させるだけでなく、異常信号波形の大きさに応じて半導体スイッチング素子５０の動作条件を変更することができる。
　なお、本実施の形態では、駆動指令信号ＳＧＰｂ，ＳＧＰｃを半導体素子駆動装置１０内で直接的に生成する例を示したが、例えば、抽出信号ＳＯｂ及びＳＯｃを９０の論理部へ伝送し、論理部側で駆動指令信号ＳＧＰｂ，ＳＧＰｃを生成して半導体素子駆動装置１０へ入力する構成であってもよい。また、バッファ回路部１４のバッファ回路の数を３チャンネルとした例を示したが、これに限られるものではない。
　このように、実施の形態２に係る半導体素子駆動装置では、バッファ回路を複数備えており、異常信号波形の大きさに合わせて半導体スイッチング素子に印加するゲート電圧を変更することで、半導体スイッチング素子のスイッチング速度を段階的に調整することが可能となり、スイッチングノイズによる誤動作あるいは特性変動に伴う半導体スイッチング素子の劣化を防止することができるという効果がある。
実施の形態３．
　図９は、実施の形態３に係る半導体素子駆動装置３０の構成を示すブロック図である。図１０は、波形抽出部１７とゲート駆動信号生成回路１８の構成を示す図である。実施の形態１との相違点は、実施の形態３では、同相電流検出部１６と波形抽出部１７が電源部１５の２次側に配置され、デジタル抽出信号ＳＧＣは、駆動指令信号生成部１１を通さずに、直接、ゲート駆動信号生成回路１８に入力されるとともに、デジタル抽出信号ＳＧＣは絶縁回路１９を介して外部制御装置９０にも伝送される点が実施の形態２とは異なる。また、これにより、実施の形態３では、実施の形態２において、追加された２チャンネル分のバッファ回路１４ｂ，１４ｃに対するゲート駆動信号ＳＧＳに絶縁回路部１３を設ける必要がない。
　図１０の波形抽出部１７とゲート駆動信号生成回路１８の構成による機能は、図７に示した実施の形態２と同様の構成でも実現できるが、本実施の形態では波形処理部１７ａで同相電圧信号ＳＣＣから抽出された第１パルス信号Ｖｃｍをアナログ・デジタル変換器（ＡＤＣ）１７ｆでアナログ波形からデジタル波形に変換する構成としている。その理由は、例えば、バッファ回路の段数がさらに多い高機能のゲート駆動を実現しようとする場合に、判定部１７ｂ，１７ｄで判定された第１パルス判定信号ＳＣＰＯｂ，ＳＣＰＯｃのそれぞれの抽出信号ＳＯｂ，ＳＯｃを外部制御装置９０の論理部へ伝送するためには、多数の絶縁回路を設ける必要が生じるためである。これに対し、本構成では抽出信号をデジタル化したデジタル抽出信号ＳＧＣを伝送することで、そのデジタル抽出信号ＳＧＣは１つの絶縁回路１９で伝送することが可能である。
　一方、ゲート駆動信号生成回路部１８では、シリアル・パラレル変換回路１８ａで１ビットに分離して多段ゲート制御回路１８ｂに入力する。多段ゲート制御回路１８ｂは、分離された信号を論理演算してゲート駆動信号ＳＧＳａ，ＳＧＳｂ，ＳＧＳｃを生成する構成となっている。このような構成を実現する例としては、例えば、ＦＰＧＡを用いたデジタル型の半導体素子駆動装置があり、デジタル・ゲート制御を同相電圧信号ＳＣＣに基づいて制御することで、ロバストな駆動を実現することができる。
　このように、本実施の形態３では、波形抽出部の出力として、デジタル化された抽出信号を用いることで、実施の形態２と同様に、複数のオンオフ指令信号を生成することができるとともに、外部制御装置への伝送する場合に１つの絶縁回路で済ますことができる。
実施の形態４．
　図１１は、実施の形態４に係る半導体素子駆動装置４０の構成を示す図である。以下、実施の形態１との相違点について説明し、実施の形態１と同様の構成、機能については省略する。
　本実施の形態は、半導体スイッチング素子５０Ｈ，５０Ｌを直列化したレグを駆動する２ｉｎ１構成の半導体素子駆動装置４０の例を示している。上下アームの電源部１５は、同一の絶縁トランス１５ａで生成される例を示しているが、上アームの電源を一般的に知られたブートストラップ電源とする構成であってもよい。この場合は、上アームの半導体スイッチング素子５０Ｈのソース側の基準電位ＦＧＨと１次側の基準電位ＰＧ間のドレイン電流ＩｄＨを流す経路は、ブート・ストラップ・コンデンサと接続したダイオード素子の寄生容量である。
　上下アームの半導体スイッチング素子５０Ｈ，５０Ｌは、公知のように、それぞれのオンオフ指令信号ＳＩＮＨ及びＳＩＮＬに従ってオンオフ駆動されるが、本実施の形態では図２と同様にそれぞれのオンオフ指令信号ＳＩＮＨ，ＳＩＮＬに対して抽出信号ＳＯとの論理積がとられる点である。これにより、同相電圧信号ＳＣＣの第１パルス振幅が、基準電圧Ｖｒｅｆｂよりも大きい場合に、上下アームの半導体スイッチング素子５０Ｈ，５０Ｌを停止するように１次側駆動指令信号ＳＧＰＨ及びＳＧＰＬが変更される。
　このように、本実施の形態４では、２つの半導体スイッチング素子を直列化したレグを駆動する場合に、それぞれのオンオフ指令信号に対して、抽出信号との論理積を取ることにより、実施の形態１の半導体スイッチング素子を単独で駆動する場合と同様、それぞれの半導体スイッチング素子に対して駆動指令信号を生成して駆動すればよい。
　実施の形態５．
　図１２は、実施の形態５における同相電流情報の活用例の各信号のタイムチャートの例を示す図である。本実施の形態に適用する半導体素子駆動装置の構成は、図１の半導体素子駆動装置１０、図６の半導体素子駆動装置２０、図９の半導体素子駆動装置３０、図１１の半導体素子駆動装置４０のいずれの構成であってもよい。
　本実施の形態では、同相電流信号ＩＣＣの電圧波形である同相電圧信号ＳＣＣの第１パルスのタイミングを検出するように基準電圧Ｖｒｅｆｂが設定されており、従って、第１パルス判定信号ＳＣＰＯは常に発生する。入力されたオンオフ指令信号ＳＩＮがオン指令状態となってから第１パルス判定信号ＳＣＰＯが発生するまでの時間差Ｔｄ１，Ｔｄ２，Ｔｄ３，・・・，Ｔｄｎは、上位の外部制御装置９０の論理部または半導体素子駆動装置１０内に記憶され、その変化が比較判定される。
　第１パルス判定信号ＳＣＰＯが発生するタイミングは、実際に半導体スイッチング素子５０がオンになるタイミングと相間があり、従って、Ｔｄ１，Ｔｄ２，Ｔｄ３，・・・，Ｔｄｎは、オンオフ指令信号ＳＩＮがオン状態となってから半導体スイッチング素子５０がオンになるまでの遅延時間Ｔｄを表している。公知の通り、この遅延時間Ｔｄは、半導体スイッチング素子５０の接合温度ＴＪと相間があり、従って、遅延時間Ｔｄ１，Ｔｄ２，Ｔｄ３，・・・，Ｔｄｎから接合温度ＴＪを推定することができる。
　図１２では、この遅延時間Ｔｄが次第に増加し、推定された接合温度ＴＪが上昇する様子を模式的に示している。特許文献２が主回路電流のリンギング波形から半導体スイッチング素子がスイッチングしたタイミングを検出するのに対し、本実施の形態では、装置外部に電流センサを設けることなく、半導体素子駆動装置１０，２０，３０，４０内で絶縁トランス１５ａの同相電流信号ＩＣＣに基づいて、スイッチングしたタイミングを検出する点にあり、電流センサの追加コスト、実装コストの削減あるいは電流センサとの接続配線に重畳するスイッチングノイズを低減できる利点がある。
　なお、本実施の形態では半導体スイッチング素子５０のオン動作時における遅延時間Ｔｄを検出する例を示しているが、オフ動作時における遅延時間Ｔｄを検出するようにしてもよい。また、遅延時間Ｔｄの代わりに、温度に依存する電流変化率ｄＩｄ／ｄｔとも相間がある同相電圧信号ＳＣＣの第１パルスの波形の振幅の大きさに基づいて接合温度ＴＪを推定してもよい。
　このように、本実施の形態５では、オンオフ指令信号がオン指令状態となってから第１パルス判定信号が発生するまでの遅延時間を検出することにより、半導体スイッチング素子の接合温度を推定することが可能となり、この接合温度に基づいて半導体スイッチング素子の発熱による損傷を防止し、半導体スイッチング素子を安定的に駆動することが可能となる。
　実施の形態６．
　図１３は、実施の形態６に係る電力変換装置の構成を示すブロック図である。実施の形態６に係る電力変換装置６１では、上記実施の形態１から５のいずれかに係る半導体素子駆動装置１０，２０，３０，４０のいずれかを使用する。
　実施の形態６に係る電力変換装置６１は、半導体素子駆動装置１０，２０，３０，４０と電力変換部としてのインバータ装置７３とにより構成されている。ここでは、インバータ装置７３が、モータ７４を駆動する例を示している。インバータ装置７３は、半導体スイッチング素子５１Ｈ，５１Ｌ，５２Ｈ，５２Ｌ，５３Ｈ，５３Ｌ及び入力コンデンサ８２を有する、いわゆる３相インバータである。まず、直流電源７０から供給された直流電力は、３相交流電力に変換される。さらに、変換された交流電力は、交流負荷であるモータ７４に供給される。
　ここでは、半導体スイッチング素子５１Ｈ，５１Ｌ，５２Ｈ，５２Ｌ，５３Ｈ，５３Ｌとして、パワーＭＯＳＦＥＴを使用する場合を示す。
　このように、実施の形態６に係る電力変換装置では、インバータ装置に実施の形態１から５のいずれかに係る半導体素子駆動装置を用いることで、半導体スイッチング素子のロバストで最適な駆動を実現することができ、スイッチング損失の削減、発生するノイズの低減、半導体スイッチング素子の特性変動の検出、実装劣化あるいは過温度の異常の判定を行うことが可能となる。
　実施の形態７．
　図１４は、実施の形態７に係る電力変換装置６２の構成を示すブロック図である。実施の形態７に係る電力変換装置６２では、上記実施の形態１から５のいずれかに係る半導体素子駆動装置１０，２０，３０，４０のいずれかを使用する。
　実施の形態７に係る電力変換装置６２は、半導体素子駆動装置１０，２０，３０，４０と電力変換部としての昇圧コンバータ装置７１とにより構成されている。ここでは、昇圧コンバータ装置７１が、直流負荷７２に電力を供給する例を示している。実施の形態７に係る電力変換装置６２は、半導体スイッチング素子５０Ｈ，５０Ｌ、入力コンデンサ８０、出力コンデンサ８３及び昇圧リアクトル８１と、で構成されている。
　ここで使用される半導体スイッチング素子５０Ｈ，５０Ｌは、パワーＭＯＳＦＥＴ の場合である。また、本実施の形態では、昇圧リアクトル８１を小型化するために、半導体スイッチング素子５０Ｈ，５０Ｌとして、ワイドバンドギャップ半導体材料を用いた高速半導体スイッチング素子を適用することができる。ワイドバンドギャップ半導体材料としては、炭化ケイ素ＳｉＣ、窒化ガリウム、酸化ガリウム系材料、またはダイヤモンドのいずれかを使用することができる。
　特に、半導体スイッチング素子がワイドバンドギャップ半導体材料で構成されている場合には、実稼働中にゲート閾値電圧が変動する場合が想定されるが、実施の形態１から５のいずれかに係る半導体素子駆動装置１０，２０，３０，４０を用いることで、絶縁トランス１５ａを流れる同相電流信号ＩＣＣに基づいてこの変動に起因するスイッチング特性変動を監視することができる。従って、半導体スイッチング素子の動作の異常を未然に通知したり、負荷の軽減によって電力変換装置の信頼性を維持したりすることが可能となる。
　なお、本実施の形態では、電力変換装置６２として昇圧コンバータ装置７１が用いられる例を示したが、本願はこれに限られるものではなく、直流電源７０と直流負荷７２とを入れ替えた降圧コンバータ、あるいは昇圧コンバータと降圧コンバータとを組み合わせた昇降圧コンバータであってもよい。
　このように、実施の形態７に係る電力変換装置では、昇圧コンバータ装置に実施の形態１から５のいずれかに係る半導体素子駆動装置を用いることで、半導体スイッチング素子のロバストで最適な駆動を実現することができ、スイッチング損失の削減、発生するノイズの低減、半導体スイッチング素子の特性変動の検出、実装劣化あるいは過温度の異常の判定を行うことが可能となる。
　実施の形態８．
　図１５は、実施の形態８に係る電力変換装置の構成を示すブロック図である。実施の形態８に係る電力変換装置６３では、上記実施の形態１から５のいずれかに係る半導体素子駆動装置１０，２０，３０，４０のいずれかを使用する。
　実施の形態８に係る電力変換装置６３は、昇圧型インバータシステムであり、図１３に示すインバータ装置７３と図１４に示す昇圧コンバータ装置７１と、により構成されている。ここでは、直流電源７０から供給された直流電力が、昇圧コンバータ装置７１により昇圧され、昇圧された直流電力がインバータ装置７３により交流電力に変換される。さらに、変換された交流電力は、交流負荷であるモータ７４に供給され、モータ７４を駆動する。本実施の形態に係る電力変換装置６３は、例えば、電動自動車に適用される。
　実施の形態８に係る電力変換装置６３においても、実施の形態１から５のいずれかに係る半導体素子駆動装置１０，２０，３０，４０を用いることで、実施の形態６及び７と同様の効果を期待することができる。
　図１５に示す例では、昇圧コンバータ装置７１とインバータ装置７３を含む電力変換装置６３を示したが、昇圧コンバータ装置７１の代わりに降圧コンバータ装置または昇降圧コンバータ装置を含む電力変換装置である場合においても、実施の形態１から５のいずれかに係る半導体素子駆動装置１０，２０，３０，４０を適用してもよい。また、インバータ装置７３の代わりに交流電力を直流電力に変換するＡＣ－ＤＣコンバータ装置を含む電力変換装置に実施の形態１から５のいずれかに係る半導体素子駆動装置１０，２０，３０，４０を適用してもよい。
　このように、実施の形態８に係る電力変換装置では、昇圧型インバータシステムに実施の形態１から５のいずれかに係る半導体素子駆動装置を適用することで、実施の形態６及び７と同様、半導体スイッチング素子のロバストで最適な駆動を実現することができ、スイッチング損失の削減、発生するノイズの低減、半導体スイッチング素子の特性変動の検出、実装劣化あるいは過温度の異常の判定を行うことが可能である。
　なお、上記実施の形態では、半導体スイッチング素子としてＭＯＳＦＥＴが用いられる例について説明したが、半導体スイッチング素子はこれに限定されるものではない。例えば、ＭＯＳＦＥＴに代えて、ＩＧＢＴ、サイリスタあるいはＧＴＯ（Gate Turn-Off thyristor）が半導体スイッチング素子として用いられる場合であってもよい。
　また、上記実施の形態では、２つの半導体スイッチング素子を直列に接続した２レベルの電力変換装置の例を示しているが、本願はこれに限られるものではなく、任意の数の半導体スイッチング素子を直列に接続したマルチレベルの電力変換装置にも適用することができる。
　また、本願は、様々な例示的な実施の形態及び実施態様例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
　従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　また、図において、同一符号は、同一または相当部分を示す。
　　１０，２０，３０，４０　半導体素子駆動装置、１１　駆動指令信号生成部、１２　ゲート駆動信号生成部、１３　絶縁回路部、１３ａ，１３ｂ，１３ｃ　絶縁回路，１４　バッファ回路部、１４ａ，１４ｂ，１４ｃ　バッファ回路、１５　電源部、１５ａ　絶縁トランス、１６　同相電流検出部、１６ａ　電流センサ、１７　波形抽出部、１７ａ　波形処理部、１７ｂ，１７ｄ　判定部、１７ｃ，１７ｅ　ワンショットパルス生成部、１８　ゲート駆動信号生成回路、１８ａ　シリアル・パラレル変換回路、１８ｂ　多段ゲート制御回路、１９　絶縁回路、５０，５０Ｈ，５０Ｌ，５１Ｈ，５１Ｌ，５２Ｈ，５２Ｌ，５３Ｈ，５３Ｌ　半導体スイッチング素子、６１，６２，６３　電力変換装置、７０　直流電源、７１　昇圧コンバータ装置、７２　直流負荷、７３　インバータ装置、７４　モータ、８０，８２　入力コンデンサ、８１　昇圧リアクトル、８３　出力コンデンサ、９０　外部制御装置、９１　外部電源

Claims (16)

  1. 　外部電源から入力された直流あるいは交流の電力を基に正電源電圧、あるいは正電源電圧と負電源電圧を生成する電源部と、
    　前記直流あるいは前記交流の同相電流を検出する同相電流検出部と、
    　前記同相電流の電流波形を電圧に変換した同相電圧の電圧波形を抽出し、抽出された前記電圧波形から抽出信号を生成する波形抽出部と、
    　外部制御装置から伝送されたオンオフ指令信号と前記抽出信号とに基づいて、半導体スイッチング素子を駆動する駆動指令信号を生成する駆動指令信号生成部と、
    　前記駆動指令信号に基づいて前記半導体スイッチング素子のゲート・ソース端子間に印加されるゲート駆動信号を生成するゲート駆動信号生成部と、
    を備えたことを特徴とする半導体素子駆動装置。
  2. 　前記波形抽出部は、前記電圧波形から第１パルスを抽出し、前記第１パルスの振幅に基づいて前記抽出信号を生成することを特徴とする請求項１に記載の半導体素子駆動装置。
  3. 　前記波形抽出部は、前記電圧波形から第２パルス以降のパルスを抽出し、抽出されたいずれか１つの前記パルスの振幅に基づいて前記抽出信号を生成することを特徴とする請求項１に記載の半導体素子駆動装置。
  4. 　前記波形抽出部は、前記電圧波形から第１パルスと極性が異なる第２パルスとを抽出し、前記第１パルスの振幅と前記第２パルスの振幅との和に基づいて前記抽出信号を生成することを特徴とする請求項１に記載の半導体素子駆動装置。
  5. 　前記波形抽出部は、前記電圧波形から最大振幅を有する正極性のパルスと最大振幅を有する負極性のパルスとを抽出し、前記正極性のパルスの振幅と前記負極性のパルスの振幅との和に基づいて前記抽出信号を生成することを特徴とする請求項１に記載の半導体素子駆動装置。
  6. 　前記波形抽出部は、前記電流波形の電流積分値に基づいて前記抽出信号を生成することを特徴とする請求項１に記載の半導体素子駆動装置。
  7. 　前記波形抽出部は、前記オンオフ指令信号の複数周期にわたる前記電圧波形から抽出した複数のパルスの振幅と基準電圧とを比較し、その結果に基づいて前記抽出信号を生成することを特徴とする請求項１から請求項６のいずれか１項に記載の半導体素子駆動装置。
  8. 　前記駆動指令信号生成部は、前記抽出信号が変化した場合に、前記半導体スイッチング素子の駆動を停止させる前記駆動指令信号を生成することを特徴とする請求項１から請求項７のいずれか１項に記載の半導体素子駆動装置。
  9. 　前記駆動指令信号生成部は、前記抽出信号に基づいて変調方式、変調率あるいはキャリア周波数を変更する前記駆動指令信号を生成することを特徴とする請求項１から請求項８のいずれか１項に記載の半導体素子駆動装置。
  10. 　前記ゲート駆動信号生成部は、前記ゲート駆動信号を出力するバッファ回路を有するとともに、前記抽出信号に基づいて前記バッファ回路の出力側にあるゲート抵抗の値を変更して前記ゲート駆動信号を生成することを特徴とする請求項１から請求項８のいずれか１項に記載の半導体素子駆動装置。
  11. 　前記ゲート駆動信号生成部は、前記ゲート駆動信号を出力する並列に配置された複数のバッファ回路を有するとともに、前記抽出信号に基づいて動作する前記複数のバッファ回路の数を変更して前記ゲート駆動信号を出力することを特徴とする請求項１から請求項８のいずれか１項に記載の半導体素子駆動装置。
  12. 　前記同相電流検出部は、電流センサを備え、前記電流センサには少なくとも前記波形抽出部と同一プリント基板上に形成されたロゴスキー型コイルが使用され、前記同相電流を検出することを特徴とする請求項１から請求項１０のいずれか１項に記載の半導体素子駆動装置。
  13. 　前記波形抽出部は、前記オンオフ指令信号の変化点から前記同相電流が検出されるまでの遅延時間を算出し、前記遅延時間に基づいて前記半導体スイッチング素子の温度を推定することを特徴とする請求項１から請求項１１のいずれか１項に記載の半導体素子駆動装置。
  14. 　直列に接続された上アーム及び下アームの前記半導体スイッチング素子により構成された電力変換部と、請求項１から請求項１３のいずれか１項に記載の半導体素子駆動装置と、を備えた電力変換装置であって、
    　前記電力変換部は、直流電力を交流電力に変換するインバータ装置、直流電力の電圧を昇圧させる昇圧コンバータ装置、直流電力の電圧を降圧させる降圧コンバータ装置、交流電力を直流電力に変換するＡＣ－ＤＣコンバータ装置、前記昇圧コンバータ装置及び前記インバータ装置を含む昇圧型インバータ装置、前記降圧コンバータ装置及び前記インバータ装置を含む降圧型インバータ装置のいずれか１つで構成されていることを特徴とする電力変換装置。
  15. 　前記半導体スイッチング素子は、ワイドバンドギャップ半導体材料により形成されていることを特徴とする請求項１４に記載の電力変換装置。
  16. 　前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム、酸化ガリウム系材料、またはダイヤモンドのうちのいずれかであることを特徴とする請求項１５に記載の電力変換装置。
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