WO2021181768A1 - 電子部品のクリーニング方法および素子チップの製造方法 - Google Patents

電子部品のクリーニング方法および素子チップの製造方法 Download PDF

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protective film
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cleaning
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尚吾 置田
伊藤　彰宏
篤史 針貝
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パナソニックＩｐマネジメント株式会社
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    • H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins

Definitions

  • the present invention relates to a method for cleaning electronic components and a method for manufacturing element chips.
  • a dicing method for manufacturing an element chip from a substrate As a dicing method for manufacturing an element chip from a substrate, a blade dicing method using a blade, a laser dicing method using a laser, a stealth dicing method, a plasma dicing method using plasma, and the like have been proposed.
  • the plasma dicing method is being developed as a construction method in which mechanical damage to the substrate is small and deterioration of device characteristics is suppressed (for example, Patent Documents 1 and 2).
  • a method called the Bosch process may be used.
  • the Bosch process repeats a cycle that alternately includes an etching step by plasma of fluorine-based gas and a film deposition step by plasma of fluorocarbon gas for the street (divided region) that defines the element region of the substrate. It is a method of forming a groove corresponding to the street and digging it. By this method, a groove having a high aspect ratio can be formed.
  • a polymer mainly composed of fluorocarbon easily adheres to the inner wall of the formed groove, that is, the side wall of the obtained device chip.
  • fluorine atoms may be contained in the polymer. The higher the aspect ratio of the groove, the easier it is for the polymer to adhere.
  • the obtained element chip is picked up and then used in the packaging process. If the polymer adheres to the side wall, the polymer may peel off during pickup and cause contamination, or the adhesion between the sealing resin and the element chip may decrease in the packaging process. In addition, the fluorine atoms contained in the polymer are easily mobile and can cause a decrease in the reliability of the device.
  • the conditions of the Bosch process may be optimized.
  • the optimum value of the Bosch process conditions varies depending on the size of the desired element chip, the width of the divided region, the depth of the groove, and the like. Therefore, it is necessary to optimize the conditions of the Bosch process every time the above numerical value is changed, and this method tends to impair productivity.
  • the polymer is also removed by an ashing treatment performed after the Bosch process.
  • the ashing process is performed to remove the protective film (mask) provided on the surface of the element chip in order to protect the element region.
  • Plasma generated by oxygen gas is usually used for the ashing treatment. While the surface of the device chip is easily exposed to plasma, its side wall is not easily exposed to plasma. Therefore, if the ashing treatment is performed to the extent that the deposits on the side wall are removed, the protective film may be excessively removed and the element region may be damaged.
  • the side wall cleaning step includes a preparatory step of preparing an electronic component including a side wall and deposits adhering to the side wall, and a side wall cleaning step of cleaning the side wall of the electronic component.
  • a deposition step of depositing a first film on the surface of the protective film and the deposit using plasma, and the first film deposited on the surface of the deposit using the second plasma.
  • a removal step of removing at least a part of deposits is provided, and the deposition step and the removal step are alternately repeated a plurality of times so that the protective film remains in the side wall cleaning step.
  • Another aspect of the present invention prepares a substrate having a plurality of element regions and a divided region defining the element regions, and having a first surface and a second surface opposite to the first surface.
  • the cycle including the first step of forming the recess corresponding to the exposed divided region by the plasma treatment and the second step of depositing the second film on the inner wall of the recess by the plasma treatment is repeated.
  • An electronic component including the first surface covered with a protective film, the second surface, a side wall between the first surface and the second surface, and deposits adhering to the side wall.
  • the side wall cleaning step includes a side wall cleaning step of cleaning the side wall of the electronic component, and the side wall cleaning step is a first step on the surface of the protective film and the deposit using the first plasma.
  • the side wall comprises a deposition step of depositing a film and a removal step of removing at least a part of the deposit together with the first film deposited on the surface of the deposit using a second plasma.
  • the present invention relates to a method for manufacturing an element chip, in which the deposition step and the removal step are alternately repeated a plurality of times so that the protective film remains in the cleaning step.
  • the side wall cleaning step comprises a preparatory step of preparing an electronic component including an intervening side wall and deposits adhering to the side wall, and a side wall cleaning step of cleaning the side wall of the electronic component.
  • the present invention relates to a method for cleaning electronic components, which is performed by exposing the electronic components to a fourth plasma generated by a process gas containing carbon gas.
  • Another aspect of the present invention prepares a substrate having a plurality of element regions and a divided region defining the element regions, and having a first surface and a second surface opposite to the first surface.
  • the cycle including the first step of forming the recess corresponding to the exposed divided region by plasma treatment and the second step of depositing a second film on the inner wall of the recess by plasma treatment is repeated.
  • An electronic component comprising the first surface covered with a protective film, the second surface, a side wall between the first surface and the second surface, and deposits adhering to the side wall.
  • the side wall cleaning step includes an etching step for obtaining the electronic component and a side wall cleaning step for cleaning the side wall of the electronic component, and the side wall cleaning step exposes the electronic component to a fourth plasma generated by a process gas containing carbon oxide gas.
  • the side wall can be cleaned while reducing damage to electronic components.
  • FIG. 6 is a cross-sectional view taken along the line AA of FIG. 7A.
  • FIG. 6 is a cross-sectional view taken along the line AA of FIG. 7A.
  • FIG. 6 is a flowchart which shows the manufacturing method of the element chip which concerns on Embodiment 1 of this invention.
  • It is a top view which shows typically the substrate prepared by the substrate preparation process which concerns on Embodiment 1 and Embodiment 2 of this invention.
  • It is sectional drawing which shows typically a part of the substrate prepared by the substrate preparation process which concerns on Embodiment 1 and Embodiment 2 of this invention.
  • Embodiment 1 The first embodiment of the present invention will be described.
  • the side wall of the electronic component is cleaned by utilizing the difference in the ease of plasma treatment between the main surface and the side wall of the electronic component.
  • the protective film mask
  • the first plasma is used to deposit the first film on the surface of the protective film and the side wall covering one main surface (first surface) of the electronic component.
  • the first film deposits thicker on the surface of the protective film, which is easily irradiated with plasma.
  • the first film is deposited on the side wall thinner than the surface of the protective film. The first surface is protected by a protective film and a first film.
  • the removal step at least a part of the deposits adhering to the side wall is removed together with the first film by using the second plasma.
  • the removal step removes the deposits on the side wall together with the first film.
  • the protective film is not etched by the removing step, or the amount of etching thereof is suppressed.
  • the deposition and removal of the first film are repeated on the first surface.
  • the etching of the protective film itself is suppressed. Therefore, damage to the first surface due to the side wall cleaning step is suppressed.
  • the deposition and removal of the first film are repeated, and when the first film is removed, the deposits are also removed. This cleans the side walls.
  • the number of repetitions is not particularly limited and can be repeated until the deposits on the side wall are removed. This is because the etching of the protective film itself is suppressed as described above.
  • the cleaning method according to this embodiment is particularly suitable for cleaning the side walls of electronic components that have undergone the Bosch process.
  • the Bosch process the first step of forming a recess corresponding to the divided region on the substrate by plasma treatment and the second step of depositing a second film on the inner wall of the recess by plasma treatment are alternately repeated. Therefore, a deposit film or a reaction product of the deposit film and plasma (adhesion) easily adheres to the side wall of the formed element chip. Further, unevenness called scallop is formed on the side wall. It is difficult to remove the deposits attached to the scallop. According to the cleaning method according to the present embodiment, such deposits can be removed by a simple method.
  • the present embodiment includes a method for manufacturing an element chip including an etching process using a Bosch process.
  • the side wall cleaning step includes a deposition step and a removal step.
  • the deposition step and the removal step are alternately repeated a plurality of times.
  • deposits are mainly composed of a polymer containing carbon atoms and fluorine atoms (fluorocarbon), and further contain silicon and oxygen.
  • a first film is further deposited on the surface of the protective film and the deposit (that is, the side wall).
  • a first plasma generated by a first process gas containing a carbon atom (C) is used.
  • the gas containing carbon atoms efficiently deposits the first film on the surface of the protective film and the side wall.
  • the gas containing a carbon atom include fluorocarbon gas such as C 4 F 8 and C 5 F 8 ; and fluorohydrocarbon such as CH F 3 and CH 2 F 2.
  • the first process gas may contain other gases such as Ar, CH 4 , H 2 , N 2 and the like.
  • the ratio of the gas containing a carbon atom to the first process gas may be 10% by volume or more and less than 100% by volume, and may be 30% by volume or more and 98% by volume or less.
  • the thickness of the first film deposited on the surface of the protective film is not particularly limited.
  • the thickness of the first film deposited on the surface of the protective film may be appropriately set in consideration of the conditions of the removal step, productivity and the like.
  • the thickness of the first film deposited on the surface of the protective film may be 3 nm or more and 660 nm or less, and may be 50 nm or more and 300 nm or less.
  • Such a first film can be formed under the conditions of a deposition rate of 200 nm / min or more and 2000 nm / min or less and a deposition time of 1 second or more and 20 seconds or less.
  • the ratio of the thickness D2 of the first film deposited on the surface of the side wall to the thickness D1 of the first film deposited on the surface of the protective film: D2 / D1 is preferably 4/10 or less, preferably 3/10 or less. Is more preferable.
  • D2 / D1 is preferably 1/100 or more, and more preferably 1/50 or more.
  • the thickness D2 is the average value of any five points of the thickness of the first film deposited on the surface of the side wall. Normally, the first film deposited on the surface of the side wall is thicker as it is closer to the first surface.
  • the conditions for generating the first plasma are appropriately set according to the thickness and components of the first film. Above all, it is desirable that the first plasma is performed under a condition that the first film having a sufficient thickness is deposited on the surface of the protective film, while the first film is not excessively deposited on the surface of the side wall. As a result, deposits can be removed with a small number of cycles, and productivity is improved.
  • the rate at which the first film is deposited on the surface of the protective film in the deposition process is defined as the velocity RD1.
  • the rate at which the first film is deposited on the surface of the side wall in the deposition step is defined as the velocity RD2.
  • the ratio of the velocity RD2 to the velocity RD1: RD2 / RD1 is preferably 4/10 or less, and more preferably 3/10 or less.
  • RD2 / RD1 is preferably 1/100 or more, and more preferably 1/50 or more.
  • the deposition rate of the first film is, for example, the high frequency power applied to the first electrode arranged so as to face the stage on which the electronic component is placed, the stage in the plasma processing apparatus used in the side wall cleaning step. It can be controlled by the high frequency power applied to the second electrode built in the plasma, the pressure in the processing chamber, the gas flow rate, the temperature of the electronic component, and the like. By applying high frequency power to the second electrode, a bias voltage is applied to the stage. However, it is desirable that the high frequency power applied to the second electrode in the deposition step is low, and it may be 0 W. Thereby, the velocity RD2 at which the first film is deposited on the surface of the side wall can be suppressed.
  • a method of increasing the gas flow rate for example, a method of increasing the gas flow rate, a method of increasing the high frequency power applied to the first electrode, a method of lowering the temperature of the electronic component, and the like can be mentioned. Be done.
  • an upper limit value is set for the gas flow rate according to the power value of the high frequency power applied to the first electrode. Therefore, by adjusting the exhaust rate after setting the gas flow rate to the vicinity of this upper limit value, it is possible to achieve both an increase in the pressure in the treatment chamber and an increase in the absolute value of the deposition rate of the first film.
  • the electronic components may be cooled while increasing the gas flow rate, and the high frequency power applied to the first electrode may be increased.
  • the pressure in the treatment chamber is preferably 10 Pa or more. Cooling of electronic components can be performed, for example, by strongly adsorbing to a cooled stage.
  • the conditions for generating the first plasma are as follows, for example.
  • C 4 F 8 is supplied to the processing chamber (vacuum chamber) at 100 sccm or more and 600 sccm or less.
  • the pressure in the vacuum chamber is 10 Pa or more and 40 Pa or less
  • the high frequency power PD1 is 1000 W or more and 4800 W or less
  • the high frequency power PD2 is 0 W or more and 100 W or less.
  • the stage temperature is ⁇ 15 ° C. or higher and 15 ° C. or lower.
  • the deposition rate is about 100 nm / min or more and 2500 nm / or less.
  • the treatment time may be set in consideration of the thickness of the first film deposited on the surface of the protective film.
  • the processing time is, for example, 1 second or more and 10 seconds or less.
  • a second plasma generated by a second process gas containing oxygen atoms is used for removing deposits and / or the first film.
  • Deposits and the like containing an organic substance as a main component are efficiently removed by a second plasma derived from a gas containing an oxygen atom.
  • the gas containing an oxygen atom include O 2 , CO 2 , CO and the like.
  • the second process gas may include other gases, such as fluorine-containing gases.
  • fluorine-containing gases include fluorocarbon gas such as CF 4 , C 4 F 8 and fluorohydrocarbon such as CHF 3 , SF 6 and the like.
  • the ratio of the gas containing an oxygen atom to the second process gas may be 10% by volume or more and less than 100% by volume, and may be 30% by volume or more and 98% by volume or less.
  • the conditions for generating the second plasma are appropriately set according to the amount and components of deposits and the like. However, it is desirable that the second plasma is performed under conditions such that the first film on the protective film is not excessively removed. As a result, damage to the protective film is suppressed and the first surface is protected.
  • the speed at which the first film on the surface of the protective film is removed in the removal step is defined as the speed RR1.
  • the speed at which the first film on the surface of the side wall is removed in the removal step is defined as the speed RR2.
  • the ratio of the velocity RR2 to the velocity RR1: RR2 / RR1 is preferably, for example, 3/10 or more and 10/10 or less.
  • the removal rate of the first film on the surface of the side wall also depends on the high frequency power applied to the first electrode, the high frequency power applied to the second electrode, the pressure in the processing chamber, the gas flow rate, the stage temperature, and the like. Can be controlled.
  • a method of increasing the pressure in the treatment chamber as in the deposition process In order to prevent the first film on the protective film from being excessively removed, there is a method of increasing the pressure in the treatment chamber as in the deposition process.
  • a method of increasing the pressure in the treatment chamber while increasing the absolute value of the removal rate of the first film is effective.
  • a method of increasing the gas flow rate for example, a method of increasing the gas flow rate, a method of increasing the high frequency power applied to the first electrode, a method of increasing the temperature of the electronic component, and the like can be mentioned. Be done. You may combine two or more of the above methods. For example, the temperature of the electronic component may be increased while increasing the gas flow rate, and the high frequency power applied to the first electrode may be increased.
  • One way to raise the temperature of an electronic component is to weaken the suction force of the electronic component to the stage.
  • the suction force of the electronic component to the stage is controlled by the voltage value applied to the ESC electrode described later.
  • the pressure in the treatment chamber is preferably 20 Pa or more, more preferably 30 Pa or more.
  • the conditions for generating the second plasma are as follows, for example.
  • the pressure in the vacuum chamber is 10 Pa or more and 60 Pa or less
  • the high frequency power PR1 is 1000 W or more and 4800 W or less
  • the high frequency power PR2 is 0 W or more and 100 W or less
  • the stage temperature is ⁇ 15 ° C. or more and 15 ° C. or less.
  • the removal rate is about 200 nm / min or more and 3000 nm / min or less.
  • the treatment time may be set to such an extent that the film thickness of the first film deposited on the surface of the protective film is removed in the deposition step.
  • the processing time is, for example, 0.1 seconds or more and 200 seconds or less, preferably 6 seconds or more and 15 seconds or less.
  • the deposition process and the removal process are alternately repeated multiple times. With each removal step, the amount of deposits on the side walls decreases. On the other hand, the thickness of the protective film is maintained.
  • Each deposition step may be carried out under the same conditions or under different conditions. For example, the processing time in the deposition process may be gradually shortened. Similarly, each removal step may be performed under the same conditions or under different conditions. For example, the processing time in the removal step may be gradually increased. Alternatively, the high frequency power PR2 applied to the second electrode in the removal step may be changed with the passage of time.
  • the side wall cleaning step may be started from a deposition step or a removal step. However, it is desirable to finish in the removal step.
  • the side wall cleaning step is performed by utilizing the difference in the ease of plasma treatment between the main surface and the side wall of the electronic component.
  • the ratio of the speed RD2 to the speed RD1 in the deposition step: RD2 / RD1 and the ratio of the speed RR2 to the speed RR1 in the removal step: RD2 / RD1 satisfy the relationship of RD2 / RD1 ⁇ RR2 / RR1. It is preferable that this is done in. That is, in comparison with the first film on the protective film, it is preferable to perform the side wall cleaning step under the condition that the first film is less likely to be deposited on the side wall and the first film on the side wall is easily removed. As a result, the side wall cleaning is performed more efficiently.
  • the pressure PD1 in the processing chamber in the deposition step and the pressure PR1 in the treatment chamber in the removal step may be controlled so as to satisfy the relationship of PD1 ⁇ PR1. ..
  • the high frequency power PD2 applied to the second electrode in the deposition step and the high frequency power PD2 applied to the second electrode in the removal step may be controlled so as to satisfy the relationship of PD2 ⁇ PR2.
  • the distance W between the side walls facing each other of any two electronic components and the height H of the side walls of any one of the electronic components may satisfy the relationship of H ⁇ 5 ⁇ W. Even when there are irregularities with a high aspect ratio as described above, according to the present embodiment, it is possible to remove deposits adhering to the side wall while maintaining the protective film covering the main surface of the electronic component. Further, the relationship of H ⁇ 50 ⁇ W may be satisfied.
  • the height H of the side wall is not particularly limited.
  • the height H of the side wall is, for example, 20 ⁇ m or more and 700 ⁇ m or less.
  • the distance W between the side walls is also not particularly limited.
  • the distance W between the side walls is, for example, 4 ⁇ m or more and 60 ⁇ m or less.
  • the distance W is the average value of the shortest distances at any two points between the ends on the first surface side of the opposite side walls of any two electronic components. When the entire surfaces of the side walls do not face each other, the shortest distance between the facing portions of the side walls may be measured.
  • the height H of the side wall is the lower of the average values of the heights of any two points of the two side walls (or their portions) used to calculate the distance W.
  • the height of the side wall is the shortest distance between the first surface and the second surface to which the side wall is connected.
  • FIG. 1 is a cross-sectional view schematically showing a main part of an electronic component used in a side wall cleaning step.
  • a plurality of electronic components 200 are supported by a holding sheet 22, which will be described later.
  • the holding sheet 22 is used for improving handleability and is not necessarily required.
  • the electronic component 200 includes a semiconductor layer 11 and a wiring layer 12 arranged on the first surface 200X side of the semiconductor layer 11.
  • the first surface 200X is covered with the protective film 40.
  • a scallop is formed on the side wall 200Z of the electronic component 200.
  • Adhesion 60 is attached to the side wall 200Z. In the illustrated example, the scallop and the deposit are exaggerated.
  • FIG. 2 is a cross-sectional view schematically showing a main part of an electronic component after the first deposition process.
  • the first film 50 is deposited on the surface of the protective film 40 and the surface of the side wall 200Z, respectively. However, the first film 50 deposited on the surface of the side wall 200Z is thinner than the first film 50 deposited on the surface of the protective film 40.
  • FIG. 3 is a cross-sectional view schematically showing a main part of an electronic component after the first removal step.
  • the first film 50 deposited by the deposition process has been removed.
  • a part of the deposit 60 is also removed together with the first film 50, and the layer of the deposit 60 is thinned.
  • FIG. 4 is a cross-sectional view schematically showing a main part of an electronic component after the Nth (N ⁇ 2) deposition process.
  • the first film 50 is deposited on the surface of the protective film 40 and the surface of the side wall 200Z, respectively.
  • the first film 50 deposited on the surface of the side wall 200Z is thinner than the first film 50 deposited on the surface of the protective film 40.
  • FIG. 5 is a cross-sectional view schematically showing a main part of an electronic component after the Nth removal step (N ⁇ 2).
  • the first film 50 deposited by the Nth (N ⁇ 2) deposition step has been removed.
  • the remainder of the deposit 60 is removed together with the first film 50 to expose the side wall 200Z.
  • the cleaning method of electronic components according to the present embodiment includes a first surface covered with a protective film, a second surface opposite to the first surface, and a first surface and a first surface. It includes a preparatory step of preparing an electronic component including a side wall between the two surfaces and deposits adhering to the side wall, and the above-mentioned side wall cleaning step of cleaning the side wall of the electronic component.
  • FIG. 6 is a flowchart showing a cleaning method according to the present embodiment.
  • Preparation step of electronic parts At least one electron comprising a first surface covered with a protective film, a second surface opposite to the first surface, and a side wall between the first surface and the second surface.
  • the electronic component is, for example, an element chip manufactured by plasma dicing a substrate by a Bosch process.
  • the side wall may be formed with a scallop, that is, a concave portion and a convex portion.
  • the electronic component includes, for example, a semiconductor layer and a wiring layer.
  • the semiconductor layer includes, for example, silicon (Si), gallium arsenide (GaAs), gallium nitride (GaN), silicon carbide (SiC) and the like.
  • the thickness of the semiconductor layer in the electronic component is not particularly limited, and may be, for example, 20 ⁇ m or more and 1000 ⁇ m or less, and 50 ⁇ m or more and 300 ⁇ m or less.
  • the wiring layer constitutes, for example, a semiconductor circuit, an electronic component element (LED, laser, MEMS, etc.), and includes an insulating film, a metal material, a resin layer (for example, polyimide), a resist layer, an electrode pad, a bump, and the like. You may prepare.
  • the insulating film may be included as a laminate (multilayer wiring layer or rewiring layer) with a metal material for wiring.
  • the protective film contains a so-called resist material such as a thermosetting resin such as polyimide, a photoresist such as a phenol resin, or a water-soluble resist such as an acrylic resin.
  • the protective film formed by such a resist material is usually formed to protect the electronic component being manufactured, and is removed until the electronic component is completed.
  • the insulating film (silicon nitride, silicon oxide film, etc.) and / or the resin layer (polyimide) arranged on the outermost surface of the electronic component may be used as the protective film.
  • the protective film formed by such an insulating film is formed to protect electronic components not only during manufacturing but also after distribution, and is not removed.
  • the thickness of the protective film is not particularly limited. However, when the protective film is formed of the above resist material, the thickness of the protective film is preferably such that it is not completely removed by the etching process using the Bosch process. The thickness of the protective film is set so as to be equal to or greater than this etching amount, for example, by calculating the amount (thickness) at which the protective film is etched in the etching step. The thickness of the protective film is, for example, 5 ⁇ m or more and 60 ⁇ m or less. When the protective film is the above-mentioned insulating film or the like, the conditions of the bosh process are adjusted so that the etching amount of the protective film in the above-mentioned etching step is several ⁇ m or less.
  • a member including a frame and a holding sheet fixed to the frame is referred to as a transport carrier.
  • the frame is a frame body having an opening sufficient to enclose a plurality of electronic components, and has a predetermined width and a substantially constant thin thickness.
  • the frame has enough rigidity to carry the holding sheet and a plurality of electronic components while holding them.
  • the shape of the opening of the frame is not particularly limited, but may be a polygon such as a circle, a rectangle, or a hexagon. Examples of the material of the frame include metals such as aluminum and stainless steel, and resins.
  • the material of the holding sheet is not particularly limited.
  • the holding sheet preferably includes an adhesive layer and a flexible non-adhesive layer from the viewpoint that electronic components are easily attached.
  • the material of the non-adhesive layer is not particularly limited, and examples thereof include polyolefins such as polyethylene and polypropylene, and thermoplastic resins such as polyester such as polyvinyl chloride and polyethylene terephthalate.
  • the resin film has a rubber component for adding elasticity (for example, ethylene-propylene rubber (EPM), ethylene-propylene-diene rubber (EPDM), etc.), a plasticizer, a softener, an antioxidant, a conductive material, etc.
  • EPM ethylene-propylene rubber
  • EPDM ethylene-propylene-diene rubber
  • the thermoplastic resin may have a functional group such as an acrylic group that exhibits a photopolymerization reaction.
  • the thickness of the non-adhesive layer is not particularly limited, and is, for example, 50 ⁇ m or more and 300 ⁇ m or less, preferably 50 ⁇ m or more and 150 ⁇ m or less.
  • the outer peripheral edge of the surface provided with the adhesive layer is attached to one surface of the frame and covers the opening of the frame.
  • the electronic component is held by the holding sheet by attaching one main surface (second surface) of the electronic component to the portion of the adhesive surface exposed from the opening of the frame.
  • the electronic component may be held on the holding sheet via a die attach film (DAF).
  • DAF die attach film
  • the adhesive layer is preferably composed of an adhesive component whose adhesive strength is reduced by irradiation with ultraviolet rays (UV).
  • UV ultraviolet rays
  • the adhesive layer can be obtained by applying a UV-curable acrylic pressure-sensitive adhesive to one side of the non-adhesive layer to a thickness of 5 ⁇ m or more and 100 ⁇ m or less (preferably 5 ⁇ m or more and 15 ⁇ m or less).
  • the electronic component preparation step described above includes a plurality of element regions and a divided region that defines the element regions, and prepares a substrate having a first surface and a second surface opposite to the first surface.
  • a preparatory step a protective film forming step of forming a protective film covering the first surface, an opening forming step of forming an opening in the protective film to expose a divided region on the first surface, and an exposed divided region.
  • FIG. 7A is a top view schematically showing the electronic components prepared in the process of preparing the electronic components.
  • FIG. 7B is a cross-sectional view taken along the line AA of FIG. 7A. In FIG. 7B, deposits are omitted for convenience.
  • the transport carrier 20 includes a frame 21 and a holding sheet 22 fixed to the frame 21.
  • the frame 21 may be provided with a notch 21a or a corner cut 21b for positioning.
  • the holding sheet 22 includes an adhesive surface 22X and a non-adhesive surface 22Y, and the outer peripheral edge of the adhesive surface 22X is attached to one surface of the frame 21.
  • the second surface 200Y of the electronic component 200 is attached to the portion of the adhesive surface 22X exposed from the opening of the frame 21.
  • the plurality of electronic components 200 are attached to the adhesive surface 22X of the holding sheet 22 at intervals. Such electronic components 200 are obtained by plasma dicing the substrate by the Bosch process.
  • the electronic component 200 includes a semiconductor layer 11 and a wiring layer 12 laminated on the first surface 200X side of the semiconductor layer 11.
  • a protective film 40 is formed on the first surface 200X of the electronic component 200.
  • the side wall cleaning step is performed by the above-mentioned (a) deposition step (S021) and (b) removal step (S022). According to the side wall cleaning step, the deposits on the side wall can be removed while leaving the protective film. The deposition and removal steps are repeated until the deposits are removed.
  • a third plasma generated by a third process gas containing oxygen gas (O 2) is used.
  • the third process gas may contain a fluorine-containing gas together with O 2.
  • Examples of the fluorine-containing gas include the same compounds as described above.
  • the ratio of O 2 to the third process gas may be 10% by volume or more and less than 100% by volume, and may be 30% by volume or more and 98% by volume or less.
  • the conditions for generating the third plasma are appropriately set according to the amount and components of the protective film.
  • the conditions for generating the third plasma are as follows, for example.
  • the pressure in the vacuum chamber is 1 Pa or more and 30 Pa or less
  • the high frequency power PA1 applied to the first electrode is 1000 W or more and 4800 W or less
  • the high frequency power PA2 applied to the second electrode is 0 W or more and 100 W or less. Is.
  • the high frequency power PA2 applied to the second electrode in the protective film removing step is set to be smaller than the power applied to the second electrode in the etching step.
  • the treatment time is appropriately set according to the amount of the protective film, and is, for example, 3 seconds or more and 300 seconds or less.
  • the protective film may be removed by washing with water instead of the third plasma.
  • the protective film is an insulating film and / or a resin layer arranged on the outermost surface of the electronic component, it is not necessary to remove the protective film. This is because such a protective film is formed to protect electronic components after distribution as well as during manufacturing.
  • the method for manufacturing an element chip according to the present embodiment includes a plurality of element regions and a divided region that defines the element regions, and has a first surface and a second surface opposite to the first surface.
  • the cycle including the first step of forming the recess corresponding to the exposed divided region by the plasma treatment and the second step of depositing the second film on the inner wall of the recess by the plasma treatment is repeated for protection.
  • An etching step of obtaining an electronic component including a first surface covered with a film, a second surface, a side wall between the first surface and the second surface, and deposits adhering to the side wall.
  • a side wall cleaning step for cleaning the side wall of an electronic component for cleaning the side wall of an electronic component.
  • the side wall cleaning step includes a deposition step of depositing the first film on the surface of the protective film and the deposit using the first plasma, and a first deposition step of depositing on the surface of the deposit using the second plasma. Along with the membrane, it comprises a removal step of removing at least a part of the deposits. The deposition step and the removal step are alternately repeated a plurality of times so that the protective film remains.
  • FIG. 8 is a flowchart showing a method of manufacturing an element chip according to the present embodiment.
  • Substrate preparation step (S11) First, the substrate to be processed is prepared.
  • the substrate includes a first surface and a second surface, and also includes a plurality of element regions and a divided region that defines the element regions.
  • the substrate includes the above-mentioned semiconductor layer.
  • the element region of the substrate may further include the above wiring layer.
  • the divided region of the substrate may further include an insulating film and a metal material such as TEG (Test Element Group). By etching the substrate in the divided region, a plurality of element chips can be obtained.
  • the size of the substrate is not particularly limited, and is, for example, a maximum diameter of about 50 mm to 300 mm.
  • the shape of the substrate is also not particularly limited, and is, for example, circular or square. Further, the substrate may be provided with notches such as an orientation flat (orientation flat) and a notch.
  • the shape of the divided region is not limited to a straight line, and may be set according to the shape of a desired element chip, and may be zigzag or wavy.
  • Examples of the shape of the element chip include a rectangle and a hexagon.
  • the width of the divided region is not particularly limited, and may be appropriately set according to the size of the substrate and the element chip.
  • the width of the divided region is, for example, 10 ⁇ m or more and 300 ⁇ m or less.
  • the widths of the plurality of partition areas may be the same or different.
  • a plurality of divided regions are usually arranged on the substrate.
  • the pitch between adjacent divided regions is not particularly limited, and may be appropriately set according to the size of the substrate and the element chip.
  • the second surface of the substrate may be attached to a holding sheet fixed to the frame. This improves handleability. By dicing the substrate attached to the holding sheet, a plurality of element chips arranged at intervals on the holding sheet can be obtained.
  • the shapes, materials, etc. of the frame and holding sheet are as described above.
  • Protective film forming step (S12) A protective film is formed to cover the first surface of the substrate.
  • the protective film is provided to protect the element region of the substrate from plasma and the like. After the etching process, the protective film is removed.
  • the material and thickness of the protective film are as described above.
  • the resist material is molded into a sheet and then the sheet is attached to the substrate, or the raw material liquid of the resist material is applied to the substrate by a method such as spin coating or spray coating. Is formed by The thickness of the protective film can be partially changed by applying the raw material liquid without changing the coating amount. The amount of application may be adjusted by using spin coating and spray application in combination.
  • the opening is formed, for example, by removing the region corresponding to the divided region from the protective film formed by the photoresist by a photolithography method.
  • the region corresponding to the divided region may be patterned by laser scribing to form an opening.
  • the opening may be formed by removing the protective film and the wiring layer in the divided region.
  • the removal of the wiring layer in the divided region may be performed in the etching step described later.
  • the condition for generating plasma for removing the wiring layer and the condition for generating plasma for etching the substrate may be different.
  • the etching process is performed by the so-called Bosch process.
  • Bosch process a cycle including a first step of forming a groove corresponding to the divided region on the substrate and a second step of depositing a film on the inner wall of the groove is performed one or more times. Further, a step of removing the film (deposited film) is performed between the first step and the second step.
  • the first step of the first cycle first, a shallow recess corresponding to the divided region is formed. Subsequently, by the second step, a sedimentary film is formed on the inner wall of the formed shallow recess.
  • the second cycle begins with the sediment removal step. Anisotropic etching is performed in the deposition film removal step. That is, the sedimentary film covering the bottom of the inner wall of the recess is removed. Subsequently, the first step is performed and the bottom of the recess is isotropically etched. After the first step, the second step is performed again to form a sedimentary film on the inner wall of the recess.
  • the treatment conditions in the sediment film removal step are as follows, for example.
  • As the process gas SF 6 is supplied to the vacuum chamber at 200 sccm or more and 1000 sccm or less, and O 2 is supplied at 0 sccm or more and 20 sccm or less.
  • the pressure in the vacuum chamber is 5 Pa or more and 30 Pa or less
  • the high frequency power applied to the first electrode is 1500 W or more and 4800 W or less
  • the high frequency power applied to the second electrode is 50 W or more and 200 W or less.
  • the processing time is 1 second or more and 5 seconds or less.
  • the processing conditions in the first step are as follows, for example.
  • As the process gas SF 6 is supplied to the vacuum chamber at 200 sccm or more and 1000 sccm or less, and O 2 is supplied at 0 sccm or more and 20 sccm or less.
  • the pressure in the vacuum chamber is 5 Pa or more and 30 Pa or less
  • the high frequency power applied to the first electrode is 1500 W or more and 4800 W or less
  • the high frequency power applied to the second electrode is 0 W or more and 100 W or less.
  • the processing time is 3 seconds or more and 30 seconds or less.
  • the processing conditions in the second step are as follows, for example.
  • C 4 F 8 is supplied to the vacuum chamber at 100 sccm or more and 600 sccm or less.
  • the pressure in the vacuum chamber is 5 Pa or more and 30 Pa or less
  • the high frequency power applied to the first electrode is 1500 W or more and 4800 W or less
  • the high frequency power applied to the second electrode is 0 W or more and 100 W or less.
  • the processing time is 1 second or more and 10 seconds or less.
  • the semiconductor layer containing Si is etched perpendicularly to the depth direction at a rate of 10 ⁇ m / min or more and 20 ⁇ m / min or less. obtain.
  • Side wall cleaning step (S15) Clean the side walls of the resulting electronic components.
  • the side wall cleaning step is performed by the side wall cleaning step (ii) in the above-mentioned method for cleaning electronic components.
  • the deposits on the side wall can be removed while maintaining the protective film.
  • the plasma processing devices used in the etching process and the side wall cleaning process may be the same or different. When the same plasma processing apparatus is used, both steps may be performed consecutively.
  • the protective film removing step is performed by the protective film removing step (iii) in the above-mentioned method for cleaning electronic components. As a result, the protective film is removed.
  • the plasma processing devices used in the side wall cleaning step and the protective film removing step may be the same or different. When the same plasma processing apparatus is used, both steps may be performed consecutively.
  • the element chip is removed from the holding sheet.
  • the element chip is pushed up together with the holding sheet by a push-up pin from, for example, the non-adhesive surface side of the holding sheet. As a result, at least a part of the element chip is lifted from the holding sheet. After that, the element chip is removed from the holding sheet by the pickup device.
  • FIG. 9 is a top view schematically showing a substrate prepared by the substrate preparation step according to the present embodiment.
  • FIG. 10 is a cross-sectional view schematically showing a part of the substrate.
  • the substrate 10 includes a first surface 10X and a second surface 10Y, and also includes a plurality of element regions 101 and a division region 102 that defines the element regions 101.
  • the element region 101 includes a semiconductor layer 11 and a wiring layer 12 laminated on the first surface 10X side of the semiconductor layer 11.
  • the division region 102 includes a semiconductor layer 11 and an insulating film 14.
  • the second surface 10Y of the substrate 10 is attached to the holding sheet 22 included in the transport carrier 20.
  • FIG. 11 is a cross-sectional view schematically showing a part of the substrate after the protective film forming step according to the present embodiment.
  • a protective film 40 is formed on the first surface 10X of the substrate 10.
  • FIG. 12 is a cross-sectional view schematically showing a part of the substrate after the opening forming step according to the present embodiment.
  • the protective film 40 and the insulating film 14 in the divided region 102 are removed, and the semiconductor layer 11 is exposed in the divided region 102 from the opening.
  • FIG. 13 is a cross-sectional view schematically showing an element chip manufactured in the etching process according to the present embodiment.
  • the divided region of the substrate is etched to form a plurality of element chips 200 from the substrate.
  • a scallop is formed on the side wall 200Z of the electronic component.
  • the first surface 200X of the element chip 200 is covered with the protective film 40.
  • FIG. 14 is a cross-sectional view schematically showing the element chip after the protective film removing step according to the present embodiment.
  • the protective film 40 covering the first surface 200X has been removed.
  • FIG. 15 is a cross-sectional view schematically showing the structure of the plasma processing apparatus 100.
  • a plurality of electronic components are held by a transport carrier.
  • the plasma processing apparatus 100 includes a stage 111.
  • the transport carrier 20 that holds the plurality of electronic components 200 is mounted on the stage 111 so that the surface of the holding sheet 22 that holds the electronic components 200 faces upward.
  • the stage 111 has a size capable of mounting the entire transport carrier 20 on it.
  • a cover 124 having a window portion 124W for exposing at least one electronic component 200 is arranged above the stage 111.
  • a pressing member 107 for pressing the frame 21 is arranged on the cover 124 when the frame 21 is placed on the stage 111.
  • the pressing member 107 is preferably a member (for example, a coil spring or a resin having elasticity) that can make point contact with the frame 21. Thereby, the distortion of the frame 21 can be corrected while suppressing the heat of the frame 21 and the cover 124 from affecting each other.
  • the stage 111 and the cover 124 are arranged in the vacuum chamber 103.
  • the vacuum chamber 103 has a substantially cylindrical shape with an open upper portion, and the upper opening is closed by a dielectric member 108 which is a lid.
  • Examples of the material constituting the vacuum chamber 103 include aluminum, stainless steel (SUS), and aluminum whose surface is anodized.
  • Examples of the material constituting the dielectric member 108 include dielectric materials such as yttrium oxide (Y 2 O 3 ), aluminum nitride (AlN), alumina (Al 2 O 3 ), and quartz (SiO 2).
  • a first electrode 109 as an upper electrode is arranged above the dielectric member 108.
  • the first electrode 109 is electrically connected to the first high frequency power supply 110A.
  • the stage 111 is arranged on the bottom side in the vacuum chamber 103.
  • the stage 111 and the first electrode 109 face each other.
  • a gas introduction port 103a is connected to the vacuum chamber 103.
  • a process gas source 112 and an ashing gas source 113 which are supply sources of plasma generating gas (process gas), are connected to the gas introduction port 103a by pipes, respectively.
  • the vacuum chamber 103 is provided with an exhaust port 103b, and the exhaust port 103b is connected to a decompression mechanism 114 including a vacuum pump for exhausting the gas in the vacuum chamber 103 to reduce the pressure.
  • the stage 111 has a built-in second electrode 120.
  • the stage 111 includes a substantially circular electrode layer 115, a metal layer 116, a base 117 that supports the electrode layer 115 and the metal layer 116, and an electrode layer 115, a metal layer 116, and a base 117, respectively. It includes an outer peripheral portion 118 that surrounds it.
  • an electrode for electrostatic adsorption (Electrostatic Chuck) (hereinafter referred to as ESC electrode 119) and a second electrode 120 electrically connected to the second high frequency power supply 110B are arranged. Has been done.
  • the outer peripheral portion 118 is made of a metal having conductivity and etching resistance, and protects the electrode layer 115, the metal layer 116, and the base 117 from plasma.
  • An annular outer peripheral ring 129 is arranged on the upper surface of the outer peripheral portion 118.
  • the outer peripheral ring 129 has a role of protecting the upper surface of the outer peripheral portion 118 from plasma.
  • the electrode layer 115 and the outer ring 129 are made of, for example, the above-mentioned dielectric material.
  • a DC power supply 126 is electrically connected to the ESC electrode 119.
  • the electrostatic adsorption mechanism is composed of an ESC electrode 119 and a DC power supply 126.
  • the holding sheet 22 is pressed against the stage 111 and fixed by the electrostatic adsorption mechanism.
  • an electrostatic adsorption mechanism is provided as a fixing mechanism for fixing the holding sheet 22 to the stage 111 will be described as an example, but the present invention is not limited thereto.
  • the holding sheet 22 may be fixed to the stage 111 by a clamp (not shown).
  • the metal layer 116 is made of, for example, aluminum or the like having an alumite coating formed on its surface.
  • a refrigerant flow path 127 is formed in the metal layer 116.
  • the refrigerant flow path 127 cools the stage 111.
  • the holding sheet 22 mounted on the stage 111 is cooled, and the cover 124 whose part is in contact with the stage 111 is also cooled.
  • the refrigerant in the refrigerant flow path 127 is circulated by the refrigerant circulation device 125.
  • a plurality of support portions 122 penetrating the stage 111 are arranged near the outer periphery of the stage 111.
  • the support portion 122 supports the frame 21 of the transport carrier 20.
  • the support portion 122 is driven up and down by the first elevating mechanism 123A.
  • the transport carrier 20 When the transport carrier 20 is transported into the vacuum chamber 103, it is delivered to the support portion 122 that has risen to a predetermined position.
  • the transport carrier 20 is placed in a predetermined position on the stage 111 by lowering the upper end surface of the support portion 122 to the same level as or lower than the stage 111.
  • a plurality of elevating rods 121 are connected to the end of the cover 124 to enable the cover 124 to be elevated and lowered.
  • the elevating rod 121 is elevated and driven by the second elevating mechanism 123B.
  • the operation of raising and lowering the cover 124 by the second raising and lowering mechanism 123B can be performed independently of the first raising and lowering mechanism 123A.
  • the control device 128 includes a first high-frequency power supply 110A, a second high-frequency power supply 110B, a process gas source 112, an ashing gas source 113, a decompression mechanism 114, a refrigerant circulation device 125, a first elevating mechanism 123A, and a second elevating mechanism. It controls the operation of the elements constituting the plasma processing apparatus 100 including the 123B and the electrostatic adsorption mechanism.
  • FIG. 16 is a block diagram of the plasma processing apparatus used in the present embodiment.
  • the plasma treatment on the electronic component 200 is performed in a state where the transport carrier 20 holding the electronic component 200 is carried into the vacuum chamber and the electronic component 200 is placed on the stage 111.
  • the cover 124 is raised to a predetermined position in the vacuum chamber 103 by driving the elevating rod 121.
  • a gate valve (not shown) is opened to carry in the transport carrier 20.
  • the plurality of support portions 122 are standing by in an elevated state.
  • the transport carrier 20 reaches a predetermined position above the stage 111, the transport carrier 20 is delivered to the support portion 122.
  • the transport carrier 20 is delivered to the upper end surface of the support portion 122 so that the adhesive surface of the holding sheet 22 faces upward.
  • the vacuum chamber 103 is placed in a sealed state.
  • the support portion 122 starts descending.
  • the transport carrier 20 is placed on the stage 111 by lowering the upper end surface of the support portion 122 to the same level as or lower than the stage 111.
  • the elevating rod 121 is driven.
  • the elevating rod 121 lowers the cover 124 to a predetermined position.
  • the distance between the cover 124 and the stage 111 is adjusted so that the pressing member 107 arranged on the cover 124 can make point contact with the frame 21.
  • the frame 21 is pressed by the pressing member 107, the frame 21 is covered by the cover 124, and the substrate 10 is exposed from the window portion 124W.
  • the cover 124 is, for example, a donut shape having a substantially circular outer contour, and has a constant width and a thin thickness.
  • the diameter of the window portion 124W is smaller than the inner diameter of the frame 21, and the outer diameter thereof is larger than the outer diameter of the frame 21. Therefore, when the transport carrier 20 is mounted at a predetermined position on the stage 111 and the cover 124 is lowered, the cover 124 can cover the frame 21. At least one electronic component 200 is exposed from the window portion 124W.
  • the cover 124 is made of, for example, a dielectric such as ceramics (for example, alumina, aluminum nitride, etc.) or quartz, or a metal such as aluminum or aluminum whose surface is anodized.
  • the pressing member 107 may be made of a resin material in addition to the above-mentioned dielectric and metal.
  • a voltage is applied from the DC power supply 126 to the ESC electrode 119.
  • the holding sheet 22 comes into contact with the stage 111 and is electrostatically attracted to the stage 111 at the same time.
  • the application of the voltage to the ESC electrode 119 may be started after the holding sheet 22 is placed on the stage 111 (after contact with the stage 111).
  • the gas in the vacuum chamber 103 is discharged and the gate valve opens.
  • the transport carrier 20 that holds the plurality of electronic components 200 is carried out from the plasma processing device 100 by the transport mechanism that has entered from the gate valve.
  • the gate valve is quickly closed.
  • the carry-out process of the transport carrier 20 may be performed in the reverse procedure of the procedure for mounting the transport carrier 20 on the stage 111 as described above. That is, after raising the cover 124 to a predetermined position, the voltage applied to the ESC electrode 119 is set to zero to release the adsorption of the transport carrier 20 to the stage 111, and the support portion 122 is raised. After the support portion 122 rises to a predetermined position, the transport carrier 20 is carried out.
  • Embodiment 2 The second embodiment of the present invention will be described.
  • the side wall of the electronic component is cleaned by utilizing the difference in the ease of plasma treatment between the main surface and the side wall of the electronic component.
  • the protective film (mask) that covers the main surface of the electronic component.
  • the electronic component is exposed to a fourth plasma containing carbon oxide gas.
  • the reason why the fourth plasma can remove the deposits adhering to the side wall while leaving the protective film covering the main surface of the electronic component is considered as follows.
  • the carbon oxide gas contained in the process gas dissociates into oxygen atoms and carbon atoms in the plasma processing apparatus. Therefore, the plasma generated in the plasma processing apparatus contains carbon ions and radicals.
  • carbon (C) derived from the carbon ion or radical is deposited on the surface of the electronic component.
  • carbon tends to deposit on the main surface of electronic components, that is, on the protective film.
  • the plasma generated in the plasma processing device also contains oxygen ions and radicals.
  • oxygen ions or radicals collide with an electronic component deposits are oxidized and decomposed and removed together with carbon on the side wall of the electronic component.
  • FIG. 17 is a graph showing the relationship between the etching rate in the longitudinal and lateral directions of the polymer and the pressure in the processing chamber (vacuum chamber).
  • FIG. 18 is a graph showing the relationship between the ratio of the etching rate in the vertical direction to the horizontal direction of the polymer (etching rate in the vertical direction / etching rate in the horizontal direction; hereinafter referred to as the aspect ratio) and the pressure in the vacuum chamber. Is.
  • FIGS. 17 and 18 also show data when oxygen (O 2) gas is used as the process gas.
  • the polymer etching rate in the vertical direction means the rate at which the polymer deposited on the main surface of the electronic component is etched.
  • the lateral polymer etching rate means the rate at which the polymer deposited on the side wall of the electronic component is etched.
  • a silicon substrate on which a polymer (fluorocarbon) was deposited was used.
  • the polymer formation conditions are as follows. C 4 F 8 is supplied to the vacuum chamber at 600 sccm, the pressure in the vacuum chamber is 10 Pa, and the high frequency power applied to the electrode (first electrode) arranged so as to face the stage on which the sample is placed is applied. The high frequency power applied to the electrode (second electrode) built in the stage was set to 0 W, the stage temperature was set to ⁇ 10 ° C., and the processing time was set to 2 minutes.
  • the etching conditions of the polymer are as follows. CO 2 is supplied to the vacuum chamber at 200 sccm as a process gas, the pressure in the vacuum chamber is adjusted to 30 Pa or less, the high frequency power applied to the first electrode is 3000 W, and the high frequency power applied to the second electrode is applied.
  • the stage temperature was 0 W, the stage temperature was ⁇ 10 ° C., and the treatment time was 1 minute. Polymer etching using oxygen (O 2 ) gas was also performed under the same conditions.
  • the etching rate in the longitudinal direction in polymer etching using CO 2 is sufficiently smaller than that in the case of using O 2. It is considered that this is because carbon dissociated from CO 2 was deposited on the main surface of the electronic component during the etching process as described above. Carbon is deposited on the main surface at the same time as etching, so that the apparent vertical etching rate is reduced. Therefore, a protective film that covers the main surface of the electronic component can remain. On the other hand, in polymer etching using O 2 , carbon is not deposited, so the protective film on the surface of the electronic component is etched.
  • the etching rate in the longitudinal direction in polymer etching decreases as the pressure in the chamber increases in both the case where CO 2 is used and the case where O 2 is used.
  • the lateral etching rate also decreases with increasing pressure in the chamber.
  • the etching rate in the lateral direction is not easily affected by the pressure in the chamber.
  • the aspect ratio decreases with increasing pressure in both cases of CO 2 and O 2. Further, when CO 2 is used, the aspect ratio is reduced to 1 or less in the region where the pressure is about 7 Pa or more. That is, it can be seen that when CO 2 is used, etching in the horizontal direction is more likely to proceed than in the vertical direction. Therefore, the above effect can be obtained. When O 2 is used, the aspect ratio exceeds 1 in the region where the pressure is up to 30 Pa.
  • the side wall cleaning step the deposits are removed on the surface of the side wall, while the etching of the protective film itself is suppressed on the first surface.
  • the side wall of the electronic component can be cleaned while suppressing damage to the first surface due to the side wall cleaning step.
  • the cleaning method according to this embodiment is particularly suitable for cleaning the side walls of electronic components that have undergone the Bosch process.
  • the Bosch process the first step of forming a recess corresponding to the divided region on the substrate by plasma treatment and the second step of depositing a second film on the inner wall of the recess by plasma treatment are alternately repeated. Therefore, a deposit film or a reaction product of the deposit film and plasma (adhesion) easily adheres to the side wall of the formed element chip. Further, unevenness called scallop is formed on the side wall. It is difficult to remove the deposits attached to the scallop. According to the cleaning method according to the present embodiment, such deposits can be removed by a simple method.
  • the present embodiment includes a method for manufacturing an element chip including an etching process using a Bosch process.
  • the side wall cleaning step is performed by exposing the electronic components to the fourth plasma.
  • the fourth plasma is generated by a process gas containing carbon oxide gas.
  • a film (deposited film) deposited by the Bosch process and a deposit including a reaction product between the deposited film and plasma are attached.
  • Such deposits are mainly composed of a polymer containing carbon atoms and fluorine atoms (fluorocarbon), and further contain silicon and oxygen. Fluorine atoms contained in the polymer are easily migrated and can cause a decrease in the reliability of the device. Polymers are easily removed by oxygen ions and radicals.
  • the fourth plasma is generated by a process gas containing carbon oxide gas (fourth process gas).
  • the carbon oxide gas easily dissociates into oxygen atoms and carbon atoms in the plasma processing apparatus. Therefore, oxygen ions and radicals are likely to be generated, and the polymer can be quickly removed. On the other hand, the dissociated carbon atoms tend to adhere to the protective film.
  • Table 1 shows the measurement results of impurity concentrations (C, O, F, Si, metal elements) on the surface of electronic components before and after the side wall cleaning step.
  • the electronic component is a silicon chip having a thickness of 200 ⁇ m and having a polyimide layer and a metal electrode (Au electrode) arranged at an opening of the polyimide layer on the surface.
  • the concentration was measured by X-ray photoelectron spectroscopy on the metal electrode on the surface of the chip and on the side wall of the chip.
  • the cleaning conditions are as follows. CO 2 is supplied to the vacuum chamber at 200 sccm as a process gas, the pressure in the vacuum chamber is 1 Pa, the high frequency power applied to the first electrode is 3000 W, and the high frequency power applied to the second electrode is 0 W.
  • the time was set to 5 minutes.
  • Table 1 also shows data when oxygen (O 2) gas is used as the process gas.
  • O 2 oxygen
  • the cleaning conditions are the same as above, except that the process gas was changed from CO 2 to O 2.
  • the polyimide layer was etched by 0.9 ⁇ m when CO 2 was used, and the polyimide layer was etched by 2.5 ⁇ m when O 2 was used.
  • the carbon oxide gas may be CO or CO 2 from the viewpoint of easy availability.
  • the fourth process gas may contain other gases such as Ar, H 2 , N 2 , He and the like.
  • the ratio of the carbon oxide gas to the fourth process gas may be 10% by volume or more and less than 100% by volume, and may be 30% by volume or more and 98% by volume or less.
  • the conditions for generating the fourth plasma are appropriately set according to the amount of deposits and the like.
  • the conditions for generating the fourth plasma are as follows, for example.
  • CO 2 is supplied to the vacuum chamber at 50 sccm or more and 400 sccm or less.
  • the pressure in the vacuum chamber is 0.6 Pa or more and 30 Pa or less
  • the high frequency power applied to the first electrode is 500 W or more and 5000 W or less
  • the high frequency power applied to the second electrode is 0 W or more and 100 W or less.
  • the stage temperature is ⁇ 20 ° C. or higher and 40 ° C. or lower.
  • the pressure in the vacuum chamber is preferably 5 Pa or more, more preferably 7 Pa or more.
  • the effective etching rate of the protective film on the surface of the electronic component is about 50 nm / min or more and 200 nm / or less, and the effective etching rate of the deposit on the side surface of the electronic component is 100 nm / min or more and 130 nm. It will be less than / minute.
  • the treatment time may be set in consideration of the thickness of the protective film and the thickness of the deposit. The processing time is, for example, 60 seconds or more and 300 seconds or less.
  • the distance W between the side walls facing each other of any two electronic components and the height H of the side walls of any one of the electronic components may satisfy the relationship of H ⁇ 5 ⁇ W. Even when there are irregularities with a high aspect ratio as described above, according to the present embodiment, it is possible to remove deposits adhering to the side wall while maintaining the protective film covering the main surface of the electronic component. Further, the relationship of H ⁇ 50 ⁇ W may be satisfied.
  • the height H of the side wall is not particularly limited.
  • the height H of the side wall is, for example, 20 ⁇ m or more and 700 ⁇ m or less.
  • the distance W between the side walls is also not particularly limited.
  • the distance W between the side walls is, for example, 4 ⁇ m or more and 60 ⁇ m or less.
  • the distance W is the average value of the shortest distances at any two points between the ends on the first surface side of the opposite side walls of any two electronic components. When the entire surfaces of the side walls do not face each other, the shortest distance between the facing portions of the side walls may be measured.
  • the height H of the side wall is the lower of the average values of the heights of any two points of the two side walls (or their portions) used to calculate the distance W.
  • the height of the side wall is the shortest distance between the first surface and the second surface to which the side wall is connected.
  • FIG. 19 is a cross-sectional view schematically showing a main part of an electronic component used in a side wall cleaning step.
  • a plurality of electronic components 200 are supported by a holding sheet 22, which will be described later.
  • the holding sheet 22 is used for improving handleability and is not necessarily required.
  • the electronic component 200 includes a semiconductor layer 11 and a wiring layer 12 arranged on the first surface 200X side of the semiconductor layer 11.
  • the first surface 200X is covered with the protective film 40.
  • a scallop is formed on the side wall 200Z of the electronic component 200.
  • Adhesion 60 is attached to the side wall 200Z. In the illustrated example, the scallop and the deposit are exaggerated.
  • FIG. 20 is a cross-sectional view schematically showing a main part of an electronic component during a side wall cleaning process. While the film thickness of the protective film 40 is not significantly reduced, a part of the deposit 60 is removed from the side wall 200Z, and the layer of the deposit 60 is thinned.
  • FIG. 21 is a cross-sectional view schematically showing a main part of an electronic component after a side wall cleaning step. While the protective film 40 remains, on the side wall 200Z, the remainder of the deposit 60 is removed to expose the side wall 200Z.
  • the cleaning method of electronic components according to the present embodiment includes a first surface covered with a protective film, a second surface opposite to the first surface, and a first surface and a first surface. It includes a preparatory step of preparing an electronic component including a side wall between the two surfaces and deposits adhering to the side wall, and the above-mentioned side wall cleaning step of cleaning the side wall of the electronic component.
  • FIG. 22 is a flowchart showing a cleaning method according to the present embodiment.
  • Preparation step of electronic parts At least one electron comprising a first surface covered with a protective film, a second surface opposite to the first surface, and a side wall between the first surface and the second surface.
  • the electronic component is, for example, an element chip manufactured by plasma dicing a substrate by a Bosch process.
  • the side wall may be formed with a scallop, that is, a concave portion and a convex portion.
  • the electronic component may be the same as that of the first embodiment, for example.
  • a member including a frame and a holding sheet fixed to the frame is referred to as a transport carrier.
  • the transport carrier may be, for example, the same as that of the first embodiment.
  • the electronic component preparation step described above includes a plurality of element regions and a divided region that defines the element regions, and prepares a substrate having a first surface and a second surface opposite to the first surface.
  • a preparatory step a protective film forming step of forming a protective film covering the first surface, an opening forming step of forming an opening in the protective film to expose a divided region on the first surface, and an exposed divided region.
  • FIG. 7A is a top view schematically showing the electronic components prepared in the process of preparing the electronic components.
  • FIG. 7B is a cross-sectional view taken along the line AA of FIG. 7A. In FIG. 7B, deposits are omitted for convenience.
  • the transport carrier 20 includes a frame 21 and a holding sheet 22 fixed to the frame 21.
  • the frame 21 may be provided with a notch 21a or a corner cut 21b for positioning.
  • the holding sheet 22 includes an adhesive surface 22X and a non-adhesive surface 22Y, and the outer peripheral edge of the adhesive surface 22X is attached to one surface of the frame 21.
  • the second surface 200Y (see FIG. 19 and the like) of the electronic component 200 is attached to the portion of the adhesive surface 22X exposed from the opening of the frame 21.
  • the plurality of electronic components 200 are attached to the adhesive surface 22X of the holding sheet 22 at intervals. Such electronic components 200 are obtained by plasma dicing the substrate by the Bosch process.
  • the electronic component 200 includes a semiconductor layer 11 and a wiring layer 12 laminated on the first surface 200X side of the semiconductor layer 11.
  • a protective film 40 is formed on the first surface 200X of the electronic component 200.
  • Side wall cleaning step Clean the side wall of the element chip.
  • the side wall cleaning step is performed by exposing the electronic component to the fourth plasma generated by the process gas containing the carbon oxide gas. According to the side wall cleaning step, the deposits on the side wall can be removed while leaving the protective film.
  • a third plasma generated by a third process gas containing oxygen gas (O 2) is used.
  • the third process gas may contain a fluorine-containing gas together with O 2.
  • Examples of the fluorine-containing gas include the same compounds as described above.
  • the ratio of O 2 to the third process gas may be 10% by volume or more and less than 100% by volume, and may be 30% by volume or more and 98% by volume or less.
  • the conditions for generating the third plasma may be the same as those in the first embodiment.
  • the protective film may be removed by washing with water instead of the third plasma.
  • the protective film is an insulating film (silicon nitride, silicon oxide film, etc.) and / or a resin layer (polymethyl) arranged on the outermost surface of the electronic component, the protective film is not only for manufacturing but also for electrons after distribution. Since it is used to protect parts, it is not necessary to remove the protective film.
  • the method for manufacturing an element chip according to the present embodiment includes a plurality of element regions and a divided region that defines the element regions, and has a first surface and a second surface opposite to the first surface.
  • the cycle including the first step of forming the recess corresponding to the exposed divided region by the plasma treatment and the second step of depositing the second film on the inner wall of the recess by the plasma treatment is repeated for protection.
  • An etching step of obtaining an electronic component including a first surface covered with a film, a second surface, a side wall between the first surface and the second surface, and deposits adhering to the side wall.
  • a side wall cleaning step for cleaning the side wall of an electronic component for cleaning the side wall of an electronic component.
  • FIG. 23 is a flowchart showing a method of manufacturing an element chip according to the present embodiment.
  • Substrate preparation step (S11) First, the substrate to be processed is prepared.
  • the substrate may be the same as that of the first embodiment.
  • the second surface of the substrate may be attached to a holding sheet fixed to the frame. This improves handleability. By dicing the substrate attached to the holding sheet, a plurality of element chips arranged at intervals on the holding sheet can be obtained.
  • the shapes, materials, etc. of the frame and holding sheet are as described above.
  • Protective film forming step (S12) A protective film is formed to cover the first surface of the substrate.
  • the protective film is provided to protect the element region of the substrate from plasma and the like. After the etching process, the protective film is removed.
  • the material and thickness of the protective film are as described above.
  • the protective film may be formed, for example, by the same method as in the first embodiment.
  • the opening may be formed, for example, by the same method as in the first embodiment.
  • the etching step may be performed in the same manner as in the first embodiment, for example.
  • Side wall cleaning step (S15) Clean the side walls of the resulting electronic components.
  • the side wall cleaning step is performed by the side wall cleaning step (ii) in the above-mentioned method for cleaning electronic components.
  • the deposits on the side wall can be removed while maintaining the protective film.
  • the plasma processing devices used in the etching process and the side wall cleaning process may be the same or different. When the same plasma processing apparatus is used, both steps may be performed consecutively.
  • the protective film removing step is performed by the protective film removing step (iii) in the above-mentioned method for cleaning electronic components. As a result, the protective film is removed.
  • the plasma processing devices used in the side wall cleaning step and the protective film removing step may be the same or different. When the same plasma processing apparatus is used, both steps may be performed consecutively.
  • the element chip is removed from the holding sheet.
  • the element chip is pushed up together with the holding sheet by a push-up pin from, for example, the non-adhesive surface side of the holding sheet. As a result, at least a part of the element chip is lifted from the holding sheet. After that, the element chip is removed from the holding sheet by the pickup device.
  • FIG. 9 is a top view schematically showing a substrate prepared by the substrate preparation step according to the present embodiment.
  • FIG. 10 is a cross-sectional view schematically showing a part of the substrate.
  • the substrate 10 includes a first surface 10X and a second surface 10Y, and also includes a plurality of element regions 101 and a division region 102 that defines the element regions 101.
  • the element region 101 includes a semiconductor layer 11 and a wiring layer 12 laminated on the first surface 10X side of the semiconductor layer 11.
  • the division region 102 includes a semiconductor layer 11 and an insulating film 14.
  • the second surface 10Y of the substrate 10 is attached to the holding sheet 22 included in the transport carrier 20.
  • FIG. 11 is a cross-sectional view schematically showing a part of the substrate after the protective film forming step according to the present embodiment.
  • a protective film 40 is formed on the first surface 10X of the substrate 10.
  • FIG. 12 is a cross-sectional view schematically showing a part of the substrate after the opening forming step according to the present embodiment.
  • the protective film 40 and the insulating film 14 in the divided region 102 are removed, and the semiconductor layer 11 is exposed in the divided region 102 from the opening.
  • FIG. 13 is a cross-sectional view schematically showing an element chip manufactured in the etching process according to the present embodiment.
  • the divided region of the substrate is etched to form a plurality of element chips 200 from the substrate.
  • a scallop is formed on the side wall 200Z of the electronic component.
  • the first surface 200X of the element chip 200 is covered with the protective film 40.
  • FIG. 14 is a cross-sectional view schematically showing the element chip after the protective film removing step according to the present embodiment.
  • the protective film 40 covering the first surface 200X has been removed.
  • FIG. 15 is a cross-sectional view schematically showing the structure of the plasma processing apparatus 100.
  • FIG. 16 is a block diagram of the plasma processing apparatus used in the present embodiment.
  • the cleaning method of the present invention can clean the side wall while reducing damage to electronic parts, it is particularly suitable as a post-treatment of an element chip manufactured by plasma dicing by a Bosch process.
  • 200 Electronic component (element chip) 200X: First surface 200Y: Second surface 200Z: Side wall 10: Substrate 10X: First surface 10Y: Second surface 11: Semiconductor layer 12: Wiring layer 14: Insulation film 20: Transport carrier 21: Frame 21a: Notch 21b: Corner cut 22: Holding sheet 22X: Adhesive surface 22Y: Non-adhesive surface 40: Protective film 50: First film 60: Adhesion 100 : Plasma processing device 103: Vacuum chamber 103a: Gas inlet 103b: Exhaust port 108: Dielectric member 109: First electrode 110A: First high-frequency power supply 110B: Second high-frequency power supply 111: Stage 112: Process gas source 113: Ashing gas source 114: Decompression mechanism 115: Electrode layer 116: Metal layer 117: Base 118: Outer peripheral part 119: ESC electrode 120: Second electrode 121: Elevating rod 122: Support part 123A, 123B: Elevating mechanism 124 : Cover

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Abstract

保護膜で覆われた第１の面と、前記第１の面とは反対側の第２の面と、前記第１の面と前記第２の面との間にある側壁と、前記側壁に付着する付着物と、を備える電子部品を準備する準備工程と、前記電子部品の前記側壁をクリーニングする側壁クリーニング工程と、を備え、前記側壁クリーニング工程は、第１のプラズマを用いて、前記保護膜および前記付着物の表面に第１の膜を堆積させる堆積工程と、第２のプラズマを用いて、前記付着物の表面に堆積する前記第１の膜とともに、前記付着物の少なくとも一部を除去する除去工程と、を備え、前記側壁クリーニング工程において、前記保護膜が残存するように、前記堆積工程と前記除去工程とは交互に複数回繰り返される、電子部品のクリーニング方法。これによると、電子部品に与えるダメージを低減しながら、側壁をクリーニングすることができる。

Description

電子部品のクリーニング方法および素子チップの製造方法
　本発明は、電子部品のクリーニング方法および素子チップの製造方法に関する。
　基板から素子チップを製造するダイシング法として、ブレードを用いたブレードダイシング法、レーザを用いたレーザダイシング法やステルスダイシング法、プラズマを用いたプラズマダイシング法等が提案されている。なかでも、プラズマダイシング法は、基板への機械的ダメージが少なく、デバイス特性の低下が抑制された工法として開発が進められている（例えば、特許文献１および２）。プラズマダイシング法では、ボッシュ（Bosch）プロセスといわれる手法が用いられる場合がある。
特表２０１４－５１３８６８号公報 特開２０１６－１４６３９５号公報
　ボッシュプロセスは、基板の素子領域を画定するストリート（分割領域）に対して、フッ素系ガスのプラズマによるエッチングステップと、フッ化炭素ガスのプラズマによる膜堆積ステップとを、交互に含むサイクルを繰り返すことによって、ストリートに対応する溝を形成し、掘り進める方法である。この方法により、高アスペクト比の溝を形成することができる。しかし、形成される溝の内壁、すなわち得られる素子チップの側壁には、フルオロカーボンを主体とするポリマーが付着し易い。さらに、上記ポリマー内にフッ素原子が含まれる場合もある。上記ポリマーは、溝のアスペクト比が高いほど付着し易い。
　得られた素子チップは、ピックアップされた後、パッケージ工程に供される。側壁にポリマーが付着している場合、ピックアップ時にポリマーが剥れて汚染の原因になったり、パッケージ工程において、封止樹脂と素子チップとの密着性が低下したりする。さらに、ポリマーに含まれるフッ素原子は移動しやすく、デバイスの信頼性を低下させる原因になり得る。
　上記ポリマーの付着量を低減するためには、ボッシュプロセスの条件を最適化すればよい。ボッシュプロセスの条件の最適値は、所望の素子チップのサイズ、分割領域の幅、溝の深さ等に応じて異なる。そのため、上記の数値が変更される度にボッシュプロセスの条件を最適化する必要があり、この方法は生産性を損ない易い。
　上記ポリマーは、ボッシュプロセスの後に行われるアッシング処理によっても除去される。アッシング処理は、素子領域を保護するために素子チップの表面に設けられた保護膜（マスク）を除去するために行われる。アッシング処理には、通常、酸素ガスによって発生されたプラズマが用いられる。素子チップの表面はプラズマに晒されやすい一方、その側壁はプラズマに晒され難い。そのため、側壁の付着物が除去される程度にアッシング処理を行うと、保護膜が過剰に除去されて、素子領域がダメージを受ける場合がある。
　その他、薬液によって上記ポリマーを除去する方法もある。しかし、薬液を使用すると、工程管理が煩雑になるとともに、廃液の処理が必要になって大きなコストがかかる。以上のように、素子チップの側壁に付着するポリマーを、より簡易かつプロセスウィンドウの広い手法によって除去することが求められている。
　本発明の一局面は、保護膜で覆われた第１の面と、前記第１の面とは反対側の第２の面と、前記第１の面と前記第２の面との間にある側壁と、前記側壁に付着する付着物と、を備える電子部品を準備する準備工程と、前記電子部品の前記側壁をクリーニングする側壁クリーニング工程と、を備え、前記側壁クリーニング工程は、第１のプラズマを用いて、前記保護膜および前記付着物の表面に第１の膜を堆積させる堆積工程と、第２のプラズマを用いて、前記付着物の表面に堆積する前記第１の膜とともに、前記付着物の少なくとも一部を除去する除去工程と、を備え、前記側壁クリーニング工程において、前記保護膜が残存するように、前記堆積工程と前記除去工程とは交互に複数回繰り返される、電子部品のクリーニング方法に関する。
　本発明の他の一局面は、複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第１の面および前記第１の面とは反対側の第２の面を有する基板を準備する基板準備工程と、前記第１の面に保護膜を形成する保護膜形成工程と、前記保護膜に開口を形成して、前記第１の面における前記分割領域を露出させる開口形成工程と、露出した前記分割領域に対応する凹部をプラズマ処理により形成する第１ステップ、および、前記凹部の内壁に、第２の膜をプラズマ処理により堆積させる第２ステップと、を含むサイクルを繰り返して、前記保護膜で覆われた前記第１の面、前記第２の面、前記第１の面と前記第２の面との間にある側壁、および、前記側壁に付着する付着物、を備える電子部品を得るエッチング工程と、前記電子部品の前記側壁をクリーニングする側壁クリーニング工程と、を備え、前記側壁クリーニング工程は、第１のプラズマを用いて、前記保護膜および前記付着物の表面に第１の膜を堆積させる堆積工程と、第２のプラズマを用いて、前記付着物の表面に堆積する前記第１の膜とともに、前記付着物の少なくとも一部を除去する除去工程と、を備え、前記側壁クリーニング工程において、前記保護膜が残存するように、前記堆積工程と前記除去工程とは交互に複数回繰り返される、素子チップの製造方法に関する。
　本発明の他の一局面は、保護膜で覆われた第１の面と、前記第１の面とは反対側の第２の面と、前記第１の面と前記第２の面との間にある側壁と、前記側壁に付着する付着物と、を備える電子部品を準備する準備工程と、前記電子部品の前記側壁をクリーニングする側壁クリーニング工程と、を備え、前記側壁クリーニング工程は、酸化炭素ガスを含むプロセスガスにより発生する第４のプラズマに前記電子部品を晒すことにより行われる、電子部品のクリーニング方法に関する。
　本発明の他の一局面は、複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第１の面および前記第１の面とは反対側の第２の面を有する基板を準備する基板準備工程と、前記第１の面に保護膜を形成する保護膜形成工程と、前記保護膜に開口を形成して、前記第１の面における前記分割領域を露出させる開口形成工程と、露出した前記分割領域に対応する凹部をプラズマ処理により形成する第１ステップ、および、前記凹部の内壁に、第２の膜をプラズマ処理により堆積させる第２ステップと、を含むサイクルを繰り返して、前記保護膜で覆われた前記第１の面、前記第２の面、前記第１の面と前記第２の面との間にある側壁、および、前記側壁に付着する付着物、を備える電子部品を得るエッチング工程と、前記電子部品の前記側壁をクリーニングする側壁クリーニング工程と、を備え、前記側壁クリーニング工程は、酸化炭素ガスを含むプロセスガスにより発生する第４のプラズマに前記電子部品を晒すことにより行われる、素子チップの製造方法素子チップの製造方法に関する。
　本発明によれば、電子部品に与えるダメージを低減しながら、側壁をクリーニングすることができる。
　本発明の新規な特徴を添付の請求の範囲に記述するが、本発明は、構成および内容の両方に関し、本願の他の目的および特徴と併せ、図面を照合した以下の詳細な説明によりさらによく理解されるであろう。
本発明の実施形態１に係る側壁クリーニング工程に供される電子部品の要部を模式的に示す断面図である。 本発明の実施形態１に係る１回目の堆積工程後の電子部品の要部を模式的に示す断面図である。 本発明の実施形態１に係る１回目の除去工程後の電子部品の要部を模式的に示す断面図である。 本発明の実施形態１に係るＮ回目（Ｎ≧２）の堆積工程後の電子部品の要部を模式的に示す断面図である。 本発明の実施形態１に係るＮ回目（Ｎ≧２）の除去工程後の電子部品の要部を模式的に示す断面図である。 本発明の実施形態１に係る電子部品のクリーニング方法を示すフローチャートである。 本発明の実施形態１および実施形態２に係る電子部品準備工程で準備された電子部品を模式的に示す上面図である。 図７ＡのＡ－Ａ線における断面図である。 本発明の実施形態１に係る素子チップの製造方法を示すフローチャートである。 本発明の実施形態１および実施形態２に係る基板準備工程により準備された基板を模式的に示す上面図である。 本発明の実施形態１および実施形態２に係る基板準備工程により準備された基板の一部を模式的に示す断面図である。 本発明の実施形態１および実施形態２に係る保護膜形成工程後の基板の一部を模式的に示す断面図である。 本発明の実施形態１および実施形態２に係る開口形成工程後の基板の一部を模式的に示す断面図である。 本発明の実施形態１および実施形態２に係るエッチング工程で作製された素子チップを模式的に示す断面図である。 本発明の実施形態１および実施形態２に係る保護膜除去工程後の素子チップを模式的に示す断面図である。 本発明の実施形態１および実施形態２で使用されるプラズマ処理装置の構造を概略的に示す断面図である。 本発明の実施形態１および実施形態２で使用されるプラズマ処理装置のブロック図である。 ポリマーの縦方向および横方向のエッチング速度と、真空チャンバ内の圧力との関係を示すグラフである。 ポリマーの縦方向と横方向とのエッチング速度の比と、真空チャンバ内の圧力との関係を示すグラフである。 本発明の実施形態２に係る側壁クリーニング工程に供される電子部品の要部を模式的に示す断面図である。 本発明の実施形態２に係る側壁クリーニング工程中の電子部品の要部を模式的に示す断面図である。 本発明の実施形態２に係る側壁クリーニング工程後の電子部品の要部を模式的に示す断面図である。 本発明の実施形態２に係る電子部品のクリーニング方法を示すフローチャートである。 本発明の実施形態２に係る素子チップの製造方法を示すフローチャートである。
　《実施形態１》
　本発明の実施形態１について説明する。本実施形態では、電子部品の主面と側壁との間におけるプラズマ処理のされ易さの違いを利用して、電子部品の側壁をクリーニングする。これにより、電子部品の主面を被覆する保護膜（マスク）を残存させたまま、側壁に付着する付着物を除去することができる。本実施形態の側壁クリーニング工程では、下記の堆積工程と除去工程とが繰り返される。
　堆積工程では、第１のプラズマを用いて、電子部品の一方の主面（第１の面）を被覆する保護膜および側壁の表面に、第１の膜を堆積させる。第１の膜は、プラズマが照射され易い保護膜の表面により厚く堆積する。一方、第１の膜は、側壁に保護膜の表面よりも薄く堆積する。第１の面は、保護膜および第１の膜によって保護される。
　除去工程では、第２のプラズマを用いて、側壁に付着する付着物の少なくとも一部を、第１の膜とともに除去する。上記の通り、側壁には第１の膜がより薄く堆積しているため、除去工程によって、第１の膜とともに側壁の付着物も除去される。一方、第１の面には第１の膜が厚く堆積しているため、除去工程によって保護膜はエッチングされないか、あるいは、そのエッチング量が抑制される。
　上記の堆積工程と除去工程との繰り返しによって、第１の面では、第１の膜の堆積および除去が繰り返される。言い換えれば、堆積工程と除去工程とを繰り返しても、保護膜自体のエッチングは抑制される。よって、側壁クリーニング工程による第１の面の損傷は抑制される。一方、側壁の表面では、第１の膜の堆積および除去が繰り返されるとともに、第１の膜が除去される際に付着物も除去される。これにより、側壁がクリーニングされる。繰返し回数は特に限定されず、側壁の付着物が除去されるまで繰り返すことができる。上記の通り、保護膜自体のエッチングは抑制されるためである。
　本実施形態に係るクリーニング方法は、ボッシュプロセスを経た電子部品の側壁のクリーニングに特に適している。ボッシュプロセスは、基板に、分割領域に対応する凹部をプラズマ処理により形成する第１ステップと、凹部の内壁に第２の膜をプラズマ処理により堆積させる第２ステップと、が交互に繰り返される。そのため、形成される素子チップの側壁には、堆積膜や堆積膜とプラズマとの反応生成物等（付着物）が付着し易い。さらに、側壁にはスキャロップと言われる凹凸が形成される。スキャロップに付着した付着物は除去され難い。本実施形態に係るクリーニング方法によれば、このような付着物を簡便な方法で除去することができる。本実施形態は、ボッシュプロセスを用いたエッチング工程を備える素子チップの製造方法を包含する。
　以下、側壁クリーニング工程を詳細に説明する。
　側壁クリーニング工程は、堆積工程および除去工程を含む。側壁クリーニング工程において、堆積工程と除去工程とは交互に複数回繰り返される。
（ａ）堆積工程
　電子部品の側壁には、例えばボッシュプロセスによって堆積された膜（堆積膜）および当該堆積膜とプラズマとの反応生成物等を含む付着物が付着している。このような付着物は、炭素原子およびフッ素原子を含むポリマー（フルオロカーボン）を主成分とし、さらにシリコンおよび酸素を含んでいる。本工程では、保護膜および付着物（すなわち側壁）の表面に、さらに第１の膜を堆積させる。
　第１の膜の堆積には、例えば、炭素原子（Ｃ）を含む第１のプロセスガスにより発生する第１のプラズマが用いられる。炭素原子を含むガスによって、保護膜および側壁の表面に第１の膜が効率よく堆積する。炭素原子を含むガスとしては、例えば、Ｃ４Ｆ８、Ｃ５Ｆ８等のフッ化炭素ガス；ＣＨＦ３、ＣＨ２Ｆ２等のフッ化炭化水素等が挙げられる。
　第１のプロセスガスは、その他のガス、例えばＡｒ、ＣＨ４、Ｈ２、Ｎ２等を含んでいてもよい。炭素原子を含むガスの第１のプロセスガスに占める割合は、１０体積％以上１００体積％未満であってよく、３０体積％以上９８体積％以下であってよい。
　保護膜の表面に堆積する第１の膜の厚みは特に限定されない。保護膜の表面に堆積する第１の膜の厚みは、除去工程の条件、生産性等を考慮して適宜設定すればよい。保護膜の表面に堆積する第１の膜の厚みは、３ｎｍ以上６６０ｎｍ以下であってよく、５０ｎｍ以上３００ｎｍ以下であってよい。このような第１の膜は、堆積速度２００ｎｍ／分以上２０００ｎｍ／分以下、堆積時間１秒以上２０秒以下の条件で形成できる。
　第１の膜は、側壁の表面に過度に堆積されないことが望ましい。保護膜の表面に堆積する第１の膜の厚みＤ１に対する側壁の表面に堆積する第１の膜の厚みＤ２の比：Ｄ２／Ｄ１は、４／１０以下であることが好ましく、３／１０以下であることがより好ましい。Ｄ２／Ｄ１は、１／１００以上であることが好ましく、１／５０以上であることがより好ましい。厚みＤ２は、側壁の表面に堆積する第１の膜の厚みの任意の５点の平均値である。通常、側壁の表面に堆積する第１の膜は、第１の面に近いほど厚い。
　第１のプラズマを発生させる条件は、第１の膜の厚みおよび成分等に応じて適宜設定される。なかでも、第１のプラズマは、保護膜の表面に十分な厚みの第１の膜が堆積する一方、側壁の表面に第１の膜が過度に堆積しないような条件で行うことが望ましい。これにより、少ないサイクル数で付着物を除去することができて、生産性が向上する。
　堆積工程における第１の膜が保護膜の表面に堆積する速度を、速度ＲＤ１とする。堆積工程における第１の膜が側壁の表面に堆積する速度を、速度ＲＤ２とする。上記の観点から、速度ＲＤ１に対する速度ＲＤ２の比：ＲＤ２／ＲＤ１は、４／１０以下であることが好ましく、３／１０以下であることがより好ましい。ＲＤ２／ＲＤ１は、１／１００以上であることが好ましく、１／５０以上であることがより好ましい。
　第１の膜の堆積速度は、例えば、側壁クリーニング工程に用いられるプラズマ処理装置において、電子部品が載置されるステージに対向するように配置される第１の電極に印加される高周波電力、ステージに内蔵される第２の電極に印加される高周波電力、処理室内の圧力、ガスの流量および電子部品の温度等により制御することができる。第２の電極に高周波電力が印加されることにより、ステージにバイアス電圧がかかる。ただし、堆積工程において第２の電極に印加される高周波電力は低い方が望ましく、０Ｗであってもよい。これにより、第１の膜が側壁の表面に堆積する速度ＲＤ２を抑制することができる。
　保護膜の表面に十分な厚みの第１の膜を堆積させながら、側壁の表面に第１の膜が過度に堆積しないようにするには、処理室内の圧力を高くする方法が挙げられる。特に、第１の膜の堆積速度の絶対値を大きくしながら、処理室内の圧力を高くする方法が効果的である。これにより、単位時間に第１の膜が保護膜の表面に堆積する量と側壁の表面に堆積する量との差がより大きくなって、ＲＤ２／ＲＤ１は小さくなり易い。
　処理室内の圧力を高くするには、例えば、ガス流量を増加する方法が挙げられる。第１の膜の堆積速度の絶対値を大きくするには、例えば、ガス流量を増加する方法、第１の電極に印加される高周波電力を大きくする方法、電子部品の温度を下げる方法等が挙げられる。ただし、ガス流量には、第１の電極に印加される高周波電力の電力値に応じて、上限値（閾値）が設定されている。したがって、ガス流量をこの上限値付近に設定した上で排気速度を調整することにより、処理室内の圧力の増加と第１の膜の堆積速度の絶対値の増加とを両立することができる。上記の方法の２つ以上を組み合わせてもよい。例えば、ガス流量を増加させながら、電子部品を冷却し、さらに、第１の電極に印加される高周波電力を増加してもよい。堆積工程において、処理室内の圧力は１０Ｐａ以上であることが好ましい。電子部品の冷却は、例えば、冷却されたステージに強く吸着させることにより行うことができる。
　第１のプラズマを発生させる条件は、例えば以下の通りである。プロセスガスとして、Ｃ４Ｆ８を１００ｓｃｃｍ以上６００ｓｃｃｍ以下で処理室（真空チャンバ）に供給する。真空チャンバ内の圧力は１０Ｐａ以上４０Ｐａ以下であり、高周波電力ＰＤ１は１０００Ｗ以上４８００Ｗ以下、高周波電力ＰＤ２は０Ｗ以上１００Ｗ以下である。ステージ温度は－１５℃以上１５℃以下である。以上の条件によれば、堆積速度は１００ｎｍ／分以上２５００ｎｍ／以下程度になる。処理時間は、保護膜の表面に堆積する第１の膜の厚みを考慮して設定すればよい。処理時間は、例えば、１秒以上１０秒以下である。
（ｂ）除去工程
　本工程では、電子部品の側壁に付着する付着物の少なくとも一部を、第２のプラズマにより除去する。付着物は、第１の膜とともに除去される。保護膜の表面を被覆する第１の膜もまた、除去され得る。ただし、保護膜上の第１の膜は厚いため、保護膜の損傷は抑制される。
　付着物および／または第１の膜（以下、付着物等と総称する場合がある。）の除去には、例えば、酸素原子を含む第２のプロセスガスにより発生する第２のプラズマが用いられる。有機物を主成分として含む付着物等は、酸素原子を含むガス由来の第２のプラズマにより効率よく除去される。酸素原子を含むガスとしては、例えば、Ｏ２、ＣＯ２、ＣＯ等が挙げられる。
　第２のプロセスガスは、その他のガス、例えばフッ素含有ガスを含んでもよい。これにより、付着物等の除去効果が高まり易くなる。フッ素含有ガスとしては、例えば、ＣＦ４、Ｃ４Ｆ８等のフッ化炭素ガスおよびＣＨＦ３等のフッ化炭化水素、ＳＦ６等が挙げられる。酸素原子を含むガスの第２のプロセスガスに占める割合は、１０体積％以上１００体積％未満であってよく、３０体積％以上９８体積％以下であってよい。
　第２のプラズマを発生させる条件は、付着物等の量および成分等に応じて適宜設定される。ただし、第２のプラズマは、保護膜上の第１の膜が過度に除去されないような条件で行うことが望ましい。これにより、保護膜の損傷が抑制されて、第１の面が保護される。
　除去工程における保護膜の表面の第１の膜が除去される速度を、速度ＲＲ１とする。除去工程において側壁の表面の第１の膜が除去される速度を、速度ＲＲ２とする。上記の観点から、速度ＲＲ１に対する速度ＲＲ２の比：ＲＲ２／ＲＲ１は、例えば、３／１０以上１０／１０以下であることが好ましい。
　側壁の表面の第１の膜の除去速度もまた、第１の電極に印加される高周波電力、第２の電極に印加される高周波電力、処理室内の圧力、ガスの流量およびステージの温度等により制御することができる。
　保護膜上の第１の膜が過度に除去されないようにするには、堆積工程と同様に、処理室内の圧力を高くする方法が挙げられる。特に、第１の膜の除去速度の絶対値を大きくしながら、処理室内の圧力を高くする方法が効果的である。第１の膜の除去速度の絶対値を大きくするには、例えば、ガス流量を増加する方法、第１の電極に印加される高周波電力を大きくする方法、電子部品の温度を上げる方法等が挙げられる。上記の方法の２つ以上を組み合わせてもよい。例えば、ガス流量を増加させながら、電子部品の温度を高め、さらに、第１の電極に印加される高周波電力を増加してもよい。電子部品の温度を高めるには、電子部品のステージへの吸着力を弱める方法が挙げられる。電子部品のステージへの吸着力は、後述するＥＳＣ電極に印加される電圧値によって制御される。除去工程において、処理室内の圧力は２０Ｐａ以上が好ましく、３０Ｐａ以上がさらに好ましい。
　第２のプラズマを発生させる条件は、例えば以下の通りである。プロセスガスとしてＯ２およびＣＦ４（流量比ＣＦ４／Ｏ２＝０％以上１０％以下）の混合ガスを、５０ｓｃｃｍ以上６００ｓｃｃｍ以下で真空チャンバに供給する。真空チャンバ内の圧力は１０Ｐａ以上６０Ｐａ以下であり、高周波電力ＰＲ１は１０００Ｗ以上４８００Ｗ以下、高周波電力ＰＲ２は０Ｗ以上１００Ｗ以下であり、ステージ温度は－１５℃以上１５℃以下である。以上の条件によれば、除去速度は２００ｎｍ／分以上３０００ｎｍ／分以下程度になる。処理時間は、堆積工程で保護膜の表面に堆積した第１の膜の膜厚が除去される程度に設定すればよい。処理時間は、例えば、０．１秒以上２００秒以下であり、好ましくは６秒以上１５秒以下である。
　堆積工程と除去工程とは交互に複数回繰り返される。除去工程を行うごとに、側壁の付着物の量は減少していく。一方、保護膜の厚みは維持される。各堆積工程は、同じ条件で行われてもよいし、異なる条件で行われてもよい。例えば、堆積工程における処理時間を徐々に短くしてもよい。各除去工程も同様に、同じ条件で行われてもよいし、異なる条件で行われてもよい。例えば、除去工程における処理時間を徐々に長くしてもよい。あるいは、除去工程において第２の電極に印加される高周波電力ＰＲ２を時間の経過とともに変化させてもよい。側壁クリーニング工程は、堆積工程から開始されてもよいし、除去工程から開始されてもよい。ただし、除去工程で終了することが望ましい。
　側壁クリーニング工程は、上記の通り、電子部品の主面と側壁との間におけるプラズマ処理のされ易さの違いを利用して行われる。側壁クリーニング工程は、堆積工程における速度ＲＤ１に対する速度ＲＤ２の比：ＲＤ２／ＲＤ１と、除去工程における速度ＲＲ１に対する速度ＲＲ２の比：ＲＤ２／ＲＤ１とが、ＲＤ２／ＲＤ１＜ＲＲ２／ＲＲ１の関係を満たすように行われることが好ましい。すなわち、保護膜上の第１の膜との比較において、側壁には第１の膜が堆積し難い一方、側壁の第１の膜が除去され易い条件で、側壁クリーニング工程を行うことが好ましい。これにより、側壁のクリーニングがより効率的に行われる。
　ＲＤ２／ＲＤ１＜ＲＲ２／ＲＲ１の関係を満たすには、例えば、堆積工程における処理室内の圧力ＰＤ１と、除去工程における処理室内の圧力ＰＲ１とを、ＰＤ１＜ＰＲ１の関係を満たすように制御すればよい。
　また、堆積工程において第２の電極に印加される高周波電力ＰＤ２と、除去工程において第２の電極に印加される高周波電力ＰＤ２とを、ＰＤ２≦ＰＲ２の関係を満たすように制御してもよい。
　側壁クリーニング工程では、複数の電子部品が同時に処理されてもよい。これにより、生産性が向上する。この場合、任意の２つの電子部品の対向する側壁同士の距離Ｗと、いずれか一方の電子部品の当該側壁の高さＨとは、Ｈ≧５×Ｗの関係を満たしていてもよい。このように高アスペクト比の凹凸がある場合にも、本実施形態によれば、電子部品の主面を被覆する保護膜を維持したまま、側壁に付着する付着物を除去することができる。さらに、Ｈ≦５０×Ｗの関係を満たしていてもよい。
　上記側壁の高さＨは特に限定されない。側壁の高さＨは、例えば２０μｍ以上７００μｍ以下である。上記側壁同士の距離Ｗも特に限定されない。側壁同士の距離Ｗは、例えば４μｍ以上６０μｍ以下である。
　距離Ｗは、任意の２つの電子部品の対向する側壁の第１の面側の端部同士の任意の２点における最短距離の平均値である。側壁の全面が対向していない場合、側壁の対向する部分同士の最短距離を測定すればよい。側壁の高さＨは、距離Ｗを算出するのに使用された２つの側壁（あるいはその部分）の任意の２点の高さの平均値のうち、低い方の高さである。側壁の高さは、当該側壁が繋いでいる第１の面と第２の面との間の最短距離である。
　以下、半導体層と配線層とを有する電子部品を例示して、図面を参照しながら本実施形態を具体的に説明する。ただし、本実施形態はこれに限定されるものではない。
　図１は、側壁クリーニング工程に供される電子部品の要部を模式的に示す断面図である。複数の電子部品２００が、後述する保持シート２２に支持されている。保持シート２２はハンドリング性向上のために使用されており、必ずしも要しない。
　電子部品２００は、半導体層１１と、半導体層１１の第１の面２００Ｘ側に配置された配線層１２と、を備える。第１の面２００Ｘは、保護膜４０により被覆されている。電子部品２００の側壁２００Ｚにはスキャロップが形成されている。側壁２００Ｚには付着物６０が付着している。なお、図示例において、スキャロップおよび付着物は、誇張して示されている。
　図２は、１回目の堆積工程後の電子部品の要部を模式的に示す断面図である。保護膜４０の表面および側壁２００Ｚの表面に、それぞれ第１の膜５０が堆積している。ただし、保護膜４０の表面に堆積する第１の膜５０よりも、側壁２００Ｚの表面に堆積する第１の膜５０は薄い。
　図３は、１回目の除去工程後の電子部品の要部を模式的に示す断面図である。堆積工程により堆積された第１の膜５０が除去されている。側壁２００Ｚでは、第１の膜５０とともに付着物６０の一部も除去されて、付着物６０の層は薄くなっている。
　図４は、Ｎ回目（Ｎ≧２）の堆積工程後の電子部品の要部を模式的に示す断面図である。保護膜４０の表面および側壁２００Ｚの表面に、それぞれ第１の膜５０が堆積している。保護膜４０の表面に堆積する第１の膜５０よりも、側壁２００Ｚの表面に堆積する第１の膜５０は薄い。
　図５は、Ｎ回目（Ｎ≧２）の除去工程後の電子部品の要部を模式的に示す断面図である。Ｎ回目（Ｎ≧２）の堆積工程により堆積された第１の膜５０が除去されている。側壁２００Ｚでは、第１の膜５０とともに付着物６０の残部が除去されて、側壁２００Ｚが露出している。
　次に、上記の側壁クリーニング工程を備えるクリーニング方法を説明する。
Ａ．電子部品のクリーニング方法
　本実施形態に係る電子部品のクリーニング方法は、保護膜で覆われた第１の面と、第１の面とは反対側の第２の面と、第１の面と第２の面との間にある側壁と、側壁に付着する付着物と、を備える電子部品を準備する準備工程と、電子部品の側壁をクリーニングする上記の側壁クリーニング工程と、を備える。図６は、本実施形態に係るクリーニング方法を示すフローチャートである。
（ｉ）電子部品の準備工程（Ｓ０１）
　保護膜で覆われた第１の面と、第１の面とは反対側の第２の面と、第１の面と第２の面との間にある側壁と、を備える少なくとも１つの電子部品を準備する。電子部品は、例えば、ボッシュプロセスによって、基板をプラズマダイシングすることにより作製される素子チップである。側壁には、スキャロップ、すなわち凹部と凸部とが形成されていてもよい。
　電子部品は、例えば、半導体層と配線層とを備える。
　半導体層は、例えば、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）等を含む。電子部品における半導体層の厚みは特に限定されず、例えば、２０μｍ以上１０００μｍ以下であり、５０μｍ以上３００μｍ以下であってもよい。
　配線層は、例えば、半導体回路、電子部品素子（ＬＥＤ、レーザ、ＭＥＭＳ等）等を構成しており、絶縁膜、金属材料、樹脂層（例えば、ポリイミド）、レジスト層、電極パッド、バンプ等を備えてもよい。絶縁膜は、配線用の金属材料との積層体（多層配線層あるいは再配線層）として含まれてもよい。
　保護膜は、例えば、ポリイミド等の熱硬化性樹脂、フェノール樹脂等のフォトレジスト、あるいは、アクリル樹脂等の水溶性レジスト等の、いわゆるレジスト材料を含む。このようなレジスト材料により形成される保護膜は、通常、製造中の電子部品を保護するために形成され、電子部品が完成するまでの間に除去される。電子部品の最表面に配置されている絶縁膜（窒化ケイ素やシリコン酸化膜など）および／または樹脂層（ポリイミド）を、保護膜としてもよい。このような絶縁膜により形成される保護膜は、製造中のみならず、流通後の電子部品を保護するために形成され、除去されない。
　保護膜の厚みは特に限定されない。ただし、保護膜が上記のレジスト材料により形成される場合、保護膜の厚みは、ボッシュプロセスを用いたエッチング工程により完全には除去されない程度であることが好ましい。保護膜の厚みは、例えば、上記エッチング工程において保護膜がエッチングされる量（厚み）を算出し、このエッチング量以上になるように設定される。保護膜の厚みは、例えば、５μｍ以上６０μｍ以下である。なお、保護膜が上記の絶縁膜等である場合、上記エッチング工程における保護膜のエッチング量が数μｍ以下になるように、ボッシュプロセスの条件を調整する。
　側壁クリーニング工程において複数の電子部品が同時に処理される場合、ハンドリング性の観点から、複数の電子部品は、フレームに固定された保持シートに貼着されていることが望ましい。フレームとフレームに固定された保持シートとを備える部材を、搬送キャリアと称す。
（搬送キャリア）
　フレームは、複数の電子部品を囲める程度の開口を有した枠体であり、所定の幅および略一定の薄い厚みを有している。フレームは、保持シートおよび複数の電子部品を保持した状態で搬送できる程度の剛性を有している。フレームの開口の形状は特に限定されないが、例えば、円形や、矩形、六角形など多角形であってもよい。フレームの材質としては、例えば、アルミニウム、ステンレス鋼等の金属や、樹脂等が挙げられる。
　保持シートの材質は特に限定されない。なかでも、電子部品が貼着され易い点で、保持シートは、粘着層と柔軟性のある非粘着層とを含むことが好ましい。
　非粘着層の材質は特に限定されず、例えば、ポリエチレンおよびポリプロピレン等のポリオレフィン、ポリ塩化ビニル、ポリエチレンテレフタレート等のポリエステル等の熱可塑性樹脂が挙げられる。樹脂フィルムには、伸縮性を付加するためのゴム成分（例えば、エチレン－プロピレンゴム（ＥＰＭ）、エチレン－プロピレン－ジエンゴム（ＥＰＤＭ）等）、可塑剤、軟化剤、酸化防止剤、導電性材料等の各種添加剤が配合されていてもよい。また、上記熱可塑性樹脂は、アクリル基等の光重合反応を示す官能基を有していてもよい。非粘着層の厚みは特に限定されず、例えば、５０μｍ以上３００μｍ以下であり、好ましくは５０μｍ以上１５０μｍ以下である。
　粘着層を備える面（粘着面）の外周縁は、フレームの一方の面に貼着しており、フレームの開口を覆っている。粘着面のフレームの開口から露出した部分に、電子部品の一方の主面（第２の面）が貼着されることにより、電子部品は保持シートに保持される。電子部品は、ダイアタッチフィルム（ＤＡＦ）を介して、保持シートに保持されてもよい。
　粘着層は、紫外線（ＵＶ）の照射によって粘着力が減少する粘着成分からなることが好ましい。これにより、保護膜除去工程後に電子部品をピックアップする際、ＵＶ照射を行うことにより、電子部品が粘着層から容易に剥離されて、ピックアップし易くなる。例えば、粘着層は、非粘着層の片面に、ＵＶ硬化型アクリル粘着剤を５μｍ以上１００μｍ以下（好ましくは５μｍ以上１５μｍ以下）の厚みに塗布することにより得られる。
　上記の電子部品の準備工程は、複数の素子領域および素子領域を画定する分割領域を備えるとともに、第１の面および第１の面とは反対側の第２の面を有する基板を準備する基板準備工程と、第１の面を被覆する保護膜を形成する保護膜形成工程と、保護膜に開口を形成して、第１の面における分割領域を露出させる開口形成工程と、露出した分割領域に対応する凹部を、プラズマ処理により形成する第１ステップと、凹部の内壁に第２の膜を、プラズマ処理により堆積させる第２ステップと、を含むサイクルを繰り返すエッチング工程と、を備えていてもよい。これら工程については後述する。これにより、所定の間隔を空けて配置された複数の電子部品が準備される。
　図７Ａは、電子部品の準備工程で準備された電子部品を模式的に示す上面図である。図７Ｂは、図７ＡのＡ－Ａ線における断面図である。図７Ｂでは、便宜上、付着物を省略している。
　搬送キャリア２０は、フレーム２１とフレーム２１に固定された保持シート２２とを備える。フレーム２１には、位置決めのためのノッチ２１ａやコーナーカット２１ｂが設けられていてもよい。保持シート２２は、粘着面２２Ｘと非粘着面２２Ｙとを備えており、粘着面２２Ｘの外周縁は、フレーム２１の一方の面に貼着している。粘着面２２Ｘのフレーム２１の開口から露出した部分に、電子部品２００の第２の面２００Ｙが貼着される。
　複数の電子部品２００は、保持シート２２の粘着面２２Ｘに間隔を空けて貼着されている。このような電子部品２００は、ボッシュプロセスによって、基板をプラズマダイシングすることにより得られる。電子部品２００は、半導体層１１と、半導体層１１の第１の面２００Ｘ側に積層される配線層１２と、を備える。電子部品２００の第１の面２００Ｘに、保護膜４０が形成されている。
（ｉｉ）側壁クリーニング工程（Ｓ０２）
　素子チップの側壁をクリーニングする。
　側壁クリーニング工程は、上記の（ａ）堆積工程（Ｓ０２１）および（ｂ）除去工程（Ｓ０２２）により実行される。上記側壁クリーニング工程によれば、保護膜を残存させながら、側壁の付着物を除去することができる。堆積工程と除去工程とは、付着物が除去されるまで繰り返される。
（ｉｉｉ）保護膜除去工程（Ｓ０３）
　最後の除去工程の後、保護膜を除去してもよい。
　保護膜の除去には、例えば、酸素ガス（Ｏ２）を含む第３のプロセスガスにより発生する第３のプラズマが用いられる。第３のプロセスガスは、Ｏ２とともにフッ素含有ガスを含んでもよい。フッ素含有ガスとしては、上記と同様の化合物が挙げられる。Ｏ２の第３のプロセスガスに占める割合は、１０体積％以上１００体積％未満であってよく、３０体積％以上９８体積％以下であってよい。
　第３のプラズマを発生させる条件は、保護膜の量および成分等に応じて適宜設定される。
　第３のプラズマを発生させる条件は、例えば以下の通りである。アッシングガスとしてＣＦ４とＯ２との混合ガス（流量比ＣＦ４／Ｏ２＝０％以上１０％以下）を５０ｓｃｃｍ以上６００ｓｃｃｍ以下で、真空チャンバに供給する。真空チャンバ内の圧力は１Ｐａ以上３０Ｐａ以下であり、第１の電極に印加される高周波電力ＰＡ１は、１０００Ｗ以上４８００Ｗ以下であり、第２の電極に印加される高周波電力ＰＡ２は、０Ｗ以上１００Ｗ以下である。保護膜除去工程において第２の電極に印加される高周波電力ＰＡ２は、エッチング工程における第２の電極への印加電力よりも小さくなるように設定することが望ましい。処理時間は、保護膜の量に応じて適宜設定されるが、例えば、３秒以上３００秒以下である。
　保護膜が水溶性である場合、第３のプラズマに替えて、水洗により保護膜を除去してもよい。保護膜が、電子部品の最表面に配置されている絶縁膜および／または樹脂層である場合、保護膜を除去しなくてもよい。このような保護膜は、製造中に加えて、流通後の電子部品を保護するために形成されているためである。
Ｂ．素子チップの製造方法
　本実施形態に係る素子チップの製造方法は、複数の素子領域および素子領域を画定する分割領域を備えるとともに、第１の面および第１の面とは反対側の第２の面を有する基板を準備する基板準備工程と、第１の面に保護膜を形成する保護膜形成工程と、保護膜に開口を形成して、第１の面における分割領域を露出させる開口形成工程と、露出した分割領域に対応する凹部をプラズマ処理により形成する第１ステップ、および、凹部の内壁に、第２の膜をプラズマ処理により堆積させる第２ステップと、を含むサイクルを繰り返して、保護膜で覆われた第１の面、第２の面、第１の面と前記第２の面との間にある側壁、および、側壁に付着する付着物、を備える電子部品を得るエッチング工程と、電子部品の側壁をクリーニングする側壁クリーニング工程と、を備える。
　側壁クリーニング工程は、第１のプラズマを用いて、保護膜および付着物の表面に第１の膜を堆積させる堆積工程と、第２のプラズマを用いて、付着物の表面に堆積する第１の膜とともに、付着物の少なくとも一部を除去する除去工程と、を備える。堆積工程と除去工程とは、保護膜が残存するように、交互に複数回繰り返される。図８は、本実施形態に係る素子チップの製造方法を示すフローチャートである。
（１）基板準備工程（Ｓ１１）
　まず、処理の対象となる基板を準備する。
（基板）
　基板は、第１の面および第２の面を備えるとともに、複数の素子領域と素子領域を画定する分割領域とを備える。基板は、上記の半導体層を備える。基板の素子領域は、さらに上記の配線層を備えてよい。基板の分割領域は、さらに絶縁膜とＴＥＧ（Test Element Group）等の金属材料とを備えてよい。分割領域における基板をエッチングすることにより、複数の素子チップが得られる。
　基板の大きさは特に限定されず、例えば、最大径５０ｍｍ～３００ｍｍ程度である。基板の形状も特に限定されず、例えば、円形、角型である。また、基板には、オリエンテーションフラット（オリフラ）、ノッチ等の切欠きが設けられていてもよい。
　分割領域の形状は、直線に限られず、所望の素子チップの形状に応じて設定されればよく、ジグザグであってもよいし、波線であってもよい。なお、素子チップの形状としては、例えば、矩形、六角形等が挙げられる。
　分割領域の幅は特に限定されず、基板や素子チップの大きさ等に応じて、適宜設定すればよい。分割領域の幅は、例えば、１０μｍ以上３００μｍ以下である。複数の分割領域の幅は、同じであってもよいし、異なっていてもよい。分割領域は、通常、複数本、基板に配置されている。隣接する分割領域同士のピッチも特に限定されず、基板や素子チップの大きさ等に応じて、適宜設定すればよい。
　基板の第２の面を、フレームに固定された保持シートに貼着してもよい。これにより、ハンドリング性が向上する。保持シートに貼着された基板をダイシングすることにより、保持シート上に間隔を空けて配置された複数の素子チップが得られる。フレームおよび保持シートの形状、材質等は上記の通りである。
（２）保護膜形成工程（Ｓ１２）
　基板の第１の面を被覆する保護膜を形成する。
　保護膜は、基板の素子領域をプラズマ等から保護するために設けられる。エッチング工程後、保護膜は除去される。保護膜の材料、厚みは上記の通りである。
　保護膜は、例えば、レジスト材料をシート状に成型した後、このシートを基板に貼り付けるか、あるいは、レジスト材料の原料液を、スピンコートやスプレー塗布等の方法を用いて、基板に塗布することにより形成される。原料液の塗布量を変えなから塗布することにより、保護膜の厚みを部分的に変えることができる。スピンコートとスプレー塗布とを併用して、塗布量を調整してもよい。
（３）開口形成工程（Ｓ１３）
　保護膜に開口を形成して、基板の分割領域を露出させる。
　開口は、例えば、フォトレジストにより形成された保護膜のうち、分割領域に対応する領域をフォトリソグラフィ法によって除去することにより形成される。熱硬化性樹脂あるいは水溶性レジストにより形成された保護膜のうち、分割領域に対応する領域をレーザスクライビングによりパターニングして、開口を形成してもよい。
　開口は、分割領域における保護膜および配線層が除去されることにより形成されてもよい。分割領域における配線層の除去は、後述するエッチング工程において行ってもよい。この場合、配線層を除去するためのプラズマを発生させる条件と、基板をエッチングするためのプラズマを発生させる条件とは異なり得る。
（４）エッチング工程（Ｓ１４）
　基板をプラズマに晒して、開口から露出する分割領域を第２の面までエッチングし、基板から複数の素子チップを形成する。複数の素子チップは、保持シートに保持された状態で得られる。
　エッチング工程は、いわゆるボッシュプロセスにより行われる。ボッシュプロセスでは、基板に、分割領域に対応する溝を形成する第１ステップと、溝の内壁に膜を堆積させる第２ステップと、を含むサイクルが１回以上、行われる。さらに、第１ステップと第２ステップとの間には、上記膜（堆積膜）の除去ステップが行われる。
　１回目のサイクルの第１ステップにより、まず、分割領域に対応する浅い凹部が形成される。続いて、第２ステップにより、形成された浅い凹部の内壁に堆積膜が形成される。２回目のサイクルは、堆積膜の除去ステップから開始される。堆積膜除去ステップでは、異方性エッチングが行われる。つまり、凹部の内壁のうち、底部を被覆する堆積膜が除去される。続いて、第１ステップが行われ、凹部の底部が等方的にエッチングされる。第１ステップの後、再び第２ステップを行い、凹部の内壁に堆積膜を形成する。このように２回目のサイクル（堆積膜除去ステップ、第１ステップおよび第２ステップ）を繰り返すことにより、保護膜で覆われた第１の面と、第２の面と、側壁と、を備える少なくとも１つの素子チップが得られる。形成される素子チップの側壁には、堆積膜や堆積膜とプラズマとの反応生成物等を含む付着物が付着している。側壁には、スキャロップが形成されていてもよい。
　堆積膜除去ステップにおける処理条件は、例えば以下の通りである。プロセスガスとして、ＳＦ６を２００ｓｃｃｍ以上１０００ｓｃｃｍ以下で、Ｏ２を０ｓｃｃｍ以上２０ｓｃｃｍ以下で、真空チャンバに供給する。真空チャンバ内の圧力は５Ｐａ以上３０Ｐａ以下であり、第１の電極に印加される高周波電力は１５００Ｗ以上４８００Ｗ以下であり、第２の電極に印加される高周波電力は５０Ｗ以上２００Ｗ以下である。処理時間は、１秒以上５秒以下である。
　第１ステップにおける処理条件は、例えば以下の通りである。プロセスガスとして、ＳＦ６を２００ｓｃｃｍ以上１０００ｓｃｃｍ以下で、Ｏ２を０ｓｃｃｍ以上２０ｓｃｃｍ以下で、真空チャンバに供給する。真空チャンバ内の圧力は５Ｐａ以上３０Ｐａ以下であり、第１の電極に印加される高周波電力は１５００Ｗ以上４８００Ｗ以下であり、第２の電極に印加される高周波電力は０Ｗ以上１００Ｗ以下である。処理時間は、３秒以上３０秒以下である。
　第２ステップにおける処理条件は、例えば以下の通りである。プロセスガスとして、Ｃ４Ｆ８を１００ｓｃｃｍ以上６００ｓｃｃｍ以下で真空チャンバに供給する。真空チャンバ内の圧力は５Ｐａ以上３０Ｐａ以下であり、第１の電極に印加される高周波電力は１５００Ｗ以上４８００Ｗ以下であり、第２の電極に印加される高周波電力は０Ｗ以上１００Ｗ以下である。処理時間は、１秒以上１０秒以下である。
　上記のような条件で、第２ステップ、堆積膜除去ステップおよび第１ステップを繰り返すことにより、Ｓｉを含む半導体層は、１０μｍ／分以上２０μｍ／分以下の速度で深さ方向に垂直にエッチングされ得る。
（５）側壁クリーニング工程（Ｓ１５）
　得られた電子部品の側壁をクリーニングする。
　側壁クリーニング工程は、上記の電子部品のクリーニング方法における側壁クリーニング工程（ｉｉ）により実行される。本実施形態に係る側壁クリーニング工程によれば、保護膜を維持しながら、側壁の付着物を除去することができる。
　エッチング工程および側壁クリーニング工程で使用されるプラズマ処理装置は同じであってもよく、異なっていてもよい。同じプラズマ処理装置を使用する場合、両工程は連続して行われてもよい。
（６）保護膜除去工程（Ｓ１６）
　保護膜除去工程は、上記の電子部品のクリーニング方法における保護膜除去工程（ｉｉｉ）により実行される。これにより、保護膜が除去される。
　側壁クリーニング工程および保護膜除去工程で使用されるプラズマ処理装置は同じであってもよく、異なっていてもよい。同じプラズマ処理装置を使用する場合、両工程は連続して行われてもよい。
　保護膜除去工程の後、素子チップは、保持シートから取り外される。
　素子チップを、例えば、保持シートの非粘着面側から、保持シートとともに突き上げピンで突き上げる。これにより、素子チップの少なくとも一部は、保持シートから浮き上がる。その後、ピックアップ装置により、素子チップは保持シートから取り外される。
　以下、素子チップの製造方法を、図面を参照しながら具体的に説明する。ただし、本実施形態はこれに限定されるものではない。
　図９は、本実施形態に係る基板準備工程により準備された基板を模式的に示す上面図である。図１０は、当該基板の一部を模式的に示す断面図である。基板１０は、第１の面１０Ｘおよび第２の面１０Ｙを備えるとともに、複数の素子領域１０１と素子領域１０１を画定する分割領域１０２とを備える。素子領域１０１は、半導体層１１と、半導体層１１の第１の面１０Ｘ側に積層される配線層１２と、を備える。分割領域１０２は、半導体層１１と、絶縁膜１４とを備える。基板１０の第２の面１０Ｙは、搬送キャリア２０が備える保持シート２２に貼着されている。
　図１１は、本実施形態に係る保護膜形成工程後の基板の一部を模式的に示す断面図である。基板１０の第１の面１０Ｘに、保護膜４０が形成されている。
　図１２は、本実施形態に係る開口形成工程後の基板の一部を模式的に示す断面図である。分割領域１０２における保護膜４０および絶縁膜１４が除去されて、開口から分割領域１０２において半導体層１１が露出している。
　図１３は、本実施形態に係るエッチング工程で作製された素子チップを、模式的に示す断面図である。基板の分割領域がエッチングされて、基板から複数の素子チップ２００が形成されている。電子部品の側壁２００Ｚにはスキャロップが形成されている。素子チップ２００の第１の面２００Ｘは、保護膜４０により覆われている。
　図１４は、本実施形態に係る保護膜除去工程後の素子チップを、模式的に示す断面図である。第１の面２００Ｘを覆っていた保護膜４０が除去されている。
　以下、エッチング工程、側壁クリーニング工程および保護膜除去工程で用いられるプラズマ処理装置について、図１５を参照しながら具体的に説明する。ただし、プラズマ処理装置は、これに限定されるものではない。図１５は、プラズマ処理装置１００の構造を概略的に示す断面図である。図１５において、複数の電子部品（素子チップ）は、搬送キャリアに保持されている。
（プラズマ処理装置）
　プラズマ処理装置１００は、ステージ１１１を備えている。複数の電子部品２００を保持する搬送キャリア２０は、保持シート２２の電子部品２００を保持している面が上方を向くように、ステージ１１１に搭載される。ステージ１１１は、搬送キャリア２０の全体を載置できる程度の大きさを備える。ステージ１１１の上方には、少なくとも１つの電子部品２００を露出させるための窓部１２４Ｗを有するカバー１２４が配置されている。カバー１２４には、フレーム２１がステージ１１１に載置されている状態のとき、フレーム２１を押圧するための押さえ部材１０７が配置されている。押さえ部材１０７は、フレーム２１と点接触できる部材（例えば、コイルバネや弾力性を有する樹脂）であることが好ましい。これにより、フレーム２１およびカバー１２４の熱が互いに影響し合うことを抑制しながら、フレーム２１の歪みを矯正することができる。
　ステージ１１１およびカバー１２４は、真空チャンバ１０３内に配置されている。真空チャンバ１０３は、上部が開口した概ね円筒状であり、上部開口は蓋体である誘電体部材１０８により閉鎖されている。真空チャンバ１０３を構成する材料としては、アルミニウム、ステンレス鋼（ＳＵＳ）、表面をアルマイト加工したアルミニウム等が例示できる。誘電体部材１０８を構成する材料としては、酸化イットリウム（Ｙ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ2Ｏ3）、石英（ＳｉＯ2）等の誘電体材料が例示できる
。誘電体部材１０８の上方には、上部電極としての第１の電極１０９が配置されている。第１の電極１０９は、第１の高周波電源１１０Ａと電気的に接続されている。ステージ１１１は、真空チャンバ１０３内の底部側に配置される。ステージ１１１と第１の電極１０９とは対向している。
　真空チャンバ１０３には、ガス導入口１０３ａが接続されている。ガス導入口１０３ａには、プラズマ発生用ガス（プロセスガス）の供給源であるプロセスガス源１１２およびアッシングガス源１１３が、それぞれ配管によって接続されている。また、真空チャンバ１０３には、排気口１０３ｂが設けられており、排気口１０３ｂには、真空チャンバ１０３内のガスを排気して減圧するための真空ポンプを含む減圧機構１１４が接続されている。真空チャンバ１０３内にプロセスガスが供給された状態で、第１の電極１０９に第１の高周波電源１１０Ａから高周波電力が供給されることにより、真空チャンバ１０３内にプラズマが発生する。
　ステージ１１１は、第２の電極１２０を内蔵している。具体的には、ステージ１１１は、それぞれ略円形の電極層１１５と、金属層１１６と、電極層１１５および金属層１１６を支持する基台１１７と、電極層１１５、金属層１１６および基台１１７を取り囲む外周部１１８とを備える。電極層１１５の内部には、静電吸着（Electrostatic Chuck）用電極（以下、ＥＳＣ電極１１９と称す。）と、第２の高周波電源１１０Ｂに電気的に接続された第２の電極１２０とが配置されている。外周部１１８は導電性および耐エッチング性を有する金属により構成されており、電極層１１５、金属層１１６および基台１１７をプラズマから保護する。外周部１１８の上面には、円環状の外周リング１２９が配置されている。外周リング１２９は、外周部１１８の上面をプラズマから保護する役割をもつ。電極層１１５および外周リング１２９は、例えば、上記の誘電体材料により構成される。
　ＥＳＣ電極１１９には、直流電源１２６が電気的に接続されている。静電吸着機構は、ＥＳＣ電極１１９および直流電源１２６により構成されている。静電吸着機構によって、保持シート２２はステージ１１１に押し付けられて固定される。以下、保持シート２２をステージ１１１に固定する固定機構として、静電吸着機構を備える場合を例に挙げて説明するが、これに限定されない。保持シート２２のステージ１１１への固定は、図示しないクランプによって行われてもよい。
　金属層１１６は、例えば、表面にアルマイト被覆を形成したアルミニウム等により構成される。金属層１１６内には、冷媒流路１２７が形成されている。冷媒流路１２７は、ステージ１１１を冷却する。ステージ１１１が冷却されることにより、ステージ１１１に搭載された保持シート２２が冷却されるとともに、ステージ１１１にその一部が接触しているカバー１２４も冷却される。これにより、電子部品２００や保持シート２２が、プラズマ処理中に加熱されることによって損傷されることが抑制される。冷媒流路１２７内の冷媒は、冷媒循環装置１２５により循環される。
　ステージ１１１の外周付近には、ステージ１１１を貫通する複数の支持部１２２が配置されている。支持部１２２は、搬送キャリア２０のフレーム２１を支持する。支持部１２２は、第１の昇降機構１２３Ａにより昇降駆動される。搬送キャリア２０が真空チャンバ１０３内に搬送されると、所定の位置まで上昇した支持部１２２に受け渡される。支持部１２２の上端面がステージ１１１と同じレベル以下にまで降下することにより、搬送キャリア２０は、ステージ１１１の所定の位置に載置される。
　カバー１２４の端部には、複数の昇降ロッド１２１が連結しており、カバー１２４を昇降可能にしている。昇降ロッド１２１は、第２の昇降機構１２３Ｂにより昇降駆動される。第２の昇降機構１２３Ｂによるカバー１２４の昇降の動作は、第１の昇降機構１２３Ａとは独立して行うことができる。
　制御装置１２８は、第１の高周波電源１１０Ａ、第２の高周波電源１１０Ｂ、プロセスガス源１１２、アッシングガス源１１３、減圧機構１１４、冷媒循環装置１２５、第１の昇降機構１２３Ａ、第２の昇降機構１２３Ｂおよび静電吸着機構を含むプラズマ処理装置１００を構成する要素の動作を制御する。図１６は、本実施形態で使用されるプラズマ処理装置のブロック図である。
　電子部品２００へのプラズマ処理は、電子部品２００が保持された搬送キャリア２０を真空チャンバ内に搬入し、電子部品２００がステージ１１１に載置された状態で行われる。
　搬送キャリア２０の搬入の際、真空チャンバ１０３内では、昇降ロッド１２１の駆動により、カバー１２４が所定の位置まで上昇している。図示しないゲートバルブが開いて搬送キャリア２０が搬入される。複数の支持部１２２は、上昇した状態で待機している。搬送キャリア２０がステージ１１１上方の所定の位置に到達すると、支持部１２２に搬送キャリア２０が受け渡される。搬送キャリア２０は、保持シート２２の粘着面が上方を向くように、支持部１２２の上端面に受け渡される。
　搬送キャリア２０が支持部１２２に受け渡されると、真空チャンバ１０３は密閉状態に置かれる。次に、支持部１２２が降下を開始する。支持部１２２の上端面が、ステージ１１１と同じレベル以下にまで降下することにより、搬送キャリア２０は、ステージ１１１に載置される。続いて、昇降ロッド１２１が駆動する。昇降ロッド１２１は、カバー１２４を所定の位置にまで降下させる。このとき、カバー１２４に配置された押さえ部材１０７がフレーム２１に点接触できるように、カバー１２４とステージ１１１との距離は調節されている。これにより、フレーム２１が押さえ部材１０７によって押圧されるとともに、フレーム２１がカバー１２４によって覆われ、基板１０は窓部１２４Ｗから露出する。
　カバー１２４は、例えば、略円形の外形輪郭を有したドーナツ形であり、一定の幅および薄い厚みを備えている。窓部１２４Ｗの直径はフレーム２１の内径よりも小さく、その外径はフレーム２１の外径よりも大きい。したがって、搬送キャリア２０をステージ１１１の所定の位置に搭載し、カバー１２４を降下させると、カバー１２４は、フレーム２１を覆うことができる。窓部１２４Ｗからは、少なくとも１つの電子部品２００が露出する。
　カバー１２４は、例えば、セラミックス（例えば、アルミナ、窒化アルミニウムなど）や石英などの誘電体や、アルミニウムあるいは表面がアルマイト処理されたアルミニウムなどの金属で構成される。押さえ部材１０７は、上記の誘電体や金属の他、樹脂材料で構成され得る。
　搬送キャリア２０が支持部１２２に受け渡された後、直流電源１２６からＥＳＣ電極１１９に電圧を印加する。これにより、保持シート２２がステージ１１１に接触すると同時にステージ１１１に静電吸着される。なお、ＥＳＣ電極１１９への電圧の印加は、保持シート２２がステージ１１１に載置された後（接触した後）に、開始されてもよい。
　プラズマ処理が終了すると、真空チャンバ１０３内のガスが排出され、ゲートバルブが開く。複数の電子部品２００を保持する搬送キャリア２０は、ゲートバルブから進入した搬送機構によって、プラズマ処理装置１００から搬出される。搬送キャリア２０が搬出されると、ゲートバルブは速やかに閉じられる。搬送キャリア２０の搬出プロセスは、上記のような搬送キャリア２０をステージ１１１に搭載する手順とは逆の手順で行われてもよい。すなわち、カバー１２４を所定の位置にまで上昇させた後、ＥＳＣ電極１１９への印加電圧をゼロにして、搬送キャリア２０のステージ１１１への吸着を解除し、支持部１２２を上昇させる。支持部１２２が所定の位置まで上昇した後、搬送キャリア２０は搬出される。
　《実施形態２》
　本発明の実施形態２について説明する。本実施形態では、電子部品の主面と側壁との間におけるプラズマ処理のされ易さの違いを利用して、電子部品の側壁をクリーニングする。これにより、電子部品の主面を被覆する保護膜（マスク）を残存させたまま、側壁に付着する付着物を除去することができる。
　本実施形態に係る側壁クリーニング工程では、電子部品を酸化炭素ガスを含む第４のプラズマに晒す。第４のプラズマにより、電子部品の主面を被覆する保護膜を残存させたまま、側壁に付着する付着物を除去することができる理由は、以下のように考えられる。
　プロセスガスに含まれる酸化炭素ガスは、プラズマ処理装置内で酸素原子および炭素原子に解離する。そのため、プラズマ処理装置内に発生させたプラズマには、炭素のイオンやラジカルが含まれる。炭素のイオンやラジカルが電子部品に衝突すると、その表面には、この炭素のイオンやラジカルに由来する炭素（Ｃ）が堆積する。特に、炭素は、電子部品の主面つまり保護膜上に堆積し易い。
　さらに、プラズマ処理装置内に発生させたプラズマには、酸素のイオンやラジカルも含まれる。酸素のイオンやラジカルが電子部品に衝突すると、電子部品の側壁の炭素とともに付着物が酸化および分解されて除去される。一方、電子部品の主面では、主に堆積した炭素がエッチングされる。
　第４のプラズマにより、電子部品の主面を被覆する保護膜を残存させたまま、側壁に付着する付着物を除去することができるという効果を、具体的なデータを用いて示す。図１７は、ポリマーの縦方向および横方向におけるエッチング速度と、処理室（真空チャンバ）内の圧力との関係を示すグラフである。図１８は、ポリマーの横方向に対する縦方向のエッチング速度の比（縦方向のエッチング速度／横方向のエッチング速度。以下、縦横比と称す。）と、真空チャンバ内の圧力との関係を示すグラフである。図１７および図１８では、比較のために、プロセスガスとして酸素（Ｏ２）ガスを用いた場合のデータも示されている。なお、縦方向のポリマーエッチング速度は、電子部品の主面に堆積するポリマーがエッチングされる速度を意味する。横方向のポリマーエッチング速度は、電子部品の側壁に堆積するポリマーがエッチングされる速度を意味する。
　試料として、ポリマー（フルオロカーボン）を堆積させたシリコン基板を用いた。ポリマーの生成条件は以下の通りである。Ｃ４Ｆ８を６００ｓｃｃｍで真空チャンバに供給し、真空チャンバ内の圧力を１０Ｐａ、試料が載置されるステージに対向するように配置される電極（第１の電極）に印加される高周波電力を４８００Ｗ、ステージに内蔵される電極（第２の電極）に印加される高周波電力を０Ｗ、ステージ温度を－１０℃とし、処理時間を２分とした。
　ポリマーのエッチング条件は以下の通りである。プロセスガスとしてＣＯ２を２００ｓｃｃｍで真空チャンバに供給し、真空チャンバ内の圧力を３０Ｐａ以下に調整し、第１の電極に印加される高周波電力を３０００Ｗ、第２の電極に印加される高周波電力を０Ｗ、ステージ温度を－１０℃とし、処理時間を１分とした。酸素（Ｏ２）ガスを用いたポリマーエッチングも同様の条件で行った。
　図１７に示されるように、ＣＯ２を用いたポリマーエッチングにおける縦方向のエッチング速度は、Ｏ２を用いる場合に比べて十分に小さい。これは、上記のように、エッチング処理中にＣＯ２から解離した炭素が電子部品の主面に堆積したためであると考えられる。エッチングと同時に主面に炭素が堆積することにより、みかけの縦方向のエッチング速度が小さくなる。そのため、電子部品の主面を被覆する保護膜を残存させることができる。一方、Ｏ２を用いたポリマーエッチングでは炭素が堆積しないため、電子部品の表面にある保護膜がエッチングされる。
　また、図１７に示されるように、ポリマーエッチングにおける縦方向のエッチング速度は、ＣＯ２を用いる場合とＯ２を用いる場合のいずれの場合においてもチャンバ内の圧力の上昇に伴って小さくなる。Ｏ２を用いる場合、横方向のエッチング速度もまた、チャンバ内の圧力の上昇に伴って小さくなる。一方、図１７から、ＣＯ２を用いる場合、横方向のエッチング速度はチャンバ内の圧力に影響され難いことがわかる。
　図１８に示されるように、縦横比は、ＣＯ２およびＯ２のいずれの場合にも、圧力の上昇にともなって小さくなる。さらに、ＣＯ２を用いる場合、圧力約７Ｐａ以上の領域において、縦横比が１以下に低下する。すなわち、ＣＯ２を用いる場合、縦方向よりも横方向のエッチングが進行し易いことがわかる。よって、上記の効果が得られる。なお、Ｏ２を用いる場合、圧力が３０Ｐａまでの領域では縦横比は１を超えている。
　すなわち、上記の側壁クリーニング工程によって、側壁の表面では付着物が除去される一方、第１の面では保護膜自体のエッチングが抑制される。これにより、側壁クリーニング工程による第１の面の損傷を抑制しながら、電子部品の側壁をクリーニングすることができる。
　本実施形態に係るクリーニング方法は、ボッシュプロセスを経た電子部品の側壁のクリーニングに特に適している。ボッシュプロセスは、基板に、分割領域に対応する凹部をプラズマ処理により形成する第１ステップと、凹部の内壁に第２の膜をプラズマ処理により堆積させる第２ステップと、が交互に繰り返される。そのため、形成される素子チップの側壁には、堆積膜や堆積膜とプラズマとの反応生成物等（付着物）が付着し易い。さらに、側壁にはスキャロップと言われる凹凸が形成される。スキャロップに付着した付着物は除去され難い。本実施形態に係るクリーニング方法によれば、このような付着物を簡便な方法で除去することができる。本実施形態は、ボッシュプロセスを用いたエッチング工程を備える素子チップの製造方法を包含する。
　以下、側壁クリーニング工程を詳細に説明する。
　側壁クリーニング工程は、第４のプラズマに電子部品を晒すことにより行われる。第４のプラズマは、酸化炭素ガスを含むプロセスガスにより発生する。
　電子部品の側壁には、例えばボッシュプロセスによって堆積された膜（堆積膜）および当該堆積膜とプラズマとの反応生成物等を含む付着物が付着している。このような付着物は、炭素原子およびフッ素原子を含むポリマー（フルオロカーボン）を主成分とし、さらにシリコンおよび酸素を含んでいる。ポリマーに含まれるフッ素原子は移動しやすく、デバイスの信頼性を低下させる原因になり得る。ポリマーは、酸素のイオンやラジカルによって除去され易い。
　第４のプラズマは、酸化炭素ガスを含むプロセスガス（第４のプロセスガス）によって発生する。酸化炭素ガスは、プラズマ処理装置内において酸素原子および炭素原子に解離し易い。そのため、酸素のイオンやラジカルが発生し易く、上記ポリマーを速やかに除去することができる。一方、解離した炭素原子は、保護膜上に付着し易い。
　表１に、側壁クリーニング工程前後の電子部品表面における不純物濃度（Ｃ、Ｏ、Ｆ、Ｓｉ、金属元素）の測定結果を示す。電子部品は、表面に、ポリイミド層と、ポリイミド層の開口部に配置された金属電極（Ａｕ電極）とを備える厚み２００μｍのシリコンチップである。濃度の測定は、Ｘ線光電子分光法により、チップ表面の金属電極上とチップの側壁上において行った。クリーニングの条件は以下の通りである。プロセスガスとしてＣＯ２を２００ｓｃｃｍで真空チャンバに供給し、真空チャンバ内の圧力を１Ｐａ、第１の電極に印加される高周波電力を３０００Ｗ、第２の電極に印加される高周波電力を０Ｗとし、処理時間を５分とした。
　表１には、比較のために、プロセスガスとして酸素（Ｏ２）ガスを用いた場合のデータも示されている。クリーニングの条件は、プロセスガスをＣＯ２からＯ２に変えたこと以外、上記と同じである。上記条件によるクリーニングによって、ＣＯ２を用いた場合、ポリイミド層は０．９μｍエッチングされ、Ｏ２を用いた場合、ポリイミド層は２．５μｍエッチングされた。
　表１に示されるように、ＣＯ２を用いる場合、金属電極表面および側壁におけるフッ素濃度は、それぞれ１．４原子％と１．５原子％に減少した。一方、Ｏ２を用いる場合、金属電極表面および側壁におけるフッ素濃度も減少したものの、それぞれ３．５原子％と３．６５原子％であった。すなわち、ＣＯ２を用いる場合、電子部品の主面側において、ポリイミド層のエッチングが抑制される一方で、フッ素原子は効率よく除去される。ＣＯ２を用いる場合、電子部品の側壁におけるフッ素の除去効果も高い。
Figure JPOXMLDOC01-appb-T000001
　酸化炭素は、炭素と酸素との化合物であり、例えば、ＣｘＯｙ（ｘ＝１～５、ｙ＝１、２）で表される。具体的には、一酸化炭素（ＣＯ）、二酸化酸素（ＣＯ２）、二酸化三炭素、二酸化五炭素、硫化カルボニル（ＣＯＳ）等が挙げられる。これらは、１種を単独で、あるいは、２種以上を組み合わせて用いられる。入手しやすい点から、酸化炭素ガスは、ＣＯ 、ＣＯ２であってよい。
　第４のプロセスガスは、その他のガス、例えばＡｒ、Ｈ２、Ｎ２、Ｈｅ等を含んでいてもよい。酸化炭素ガスの第４のプロセスガスに占める割合は、１０体積％以上１００体積％未満であってよく、３０体積％以上９８体積％以下であってよい。
　第４のプラズマを発生させる条件は、付着物の量等に応じて適宜設定される。第４のプラズマを発生させる条件は、例えば以下の通りである。プロセスガスとして、ＣＯ２を５０ｓｃｃｍ以上４００ｓｃｃｍ以下で真空チャンバに供給する。真空チャンバ内の圧力は０．６Ｐａ以上３０Ｐａ以下であり、第１の電極に印加される高周波電力は５００Ｗ以上５０００Ｗ以下、第２の電極に印加される高周波電力は０Ｗ以上１００Ｗ以下である。ステージ温度は－２０℃以上４０℃以下である。真空チャンバ内の圧力は、５Ｐａ以上であることが好ましく、７Ｐａ以上がより好ましい。
　以上の条件によれば、電子部品の表面における保護膜の実効的なエッチング速度は５０ｎｍ／分以上２００ｎｍ／以下程度となり、電子部品の側面における付着物の実効的なエッチング速度は１００ｎｍ／分以上１３０ｎｍ／分以下になる。処理時間は、保護膜の厚みと付着物の厚みを考慮して設定すればよい。処理時間は、例えば、６０秒以上３００秒以下である。
　側壁クリーニング工程では、複数の電子部品が同時に処理されてもよい。これにより、生産性が向上する。この場合、任意の２つの電子部品の対向する側壁同士の距離Ｗと、いずれか一方の電子部品の当該側壁の高さＨとは、Ｈ≧５×Ｗの関係を満たしていてもよい。このように高アスペクト比の凹凸がある場合にも、本実施形態によれば、電子部品の主面を被覆する保護膜を維持したまま、側壁に付着する付着物を除去することができる。さらに、Ｈ≦５０×Ｗの関係を満たしていてもよい。
　上記側壁の高さＨは特に限定されない。側壁の高さＨは、例えば２０μｍ以上７００μｍ以下である。上記側壁同士の距離Ｗも特に限定されない。側壁同士の距離Ｗは、例えば４μｍ以上６０μｍ以下である。
　距離Ｗは、任意の２つの電子部品の対向する側壁の第１の面側の端部同士の任意の２点における最短距離の平均値である。側壁の全面が対向していない場合、側壁の対向する部分同士の最短距離を測定すればよい。側壁の高さＨは、距離Ｗを算出するのに使用された２つの側壁（あるいはその部分）の任意の２点の高さの平均値のうち、低い方の高さである。側壁の高さは、当該側壁が繋いでいる第１の面と第２の面との間の最短距離である。
　以下、半導体層と配線層とを有する電子部品を例示して、図面を参照しながら本実施形態を具体的に説明する。ただし、本実施形態はこれに限定されるものではない。
　図１９は、側壁クリーニング工程に供される電子部品の要部を模式的に示す断面図である。複数の電子部品２００が、後述する保持シート２２に支持されている。保持シート２２はハンドリング性向上のために使用されており、必ずしも要しない。
　電子部品２００は、半導体層１１と、半導体層１１の第１の面２００Ｘ側に配置された配線層１２と、を備える。第１の面２００Ｘは、保護膜４０により被覆されている。電子部品２００の側壁２００Ｚにはスキャロップが形成されている。側壁２００Ｚには付着物６０が付着している。なお、図示例において、スキャロップおよび付着物は、誇張して示されている。
　図２０は、側壁クリーニング工程中の電子部品の要部を模式的に示す断面図である。保護膜４０の膜厚に大きな減少は見られない一方、側壁２００Ｚでは、付着物６０の一部が除去されて、付着物６０の層は薄くなっている。
　図２１は、側壁クリーニング工程後の電子部品の要部を模式的に示す断面図である。保護膜４０が残存している一方、側壁２００Ｚでは、付着物６０の残部が除去されて、側壁２００Ｚが露出している。
　次に、上記の側壁クリーニング工程を備えるクリーニング方法を説明する。
Ａ．電子部品のクリーニング方法
　本実施形態に係る電子部品のクリーニング方法は、保護膜で覆われた第１の面と、第１の面とは反対側の第２の面と、第１の面と第２の面との間にある側壁と、側壁に付着する付着物と、を備える電子部品を準備する準備工程と、電子部品の側壁をクリーニングする上記の側壁クリーニング工程と、を備える。図２２は、本実施形態に係るクリーニング方法を示すフローチャートである。
（ｉ）電子部品の準備工程（Ｓ０１）
　保護膜で覆われた第１の面と、第１の面とは反対側の第２の面と、第１の面と第２の面との間にある側壁と、を備える少なくとも１つの電子部品を準備する。電子部品は、例えば、ボッシュプロセスによって、基板をプラズマダイシングすることにより作製される素子チップである。側壁には、スキャロップ、すなわち凹部と凸部とが形成されていてもよい。
　電子部品は、例えば、実施形態１と同じものであってもよい。
　側壁クリーニング工程において複数の電子部品が同時に処理される場合、ハンドリング性の観点から、複数の電子部品は、フレームに固定された保持シートに貼着されていることが望ましい。フレームとフレームに固定された保持シートとを備える部材を、搬送キャリアと称す。
（搬送キャリア）
　搬送キャリアは、例えば、実施形態１と同じものであってもよい。
　上記の電子部品の準備工程は、複数の素子領域および素子領域を画定する分割領域を備えるとともに、第１の面および第１の面とは反対側の第２の面を有する基板を準備する基板準備工程と、第１の面を被覆する保護膜を形成する保護膜形成工程と、保護膜に開口を形成して、第１の面における分割領域を露出させる開口形成工程と、露出した分割領域に対応する凹部を、プラズマ処理により形成する第１ステップと、凹部の内壁に第２の膜を、プラズマ処理により堆積させる第２ステップと、を含むサイクルを繰り返すエッチング工程と、を備えていてもよい。これら工程については後述する。これにより、所定の間隔を空けて配置された複数の電子部品が準備される。
　図７Ａは、電子部品の準備工程で準備された電子部品を模式的に示す上面図である。図７Ｂは、図７ＡのＡ－Ａ線における断面図である。図７Ｂでは、便宜上、付着物を省略している。
　搬送キャリア２０は、フレーム２１とフレーム２１に固定された保持シート２２とを備える。フレーム２１には、位置決めのためのノッチ２１ａやコーナーカット２１ｂが設けられていてもよい。保持シート２２は、粘着面２２Ｘと非粘着面２２Ｙとを備えており、粘着面２２Ｘの外周縁は、フレーム２１の一方の面に貼着している。粘着面２２Ｘのフレーム２１の開口から露出した部分に、電子部品２００の第２の面２００Ｙ（図１９等参照）が貼着される。
　複数の電子部品２００は、保持シート２２の粘着面２２Ｘに間隔を空けて貼着されている。このような電子部品２００は、ボッシュプロセスによって、基板をプラズマダイシングすることにより得られる。電子部品２００は、半導体層１１と、半導体層１１の第１の面２００Ｘ側に積層される配線層１２と、を備える。電子部品２００の第１の面２００Ｘに、保護膜４０が形成されている。
（ｉｉ）側壁クリーニング工程（Ｓ０２）
　素子チップの側壁をクリーニングする。
　側壁クリーニング工程は、上記の通り、酸化炭素ガスを含むプロセスガスにより発生する第４のプラズマに電子部品を晒すことにより行われる。上記側壁クリーニング工程によれば、保護膜を残存させながら、側壁の付着物を除去することができる。
（ｉｉｉ）保護膜除去工程（Ｓ０３）
　最後の除去工程の後、保護膜を除去してもよい。
　保護膜の除去には、例えば、酸素ガス（Ｏ２）を含む第３のプロセスガスにより発生する第３のプラズマが用いられる。第３のプロセスガスは、Ｏ２とともにフッ素含有ガスを含んでもよい。フッ素含有ガスとしては、上記と同様の化合物が挙げられる。Ｏ２の第３のプロセスガスに占める割合は、１０体積％以上１００体積％未満であってよく、３０体積％以上９８体積％以下であってよい。
　第３のプラズマを発生させる条件は、実施形態１と同じものであってもよい。
　保護膜が水溶性である場合、第３のプラズマに替えて、水洗により保護膜を除去してもよい。保護膜が、電子部品の最表面に配置されている絶縁膜（窒化ケイ素やシリコン酸化膜など）および／または樹脂層（ポリイミド）である場合、保護膜は製造中のみならず、流通後の電子部品を保護するために用いられるため、保護膜を除去しなくてもよい。
Ｂ．素子チップの製造方法
　本実施形態に係る素子チップの製造方法は、複数の素子領域および素子領域を画定する分割領域を備えるとともに、第１の面および第１の面とは反対側の第２の面を有する基板を準備する基板準備工程と、第１の面に保護膜を形成する保護膜形成工程と、保護膜に開口を形成して、第１の面における分割領域を露出させる開口形成工程と、露出した分割領域に対応する凹部をプラズマ処理により形成する第１ステップ、および、凹部の内壁に、第２の膜をプラズマ処理により堆積させる第２ステップと、を含むサイクルを繰り返して、保護膜で覆われた第１の面、第２の面、第１の面と前記第２の面との間にある側壁、および、側壁に付着する付着物、を備える電子部品を得るエッチング工程と、電子部品の側壁をクリーニングする側壁クリーニング工程と、を備える。
　側壁クリーニング工程は、酸化炭素ガスを含むプロセスガスにより発生する第４のプラズマに電子部品を晒すことにより行われる。図２３は、本実施形態に係る素子チップの製造方法を示すフローチャートである。
（１）基板準備工程（Ｓ１１）
　まず、処理の対象となる基板を準備する。
（基板）
　基板は、実施形態１と同じものであってもよい。
　基板の第２の面を、フレームに固定された保持シートに貼着してもよい。これにより、ハンドリング性が向上する。保持シートに貼着された基板をダイシングすることにより、保持シート上に間隔を空けて配置された複数の素子チップが得られる。フレームおよび保持シートの形状、材質等は上記の通りである。
（２）保護膜形成工程（Ｓ１２）
　基板の第１の面を被覆する保護膜を形成する。
　保護膜は、基板の素子領域をプラズマ等から保護するために設けられる。エッチング工程後、保護膜は除去される。保護膜の材料、厚みは上記の通りである。
　保護膜は、例えば、実施形態１と同じ方法により形成されてもよい。
（３）開口形成工程（Ｓ１３）
　保護膜に開口を形成して、基板の分割領域を露出させる。
　開口は、例えば、実施形態１と同じ方法により形成されてもよい。
（４）エッチング工程（Ｓ１４）
　基板をプラズマに晒して、開口から露出する分割領域を第２の面までエッチングし、基板から複数の素子チップを形成する。複数の素子チップは、保持シートに保持された状態で得られる。
　エッチング工程は、例えば、実施形態１と同じように行われてもよい。
（５）側壁クリーニング工程（Ｓ１５）
　得られた電子部品の側壁をクリーニングする。
　側壁クリーニング工程は、上記の電子部品のクリーニング方法における側壁クリーニング工程（ｉｉ）により実行される。本実施形態に係る側壁クリーニング工程によれば、保護膜を維持しながら、側壁の付着物を除去することができる。
　エッチング工程および側壁クリーニング工程で使用されるプラズマ処理装置は同じであってもよく、異なっていてもよい。同じプラズマ処理装置を使用する場合、両工程は連続して行われてもよい。
（６）保護膜除去工程（Ｓ１６）
　保護膜除去工程は、上記の電子部品のクリーニング方法における保護膜除去工程（ｉｉｉ）により実行される。これにより、保護膜が除去される。
　側壁クリーニング工程および保護膜除去工程で使用されるプラズマ処理装置は同じであってもよく、異なっていてもよい。同じプラズマ処理装置を使用する場合、両工程は連続して行われてもよい。
　保護膜除去工程の後、素子チップは、保持シートから取り外される。
　素子チップを、例えば、保持シートの非粘着面側から、保持シートとともに突き上げピンで突き上げる。これにより、素子チップの少なくとも一部は、保持シートから浮き上がる。その後、ピックアップ装置により、素子チップは保持シートから取り外される。
　以下、素子チップの製造方法を、図面を参照しながら具体的に説明する。ただし、本実施形態はこれに限定されるものではない。
　図９は、本実施形態に係る基板準備工程により準備された基板を模式的に示す上面図である。図１０は、当該基板の一部を模式的に示す断面図である。基板１０は、第１の面１０Ｘおよび第２の面１０Ｙを備えるとともに、複数の素子領域１０１と素子領域１０１を画定する分割領域１０２とを備える。素子領域１０１は、半導体層１１と、半導体層１１の第１の面１０Ｘ側に積層される配線層１２と、を備える。分割領域１０２は、半導体層１１と、絶縁膜１４とを備える。基板１０の第２の面１０Ｙは、搬送キャリア２０が備える保持シート２２に貼着されている。
　図１１は、本実施形態に係る保護膜形成工程後の基板の一部を模式的に示す断面図である。基板１０の第１の面１０Ｘに、保護膜４０が形成されている。
　図１２は、本実施形態に係る開口形成工程後の基板の一部を模式的に示す断面図である。分割領域１０２における保護膜４０および絶縁膜１４が除去されて、開口から分割領域１０２において半導体層１１が露出している。
　図１３は、本実施形態に係るエッチング工程で作製された素子チップを、模式的に示す断面図である。基板の分割領域がエッチングされて、基板から複数の素子チップ２００が形成されている。電子部品の側壁２００Ｚにはスキャロップが形成されている。素子チップ２００の第１の面２００Ｘは、保護膜４０により覆われている。
　図１４は、本実施形態に係る保護膜除去工程後の素子チップを、模式的に示す断面図である。第１の面２００Ｘを覆っていた保護膜４０が除去されている。
　エッチング工程、側壁クリーニング工程および保護膜除去工程で用いられるプラズマ処理装置は、例えば、実施形態１と同じものであってもよい。図１５は、プラズマ処理装置１００の構造を概略的に示す断面図である。図１６は、本実施形態で使用されるプラズマ処理装置のブロック図である。
　本発明を現時点での好ましい実施態様に関して説明したが、そのような開示を限定的に解釈してはならない。種々の変形および改変は、上記開示を読むことによって本発明に属する技術分野における当業者には間違いなく明らかになるであろう。したがって、添付の請求の範囲は、本発明の真の精神および範囲から逸脱することなく、すべての変形および改変を包含する、と解釈されるべきものである。
　本発明のクリーニング方法は、電子部品に与えるダメージを低減しながら、側壁をクリーニングすることができるため、特にボッシュプロセスによるプラズマダイシングにより製造された素子チップの後処理として好適である。
　２００：電子部品（素子チップ）
　　２００Ｘ：第１の面
　　２００Ｙ：第２の面
　　２００Ｚ：側壁
　１０：基板
　　１０Ｘ：第１の面
　　１０Ｙ：第２の面
　　　１１：半導体層 
　　　１２：配線層
　　　１４：絶縁膜
　２０：搬送キャリア
　　２１：フレーム
　　　２１ａ：ノッチ
　　　２１ｂ：コーナーカット
　　２２：保持シート
　　　２２Ｘ：粘着面
　　　２２Ｙ：非粘着面
　４０：保護膜
　５０：第１の膜
　６０：付着物
　１００：プラズマ処理装置
　　１０３：真空チャンバ
　　　１０３ａ：ガス導入口
　　　１０３ｂ：排気口
　　１０８：誘電体部材
　　１０９：第１の電極
　　１１０Ａ：第１の高周波電源
　　１１０Ｂ：第２の高周波電源
　　１１１：ステージ
　　１１２：プロセスガス源
　　１１３：アッシングガス源
　　１１４：減圧機構
　　１１５：電極層
　　１１６：金属層
　　１１７：基台
　　１１８：外周部
　　１１９：ＥＳＣ電極
　　１２０：第２の電極
　　１２１：昇降ロッド
　　１２２：支持部
　　１２３Ａ、１２３Ｂ：昇降機構
　　１２４：カバー
　　　１２４Ｗ：窓部
　　１２５：冷媒循環装置
　　１２６：直流電源
　　１２７：冷媒流路
　　１２８：制御装置
　　１２９：外周リング
 

Claims (15)

  1. 　保護膜で覆われた第１の面と、前記第１の面とは反対側の第２の面と、前記第１の面と前記第２の面との間にある側壁と、前記側壁に付着する付着物と、を備える電子部品を準備する準備工程と、
    　前記電子部品の前記側壁をクリーニングする側壁クリーニング工程と、を備え、
    　前記側壁クリーニング工程は、
    　第１のプラズマを用いて、前記保護膜および前記付着物の表面に第１の膜を堆積させる堆積工程と、
    　第２のプラズマを用いて、前記付着物の表面に堆積する前記第１の膜とともに、前記付着物の少なくとも一部を除去する除去工程と、を備え、
    　前記側壁クリーニング工程において、前記保護膜が残存するように、前記堆積工程と前記除去工程とは交互に複数回繰り返される、電子部品のクリーニング方法。
  2. 　前記側壁クリーニング工程は、
    　前記堆積工程において、前記第１の膜が前記保護膜の表面に堆積する速度ＲＤ１に対する前記第１の膜が前記側壁の表面に堆積する速度ＲＤ２の比：ＲＤ２／ＲＤ１と、
    　前記除去工程において、前記保護膜の表面の前記第１の膜が除去される速度ＲＲ１に対する前記側壁に付着する前記第１の膜が除去される速度ＲＲ２の比：ＲＲ２／ＲＲ１とが、
    　ＲＲ２／ＲＲ１＞ＲＤ２／ＲＤ１の関係を満たすように行われる、請求項１に記載の電子部品のクリーニング方法。
  3. 　前記側壁クリーニング工程は、プラズマ処理装置の処理室内で行われ、
    　前記堆積工程における前記処理室の圧力ＰＤ１と、
    　前記除去工程における前記処理室の圧力ＰＲ１とは、
    　ＰＤ１＜ＰＲ１の関係を満たす、請求項２に記載の電子部品のクリーニング方法。
  4. 　前記側壁クリーニング工程は、前記電子部品が載置されるステージと、前記ステージに対向するように配置される第１の電極と、前記ステージに内蔵される第２の電極と、を備えるプラズマ処理装置を用いて行われ、
    　前記堆積工程において、前記第２の電極に印加される高周波電力ＰＤ２と、
    　前記除去工程において、前記第２の電極に印加される高周波電力ＰＲ２とは、
    　ＰＤ２≦ＰＲ２の関係を満たす、請求項２または３に記載の電子部品のクリーニング方法。
  5. 　前記側壁クリーニング工程では、複数の前記電子部品が処理され、
    　任意の２つの前記電子部品の対向する前記側壁同士の距離Ｗと、いずれか一方の前記電子部品の当該側壁の高さＨとは、
    　Ｈ≧５×Ｗの関係を満たす、請求項１～４のいずれか一項に記載の電子部品のクリーニング方法。
  6. 　前記電子部品の準備工程は、
    　複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、前記第１の面および前記第２の面を有する基板を準備する基板準備工程と、
    　前記第１の面に前記保護膜を形成する保護膜形成工程と、
    　前記保護膜に開口を形成して、前記第１の面における前記分割領域を露出させる開口形成工程と、
    　露出した前記分割領域に対応する凹部をプラズマ処理により形成する第１ステップ、および、前記凹部の内壁に、第２の膜をプラズマ処理により堆積させる第２ステップを含むサイクルを繰り返すエッチング工程と、を備える、請求項１～５のいずれか一項に記載の電子部品のクリーニング方法。
  7. 　最後の前記除去工程の後、前記保護膜を除去する保護膜除去工程を備える、請求項１～６のいずれか一項に記載の電子部品のクリーニング方法。
  8. 　前記第１のプラズマは、炭素原子を含むプロセスガスにより発生される、請求項１～７のいずれか一項に記載の電子部品のクリーニング方法。
  9. 　前記第２のプラズマは、酸素原子を含むプロセスガスにより発生される、請求項１～８のいずれか一項に記載の電子部品のクリーニング方法。
  10. 　複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第１の面および前記第１の面とは反対側の第２の面を有する基板を準備する基板準備工程と、
    　前記第１の面に保護膜を形成する保護膜形成工程と、
    　前記保護膜に開口を形成して、前記第１の面における前記分割領域を露出させる開口形成工程と、
    　露出した前記分割領域に対応する凹部をプラズマ処理により形成する第１ステップ、および、前記凹部の内壁に、第２の膜をプラズマ処理により堆積させる第２ステップと、を含むサイクルを繰り返して、前記保護膜で覆われた前記第１の面、前記第２の面、前記第１の面と前記第２の面との間にある側壁、および、前記側壁に付着する付着物、を備える電子部品を得るエッチング工程と、
    　前記電子部品の前記側壁をクリーニングする側壁クリーニング工程と、を備え、
    　前記側壁クリーニング工程は、
    　第１のプラズマを用いて、前記保護膜および前記付着物の表面に第１の膜を堆積させる堆積工程と、
    　第２のプラズマを用いて、前記付着物の表面に堆積する前記第１の膜とともに、前記付着物の少なくとも一部を除去する除去工程と、を備え、
    　前記側壁クリーニング工程において、前記保護膜が残存するように、前記堆積工程と前記除去工程とは交互に複数回繰り返される、素子チップの製造方法。
  11. 　保護膜で覆われた第１の面と、前記第１の面とは反対側の第２の面と、前記第１の面と前記第２の面との間にある側壁と、前記側壁に付着する付着物と、を備える電子部品を準備する準備工程と、
    　前記電子部品の前記側壁をクリーニングする側壁クリーニング工程と、を備え、
    　前記側壁クリーニング工程は、酸化炭素ガスを含むプロセスガスにより発生する第４のプラズマに前記電子部品を晒すことにより行われる、電子部品のクリーニング方法。
  12. 　前記側壁クリーニング工程では、複数の前記電子部品が処理され、
    　任意の２つの前記電子部品の対向する前記側壁同士の距離Ｗと、いずれか一方の前記電子部品の当該側壁の高さＨとは、
    　Ｈ≧５×Ｗの関係を満たす、請求項１１に記載の電子部品のクリーニング方法。
  13. 　前記電子部品の準備工程は、
    　複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、前記第１の面および前記第２の面を有する基板を準備する基板準備工程と、
    　前記第１の面に前記保護膜を形成する保護膜形成工程と、
    　前記保護膜に開口を形成して、前記第１の面における前記分割領域を露出させる開口形成工程と、
    　露出した前記分割領域に対応する凹部をプラズマ処理により形成する第１ステップ、および、前記凹部の内壁に、第２の膜をプラズマ処理により堆積させる第２ステップを含むサイクルを繰り返すエッチング工程と、を備える、請求項１１または１２に記載の電子部品のクリーニング方法。
  14. 　前記側壁クリーニング工程の後、前記保護膜を除去する保護膜除去工程を備える、請求項１１～１３のいずれか一項に記載の電子部品のクリーニング方法。
  15. 　複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第１の面および前記第１の面とは反対側の第２の面を有する基板を準備する基板準備工程と、
    　前記第１の面に保護膜を形成する保護膜形成工程と、
    　前記保護膜に開口を形成して、前記第１の面における前記分割領域を露出させる開口形成工程と、
    　露出した前記分割領域に対応する凹部をプラズマ処理により形成する第１ステップ、および、前記凹部の内壁に、第２の膜をプラズマ処理により堆積させる第２ステップと、を含むサイクルを繰り返して、前記保護膜で覆われた前記第１の面、前記第２の面、前記第１の面と前記第２の面との間にある側壁、および、前記側壁に付着する付着物、を備える電子部品を得るエッチング工程と、
    　前記電子部品の前記側壁をクリーニングする側壁クリーニング工程と、を備え、
    　前記側壁クリーニング工程は、酸化炭素ガスを含むプロセスガスにより発生する第４のプラズマに前記電子部品を晒すことにより行われる、素子チップの製造方法。
     
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