WO2021048695A1 - 撮像装置、及びその駆動方法 - Google Patents

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WO2021048695A1
WO2021048695A1 PCT/IB2020/058145 IB2020058145W WO2021048695A1 WO 2021048695 A1 WO2021048695 A1 WO 2021048695A1 IB 2020058145 W IB2020058145 W IB 2020058145W WO 2021048695 A1 WO2021048695 A1 WO 2021048695A1
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transistor
potential
wiring
period
circuit
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川島進
渡邉一徳
楠紘慈
吉本智史
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株式会社半導体エネルギー研究所
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    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power

Definitions

  • One aspect of the present invention relates to an image pickup apparatus and a method for driving the image pickup apparatus.
  • One aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, display devices, light emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (for example, touch sensors, etc.), and inputs.
  • Output devices for example, touch panels, etc.
  • Semiconductor devices refer to all devices that can function by utilizing semiconductor characteristics.
  • the electronic device provided with the image pickup device has a function as a touch sensor or a near touch sensor and a biometric authentication function such as fingerprint authentication, or when the function as a touch sensor or a near touch sensor is used. It is preferable to perform imaging at a high frame frequency so that the movement of a detection object such as a finger can be detected with high accuracy. On the other hand, when performing biometric authentication, it is preferable to perform high-precision imaging in order to improve the accuracy of authentication.
  • One aspect of the present invention is to provide a driving method of an imaging device capable of performing imaging at a high frame frequency.
  • one of the problems is to provide a driving method of an imaging device capable of performing high-precision imaging.
  • one of the problems is to provide a driving method of an imaging device capable of performing highly accurate biometric authentication.
  • one of the problems is to provide a driving method of an imaging device capable of detecting the position of an object to be detected with high accuracy.
  • one of the problems is to provide a highly reliable driving method for an imaging device.
  • one of the tasks is to provide a new driving method for an imaging device.
  • one of the problems is to provide a semiconductor device provided with an image pickup device driven by the above method.
  • One aspect of the present invention includes a pixel and a CDS circuit
  • the CDS circuit includes a first transistor, a second transistor, a third transistor, a first capacitance, and a second capacitance.
  • the pixel is electrically connected to one of the source or drain of the first transistor and one electrode of the first capacitance via wiring, and the other of the source or drain of the first transistor is Electrically connected to one electrode of the second capacitance, one of the source or drain of the second transistor is the gate of the third transistor, the other electrode of the first capacitance, and the other of the second capacitance.
  • one aspect of the present invention includes a pixel and a current mirror circuit, the pixel and the current mirror circuit are electrically connected to a wiring, and the current mirror circuit is a first transistor and a second transistor.
  • One of the source and drain of the first transistor is a method of driving an image pickup device that is electrically connected to a wiring, and the image pickup data written in the pixels is subjected to the first period.
  • the first signal is output to the wiring as the first signal, the imaging data written in the pixel is reset in the second period, the second signal is output from the pixel to the wiring, and in the first period, the first signal is output.
  • a first potential is supplied to one of the gate of the transistor, the gate of the second transistor, and the source or drain of the second transistor, and a power supply potential is supplied to the other of the source or drain of the second transistor.
  • a second potential is supplied to one of the gate of the first transistor, the gate of the second transistor, and the source or drain of the second transistor, and the power supply is supplied to the other of the source or drain of the second transistor.
  • an imaging device capable of performing imaging at a high frame frequency.
  • an imaging device capable of performing high-precision imaging.
  • an imaging device capable of performing highly accurate biometric authentication.
  • an imaging device capable of detecting the position of the object to be detected with high accuracy.
  • a highly reliable imaging device can be provided.
  • a new imaging device can be provided.
  • a semiconductor device provided with the above-mentioned imaging device can be provided.
  • FIG. 1A and 1B are block diagrams showing a configuration example of an imaging device.
  • FIG. 2 is a circuit diagram showing a configuration example of an imaging device.
  • FIG. 3 is a timing chart showing an example of a driving method of the image pickup apparatus.
  • FIG. 4 is a circuit diagram showing an example of a driving method of the image pickup apparatus.
  • FIG. 5 is a circuit diagram showing an example of a driving method of the image pickup apparatus.
  • FIG. 6 is a circuit diagram showing a configuration example of the image pickup apparatus.
  • FIG. 7 is a timing chart showing an example of a driving method of the image pickup apparatus.
  • 8A and 8B are circuit diagrams showing an example of a driving method of the image pickup apparatus. 9A, and FIGS.
  • FIG. 9B1 and 9B2 are schematic views showing a configuration example of a semiconductor device.
  • FIG. 10 is a block diagram showing a configuration example of the imaging device.
  • 11A and 11B are circuit diagrams showing a configuration example of the image pickup apparatus.
  • FIG. 12A is a block diagram showing a configuration example of the imaging device.
  • FIG. 12B is a circuit diagram showing a configuration example of the image pickup apparatus.
  • FIG. 13 is a timing chart showing an example of a driving method of the image pickup apparatus.
  • 14A and 14B are circuit diagrams showing an example of a driving method of the image pickup apparatus.
  • FIG. 15 is a circuit diagram showing an example of a driving method of the image pickup apparatus.
  • 16A and 16B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 10 is a block diagram showing a configuration example of the imaging device.
  • 11A and 11B are circuit diagrams showing a configuration example of the image pickup apparatus.
  • FIG. 12A is a block
  • FIG. 17 is a block diagram showing a configuration example of the imaging device.
  • 18A to 18C are cross-sectional views showing a configuration example of a semiconductor device.
  • 19A to 19C are cross-sectional views showing a configuration example of a semiconductor device.
  • FIG. 20 is a cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 21 is a cross-sectional view showing a configuration example of the semiconductor device.
  • 22A and 22B are cross-sectional views showing a configuration example of the semiconductor device.
  • 23A and 23B are diagrams showing an example of an electronic device.
  • 24A to 24D are diagrams showing an example of an electronic device.
  • 25A to 25F are diagrams showing an example of an electronic device.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the resistance value of "resistance” may be determined by the length of wiring.
  • the resistance value may be determined by connecting to a conductive layer having a resistivity different from that of the conductive layer used in wiring.
  • the resistance value may be determined by doping the semiconductor layer with impurities.
  • the "terminal" in the electric circuit means a part where current input or output, voltage input or output, or signal reception or transmission is performed. Therefore, a part of the wiring or the electrode may function as a terminal.
  • the term “upper”, “upper”, “lower”, or “lower” does not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other. Absent.
  • electrode B on the insulating layer A it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • the conductive layer D above the conductive layer C it is not necessary that the conductive layer D is formed in direct contact with the conductive layer C, and between the conductive layer C and the conductive layer D. Do not exclude those that contain other components.
  • “upper” or “lower” does not exclude the case where it is arranged in an oblique direction.
  • the functions of the source and the drain are interchanged depending on the driving conditions, such as when transistors having different polarities are adopted or when the direction of the current changes in the circuit drive, so which one is the source or the drain is limited. Is difficult. Therefore, in the present specification, the terms source and drain can be used interchangeably.
  • electrically connected includes a case of being directly connected and a case of being connected via "something having some electrical action".
  • the "thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets. Therefore, even when it is expressed as “electrically connected”, in an actual circuit, there is a case where there is no physical connection part and only the wiring is extended. Further, even when it is expressed as "direct connection”, it includes a case where wiring is formed in different conductive layers via contacts. Therefore, there are cases where different conductive layers contain one or more same elements and cases where different conductive layers contain different elements.
  • the terms “same”, “same”, “equal”, “uniform”, etc. regarding the count value and the measured value include an error of plus or minus 20% unless otherwise specified. It shall be an error.
  • the voltage often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential or a source potential). Therefore, it is often possible to paraphrase voltage and potential. In the present specification and the like, voltage and potential can be paraphrased unless otherwise specified.
  • ordinal numbers such as “first" and “second” in the present specification and the like are added to avoid confusion of the components, and do not indicate any order or order such as process order or stacking order. ..
  • terms that do not have ordinal numbers in the present specification and the like may have ordinal numbers within the scope of claims in order to avoid confusion of components.
  • different ordinal numbers may be added within the scope of claims.
  • the ordinal numbers may be omitted in the scope of claims and the like.
  • the "conducting state" of a transistor means a state in which the source and drain of the transistor can be regarded as being electrically short-circuited.
  • the “non-conducting state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically cut off. For example, a transistor in a conductive state can be driven in a linear region.
  • the “on current” may mean a current flowing between the source and the drain when the transistor is in a conductive state.
  • the “off current” may mean a current flowing between the source and the drain when the transistor is in a non-conducting state.
  • gate means a part or all of the gate electrode and the gate wiring.
  • the gate wiring refers to wiring for electrically connecting the gate electrode of at least one transistor to another electrode or another wiring.
  • the source means a part or all of a source region, a source electrode, and a source wiring.
  • the source region refers to a region of the semiconductor layer having a resistivity of a certain value or less.
  • the source electrode refers to a conductive layer in a portion connected to the source region.
  • the source wiring is a wiring for electrically connecting the source electrode of at least one transistor to another electrode or another wiring.
  • the drain means a part or all of the drain region, the drain electrode, and the drain wiring.
  • the drain region refers to a region of the semiconductor layer having a resistivity of a certain value or less.
  • the drain electrode refers to a conductive layer at a portion connected to the drain region.
  • the drain wiring refers to wiring for electrically connecting the drain electrode of at least one transistor to another electrode or another wiring.
  • the image pickup apparatus of one aspect of the present invention has a pixel portion in which pixels of m rows and n columns (m and n are integers of 1 or more) are arranged in a matrix.
  • a readout line is electrically connected to the pixel.
  • the image pickup data written in the pixels is read out by being output as an image pickup signal from the read line. Pixels in the same row can be electrically connected to the same readout line. That is, the image pickup apparatus according to one aspect of the present invention may be provided with n readout lines.
  • the image pickup apparatus includes a current mirror circuit and a CDS (Correlated Double Sampling) circuit.
  • the readout line is electrically connected to the current mirror circuit and the CDS circuit in addition to the pixels.
  • the current mirror circuit and the CDS circuit can be provided for each pixel row. That is, n current mirror circuits and n CDS circuits can be provided.
  • the current mirror circuit has a first transistor and a second transistor.
  • One of the source or drain of the first transistor is electrically connected to the read wire.
  • one of the gate of the first transistor, the gate of the second transistor, and the source or drain of the second transistor is electrically connected to one terminal. Further, a first power supply potential is supplied to the other of the source or drain of the first transistor and the other of the source or drain of the second transistor.
  • the CDS circuit has a first capacitance.
  • the readout wire is electrically connected to one electrode of the first capacitance.
  • the potential supplied to the load control signal input terminal provided in the current mirror circuit is made different between the first period and the second period.
  • the value of the potential supplied to the load control signal input terminal is set to a value close to the value of the first power supply potential supplied to the source or drain of the second transistor.
  • the difference between the value of the potential supplied to the load control signal input terminal and the value of the first power supply potential supplied to the other of the source or drain of the second transistor is increased. ..
  • the current flowing between the CDS circuit and the first transistor becomes large, and the electric charge charged in the first capacitance can be quickly discharged.
  • charging / discharging of the first capacitance provided in the CDS circuit can be performed at high speed. Therefore, the reading operation can be performed at high speed, and the image pickup apparatus according to one aspect of the present invention can be driven at high speed. From the above, the image pickup apparatus of one aspect of the present invention can perform imaging at a high frame frequency.
  • the CDS circuit can have a configuration having a second capacitance, a third transistor, a fourth transistor, and a fifth transistor in addition to the first capacitance.
  • the read wire is electrically connected to one of the electrodes of the first capacitance and one of the source and drain of the third transistor.
  • the other of the source or drain of the third transistor is electrically connected to one electrode of the second capacitance.
  • one of the source or drain of the fourth transistor is electrically connected to the gate of the fifth transistor, the other electrode of the first capacitance, and the other electrode of the second capacitance.
  • a second power supply potential can be supplied to the other of the source or drain of the fourth transistor.
  • the fourth transistor is brought into a conductive state in the first period in which the pixel outputs the image pickup signal to the read line.
  • the potential of the node to which is electrically connected can be used as the second power supply potential. That is, it can be said that the first period is a period for resetting the potential of the node to the second power supply potential. Therefore, it can be said that the first period is the CDS reset period.
  • the fourth transistor is brought into a non-conducting state.
  • the potential of the node fluctuates by the difference between the potential of the imaging signal and the potential of the reference signal. That is, the potential of the node becomes the potential corresponding to the potential of the imaging signal.
  • a signal corresponding to the image pickup signal is output to the outside of the CDS circuit from either the source or the drain of the fifth transistor. Therefore, it can be said that the second period is the CDS output period.
  • parasitic capacitance occurs in the above node.
  • a parasitic capacitance is generated by the gate of the fifth transistor and the source of the fifth transistor.
  • a parasitic capacitance is generated by the gate of the fifth transistor and the drain of the fifth transistor. Due to the parasitic capacitance, the fluctuation range of the potential of the node in the second period becomes smaller than the difference between the potential of the imaging signal and the potential of the reference signal. In this way, the potential value of the node becomes a value affected by the parasitic capacitance, so that the S / N ratio of the signal output by the CDS circuit decreases.
  • both the first capacitance and the second capacitance can be charged with the electric charge corresponding to the image pickup signal.
  • the influence of parasitic capacitance generated on the node can be relatively reduced. Therefore, the S / N ratio of the signal output by the CDS circuit can be increased. Therefore, the image pickup apparatus of one aspect of the present invention can perform high-precision imaging.
  • the drive mode of the CDS circuit can be changed according to the required imaging accuracy and the frame frequency.
  • the drive mode in which the third transistor is in the conductive state in the first period is set as the first mode
  • the drive mode in which the third transistor is in the non-conducting state in the first period is set as the second mode. ..
  • the CDS circuit can be driven in the first mode
  • the CDS circuit can be driven in the second mode.
  • the imaging device can have a function of performing biometric authentication such as fingerprint authentication.
  • the image pickup apparatus of one aspect of the present invention can have a function of detecting the position of a detection object such as a finger that is in contact with or is not in contact with the image pickup apparatus. That is, it can function as a touch sensor or a near touch sensor.
  • the near-touch sensor refers to a sensor having a function of detecting a nearby object. For example, when a near-touch sensor is provided in a pixel of the image pickup apparatus, the near-touch sensor indicates a sensor having a function of detecting an object in the vicinity of the pixel. That is, the near touch sensor can detect the object even if the object is not in contact with the near touch sensor.
  • the imaging device of one aspect of the present invention When performing biometric authentication, it is preferable to perform high-precision imaging in order to improve the accuracy of authentication. Therefore, for example, when the imaging device of one aspect of the present invention performs biometric authentication, it is preferable to drive the CDS circuit in the first mode.
  • detecting the position of a detection object such as a finger that touches or is close to the pixel portion (detects a touch operation or a near touch operation)
  • the imaging device according to one aspect of the present invention can have both a function of performing biometric authentication and the like with high accuracy and a function of detecting the movement of the object to be detected with high accuracy.
  • FIG. 1A is a block diagram showing a configuration example of the image pickup apparatus 10.
  • the image pickup apparatus 10 includes a pixel portion 12 in which pixels 11 in m rows and n columns (m and n are integers of 1 or more) are arranged in a matrix, a gate driver circuit 13, a read circuit 14, and an A / D (. It has an Analog to Digital) conversion circuit 15.
  • the code is "[1]”, “[m]”, “[1,1]", " Identification codes such as "[m, n]", “ ⁇ 1>", “ ⁇ p>”, “(1)”, and "(n / p)” may be added and described.
  • the pixel 11 in the first row and the first column is described as the pixel 11 [1,1]
  • the pixel 11 in the mth row and the nth column is described as the pixel 11 [m, n].
  • the gate driver circuit 13 is electrically connected to the pixel 11 via the wiring 16. Further, the gate driver circuit 13 is electrically connected to the pixel 11 via the wiring 17.
  • the readout circuit 14 is electrically connected to the pixel 11 via the wiring 18. Further, the read circuit 14 is electrically connected to the A / D conversion circuit 15 via the wiring 19.
  • FIG. 1A shows a configuration in which pixels 11 in the same row are electrically connected to the same wiring 16 and the same wiring 17, and pixels 11 in the same column are electrically connected to the same wiring 18.
  • the wiring 16 electrically connected to the pixel 11 in the first row is described as wiring 16 [1]
  • the wiring 16 electrically connected to the pixel 11 in the mth row is described as wiring 16 Described as [m].
  • the wiring 17 electrically connected to the pixel 11 in the first row is described as wiring 17 [1]
  • the wiring 17 electrically connected to the pixel 11 in the mth row is referred to as wiring 17 [m].
  • the wiring 18 electrically connected to the pixel 11 in the first row is described as wiring 18 [1]
  • the wiring 18 electrically connected to the pixel 11 in the nth row is referred to as wiring 18 [n]. Describe.
  • the read circuit 14 and the A / D conversion circuit 15 are electrically connected via n / p wires (p is an integer of 1 or more). That is, the number of wirings 19 can be less than or equal to the number of wirings 18.
  • the wiring 19 (1) to the wiring 19 (n / p) are collectively referred to as the wiring 19 (1: n / p). The same notation is used for other drawings.
  • the gate driver circuit 13 has a function of selecting pixels 11 for reading imaging data. Specifically, by supplying a signal to the wiring 16, the pixel 11 for reading the imaging data can be selected. Further, the gate driver circuit 13 has a function of supplying a signal to the wiring 17.
  • the A / D conversion circuit 15 has a function of converting an analog signal corresponding to an imaging signal output from the reading circuit 14 into a digital signal. For example, it has a function of outputting a digital signal having a digital value corresponding to the magnitude of the potential of the analog signal input to the A / D conversion circuit 15.
  • the load circuit 21 and the CDS circuit 22 can be provided, for example, for each row of pixels 11. That is, for example, n load circuits 21 and n CDS circuits 22 can be provided.
  • the wiring 18 branches into the wiring 25 and the wiring 26.
  • the wiring 25 is electrically connected to the load circuit 21, and the wiring 26 is electrically connected to the CDS circuit 22. That is, the load circuit 21 is electrically connected to the pixel 11 via the wiring 18 and the wiring 25, and the CDS circuit 22 is electrically connected to the pixel 11 via the wiring 18 and the wiring 26. Further, the CDS circuit 22 is electrically connected to the signal output circuit 23 via the wiring 27.
  • the wiring 25 and the wiring 26 may be referred to as read lines in the same manner as the wiring 18.
  • the input terminal of the CDS circuit 22 is electrically connected to the pixel 11 via the wiring 26, and the output terminal of the CDS circuit 22 is electrically connected to the signal output circuit 23 via the wiring 27. Therefore, it can be said that the CDS circuit 22 has a function of processing the signal output by the pixel 11 and supplying the processed signal to the signal output circuit 23. The specific content of the process will be described later.
  • the wiring 25 electrically connected to the wiring 18 [1] is described as the wiring 25 [1]
  • the wiring 25 electrically connected to the wiring 18 [n] is described as the wiring 25 [n].
  • the load circuit 21 electrically connected to the wiring 25 [1] is described as the load circuit 21 [1]
  • the load circuit 21 electrically connected to the wiring 25 [n] is described as the load circuit 21 [n].
  • the wiring 26 electrically connected to the wiring 18 [1] is described as the wiring 26 [1]
  • the wiring 26 electrically connected to the wiring 18 [n] is described as the wiring 26 [n]. ..
  • the CDS circuit 22 electrically connected to the wiring 26 [1] is described as the CDS circuit 22 [1]
  • the CDS circuit 22 electrically connected to the wiring 26 [n] is referred to as the CDS circuit 22 [n].
  • the wiring 27 electrically connected to the CDS circuit 22 [1] is referred to as wiring 27 [1]
  • the wiring 27 electrically connected to the CDS circuit 22 [n] is referred to as wiring 27 [n]. Describe.
  • the shift register circuit 24 is electrically connected to the signal output circuit 23 via p wires 28.
  • the wiring 28 ⁇ 1> to the wiring 28 ⁇ p> are collectively referred to as the wiring 28 ⁇ 1: p>.
  • the same notation is used for other drawings.
  • the pixel 11 having the configuration shown in FIG. 2 includes a photoelectric conversion element 30, a transistor 31, a transistor 32, a transistor 33, a transistor 34, and a capacitance 35. If the gate capacitance of the transistor 32 is sufficiently large, the capacitance 35 may not be provided.
  • One electrode of the photoelectric conversion element 30 is electrically connected to one of the source and drain of the transistor 31.
  • the other of the source or drain of the transistor 31 is electrically connected to the gate of the transistor 32.
  • One of the source or drain of the transistor 32 is electrically connected to one of the source or drain of the transistor 33.
  • the gate of transistor 32 is electrically connected to either the source or drain of transistor 34.
  • One of the source or drain of the transistor 34 is electrically connected to one electrode of the capacitance 35.
  • the node to which the other electrode of the source or drain of the transistor 31, the gate of the transistor 32, one of the source or drain of the transistor 34, and one electrode of the capacitance 35 are electrically connected is referred to as a node FD1.
  • the node FD1 provided in the pixel 11 [i, j] is described as the node FD1 [i, j]
  • the node FD1 provided in the pixel 11 [i + 1, j] is described as the node FD1 [i + 1, j]. ..
  • the gate of the transistor 31 is electrically connected to the wiring 41.
  • the gate of the transistor 33 is electrically connected to the wiring 16.
  • the gate of the transistor 34 is electrically connected to the wiring 17.
  • the other of the source or drain of the transistor 33 is electrically connected to the wiring 18.
  • the other electrode of the photoelectric conversion element 30 is electrically connected to the wiring 40.
  • the other of the source or drain of the transistor 32 is electrically connected to the wiring 42.
  • the other of the source or drain of the transistor 34 is electrically connected to the wiring 44.
  • the other electrode of capacitance 35 is electrically connected to wiring 45.
  • the operation of the transistor 33 can be controlled. For example, when the potential of the wiring 16 is set to a high potential, the transistor 33 is in a conductive state, and when the potential of the wiring 16 is set to a low potential, the transistor 33 is in a non-conducting state.
  • the operation of the transistor 34 can be controlled by controlling the potential of the wiring 17, and the operation of the transistor 31 can be controlled by controlling the potential of the wiring 41.
  • a power supply potential can be supplied to the wiring 40, the wiring 42, the wiring 44, and the wiring 45. Therefore, it can be said that the wiring 40, the wiring 42, the wiring 44, and the wiring 45 have a function as a power supply line. For example, a high potential can be supplied to the wiring 42, and a low potential can be supplied to the wiring 45. Further, as shown in FIG. 2, when the cathode of the photoelectric conversion element 30 is electrically connected to the wiring 40, the wiring 40 can have a high potential and the wiring 44 can have a low potential. On the other hand, when the anode of the photoelectric conversion element 30 is electrically connected to the wiring 18, the wiring 40 can have a low potential and the wiring 44 can have a high potential.
  • a high potential means a potential higher than a low potential.
  • the specific magnitude of the high potentials may be different for each wiring.
  • the potential of the wiring 40 and the potential of the wiring 42 are set to be high, the potential of the wiring 40 and the potential of the wiring 42 may be different from each other.
  • the potential of the wiring 40 can be set to 0V, and the potential of the wiring 42 can be set to 6V.
  • the specific magnitude of the low potentials may be different for each wiring.
  • the potential of the wiring 44 and the potential of the wiring 45 when the potential of the wiring 44 and the potential of the wiring 45 are set to be low, the potential of the wiring 44 and the potential of the wiring 45 may be different from each other.
  • the potential of the wiring 44 can be set to -4V, and the potential of the wiring 45 can be set to 0V.
  • a potential higher than at least one potential can be said to be a high potential.
  • a potential lower than at least one potential can be said to be a low potential.
  • the potential of the wiring 40 and the potential of the wiring 45 can both be 0V.
  • the potential of the wiring 40 is higher than -4V, which can be the potential of the wiring 44, it can be said that the potential of the wiring 40 is a high potential.
  • the potential of the wiring 45 is lower than 6V, which can be the potential of the wiring 42, it can be said that the potential of the wiring 45 is a low potential.
  • the load circuit 21 having the configuration shown in FIG. 2 has a transistor 36 and a transistor 37.
  • One of the source and drain of the transistor 36 is electrically connected to the wiring 25.
  • One of the gate of the transistor 36, the gate of the transistor 37, and the source or drain of the transistor 37 is electrically connected to the terminal LC.
  • the other of the source or drain of the transistor 36 is electrically connected to the wiring 46.
  • the other of the source or drain of the transistor 37 is electrically connected to the wiring 47. From the above, it can be said that the current mirror circuit is formed by the transistor 36 and the transistor 37. Therefore, it can be said that the load circuit 21 includes a current mirror circuit.
  • the potential of the wiring 44 and the potentials of the wiring 46 and the wiring 47 can both be low potentials, but the specific potential value of the wiring 44 and the specific potential of the wiring 46 and the wiring 47 can be set. Can be different from the value of.
  • the potentials of the wiring 46 and the wiring 47 can be lower than the potential of the wiring 44.
  • the potential of the wiring 44 is -4V as described above, the potential of the wiring 46 and the wiring 47 can be -16V.
  • a signal can be input to the terminal LC.
  • the potential of the signal can be larger than the potential of the wiring 47.
  • the magnitude of the current flowing between the drain and the source of the transistor 37 can be controlled, so that the magnitude of the current flowing through the wiring 25 can be controlled. .. That is, the magnitude of the load of the load circuit 21 can be controlled. Therefore, the signal input to the terminal LC can be called a load control signal, and the terminal LC can be called a load control signal input terminal.
  • the CDS circuit 22 has a capacity of 38.
  • the wiring 26 is electrically connected to one electrode of the capacitance 38.
  • FIG. 3 is a timing chart illustrating an example of a driving method of the pixels 11 [i, j], the pixels 11 [i + 1, j], and the load circuit 21 having the configuration shown in FIG.
  • the potentials of the wiring 40 and the wiring 42 are set to high potentials
  • the potentials of the wirings 44, the wiring 45, the wiring 46, and the wiring 47 are set to low potentials. Further, the potentials of the wirings 46 and 47 are lower than the potentials of the wirings 44.
  • “H” indicates a high potential
  • “L” indicates a low potential. The same notation is used in other drawings.
  • the period T1 and the period T2 are shown as the periods during which the pixels 11 [i, j], the pixels 11 [i + 1, j], and the load circuit 21 are driven. Further, the period T1 includes a period 81, a period 82, a period 83, and a period 84, and the period T2 includes a period 85a, a period 85b, a period 86a, and a period 86b.
  • the potential of the wiring 41 and the wiring 17 is set to a high potential, and the potential of the wiring 16 is set to a low potential.
  • the transistor 31 and the transistor 34 are in a conductive state, and the transistor 33 is in a non-conducting state.
  • the potential of the node FD1 becomes a low potential which is the potential of the wiring 44.
  • the potential of the node in which one electrode of the photoelectric conversion element 30 and one of the source or drain of the transistor 31 are electrically connected becomes the potential of the wiring 44. It becomes a low potential.
  • the electric charge charged to the capacity 35 or the like is reset. Therefore, it can be said that the period 81 is a reset period.
  • the potentials of the wiring 41 and the wiring 17 are set to low potentials.
  • the transistor 31 and the transistor 34 are in a non-conducting state.
  • the photoelectric conversion element 30 is irradiated with light in this state, the node in which one electrode of the photoelectric conversion element 30 and one of the source or drain of the transistor 31 are electrically connected is charged according to the illuminance of the light. Is accumulated. Therefore, it can be said that the period 82 is an exposure period.
  • the period 83 the potential of the wiring 41 is set to a high potential. As a result, the transistor 31 becomes conductive. As a result, the electric charge accumulated in the node in which one electrode of the photoelectric conversion element 30 and one of the source or drain of the transistor 31 are electrically connected is transferred to the node FD1. Therefore, the potential of the node FD1 rises. From the above, it can be said that the period 83 is a transfer period.
  • the imaging data is written to the pixel 11. Specifically, the potential of the node FD1 becomes the potential corresponding to the imaging data. Therefore, it can be said that the period T1 is a writing period.
  • the potential of the wiring 16 [i] is set to a high potential. Further, the potential of the terminal LC [j] is defined as the potential V1.
  • the transistor 33 provided in the pixel 11 [i, j] becomes conductive, and the imaging data written in the pixel 11 [i, j] is read out.
  • the imaging signal of the potential corresponding to the imaging data written in the pixel 11 [i, j] is output to the wiring 18 [j].
  • the image pickup signal output to the wiring 18 [j] is supplied to the CDS circuit 22 [j] via the wiring 26 [j]. From the above, it can be said that the period 85a is the imaging signal output period.
  • the potential of the wiring 17 [i] is set to a high potential. Further, the potential of the terminal LC [j] is defined as the potential V2.
  • the transistor 34 provided in the pixel 11 [i, j] becomes conductive, and the imaging data written in the pixel 11 [i, j] is reset. Specifically, the potential of the node FD1 [i, j] becomes a low potential which is the potential of the wiring 44.
  • the transistor 33 provided in the pixel 11 [i, j] is in a conductive state, the potentials of the wiring 18 [j] and the wiring 26 [j] also correspond to the potential change of the node FD1 [i, j].
  • the reference signal which is a signal corresponding to the reset imaging data
  • the reference signal is supplied from the pixel 11 [i, j] to the CDS circuit 22 [j] via the wiring 18 [j]. Therefore, it can be said that the period 85b is the reference signal output period.
  • the potential of the node FD1 [i, j] becomes a low potential which is the potential of the wiring 44, but since the potential of the wiring 46 is lower than the potential of the wiring 44, the transistor 32 is in a non-conducting state. It doesn't become.
  • the CDS circuit 22 [j] outputs a signal corresponding to the difference between the image pickup signal and the reference signal.
  • the noise included in the imaging signal is the signal corresponding to the imaging data output to the outside of the imaging device 10 by the CDS circuit 22 taking the difference between the imaging signal and the reference signal, that is, performing the CDS operation. It can be assumed that the influence of is reduced.
  • the potentials V1 and V2 are set to be higher than the potential of the wiring 47.
  • a current flows between the drain and the source of the transistor 37, so that a current also flows between the wiring 25 [j] and the drain and the source of the transistor 36, and the load circuit 21 can function as a load.
  • the potential V2 is set to a potential higher than the potential V1. That is, the difference between the potential of the terminal LC [j] and the potential of the wiring 47 in the period 85b is made larger than the difference between the potential of the terminal LC [j] and the potential of the wiring 47 in the period 85a.
  • the potential V1 can be, for example, 6V
  • the potential V2 can be, for example, -14V
  • the potential of the wiring 47 can be, for example, -16V.
  • the potentials of the wiring 16 [i] and the wiring 17 [i] are set to low potentials.
  • the transistor 33 and the transistor 34 provided in the pixel 11 [i, j] are brought into a non-conducting state.
  • the potential of the wiring 16 [i + 1] is set to a high potential, and the potential of the terminal LC [j] is set to the potential V1.
  • the transistor 33 provided in the pixel 11 [i + 1, j] becomes conductive, and the imaging data written in the pixel 11 [i + 1, j] is read out.
  • the imaging signal of the potential corresponding to the imaging data written in the pixel 11 [i + 1, j] is output to the wiring 18 [j].
  • the image pickup signal output to the wiring 18 [j] is supplied to the CDS circuit 22 [j] via the wiring 26 [j]. From the above, it can be said that the period 86a is the imaging signal output period as in the period 85a. Even in the period 86b, the transistor 32 is not in the non-conducting state as in the period 85b.
  • the potential of the wiring 17 [i + 1] is set to a high potential. Further, the potential of the terminal LC [j] is defined as the potential V2.
  • the transistor 34 provided in the pixel 11 [i + 1, j] becomes conductive, and the imaging data written in the pixel 11 [i + 1, j] is reset. Specifically, the potential of the node FD1 [i + 1, j] becomes a low potential which is the potential of the wiring 44.
  • the transistor 33 provided in the pixel 11 [i + 1, j] is in a conductive state, the potentials of the wiring 18 [j] and the wiring 26 [j] also correspond to the potential change of the node FD1 [i + 1, j]. Change.
  • the reference signal is supplied to the CDS circuit 22 [j]. Therefore, it can be said that the period 86b is the reference signal output period as in the period 85b.
  • the potential V2 is higher than the potential V1. Therefore, the difference between the potential of the terminal LC [j] and the potential of the wiring 47 in the period 86b is larger than the difference between the potential of the terminal LC [j] and the potential of the wiring 47 in the period 86a.
  • the potential of the wiring 16 [i + 1] and the potential of the wiring 17 [i + 1] are set to low potentials.
  • the transistor 33 and the transistor 34 of the pixel 11 [i + 1, j] are brought into a non-conducting state.
  • the imaging data written in the pixel 11 is read out. Specifically, the potential of the wiring 18 becomes the potential corresponding to the imaging data written in the pixel 11. Therefore, it can be said that the period T2 is the read period.
  • the imaging data is written to the pixels 11 [1,1] to the pixels 11 [m, n] by the global shutter method.
  • the global shutter method indicates a method of writing imaging data simultaneously for all pixels.
  • the imaging data is read from the pixels 11 [1,1] to the pixels 11 [m, n], for example, line by line. Therefore, when writing the imaging data by the global shutter method, pixels 11 are generated in which the period from writing the imaging data to reading is long. Therefore, it is preferable to be able to retain the charge accumulated in the node FD for a long period of time.
  • the transistor electrically connected to the node FD may be a transistor having a low off current.
  • the transistor having a low off-current include a transistor using a metal oxide in the channel forming region (hereinafter referred to as an OS transistor). Therefore, it is preferable that the transistor 31 and the transistor 34 are OS transistors.
  • oxides include In-M-Zn oxide, In-M oxide, Zn-M oxide, and In-Zn oxide
  • element M is, for example, aluminum (Al), gallium (Ga), etc. Ittrium (Y), tin (Sn), boron (B), silicon (Si), titanium (Ti), iron (Fe), nickel (Ni), germanium (Ge), gallium (Zr), molybdenum (Mo),
  • lantern (La) cerium (Ce), neodymium (Nd), vanadium (V), gallium (Be), hafnium (Hf), tantalum (Ta), and tungsten (W)), etc.
  • Typical examples of the In-M-Zn oxide include In-Ga-Zn oxide, In-Sn-Zn oxide, and In-Ga-Sn-Zn oxide.
  • CAC Cloud-Binded Company
  • the OS transistor can not be applied if the off current is low.
  • a transistor using a semiconductor having a large band gap may be applied.
  • a semiconductor having a large bandgap may refer to a semiconductor having a bandgap of 2.2 eV or more.
  • silicon carbide, gallium nitride, diamond and the like can be mentioned.
  • the transistor 31 and the transistor 34 may be a transistor using silicon in the channel forming region (hereinafter, Si transistor) or the like.
  • Si transistor has a higher off current than the OS transistor.
  • the writing of the imaging data to the pixels 11 [1,1] to the pixels 11 [m, n] can be performed globally. This can be done by the shutter method.
  • the imaging data may be written to the pixels 11 [1,1] to the pixels 11 [m, n] by the rolling shutter method. In this case, even if the transistor 31 and the transistor 34 are transistors having a large off current, the capacitance value of the capacitance 35 does not have to be increased.
  • the transistor 32 and the transistor 33 may be a Si transistor or an OS transistor.
  • a transistor having crystalline silicon typically, low-temperature polysilicon, single crystal silicon, etc.
  • the on-current of the transistor 32 and the transistor 33 can be increased. Therefore, the imaging data can be read out at high speed.
  • all the transistors 31 to 34 are OS transistors
  • all the transistors of the pixel 11 can be formed in the same layer.
  • all the transistors of the image pickup apparatus 10 including the transistors 31 to 34 are OS transistors, all the transistors of the image pickup apparatus 10 can be formed in the same layer. As described above, the manufacturing process of the image pickup apparatus 10 can be simplified.
  • FIG. 4 is a circuit diagram showing a driving method of a period 85a which is an imaging signal output period
  • FIG. 5 is a circuit diagram showing a driving method of a period 85b which is a reference signal output period.
  • transistors in a non-conducting state are marked with a cross.
  • the current 52 flows through the wiring 18 [j].
  • the current 52 branches at the connection point between the wiring 25 [j] and the wiring 26 [j], and the current 52a flows through the wiring 25 [j] and the current 52b flows through the wiring 26 [j].
  • the potential V1 is higher than the potential of the wiring 47, but the difference is small. Therefore, since the potential difference between the drain and the source of the transistor 37 is small, the current flowing between the drain and the source of the transistor 37 is small. Since the current mirror circuit is formed by the transistor 37 and the transistor 36, the current flowing between the drain and the source of the transistor 36 is also reduced.
  • the electric charge charged in the capacity 38 is discharged toward the load circuit 21.
  • a current 54 flows between the capacitance 38 and the wiring 46.
  • the potential V2 is made larger than the potential V1.
  • the potential difference between the drain and the source of the transistor 37 becomes large, so that the current flowing between the drain and the source of the transistor 37 becomes large. Therefore, the current flowing between the drain and the source of the transistor 36 also increases. Therefore, the electric charge charged in the capacity 38 can be discharged more quickly than when the potential of the terminal LC [j] is left at the potential V1 in the period 85b.
  • the description shown in FIG. 5 can also be applied to the period 86b.
  • the capacity 38 provided in the CDS circuit 22 can be charged and discharged at high speed. Therefore, the read operation, which is the operation performed during the period T2, can be performed at high speed, and the image pickup apparatus 10 can be driven at high speed. From the above, the image pickup apparatus 10 can perform imaging at a high frame frequency.
  • FIG. 6 is a circuit diagram showing a specific configuration example of the CDS circuit 22. For convenience of explanation, FIG. 6 also shows a block representing the pixel 11 and a block representing the load circuit 21. As described above, the CDS circuit 22 is electrically connected to the pixel 11 via the wiring 26 and the wiring 18, and is electrically connected to the load circuit 21 via the wiring 26 and the wiring 25.
  • the CDS circuit 22 having the configuration shown in FIG. 6 has a capacitance 61a, a capacitance 61b, a transistor 62, a transistor 63, a transistor 64, a transistor 65, and a transistor 66.
  • the wiring 26 is electrically connected to one electrode of the capacitance 61a and one of the source or drain of the transistor 62.
  • the other of the source or drain of the transistor 62 is electrically connected to one electrode of the capacitance 61b.
  • the other electrode of capacitance 61a and the other electrode of capacitance 61b are electrically connected to one of the source or drain of transistor 63 and the gate of transistor 64.
  • One of the source and drain of the transistor 64 is electrically connected to the wiring 27.
  • the wiring 27 is electrically connected to either the source or the drain of the transistor 65.
  • the gate of transistor 65 is electrically connected to the gate of transistor 66 and one of the source or drain of transistor 66.
  • the node to which the other electrode of the capacitance 61a, the other electrode of the capacitance 61b, one of the source or drain of the transistor 63, and the gate of the transistor 64 are electrically connected is referred to as a node FD2.
  • the gate of the transistor 62 is electrically connected to the wiring 72.
  • the gate of the transistor 63 is electrically connected to the wiring 73.
  • the other of the source or drain of the transistor 64 is electrically connected to the wiring 74.
  • the other of the source or drain of the transistor 65 is electrically connected to the wiring 75.
  • One of the source and drain of the transistor 66 is electrically connected to the wiring 76.
  • the other of the source or drain of the transistor 66 is electrically connected to the wiring 77.
  • the operation of the transistor 62 can be controlled. For example, when the potential of the wiring 72 is set to a high potential, the transistor 62 is in a conductive state, and when the potential of the wiring 72 is set to a low potential, the transistor 62 is in a non-conducting state. Similarly, by controlling the potential of the wiring 73, the transistor 63 is brought into a non-conducting state.
  • a power supply potential can be supplied to the wiring 71 and the wirings 74 to 77. Therefore, it can be said that the wiring 71 and the wirings 74 to 77 have a function as a power supply line. For example, a high potential can be supplied to the wiring 71, the wiring 74, and the wiring 76, and a low potential can be supplied to the wiring 75 and the wiring 77.
  • the capacity 38 shown in FIG. 2 and the like corresponds to, for example, the capacity 61a shown in FIG.
  • FIG. 7 is a timing chart illustrating an example of a driving method of the image pickup apparatus 10 when the CDS circuit 22 has the configuration shown in FIG.
  • FIG. 7 shows that the potential fluctuations of the wiring 73 [j] and the node FD2 [j] are added to the driving method shown in FIG.
  • the potentials of the wiring 71, the wiring 74, and the wiring 76 are set to high potentials
  • the potentials of the wiring 75 and the wiring 77 are set to low potentials.
  • the wiring 73 electrically connected to the CDS circuit 22 [j] is referred to as the wiring 73 [j]
  • the node FD2 provided in the CDS circuit 22 [j] is referred to as the node FD2 [j].
  • the potential of the wiring 73 [j] is set to a high potential in the period 85a and the period 86a, which are the imaging signal output periods.
  • the transistor 63 provided in the CDS circuit 22 [j] becomes conductive, and the potential of the node FD2 [j] can be set to a high potential which is the potential of the wiring 71. That is, it can be said that the period 85a and the period 86a are periods for resetting the potential of the node FD2 [j]. Therefore, the imaging signal output period can also be referred to as a CDS reset period.
  • the potential of the wiring 73 [j] is set to a low potential.
  • the transistor 63 provided in the CDS circuit 22 [j] is in a non-conducting state, and the potential of the node FD2 [j] fluctuates by the difference between the potential of the imaging signal and the potential of the reference signal. That is, the potential of the node FD2 [j] becomes the potential corresponding to the potential of the imaging signal.
  • the signal corresponding to the image pickup signal is output from the wiring 27 to the outside of the CDS circuit 22. Therefore, it can be said that the period 85b and the period 86b are CDS output periods.
  • the potential of the wiring 72 can be a high potential or a low potential.
  • FIG. 8A is an equivalent circuit of the circuit shown in FIG. 6 when the potential of the wiring 72 is set to a high potential and the transistor 62 is in a conductive state.
  • FIG. 8B is an equivalent circuit of the circuit shown in FIG. 6 when the potential of the wiring 72 is set to a low potential and the transistor 62 is placed in a non-conducting state.
  • the wiring 26 is electrically connected to both one electrode of the capacitance 61a and one electrode of the capacitance 61b. Therefore, the electric charge corresponding to the image pickup signal output from the pixel 11 is charged to both the capacitance 61a and the capacitance 61b.
  • the wiring 26 is electrically connected only to one electrode of the capacitance 61a and electrically connected to one electrode of the capacitance 61b. Not done. Therefore, the electric charge corresponding to the image pickup signal output from the pixel 11 is charged only in the capacitance 61a, not in the capacitance 61b.
  • a parasitic capacitance PC is generated in the node FD2.
  • a parasitic capacitance is generated by the gate of the transistor 64 and the source of the transistor 64.
  • a parasitic capacitance is generated by the gate of the transistor 64 and the drain of the transistor 64. Due to the parasitic capacitance PC, the fluctuation range of the potential of the node FD2 during the CDS output period becomes smaller than the difference between the potential of the imaging signal and the potential of the reference signal.
  • the fluctuation range of the potential of the node FD2 in the period 85b is the potential of the imaging signal supplied to the CDS circuit 22 in the period 85a and the potential of the reference signal supplied to the CDS circuit 22 in the period 85b. Is smaller than the difference between.
  • the fluctuation range of the potential of the node FD2 in the period 86b which is the CDS output period, is the potential of the imaging signal supplied to the CDS circuit 22 in the period 86a and the potential of the reference signal supplied to the CDS circuit 22 in the period 86b. Is smaller than the difference between. In this way, during the CDS reset period, the potential value of the node FD2 becomes a value affected by the parasitic capacitance PC, so that the S / N ratio of the signal output from the CDS circuit 22 to the wiring 27 decreases.
  • the potential V FD2 of the node FD2 [j] at the end of the period 85b is expressed by Equation 1.
  • the potential VH FD2 indicates the potential of the node FD2 [j] at the end of the period 85a
  • the potential V3 indicates the potential of the wiring 26 [j] at the end of the period 85a
  • the potential VL WX is the period. The potential of the wiring 26 [j] at the end of 85b is shown.
  • k FD2 is represented by Equation 2.
  • k FD2 can be said to be the capacitance coupling coefficient of the node FD2 [j].
  • the capacitance value C FD2 indicates the total capacitance value of the node FD2 [j]
  • the capacitance value C PC indicates the capacitance value of the parasitic capacitance PC.
  • the capacity value C FD2 includes the capacity value C PC .
  • the maximum value of the capacitance coupling coefficient k FD2 is 1.
  • Equation 3 the potential V 'FD2 node FD2 [j] at the end of the period 86b is represented by Equation 3.
  • V3' indicates the potential of the wiring 26 [j] at the end of the period 86a.
  • the capacitance value C FD2 is expressed by Equation 4.
  • the capacitance value C a indicates the capacitance value of the capacitance 61 a
  • the capacitance value C b indicates the capacitance value of the capacitance 61 b
  • the capacitance value C PC indicates the capacitance value of the parasitic capacitance PC.
  • Equation 5 the capacitive coupling coefficient k FD2 of the node FD2 [j] when the transistor 62 is in a conductive state is expressed by Equation 5.
  • Equation 7 the capacitive coupling coefficient k FD2 of the node FD2 [j] when the transistor 62 is in a non-conducting state is expressed by Equation 7.
  • Equations 5 and 7 when the transistor 62 is in the conductive state, the capacitance coupling coefficient k FD2 becomes larger than in the case where the transistor 62 is in the non-conducting state. That is, when the transistor 62 is in the conductive state, the influence of the parasitic capacitance PC can be relatively small as compared with the case where the transistor 62 is in the non-conducting state. Therefore, as shown in Equations 1 and 3, when the transistor 62 is in the conductive state, the fluctuation range of the potential of the node FD2 [j] in the CDS output period is set in the imaging signal as compared with the case where the transistor 62 is in the non-conducting state. The difference between the potential and the potential of the reference signal can be approached.
  • the fluctuation range of the node FD2 [j] in the period 85b can be brought close to the potential “VH FD2- (V3-VL WX )”, and the fluctuation range of the node FD2 [j] in the period 86b can be set to the potential.
  • VH FD2 - (V3'-VL WX) can be close to.
  • the CDS circuit 22 [j] can output a signal having a high S / N ratio from the wiring 27 [j]. Therefore, the image pickup apparatus 10 can perform high-precision imaging.
  • the transistor 62 When the transistor 62 is in the non-conducting state, one electrode of the capacitance 61b is in the floating state, so that no electric charge flows into the one electrode of the capacitance 61b. Therefore, even if the potential of the node FD2 [j] fluctuates, the dielectric layer, which is an insulating layer provided between one electrode of the capacitance 61b and the other electrode of the capacitance 61b, is not dielectrically polarized. Therefore, even if the potential of the node FD2 [j] fluctuates, the electric charge charged in the capacitance 61a or the like does not flow into the capacitance 61b.
  • the drive mode of the CDS circuit 22 can be changed according to the required imaging accuracy and the frame frequency.
  • the drive mode in which the transistor 62 is in the conductive state during the CDS reset period such as the period 85a and the period 86a is set as the first mode
  • the drive mode in which the transistor 62 is in the non-conducting state during the CDS reset period is set as the second mode.
  • the CDS circuit 22 may be driven in the first mode, and when it is necessary to perform imaging at a high frame frequency, the CDS circuit 22 may be driven in the second mode. it can.
  • FIG. 9A shows a configuration example of the semiconductor device 90 having the image pickup device 10.
  • the semiconductor device 90 has a substrate 91 and a substrate 92, and a light emitting device 93 and an image pickup device 10 are provided between the substrate 91 and the substrate 92.
  • the light emitting device 93 has a function of emitting light 94.
  • the light 94 can be infrared light or visible light.
  • the image pickup apparatus 10 has a function of detecting the irradiated light 95. Specifically, it has a function of detecting the light 95 applied to the photoelectric conversion element 30 shown in FIG. 2 and the like.
  • the semiconductor device 90 irradiates the detection target with light 94, and the image pickup device 10 can detect the light reflected by the detection target as light 95.
  • the semiconductor device 90 can be driven by the authentication mode and the position detection mode.
  • FIG. 9B1 is a diagram showing an authentication mode
  • FIG. 9B2 is a diagram showing a position detection mode.
  • the detection target is the finger 97.
  • the finger 97 can be, for example, the finger of the user of the semiconductor device 90.
  • the fingerprint 99 of the finger 97 can be detected by irradiating the finger 97 with the light 94 and detecting the light reflected by the finger 97 as the light 95 by the image pickup apparatus 10. This makes it possible to perform biometric authentication such as fingerprint authentication.
  • the position of the finger 97 can be detected by the light emitting device 93 emitting the light 94 and the imaging device 10 detecting the light 95 reflected by the finger 97.
  • the finger 97 which is the object to be detected, does not have to be in contact with the semiconductor device 90 as long as it is close to the semiconductor device 90.
  • the finger 97 may be in contact with the semiconductor device 90. That is, in the position detection mode, the semiconductor device 90 can function as a touch sensor or a near touch sensor.
  • the object to be detected is not limited to the finger 97, and may be a stylus or the like.
  • the semiconductor device 90 When performing biometric authentication or the like, it is preferable to perform high-precision imaging in order to improve the accuracy of authentication. Therefore, when the semiconductor device 90 is driven in the authentication mode, it is preferable to drive the CDS circuit 22 in the first mode. On the other hand, when detecting a touch motion or a near touch motion, it is preferable to perform imaging at a high frame frequency so that the motion of the object to be detected can be detected with high accuracy. Therefore, when the semiconductor device 90 is driven in the position detection mode, it is preferable to drive the CDS circuit 22 in the second mode. As described above, the semiconductor device 90 can have both a function of performing biometric authentication and the like with high accuracy and a function of detecting the movement of the object to be detected with high accuracy.
  • FIG. 10 is a block diagram showing a configuration example of the shift register circuit 24 shown in FIG. 1B.
  • the shift register circuit 24 includes a register circuit R ⁇ 1> to a register circuit R ⁇ p> and a register circuit RD.
  • Each of the register circuit R ⁇ 1> to the register circuit R ⁇ p> and the register circuit RD has a terminal CLK (1), a terminal CLK (2), a terminal CLK (3), and a terminal CLK (4).
  • the two are electrically connected.
  • the terminal CLK (1) and the terminal CLK (2) are electrically connected to the register circuit R ⁇ 1>
  • the terminal CLK (2) and the terminal CLK (3) are connected to the register circuit R ⁇ 2>.
  • the terminal CLK (3) and the terminal CLK (4) are electrically connected to the register circuit R ⁇ 3>
  • the terminal CLK (4) and the terminal CLK (4) are connected to the register circuit R ⁇ 4>.
  • the terminal CLK (1) can be electrically connected.
  • the terminal CLK (3) and the terminal CLK (4) are electrically connected to the register circuit R ⁇ p>, and the register circuit is connected.
  • the terminal CLK (4) and the terminal CLK (1) can be electrically connected to the RD.
  • the terminal LIN, the terminal RIN, the terminal RES, the terminal RES_V, and the terminal R_OUT are electrically connected to the register circuit R ⁇ 1> to the register circuit R ⁇ p>. Further, the terminal IND, the terminal RES, the terminal RES_V, and the terminal RD_OUT are electrically connected to the register circuit RD.
  • the terminal LIN electrically connected to the register circuit R ⁇ 1> to the register circuit R ⁇ p> is described as the terminal LIN ⁇ 1> to the terminal LIN ⁇ p>, respectively.
  • the terminal RIN electrically connected to the register circuit R ⁇ 1> to the register circuit R ⁇ p> is described as a terminal RIN ⁇ 1> to a terminal RIN ⁇ p>, respectively.
  • the terminal R_OUT electrically connected to the register circuit R ⁇ 1> to the register circuit R ⁇ p> is described as a terminal R_OUT ⁇ 1> to a terminal R_OUT ⁇ p>, respectively.
  • the register circuit R ⁇ 1> to the register circuit R ⁇ p> and the register circuit RD can be electrically connected to the same terminal RES, and can be electrically connected to the same terminal RES_V. it can.
  • a signal is input to the register circuit R via the terminal LIN, the terminal RIN, the terminal RES, and the terminal RES_V, and the signal is output from the register circuit R to the terminal R_OUT. Therefore, it can be said that the terminal LIN, the terminal RIN, the terminal RES, and the terminal RES_V are input terminals, and the terminal R_OUT is an output terminal.
  • a clock signal is input to the terminal CLK. Therefore, it can be said that the terminal CLK is a clock signal input terminal.
  • a start pulse signal is input to the terminal LIN ⁇ 1>.
  • the register circuit R ⁇ 1> can output the signal to the terminal R_OUT ⁇ 1>.
  • the terminal R_OUT ⁇ 1> is electrically connected to the terminal LIN ⁇ 2>. Therefore, the signal output from the terminal R_OUT ⁇ 1> by the register circuit R ⁇ 1> is input to the register circuit R ⁇ 2> via the terminal LIN ⁇ 2>. By inputting a signal to the terminal LIN ⁇ 2>, the register circuit R ⁇ 2> can output the signal to the terminal R_OUT ⁇ 2>.
  • the terminal R_OUT ⁇ p> is electrically connected to the terminal LINK. Therefore, the signal output from the terminal R_OUT ⁇ p> by the register circuit R ⁇ p> is input to the register circuit RD via the terminal LINK. By inputting a signal to the terminal IND, the register circuit RD can output a signal to the terminal RD_OUT.
  • the register circuit R ⁇ 1> to the register circuit R ⁇ p> and the register circuit RD are connected in series via the terminal LIN ⁇ 2> to the terminal LIN ⁇ p> and the terminal LIND.
  • the register circuit R ⁇ 1> to the register circuit R ⁇ p> can output a signal to the terminals R_OUT ⁇ 1> to the terminal R_OUT ⁇ p>, respectively.
  • the terminals R_OUT ⁇ 1> to the terminals R_OUT ⁇ p> are electrically connected to the wirings 28 ⁇ 1> to 28 ⁇ p> shown in FIG. 1B in this order.
  • the wiring 28 ⁇ 1> to the wiring 28 ⁇ p> are electrically connected to the signal output circuit 23. From the above, the signal output by the register circuit R to the terminal R_OUT is supplied to the signal output circuit 23.
  • the terminal R_OUT ⁇ 2> is electrically connected to the terminal RIN ⁇ 1>. Therefore, the signal output by the register circuit R ⁇ 2> to the terminal R_OUT ⁇ 2> is input to the register circuit R ⁇ 1> via the terminal RIN ⁇ 1>. That is, a signal output from the register circuit R in the subsequent stage can be input to the terminal RIN.
  • the terminal RIN ⁇ 2> is electrically connected to the terminal R_OUT ⁇ 3> which is electrically connected to the register circuit R ⁇ 3>.
  • the signal output by the register circuit RD to the terminal RD_OUT is input to the terminal RIN ⁇ p>.
  • the terminal RD_OUT is not electrically connected to the wiring 28. Therefore, the signal output by the register circuit RD to the terminal RD_OUT is not supplied to the signal output circuit 23. Therefore, it can be said that the register circuit RD is a dummy stage.
  • FIG. 11A is a circuit diagram showing a configuration example of the register circuit R.
  • the register circuit R includes a transistor 101, a transistor 102, a transistor 103, a transistor 104, a transistor 105, a transistor 106, a transistor 107, a transistor 108, and a transistor 109, and a capacitance 111 and a capacitance 112.
  • the terminal CLK (h1) and the terminal CLK (h2) shown in FIG. 11A can be any of the terminal CLK (1) and the terminal CLK (4).
  • the terminal CLK (h1) can be the terminal CLK (1)
  • the terminal CLK (h2) can be the terminal CLK (2).
  • the terminal CLK (h1) can be the terminal CLK (2), and the terminal CLK (h2) can be the terminal CLK (3). Further, in the register circuit R ⁇ p>, the terminal CLK (h1) can be the terminal CLK (3), and the terminal CLK (h2) can be the terminal CLK (4).
  • One of the source or drain of the transistor 101 and one of the source or drain of the transistor 107 are electrically connected to one of the source or drain of the transistor 105.
  • the other of the source or drain of transistor 105 is electrically connected to the gate of transistor 106.
  • the gate of transistor 106 is electrically connected to the other electrode of capacitance 111.
  • One of the source or drain of the transistor 102, one of the source or drain of the transistor 103, and one of the source or drain of the transistor 104 are the gate of the transistor 107, one of the source or drain of the transistor 108, the gate of the transistor 109, and the capacitance. It is electrically connected to one of the electrodes of 112.
  • the transistor 101 and the transistor 108 become conductive.
  • the potential of the gate of the transistor 106 becomes high potential, so that the transistor 106 is in the conductive state.
  • the transistor 108 is in the conductive state, the potential of the gate of the transistor 109 becomes low potential, so that the transistor 109 is in the non-conducting state.
  • the transistor 102 when a high potential signal is input to the terminal CLK (h2), the transistor 102 becomes conductive. As a result, the potential of the gate of the transistor 107 becomes high, so that the transistor 107 becomes conductive. When the transistor 107 is in the conductive state, the potential of the gate of the transistor 106 becomes low potential, so that the transistor 106 is in the non-conducting state. On the other hand, when the transistor 102 is in the conductive state, the potential of the gate of the transistor 109 becomes high potential, so that the transistor 109 is in the conductive state. From the above, the signal input to the terminal RES_V can be output from the terminal R_OUT.
  • the transistor is similar to the case where the high potential signal is input to the terminal CLK (h2).
  • the 109 is in a conductive state, and the transistor 106 is in a non-conducting state. Therefore, the signal input to the terminal RES_V can be output from the terminal R_OUT.
  • FIG. 11B is a circuit diagram showing a configuration example of the register circuit RD.
  • the terminal RIN is not electrically connected to the register circuit RD. Therefore, the register circuit RD differs from the register circuit R having the configuration shown in FIG. 11A in that it does not have the transistor 103.
  • one of the source and drain of the transistor 106 is electrically connected to the terminal CLK (4).
  • the gate of the transistor 102 is electrically connected to the terminal CLK (1).
  • the gate of the transistor 101 and the gate of the transistor 108 are electrically connected to the terminal LINK.
  • the other electrode of the source or drain of the transistor 106, the other of the source or drain of the transistor 109, and one electrode of the capacitance 111 are electrically connected to the terminal RD_OUT.
  • FIG. 12A is a block diagram showing a configuration example of the signal output circuit 23 shown in FIG. 1B.
  • the signal output circuit 23 includes a multiplexer circuit MUX (1) to a multiplexer circuit MUX (n / p).
  • the multiplexer circuit MUX can be configured to have p selection signal input terminals, p input terminals, and one output terminal. All of the wiring 28 ⁇ 1> to the wiring 28 ⁇ p> can be electrically connected to each of the selection signal input terminals of the multiplexer circuit MUX (1) to the multiplexer circuit MUX (n / p). That is, all of the terminals R_OUT ⁇ 1> to the terminals R_OUT ⁇ p>, which are the output terminals of the shift register circuit 24 shown in FIG. 10 and the like, can be electrically connected.
  • the selection signal input terminal of the multiplexer circuit MUX is electrically connected to the terminal R_OUT which is the output terminal of the shift register circuit 24, the shift register circuit 24 has a function of outputting the selection signal. it can.
  • the input terminal of the multiplexer circuit MUX is electrically connected to the terminal CDS_OUT via the wiring 27. As shown in FIG. 1B and the like, the wiring 27 is electrically connected to the output terminal of the CDS circuit 22. From the above, the signal output from the CDS circuit 22 is input to the terminal CDS_OUT.
  • one terminal CDS_OUT is electrically connected to each input terminal of the multiplexer circuit MUX. That is, different terminals CDS_OUT are electrically connected to the p input terminals of the multiplexer circuit MUX. Further, different terminals CDS_OUT are electrically connected to the input terminals of the multiplexer circuit MUX (1) to the multiplexer circuit MUX (n / p). That is, for example, the terminals CDS_OUT [1] to the terminals CDS_OUT [p] are electrically connected to the p input terminals of the multiplexer circuit MUX (1) in order.
  • terminals CDS_OUT [p + 1] to terminals CDS_OUT [2p] are electrically connected to the p input terminals of the multiplexer circuit MUX (2) in this order.
  • terminals CDS_OUT [n ⁇ p + 1] to terminals CDS_OUT [n] are electrically connected to the p input terminals of the multiplexer circuit MUX (n / p) in order.
  • the output terminal of the multiplexer circuit MUX is electrically connected to the terminal MUX_OUT via the wiring 19. As shown in FIG. 1A, the wiring 19 is electrically connected to the A / D conversion circuit 15. From the above, the signal output circuit 23 can output a signal via the terminal MUX_OUT.
  • different terminals MUX_OUT are electrically connected to the output terminals of the multiplexer circuit MUX (1) to the multiplexer circuit MUX (n / p).
  • the terminal MUX_OUT (1) is electrically connected to the output terminal of the multiplexer circuit MUX (1)
  • the terminal MUX_OUT (2) is electrically connected to the output terminal of the multiplexer circuit MUX (2).
  • the terminal MUX_OUT (n / p) is electrically connected to the output terminal of the multiplexer circuit MUX (n / p).
  • FIG. 12B is a circuit diagram showing a configuration example of the multiplexer circuit MUX (t) (t is an integer of 1 or more and n / p or less).
  • the multiplexer circuit MUX (t) has transistors 120 ⁇ 1> to 120 ⁇ p>.
  • Terminals R_OUT ⁇ 1> to R_OUT ⁇ p> are electrically connected to the gates of the transistors 120 ⁇ 1> to 120 ⁇ p>.
  • Terminal CDS_OUT [(t-1) p + 1] to terminal CDS_OUT [t ⁇ p] are electrically connected to one of the source or drain of the transistors 120 ⁇ 1> to 120 ⁇ p>.
  • the terminal MUX_OUT (t) is electrically connected to the other of the source or drain of the transistor 120 ⁇ 1> to the transistor 120 ⁇ p>. That is, the transistors 120 ⁇ 1> to 120 ⁇ p> are connected in parallel to each other by the source or drain of the transistors 120 ⁇ 1> to 120 ⁇ p>.
  • FIG. 13 is a timing chart showing an example of a driving method of the shift register circuit 24 and the signal output circuit 23 in the period T2 which is the read period shown in FIG.
  • the increase in potential due to bootstrap, the decrease in potential due to leakage current, and the like are not taken into consideration. The same applies to other timing charts.
  • p is a multiple of 4-1.
  • FIGS. 14A, 14B, and 15 are circuit diagrams for showing an example of a driving method of the multiplexer circuit MUX (t) having the configuration shown in FIG. 12B.
  • the transistor 120 marked with x is the transistor 120 in the non-conducting state
  • the transistor 120 not marked with x is the transistor 120 in the conducting state.
  • a high potential signal is input to the terminal LIN ⁇ 1> as a start pulse signal.
  • the potential of the gate of the transistor 101 of the register circuit R ⁇ 1> becomes high, so that the transistor 101 of the register circuit R ⁇ 1> becomes conductive. Therefore, the potential of the gate of the transistor 106 of the register circuit R ⁇ 1> becomes high, and the transistor 106 of the register circuit R ⁇ 1> becomes conductive.
  • the potential of the gate of the transistor 108 of the register circuit R ⁇ 1> becomes high potential, so that the transistor 108 of the register circuit R ⁇ 1> has a high potential. Is in a conductive state. Therefore, the potential of the gate of the transistor 107 and the transistor 109 of the register circuit R ⁇ 1> becomes low, and the transistor 107 and the transistor 109 of the register circuit R ⁇ 1> become non-conducting.
  • clock signals are sequentially input to the terminals CLK (1) to CLK (4).
  • the potential of the terminal CLK (1) becomes high during the period T202, and the potentials of the terminal CLK (2), the terminal CLK (3), and the terminal CLK (4) become low.
  • the potential of the terminal CLK (2) becomes high, and the potentials of the terminal CLK (1), the terminal CLK (3), and the terminal CLK (4) become low.
  • the potential of the terminal CLK (3) becomes high, and the potentials of the terminal CLK (1), the terminal CLK (2), and the terminal CLK (4) become low.
  • the potential of the terminal LIN ⁇ 1> becomes low and the transistor 101 of the register circuit R ⁇ 1> becomes non-conducting, but the transistor 107 of the register circuit R ⁇ 1> remains non-conducting. Therefore, the gate of the transistor 106 included in the register circuit R ⁇ 1> is in a floating state. Therefore, the potential of the gate of the transistor 106 of the register circuit R ⁇ 1> remains high, and the transistor 106 of the register circuit R ⁇ 1> is in a conductive state following the period T201. Therefore, the clock signal input to the terminal CLK (1) is output from the terminal R_OUT ⁇ 1>.
  • FIG. 14A is a circuit diagram for showing an example of a method of driving the multiplexer circuit MUX (t) in the period T202.
  • the potential of the terminal R_OUT ⁇ 1> becomes a high potential
  • the potential of the terminals R_OUT ⁇ 2> to the terminal R_OUT ⁇ p> becomes a low potential. Therefore, since the potential of the gate of the transistor 120 ⁇ 1> becomes a high potential, the transistor 120 ⁇ 1> becomes a conductive state. Further, since the potential of the gate of the transistor 120 ⁇ 2> to the transistor 120 ⁇ p> is low, the transistor 120 ⁇ 2> to the transistor 120 ⁇ p> are in a non-conducting state. As described above, the signal input from the terminal CDS_OUT [(t-1) p + 1] to the input terminal of the multiplexer circuit MUX (t) is output to the terminal MUX_OUT (t) as the signal S ⁇ 1>.
  • the signal S ⁇ 1> is generated from the terminals MUX_OUT (1) to the terminal MUX_OUT (n / p), which are the output terminals of the multiplexer circuit MUX (1) to the multiplexer circuit MUX (n / p). It is output.
  • the potential of the terminal R_OUT ⁇ 2> becomes a high potential
  • the potential of the terminal R_OUT ⁇ 1> and the terminals R_OUT ⁇ 3> to the terminal R_OUT ⁇ p> becomes a low potential. Therefore, since the potential of the gate of the transistor 120 ⁇ 2> becomes a high potential, the transistor 120 ⁇ 2> becomes a conductive state. Further, since the potential of the gates of the transistor 120 ⁇ 1> and the transistor 120 ⁇ 3> to the transistor 120 ⁇ p> is low, the transistor 120 ⁇ 1> and the transistor 120 ⁇ 3> to the transistor 120 ⁇ p> have a low potential. It becomes a non-conducting state. As described above, the signal input to the terminal CDS_OUT [(t-1) p + 2] is output to the terminal MUX_OUT (t) as the signal S ⁇ 2>.
  • the signal S ⁇ 2> is generated from the terminals MUX_OUT (1) to the terminal MUX_OUT (n / p), which are the output terminals of the multiplexer circuit MUX (1) to the multiplexer circuit MUX (n / p). It is output.
  • a high potential signal is input to the terminal LIN ⁇ p>.
  • the potential of the gate of the transistor 101 of the register circuit R ⁇ p> becomes high, so that the transistor 101 of the register circuit R ⁇ p> becomes conductive. Therefore, the potential of the gate of the transistor 106 of the register circuit R ⁇ p> becomes high, and the transistor 106 of the register circuit R ⁇ p> becomes conductive.
  • the potential of the gate of the transistor 108 of the register circuit R ⁇ p> becomes high potential, so that the transistor 108 of the register circuit R ⁇ p> has a high potential. Is in a conductive state. Therefore, the potential of the gate of the transistor 107 and the transistor 109 of the register circuit R ⁇ p> becomes low, and the transistor 107 and the transistor 109 of the register circuit R ⁇ p> become non-conducting.
  • the potential of the terminal LIN ⁇ p> becomes low and the transistor 101 of the register circuit R ⁇ p> becomes non-conducting, but the transistor 107 of the register circuit R ⁇ p> remains non-conducting. Therefore, the gate of the transistor 106 included in the register circuit R ⁇ p> is in a floating state. Therefore, the potential of the gate of the transistor 106 of the register circuit R ⁇ p> remains high, and the transistor 106 of the register circuit R ⁇ p> is in a conductive state following the period T204. Therefore, the clock signal input to the terminal CLK (3) is output from the terminal R_OUT ⁇ p>.
  • FIG. 14B is a circuit diagram for showing an example of a method of driving the multiplexer circuit MUX (t) in the period T205.
  • the potential of the terminal R_OUT ⁇ p> becomes a high potential
  • the potential of the terminals R_OUT ⁇ 1> to the terminal R_OUT ⁇ p-1> becomes a low potential. Therefore, since the potential of the gate of the transistor 120 ⁇ p> becomes a high potential, the transistor 120 ⁇ p> becomes a conductive state. Further, since the potential of the gate of the transistor 120 ⁇ 1> to the transistor 120 ⁇ p-1> is low, the transistor 120 ⁇ 1> to the transistor 120 ⁇ p-1> are in a non-conducting state. As described above, the signal input to the terminal CDS_OUT [t ⁇ p] is output to the terminal MUX_OUT (t) as the signal S ⁇ p>.
  • the signal S ⁇ p> is generated from the terminals MUX_OUT (1) to the terminal MUX_OUT (n / p), which are the output terminals of the multiplexer circuit MUX (1) to the multiplexer circuit MUX (n / p). It is output.
  • the start pulse signal input to the terminal LIN ⁇ 1> in the period T201 shown in FIG. 13 is sequentially transmitted from the register circuit R ⁇ 1> to the register circuit R ⁇ p> in the period T202 to the period T205.
  • the high potential selection signal is sequentially output from the terminal R_OUT ⁇ 1> to the terminal R_OUT ⁇ p>.
  • the shift register circuit 24 and the signal output circuit 23 are driven in a mode different from the period T201 to the period T205.
  • the high potential signal is input to the terminals CLK (1) to CLK (4) and the terminal RES.
  • the potentials of the transistors 102 of the transistor circuits R ⁇ 1> to R ⁇ p> and the gates of the transistors 104 become high potentials, so that the register circuits R ⁇ 1> to the register circuits R ⁇ p> have the potentials.
  • the transistor 102 and the transistor 104 are in a conductive state.
  • the transistor included in the register circuit R ⁇ 1> to the register circuit R ⁇ p> and the gate of the transistor 109 becomes high, the transistor included in the register circuit R ⁇ 1> to the register circuit R ⁇ p> The 107 and the transistor 109 are in a conductive state.
  • the transistor 107 of the register circuit R ⁇ 1> to the register circuit R ⁇ p> becomes conductive, the potential of the gate of the transistor 106 of the register circuit R ⁇ 1> to the register circuit R ⁇ p> becomes low.
  • the transistor 106 included in the register circuit R ⁇ 1> to the register circuit R ⁇ p> is in a non-conducting state.
  • the transistor 106 included in the register circuit R ⁇ 1> to the register circuit R ⁇ p> is brought into a non-conducting state, and the transistor 109 included in the register circuit R ⁇ 1> to the register circuit R ⁇ p> is placed. Make it conductive. As a result, the signal input to the terminal RES_V can be output from the terminal R_OUT.
  • a high potential signal is input to the terminal RES_V.
  • the transistor 106 included in the register circuit R ⁇ 1> to the register circuit R ⁇ p> is in a non-conducting state following the period T211 and the transistor 109 included in the register circuit R ⁇ 1> to the register circuit R ⁇ p>. Is in a conductive state. Therefore, the high-potential signal input to the terminal RES_V is output from the terminal R_OUT ⁇ 1> to the terminal R_OUT ⁇ p>.
  • FIG. 15 is a circuit diagram for showing an example of a method of driving the multiplexer circuit MUX (t) in the period T212.
  • the period T212 all the potentials of the terminals R_OUT ⁇ 1> to the terminals R_OUT ⁇ p> become high potentials. Therefore, since the potential of the gate of the transistor 120 ⁇ 1> to the transistor 120 ⁇ p> becomes a high potential, all the transistors 120 ⁇ 1> to the transistor 120 ⁇ p> are in a conductive state.
  • the signal having the maximum potential becomes the signal S_MAX. It is output to the terminal MUX_OUT (t).
  • the signal S_MAX is output from the terminals MUX_OUT (1) to the terminal MUX_OUT (n / p), which are the output terminals of the multiplexer circuit MUX (1) to the multiplexer circuit MUX (n / p). ..
  • the transistors 120 ⁇ 1> to 120 ⁇ p> of the multiplexer circuit MUX are simultaneously brought into a conductive state. can do.
  • the transistors 120 ⁇ 1> to the transistors 120 ⁇ p> are connected in parallel with each other. Therefore, the resistance between the terminal CDS_OUT, which is the input terminal of the multiplexer circuit MUX, and the terminal MUX_OUT, which is the output terminal of the multiplexer circuit MUX, is set to, for example, one transistor 120 of the transistors 120 ⁇ 1> to 120 ⁇ p>.
  • the reading operation which is the operation performed during the period T2
  • the image pickup apparatus 10 can be driven at high speed. Therefore, the image pickup apparatus 10 can perform imaging at a high frame frequency. Therefore, for example, as shown in FIG. 9B2, when the semiconductor device 90 provided with the image pickup device 10 is driven in the position detection mode, the shift register circuit 24 can detect the movement of the detection object with high accuracy.
  • the signal output circuit 23 is preferably driven by the methods shown in the period T211 and the period T212.
  • the transistor 101 and the transistor 107 of the register circuit R having the configuration shown in FIG. 11A and the register circuit RD having the configuration shown in FIG. 11B it is preferable to use a transistor having a low off-current such as an OS transistor.
  • a transistor having a low off-current such as an OS transistor.
  • a Si transistor may be used as the transistor 101 and the transistor 107. Further, a Si transistor may be used as another transistor included in the register circuit R having the configuration shown in FIG. 11A and the register circuit RD having the configuration shown in FIG. 11B.
  • a transistor having crystalline silicon is used as the transistor 101 to the transistor 109, the on-current of the transistor 101 to the transistor 109 can be increased. As a result, the shift register circuit 24 can be driven at high speed.
  • FIGS. 16A and 16B are diagrams showing a configuration example of the semiconductor device 90.
  • the semiconductor device 90 having the configuration shown in FIGS. 16A and 16B has a tri-folding mechanism, and the region that can be folded so that the pixel portions 12 face each other and the surface opposite to the pixel portion 12 face each other. It has an area where it can be formed.
  • the semiconductor device 90 having the configuration shown in FIGS. 16A and 16B is referred to as a semiconductor device 90A.
  • the semiconductor device 90A can be folded small by providing the creases in the minor axis direction. Therefore, the portability of the semiconductor device 90A can be improved. Further, when the semiconductor device 90A is folded into a small size, the power consumption of the semiconductor device 90A can be reduced by not driving the pixel 11 included in the invisible portion of the pixel portion 12.
  • FIG. 17 is a block diagram showing a configuration example of the image pickup device 10A, which is the image pickup device 10 provided in the semiconductor device 90A.
  • the gate driver circuit 13 is divided into three, a gate driver circuit 13A, a gate driver circuit 13B, and a gate driver circuit 13C.
  • the wiring 16 and the wiring 17 electrically connected to the gate driver circuit 13A are referred to as the wiring 16A and the wiring 17A, respectively.
  • the wiring 16 and the wiring 17 electrically connected to the gate driver circuit 13B are referred to as the wiring 16B and the wiring 17B, respectively.
  • the wiring 16 and the wiring 17 electrically connected to the gate driver circuit 13C are referred to as the wiring 16C and the wiring 17C, respectively.
  • the image pickup apparatus 10A By configuring the image pickup apparatus 10A as shown in FIG. 17, it is possible to prevent the pixels 11 included in the invisible portion of the pixel portion 12 from being driven. For example, when the semiconductor device 90A is folded in three as shown in FIG. 16A, one of the gate driver circuit 13A to the gate driver circuit 13C is driven, and the remaining two are not driven. Therefore, it is possible to prevent the pixel 11 included in the invisible portion from being driven. As described above, the power consumption of the semiconductor device 90A can be reduced.
  • This embodiment can be implemented in combination with at least a part thereof as appropriate with other embodiments described in the present specification.
  • FIG. 18A shows a cross-sectional view of the semiconductor device 900A.
  • the semiconductor device 900A includes a photoelectric conversion element 30 and a light emitting element 130.
  • the photoelectric conversion element 30 has a pixel electrode 171, a common layer 172, an active layer 173, a common layer 174, and a common electrode 175.
  • the pixel electrode 171 and the pixel electrode 191 and the common layer 172, the active layer 173, the light emitting layer 193, the common layer 174, and the common electrode 175 may each have a single layer structure or a laminated structure.
  • the pixel electrode 171 and the pixel electrode 191 are located on the insulating layer 214.
  • the pixel electrode 171 and the pixel electrode 191 can be formed of the same material and in the same process.
  • the common layer 172 is located on the pixel electrode 171 and on the pixel electrode 191.
  • the common layer 172 is a layer commonly used for the photoelectric conversion element 30 and the light emitting element 130.
  • the active layer 173 overlaps with the pixel electrode 171 via the common layer 172.
  • the light emitting layer 193 overlaps with the pixel electrode 191 via the common layer 172.
  • the active layer 173 has a first organic compound, and the light emitting layer 193 has a second organic compound different from the first organic compound.
  • the common layer 174 is located on the common layer 172, the active layer 173, and the light emitting layer 193.
  • the common layer 174 is a layer commonly used for the photoelectric conversion element 30 and the light emitting element 130.
  • the common electrode 175 has a portion that overlaps with the pixel electrode 171 via the common layer 172, the active layer 173, and the common layer 174. Further, the common electrode 175 has a portion that overlaps with the pixel electrode 191 via the common layer 172, the light emitting layer 193, and the common layer 174.
  • the common electrode 175 is a layer commonly used for the photoelectric conversion element 30 and the light emitting element 130.
  • an organic compound is used for the active layer 173 of the photoelectric conversion element 30.
  • the photoelectric conversion element 30 can have a layer other than the active layer 173 in the same configuration as the light emitting element 130 (EL element). Therefore, the photoelectric conversion element 30 can be formed in parallel with the formation of the light emitting element 130 only by adding the step of forming the active layer 173 to the manufacturing process of the light emitting element 130. Further, the light emitting element 130 and the photoelectric conversion element 30 can be formed on the same substrate. Therefore, the photoelectric conversion element 30 can be incorporated in the semiconductor device without significantly increasing the manufacturing process.
  • the photoelectric conversion element 30 and the light emitting element 130 have a common configuration except that the active layer 173 of the photoelectric conversion element 30 and the light emitting layer 193 of the light emitting element 130 are separately formed.
  • the configuration of the photoelectric conversion element 30 and the light emitting element 130 is not limited to this.
  • the photoelectric conversion element 30 and the light emitting element 130 may have layers that are separated from each other (see the semiconductor device 900D, the semiconductor device 900E, and the semiconductor device 900F described later).
  • the photoelectric conversion element 30 and the light emitting element 130 preferably have one or more layers (common layers) that are commonly used. As a result, the photoelectric conversion element 30 can be incorporated in the semiconductor device without significantly increasing the number of manufacturing steps.
  • the semiconductor device 900A has a photoelectric conversion element 30, a light emitting element 130, a transistor 31, a transistor 131, and the like between a pair of substrates (a substrate 151 and a substrate 152).
  • An adhesive layer 150 is provided on the outside of the substrate 151.
  • the adhesive layer 150 can fix the semiconductor device 900A to an object.
  • a peelable adhesive may be used.
  • an adhesive that can be reattached after being peeled off may be used.
  • epoxy resin, acrylic resin, silicone resin, phenol resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, EVA (ethylene vinyl acetate) resin and the like can be used. It can. Can be mentioned.
  • a material having low moisture permeability such as an epoxy resin is preferable.
  • a two-component mixed type resin may be used.
  • the common layer 172, the active layer 173, and the common layer 174 located between the pixel electrode 171 and the common electrode 175, respectively, can be said to be an organic layer (a layer containing an organic compound).
  • the pixel electrode 171 preferably has a function of reflecting infrared light.
  • the end of the pixel electrode 171 is covered with a partition wall 216.
  • the common electrode 175 has a function of transmitting infrared light.
  • a light-shielding layer BM is provided on the surface of the substrate 152 on the substrate 151 side.
  • the light-shielding layer BM has openings at a position where it overlaps with the photoelectric conversion element 30 and a position where it overlaps with the light-emitting element 130.
  • the light-shielding layer BM a material that blocks light emission from the light-emitting element can be used.
  • the light-shielding layer BM preferably absorbs infrared light.
  • a metal material, a resin material containing a pigment (carbon black or the like) or a dye, or the like can be used to form a black matrix.
  • the photoelectric conversion element 30 detects the light emitted by the light emitting element 130 reflected by the object.
  • the light emitted from the light emitting element 130 may be reflected in the semiconductor device 900A and may be incident on the photoelectric conversion element 30 without passing through the object.
  • the light-shielding layer BM can suppress the influence of such stray light.
  • the light-shielding layer BM is not provided, the light 123a emitted by the light emitting element 130 may be reflected by the substrate 152, and the reflected light 123b may be incident on the photoelectric conversion element 30.
  • the light-shielding layer BM it is possible to prevent the reflected light 123b from being incident on the photoelectric conversion element 30. As a result, noise can be reduced and the sensitivity of the sensor using the photoelectric conversion element 30 can be increased.
  • the common layer 172, the light emitting layer 193, and the common layer 174 located between the pixel electrode 191 and the common electrode 175, respectively, can be said to be an EL layer.
  • the pixel electrode 191 preferably has a function of reflecting infrared light.
  • the end of the pixel electrode 191 is covered by a partition wall 216.
  • the pixel electrode 171 and the pixel electrode 191 are electrically insulated from each other by a partition wall 216.
  • the common electrode 175 has a function of transmitting infrared light.
  • the light emitting layer 193 is preferably formed so as not to overlap the light receiving region of the photoelectric conversion element 30. As a result, it is possible to suppress the light emitting layer 193 from absorbing the light 95, and it is possible to increase the amount of light irradiated to the photoelectric conversion element 30.
  • the pixel electrode 191 is electrically connected to the source or drain of the transistor 131 through an opening provided in the insulating layer 214.
  • the end of the pixel electrode 191 is covered with a partition wall 216.
  • the transistor 131 has a function of controlling the drive of the light emitting element 130.
  • the transistor 31 and the transistor 131 are in contact with each other on the same layer (the substrate 151 in FIG. 18A).
  • At least a part of the circuit electrically connected to the photoelectric conversion element 30 is formed of the same material and the same process as the circuit electrically connected to the light emitting element 130.
  • the thickness of the semiconductor device can be reduced and the manufacturing process can be simplified as compared with the case where the two circuits are formed separately.
  • the photoelectric conversion element 30 and the light emitting element 130 are each covered with a protective layer 195.
  • the protective layer 195 is provided in contact with the common electrode 175.
  • impurities such as water can be suppressed from entering the photoelectric conversion element 30 and the light emitting element 130, and the reliability of the photoelectric conversion element 30 and the light emitting element 130 can be improved.
  • the protective layer 195 and the substrate 152 are bonded to each other by the adhesive layer 142.
  • the semiconductor device 900B shown in FIG. 18B differs from the semiconductor device 900A in that it does not have a substrate 151, a substrate 152, and a partition wall 216, and has a substrate 153, a substrate 154, an adhesive layer 155, an insulating layer 212, and a partition wall 217. ..
  • An adhesive layer 150 is provided on the outside of the substrate 153.
  • the adhesive layer 150 can fix the semiconductor device 900B to an object.
  • the substrate 153 and the insulating layer 212 are bonded to each other by an adhesive layer 155.
  • the substrate 154 and the protective layer 195 are bonded to each other by an adhesive layer 142.
  • the substrates 153 and 154 include polyester resins such as polyethylene terephthalate (PET) and polyethylene naphthalate (PEN), polyacrylonitrile resins, acrylic resins, polyimide resins, polymethyl methacrylate resins, polycarbonate (PC) resins, and polyethers, respectively.
  • polyester resins such as polyethylene terephthalate (PET) and polyethylene naphthalate (PEN), polyacrylonitrile resins, acrylic resins, polyimide resins, polymethyl methacrylate resins, polycarbonate (PC) resins, and polyethers, respectively.
  • a film having high optical isotropic properties may be used as the substrate of the semiconductor device of the present embodiment.
  • the film having high optical isotropic properties include a triacetyl cellulose (TAC, also referred to as cellulose triacetate) film, a cycloolefin polymer (COP) film, a cycloolefin copolymer (COC) film, and an acrylic resin.
  • TAC triacetyl cellulose
  • COP cycloolefin polymer
  • COC cycloolefin copolymer
  • the partition wall 217 preferably absorbs the light emitted by the light emitting element.
  • a black matrix can be formed by using a resin material containing a pigment or a dye. Further, by using a brown resist material, the partition wall 217 can be formed of a colored insulating layer.
  • the light 123c emitted by the light emitting element 130 is reflected by the substrate 154 and the partition wall 217, and the reflected light 123d may be incident on the photoelectric conversion element 30. Further, the light 123c passes through the partition wall 217 and is reflected by a transistor, wiring, or the like, so that the reflected light may be incident on the photoelectric conversion element 30.
  • the partition wall 217 By absorbing the light 123c by the partition wall 217, it is possible to suppress the reflected light 123d from being incident on the photoelectric conversion element 30. As a result, noise can be reduced and the sensitivity of the sensor using the photoelectric conversion element 30 can be increased.
  • the partition wall 217 preferably absorbs at least the wavelength of light detected by the photoelectric conversion element 30.
  • the partition wall 217 preferably absorbs at least the green light.
  • the partition wall 217 has a red color filter, the green light 123c can be absorbed and the reflected light 123d can be suppressed from being incident on the photoelectric conversion element 30.
  • FIG. 18C shows a cross-sectional view of the semiconductor device 900C.
  • the semiconductor device 900C is different from the semiconductor device 900B in that the protective layer 195 is not provided on the photoelectric conversion element 30 and the light emitting element 130.
  • the common electrode 175 and the substrate 154 are bonded to each other by the adhesive layer 142.
  • FIG. 19A shows a cross-sectional view of the semiconductor device 900D
  • FIG. 19B shows a cross-sectional view of the semiconductor device 900E
  • FIG. 19C shows a cross-sectional view of the semiconductor device 900F.
  • the semiconductor device 900D differs from the semiconductor device 900B in that it does not have a common layer 174 and has a buffer layer 184 and a buffer layer 194.
  • the buffer layer 184 and the buffer layer 194 may have a single-layer structure or a laminated structure, respectively.
  • the semiconductor device 900E differs from the semiconductor device 900B in that it does not have a common layer 172 and has a buffer layer 182 and a buffer layer 192.
  • the buffer layer 182 and the buffer layer 192 may have a single-layer structure or a laminated structure, respectively.
  • the photoelectric conversion element 30 has a pixel electrode 171, a buffer layer 182, an active layer 173, a common layer 174, and a common electrode 175.
  • the light emitting element 130 has a pixel electrode 191 and a buffer layer 192, a light emitting layer 193, a common layer 174, and a common electrode 175.
  • the semiconductor device 900F differs from the semiconductor device 900A in that it does not have a common layer 172 and a common layer 174 and has a buffer layer 182, a buffer layer 184, a buffer layer 192, and a buffer layer 194.
  • the photoelectric conversion element 30 has a pixel electrode 171, a buffer layer 182, an active layer 173, a buffer layer 184, and a common electrode 175.
  • the light emitting element 130 has a pixel electrode 191 and a buffer layer 192, a light emitting layer 193, a buffer layer 194, and a common electrode 175.
  • the active layer 173 and the light emitting layer 193 can be produced separately, but also other layers can be produced separately.
  • the buffer layer 184 between the common electrode 175 and the active layer 173 and the buffer layer 194 between the common electrode 175 and the light emitting layer 193 are separately formed.
  • the buffer layer 194 for example, one or both of the electron injection layer and the electron transport layer can be formed.
  • the buffer layer 182 between the pixel electrode 171 and the active layer 173 and the buffer layer 192 between the pixel electrode 191 and the light emitting layer 193 are separately formed.
  • the buffer layer 192 for example, one or both of the hole injection layer and the hole transport layer can be formed.
  • the photoelectric conversion element 30 and the light emitting element 130 do not have a common layer between a pair of electrodes (pixel electrode 171 or pixel electrode 191 and common electrode 175).
  • the pixel electrode 171 and the pixel electrode 191 are formed on the insulating layer 214 by the same material and the same process, and the buffer layer 182 is activated on the pixel electrode 171.
  • the light emitting layer 193, and the buffer layer 194 on the pixel electrode 191, the pixel electrode 171 and the buffer layer 182, the active layer 173, the buffer layer 184, and the pixels It can be produced by forming a common electrode 175 so as to cover the electrode 191 and the buffer layer 192, the light emitting layer 193, and the buffer layer 194.
  • the order of producing the laminated structure of the buffer layer 182, the active layer 173, and the buffer layer 184 and the laminated structure of the buffer layer 192, the light emitting layer 193, and the buffer layer 194 is not particularly limited.
  • the buffer layer 192, the light emitting layer 193, and the buffer layer 194 may be produced.
  • the buffer layer 192, the light emitting layer 193, and the buffer layer 194 may be produced before the buffer layer 182, the active layer 173, and the buffer layer 184 are formed.
  • the buffer layer 182, the buffer layer 192, the active layer 173, the light emitting layer 193, and the like may be alternately formed in this order.
  • FIG. 20 shows a cross-sectional view of the semiconductor device 100A.
  • the semiconductor device 100A has a configuration in which a substrate 152 and a substrate 151 are bonded together.
  • the semiconductor device 100A includes a pixel unit 12, a circuit 164, and the like.
  • FIG. 20 shows an example of a cross section of the semiconductor device 100A when a part of the region including the circuit 164, a part of the region including the pixel portion 12, and a part of the region including the end portion are cut. There is.
  • the gate driver circuit 13, the read circuit 14, and the A / D conversion circuit 15 shown in the first embodiment can be applied.
  • the pixel unit 12 and the circuit 164 on the same substrate, it is not necessary to separately use a semiconductor device formed of a silicon wafer or the like as a circuit, so that the number of parts of the semiconductor device can be reduced.
  • the semiconductor device 100A shown in FIG. 20 has a transistor 201, a transistor 205, a transistor 206, a light emitting element 130, a photoelectric conversion element 30, and the like between the substrate 151 and the substrate 152.
  • the substrate 152 and the insulating layer 214 are adhered to each other via the adhesive layer 142.
  • a solid sealing structure, a hollow sealing structure, or the like can be applied to seal the light emitting element 130 and the photoelectric conversion element 30.
  • the space 143 surrounded by the substrate 152, the adhesive layer 142, and the insulating layer 214 is filled with an inert gas (nitrogen, argon, etc.), and a hollow sealing structure is applied.
  • the adhesive layer 142 may be provided so as to overlap with the light emitting element 130. Further, the space 143 surrounded by the substrate 152, the adhesive layer 142, and the insulating layer 214 may be filled with a resin different from that of the adhesive layer 142.
  • the light emitting element 130 has a laminated structure in which the pixel electrode 191 and the common layer 172, the light emitting layer 193, the common layer 174, and the common electrode 175 are laminated in this order from the insulating layer 214 side.
  • the pixel electrode 191 is connected to the conductive layer 222b of the transistor 206 via an opening provided in the insulating layer 214.
  • the transistor 206 has a function of controlling the drive of the light emitting element 130.
  • the end of the pixel electrode 191 is covered with a partition wall 216.
  • the pixel electrode 191 contains a material that reflects infrared light
  • the common electrode 175 contains a material that transmits infrared light.
  • the photoelectric conversion element 30 has a laminated structure in which the pixel electrode 171, the common layer 172, the active layer 173, the common layer 174, and the common electrode 175 are laminated in this order from the insulating layer 214 side.
  • the pixel electrode 171 is electrically connected to the conductive layer 222b of the transistor 205 through an opening provided in the insulating layer 214.
  • the end of the pixel electrode 171 is covered with a partition wall 216.
  • the pixel electrode 171 contains a material that reflects infrared light
  • the common electrode 175 contains a material that transmits infrared light.
  • the light 94 emitted by the light emitting element 130 is emitted to the substrate 152 side. Further, light 95 is incident on the photoelectric conversion element 30 via the substrate 152 and the space 143. It is preferable to use a material having high transparency to infrared light for the substrate 152.
  • the pixel electrode 171 and the pixel electrode 191 can be manufactured by the same material and the same process.
  • the common layer 172, the common layer 174, and the common electrode 175 are used for both the photoelectric conversion element 30 and the light emitting element 130.
  • the photoelectric conversion element 30 and the light emitting element 130 can all have the same configuration except that the configurations of the active layer 173 and the light emitting layer 193 are different. As a result, the photoelectric conversion element 30 can be incorporated in the semiconductor device 100A without significantly increasing the number of manufacturing steps.
  • a light-shielding layer BM is provided on the surface of the substrate 152 on the substrate 151 side.
  • the light-shielding layer BM has openings at a position where it overlaps with the photoelectric conversion element 30 and a position where it overlaps with the light-emitting element 130.
  • An insulating layer 211, an insulating layer 213, an insulating layer 215, and an insulating layer 214 are provided on the substrate 151 in this order.
  • a part of the insulating layer 211 functions as a gate insulating layer of each transistor.
  • a part of the insulating layer 213 functions as a gate insulating layer of each transistor.
  • the insulating layer 215 is provided so as to cover the transistor.
  • the insulating layer 214 is provided so as to cover the transistor and has a function as a flattening layer.
  • the number of gate insulating layers and the number of insulating layers covering the transistors are not limited, and may be a single layer or two or more layers, respectively.
  • the insulating layer can function as a barrier layer.
  • an inorganic insulating film as the insulating layer 211, the insulating layer 213, and the insulating layer 215, respectively.
  • an inorganic insulating film such as a silicon nitride film, a silicon nitride film, a silicon oxide film, a silicon nitride film, an aluminum oxide film, or an aluminum nitride film can be used.
  • a hafnium oxide film, an yttrium oxide film, a zirconium oxide film, a gallium oxide film, a tantalum oxide film, a magnesium oxide film, a lanthanum oxide film, a cerium oxide film, a neodymium oxide film and the like may be used. Further, two or more of the above-mentioned insulating films may be laminated and used.
  • the organic insulating film often has a lower barrier property than the inorganic insulating film. Therefore, the organic insulating film preferably has an opening near the end of the semiconductor device 100A. As a result, it is possible to prevent impurities from entering from the end of the semiconductor device 100A via the organic insulating film.
  • the organic insulating film may be formed so that the end portion of the organic insulating film is inside the end portion of the semiconductor device 100A so that the organic insulating film is not exposed at the end portion of the semiconductor device 100A.
  • An organic insulating film is suitable for the insulating layer 214 that functions as a flattening layer.
  • the material that can be used for the organic insulating film include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, siloxane resin, benzocyclobutene resin, phenol resin, and precursors of these resins. ..
  • the transistor 201, the transistor 205, and the transistor 206 are a conductive layer 221 that functions as a gate, an insulating layer 211 that functions as a gate insulating layer, a conductive layer 222a and a conductive layer 222b that function as a source and a drain, a semiconductor layer 231 and a gate insulating layer. It has an insulating layer 213 that functions as a gate and a conductive layer 223 that functions as a gate.
  • the same hatching pattern is attached to a plurality of layers obtained by processing the same conductive film.
  • the insulating layer 211 is located between the conductive layer 221 and the semiconductor layer 231.
  • the insulating layer 213 is located between the conductive layer 223 and the semiconductor layer 231.
  • the structure of the transistor included in the semiconductor device of this embodiment is not particularly limited.
  • a planar type transistor, a stagger type transistor, an inverted stagger type transistor and the like can be used.
  • either a top gate type or bottom gate type transistor structure may be used.
  • gates may be provided above and below the semiconductor layer on which the channel is formed.
  • a configuration in which a semiconductor layer on which a channel is formed is sandwiched between two gates is applied to the transistor 201, the transistor 205, and the transistor 206.
  • the transistor may be driven by connecting two gates and supplying the same signal to them.
  • the threshold voltage of the transistor may be controlled by giving a potential for controlling the threshold voltage to one of the two gates and giving a potential for driving to the other.
  • the crystallinity of the semiconductor material used for the transistor is not particularly limited, and either an amorphous semiconductor or a crystalline semiconductor (microcrystalline semiconductor, polycrystalline semiconductor, single crystal semiconductor, or semiconductor having a partially crystalline region). May be used. It is preferable to use a semiconductor having crystallinity because deterioration of transistor characteristics can be suppressed.
  • the semiconductor layer of the transistor preferably has a metal oxide (also referred to as an oxide semiconductor).
  • the semiconductor layer of the transistor may have silicon. Examples of silicon include amorphous silicon and crystalline silicon (low temperature polysilicon, single crystal silicon, etc.).
  • the semiconductor layers include, for example, indium and M (M is gallium, aluminum, silicon, boron, ittrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium, etc. It is preferable to have one or more selected from hafnium, tantalum, tungsten, and magnesium) and zinc.
  • M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • IGZO oxide containing indium (In), gallium (Ga), and zinc (Zn)
  • the sputtering target used for forming the In-M-Zn oxide preferably has an In atom number ratio of M or more.
  • the atomic number ratio of the semiconductor layer to be formed includes a fluctuation of plus or minus 40% of the atomic number ratio of the metal element contained in the sputtering target.
  • the atomic number ratio of In is 4
  • the atomic number ratio of Ga is 1 or more and 3 or less, and Zn.
  • the atomic number ratio of is 2 or more and 4 or less.
  • the atomic number ratio of Ga is larger than 0.1 when the atomic number ratio of In is 5. This includes the case where the number of atoms is 2 or less and the atomic number ratio of Zn is 5 or more and 7 or less.
  • the atomic number ratio of Ga is larger than 0.1 when the atomic number ratio of In is 1. This includes the case where the number of atoms of Zn is 2 or less and the atomic number ratio of Zn is larger than 0.1 and 2 or less.
  • the transistor included in the circuit 164 and the transistor included in the pixel unit 12 may have the same structure or different structures.
  • the structures of the plurality of transistors included in the circuit 164 may all be the same, or there may be two or more types.
  • the structures of the plurality of transistors included in the pixel unit 12 may all be the same, or there may be two or more types.
  • An adhesive layer 150 is provided on the outside of the substrate 151.
  • the adhesive layer 150 can fix the semiconductor device 100A to an object.
  • optical members can be arranged on the outside of the substrate 152.
  • the optical member include a polarizing plate, a retardation plate, a light diffusing layer (diffusing film, etc.), an antireflection layer, a condensing film, and the like.
  • an antistatic film for suppressing the adhesion of dust a water-repellent film for preventing the adhesion of dirt, a hard coat film for suppressing the occurrence of scratches due to use, a shock absorbing layer and the like are arranged. You may.
  • Glass, quartz, ceramic, sapphire, resin and the like can be used for the substrate 151 and the substrate 152, respectively.
  • the flexibility of the semiconductor device can be increased.
  • various curable adhesives such as a photocurable adhesive such as an ultraviolet curable type, a reaction curable adhesive, a thermosetting adhesive, and an anaerobic adhesive can be used.
  • these adhesives include epoxy resin, acrylic resin, silicone resin, phenol resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, EVA (ethylene vinyl acetate) resin and the like.
  • a material having low moisture permeability such as an epoxy resin is preferable.
  • a two-component mixed type resin may be used.
  • the light emitting element 130 includes a top emission type, a bottom emission type, a dual emission type, and the like.
  • a conductive film that transmits infrared light is used for the electrode on the side that extracts light. Further, it is preferable to use a conductive film that reflects infrared light for the electrode on the side that does not take out light.
  • Either a low molecular weight compound or a high molecular weight compound can be used for the common layer 172, the light emitting layer 193, and the common layer 174, and an inorganic compound may be contained.
  • the layers constituting the common layer 172, the light emitting layer 193, and the common layer 174 can be formed by a method such as a vapor deposition method (including a vacuum vapor deposition method), a transfer method, a printing method, an inkjet method, or a coating method, respectively. ..
  • the light emitting layer 193 may have an inorganic compound such as a quantum dot as a light emitting material.
  • the active layer 173 of the photoelectric conversion element 30 includes a semiconductor.
  • the semiconductor include an inorganic semiconductor such as silicon and an organic semiconductor containing an organic compound.
  • an organic semiconductor is used as the semiconductor included in the active layer.
  • the light emitting layer 193 of the light emitting element 130 and the active layer 173 of the photoelectric conversion element 30 can be formed by the same method (for example, vacuum vapor deposition method), and the manufacturing apparatus can be shared. preferable.
  • Examples of the n-type semiconductor material contained in the active layer 173 include electron-accepting organic semiconductor materials such as fullerenes (for example, C 60 , C 70, etc.) or derivatives thereof. Further, as the material of the p-type semiconductor contained in the active layer 173, an electron-donating organic semiconductor material such as copper (II) phthalocyanine (CuPc) or tetraphenyldibenzoperichanene (DBP) is used. Can be mentioned.
  • electron-accepting organic semiconductor materials such as fullerenes (for example, C 60 , C 70, etc.) or derivatives thereof.
  • an electron-donating organic semiconductor material such as copper (II) phthalocyanine (CuPc) or tetraphenyldibenzoperiversene (DBP) is used. Can be mentioned.
  • the active layer 173 is preferably formed by co-depositing an n-type semiconductor and a p-type semiconductor.
  • Materials that can be used for conductive layers such as transistor gates, sources and drains, as well as various wirings and electrodes that make up semiconductor devices include aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, and silver. Examples thereof include a metal such as tantalum or tungsten, or an alloy containing this as a main component. A film containing these materials can be used as a single layer or as a laminated structure.
  • a conductive oxide such as indium oxide, indium tin oxide, indium zinc oxide, zinc oxide, zinc oxide containing gallium, or graphene
  • a metal material such as gold, silver, platinum, magnesium, nickel, tungsten, chromium, molybdenum, iron, cobalt, copper, palladium, or titanium, or an alloy material containing the metal material
  • a nitride of the metal material for example, titanium nitride
  • the laminated film of the above material can be used as the conductive layer.
  • a laminated film of an alloy of silver and magnesium and an indium tin oxide because the conductivity can be enhanced.
  • These can also be used for conductive layers such as various wirings and electrodes constituting a semiconductor device, and conductive layers (conductive layers that function as pixel electrodes and common electrodes) of display elements.
  • FIG. 21 shows a cross-sectional view of the semiconductor device 100B.
  • the semiconductor device 100B is mainly different from the semiconductor device 100A in that it does not have the substrate 151 and the substrate 152, but has the substrate 153, the substrate 154, the adhesive layer 155, and the insulating layer 212, and has the protective layer 195.
  • the substrate 153 and the insulating layer 212 are bonded to each other by an adhesive layer 155.
  • the substrate 154 and the protective layer 195 are bonded to each other by an adhesive layer 142.
  • the adhesive layer 142 is provided so as to overlap the photoelectric conversion element 30 and the light emitting element 130, respectively, and a solid-state sealing structure is applied to the semiconductor device 100B.
  • the semiconductor device 100B has a configuration in which an insulating layer 212, a transistor 201, a transistor 205, a transistor 206, a photoelectric conversion element 30, a light emitting element 130, and the like formed on the manufactured substrate are transferred onto the substrate 153. is there. It is preferable that the substrate 153 and the substrate 154 have flexibility, respectively. Thereby, the flexibility of the semiconductor device 100B can be increased.
  • An adhesive layer 150 is provided on the outside of the substrate 153.
  • the adhesive layer 150 can fix the semiconductor device 100B to an object.
  • an inorganic insulating film that can be used for the insulating layer 211, the insulating layer 213, and the insulating layer 215 can be used.
  • the insulating layer 215 and the protective layer 195 are in contact with each other through the opening of the insulating layer 214.
  • the inorganic insulating film of the insulating layer 215 and the inorganic insulating film of the protective layer 195 are in contact with each other.
  • the protective layer 195 may have a laminated structure of an organic insulating film and an inorganic insulating film. At this time, it is preferable that the end portion of the inorganic insulating film extends outward rather than the end portion of the organic insulating film.
  • the semiconductor device 100C has a transistor structure different from that of the semiconductor device 100B.
  • the semiconductor device 100C has a transistor 208, a transistor 209, and a transistor 210 on the substrate 153.
  • the transistor 208, the transistor 209, and the transistor 210 are a conductive layer 221 that functions as a gate, an insulating layer 211 that functions as a gate insulating layer, a semiconductor layer having a channel forming region 231i and a pair of low resistance regions 231n, and a pair of low resistance regions. Covers the conductive layer 222a connected to one of the 231n, the conductive layer 222b connected to the other of the pair of low resistance regions 231n, the insulating layer 225 functioning as the gate insulating layer, the conductive layer 223 functioning as the gate, and the conductive layer 223. It has an insulating layer 215.
  • the insulating layer 211 is located between the conductive layer 221 and the channel forming region 231i.
  • the insulating layer 225 is located between the conductive layer 223 and the channel forming region 231i.
  • the conductive layer 222a and the conductive layer 222b are connected to the low resistance region 231n via openings provided in the insulating layer 225 and the insulating layer 215, respectively.
  • the conductive layer 222a and the conductive layer 222b one functions as a source and the other functions as a drain.
  • the pixel electrode 171 of the photoelectric conversion element 30 is electrically connected to the other of the pair of low resistance regions 231n of the transistor 209 via the conductive layer 222b.
  • Metal oxide The metal oxides applicable to the semiconductor layer will be described below.
  • a metal oxide having nitrogen may also be generically referred to as a metal oxide.
  • a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • a metal oxide having nitrogen such as zinc acid nitride (ZnON) may be used for the semiconductor layer.
  • a metal oxide having a low carrier concentration for the semiconductor layer it is preferable to use a metal oxide having a low carrier concentration for the semiconductor layer.
  • the impurity concentration in the metal oxide may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to form water, which may form an oxygen deficiency in the metal oxide. If the channel formation region in the metal oxide contains oxygen deficiency, the transistor may have normally-on characteristics.
  • a defect containing hydrogen in an oxygen deficiency may function as a donor and generate electrons as carriers.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • Defects containing hydrogen in oxygen deficiencies can function as donors for metal oxides. However, it is difficult to quantitatively evaluate the defect. Therefore, in the case of metal oxides, the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the metal oxide, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3, more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier concentration of the metal oxide in the channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm -3. It is more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • CAC-OS can be used for the semiconductor layer.
  • CAC-OS or CAC-metal oxide when the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region.
  • the carriers when the carriers flow, the carriers mainly flow in the components having a narrow gap.
  • the component having a narrow gap acts complementarily to the component having a wide gap, and the carrier flows to the component having a wide gap in conjunction with the component having a narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field effect mobility can be obtained in the conductive state of the transistor.
  • CAC-OS or CAC-metal oxide can also be referred to as a matrix composite material (matrix composite) or a metal matrix composite material (metal matrix composite).
  • Oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • Examples of the non-single crystal oxide semiconductor include CAAC-OS (c-axis aligned crystalline oxide semiconductor), polycrystal oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor), and pseudo-amorphous oxide semiconductor (a-lique).
  • OS atomous-like oxide semiconductor), amorphous oxide semiconductors, and the like.
  • CAAC-OS has a c-axis orientation and has a distorted crystal structure in which a plurality of nanocrystals are connected in the ab plane direction.
  • the strain refers to a region where the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned in the region where a plurality of nanocrystals are connected.
  • nanocrystals are basically hexagonal, they are not limited to regular hexagons and may have non-regular hexagons. Further, in the strain, it may have a lattice arrangement such as a pentagon and a heptagon.
  • a lattice arrangement such as a pentagon and a heptagon.
  • CAAC-OS it is difficult to confirm a clear grain boundary (also referred to as grain boundary) even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal elements. Because.
  • CAAC-OS is a layered crystal in which a layer having indium and oxygen (hereinafter, In layer) and a layer having elements M, zinc, and oxygen (hereinafter, (M, Zn) layer) are laminated. It tends to have a structure (also called a layered structure). Indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as the (In, M, Zn) layer. Further, when the indium of the In layer is replaced with the element M, it can be expressed as the (In, M) layer.
  • CAAC-OS is a highly crystalline metal oxide.
  • CAAC-OS it is difficult to confirm a clear grain boundary, so it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • CAAC-OS impurities and defects oxygen deficiency (V O:. Oxygen vacancy also referred) etc.) with less metal It can also be called an oxide. Therefore, the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
  • Indium-gallium-zinc oxide which is a kind of metal oxide having indium, gallium, and zinc, may have a stable structure by forming the above-mentioned nanocrystals. is there.
  • IGZO tends to have difficulty in crystal growth in the atmosphere, it is preferable to use smaller crystals (for example, the above-mentioned nanocrystals) than large crystals (here, a few mm crystal or a few cm crystal). However, it may be structurally stable.
  • the a-like OS is a metal oxide having a structure between the nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention may have two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, nc-OS, and CAAC-OS.
  • the metal oxide film that functions as a semiconductor layer can be formed by using either one or both of an inert gas and an oxygen gas.
  • the oxygen flow rate ratio (oxygen partial pressure) at the time of forming the metal oxide film is not particularly limited. However, in the case of obtaining a transistor having high field effect mobility, the oxygen flow rate ratio (oxygen partial pressure) at the time of film formation of the metal oxide film is preferably 0% or more and 30% or less, and 5% or more and 30% or less. Is more preferable, and 7% or more and 15% or less is further preferable.
  • the metal oxide preferably has an energy gap of 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3 eV or more. As described above, by using the metal oxide having a wide energy gap, the off-current of the transistor can be reduced.
  • the substrate temperature at the time of forming the metal oxide film is preferably 350 ° C. or lower, more preferably room temperature or higher and 200 ° C. or lower, and further preferably room temperature or higher and 130 ° C. or lower. It is preferable that the substrate temperature at the time of forming the metal oxide film is room temperature because the productivity can be increased.
  • the metal oxide film can be formed by a sputtering method.
  • a PLD method for example, a PECVD method, a thermal CVD method, an ALD method, a vacuum deposition method, or the like may be used.
  • At least one layer other than the active layer of the light receiving element can have a configuration common to that of the light emitting element (EL element).
  • the light receiving element may have all the layers other than the active layer having the same configuration as the light emitting element (EL element).
  • the light emitting element and the light receiving element can be formed on the same substrate only by adding a step of forming an active layer to the manufacturing process of the light emitting element.
  • the pixel electrode and the common electrode can be formed by the same material and the same process, respectively.
  • the manufacturing process of the semiconductor device can be simplified. .. As described above, it is possible to manufacture a highly convenient semiconductor device by incorporating a light receiving element without having to carry out a complicated process.
  • the semiconductor device of the present embodiment has a colored layer between the light receiving element and the light emitting element.
  • the colored layer may also serve as a partition wall that electrically insulates the light receiving element and the light emitting element. Since the colored layer can absorb the stray light in the semiconductor device, the sensitivity of the sensor using the light receiving element can be increased.
  • This embodiment can be implemented in combination with at least a part thereof as appropriate with other embodiments described in the present specification.
  • the electronic device of the present embodiment has the semiconductor device of one aspect of the present invention.
  • the semiconductor device of one aspect of the present invention can be applied to the display unit of an electronic device. Since the semiconductor device of one aspect of the present invention has a function of detecting light, an input operation can be performed regardless of contact or non-contact.
  • biometric authentication can be performed using the imaging function of the display unit. As a result, the functionality and convenience of the electronic device can be enhanced.
  • Electronic devices include, for example, electronic devices having a relatively large screen such as television devices, desktop or notebook personal computers, monitors for computers, digital signage, and large game machines such as pachinko machines, as well as digital devices. Examples include cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, mobile information terminals, sound reproduction devices, and the like.
  • the electronic device of the present embodiment is a sensor (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, voltage. , Power, radiation, flow rate, humidity, gradient, vibration, odor or those including the function of measuring infrared rays).
  • the electronic device of the present embodiment can have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • the electronic device 6500 shown in FIG. 23A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display unit 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display unit 6502 has a touch panel function.
  • a semiconductor device according to one aspect of the present invention can be applied to the display unit 6502.
  • FIG. 23B is a schematic cross-sectional view including an end portion of the housing 6501 on the microphone 6506 side.
  • a translucent protective member 6510 is provided on the display surface side of the housing 6501, and the display panel 6511, the optical member 6512, the touch sensor panel 6513, and the printed circuit board are provided in the space surrounded by the housing 6501 and the protective member 6510.
  • a substrate 6517, a battery 6518, and the like are arranged.
  • a display panel 6511, an optical member 6512, and a touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • the semiconductor device of one aspect of the present invention can be applied to the display panel 6511, and when only the sensor function of the display device is used, the touch sensor panel 6513 may be omitted.
  • a part of the display panel 6511 is folded back, and the FPC 6515 is connected to the folded back portion.
  • IC6516 is mounted on FPC6515.
  • the FPC6515 is connected to a terminal provided on the printed circuit board 6517.
  • a flexible display device can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Further, since the display panel 6511 is extremely thin, it is possible to mount a large-capacity battery 6518 while suppressing the thickness of the electronic device. Further, by folding back a part of the display panel 6511 and arranging the connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device having a narrow frame can be realized.
  • FIG. 24A shows an example of a television device.
  • the display unit 7000 is incorporated in the housing 7101.
  • a configuration in which the housing 7101 is supported by the stand 7103 is shown.
  • a semiconductor device can be applied to the display unit 7000.
  • the operation of the television device 7100 shown in FIG. 24A can be performed by an operation switch included in the housing 7101 or a separate remote control operation machine 7111.
  • the television device 7100 may be operated by operating the touch sensor or the near touch sensor provided in the display unit 7000 and touching or bringing a finger or the like to the display unit 7000.
  • the remote controller 7111 may have a display unit that displays information output from the remote controller 7111.
  • the channel and volume can be operated by the operation keys or the touch panel included in the remote controller 7111, and the image displayed on the display unit 7000 can be operated.
  • the television device 7100 is configured to include a receiver, a modem, and the like.
  • the receiver can receive general television broadcasts.
  • information communication is performed in one direction (from sender to receiver) or in both directions (between sender and receiver, or between recipients, etc.). It is also possible.
  • FIG. 24B shows an example of a notebook personal computer.
  • the notebook personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display unit 7000 is incorporated in the housing 7211.
  • a semiconductor device can be applied to the display unit 7000.
  • 24C and 24D show an example of digital signage.
  • the semiconductor device of one aspect of the present invention can be applied to the display unit 7000.
  • the wider the display unit 7000 the more information can be provided at one time. Further, the wider the display unit 7000 is, the easier it is to be noticed by people, and for example, the advertising effect of the advertisement can be enhanced.
  • the touch sensor and the near touch sensor provided in the display unit 7000 function, not only the image or the moving image is displayed on the display unit 7000, but also the user's intuitive operation becomes possible.
  • usability can be improved by intuitive operation.
  • the digital signage 7300 or the digital signage 7400 can be linked with the information terminal 7311 or the information terminal 7411 such as a smartphone owned by the user by wireless communication.
  • the information of the advertisement displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411. Further, by operating the information terminal 7311 or the information terminal 7411, the display of the display unit 7000 can be switched.
  • the digital signage 7300 or the digital signage 7400 can be made to execute a game using the screen of the information terminal 7311 or the information terminal 7411 as an operation means (controller). As a result, an unspecified number of users can participate in and enjoy the game at the same time.
  • the electronic devices shown in FIGS. 25A to 25F include a housing 9000, a display unit 9001, a speaker 9003, an operation key 9005 (including a power switch or an operation switch), a connection terminal 9006, and a sensor 9007 (force, displacement, position, speed). , Acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared (Including the function of), microphone 9008, and the like.
  • the electronic devices shown in FIGS. 25A to 25F have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, a date or time, etc., a function to control processing by various software (programs), It can have a wireless communication function, a function of reading and processing a program or data recorded on a recording medium, and the like.
  • the functions of electronic devices are not limited to these, and can have various functions.
  • the electronic device may have a plurality of display units.
  • the electronic device even if the electronic device is provided with a camera or the like, it has a function of taking a still image or a moving image and saving it on a recording medium (external or built in the camera), a function of displaying the taken image on a display unit, and the like. Good.
  • FIGS. 25A to 25F Details of the electronic devices shown in FIGS. 25A to 25F will be described below.
  • the input operation can be performed even in a non-contact manner.
  • biometric authentication can be performed using the imaging function of the display unit. As a result, the functionality and convenience of the electronic device can be enhanced.
  • FIG. 25A is a perspective view showing a mobile information terminal 9101.
  • the mobile information terminal 9101 can be used as, for example, a smartphone.
  • the mobile information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like. Further, the mobile information terminal 9101 can display character and image information on a plurality of surfaces thereof.
  • FIG. 25A shows an example in which three icons 9050 are displayed. Further, the information 9051 indicated by the broken line rectangle can be displayed on another surface of the display unit 9001. Examples of information 9051 include notification of incoming calls such as e-mail, SNS, and telephone, titles such as e-mail and SNS, sender name, date and time, time, remaining battery level, antenna reception strength, and the like. Alternatively, the icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • FIG. 25B is a perspective view showing a mobile information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more surfaces of the display unit 9001.
  • information 9052, information 9053, and information 9054 are displayed on different surfaces.
  • the user can check the information 9053 displayed at a position that can be observed from above the mobile information terminal 9102 with the mobile information terminal 9102 stored in the chest pocket of the clothes.
  • the user can check the display without taking out the mobile information terminal 9102 from the pocket, and can determine, for example, whether or not to receive a call.
  • FIG. 25C is a perspective view showing a wristwatch-type portable information terminal 9200.
  • the mobile information terminal 9200 can be used as, for example, a smart watch.
  • the display unit 9001 is provided with a curved display surface, and can display along the curved display surface.
  • the mobile information terminal 9200 can also make a hands-free call by communicating with a headset capable of wireless communication, for example.
  • the mobile information terminal 9200 can also perform data transmission and charge with other information terminals by means of the connection terminal 9006.
  • the charging operation may be performed by wireless power supply.
  • 25D to 25F are perspective views showing a foldable mobile information terminal 9201.
  • 25D is a perspective view of the mobile information terminal 9201 in an unfolded state
  • FIG. 25F is a folded state
  • FIG. 25E is a perspective view of a state in which one of FIGS. 25D and 25F is in the process of changing to the other.
  • the mobile information terminal 9201 is excellent in portability in the folded state, and is excellent in display listability due to a wide seamless display area in the unfolded state.
  • the display unit 9001 included in the personal digital assistant terminal 9201 is supported by three housings 9000 connected by a hinge 9055.
  • the display unit 9001 can be bent with a radius of curvature of 0.1 mm or more and 150 mm or less.

Abstract

生体認証機能と、タッチセンサ又はニアタッチセンサとしての機能と、を有する撮像装置を提供する。 画素と、カレントミラー回路と、ＣＤＳ回路と、を有する撮像装置。画素、カレントミラー回路、及びＣＤＳ回路は、読み出し線と電気的に接続される。カレントミラー回路は、第１及び第２のトランジスタを有する。第１のトランジスタのソース又はドレインの一方は、読み出し線と電気的に接続され、第２のトランジスタのソース又はドレインの他方には、電源電位が供給される。撮像装置は、画素に書き込まれた撮像データを、第１の期間において第１の信号として読み出し線に出力した後、第２の期間において当該撮像データをリセットして、第２の信号を画素から読み出し線に出力する。第１の期間では、端子に第１の電位を、第２の期間では、端子に第２の電位を供給する。第２の電位と電源電位の差は、第１の電位と電源電位の差より大きい。

Description

撮像装置、及びその駆動方法
本発明の一態様は、撮像装置、及びその駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ等）、入出力装置（例えば、タッチパネル等）、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
撮像装置は従来、写真や動画を撮影する用途に用いられているが、近年はこれらの用途だけでなく、顔認証、指紋認証、及び静脈認証等の生体認証や、タッチセンサ又はモーションセンサ等の入力デバイス等に応用されており、用途が多様化している。特許文献１には、指紋認証を行うことができる、スマートフォン等の電子機器について開示されている。
特開２０１９−７９４１５号公報
例えば、撮像装置が設けられている電子機器が、タッチセンサ又はニアタッチセンサとしての機能と、指紋認証等の生体認証機能と、を有する場合、タッチセンサ又はニアタッチセンサとしての機能を用いる場合は、指等の検出対象物の動きを高い精度で検出できるように、高いフレーム周波数で撮像を行うことが好ましい。一方、生体認証を行う際は、認証の精度を高めるために高精度の撮像を行うことが好ましい。
本発明の一態様は、高いフレーム周波数で撮像を行うことができる撮像装置を提供することを課題の一とする。又は、高精度な撮像を行うことができる撮像装置を提供することを課題の一とする。又は、高精度な生体認証を行うことができる撮像装置を提供することを課題の一とする。又は、検出対象物の位置を高精度に検出することができる撮像装置を提供することを課題の一とする。又は、信頼性の高い撮像装置を提供することを課題の一とする。又は、新規な撮像装置を提供することを課題の一とする。又は、上記撮像装置が設けられている半導体装置を提供することを課題の一とする。
本発明の一態様は、高いフレーム周波数で撮像を行うことができる撮像装置の駆動方法を提供することを課題の一とする。又は、高精度な撮像を行うことができる撮像装置の駆動方法を提供することを課題の一とする。又は、高精度な生体認証を行うことができる撮像装置の駆動方法を提供することを課題の一とする。又は、検出対象物の位置を高精度に検出することができる撮像装置の駆動方法を提供することを課題の一とする。又は、信頼性の高い撮像装置の駆動方法を提供することを課題の一とする。又は、新規な撮像装置の駆動方法を提供することを課題の一とする。又は、上記方法で駆動する撮像装置が設けられている半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項等の記載から抽出することが可能である。
本発明の一態様は、画素と、ＣＤＳ回路を有し、ＣＤＳ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量と、第２の容量と、を有し、画素は、配線を介して第１のトランジスタのソース又はドレインの一方、及び第１の容量の一方の電極と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２の容量の一方の電極と電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第３のトランジスタのゲート、第１の容量の他方の電極、及び第２の容量の他方の電極と電気的に接続される撮像装置である。
又は、上記態様において、画素は、画素に書き込まれた撮像データを、第１の信号として配線に出力する第１の期間と、画素に書き込まれた撮像データをリセットし、第２の信号を配線に出力する第２の期間と、を有し、ＣＤＳ回路は、第１の期間において、第２のトランジスタを導通状態とする機能を有し、第２の期間において、第２のトランジスタを非導通状態とする機能を有してもよい。
又は、上記態様において、第１のトランジスタ、及び第２のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有してもよい。
又は、本発明の一態様は、画素と、カレントミラー回路と、を有し、画素、及びカレントミラー回路は、配線と電気的に接続され、カレントミラー回路は、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのソース又はドレインの一方は、配線と電気的に接続される撮像装置の駆動方法であって、画素に書き込まれた撮像データを、第１の期間において第１の信号として配線に出力し、画素に書き込まれた撮像データを、第２の期間においてリセットして、第２の信号を画素から配線に出力し、第１の期間では、第１のトランジスタのゲート、第２のトランジスタのゲート、及び第２のトランジスタのソース又はドレインの一方に第１の電位を供給し、第２のトランジスタのソース又はドレインの他方に電源電位を供給し、第２の期間では、第１のトランジスタのゲート、第２のトランジスタのゲート、及び第２のトランジスタのソース又はドレインの一方に第２の電位を供給し、第２のトランジスタのソース又はドレインの他方に電源電位を供給し、第２の電位と、電源電位と、の差は、第１の電位と、電源電位と、の差より大きい撮像装置の駆動方法である。
又は、上記態様において、ＣＤＳ回路を有し、ＣＤＳ回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１の容量と、第２の容量と、を有し、配線は、第３のトランジスタのソース又はドレインの一方、及び第１の容量の一方の電極と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、第２の容量の一方の電極と電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第５のトランジスタのゲート、第１の容量の他方の電極、及び第２の容量の他方の電極と電気的に接続される撮像装置の駆動方法であって、第１の期間では、第４のトランジスタを導通状態とし、第２の期間では、第４のトランジスタを非導通状態としてもよい。
又は、上記態様において、第３のトランジスタ、及び第４のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有してもよい。
本発明の一態様により、高いフレーム周波数で撮像を行うことができる撮像装置を提供することができる。又は、高精度な撮像を行うことができる撮像装置を提供することができる。又は、高精度な生体認証を行うことができる撮像装置を提供することができる。又は、検出対象物の位置を高精度に検出することができる撮像装置を提供することができる。又は、信頼性の高い撮像装置を提供することができる。又は、新規な撮像装置を提供することができる。又は、上記撮像装置が設けられている半導体装置を提供することができる。
本発明の一態様により、高いフレーム周波数で撮像を行うことができる撮像装置の駆動方法を提供することができる。又は、高精度な撮像を行うことができる撮像装置の駆動方法を提供することができる。又は、高精度な生体認証を行うことができる撮像装置の駆動方法を提供することができる。又は、検出対象物の位置を高精度に検出することができる撮像装置の駆動方法を提供することができる。又は、信頼性の高い撮像装置の駆動方法を提供することができる。又は、新規な撮像装置の駆動方法を提供することができる。又は、上記方法で駆動する撮像装置が設けられている半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項等の記載から抽出することが可能である。
図１Ａ、及び図１Ｂは、撮像装置の構成例を示すブロック図である。
図２は、撮像装置の構成例を示す回路図である。
図３は、撮像装置の駆動方法の一例を示すタイミングチャートである。
図４は、撮像装置の駆動方法の一例を示す回路図である。
図５は、撮像装置の駆動方法の一例を示す回路図である。
図６は、撮像装置の構成例を示す回路図である。
図７は、撮像装置の駆動方法の一例を示すタイミングチャートである。
図８Ａ、及び図８Ｂは、撮像装置の駆動方法の一例を示す回路図である。
図９Ａ、並びに図９Ｂ１及び図９Ｂ２は、半導体装置の構成例を示す模式図である。
図１０は、撮像装置の構成例を示すブロック図である。
図１１Ａ、及び図１１Ｂは、撮像装置の構成例を示す回路図である。
図１２Ａは、撮像装置の構成例を示すブロック図である。図１２Ｂは、撮像装置の構成例を示す回路図である。
図１３は、撮像装置の駆動方法の一例を示すタイミングチャートである。
図１４Ａ及び図１４Ｂは、撮像装置の駆動方法の一例を示す回路図である。
図１５は、撮像装置の駆動方法の一例を示す回路図である。
図１６Ａ、及び図１６Ｂは、半導体装置の構成例を示す図である。
図１７は、撮像装置の構成例を示すブロック図である。
図１８Ａ乃至図１８Ｃは、半導体装置の構成例を示す断面図である。
図１９Ａ乃至図１９Ｃは、半導体装置の構成例を示す断面図である。
図２０は、半導体装置の構成例を示す断面図である。
図２１は、半導体装置の構成例を示す断面図である。
図２２Ａ及び図２２Ｂは、半導体装置の構成例を示す断面図である。
図２３Ａ及び図２３Ｂは、電子機器の一例を示す図である。
図２４Ａ乃至図２４Ｄは、電子機器の一例を示す図である。
図２５Ａ乃至図２５Ｆは、電子機器の一例を示す図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
また、図面等において示す各構成の、位置、大きさ、範囲等は、発明の理解を容易とするため、実際の位置、大きさ、範囲等を表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲等に限定されない。例えば、実際の製造工程において、エッチング等の処理によりレジストマスク等が意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合等も含む。
また、本明細書等において、「抵抗」の抵抗値を、配線の長さによって決める場合がある。又は、抵抗値は、配線で用いる導電層とは異なる抵抗率を有する導電層と接続することにより決める場合がある。又は、半導体層に不純物をドーピングすることで抵抗値を決める場合がある。
また、本明細書等において、電気回路における「端子」とは、電流の入力又は出力、電圧の入力又は出力、もしくは、信号の受信又は送信が行なわれる部位をいう。よって、配線又は電極の一部が端子として機能する場合がある。
なお、本明細書等において「上」、「上方」、「下」、又は「下方」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、「導電層Ｃの上方の導電層Ｄ」の表現であれば、導電層Ｃの上に導電層Ｄが直接接して形成されている必要はなく、導電層Ｃと導電層Ｄとの間に他の構成要素を含むものを除外しない。また、「上方」、又は「下方」には、斜め方向に配置されている場合も除外しない。
また、ソース及びドレインの機能は、異なる極性のトランジスタを採用する場合や、回路駆動において電流の方向が変化する場合等、駆動条件等によって互いに入れ替わるため、いずれがソース又はドレインであるかを限定することが困難である。このため、本明細書においては、ソース及びドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続される場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。また、「直接接続」と表現される場合であっても、異なる導電層にコンタクトを介して配線が形成される場合が含まれる。したがって、配線には、異なる導電層が一つ以上の同じ元素を含む場合と、異なる元素を含む場合と、がある。
なお、本明細書等において、計数値及び計量値に関して「同一」、「同じ」、「等しい」又は「均一」等という場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、電圧は、ある電位と、基準の電位（例えば接地電位又はソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書等では、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
なお、「半導体」と記載した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
また、「半導体」と記載した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順又は積層順等、何らかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲等において序数詞を省略する場合がある。
なお、本明細書等において、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態をいう。例えば、導通状態のトランジスタは、線形領域で駆動することができる。
また、本明細書等において、「オン電流」とは、トランジスタが導通状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタが非導通状態である時にソースとドレイン間に流れる電流をいう場合がある。
また、本明細書等において、ゲートとは、ゲート電極及びゲート配線の一部又は全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ソースとは、ソース領域、ソース電極、及びソース配線の一部又は全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部又は全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
（実施の形態１）
本実施の形態では、本発明の一態様の撮像装置について説明する。
本発明の一態様の撮像装置は、ｍ行ｎ列（ｍ、ｎは１以上の整数）の画素がマトリクス状に配列されている画素部を有する。画素には、読み出し線が電気的に接続される。画素に書き込まれた撮像データは、読み出し線から撮像信号として出力されることにより、読み出される。同一列の画素は、同一の読み出し線と電気的に接続することができる。つまり、本発明の一態様の撮像装置には、ｎ本の読み出し線を設けることができる。
また、本発明の一態様の撮像装置は、カレントミラー回路と、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）回路と、を有する。読み出し線は、画素の他、カレントミラー回路、及びＣＤＳ回路と電気的に接続される。カレントミラー回路、及びＣＤＳ回路は、画素の列ごとに設けることができる。つまり、カレントミラー回路、及びＣＤＳ回路は、ｎ個ずつ設けることができる。
カレントミラー回路は、第１のトランジスタと、第２のトランジスタと、を有する。第１のトランジスタのソース又はドレインの一方は、読み出し線と電気的に接続される。また、第１のトランジスタのゲート、第２のトランジスタのゲート、及び第２のトランジスタのソース又はドレインの一方は、１つの端子と電気的に接続される。さらに、第１のトランジスタのソース又はドレインの他方、及び第２のトランジスタのソース又はドレインの他方には、第１の電源電位が供給される。
カレントミラー回路は、負荷としての機能を有する。上記端子の電位を制御することにより、カレントミラー回路に流れる電流の大きさを制御することができる。つまり、負荷の大きさを制御することができる。よって、上記端子は、負荷制御信号入力端子ということができる。
ＣＤＳ回路は、第１の容量を有する。読み出し線は、第１の容量の一方の電極と電気的に接続される。
本発明の一態様の撮像装置は、書き込み期間において、画素に撮像データを書き込み、読み出し期間において、画素に書き込まれた撮像データを読み出す。読み出し期間では、画素に書き込まれた撮像データを、第１の期間において撮像信号として読み出し線に出力した後、第２の期間において上記画素に書き込まれた撮像データをリセットし、リセットした撮像データを基準信号として読み出し線に出力する。
本発明の一態様では、カレントミラー回路に設けられている負荷制御信号入力端子に供給する電位を、第１の期間と第２の期間とで異ならせる。第１の期間では、負荷制御信号入力端子に供給する電位の値を、第２のトランジスタのソース又はドレインの他方に供給されている第１の電源電位と近い値にする。これにより、画素から読み出し配線に流れる電流のうち、カレントミラー回路に流れる電流の大きさを小さくし、大部分の電流をＣＤＳ回路に流すことができる。したがって、ＣＤＳ回路に設けられている第１の容量に素早く電荷を充電することができる。
一方、第２の期間では、負荷制御信号入力端子に供給する電位の値と、第２のトランジスタのソース又はドレインの他方に供給されている第１の電源電位の値と、の差を大きくする。これにより、ＣＤＳ回路と、第１のトランジスタと、の間を流れる電流が大きくなり、第１の容量に充電された電荷を素早く放電することができる。
以上、本発明の一態様では、ＣＤＳ回路に設けられている第１の容量の充放電を高速に行うことができる。よって、読み出し動作を高速に行うことができ、本発明の一態様の撮像装置を高速に駆動させることができる。以上より、本発明の一態様の撮像装置は、高いフレーム周波数で撮像を行うことができる。
ここで、ＣＤＳ回路は、第１の容量の他、第２の容量、第３のトランジスタ、第４のトランジスタ、及び第５のトランジスタを有する構成とすることができる。当該構成のＣＤＳ回路では、読み出し線は、第１の容量の一方の電極の他、第３のトランジスタのソース又はドレインの一方と電気的に接続される。また、第３のトランジスタのソース又はドレインの他方は、第２の容量の一方の電極と電気的に接続される。さらに、第４のトランジスタのソース又はドレインの一方は、第５のトランジスタのゲート、第１の容量の他方の電極、及び第２の容量の他方の電極と電気的に接続される。また、第４のトランジスタのソース又はドレインの他方には、第２の電源電位を供給することができる。
ＣＤＳ回路では、画素が撮像信号を読み出し線に出力する第１の期間において、第４のトランジスタを導通状態とする。これにより、撮像信号の電位によらず、第４のトランジスタのソース又はドレインの一方と、第５のトランジスタのゲートと、第１の容量の他方の電極と、第２の容量の他方の電極と、が電気的に接続されるノードの電位を、第２の電源電位とすることができる。つまり、第１の期間は、上記ノードの電位を、第２の電源電位にリセットする期間であるということができる。よって、第１の期間は、ＣＤＳリセット期間であるということができる。
また、画素が基準信号を読み出し線に出力する第２の期間において、第４のトランジスタを非導通状態とする。これにより、撮像信号の電位と、基準信号の電位と、の差の分だけ、上記ノードの電位が変動する。つまり、上記ノードの電位が、撮像信号の電位に対応する電位となる。これにより、第５のトランジスタのソース又はドレインの一方から、撮像信号に対応する信号がＣＤＳ回路の外部に出力される。よって、第２の期間は、ＣＤＳ出力期間であるということができる。
ここで、上記ノードには、寄生容量が生じる。例えば、第５のトランジスタのゲートと、第５のトランジスタのソースと、による寄生容量が生じる。また、第５のトランジスタのゲートと、第５のトランジスタのドレインと、による寄生容量が生じる。寄生容量により、第２の期間における上記ノードの電位の変動幅が、撮像信号の電位と、基準信号の電位と、の差より小さくなる。このように、上記ノードの電位の値が、寄生容量の影響を受けた値となることにより、ＣＤＳ回路が出力する信号のＳ／Ｎ比が低下する。
そこで、第１の期間において、第３のトランジスタを導通状態とすると、撮像信号に対応する電荷を、第１の容量と、第２の容量と、の両方に充電することができる。これにより、上記ノードに生じる寄生容量の影響を、相対的に小さくすることができる。したがって、ＣＤＳ回路が出力する信号のＳ／Ｎ比を高めることができるようになる。よって、本発明の一態様の撮像装置は高精度な撮像を行うことができる。
一方、第１の期間において、第３のトランジスタを非導通状態とすると、撮像信号に対応する電荷を、第１の容量にのみ充電すればよいことになる。これにより、ＣＤＳ回路に設けられている容量への電荷の充放電に要する時間が短くなるため、第１及び第２の期間を短くすることができる。したがって、読み出し動作を高速に行うことができ、本発明の一態様の撮像装置を高速に駆動させることができる。以上より、本発明の一態様の撮像装置は、高いフレーム周波数で撮像を行うことができる。
以上のように、本発明の一態様では、必要となる撮像の精度、及びフレーム周波数に応じて、ＣＤＳ回路の駆動モードを変更することができる。ここで、第１の期間において第３のトランジスタを導通状態とする駆動モードを第１のモードとし、第１の期間において第３のトランジスタを非導通状態とする駆動モードを第２のモードとする。高精度な撮像を行う必要がある場合は、ＣＤＳ回路を第１のモードで駆動させ、高いフレーム周波数で撮像を行う必要がある場合は、ＣＤＳ回路を第２のモードで駆動させることができる。
ここで、本発明の一態様の撮像装置は、例えば指紋認証等の生体認証を行う機能を有することができる。また、本発明の一態様の撮像装置は、例えば撮像装置に接触した、又は非接触だが近接した指等の検出対象物の位置を検出する機能を有することができる。つまり、タッチセンサ、又はニアタッチセンサとして機能させることができる。ここで、ニアタッチセンサとは、近接した物体を検出する機能を有するセンサを示す。例えば、撮像装置が有する画素にニアタッチセンサが設けられている場合は、ニアタッチセンサとは、当該画素に近接した物体を検出する機能を有するセンサを示す。つまり、ニアタッチセンサは、物体が接触していなくても、当該物体を検出することができる。
生体認証を行う場合は、認証の精度を高めるために高精度の撮像を行うことが好ましい。よって、例えば本発明の一態様の撮像装置が生体認証を行う場合は、ＣＤＳ回路を第１のモードで駆動させることが好ましい。一方、画素部に接触、又は近接した指等の検出対象物の位置を検出する（タッチ動作、又はニアタッチ動作を検出する）場合は、検出対象物の動きを高い精度で検出できるように、高いフレーム周波数で撮像を行うことが好ましい。よって、例えば本発明の一態様の撮像装置がタッチ動作、又はニアタッチ動作を検出する場合は、ＣＤＳ回路を第２のモードで駆動させることが好ましい。以上により、本発明の一態様の撮像装置は、生体認証等を高精度に行う機能と、検出対象物の動きを高い精度で検出する機能と、の両方を有することができる。
＜撮像装置の構成例＞
図１Ａは、撮像装置１０の構成例を示すブロック図である。撮像装置１０は、ｍ行ｎ列（ｍ、ｎは１以上の整数）の画素１１がマトリクス状に配列されている画素部１２と、ゲートドライバ回路１３と、読み出し回路１４と、Ａ／Ｄ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ）変換回路１５と、を有する。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“［１］”、“［ｍ］”、“［１，１］”、“［ｍ，ｎ］”、“＜１＞”、“＜ｐ＞”、“（１）”、“（ｎ／ｐ）”等の識別用の符号を付記して記載する場合がある。例えば、１行１列目の画素１１を画素１１［１，１］と記載し、ｍ行ｎ列目の画素１１を画素１１［ｍ，ｎ］と記載する。
ゲートドライバ回路１３は、配線１６を介して画素１１と電気的に接続される。また、ゲートドライバ回路１３は、配線１７を介して画素１１と電気的に接続される。読み出し回路１４は、配線１８を介して画素１１と電気的に接続される。さらに、読み出し回路１４は、配線１９を介してＡ／Ｄ変換回路１５と電気的に接続される。
図１Ａでは、同一行の画素１１が同一の配線１６、及び同一の配線１７と電気的に接続され、同一列の画素１１が同一の配線１８と電気的に接続される構成を示している。本明細書等において、例えば１行目の画素１１と電気的に接続される配線１６を配線１６［１］と記載し、ｍ行目の画素１１と電気的に接続される配線１６を配線１６［ｍ］と記載する。また、例えば１行目の画素１１と電気的に接続される配線１７を配線１７［１］と記載し、ｍ行目の画素１１と電気的に接続される配線１７を配線１７［ｍ］と記載する。また、例えば１列目の画素１１と電気的に接続される配線１８を配線１８［１］と記載し、ｎ列目の画素１１と電気的に接続される配線１８を配線１８［ｎ］と記載する。
また、詳細は後述するが、読み出し回路１４、及びＡ／Ｄ変換回路１５は、ｎ／ｐ本（ｐは１以上の整数）の配線１９を介して電気的に接続される。つまり、配線１９の本数は、配線１８の本数以下とすることができる。図１Ａでは、配線１９（１）乃至配線１９（ｎ／ｐ）をまとめて配線１９（１：ｎ／ｐ）と記載している。他の図面等でも同様の表記をする。
ゲートドライバ回路１３は、撮像データを読み出す画素１１を選択する機能を有する。具体的には、配線１６に信号を供給することにより、撮像データを読み出す画素１１を選択することができる。また、ゲートドライバ回路１３は、配線１７に信号を供給する機能を有する。
読み出し回路１４は、画素１１に書き込まれた撮像データの読み出し動作を制御する機能を有する。画素１１に書き込まれた撮像データは、撮像信号として配線１８から読み出し回路１４に出力され、読み出される。よって、配線１８は、読み出し線ということができる。
Ａ／Ｄ変換回路１５は、読み出し回路１４から出力された、撮像信号に対応するアナログ信号を、デジタル信号に変換する機能を有する。例えば、Ａ／Ｄ変換回路１５に入力されるアナログ信号の電位の大きさに対応するデジタル値のデジタル信号を出力する機能を有する。
図１Ｂは、読み出し回路１４の構成例を示すブロック図である。読み出し回路１４は、負荷回路２１と、ＣＤＳ回路２２と、信号出力回路２３と、シフトレジスタ回路２４と、を有する。
負荷回路２１及びＣＤＳ回路２２は、例えば画素１１の列ごとに設けることができる。つまり、負荷回路２１及びＣＤＳ回路２２は、例えばｎ個ずつ設けることができる。
図１Ｂに示すように、配線１８は、配線２５と配線２６に分岐する。そして、配線２５は負荷回路２１と電気的に接続され、配線２６はＣＤＳ回路２２と電気的に接続される。つまり、負荷回路２１は、配線１８と配線２５を介して画素１１と電気的に接続され、ＣＤＳ回路２２は、配線１８と配線２６を介して画素１１と電気的に接続される。また、ＣＤＳ回路２２は、配線２７を介して信号出力回路２３と電気的に接続される。なお、配線２５及び配線２６を、配線１８と同様に読み出し線といってもよい。
ＣＤＳ回路２２の入力端子は、配線２６を介して画素１１と電気的に接続され、ＣＤＳ回路２２の出力端子は、配線２７を介して信号出力回路２３と電気的に接続される。よって、ＣＤＳ回路２２は、画素１１が出力した信号に対して処理を行い、処理済の信号を信号出力回路２３に供給する機能を有するということができる。当該処理の具体的な内容については後述する。
本明細書等において、例えば配線１８［１］と電気的に接続される配線２５を配線２５［１］と記載し、配線１８［ｎ］と電気的に接続される配線２５を配線２５［ｎ］と記載する。また、例えば配線２５［１］と電気的に接続される負荷回路２１を負荷回路２１［１］と記載し、配線２５［ｎ］と電気的に接続される負荷回路２１を負荷回路２１［ｎ］と記載する。また、例えば配線１８［１］と電気的に接続される配線２６を配線２６［１］と記載し、配線１８［ｎ］と電気的に接続される配線２６を配線２６［ｎ］と記載する。また、例えば配線２６［１］と電気的に接続されるＣＤＳ回路２２をＣＤＳ回路２２［１］と記載し、配線２６［ｎ］と電気的に接続されるＣＤＳ回路２２をＣＤＳ回路２２［ｎ］と記載する。また、例えばＣＤＳ回路２２［１］と電気的に接続される配線２７を配線２７［１］と記載し、ＣＤＳ回路２２［ｎ］と電気的に接続される配線２７を配線２７［ｎ］と記載する。
シフトレジスタ回路２４は、ｐ本の配線２８を介して信号出力回路２３と電気的に接続される。図１Ｂでは、配線２８＜１＞乃至配線２８＜ｐ＞をまとめて配線２８＜１：ｐ＞と記載している。他の図面等でも同様の表記をする。
前述のように、信号出力回路２３は、例えばｎ本の配線２７、ｐ本の配線２８、及びｎ／ｐ本の配線１９と電気的に接続される。よって、配線２８の本数と、配線１９の本数と、の積を、配線２７の本数とすることができる。
負荷回路２１は、電流源としての機能を有する。ＣＤＳ回路２２は、相関二重サンプリングを行う機能を有する。信号出力回路２３は、ＣＤＳ回路２２から出力された信号の、Ａ／Ｄ変換回路１５への出力を制御する機能を有する。具体的には、信号出力回路２３は、シフトレジスタ回路２４から出力された信号に基づき、ＣＤＳ回路２２からＡ／Ｄ変換回路１５へ出力する信号を選択する機能を有する。負荷回路２１及びＣＤＳ回路２２の構成、機能等の詳細については後述する。
＜画素の構成例＞
図２は、画素１１、負荷回路２１、及びＣＤＳ回路２２の構成例を示す回路図である。具体的には、画素１１［ｉ，ｊ］（ｉは１以上ｍ−１以下の整数、ｊは１以上ｎ以下の整数）、画素１１［ｉ＋１，ｊ］、負荷回路２１［ｊ］、及びＣＤＳ回路２２［ｊ］の構成例を示している。
図２では、すべてのトランジスタをｎチャネル型トランジスタとしているが、電位の大小関係を適宜逆転させること等により、一部又はすべてのトランジスタをｐチャネル型トランジスタとしても、以下の説明を適用することができる。他の図面に示す回路構成においても同様である。
図２に示す構成の画素１１は、光電変換素子３０と、トランジスタ３１と、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、容量３５と、を有する。なお、トランジスタ３２のゲート容量が十分大きい場合等は、容量３５は設けなくてもよい。
光電変換素子３０の一方の電極は、トランジスタ３１のソース又はドレインの一方と電気的に接続される。トランジスタ３１のソース又はドレインの他方は、トランジスタ３２のゲートと電気的に接続される。トランジスタ３２のソース又はドレインの一方は、トランジスタ３３のソース又はドレインの一方と電気的に接続される。トランジスタ３２のゲートは、トランジスタ３４のソース又はドレインの一方と電気的に接続される。トランジスタ３４のソース又はドレインの一方は、容量３５の一方の電極と電気的に接続される。なお、トランジスタ３１のソース又はドレインの他方、トランジスタ３２のゲート、トランジスタ３４のソース又はドレインの一方、及び容量３５の一方の電極が電気的に接続されるノードを、ノードＦＤ１とする。ここで、画素１１［ｉ，ｊ］に設けられるノードＦＤ１をノードＦＤ１［ｉ，ｊ］と記載し、画素１１［ｉ＋１，ｊ］に設けられるノードＦＤ１をノードＦＤ１［ｉ＋１，ｊ］と記載する。
トランジスタ３１のゲートは、配線４１と電気的に接続される。トランジスタ３３のゲートは、配線１６と電気的に接続される。トランジスタ３４のゲートは、配線１７と電気的に接続される。トランジスタ３３のソース又はドレインの他方は、配線１８と電気的に接続される。光電変換素子３０の他方の電極は、配線４０と電気的に接続される。トランジスタ３２のソース又はドレインの他方は、配線４２と電気的に接続される。トランジスタ３４のソース又はドレインの他方は、配線４４と電気的に接続される。容量３５の他方の電極は、配線４５と電気的に接続される。
配線１６の電位を制御することにより、トランジスタ３３の動作を制御することができる。例えば、配線１６の電位を高電位とすると、トランジスタ３３が導通状態となり、配線１６の電位を低電位とすると、トランジスタ３３が非導通状態となる。同様に、配線１７の電位を制御することにより、トランジスタ３４の動作を制御することができ、配線４１の電位を制御することにより、トランジスタ３１の動作を制御することができる。
配線４０、配線４２、配線４４、及び配線４５には、電源電位を供給することができる。よって、配線４０、配線４２、配線４４、及び配線４５は、電源線としての機能を有するということができる。例えば、配線４２には高電位を供給し、配線４５には低電位を供給することができる。また、図２に示すように、光電変換素子３０のカソードが配線４０と電気的に接続される場合、配線４０を高電位、配線４４を低電位とすることができる。一方、光電変換素子３０のアノードが配線１８と電気的に接続される場合、配線４０を低電位、配線４４を高電位とすることができる。
本明細書等において、高電位とは、低電位よりも高い電位を示す。なお、複数の配線の電位を高電位とする場合、高電位の具体的な電位の大きさは、配線ごとに異ならせてもよい。例えば、配線４０の電位と配線４２の電位を高電位とする場合、配線４０の電位と、配線４２の電位を異ならせてもよい。例えば、配線４０の電位を０Ｖとし、配線４２の電位を６Ｖとすることができる。同様に、複数の配線の電位を低電位とする場合、低電位の具体的な電位の大きさは、配線ごとに異ならせてもよい。例えば、配線４４の電位と配線４５の電位を低電位とする場合、配線４４の電位と、配線４５の電位を異ならせてもよい。例えば、配線４４の電位を−４Ｖとし、配線４５の電位を０Ｖとすることができる。
また、高電位とされる電位と、低電位とされる電位と、がそれぞれ複数存在する場合は、必ずしも全ての高電位が、全ての低電位より高いことを要しない。低電位とされる複数の電位のうち、少なくとも一つの電位より高い電位は、高電位であるということができる。また、高電位とされる複数の電位のうち、少なくとも一つの電位より低い電位は、低電位であるということができる。例えば、上述の場合では、配線４０の電位と配線４５の電位は、いずれも０Ｖとすることができる。しかしながら、配線４０の電位は、配線４４の電位とすることができる−４Ｖより高いため、配線４０の電位は高電位であるということができる。一方、配線４５の電位は、配線４２の電位とすることができる６Ｖより低いため、配線４５の電位は低電位であるということができる。
図２に示す構成の負荷回路２１は、トランジスタ３６及びトランジスタ３７を有する。トランジスタ３６のソース又はドレインの一方は、配線２５と電気的に接続される。トランジスタ３６のゲート、トランジスタ３７のゲート、及びトランジスタ３７のソース又はドレインの一方は、端子ＬＣと電気的に接続される。トランジスタ３６のソース又はドレインの他方は、配線４６と電気的に接続される。トランジスタ３７のソース又はドレインの他方は、配線４７と電気的に接続される。以上より、トランジスタ３６と、トランジスタ３７と、によりカレントミラー回路が構成されるということができる。よって、負荷回路２１には、カレントミラー回路が含まれるということができる。
配線４６、及び配線４７には、電源電位を供給することができる。よって、配線４６、及び配線４７は、電源線としての機能を有するということができる。配線４６の電位、及び配線４７の電位は、配線４２の電位より低くすることができる。よって、配線４６の電位、及び配線４７の電位は、低電位であるということができる。
なお、配線４４の電位と、配線４６及び配線４７の電位と、はいずれも低電位とすることができるが、配線４４の具体的な電位の値と、配線４６及び配線４７の具体的な電位の値と、は異ならせることができる。例えば、配線４６及び配線４７の電位は、配線４４の電位より低くすることができる。例えば、配線４４の電位を、前述のように−４Ｖとすると、配線４６及び配線４７の電位は、−１６Ｖとすることができる。
端子ＬＣには、信号を入力することができる。当該信号の電位は、配線４７の電位より大きなものとすることができる。端子ＬＣに入力される信号の電位を制御することにより、トランジスタ３７のドレイン−ソース間を流れる電流の大きさを制御することができるため、配線２５を流れる電流の大きさを制御することができる。つまり、負荷回路２１の負荷の大きさを制御することができる。よって、端子ＬＣに入力される信号は、負荷制御信号ということができ、端子ＬＣは、負荷制御信号入力端子ということができる。
ＣＤＳ回路２２は、容量３８を有する。配線２６は、容量３８の一方の電極と電気的に接続される。
＜撮像装置の駆動方法の一例−１＞
図３は、図２に示す構成の画素１１［ｉ，ｊ］、画素１１［ｉ＋１，ｊ］、及び負荷回路２１の駆動方法の一例を説明するタイミングチャートである。ここで、配線４０、及び配線４２の電位を高電位とし、配線４４、配線４５、配線４６、及び配線４７の電位を低電位とする。また、配線４６及び配線４７の電位は、配線４４の電位より低いものとする。なお、図３において、“Ｈ”は高電位を示し、“Ｌ”は低電位を示す。他の図面においても、同様の表記をする。
図３では、画素１１［ｉ，ｊ］、画素１１［ｉ＋１，ｊ］、及び負荷回路２１が駆動する期間として、期間Ｔ１及び期間Ｔ２を示している。また、期間Ｔ１には期間８１、期間８２、期間８３、及び期間８４が含まれ、期間Ｔ２には期間８５ａ、期間８５ｂ、期間８６ａ、及び期間８６ｂが含まれるとしている。
まず、期間Ｔ１における駆動方法の一例を説明する。期間８１において、配線４１、及び配線１７の電位を高電位とし、配線１６の電位を低電位とする。これにより、トランジスタ３１及びトランジスタ３４が導通状態となり、トランジスタ３３が非導通状態となる。トランジスタ３４が導通状態となることにより、ノードＦＤ１の電位が、配線４４の電位である低電位となる。また、トランジスタ３４の他、トランジスタ３１が導通状態となることにより、光電変換素子３０の一方の電極とトランジスタ３１のソース又はドレインの一方が電気的に接続されたノードの電位が、配線４４の電位である低電位となる。これにより、容量３５等に充電された電荷がリセットされる。よって、期間８１は、リセット期間であるということができる。
期間８２において、配線４１、及び配線１７の電位を低電位とする。これにより、トランジスタ３１、及びトランジスタ３４が非導通状態となる。この状態で光電変換素子３０に光が照射されると、光電変換素子３０の一方の電極とトランジスタ３１のソース又はドレインの一方が電気的に接続されたノードに、当該光の照度に応じた電荷が蓄積される。よって、期間８２は、露光期間であるということができる。
期間８３において、配線４１の電位を高電位とする。これにより、トランジスタ３１が導通状態となる。これにより、光電変換素子３０の一方の電極とトランジスタ３１のソース又はドレインの一方が電気的に接続されたノードに蓄積された電荷が、ノードＦＤ１に転送される。よって、ノードＦＤ１の電位が上昇する。以上より、期間８３は、転送期間であるということができる。
期間８４において、配線４１の電位を低電位とする。これにより、トランジスタ３１が非導通状態となり、ノードＦＤ１の電位が保持される。
以上が期間Ｔ１の駆動方法の一例である。期間Ｔ１では、撮像データが画素１１に書き込まれる。具体的には、ノードＦＤ１の電位が、撮像データに対応する電位となる。よって、期間Ｔ１は、書き込み期間であるということができる。
次に、期間Ｔ２における駆動方法の一例を説明する。期間８５ａにおいて、配線１６［ｉ］の電位を高電位とする。また、端子ＬＣ［ｊ］の電位を電位Ｖ１とする。配線１６［ｉ］の電位を高電位とすることにより、画素１１［ｉ，ｊ］に設けられるトランジスタ３３が導通状態となり、画素１１［ｉ，ｊ］に書き込まれた撮像データが読み出される。具体的には、画素１１［ｉ，ｊ］に書き込まれた撮像データに対応する電位の撮像信号が、配線１８［ｊ］に出力される。配線１８［ｊ］に出力された撮像信号は、配線２６［ｊ］を介してＣＤＳ回路２２［ｊ］に供給される。以上より、期間８５ａは、撮像信号出力期間であるということができる。
期間８５ｂにおいて、配線１７［ｉ］の電位を高電位とする。また、端子ＬＣ［ｊ］の電位を電位Ｖ２とする。配線１７［ｉ］の電位を高電位とすることにより、画素１１［ｉ，ｊ］に設けられるトランジスタ３４が導通状態となり、画素１１［ｉ，ｊ］に書き込まれた撮像データがリセットされる。具体的には、ノードＦＤ１［ｉ，ｊ］の電位が、配線４４の電位である低電位となる。ここで、画素１１［ｉ，ｊ］に設けられるトランジスタ３３が導通状態であるため、配線１８［ｊ］及び配線２６［ｊ］の電位も、ノードＦＤ１［ｉ，ｊ］の電位変化に応じて変化する。以上により、リセットした撮像データに対応する信号である基準信号が、画素１１［ｉ，ｊ］から配線１８［ｊ］を介してＣＤＳ回路２２［ｊ］に供給される。よって、期間８５ｂは、基準信号出力期間であるということができる。なお、期間８５ｂにおいて、ノードＦＤ１［ｉ，ｊ］の電位は、配線４４の電位である低電位となるが、配線４６の電位は配線４４の電位より低いため、トランジスタ３２は非導通状態とはならない。
基準信号出力期間において、ＣＤＳ回路２２［ｊ］は、撮像信号と基準信号の差分に対応する信号を出力する。以上のように、ＣＤＳ回路２２が撮像信号と基準信号の差分をとる、つまりＣＤＳ動作を行うことにより、撮像装置１０の外部に出力する、撮像データに対応する信号を、撮像信号に含まれるノイズの影響を低減したものとすることができる。
ここで、電位Ｖ１及び電位Ｖ２は、配線４７の電位より高い電位とする。これにより、トランジスタ３７のドレイン−ソース間に電流が流れるため、配線２５［ｊ］、及びトランジスタ３６のドレイン−ソース間にも電流が流れ、負荷回路２１を負荷として機能させることができる。また、詳細は後述するが、電位Ｖ２は、電位Ｖ１より高い電位とする。つまり、期間８５ｂにおける端子ＬＣ［ｊ］の電位と配線４７の電位との差を、期間８５ａにおける端子ＬＣ［ｊ］の電位と配線４７の電位との差より大きくする。電位Ｖ１は、例えば６Ｖとすることができ、電位Ｖ２は、例えば−１４Ｖとすることができ、配線４７の電位は、例えば−１６Ｖとすることができる。
期間８６ａにおいて、配線１６［ｉ］及び配線１７［ｉ］の電位を低電位とする。これにより、画素１１［ｉ，ｊ］に設けられる、トランジスタ３３及びトランジスタ３４が非導通状態となる。また、期間８６ａにおいて、配線１６［ｉ＋１］の電位を高電位とし、端子ＬＣ［ｊ］の電位を電位Ｖ１とする。配線１６［ｉ＋１］の電位を高電位とすることにより、画素１１［ｉ＋１，ｊ］に設けられるトランジスタ３３が導通状態となり、画素１１［ｉ＋１，ｊ］に書き込まれた撮像データが読み出される。具体的には、画素１１［ｉ＋１，ｊ］に書き込まれた撮像データに対応する電位の撮像信号が、配線１８［ｊ］に出力される。配線１８［ｊ］に出力された撮像信号は、配線２６［ｊ］を介してＣＤＳ回路２２［ｊ］に供給される。以上より、期間８６ａは、期間８５ａと同様に、撮像信号出力期間であるということができる。なお、期間８６ｂにおいても、期間８５ｂと同様に、トランジスタ３２は非導通状態とはならない。
期間８６ｂにおいて、配線１７［ｉ＋１］の電位を高電位とする。また、端子ＬＣ［ｊ］の電位を電位Ｖ２とする。配線１７［ｉ＋１］の電位を高電位とすることにより、画素１１［ｉ＋１，ｊ］に設けられるトランジスタ３４が導通状態となり、画素１１［ｉ＋１，ｊ］に書き込まれた撮像データがリセットされる。具体的には、ノードＦＤ１［ｉ＋１，ｊ］の電位が、配線４４の電位である低電位となる。ここで、画素１１［ｉ＋１，ｊ］に設けられるトランジスタ３３が導通状態であるため、配線１８［ｊ］及び配線２６［ｊ］の電位も、ノードＦＤ１［ｉ＋１，ｊ］の電位変化に応じて変化する。以上により、ＣＤＳ回路２２［ｊ］に基準信号が供給される。よって、期間８６ｂは、期間８５ｂと同様に、基準信号出力期間であるということができる。
前述のように、電位Ｖ２は、電位Ｖ１より高い電位である。よって、期間８６ｂにおける端子ＬＣ［ｊ］の電位と配線４７の電位との差は、期間８６ａにおける端子ＬＣ［ｊ］の電位と配線４７の電位との差より大きくなる。
期間８６ｂの後において、配線１６［ｉ＋１］の電位、及び配線１７［ｉ＋１］の電位を低電位とする。これにより、画素１１［ｉ＋１，ｊ］が有する、トランジスタ３３及びトランジスタ３４が非導通状態となる。
以上が期間Ｔ２の駆動方法の一例である。期間Ｔ２では、画素１１に書き込まれた撮像データが読み出される。具体的には、配線１８の電位が、画素１１に書き込まれた撮像データに対応する電位となる。よって、期間Ｔ２は、読み出し期間であるということができる。
画素１１［１，１］乃至画素１１［ｍ，ｎ］への撮像データの書き込みは、グローバルシャッタ方式により行うことが好ましい。ここで、グローバルシャッタ方式とは、全画素で同時に撮像データを書き込む方式を示す。グローバルシャッタ方式により撮像データの書き込みを行うことにより、撮像の同時性を確保することができるため、被写体が高速に移動する場合であっても歪の小さい画像を容易に得ることができる。
一方、画素１１［１，１］乃至画素１１［ｍ，ｎ］からの撮像データの読み出しは、例えば１行ごとに行う。よって、撮像データの書き込みをグローバルシャッタ方式により書き込む場合、撮像データの書き込みから読み出しまでの期間が長くなる画素１１が生じる。したがって、ノードＦＤに蓄積された電荷を長期間保持できるようにすることが好ましい。
ノードＦＤに長期間電荷を保持するには、ノードＦＤと電気的に接続されるトランジスタを、オフ電流が低いトランジスタとすればよい。オフ電流が低いトランジスタとして、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）が挙げられる。よって、トランジスタ３１及びトランジスタ３４は、ＯＳトランジスタとすることが好ましい。
ＯＳトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。また、ＯＳトランジスタに適用される金属酸化物は、インジウム（Ｉｎ）及び亜鉛（Ｚｎ）の少なくとも一方を含む酸化物であることが好ましい。
このような酸化物としては、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｉｎ−Ｍ酸化物、Ｚｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物（元素Ｍは、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スズ（Ｓｎ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、バナジウム（Ｖ）、ベリリウム（Ｂｅ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）の中から選ばれる一または複数）などが挙げられる。Ｉｎ−Ｍ−Ｚｎ酸化物としては、代表的にはＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物などが挙げられる。
ＯＳトランジスタは、チャネル幅１μｍあたりのオフ電流を１ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以上１ｚＡ／μｍ（ｚ；ゼプト、１０−２１）以下程度に低くすることができる。
また、ＯＳトランジスタには、ＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳを用いることが好ましい。ＣＡＣ−ＯＳの詳細については、後の実施の形態で説明する。
トランジスタ３１及びトランジスタ３４として、オフ電流が低ければＯＳトランジスタを適用しないことができる。例えば、バンドギャップが大きい半導体を用いたトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合がある。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンド等が挙げられる。
なお、トランジスタ３１及びトランジスタ３４を、チャネル形成領域にシリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）等としてもよい。Ｓｉトランジスタは、ＯＳトランジスタと比べてオフ電流が高い。しかしながら、容量３５の容量値を大きくすること等により、トランジスタ３１及びトランジスタ３４のオン電流が高くても、画素１１［１，１］乃至画素１１［ｍ，ｎ］への撮像データの書き込みをグローバルシャッタ方式により行うことができる。なお、画素１１［１，１］乃至画素１１［ｍ，ｎ］への撮像データの書き込みを、ローリングシャッタ方式により行ってもよい。この場合、トランジスタ３１及びトランジスタ３４をオフ電流が大きいトランジスタとしても、容量３５の容量値を大きくしなくてよい。
また、トランジスタ３２及びトランジスタ３３は、Ｓｉトランジスタとしてもよいし、ＯＳトランジスタとしてもよい。例えば、トランジスタ３２及びトランジスタ３３として、結晶性のシリコン（代表的には、低温ポリシリコン、単結晶シリコン等）を有するトランジスタを用いると、トランジスタ３２及びトランジスタ３３のオン電流を高めることができる。よって、撮像データの読み出しを高速で行うことができる。一方、トランジスタ３１乃至トランジスタ３４を全てＯＳトランジスタとすると、画素１１が有するトランジスタを全て同一の層に形成することができる。さらに、トランジスタ３１乃至トランジスタ３４も含め、撮像装置１０が有する全てのトランジスタをＯＳトランジスタとすると、撮像装置１０が有するトランジスタを全て同一の層に形成することができる。以上により、撮像装置１０の作製工程を簡略化することができる。
図４は、撮像信号出力期間である期間８５ａの駆動方法を示す回路図であり、図５は、基準信号出力期間である期間８５ｂの駆動方法を示す回路図である。図４及び図５において、非導通状態となっているトランジスタを、×印を付して示している。
図４に示すように、期間８５ａでは、配線１８［ｊ］に電流５２が流れる。電流５２は、配線２５［ｊ］と配線２６［ｊ］の接続点で分岐し、配線２５［ｊ］には電流５２ａが流れ、配線２６［ｊ］には電流５２ｂが流れる。ここで、電位Ｖ１は、配線４７の電位より高いが、その差は小さいものとなっている。よって、トランジスタ３７のドレイン−ソース間の電位差が小さいものとなるため、トランジスタ３７のドレイン−ソース間に流れる電流は小さくなる。トランジスタ３７と、トランジスタ３６と、によりカレントミラー回路が構成されるため、トランジスタ３６のドレイン−ソース間に流れる電流も小さくなる。したがって、配線２５［ｊ］を介して負荷回路２１［ｊ］に流れる電流５２ａの大きさを小さくし、電流５２のうち大部分を、配線２６［ｊ］を介してＣＤＳ回路２２［ｊ］に流すことができる。これにより、ＣＤＳ回路２２［ｊ］に設けられる容量３８に素早く電荷を充電することができる。なお、期間８６ａにおいても、図４に示す説明を適用することができる。
図５に示すように、期間８５ｂでは、容量３８に充電された電荷が負荷回路２１に向かって放電される。これにより、容量３８と配線４６との間に電流５４が流れる。ここで、前述のように、電位Ｖ２は電位Ｖ１より大きくする。これにより、トランジスタ３７のドレイン−ソース間の電位差が大きいものとなるため、トランジスタ３７のドレイン−ソース間に流れる電流が大きくなる。したがって、トランジスタ３６のドレイン−ソース間に流れる電流も大きくなる。よって、期間８５ｂにおいて端子ＬＣ［ｊ］の電位を電位Ｖ１のままとする場合より、容量３８に充電された電荷を素早く放電することができる。また、期間８５ｂにおいて、トランジスタ３６のドレイン−ソース間に流れる電流が大きいほど、配線１８［ｊ］の電位が配線４６の電位に近づくため、期間８６ａの開始時点における配線４２の電位と、配線１８［ｊ］の電位と、の差を大きくすることができる。よって、期間８６ａにおいて、配線１８［ｊ］を流れる電流を大きくすることができるため、画素１１［ｉ＋１，ｊ］から出力される撮像信号に対応する電荷を、容量３８に素早く充電することができる。なお、期間８６ｂにおいても、図５に示す説明を適用することができる。
以上、本発明の一態様では、ＣＤＳ回路２２に設けられている容量３８の充放電を高速に行うことができる。よって、期間Ｔ２に行われる動作である読み出し動作を高速に行うことができ、撮像装置１０を高速に駆動させることができる。以上より、撮像装置１０は、高いフレーム周波数で撮像を行うことができる。
＜ＣＤＳ回路の構成例＞
図６は、ＣＤＳ回路２２の具体的な構成例を示す回路図である。なお、図６では説明の便宜のため、画素１１を表すブロック、及び負荷回路２１を表すブロックも示している。前述のように、ＣＤＳ回路２２は、配線２６、及び配線１８を介して画素１１と電気的に接続され、配線２６、及び配線２５を介して負荷回路２１と電気的に接続される。
図６に示す構成のＣＤＳ回路２２は、容量６１ａと、容量６１ｂと、トランジスタ６２と、トランジスタ６３と、トランジスタ６４と、トランジスタ６５と、トランジスタ６６と、を有する。
配線２６は、容量６１ａの一方の電極、及びトランジスタ６２のソース又はドレインの一方と電気的に接続される。トランジスタ６２のソース又はドレインの他方は、容量６１ｂの一方の電極と電気的に接続される。容量６１ａの他方の電極、及び容量６１ｂの他方の電極は、トランジスタ６３のソース又はドレインの一方、及びトランジスタ６４のゲートと電気的に接続される。トランジスタ６４のソース又はドレインの一方は、配線２７と電気的に接続される。配線２７は、トランジスタ６５のソース又はドレインの一方と電気的に接続される。トランジスタ６５のゲートは、トランジスタ６６のゲート、及びトランジスタ６６のソース又はドレインの一方と電気的に接続される。なお、容量６１ａの他方の電極、容量６１ｂの他方の電極、トランジスタ６３のソース又はドレインの一方、及びトランジスタ６４のゲートが電気的に接続されるノードを、ノードＦＤ２とする。
トランジスタ６２のゲートは、配線７２と電気的に接続される。トランジスタ６３のゲートは、配線７３と電気的に接続される。トランジスタ６４のソース又はドレインの他方は、配線７４と電気的に接続される。トランジスタ６５のソース又はドレインの他方は、配線７５と電気的に接続される。トランジスタ６６のソース又はドレインの一方は、配線７６と電気的に接続される。トランジスタ６６のソース又はドレインの他方は、配線７７と電気的に接続される。
配線７２の電位を制御することにより、トランジスタ６２の動作を制御することができる。例えば、配線７２の電位を高電位とすると、トランジスタ６２が導通状態となり、配線７２の電位を低電位とすると、トランジスタ６２が非導通状態となる。同様に、配線７３の電位を制御することにより、トランジスタ６３が非導通状態となる。
配線７１、及び配線７４乃至配線７７には、電源電位を供給することができる。よって、配線７１、及び配線７４乃至配線７７は、電源線としての機能を有するということができる。例えば、配線７１、配線７４、及び配線７６には高電位を供給し、配線７５、及び配線７７には低電位を供給することができる。
なお、ＣＤＳ回路２２を図６に示す構成とする場合、図２等に示す容量３８は、例えば図６に示す容量６１ａに相当する。
＜撮像装置の駆動方法の一例＿２＞
図７は、ＣＤＳ回路２２が図６に示す構成である場合の、撮像装置１０の駆動方法の一例を説明するタイミングチャートである。図７は、図３に示す駆動方法に、配線７３［ｊ］、及びノードＦＤ２［ｊ］の電位変動を追加したものである。ここで、配線７１、配線７４、及び配線７６の電位を高電位とし、配線７５、及び配線７７の電位を低電位とする。なお、ＣＤＳ回路２２［ｊ］と電気的に接続される配線７３を配線７３［ｊ］と記載し、ＣＤＳ回路２２［ｊ］に設けられるノードＦＤ２をノードＦＤ２［ｊ］と記載する。
図７に示すように、撮像信号出力期間である期間８５ａ、及び期間８６ａにおいて、配線７３［ｊ］の電位を高電位とする。これにより、ＣＤＳ回路２２［ｊ］に設けられるトランジスタ６３が導通状態となり、ノードＦＤ２［ｊ］の電位を、配線７１の電位である高電位とすることができる。つまり、期間８５ａ、及び期間８６ａは、ノードＦＤ２［ｊ］の電位をリセットする期間であるということができる。よって、撮像信号出力期間は、ＣＤＳリセット期間ともいうことができる。
また、基準信号出力期間である期間８５ｂ、及び期間８６ｂにおいて、配線７３［ｊ］の電位を低電位とする。これにより、ＣＤＳ回路２２［ｊ］に設けられるトランジスタ６３が非導通状態となり、撮像信号の電位と、基準信号の電位と、の差の分だけ、ノードＦＤ２［ｊ］の電位が変動する。つまり、ノードＦＤ２［ｊ］の電位が、撮像信号の電位に対応する電位となる。これにより、配線２７から、撮像信号に対応する信号がＣＤＳ回路２２の外部に出力される。よって、期間８５ｂ、及び期間８６ｂは、ＣＤＳ出力期間であるということができる。
期間８５ａ、及び期間８６ａ等のＣＤＳリセット期間において、配線７２の電位は高電位、又は低電位とすることができる。図８Ａは、配線７２の電位を高電位として、トランジスタ６２を導通状態とした場合における、図６に示す回路の等価回路である。図８Ｂは、配線７２の電位を低電位として、トランジスタ６２を非導通状態とした場合における、図６に示す回路の等価回路である。
トランジスタ６２を導通状態とした場合には、図８Ａに示すように、配線２６が容量６１ａの一方の電極、及び容量６１ｂの一方の電極の両方と電気的に接続される。よって、画素１１から出力される撮像信号に対応する電荷が、容量６１ａと容量６１ｂの両方に充電される。一方、トランジスタ６２を非導通状態とした場合には、図８Ｂに示すように、配線２６が容量６１ａの一方の電極にのみ電気的に接続され、容量６１ｂの一方の電極とは電気的に接続されない。よって、画素１１から出力される撮像信号に対応する電荷は、容量６１ａにのみ充電され、容量６１ｂには充電されない。
ここで、図８Ａ及び図８Ｂに示すように、ノードＦＤ２には寄生容量ＰＣが生じる。例えば、トランジスタ６４のゲートと、トランジスタ６４のソースと、による寄生容量が生じる。また、トランジスタ６４のゲートと、トランジスタ６４のドレインと、による寄生容量が生じる。寄生容量ＰＣにより、ＣＤＳ出力期間におけるノードＦＤ２の電位の変動幅が、撮像信号の電位と、基準信号の電位と、の差より小さくなる。例えば、ＣＤＳ出力期間である期間８５ｂにおけるノードＦＤ２の電位の変動幅が、期間８５ａにおいてＣＤＳ回路２２に供給された撮像信号の電位と、期間８５ｂにおいてＣＤＳ回路２２に供給された基準信号の電位と、の差より小さくなる。また、ＣＤＳ出力期間である期間８６ｂにおけるノードＦＤ２の電位の変動幅が、期間８６ａにおいてＣＤＳ回路２２に供給された撮像信号の電位と、期間８６ｂにおいてＣＤＳ回路２２に供給された基準信号の電位と、の差より小さくなる。このように、ＣＤＳリセット期間において、ノードＦＤ２の電位の値が、寄生容量ＰＣの影響を受けた値となることにより、ＣＤＳ回路２２が配線２７へ出力する信号のＳ／Ｎ比が低下する。
ここで、図７に示すように、期間８５ｂの終了時点におけるノードＦＤ２［ｊ］の電位ＶＦＤ２は、数式１で示される。ここで、電位ＶＨＦＤ２は、期間８５ａの終了時点におけるノードＦＤ２［ｊ］の電位を示し、電位Ｖ３は、期間８５ａの終了時点における配線２６［ｊ］の電位を示し、電位ＶＬＷＸは、期間８５ｂの終了時点における配線２６［ｊ］の電位を示す。
Figure JPOXMLDOC01-appb-M000001
ｋＦＤ２は、数式２で示される。ｋＦＤ２は、ノードＦＤ２［ｊ］の容量結合係数ということができる。また、容量値ＣＦＤ２は、ノードＦＤ２［ｊ］の容量の合計値を示し、容量値ＣＰＣは、寄生容量ＰＣの容量値を示す。なお、詳細は後述するが、容量値ＣＦＤ２には容量値ＣＰＣが含まれる。また、容量結合係数ｋＦＤ２の最大値は１となる。
Figure JPOXMLDOC01-appb-M000002
同様に、期間８６ｂの終了時点におけるノードＦＤ２［ｊ］の電位Ｖ‘ＦＤ２は、数式３で示される。ここで、電位Ｖ３’は、期間８６ａの終了時点における配線２６［ｊ］の電位を示す。
Figure JPOXMLDOC01-appb-M000003
図８Ａに示すようにトランジスタ６２を導通状態とする場合、容量値ＣＦＤ２は数式４で示される。ここで、容量値Ｃａは容量６１ａの容量値を示し、容量値Ｃｂは容量６１ｂの容量値を示し、容量値ＣＰＣは寄生容量ＰＣの容量値を示す。
Figure JPOXMLDOC01-appb-M000004
数式２及び数式４より、トランジスタ６２を導通状態とする場合のノードＦＤ２［ｊ］の容量結合係数ｋＦＤ２は、数式５で示される。
Figure JPOXMLDOC01-appb-M000005
図８Ｂに示すようにトランジスタ６２を非導通状態とする場合、容量値ＣＦＤ２は数式６で示される。
Figure JPOXMLDOC01-appb-M000006
数式２及び数式６より、トランジスタ６２を非導通状態とする場合のノードＦＤ２［ｊ］の容量結合係数ｋＦＤ２は、数式７で示される。
Figure JPOXMLDOC01-appb-M000007
数式５及び数式７に示すように、トランジスタ６２を導通状態とすると、トランジスタ６２を非導通状態とする場合より容量結合係数ｋＦＤ２が大きくなる。つまり、トランジスタ６２を導通状態とすると、トランジスタ６２を非導通状態とする場合より寄生容量ＰＣの影響を相対的に小さくすることができる。よって、数式１及び数式３に示すように、トランジスタ６２を導通状態とすると、トランジスタ６２を非導通状態とする場合より、ＣＤＳ出力期間におけるノードＦＤ２［ｊ］の電位の変動幅を、撮像信号の電位と、基準信号の電位と、の差に近づけることができる。具体的には、期間８５ｂにおけるノードＦＤ２［ｊ］の変動幅を、電位“ＶＨＦＤ２−（Ｖ３−ＶＬＷＸ）”に近づけることができ、期間８６ｂにおけるノードＦＤ２［ｊ］の変動幅を、電位“ＶＨＦＤ２−（Ｖ３‘−ＶＬＷＸ）”に近づけることができる。以上により、ＣＤＳ回路２２［ｊ］が、配線２７［ｊ］からＳ／Ｎ比の高い信号を出力することができるようになる。よって、撮像装置１０は高精度な撮像を行うことができる。
一方、トランジスタ６２を非導通状態とすると、画素１１から出力された撮像信号に対応する電荷を、容量６１ａにのみ充電すればよいことになる。これにより、ＣＤＳ回路２２に設けられている容量への電荷の充放電に要する時間が短くなる。よって、期間Ｔ２に行われる動作である読み出し動作を高速に行うことができ、撮像装置１０を高速に駆動させることができる。以上より、撮像装置１０は、高いフレーム周波数で撮像を行うことができる。
なお、トランジスタ６２が非導通状態である場合は、容量６１ｂの一方の電極はフローティング状態となるため、容量６１ｂの一方の電極には電荷が流入しない。このため、ノードＦＤ２［ｊ］の電位が変動しても、容量６１ｂの一方の電極と、容量６１ｂの他方の電極と、の間に設けられる絶縁層である誘電層は、誘電分極しない。したがって、ノードＦＤ２［ｊ］の電位が変動しても、容量６１ａ等に充電された電荷は、容量６１ｂに流入しない。以上より、トランジスタ６２が非導通状態である場合は、容量６１ｂは容量結合係数ｋＦＤ２に影響を与えず、よって容量６１ｂはノードＦＤ２［ｊ］の電位に影響を与えない。
以上のように、本発明の一態様では、必要となる撮像の精度、及びフレーム周波数に応じて、ＣＤＳ回路２２の駆動モードを変更することができる。ここで、期間８５ａ、及び期間８６ａ等のＣＤＳリセット期間においてトランジスタ６２を導通状態とする駆動モードを第１のモードとし、ＣＤＳリセット期間においてトランジスタ６２を非導通状態とする駆動モードを第２のモードとする。高精度な撮像を行う必要がある場合は、ＣＤＳ回路２２を第１のモードで駆動させ、高いフレーム周波数で撮像を行う必要がある場合は、ＣＤＳ回路２２を第２のモードで駆動させることができる。
＜半導体装置の構成例＿１＞
以下では、図１Ａ等に示す撮像装置１０を有する半導体装置について説明する。図９Ａは、撮像装置１０を有する半導体装置９０の構成例を示す。半導体装置９０は、基板９１及び基板９２を有し、基板９１と基板９２の間に発光装置９３、及び撮像装置１０が設けられる。
発光装置９３は、光９４を発する機能を有する。光９４は、赤外光、又は可視光とすることができる。
撮像装置１０は、照射された光９５を検出する機能を有する。具体的には、図２等に示す光電変換素子３０に照射された光９５を検出する機能を有する。
半導体装置９０は、例えば光９４を検出対象物に照射し、当該検出対象物により反射された光を光９５として撮像装置１０が検出することができる。
半導体装置９０は、認証モード、及び位置検出モードにより駆動させることができる。図９Ｂ１は、認証モードについて示す図であり、図９Ｂ２は、位置検出モードについて示す図である。図９Ｂ１及び図９Ｂ２に示す場合では、上記検出対象物を指９７としている。指９７は、例えば半導体装置９０の使用者の指とすることができる。
認証モードでは、指９７に光９４を照射し、指９７によって反射された光を光９５として撮像装置１０が検出することにより、指９７が有する指紋９９を検出することができる。これにより、指紋認証等の生体認証を行うことができる。
位置検出モードでは、発光装置９３が光９４を発し、指９７によって反射された光９５を撮像装置１０が検出することにより、指９７の位置を検出することができる。ここで、図９Ｂ２に示すように、検出対象物である指９７は半導体装置９０に近接していれば、接していなくてもよい。なお、指９７が半導体装置９０に接していてもよい。つまり、位置検出モードでは、半導体装置９０を、タッチセンサ、又はニアタッチセンサとして機能させることができる。なお、検出対象物は、指９７に限られず、タッチペン等としてもよい。
生体認証等を行う場合は、認証の精度を高めるために高精度の撮像を行うことが好ましい。よって、半導体装置９０が認証モードで駆動する場合は、ＣＤＳ回路２２を第１のモードで駆動させることが好ましい。一方、タッチ動作、又はニアタッチ動作を検出する場合は、検出対象物の動きを高い精度で検出できるように、高いフレーム周波数で撮像を行うことが好ましい。よって、半導体装置９０が位置検出モードで駆動する場合は、ＣＤＳ回路２２を第２のモードで駆動させることが好ましい。以上により、半導体装置９０は、生体認証等を高精度に行う機能と、検出対象物の動きを高い精度で検出する機能と、の両方を有することができる。
＜シフトレジスタ回路の構成例＞
図１０は、図１Ｂに示すシフトレジスタ回路２４の構成例を示すブロック図である。シフトレジスタ回路２４は、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞と、レジスタ回路ＲＤと、を有する。
レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞、及びレジスタ回路ＲＤのそれぞれには、端子ＣＬＫ（１）、端子ＣＬＫ（２）、端子ＣＬＫ（３）、及び端子ＣＬＫ（４）の中の２つが電気的に接続される。例えば、レジスタ回路Ｒ＜１＞には端子ＣＬＫ（１）、及び端子ＣＬＫ（２）を電気的に接続し、レジスタ回路Ｒ＜２＞には端子ＣＬＫ（２）、及び端子ＣＬＫ（３）を電気的に接続することができる。また、図示していないが、レジスタ回路Ｒ＜３＞には端子ＣＬＫ（３）、及び端子ＣＬＫ（４）を電気的に接続し、レジスタ回路Ｒ＜４＞には端子ＣＬＫ（４）、及び端子ＣＬＫ（１）を電気的に接続することができる。さらに、ｐを４の倍数−１（例えば、ｐ＝２７）とする場合は、レジスタ回路Ｒ＜ｐ＞には端子ＣＬＫ（３）、及び端子ＣＬＫ（４）を電気的に接続し、レジスタ回路ＲＤには端子ＣＬＫ（４）、及び端子ＣＬＫ（１）を電気的に接続することができる。
レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞には、端子ＬＩＮ、端子ＲＩＮ、端子ＲＥＳ、端子ＲＥＳ＿Ｖ、及び端子Ｒ＿ＯＵＴが電気的に接続される。また、レジスタ回路ＲＤには、端子ＬＩＮＤ、端子ＲＥＳ、端子ＲＥＳ＿Ｖ、及び端子ＲＤ＿ＯＵＴが電気的に接続される。
ここで、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞と電気的に接続される端子ＬＩＮを、それぞれ端子ＬＩＮ＜１＞乃至端子ＬＩＮ＜ｐ＞と記載する。また、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞と電気的に接続される端子ＲＩＮを、それぞれ端子ＲＩＮ＜１＞乃至端子ＲＩＮ＜ｐ＞と記載する。さらに、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞と電気的に接続される端子Ｒ＿ＯＵＴを、それぞれ端子Ｒ＿ＯＵＴ＜１＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞と記載する。なお、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞、及びレジスタ回路ＲＤは、互いに同一の端子ＲＥＳと電気的に接続することができ、互いに同一の端子ＲＥＳ＿Ｖと電気的に接続することができる。
詳細は後述するが、端子ＬＩＮ、端子ＲＩＮ、端子ＲＥＳ、及び端子ＲＥＳ＿Ｖを介してレジスタ回路Ｒに信号が入力され、レジスタ回路Ｒから端子Ｒ＿ＯＵＴに信号が出力される。よって、端子ＬＩＮ、端子ＲＩＮ、端子ＲＥＳ、及び端子ＲＥＳ＿Ｖは入力端子であるということができ、端子Ｒ＿ＯＵＴは出力端子であるということができる。また、端子ＣＬＫには、クロック信号が入力される。よって、端子ＣＬＫは、クロック信号入力端子であるということができる。
端子ＬＩＮ＜１＞には、スタートパルス信号が入力される。端子ＬＩＮ＜１＞にスタートパルス信号が入力されることにより、レジスタ回路Ｒ＜１＞は端子Ｒ＿ＯＵＴ＜１＞に信号を出力することができる。
端子Ｒ＿ＯＵＴ＜１＞は、端子ＬＩＮ＜２＞と電気的に接続される。よって、レジスタ回路Ｒ＜１＞が端子Ｒ＿ＯＵＴ＜１＞から出力した信号は、端子ＬＩＮ＜２＞を介してレジスタ回路Ｒ＜２＞に入力される。端子ＬＩＮ＜２＞に信号が入力されることにより、レジスタ回路Ｒ＜２＞は端子Ｒ＿ＯＵＴ＜２＞に信号を出力することができる。
また、端子Ｒ＿ＯＵＴ＜ｐ＞は、端子ＬＩＮＤと電気的に接続される。よって、レジスタ回路Ｒ＜ｐ＞が端子Ｒ＿ＯＵＴ＜ｐ＞から出力した信号は、端子ＬＩＮＤを介してレジスタ回路ＲＤに入力される。端子ＬＩＮＤに信号が入力されることにより、レジスタ回路ＲＤは端子ＲＤ＿ＯＵＴに信号を出力することができる。
以上のように、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞、及びレジスタ回路ＲＤは、端子ＬＩＮ＜２＞乃至端子ＬＩＮ＜ｐ＞、及び端子ＬＩＮＤを介して直列に接続される。
また、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞は、それぞれ端子Ｒ＿ＯＵＴ＜１＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞に信号を出力することができる。ここで、端子Ｒ＿ＯＵＴ＜１＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞は、図１Ｂに示す配線２８＜１＞乃至配線２８＜ｐ＞と順に電気的に接続される。図１Ｂに示すように、配線２８＜１＞乃至配線２８＜ｐ＞は、信号出力回路２３と電気的に接続される。以上より、レジスタ回路Ｒが端子Ｒ＿ＯＵＴに出力した信号は、信号出力回路２３に供給される。
端子Ｒ＿ＯＵＴ＜２＞は、端子ＲＩＮ＜１＞と電気的に接続される。よって、レジスタ回路Ｒ＜２＞が端子Ｒ＿ＯＵＴ＜２＞に出力した信号は、端子ＲＩＮ＜１＞を介してレジスタ回路Ｒ＜１＞に入力される。つまり、端子ＲＩＮには、１つ後段のレジスタ回路Ｒから出力される信号を入力することができる。なお、図示していないが、端子ＲＩＮ＜２＞は、レジスタ回路Ｒ＜３＞と電気的に接続される端子Ｒ＿ＯＵＴ＜３＞と電気的に接続される。
ここで、端子ＲＩＮ＜ｐ＞には、レジスタ回路ＲＤが端子ＲＤ＿ＯＵＴに出力した信号が入力される。ここで、端子ＲＤ＿ＯＵＴは、配線２８とは電気的に接続されない。よって、レジスタ回路ＲＤが端子ＲＤ＿ＯＵＴに出力した信号は、信号出力回路２３に供給されない。したがって、レジスタ回路ＲＤは、ダミー段であるということができる。
シフトレジスタ回路２４にダミー段のレジスタ回路ＲＤを設けることにより、端子ＲＩＮ＜ｐ＞に信号を供給することができる。
図１１Ａは、レジスタ回路Ｒの構成例を示す回路図である。レジスタ回路Ｒは、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、トランジスタ１０７、トランジスタ１０８、及びトランジスタ１０９と、容量１１１及び容量１１２と、を有する。ここで、図１１Ａに示す端子ＣＬＫ（ｈ１）、及び端子ＣＬＫ（ｈ２）は、端子ＣＬＫ（１）乃至端子ＣＬＫ（４）のいずれかとすることができる。例えば、レジスタ回路Ｒ＜１＞では、端子ＣＬＫ（ｈ１）は端子ＣＬＫ（１）とすることができ、端子ＣＬＫ（ｈ２）は端子ＣＬＫ（２）とすることができる。また、レジスタ回路Ｒ＜２＞では、端子ＣＬＫ（ｈ１）は端子ＣＬＫ（２）とすることができ、端子ＣＬＫ（ｈ２）は端子ＣＬＫ（３）とすることができる。さらに、レジスタ回路Ｒ＜ｐ＞では、端子ＣＬＫ（ｈ１）は端子ＣＬＫ（３）とすることができ、端子ＣＬＫ（ｈ２）は端子ＣＬＫ（４）とすることができる。
端子ＣＬＫ（ｈ１）は、トランジスタ１０６のソース又はドレインの一方と電気的に接続される。端子ＣＬＫ（ｈ２）は、トランジスタ１０２のゲートと電気的に接続される。端子ＬＩＮは、トランジスタ１０１のゲート、及びトランジスタ１０８のゲートと電気的に接続される。端子ＲＩＮは、トランジスタ１０３のゲートと電気的に接続される。端子ＲＥＳは、トランジスタ１０４のゲートと電気的に接続される。端子ＲＥＳ＿Ｖは、トランジスタ１０９のソース又はドレインの一方と電気的に接続される。端子Ｒ＿ＯＵＴは、トランジスタ１０６のソース又はドレインの他方、トランジスタ１０９のソース又はドレインの他方、及び容量１１１の一方の電極と電気的に接続される。
トランジスタ１０１のソース又はドレインの一方、及びトランジスタ１０７のソース又はドレインの一方は、トランジスタ１０５のソース又はドレインの一方と電気的に接続される。トランジスタ１０５のソース又はドレインの他方は、トランジスタ１０６のゲートと電気的に接続される。トランジスタ１０６のゲートは、容量１１１の他方の電極と電気的に接続される。トランジスタ１０２のソース又はドレインの一方、トランジスタ１０３のソース又はドレインの一方、及びトランジスタ１０４のソース又はドレインの一方は、トランジスタ１０７のゲート、トランジスタ１０８のソース又はドレインの一方、トランジスタ１０９のゲート、及び容量１１２の一方の電極と電気的に接続される。
トランジスタ１０１のソース又はドレインの他方、トランジスタ１０２のソース又はドレインの他方、トランジスタ１０３のソース又はドレインの他方、トランジスタ１０４のソース又はドレインの他方、及びトランジスタ１０５のゲートには、電位ＶＤＤを供給することができる。また、トランジスタ１０７のソース又はドレインの他方、トランジスタ１０８のソース又はドレインの他方、及び容量１１２の他方の電極には、電位ＶＳＳを供給することができる。ここで、電位ＶＤＤは高電位を示し、電位ＶＳＳは低電位を示す。
端子ＬＩＮに高電位の信号を入力すると、トランジスタ１０１、及びトランジスタ１０８が導通状態となる。トランジスタ１０１が導通状態となることにより、トランジスタ１０６のゲートの電位が高電位となるため、トランジスタ１０６が導通状態となる。一方、トランジスタ１０８が導通状態となることにより、トランジスタ１０９のゲートの電位が低電位となるため、トランジスタ１０９が非導通状態となる。以上より、端子ＣＬＫ（ｈ１）に入力された信号を、端子Ｒ＿ＯＵＴから出力することができる。
一方、端子ＣＬＫ（ｈ２）に高電位の信号を入力すると、トランジスタ１０２が導通状態となる。これにより、トランジスタ１０７のゲートの電位が高電位となるため、トランジスタ１０７が導通状態となる。トランジスタ１０７が導通状態となることにより、トランジスタ１０６のゲートの電位が低電位となるため、トランジスタ１０６が非導通状態となる。一方、トランジスタ１０２が導通状態となることにより、トランジスタ１０９のゲートの電位が高電位となるため、トランジスタ１０９が導通状態となる。以上より、端子ＲＥＳ＿Ｖに入力された信号を、端子Ｒ＿ＯＵＴから出力することができる。
また、端子ＲＩＮに高電位の信号を入力した場合、又は端子ＲＥＳに高電位の信号を入力した場合であっても、端子ＣＬＫ（ｈ２）に高電位の信号を入力した場合と同様に、トランジスタ１０９が導通状態、トランジスタ１０６が非導通状態となる。よって、端子ＲＥＳ＿Ｖに入力された信号を、端子Ｒ＿ＯＵＴから出力することができる。
図１１Ｂは、レジスタ回路ＲＤの構成例を示す回路図である。前述のように、レジスタ回路ＲＤには、端子ＲＩＮは電気的に接続されていない。よって、レジスタ回路ＲＤは、トランジスタ１０３を有しない点が、図１１Ａに示す構成のレジスタ回路Ｒと異なる。
図１１Ｂに示す構成のレジスタ回路ＲＤでは、トランジスタ１０６のソース又はドレインの一方は、端子ＣＬＫ（４）と電気的に接続される。トランジスタ１０２のゲートは、端子ＣＬＫ（１）と電気的に接続される。トランジスタ１０１のゲート、及びトランジスタ１０８のゲートは、端子ＬＩＮＤと電気的に接続される。トランジスタ１０６のソース又はドレインの他方、トランジスタ１０９のソース又はドレインの他方、及び容量１１１の一方の電極は、端子ＲＤ＿ＯＵＴと電気的に接続される。
＜信号出力回路の構成例＞
図１２Ａは、図１Ｂに示す信号出力回路２３の構成例を示すブロック図である。信号出力回路２３は、マルチプレクサ回路ＭＵＸ（１）乃至マルチプレクサ回路ＭＵＸ（ｎ／ｐ）を有する。
マルチプレクサ回路ＭＵＸは、ｐ個の選択信号入力端子と、ｐ個の入力端子と、１個の出力端子を有する構成とすることができる。マルチプレクサ回路ＭＵＸ（１）乃至マルチプレクサ回路ＭＵＸ（ｎ／ｐ）の選択信号入力端子のそれぞれに、配線２８＜１＞乃至配線２８＜ｐ＞の全てを電気的に接続することができる。つまり、図１０等に示すシフトレジスタ回路２４の出力端子である、端子Ｒ＿ＯＵＴ＜１＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞の全てを電気的に接続することができる。ここで、マルチプレクサ回路ＭＵＸの選択信号入力端子が、シフトレジスタ回路２４の出力端子である端子Ｒ＿ＯＵＴと電気的に接続されることから、シフトレジスタ回路２４は選択信号を出力する機能を有するということができる。
マルチプレクサ回路ＭＵＸの入力端子は、配線２７を介して端子ＣＤＳ＿ＯＵＴと電気的に接続される。図１Ｂ等に示すように、配線２７は、ＣＤＳ回路２２の出力端子と電気的に接続される。以上より、端子ＣＤＳ＿ＯＵＴには、ＣＤＳ回路２２から出力された信号が入力される。
ここで、マルチプレクサ回路ＭＵＸの入力端子１個当たり、１個の端子ＣＤＳ＿ＯＵＴが電気的に接続される。つまり、マルチプレクサ回路ＭＵＸが有するｐ個の入力端子には、互いに異なる端子ＣＤＳ＿ＯＵＴが電気的に接続される。また、マルチプレクサ回路ＭＵＸ（１）乃至マルチプレクサ回路ＭＵＸ（ｎ／ｐ）の入力端子には、互いに異なる端子ＣＤＳ＿ＯＵＴが電気的に接続される。つまり、例えばマルチプレクサ回路ＭＵＸ（１）のｐ個の入力端子には、端子ＣＤＳ＿ＯＵＴ［１］乃至端子ＣＤＳ＿ＯＵＴ［ｐ］が順に電気的に接続される。また、マルチプレクサ回路ＭＵＸ（２）のｐ個の入力端子には、端子ＣＤＳ＿ＯＵＴ［ｐ＋１］乃至端子ＣＤＳ＿ＯＵＴ［２ｐ］が順に電気的に接続される。さらに、マルチプレクサ回路ＭＵＸ（ｎ／ｐ）のｐ個の入力端子には、端子ＣＤＳ＿ＯＵＴ［ｎ−ｐ＋１］乃至端子ＣＤＳ＿ＯＵＴ［ｎ］が順に電気的に接続される。
マルチプレクサ回路ＭＵＸの出力端子は、配線１９を介して端子ＭＵＸ＿ＯＵＴと電気的に接続される。図１Ａに示すように、配線１９は、Ａ／Ｄ変換回路１５と電気的に接続される。以上より、信号出力回路２３は、端子ＭＵＸ＿ＯＵＴを介して信号を出力することができる。
ここで、マルチプレクサ回路ＭＵＸ（１）乃至マルチプレクサ回路ＭＵＸ（ｎ／ｐ）の出力端子には、互いに異なる端子ＭＵＸ＿ＯＵＴが電気的に接続される。例えば、マルチプレクサ回路ＭＵＸ（１）の出力端子には、端子ＭＵＸ＿ＯＵＴ（１）が電気的に接続され、マルチプレクサ回路ＭＵＸ（２）の出力端子には、端子ＭＵＸ＿ＯＵＴ（２）が電気的に接続され、マルチプレクサ回路ＭＵＸ（ｎ／ｐ）の出力端子には、端子ＭＵＸ＿ＯＵＴ（ｎ／ｐ）が電気的に接続される。
図１２Ｂは、マルチプレクサ回路ＭＵＸ（ｔ）（ｔは１以上ｎ／ｐ以下の整数）の構成例を示す回路図である。マルチプレクサ回路ＭＵＸ（ｔ）は、トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞を有する。
トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞のゲートには、端子Ｒ＿ＯＵＴ＜１＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞がそれぞれ電気的に接続される。トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞のソース又はドレインの一方には、端子ＣＤＳ＿ＯＵＴ［（ｔ−１）ｐ＋１］乃至端子ＣＤＳ＿ＯＵＴ［ｔ・ｐ］がそれぞれ電気的に接続される。トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞のソース又はドレインの他方には、端子ＭＵＸ＿ＯＵＴ（ｔ）が電気的に接続される。つまり、トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞は、トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞のソース又はドレインの他方により互いに並列に接続される。
＜シフトレジスタ回路、及び信号出力回路の駆動方法の一例＞
図１３は、図３に示す読み出し期間である期間Ｔ２における、シフトレジスタ回路２４、及び信号出力回路２３の駆動方法の一例を示すタイミングチャートである。なお、図１３において、ブートストラップによる電位の上昇、リーク電流による電位の低下等は考慮していない。他のタイミングチャートについても同様とする。また、ｐを４の倍数−１とする。
図１４Ａ並びに図１４Ｂ、及び図１５は、図１２Ｂに示す構成のマルチプレクサ回路ＭＵＸ（ｔ）の駆動方法の一例を示すための回路図である。図１４Ａ並びに図１４Ｂ、及び図１５では、×印を付したトランジスタ１２０は非導通状態のトランジスタ１２０であり、×印を付していないトランジスタ１２０は導通状態のトランジスタ１２０である。
まず、期間Ｔ２０１において、端子ＬＩＮ＜１＞に、スタートパルス信号として高電位の信号を入力する。これにより、レジスタ回路Ｒ＜１＞が有するトランジスタ１０１のゲートの電位が高電位となるため、レジスタ回路Ｒ＜１＞が有するトランジスタ１０１が導通状態となる。したがって、レジスタ回路Ｒ＜１＞が有するトランジスタ１０６のゲートの電位が高電位となり、レジスタ回路Ｒ＜１＞が有するトランジスタ１０６が導通状態となる。また、端子ＬＩＮ＜１＞に高電位の信号が入力されることにより、レジスタ回路Ｒ＜１＞が有するトランジスタ１０８のゲートの電位が高電位となるため、レジスタ回路Ｒ＜１＞が有するトランジスタ１０８が導通状態となる。したがって、レジスタ回路Ｒ＜１＞が有するトランジスタ１０７、及びトランジスタ１０９のゲートの電位が低電位となり、レジスタ回路Ｒ＜１＞が有するトランジスタ１０７、及びトランジスタ１０９が非導通状態となる。
期間Ｔ２０２から、端子ＣＬＫ（１）乃至端子ＣＬＫ（４）にクロック信号を順次入力する。これにより、期間Ｔ２０２には端子ＣＬＫ（１）の電位が高電位となり、端子ＣＬＫ（２）、端子ＣＬＫ（３）、及び端子ＣＬＫ（４）の電位が低電位となる。また、期間Ｔ２０３、及び期間Ｔ２０４には端子ＣＬＫ（２）の電位が高電位となり、端子ＣＬＫ（１）、端子ＣＬＫ（３）、及び端子ＣＬＫ（４）の電位が低電位となる。さらに、期間Ｔ２０５には端子ＣＬＫ（３）の電位が高電位となり、端子ＣＬＫ（１）、端子ＣＬＫ（２）、及び端子ＣＬＫ（４）の電位が低電位となる。
期間Ｔ２０２において、端子ＬＩＮ＜１＞の電位が低電位となり、レジスタ回路Ｒ＜１＞が有するトランジスタ１０１が非導通状態となるが、レジスタ回路Ｒ＜１＞が有するトランジスタ１０７は非導通状態のままであるため、レジスタ回路Ｒ＜１＞が有するトランジスタ１０６のゲートはフローティング状態となる。よって、レジスタ回路Ｒ＜１＞が有するトランジスタ１０６のゲートの電位は高電位のままとなり、期間Ｔ２０１に引き続いてレジスタ回路Ｒ＜１＞が有するトランジスタ１０６は導通状態となる。したがって、端子ＣＬＫ（１）に入力されるクロック信号が端子Ｒ＿ＯＵＴ＜１＞から出力される。前述のように、期間Ｔ２０２における端子ＣＬＫ（１）の電位は高電位であるため、端子Ｒ＿ＯＵＴ＜１＞から高電位の選択信号が出力される。よって、端子Ｒ＿ＯＵＴ＜１＞と電気的に接続される端子ＬＩＮ＜２＞に高電位の信号が入力される。
図１４Ａは、期間Ｔ２０２におけるマルチプレクサ回路ＭＵＸ（ｔ）の駆動方法の一例を示すための回路図である。期間Ｔ２０２では、端子Ｒ＿ＯＵＴ＜１＞の電位は高電位となり、端子Ｒ＿ＯＵＴ＜２＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞の電位は低電位となる。よって、トランジスタ１２０＜１＞のゲートの電位は高電位となるため、トランジスタ１２０＜１＞は導通状態となる。また、トランジスタ１２０＜２＞乃至トランジスタ１２０＜ｐ＞のゲートの電位は低電位となるため、トランジスタ１２０＜２＞乃至トランジスタ１２０＜ｐ＞は非導通状態となる。以上により、端子ＣＤＳ＿ＯＵＴ［（ｔ−１）ｐ＋１］からマルチプレクサ回路ＭＵＸ（ｔ）の入力端子に入力された信号が、信号Ｓ＜１＞として端子ＭＵＸ＿ＯＵＴ（ｔ）に出力される。
以上のように、期間Ｔ２０２では、マルチプレクサ回路ＭＵＸ（１）乃至マルチプレクサ回路ＭＵＸ（ｎ／ｐ）の出力端子である端子ＭＵＸ＿ＯＵＴ（１）乃至端子ＭＵＸ＿ＯＵＴ（ｎ／ｐ）から、信号Ｓ＜１＞が出力される。
期間Ｔ２０２において、端子ＬＩＮ＜２＞に高電位の信号が入力されることにより、レジスタ回路Ｒ＜２＞が有するトランジスタ１０１のゲートの電位が高電位となるため、レジスタ回路Ｒ＜２＞が有するトランジスタ１０１が導通状態となる。したがって、レジスタ回路Ｒ＜２＞が有するトランジスタ１０６のゲートの電位が高電位となり、レジスタ回路Ｒ＜２＞が有するトランジスタ１０６が導通状態となる。また、端子ＬＩＮ＜２＞に高電位の信号が入力されることにより、レジスタ回路Ｒ＜２＞が有するトランジスタ１０８のゲートの電位が高電位となるため、レジスタ回路Ｒ＜２＞が有するトランジスタ１０８が導通状態となる。したがって、レジスタ回路Ｒ＜２＞が有するトランジスタ１０７、及びトランジスタ１０９のゲートの電位が低電位となり、レジスタ回路Ｒ＜２＞が有するトランジスタ１０７、及びトランジスタ１０９が非導通状態となる。
期間Ｔ２０３において、端子ＬＩＮ＜２＞の電位が低電位となり、レジスタ回路Ｒ＜２＞が有するトランジスタ１０１が非導通状態となるが、レジスタ回路Ｒ＜２＞が有するトランジスタ１０７は非導通状態のままであるため、レジスタ回路Ｒ＜２＞が有するトランジスタ１０６のゲートはフローティング状態となる。よって、レジスタ回路Ｒ＜２＞が有するトランジスタ１０６のゲートの電位は高電位のままとなり、期間Ｔ２０２に引き続いてレジスタ回路Ｒ＜２＞が有するトランジスタ１０６は導通状態となる。したがって、端子ＣＬＫ（２）に入力されるクロック信号が端子Ｒ＿ＯＵＴ＜２＞から出力される。前述のように、期間Ｔ２０３における端子ＣＬＫ（２）の電位は高電位であるため、端子Ｒ＿ＯＵＴ＜２＞から高電位の選択信号が出力される。よって、端子Ｒ＿ＯＵＴ＜２＞と電気的に接続される端子ＬＩＮ＜３＞に高電位の信号が入力される。
期間Ｔ２０３では、端子Ｒ＿ＯＵＴ＜２＞の電位は高電位となり、端子Ｒ＿ＯＵＴ＜１＞、及び端子Ｒ＿ＯＵＴ＜３＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞の電位は低電位となる。よって、トランジスタ１２０＜２＞のゲートの電位は高電位となるため、トランジスタ１２０＜２＞は導通状態となる。また、トランジスタ１２０＜１＞、及びトランジスタ１２０＜３＞乃至トランジスタ１２０＜ｐ＞のゲートの電位は低電位となるため、トランジスタ１２０＜１＞、及びトランジスタ１２０＜３＞乃至トランジスタ１２０＜ｐ＞は非導通状態となる。以上により、端子ＣＤＳ＿ＯＵＴ［（ｔ−１）ｐ＋２］に入力された信号が、信号Ｓ＜２＞として端子ＭＵＸ＿ＯＵＴ（ｔ）に出力される。
以上のように、期間Ｔ２０３では、マルチプレクサ回路ＭＵＸ（１）乃至マルチプレクサ回路ＭＵＸ（ｎ／ｐ）の出力端子である端子ＭＵＸ＿ＯＵＴ（１）乃至端子ＭＵＸ＿ＯＵＴ（ｎ／ｐ）から、信号Ｓ＜２＞が出力される。
期間Ｔ２０４において、端子ＬＩＮ＜ｐ＞に高電位の信号が入力される。これにより、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０１のゲートの電位が高電位となるため、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０１が導通状態となる。したがって、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０６のゲートの電位が高電位となり、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０６が導通状態となる。また、端子ＬＩＮ＜ｐ＞に高電位の信号が入力されることにより、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０８のゲートの電位が高電位となるため、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０８が導通状態となる。したがって、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０７、及びトランジスタ１０９のゲートの電位が低電位となり、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０７、及びトランジスタ１０９が非導通状態となる。
期間Ｔ２０５において、端子ＬＩＮ＜ｐ＞の電位が低電位となり、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０１が非導通状態となるが、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０７は非導通状態のままであるため、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０６のゲートはフローティング状態となる。よって、レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０６のゲートの電位は高電位のままとなり、期間Ｔ２０４に引き続いてレジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０６は導通状態となる。したがって、端子ＣＬＫ（３）に入力されるクロック信号が端子Ｒ＿ＯＵＴ＜ｐ＞から出力される。前述のように、期間Ｔ２０５における端子ＣＬＫ（３）の電位は高電位であるため、端子Ｒ＿ＯＵＴ＜ｐ＞から高電位の選択信号が出力される。よって、端子Ｒ＿ＯＵＴ＜ｐ＞と電気的に接続される端子ＬＩＮＤに高電位の信号が入力される。
図１４Ｂは、期間Ｔ２０５におけるマルチプレクサ回路ＭＵＸ（ｔ）の駆動方法の一例を示すための回路図である。期間Ｔ２０５では、端子Ｒ＿ＯＵＴ＜ｐ＞の電位は高電位となり、端子Ｒ＿ＯＵＴ＜１＞乃至端子Ｒ＿ＯＵＴ＜ｐ−１＞の電位は低電位となる。よって、トランジスタ１２０＜ｐ＞のゲートの電位は高電位となるため、トランジスタ１２０＜ｐ＞は導通状態となる。また、トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ−１＞のゲートの電位は低電位となるため、トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ−１＞は非導通状態となる。以上により、端子ＣＤＳ＿ＯＵＴ［ｔ・ｐ］に入力された信号が、信号Ｓ＜ｐ＞として端子ＭＵＸ＿ＯＵＴ（ｔ）に出力される。
以上のように、期間Ｔ２０５では、マルチプレクサ回路ＭＵＸ（１）乃至マルチプレクサ回路ＭＵＸ（ｎ／ｐ）の出力端子である端子ＭＵＸ＿ＯＵＴ（１）乃至端子ＭＵＸ＿ＯＵＴ（ｎ／ｐ）から、信号Ｓ＜ｐ＞が出力される。
以上、図１３に示す期間Ｔ２０１において端子ＬＩＮ＜１＞に入力されたスタートパルス信号が、期間Ｔ２０２乃至期間Ｔ２０５においてレジスタ回路Ｒ＜１＞からレジスタ回路Ｒ＜ｐ＞まで順次伝送される。これに対応して、高電位の選択信号が、端子Ｒ＿ＯＵＴ＜１＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞から順次出力される。
期間Ｔ２１１及び期間Ｔ２１２では、期間Ｔ２０１乃至期間Ｔ２０５とは異なるモードでシフトレジスタ回路２４、及び信号出力回路２３を駆動させる。具体的には、期間Ｔ２１１において、端子ＣＬＫ（１）乃至端子ＣＬＫ（４）、及び端子ＲＥＳに高電位の信号を入力する。これにより、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０２、及びトランジスタ１０４のゲートの電位が高電位となるため、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０２、及びトランジスタ１０４が導通状態となる。よって、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０７、及びトランジスタ１０９のゲートの電位が高電位となるため、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０７、及びトランジスタ１０９が導通状態となる。レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０７が導通状態となることにより、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０６のゲートの電位が低電位となり、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０６は非導通状態となる。以上のように、期間Ｔ２１１において、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０６を非導通状態とし、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０９を導通状態とする。これにより、端子ＲＥＳ＿Ｖに入力された信号を、端子Ｒ＿ＯＵＴから出力できるようになる。
期間Ｔ２１２において、端子ＲＥＳ＿Ｖに高電位の信号を入力する。期間Ｔ２１２では、期間Ｔ２１１に引き続き、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０６は非導通状態であり、レジスタ回路Ｒ＜１＞乃至レジスタ回路Ｒ＜ｐ＞が有するトランジスタ１０９は導通状態である。よって、端子ＲＥＳ＿Ｖに入力された高電位の信号が、端子Ｒ＿ＯＵＴ＜１＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞から出力される。
図１５は、期間Ｔ２１２におけるマルチプレクサ回路ＭＵＸ（ｔ）の駆動方法の一例を示すための回路図である。期間Ｔ２１２では、端子Ｒ＿ＯＵＴ＜１＞乃至端子Ｒ＿ＯＵＴ＜ｐ＞の電位が全て高電位となる。よって、トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞のゲートの電位は高電位となるため、トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞は全て導通状態となる。これにより、端子ＣＤＳ＿ＯＵＴ［（ｔ−１）ｐ＋１］乃至端子ＣＤＳ＿ＯＵＴ［ｔ・ｐ］のそれぞれからマルチプレクサ回路ＭＵＸ（ｔ）の入力端子に入力された信号のうち、電位が最大の信号が信号Ｓ＿ＭＡＸとして端子ＭＵＸ＿ＯＵＴ（ｔ）に出力される。
以上のように、期間Ｔ２１２では、マルチプレクサ回路ＭＵＸ（１）乃至マルチプレクサ回路ＭＵＸ（ｎ／ｐ）の出力端子である端子ＭＵＸ＿ＯＵＴ（１）乃至端子ＭＵＸ＿ＯＵＴ（ｎ／ｐ）から、信号Ｓ＿ＭＡＸが出力される。
期間Ｔ２０１乃至期間Ｔ２０５に示す方法でシフトレジスタ回路２４、及び信号出力回路２３を駆動させることにより、例えば全ての画素１１から出力された撮像信号に対応する信号を、読み出し回路１４から出力することができる。これにより、撮像装置１０は、高精度な撮像を行うことができる。よって、例えば図９Ｂ１に示すように、撮像装置１０が設けられる半導体装置９０を認証モードで駆動させる場合は、認証の精度を高めるためにシフトレジスタ回路２４、及び信号出力回路２３を期間Ｔ２０１乃至期間Ｔ２０５に示す方法で駆動させることが好ましい。
一方、期間Ｔ２１１及び期間Ｔ２１２に示す方法でシフトレジスタ回路２４、及び信号出力回路２３を駆動させることにより、例えばマルチプレクサ回路ＭＵＸが有するトランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞を、同時に導通状態とすることができる。前述のように、トランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞は、互いに並列に接続される。よって、マルチプレクサ回路ＭＵＸの入力端子である端子ＣＤＳ＿ＯＵＴと、マルチプレクサ回路ＭＵＸの出力端子である端子ＭＵＸ＿ＯＵＴとの間の抵抗を、例えばトランジスタ１２０＜１＞乃至トランジスタ１２０＜ｐ＞のうち、１つのトランジスタ１２０のみ導通状態とする場合より低減することができる。以上より、期間Ｔ２に行われる動作である読み出し動作を高速に行うことができ、撮像装置１０を高速に駆動させることができる。よって、撮像装置１０は、高いフレーム周波数で撮像を行うことができる。したがって、例えば図９Ｂ２に示すように、撮像装置１０が設けられる半導体装置９０を位置検出モードで駆動させる場合は、検出対象物の動きを高い精度で検出できるようにするために、シフトレジスタ回路２４、及び信号出力回路２３を期間Ｔ２１１及び期間Ｔ２１２に示す方法で駆動させることが好ましい。
なお、図１１Ａに示す構成のレジスタ回路Ｒ、及び図１１Ｂに示す構成のレジスタ回路ＲＤが有する、トランジスタ１０１及びトランジスタ１０７として、ＯＳトランジスタ等、オフ電流が低いトランジスタを用いることが好ましい。これにより、トランジスタ１０１及びトランジスタ１０７が非導通状態となり、トランジスタ１０６のゲートがフローティング状態となった場合であっても、トランジスタ１０６のゲートの電位を長期間保持できる。よって、レジスタ回路Ｒは、端子Ｒ＿ＯＵＴから信号を高い精度で出力することができ、レジスタ回路ＲＤは、端子ＲＤ＿ＯＵＴから信号を高い精度で出力することができる。
なお、トランジスタ１０１及びトランジスタ１０７として、Ｓｉトランジスタを用いてもよい。また、図１１Ａに示す構成のレジスタ回路Ｒ、及び図１１Ｂに示す構成のレジスタ回路ＲＤが有する他のトランジスタとして、Ｓｉトランジスタを用いてもよい。トランジスタ１０１乃至トランジスタ１０９として、結晶性のシリコンを有するトランジスタを用いると、トランジスタ１０１乃至トランジスタ１０９のオン電流を高めることができる。これにより、シフトレジスタ回路２４を高速に駆動させることができる。
＜半導体装置の構成例＿２＞
図１６Ａ及び図１６Ｂは、半導体装置９０の構成例を示す図である。図１６Ａ及び図１６Ｂに示す構成の半導体装置９０は、三つ折りの機構を有し、画素部１２が向かい合うように折り畳むことができる領域と、画素部１２とは逆の面が向かい合うように折り畳むことができる領域と、を有する。なお、図１６Ａ及び図１６Ｂに示す構成の半導体装置９０を、半導体装置９０Ａと記載する。
半導体装置９０Ａは、画素部のアスペクト比が例えば１６：９、１８：９、２１：９等比較的大きい場合であっても、折り目を短軸方向に設けることで小さく折り畳むことができる。よって、半導体装置９０Ａの携帯性を向上させることができる。また、半導体装置９０Ａを小さく折り畳んだ時に、画素部１２のうち、視認できない部分に含まれる画素１１を駆動させないことにより、半導体装置９０Ａの消費電力を低減することができる。
図１６Ａは、半導体装置９０Ａを最小サイズに（三つ折りに）折り畳んだ状態を示す図である。図１６Ｂは、半導体装置９０Ａを展開した状態を示す図である。
半導体装置９０Ａは、画素部１２、筐体８０２ａ、筐体８０２ｂ、筐体８０２ｃ、ヒンジ８０３ａ、及びヒンジ８０３ｂを有する。
図１７は、半導体装置９０Ａに設けられる撮像装置１０である、撮像装置１０Ａの構成例を示すブロック図である。撮像装置１０Ａでは、ゲートドライバ回路１３が、ゲートドライバ回路１３Ａ、ゲートドライバ回路１３Ｂ、及びゲートドライバ回路１３Ｃの３つに分割される。ゲートドライバ回路１３Ａと電気的に接続される配線１６、及び配線１７を、それぞれ配線１６Ａ、及び配線１７Ａとする。また、ゲートドライバ回路１３Ｂと電気的に接続される配線１６、及び配線１７を、それぞれ配線１６Ｂ、及び配線１７Ｂとする。さらに、ゲートドライバ回路１３Ｃと電気的に接続される配線１６、及び配線１７を、それぞれ配線１６Ｃ、及び配線１７Ｃとする。
撮像装置１０Ａを図１７に示す構成とすることにより、画素部１２のうち、視認できない部分に含まれる画素１１を駆動させないようにすることができる。例えば、半導体装置９０Ａが図１６Ａに示すように三つ折りに折り畳まれている場合は、ゲートドライバ回路１３Ａ乃至ゲートドライバ回路１３Ｃのうち、１つを駆動させ、残り２つを駆動させないようにすることにより、視認できない部分に含まれる画素１１を駆動させないようにすることができる。以上により、半導体装置９０Ａの消費電力を低減することができる。
なお、図１６Ａ及び図１６Ｂは、半導体装置９０の構成例として、三つ折りの機構を有する半導体装置９０Ａを示したが、本発明の一態様はこれに限らない。例えば、半導体装置９０は、二つ折りの機構を有してもよい。この場合、撮像装置１０が有するゲートドライバ回路１３を、２つに分割する構成とすることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の構成例について、図１８乃至図２２を用いて説明する。具体的には、例えば実施の形態１に示す半導体装置９０に適用可能な構成例について、図１８乃至図２２を用いて説明する。
以下では、図１８及び図１９を用いて、本発明の一態様の半導体装置の、詳細な構成について説明する。
［半導体装置９００Ａ］
図１８Ａに半導体装置９００Ａの断面図を示す。
半導体装置９００Ａは、光電変換素子３０及び発光素子１３０を有する。
光電変換素子３０は、画素電極１７１、共通層１７２、活性層１７３、共通層１７４、及び共通電極１７５を有する。
発光素子１３０は、画素電極１９１、共通層１７２、発光層１９３、共通層１７４、及び共通電極１７５を有する。
画素電極１７１、画素電極１９１、共通層１７２、活性層１７３、発光層１９３、共通層１７４、及び共通電極１７５は、それぞれ、単層構造であってもよく、積層構造であってもよい。
画素電極１７１及び画素電極１９１は、絶縁層２１４上に位置する。画素電極１７１と画素電極１９１は、同一の材料及び同一の工程で形成することができる。
共通層１７２は、画素電極１７１上及び画素電極１９１上に位置する。共通層１７２は、光電変換素子３０と発光素子１３０に共通で用いられる層である。
活性層１７３は、共通層１７２を介して、画素電極１７１と重なる。発光層１９３は、共通層１７２を介して、画素電極１９１と重なる。活性層１７３は、第１の有機化合物を有し、発光層１９３は、第１の有機化合物とは異なる第２の有機化合物を有する。
共通層１７４は、共通層１７２上、活性層１７３上、及び発光層１９３上に位置する。共通層１７４は、光電変換素子３０と発光素子１３０に共通で用いられる層である。
共通電極１７５は、共通層１７２、活性層１７３、及び共通層１７４を介して、画素電極１７１と重なる部分を有する。また、共通電極１７５は、共通層１７２、発光層１９３、及び共通層１７４を介して、画素電極１９１と重なる部分を有する。共通電極１７５は、光電変換素子３０と発光素子１３０に共通で用いられる層である。
本実施の形態の半導体装置では、光電変換素子３０の活性層１７３に有機化合物を用いる。光電変換素子３０は、活性層１７３以外の層を、発光素子１３０（ＥＬ素子）と共通の構成にすることができる。そのため、発光素子１３０の作製工程に、活性層１７３を成膜する工程を追加するのみで、発光素子１３０の形成と並行して光電変換素子３０を形成することができる。また、発光素子１３０と光電変換素子３０とを同一基板上に形成することができる。したがって、作製工程を大幅に増やすことなく、半導体装置に光電変換素子３０を内蔵することができる。
半導体装置９００Ａでは、光電変換素子３０の活性層１７３と、発光素子１３０の発光層１９３と、を作り分ける以外は、光電変換素子３０と発光素子１３０が共通の構成である例を示す。ただし、光電変換素子３０と発光素子１３０の構成はこれに限定されない。光電変換素子３０と発光素子１３０は、活性層１７３と発光層１９３のほかにも、互いに作り分ける層を有していてもよい（後述の半導体装置９００Ｄ、半導体装置９００Ｅ、半導体装置９００Ｆ参照）。光電変換素子３０と発光素子１３０は、共通で用いられる層（共通層）を１層以上有することが好ましい。これにより、作製工程を大幅に増やすことなく、半導体装置に光電変換素子３０を内蔵することができる。
半導体装置９００Ａは、一対の基板（基板１５１及び基板１５２）間に、光電変換素子３０、発光素子１３０、トランジスタ３１、及びトランジスタ１３１等を有する。
基板１５１の外側には、接着層１５０が設けられる。接着層１５０により、半導体装置９００Ａを物体に固定できる。接着層１５０として、剥離が可能な接着剤を用いてもよい。さらに、剥離した後に再度接着が可能な接着剤を用いてもよい。接着層１５０として、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等を用いることができる。が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
光電変換素子３０において、それぞれ画素電極１７１及び共通電極１７５の間に位置する共通層１７２、活性層１７３、及び共通層１７４は、有機層（有機化合物を含む層）ということもできる。画素電極１７１は赤外光を反射する機能を有することが好ましい。画素電極１７１の端部は隔壁２１６によって覆われている。共通電極１７５は赤外光を透過する機能を有する。
光電変換素子３０は、光を検知する機能を有する。具体的には、光電変換素子３０は、半導体装置９００Ａの外部から入射される光９５を受光し、電気信号に変換する、受光素子である。光９５は、発光素子１３０の発光を対象物が反射した光ということもできる。また、光９５は、後述するレンズを介して光電変換素子３０に入射してもよい。
基板１５２の基板１５１側の面には、遮光層ＢＭが設けられている。遮光層ＢＭは、光電変換素子３０と重なる位置及び発光素子１３０と重なる位置に開口を有する。遮光層ＢＭを設けることで、光電変換素子３０が光を検出する範囲を制御することができる。
遮光層ＢＭとしては、発光素子からの発光を遮る材料を用いることができる。遮光層ＢＭは、赤外光を吸収することが好ましい。遮光層ＢＭとして、例えば、金属材料、又は、顔料（カーボンブラック等）もしくは染料を含む樹脂材料等を用いてブラックマトリクスを形成することができる。
ここで、発光素子１３０の発光が対象物によって反射された光を光電変換素子３０は検出する。しかし、発光素子１３０の発光が、半導体装置９００Ａ内で反射され、対象物を介さずに、光電変換素子３０に入射されてしまう場合がある。遮光層ＢＭは、このような迷光の影響を抑制することができる。例えば、遮光層ＢＭが設けられていない場合、発光素子１３０が発した光１２３ａは、基板１５２で反射され、反射光１２３ｂが光電変換素子３０に入射することがある。遮光層ＢＭを設けることで、反射光１２３ｂが光電変換素子３０に入射することを抑制できる。これにより、ノイズを低減し、光電変換素子３０を用いたセンサの感度を高めることができる。
発光素子１３０において、それぞれ画素電極１９１及び共通電極１７５の間に位置する共通層１７２、発光層１９３、及び共通層１７４は、ＥＬ層ということもできる。画素電極１９１は赤外光を反射する機能を有することが好ましい。画素電極１９１の端部は隔壁２１６によって覆われている。画素電極１７１と画素電極１９１とは隔壁２１６によって互いに電気的に絶縁されている。共通電極１７５は赤外光を透過する機能を有する。
発光素子１３０は、赤外光を発する機能を有する。具体的には、発光素子１３０は、画素電極１９１と共通電極１７５との間に電圧を印加することで、基板１５２側に光を射出する電界発光素子である（光９４参照）。
発光層１９３は、光電変換素子３０の受光領域と重ならないように形成されることが好ましい。これにより、発光層１９３が光９５を吸収することを抑制でき、光電変換素子３０に照射される光量を多くすることができる。
画素電極１７１は、絶縁層２１４に設けられた開口を介して、トランジスタ３１が有するソース又はドレインと電気的に接続される。画素電極１７１の端部は、隔壁２１６によって覆われている。
画素電極１９１は、絶縁層２１４に設けられた開口を介して、トランジスタ１３１が有するソース又はドレインと電気的に接続される。画素電極１９１の端部は、隔壁２１６によって覆われている。トランジスタ１３１は、発光素子１３０の駆動を制御する機能を有する。
トランジスタ３１とトランジスタ１３１とは、同一の層（図１８Ａでは基板１５１）上に接している。
光電変換素子３０と電気的に接続される回路の少なくとも一部は、発光素子１３０と電気的に接続される回路と同一の材料及び同一の工程で形成されることが好ましい。これにより、２つの回路を別々に形成する場合に比べて、半導体装置の厚さを薄くすることができ、また、作製工程を簡略化できる。
光電変換素子３０及び発光素子１３０は、それぞれ、保護層１９５に覆われていることが好ましい。図１８Ａでは、保護層１９５が、共通電極１７５上に接して設けられている。保護層１９５を設けることで、光電変換素子３０及び発光素子１３０に水等の不純物が入り込むことを抑制し、光電変換素子３０及び発光素子１３０の信頼性を高めることができる。また、接着層１４２によって、保護層１９５と基板１５２とが貼り合わされている。
［半導体装置９００Ｂ］
図１８Ｂに半導体装置９００Ｂの断面図を示す。なお、以降の半導体装置の説明において、先に説明した半導体装置と同様の構成については、説明を省略することがある。
図１８Ｂに示す半導体装置９００Ｂは、基板１５１、基板１５２、及び隔壁２１６を有さず、基板１５３、基板１５４、接着層１５５、絶縁層２１２、及び隔壁２１７を有する点で、半導体装置９００Ａと異なる。
基板１５３の外側には、接着層１５０が設けられる。接着層１５０により、半導体装置９００Ｂを物体に固定できる。
基板１５３と絶縁層２１２とは接着層１５５によって貼り合わされている。基板１５４と保護層１９５とは接着層１４２によって貼り合わされている。
半導体装置９００Ｂは、作製基板上に形成された絶縁層２１２、トランジスタ３１、トランジスタ１３１、光電変換素子３０、及び発光素子１３０等を、基板１５３上に転置することで作製される構成である。基板１５３及び基板１５４は、それぞれ、可撓性を有することが好ましい。これにより、半導体装置９００Ｂの可撓性を高めることができる。例えば、基板１５３及び基板１５４には、それぞれ、樹脂を用いることが好ましい。
基板１５３及び基板１５４としては、それぞれ、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバー等を用いることができる。基板１５３及び基板１５４の一方又は双方に、可撓性を有する程度の厚さのガラスを用いてもよい。
本実施の形態の半導体装置が有する基板には、光学等方性が高いフィルムを用いてもよい。光学等方性が高いフィルムとしては、トリアセチルセルロース（ＴＡＣ、セルローストリアセテートともいう）フィルム、シクロオレフィンポリマー（ＣＯＰ）フィルム、シクロオレフィンコポリマー（ＣＯＣ）フィルム、及びアクリル樹脂等が挙げられる。
隔壁２１７は、発光素子が発した光を吸収することが好ましい。隔壁２１７として、例えば、顔料もしくは染料を含む樹脂材料等を用いてブラックマトリクスを形成することができる。また、茶色レジスト材料を用いることで、着色された絶縁層で隔壁２１７を構成することができる。
発光素子１３０が発した光１２３ｃは、基板１５４及び隔壁２１７で反射され、反射光１２３ｄが光電変換素子３０に入射することがある。また、光１２３ｃが隔壁２１７を透過し、トランジスタ又は配線等で反射されることで、反射光が光電変換素子３０に入射することがある。隔壁２１７によって光１２３ｃが吸収されることで、反射光１２３ｄが光電変換素子３０に入射することを抑制できる。これにより、ノイズを低減し、光電変換素子３０を用いたセンサの感度を高めることができる。
隔壁２１７は、少なくとも、光電変換素子３０が検知する光の波長を吸収することが好ましい。例えば、発光素子１３０が発する緑色の光を光電変換素子３０が検知する場合、隔壁２１７は、少なくとも緑色の光を吸収することが好ましい。例えば、隔壁２１７が、赤色のカラーフィルタを有すると、緑色の光１２３ｃを吸収することができ、反射光１２３ｄが光電変換素子３０に入射することを抑制できる。
［半導体装置９００Ｃ］
図１８Ｃに半導体装置９００Ｃの断面図を示す。
半導体装置９００Ｃは、光電変換素子３０上及び発光素子１３０上に保護層１９５を有さない点で、半導体装置９００Ｂと異なる。半導体装置９００Ｃは、接着層１４２によって、共通電極１７５と基板１５４とが貼り合わされている。
［半導体装置９００Ｄ、半導体装置９００Ｅ、半導体装置９００Ｆ］
図１９Ａに半導体装置９００Ｄの断面図を示し、図１９Ｂに半導体装置９００Ｅの断面図を示し、図１９Ｃに半導体装置９００Ｆの断面図を示す。
半導体装置９００Ｄは、共通層１７４を有さず、バッファ層１８４及びバッファ層１９４を有する点で、半導体装置９００Ｂと異なる。バッファ層１８４及びバッファ層１９４は、それぞれ、単層構造であってもよく、積層構造であってもよい。
半導体装置９００Ｄにおいて、光電変換素子３０は、画素電極１７１、共通層１７２、活性層１７３、バッファ層１８４、及び共通電極１７５を有する。また、半導体装置９００Ｄにおいて、発光素子１３０は、画素電極１９１、共通層１７２、発光層１９３、バッファ層１９４、及び共通電極１７５を有する。
半導体装置９００Ｅは、共通層１７２を有さず、バッファ層１８２及びバッファ層１９２を有する点で、半導体装置９００Ｂと異なる。バッファ層１８２及びバッファ層１９２は、それぞれ、単層構造であってもよく、積層構造であってもよい。
半導体装置９００Ｅにおいて、光電変換素子３０は、画素電極１７１、バッファ層１８２、活性層１７３、共通層１７４、及び共通電極１７５を有する。また、半導体装置９００Ｅにおいて、発光素子１３０は、画素電極１９１、バッファ層１９２、発光層１９３、共通層１７４、及び共通電極１７５を有する。
半導体装置９００Ｆは、共通層１７２及び共通層１７４を有さず、バッファ層１８２、バッファ層１８４、バッファ層１９２、及びバッファ層１９４を有する点で、半導体装置９００Ａと異なる。
半導体装置９００Ｆにおいて、光電変換素子３０は、画素電極１７１、バッファ層１８２、活性層１７３、バッファ層１８４、及び共通電極１７５を有する。また、半導体装置９００Ｆにおいて、発光素子１３０は、画素電極１９１、バッファ層１９２、発光層１９３、バッファ層１９４、及び共通電極１７５を有する。
光電変換素子３０と発光素子１３０の作製において、活性層１７３と発光層１９３を作り分けるだけでなく、他の層も作り分けることができる。
半導体装置９００Ｄでは、共通電極１７５と活性層１７３との間のバッファ層１８４と、共通電極１７５と発光層１９３との間のバッファ層１９４とを作り分ける例を示す。バッファ層１９４としては、例えば、電子注入層及び電子輸送層の一方又は双方を形成することができる。
半導体装置９００Ｅでは、画素電極１７１と活性層１７３との間のバッファ層１８２と、画素電極１９１と発光層１９３との間のバッファ層１９２とを作り分ける例を示す。バッファ層１９２としては、例えば、正孔注入層及び正孔輸送層の一方又は双方を形成することができる。
半導体装置９００Ｆでは、光電変換素子３０と発光素子１３０とで、一対の電極（画素電極１７１又は画素電極１９１と共通電極１７５）間に、共通の層を有さない例を示す。半導体装置９００Ｆが有する光電変換素子３０及び発光素子１３０は、絶縁層２１４上に画素電極１７１と画素電極１９１とを同一の材料及び同一の工程で形成し、画素電極１７１上にバッファ層１８２、活性層１７３、及びバッファ層１８４を形成し、画素電極１９１上にバッファ層１９２、発光層１９３、及びバッファ層１９４を形成した後、画素電極１７１、バッファ層１８２、活性層１７３、バッファ層１８４、画素電極１９１、バッファ層１９２、発光層１９３、及びバッファ層１９４を覆うように共通電極１７５を形成することで作製できる。なお、バッファ層１８２、活性層１７３、及びバッファ層１８４の積層構造と、バッファ層１９２、発光層１９３、及びバッファ層１９４の積層構造の作製順は特に限定されない。例えば、バッファ層１８２、活性層１７３、及びバッファ層１８４を成膜した後に、バッファ層１９２、発光層１９３、及びバッファ層１９４を作製してもよい。逆に、バッファ層１８２、活性層１７３、及びバッファ層１８４を成膜する前に、バッファ層１９２、発光層１９３、及びバッファ層１９４を作製してもよい。また、バッファ層１８２、バッファ層１９２、活性層１７３、発光層１９３、等の順に交互に成膜してもよい。
以下では、図２０乃至図２２を用いて、本発明の一態様の半導体装置の、より詳細な構成について説明する。
［半導体装置１００Ａ］
図２０に、半導体装置１００Ａの断面図を示す。
半導体装置１００Ａは、基板１５２と基板１５１とが貼り合わされた構成を有する。
半導体装置１００Ａは、画素部１２、回路１６４等を有する。図２０は、半導体装置１００Ａの、回路１６４を含む領域の一部、画素部１２を含む領域の一部、及び、端部を含む領域の一部をそれぞれ切断したときの断面の一例を示している。
回路１６４としては、例えば、実施の形態１に示すゲートドライバ回路１３、読み出し回路１４、及びＡ／Ｄ変換回路１５を適用することができる。画素部１２と、回路１６４を同一基板上に形成することにより、別途回路としてシリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。
図２０に示す半導体装置１００Ａは、基板１５１と基板１５２の間に、トランジスタ２０１、トランジスタ２０５、トランジスタ２０６、発光素子１３０、光電変換素子３０等を有する。
基板１５２と絶縁層２１４は接着層１４２を介して接着されている。発光素子１３０及び光電変換素子３０の封止には、固体封止構造又は中空封止構造等が適用できる。図２０では、基板１５２、接着層１４２、及び絶縁層２１４に囲まれた空間１４３が、不活性ガス（窒素やアルゴン等）で充填されており、中空封止構造が適用されている。接着層１４２は、発光素子１３０と重ねて設けられていてもよい。また、基板１５２、接着層１４２、及び絶縁層２１４に囲まれた空間１４３を、接着層１４２とは異なる樹脂で充填してもよい。
発光素子１３０は、絶縁層２１４側から画素電極１９１、共通層１７２、発光層１９３、共通層１７４、及び共通電極１７５の順に積層された積層構造を有する。画素電極１９１は、絶縁層２１４に設けられた開口を介して、トランジスタ２０６が有する導電層２２２ｂと接続される。トランジスタ２０６は、発光素子１３０の駆動を制御する機能を有する。画素電極１９１の端部は、隔壁２１６によって覆われている。画素電極１９１は赤外光を反射する材料を含み、共通電極１７５は赤外光を透過する材料を含む。
光電変換素子３０は、絶縁層２１４側から画素電極１７１、共通層１７２、活性層１７３、共通層１７４、及び共通電極１７５の順に積層された積層構造を有する。画素電極１７１は、絶縁層２１４に設けられた開口を介して、トランジスタ２０５が有する導電層２２２ｂと電気的に接続される。画素電極１７１の端部は、隔壁２１６によって覆われている。画素電極１７１は赤外光を反射する材料を含み、共通電極１７５は赤外光を透過する材料を含む。
発光素子１３０が発する光９４は、基板１５２側に射出される。また、光電変換素子３０には、基板１５２及び空間１４３を介して、光９５が入射する。基板１５２には、赤外光に対する透過性が高い材料を用いることが好ましい。
画素電極１７１及び画素電極１９１は同一の材料及び同一の工程で作製することができる。共通層１７２、共通層１７４、及び共通電極１７５は、光電変換素子３０と発光素子１３０との双方に用いられる。光電変換素子３０と発光素子１３０とは、活性層１７３と発光層１９３の構成が異なる以外は全て共通の構成とすることができる。これにより、作製工程を大幅に増やすことなく、半導体装置１００Ａに光電変換素子３０を内蔵することができる。
基板１５２の基板１５１側の面には、遮光層ＢＭが設けられている。遮光層ＢＭは、光電変換素子３０と重なる位置及び発光素子１３０と重なる位置に開口を有する。遮光層ＢＭを設けることで、光電変換素子３０が光を検出する範囲を制御することができる。また、遮光層ＢＭを有することで、対象物を介さずに、発光素子１３０から光電変換素子３０に光が直接入射することを抑制できる。したがって、ノイズが少なく感度の高いセンサを実現できる。
トランジスタ２０１、トランジスタ２０５、及びトランジスタ２０６は、いずれも基板１５１上に形成されている。これらのトランジスタは、同一の材料及び同一の工程により作製することができる。
基板１５１上には、絶縁層２１１、絶縁層２１３、絶縁層２１５、及び絶縁層２１４がこの順で設けられている。絶縁層２１１は、その一部が各トランジスタのゲート絶縁層として機能する。絶縁層２１３は、その一部が各トランジスタのゲート絶縁層として機能する。絶縁層２１５は、トランジスタを覆って設けられる。絶縁層２１４は、トランジスタを覆って設けられ、平坦化層としての機能を有する。なお、ゲート絶縁層の数及びトランジスタを覆う絶縁層の数は限定されず、それぞれ単層であっても２層以上であってもよい。
トランジスタを覆う絶縁層の少なくとも一層に、水や水素等の不純物が拡散しにくい材料を用いることが好ましい。これにより、絶縁層をバリア層として機能させることができる。このような構成とすることで、トランジスタに外部から不純物が拡散することを効果的に抑制でき、半導体装置の信頼性を高めることができる。
絶縁層２１１、絶縁層２１３、及び絶縁層２１５としては、それぞれ、無機絶縁膜を用いることが好ましい。無機絶縁膜としては、例えば、窒化シリコン膜、酸化窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等の無機絶縁膜を用いることができる。また、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜、及び酸化ネオジム膜等を用いてもよい。また、上述の絶縁膜を２以上積層して用いてもよい。
ここで、有機絶縁膜は、無機絶縁膜に比べてバリア性が低いことが多い。そのため、有機絶縁膜は、半導体装置１００Ａの端部近傍に開口を有することが好ましい。これにより、半導体装置１００Ａの端部から有機絶縁膜を介して不純物が入り込むことを抑制することができる。又は、有機絶縁膜の端部が半導体装置１００Ａの端部よりも内側にくるように有機絶縁膜を形成し、半導体装置１００Ａの端部に有機絶縁膜が露出しないようにしてもよい。
平坦化層として機能する絶縁層２１４には、有機絶縁膜が好適である。有機絶縁膜に用いることができる材料としては、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等が挙げられる。
図２０に示す領域２２８では、絶縁層２１４に開口が形成されている。これにより、絶縁層２１４に有機絶縁膜を用いる場合であっても、絶縁層２１４を介して外部から画素部１２に不純物が入り込むことを抑制できる。したがって、半導体装置１００Ａの信頼性を高めることができる。
トランジスタ２０１、トランジスタ２０５、及びトランジスタ２０６は、ゲートとして機能する導電層２２１、ゲート絶縁層として機能する絶縁層２１１、ソース及びドレインとして機能する導電層２２２ａ及び導電層２２２ｂ、半導体層２３１、ゲート絶縁層として機能する絶縁層２１３、並びに、ゲートとして機能する導電層２２３を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。絶縁層２１１は、導電層２２１と半導体層２３１との間に位置する。絶縁層２１３は、導電層２２３と半導体層２３１との間に位置する。
本実施の形態の半導体装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタ、スタガ型のトランジスタ、逆スタガ型のトランジスタ等を用いることができる。また、トップゲート型又はボトムゲート型のいずれのトランジスタ構造としてもよい。又は、チャネルが形成される半導体層の上下にゲートが設けられていてもよい。
トランジスタ２０１、トランジスタ２０５、及びトランジスタ２０６には、チャネルが形成される半導体層を２つのゲートで挟持する構成が適用されている。２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。又は、２つのゲートのうち、一方に閾値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタの閾値電圧を制御してもよい。
トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
トランジスタの半導体層は、金属酸化物（酸化物半導体ともいう）を有することが好ましい。又は、トランジスタの半導体層は、シリコンを有していてもよい。シリコンとしては、アモルファスシリコン、結晶性のシリコン（低温ポリシリコン、単結晶シリコン等）等が挙げられる。
半導体層は、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種又は複数種）と、亜鉛と、を有することが好ましい。特に、Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。
特に、半導体層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。
半導体層がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットは、Ｉｎの原子数比がＭの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
スパッタリングターゲットとしては、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層を形成しやすくなるため好ましい。なお、成膜される半導体層の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３又はその近傍と記載する場合、Ｉｎの原子数比を４としたとき、Ｇａの原子数比が１以上３以下であり、Ｚｎの原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６又はその近傍であると記載する場合、Ｉｎの原子数比を５としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１又はその近傍であると記載する場合、Ｉｎの原子数比を１としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が０．１より大きく２以下である場合を含む。
回路１６４が有するトランジスタと、画素部１２が有するトランジスタは、同じ構造であってもよく、異なる構造であってもよい。回路１６４が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。同様に、画素部１２が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。
基板１５１の外側には接着層１５０が設けられる。接着層１５０により、半導体装置１００Ａを物体に固定できる。
基板１５２の外側には各種光学部材を配置することができる。光学部材としては、偏光板、位相差板、光拡散層（拡散フィルム等）、反射防止層、及び集光フィルム等が挙げられる。また、基板１５２の外側には、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜、衝撃吸収層等を配置してもよい。
基板１５１及び基板１５２には、それぞれ、ガラス、石英、セラミック、サファイア、樹脂等を用いることができる。基板１５１及び基板１５２に可撓性を有する材料を用いると、半導体装置の可撓性を高めることができる。
接着層１４２、接着層１５５としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤等の各種硬化型接着剤を用いることができる。これら接着剤としてはエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
発光素子１３０は、トップエミッション型、ボトムエミッション型、デュアルエミッション型等がある。光を取り出す側の電極には、赤外光を透過する導電膜を用いる。また、光を取り出さない側の電極には、赤外光を反射する導電膜を用いることが好ましい。
発光素子１３０は少なくとも発光層１９３を有する。発光素子１３０は、発光層１９３以外の層として、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、又はバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を含む層をさらに有していてもよい。例えば、共通層１７２は、正孔注入層及び正孔輸送層の一方又は双方を有することが好ましい。例えば、共通層１７４は、電子輸送層及び電子注入層の一方又は双方を有することが好ましい。
共通層１７２、発光層１９３、及び共通層１７４には低分子系化合物及び高分子系化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。共通層１７２、発光層１９３、及び共通層１７４を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
発光層１９３は、発光材料として、量子ドット等の無機化合物を有していてもよい。
光電変換素子３０の活性層１７３は、半導体を含む。当該半導体としては、シリコン等の無機半導体、及び、有機化合物を含む有機半導体が挙げられる。本実施の形態では、活性層が有する半導体として、有機半導体を用いる例を示す。有機半導体を用いることで、発光素子１３０の発光層１９３と、光電変換素子３０の活性層１７３と、を同じ方法（例えば、真空蒸着法）で形成することができ、製造装置を共通化できるため好ましい。
活性層１７３が有するｎ型半導体の材料としては、フラーレン（例えばＣ６０、Ｃ７０等）又はその誘導体等の電子受容性の有機半導体材料が挙げられる。また、活性層１７３が有するｐ型半導体の材料としては、銅（ＩＩ）フタロシアニン（Ｃｏｐｐｅｒ（ＩＩ）　ｐｈｔｈａｌｏｃｙａｎｉｎｅ；ＣｕＰｃ）やテトラフェニルジベンゾペリフランテン（Ｔｅｔｒａｐｈｅｎｙｌｄｉｂｅｎｚｏｐｅｒｉｆｌａｎｔｈｅｎｅ；ＤＢＰ）等の電子供与性の有機半導体材料が挙げられる。
例えば、活性層１７３は、ｎ型半導体とｐ型半導体と共蒸着して形成することが好ましい。
トランジスタのゲート、ソース及びドレインのほか、半導体装置を構成する各種配線及び電極等の導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステン等の金属、又はこれを主成分とする合金等が挙げられる。これらの材料を含む膜を単層で、又は積層構造として用いることができる。
また、透光性を有する導電材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを含む酸化亜鉛等の導電性酸化物又はグラフェンを用いることができる。又は、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、又はチタン等の金属材料や、該金属材料を含む合金材料を用いることができる。又は、該金属材料の窒化物（例えば、窒化チタン）等を用いてもよい。なお、金属材料、合金材料（又はそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすることが好ましい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜等を用いると、導電性を高めることができるため好ましい。これらは、半導体装置を構成する各種配線及び電極等の導電層や、表示素子が有する導電層（画素電極や共通電極として機能する導電層）にも用いることができる。
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル樹脂、エポキシ樹脂等の樹脂、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料が挙げられる。
［半導体装置１００Ｂ］
図２１に、半導体装置１００Ｂの断面図を示す。
半導体装置１００Ｂは、基板１５１及び基板１５２を有さず、基板１５３、基板１５４、接着層１５５、及び絶縁層２１２を有する点、及び保護層１９５を有する点で、主に半導体装置１００Ａと異なる。
基板１５３と絶縁層２１２とは接着層１５５によって貼り合わされている。基板１５４と保護層１９５とは接着層１４２によって貼り合わされている。接着層１４２は、光電変換素子３０及び発光素子１３０とそれぞれ重ねて設けられており、半導体装置１００Ｂには、固体封止構造が適用されている。
半導体装置１００Ｂは、作製基板上で形成された絶縁層２１２、トランジスタ２０１、トランジスタ２０５、トランジスタ２０６、光電変換素子３０、及び発光素子１３０等を、基板１５３上に転置することで作製される構成である。基板１５３及び基板１５４は、それぞれ、可撓性を有することが好ましい。これにより、半導体装置１００Ｂの可撓性を高めることができる。
基板１５３の外側には接着層１５０が設けられる。接着層１５０により、半導体装置１００Ｂを物体に固定できる。
絶縁層２１２には、絶縁層２１１、絶縁層２１３、及び絶縁層２１５に用いることができる無機絶縁膜を用いることができる。
光電変換素子３０及び発光素子１３０を覆う保護層１９５を設けることで、光電変換素子３０及び発光素子１３０に水等の不純物が入り込むことを抑制し、光電変換素子３０及び発光素子１３０の信頼性を高めることができる。
半導体装置１００Ｂの端部近傍の領域２２８において、絶縁層２１４の開口を介して、絶縁層２１５と保護層１９５とが互いに接することが好ましい。特に、絶縁層２１５が有する無機絶縁膜と保護層１９５が有する無機絶縁膜とが互いに接することが好ましい。これにより、有機絶縁膜を介して外部から半導体装置１００Ｂに不純物が入り込むことを抑制することができる。したがって、半導体装置１００Ｂの信頼性を高めることができる。
保護層１９５は、有機絶縁膜と無機絶縁膜との積層構造であってもよい。このとき、有機絶縁膜の端部よりも無機絶縁膜の端部を外側に延在させることが好ましい。
［半導体装置１００Ｃ］
図２２Ａに、半導体装置１００Ｃの断面図を示す。
半導体装置１００Ｃは、トランジスタの構造が、半導体装置１００Ｂと異なる。
半導体装置１００Ｃは、基板１５３上に、トランジスタ２０８、トランジスタ２０９、及びトランジスタ２１０を有する。
トランジスタ２０８、トランジスタ２０９、及びトランジスタ２１０は、ゲートとして機能する導電層２２１、ゲート絶縁層として機能する絶縁層２１１、チャネル形成領域２３１ｉ及び一対の低抵抗領域２３１ｎを有する半導体層、一対の低抵抗領域２３１ｎの一方と接続する導電層２２２ａ、一対の低抵抗領域２３１ｎの他方と接続する導電層２２２ｂ、ゲート絶縁層として機能する絶縁層２２５、ゲートとして機能する導電層２２３、並びに、導電層２２３を覆う絶縁層２１５を有する。絶縁層２１１は、導電層２２１とチャネル形成領域２３１ｉとの間に位置する。絶縁層２２５は、導電層２２３とチャネル形成領域２３１ｉとの間に位置する。
導電層２２２ａ及び導電層２２２ｂは、それぞれ、絶縁層２２５及び絶縁層２１５に設けられた開口を介して低抵抗領域２３１ｎと接続される。導電層２２２ａ及び導電層２２２ｂのうち、一方はソースとして機能し、他方はドレインとして機能する。
発光素子１３０の画素電極１９１は、導電層２２２ｂを介してトランジスタ２０８の一対の低抵抗領域２３１ｎの一方と電気的に接続される。
光電変換素子３０の画素電極１７１は、導電層２２２ｂを介してトランジスタ２０９の一対の低抵抗領域２３１ｎの他方と電気的に接続される。
図２２Ａでは、絶縁層２２５が半導体層の上面及び側面を覆う例を示す。一方、図２２Ｂでは、絶縁層２２５は、半導体層２３１のチャネル形成領域２３１ｉと重なり、低抵抗領域２３１ｎとは重ならない。例えば、導電層２２３をマスクとして絶縁層２２５を加工することで、図２２Ｂに示す構造を作製できる。図２２Ｂでは、絶縁層２２５及び導電層２２３を覆って絶縁層２１５が設けられ、絶縁層２１５の開口を介して、導電層２２２ａ及び導電層２２２ｂがそれぞれ低抵抗領域２３１ｎと接続される。さらに、トランジスタを覆う絶縁層２１８を設けてもよい。
［金属酸化物］
以下では、半導体層に適用可能な金属酸化物について説明する。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。例えば、亜鉛酸窒化物（ＺｎＯＮ）等の窒素を有する金属酸化物を、半導体層に用いてもよい。
半導体層には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素等の不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、チャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能又は材料の構成の一例を表す。
例えば、半導体層にはＣＡＣ−ＯＳを用いることができる。
ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの半導体層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタの導通状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及び非晶質酸化物半導体等がある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形及び七角形等の格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう。）等）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、又は数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
半導体層として機能する金属酸化物膜は、不活性ガス及び酸素ガスのいずれか一方又は双方を用いて成膜することができる。なお、金属酸化物膜の成膜時における酸素の流量比（酸素分圧）に、特に限定はない。ただし、電界効果移動度が高いトランジスタを得る場合においては、金属酸化物膜の成膜時における酸素の流量比（酸素分圧）は、０％以上３０％以下が好ましく、５％以上３０％以下がより好ましく、７％以上１５％以下がさらに好ましい。
金属酸化物は、エネルギーギャップが２ｅＶ以上であることが好ましく、２．５ｅＶ以上であることがより好ましく、３ｅＶ以上であることがさらに好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
金属酸化物膜の成膜時の基板温度は、３５０℃以下が好ましく、室温以上２００℃以下がより好ましく、室温以上１３０℃以下がさらに好ましい。金属酸化物膜の成膜時の基板温度が室温であると、生産性を高めることができ、好ましい。
金属酸化物膜は、スパッタリング法により形成することができる。そのほか、例えばＰＬＤ法、ＰＥＣＶＤ法、熱ＣＶＤ法、ＡＬＤ法、真空蒸着法等を用いてもよい。
受光素子は、活性層以外の少なくとも一層を、発光素子（ＥＬ素子）と共通の構成にすることができる。さらには、受光素子は、活性層以外の全ての層を、発光素子（ＥＬ素子）と共通の構成にすることもできる。例えば、発光素子の作製工程に、活性層を成膜する工程を追加するのみで、発光素子と受光素子とを同一基板上に形成することができる。また、受光素子と発光素子は、画素電極と共通電極とを、それぞれ、同一の材料及び同一の工程で形成することができる。また、受光素子と電気的に接続される回路と、発光素子と電気的に接続される回路と、を、同一の材料及び同一の工程で作製することで、半導体装置の作製工程を簡略化できる。このように、複雑な工程を有さなくとも、受光素子を内蔵し、利便性の高い半導体装置を作製することができる。
また、本実施の形態の半導体装置は、受光素子と発光素子との間に、有色層を有する。当該有色層は、受光素子と発光素子とを電気的に絶縁する隔壁が兼ねていてもよい。有色層は、半導体装置内の迷光を吸収することができるため、受光素子を用いたセンサの感度を高めることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の電子機器について説明する。
本実施の形態の電子機器は、本発明の一態様の半導体装置を有する。例えば、電子機器の表示部に、本発明の一態様の半導体装置を適用することができる。本発明の一態様の半導体装置は、光を検出する機能を有するため、接触、非接触を問わず入力動作を行うことができる。また、表示部の撮像機能を利用して生体認証を行うことができる。これにより、電子機器の機能性や利便性等を高めることができる。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用等のモニタ、デジタルサイネージ、パチンコ機等の大型ゲーム機等の比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、等が挙げられる。
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）を有していてもよい。
本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出す機能等を有することができる。
図２３Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
表示部６５０２に、本発明の一態様の半導体装置を適用することができる。
図２３Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。なお、表示パネル６５１１には本発明の一態様の半導体装置を適用することができ、当該表示装置のセンサ機能のみを用いる場合は、タッチセンサパネル６５１３を省いてもよい。
表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続される。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続される。
表示パネル６５１１には本発明の一態様の可撓性を有する表示装置を適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
図２４Ａにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
表示部７０００に、本発明の一態様の半導体装置を適用することができる。
図２４Ａに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。又は、表示部７０００に備えたタッチセンサ又はニアタッチセンサを機能させ、指等を表示部７０００に触れる、又は近づけることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キー又はタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機及びモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士等）の情報通信を行うことも可能である。
図２４Ｂに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
表示部７０００に、本発明の一態様の半導体装置を適用することができる。
図２４Ｃ及び図２４Ｄに、デジタルサイネージの一例を示す。
図２４Ｃに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、又は操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
図２４Ｄは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
図２４Ｃ及び図２４Ｄにおいて、表示部７０００に、本発明の一態様の半導体装置を適用することができる。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００に備えられたタッチセンサ、ニアタッチセンサを機能させることで、表示部７０００に画像又は動画を表示するだけでなく、ユーザーの直感的な操作が可能となる。また、路線情報もしくは交通情報等の情報を取得するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
また、図２４Ｃ及び図２４Ｄに示すように、デジタルサイネージ７３００又はデジタルサイネージ７４００は、ユーザーが所持するスマートフォン等の情報端末機７３１１又は情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１又は情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１又は情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
また、デジタルサイネージ７３００又はデジタルサイネージ７４００に、情報端末機７３１１又は情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザーが同時にゲームに参加し、楽しむことができる。
図２５Ａ乃至図２５Ｆに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図２５Ａ乃至図２５Ｆに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画や動画を撮影し、記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図２５Ａ乃至図２５Ｆに示す電子機器の詳細について、以下説明を行う。図２５Ａ乃至図２５Ｆに示す電子機器に本発明の一態様の半導体装置を用いることで、非接触でも入力動作が可能となる。また、表示部の撮像機能を利用して生体認証を行うことができる。これにより、電子機器の機能性や利便性等を高めることができる。
図２５Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。図２５Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話等の着信の通知、電子メールやＳＮＳ等の題名、送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度等がある。又は、情報９０５１が表示されている位置にはアイコン９０５０等を表示してもよい。
図２５Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えばユーザーは、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。ユーザーは、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
図２５Ｃは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチとして用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うことや、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
図２５Ｄ乃至図２５Ｆは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図２５Ｄは携帯情報端末９２０１を展開した状態、図２５Ｆは折り畳んだ状態、図２５Ｅは図２５Ｄと図２５Ｆの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１０：撮像装置、１０Ａ：撮像装置、１１：画素、１２：画素部、１３：ゲートドライバ回路、１３Ａ：ゲートドライバ回路、１３Ｂ：ゲートドライバ回路、１３Ｃ：ゲートドライバ回路、１４：回路、１５：Ａ／Ｄ変換回路、１６：配線、１６Ａ：配線、１６Ｂ：配線、１６Ｃ：配線、１７：配線、１７Ａ：配線、１７Ｂ：配線、１７Ｃ：配線、１８：配線、１９：配線、２１：負荷回路、２２：ＣＤＳ回路、２３：信号出力回路、２４：シフトレジスタ回路、２５：配線、２６：配線、２７：配線、２８：配線、３０：光電変換素子、３１：トランジスタ、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、３５：容量、３６：トランジスタ、３７：トランジスタ、３８：容量、４０：配線、４１：配線、４２：配線、４４：配線、４５：配線、４６：配線、４７：配線、５２：電流、５２ａ：電流、５２ｂ：電流、５４：電流、６１ａ：容量、６１ｂ：容量、６２：トランジスタ、６３：トランジスタ、６４：トランジスタ、６５：トランジスタ、６６：トランジスタ、７１：配線、７２：配線、７３：配線、７４：配線、７５：配線、７６：配線、７７：配線、８１：期間、８２：期間、８３：期間、８４：期間、８５ａ：期間、８５ｂ：期間、８６ａ：期間、８６ｂ：期間、９０：半導体装置、９０Ａ：半導体装置、９１：基板、９２：基板、９３：発光装置、９４：光、９５：光、９７：指、９９：指紋、１００Ａ：半導体装置、１００Ｂ：半導体装置、１００Ｃ：半導体装置、１０１：トランジスタ、１０２：トランジスタ、１０３：トランジスタ、１０４：トランジスタ、１０５：トランジスタ、１０６：トランジスタ、１０７：トランジスタ、１０８：トランジスタ、１０９：トランジスタ、１１１：容量、１１２：容量、１２０：トランジスタ、１２３ａ：光、１２３ｂ：反射光、１２３ｃ：光、１２３ｄ：反射光、１３０：発光素子、１３１：トランジスタ、１４２：接着層、１４３：空間、１５０：接着層、１５１：基板、１５２：基板、１５３：基板、１５４：基板、１５５：接着層、１６４：回路、１７１：画素電極、１７２：共通層、１７３：活性層、１７４：共通層、１７５：共通電極、１８２：バッファ層、１８４：バッファ層、１９１：画素電極、１９２：バッファ層、１９３：発光層、１９４：バッファ層、１９５：保護層、２０１：トランジスタ、２０５：トランジスタ、２０６：トランジスタ、２０８：トランジスタ、２０９：トランジスタ、２１０：トランジスタ、２１１：絶縁層、２１２：絶縁層、２１３：絶縁層、２１４：絶縁層、２１５：絶縁層、２１６：隔壁、２１７：隔壁、２１８：絶縁層、２２１：導電層、２２２ａ：導電層、２２２ｂ：導電層、２２３：導電層、２２５：絶縁層、２２８：領域、２３１：半導体層、２３１ｉ：チャネル形成領域、２３１ｎ：低抵抗領域、８０２ａ：筐体、８０２ｂ：筐体、８０２ｃ：筐体、８０３ａ：ヒンジ、８０３ｂ：ヒンジ、９００Ａ：半導体装置、９００Ｂ：半導体装置、９００Ｃ：半導体装置、９００Ｄ：半導体装置、９００Ｅ：半導体装置、９００Ｆ：半導体装置、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４，ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９２００：携帯情報端末、９２０１：携帯情報端末

Claims (6)

  1. 　画素と、ＣＤＳ回路と、を有し、
    　前記ＣＤＳ回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量と、第２の容量と、を有し、
    　前記画素は、配線を介して前記第１のトランジスタのソース又はドレインの一方、及び前記第１の容量の一方の電極と電気的に接続され、
    　前記第１のトランジスタのソース又はドレインの他方は、前記第２の容量の一方の電極と電気的に接続され、
    　前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲート、前記第１の容量の他方の電極、及び前記第２の容量の他方の電極と電気的に接続される撮像装置。
  2. 　請求項１において、
    　前記画素は、前記画素に書き込まれた撮像データを、第１の信号として前記配線に出力する第１の期間と、前記画素に書き込まれた撮像データをリセットし、第２の信号を前記配線に出力する第２の期間と、を有し、
    　前記ＣＤＳ回路は、前記第１の期間において、前記第２のトランジスタを導通状態とする機能を有し、
    　前記第２の期間において、前記第２のトランジスタを非導通状態とする機能を有する撮像装置。
  3. 　請求項１又は２において、
    　前記第１のトランジスタ、及び前記第２のトランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置。
  4. 　画素と、カレントミラー回路と、を有し、
    　前記画素、及び前記カレントミラー回路は、配線と電気的に接続され、
    　前記カレントミラー回路は、第１のトランジスタと、第２のトランジスタと、を有し、
    　前記第１のトランジスタのソース又はドレインの一方は、前記配線と電気的に接続される撮像装置の駆動方法であって、
    　前記画素に書き込まれた撮像データを、第１の期間において第１の信号として前記配線に出力し、
    　前記画素に書き込まれた撮像データを、第２の期間においてリセットして、第２の信号を前記画素から前記配線に出力し、
    　前記第１の期間では、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、及び前記第２のトランジスタのソース又はドレインの一方に第１の電位を供給し、前記第２のトランジスタのソース又はドレインの他方に電源電位を供給し、
    　前記第２の期間では、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、及び前記第２のトランジスタのソース又はドレインの一方に第２の電位を供給し、前記第２のトランジスタのソース又はドレインの他方に前記電源電位を供給し、
    　前記第２の電位と、前記電源電位と、の差は、前記第１の電位と、前記電源電位と、の差より大きい撮像装置の駆動方法。
  5. 　請求項４において、
    　ＣＤＳ回路を有し、
    　前記ＣＤＳ回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１の容量と、第２の容量と、を有し、
    　前記配線は、前記第３のトランジスタのソース又はドレインの一方、及び前記第１の容量の一方の電極と電気的に接続され、
    　前記第３のトランジスタのソース又はドレインの他方は、前記第２の容量の一方の電極と電気的に接続され、
    　前記第４のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲート、前記第１の容量の他方の電極、及び前記第２の容量の他方の電極と電気的に接続される撮像装置の駆動方法であって、
    　前記第１の期間では、前記第４のトランジスタを導通状態とし、
    　前記第２の期間では、前記第４のトランジスタを非導通状態とする撮像装置の駆動方法。
  6. 　請求項５において、
    　前記第３のトランジスタ、及び前記第４のトランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する撮像装置の駆動方法。
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