WO2021042438A1 - 阵列基板及其制造方法 - Google Patents

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WO2021042438A1
WO2021042438A1 PCT/CN2019/109308 CN2019109308W WO2021042438A1 WO 2021042438 A1 WO2021042438 A1 WO 2021042438A1 CN 2019109308 W CN2019109308 W CN 2019109308W WO 2021042438 A1 WO2021042438 A1 WO 2021042438A1
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layer
metal layer
insulating layer
disposed
array substrate
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陈诚
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武汉华星光电半导体显示技术有限公司
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    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance

Definitions

  • the present invention relates to a substrate and a manufacturing method thereof, in particular to an array substrate and a manufacturing method thereof.
  • Full screen is one of the goals of OLED display technology development.
  • the current under-display camera technology mainly involves forming a hole in the display panel to accommodate a camera.
  • the above-mentioned holes are formed by removing the base substrate of a camera area, which easily affects the packaging effect and has poor reliability. reliability).
  • the prior art is to provide a plurality of groove structures under the transistor structure of the array substrate at positions adjacent to the holes (for example, at the boundary between a display area and the camera area).
  • Each of the plurality of groove structures has an undercut structure.
  • an organic layer (or inorganic layer) formed by vapor deposition will be broken due to the poor step coverage of the undercut structure.
  • the broken organic layer (or inorganic layer) covers the plurality of groove structures, thereby protecting the display area from moisture or oxygen intrusion, and improving the reliability of the display panel.
  • the existing metal signal lines are arranged in parallel and bypass the holes to form a winding area with a certain width.
  • the winding area and the plurality of groove structures arranged in parallel will form a border of the camera area under the screen, and the formation of this border will reduce the screen-to-body ratio of the full screen. This reduces the visual experience of the full screen.
  • the present invention provides an array substrate and a manufacturing method thereof to solve the problem that the boundary formed by the winding area and the plurality of groove structures arranged in parallel in the prior art reduces the screen-to-body ratio of the full screen. problem.
  • An object of the present invention is to provide an array substrate and a manufacturing method thereof, which reduce the number of windings by forming a layered first wiring pattern, a second wiring pattern, and an undercut structure in the winding area. The width of the border formed by the line area.
  • an embodiment of the present invention provides an array substrate, wherein the array substrate includes: a base substrate, an active layer, a first insulating layer, a first metal layer, and a second Two insulating layers, a second metal layer, a third insulating layer, a third metal layer, a patterned planarization layer, a pixel definition layer and a support layer.
  • the active layer is provided on the base substrate in the display area.
  • the first insulating layer is provided on the active layer in the display area and on the base substrate in the winding area.
  • the first metal layer is disposed on the first insulating layer, wherein the first metal layer includes at least one first wiring pattern disposed on the first insulating layer in the winding area, so The first metal layer further includes a first gate structure pattern layer, which is disposed on the first insulating layer in the display area.
  • the second insulating layer is provided on the first metal layer.
  • the second metal layer is disposed on the second insulating layer, wherein the second metal layer includes at least one second wiring pattern disposed on the second insulating layer in the winding area.
  • the third insulating layer is provided on the second metal layer.
  • the third metal layer is disposed on the third insulating layer, wherein the third metal layer includes at least one third wiring pattern and is disposed on the third insulating layer in the winding area.
  • the patterned flat layer is provided on the second metal layer in the display area and on the second metal layer in the winding area, wherein the patterned layer located in the winding area
  • the flat layer includes a plurality of raised patterns
  • the at least one third wiring pattern includes a plurality of third wiring patterns, wherein one of the plurality of raised patterns covers the plurality of third wiring patterns.
  • the pixel definition layer is provided on the patterned flat layer.
  • the support layer is disposed on the pixel definition layer, wherein the pixel definition layer and the support layer have at least one undercut structure together.
  • the second metal layer further includes a second gate structure pattern layer disposed on the second insulating layer in the display area.
  • the third metal layer further includes a source/drain structure pattern disposed on the second insulating layer in the display area, wherein the source/drain structure pattern
  • the active layer is electrically connected through a first through hole penetrating the third insulating layer, the second insulating layer, and the first insulating layer.
  • the array substrate further includes a fourth metal layer, the fourth metal layer is disposed on the patterned flat layer, and the fourth metal layer includes an anode layer and an anode layer.
  • Etch barrier layer The anode layer is disposed on the patterned planarization layer in the display area, wherein the anode layer is electrically connected to the source/drain structure through a second through hole penetrating the patterned planarization layer pattern.
  • the etching stop layer is provided on the patterned flat layer in the winding area.
  • an embodiment of the present invention provides an array substrate, wherein the array substrate includes: a base substrate, an active layer, a first insulating layer, a first metal layer, and a second Two insulating layers, a second metal layer, a third insulating layer, a third metal layer, a patterned planarization layer, a pixel definition layer and a support layer.
  • the active layer is provided on the base substrate in the display area.
  • the first insulating layer is provided on the active layer in the display area and on the base substrate in the winding area.
  • the first metal layer is disposed on the first insulating layer, wherein the first metal layer includes at least one first wiring pattern and is disposed on the first insulating layer in the winding area.
  • the second insulating layer is provided on the first metal layer.
  • the second metal layer is disposed on the second insulating layer, wherein the second metal layer includes at least one second wiring pattern disposed on the second insulating layer in the winding area.
  • the third insulating layer is provided on the second metal layer.
  • the third metal layer is disposed on the third insulating layer, wherein the third metal layer includes at least one third wiring pattern and is disposed on the third insulating layer in the winding area.
  • the patterned flat layer is provided on the second metal layer in the display area and on the second metal layer in the winding area.
  • the pixel definition layer is provided on the patterned flat layer.
  • the support layer is disposed on the pixel definition layer, wherein the pixel definition layer and the support layer have at least one undercut structure together.
  • the first metal layer further includes a first gate structure pattern layer disposed on the first insulating layer in the display area.
  • the second metal layer further includes a second gate structure pattern layer disposed on the second insulating layer in the display area.
  • the third metal layer further includes a source/drain structure pattern disposed on the second insulating layer in the display area, wherein the source/drain structure pattern
  • the active layer is electrically connected through a first through hole penetrating the third insulating layer, the second insulating layer, and the first insulating layer.
  • the array substrate further includes a fourth metal layer, the fourth metal layer is disposed on the patterned flat layer, and the fourth metal layer includes an anode layer and an anode layer.
  • Etch barrier layer The anode layer is disposed on the patterned planarization layer in the display area, wherein the anode layer is electrically connected to the source/drain structure through a second through hole penetrating the patterned planarization layer pattern.
  • the etching stop layer is provided on the patterned flat layer in the winding area.
  • the patterned flat layer located in the winding area includes a plurality of raised patterns
  • the at least one third wiring pattern includes a plurality of third wiring patterns, wherein One of the plurality of raised patterns covers the plurality of third wiring patterns.
  • the manufacturing method of the array substrate includes the steps of: providing a base substrate; forming An active layer is formed on the base substrate in the display area; a first insulating layer is formed on the active layer in the display area and the base substrate in the winding area On; forming a first metal layer on the first insulating layer, wherein the first metal layer includes at least one first wiring pattern, which is provided on the first insulating layer in the winding area; Forming a second insulating layer on the first metal layer; forming a second metal layer on the second insulating layer, wherein the second metal layer includes at least one second wiring pattern disposed on the On the second insulating layer in the winding area; forming a third insulating layer on the second metal layer; forming a third metal layer on the third insulating layer, wherein the third metal layer Including at least one third wiring pattern, which is provided on the third insulating layer
  • the first metal layer further includes a first gate structure pattern layer disposed on the first insulating layer in the display area; and the second metal layer is further It includes a second gate structure pattern layer, which is arranged on the second insulating layer in the display area.
  • the third metal layer further includes a source/drain structure pattern disposed on the second insulating layer in the display area, wherein the source/drain structure pattern
  • the active layer is electrically connected through a first through hole penetrating the third insulating layer, the second insulating layer, and the first insulating layer.
  • the method further includes the step of forming a fourth metal layer, where the fourth metal layer is disposed on On the patterned flat layer, the fourth metal layer includes: an anode layer and an etching stop layer.
  • the anode layer is disposed on the patterned planarization layer in the display area, wherein the anode layer is electrically connected to the source/drain structure through a second through hole penetrating the patterned planarization layer pattern.
  • the etching stop layer is provided on the patterned flat layer in the winding area.
  • the patterned flat layer located in the winding area includes a plurality of raised patterns
  • the at least one third wiring pattern includes a plurality of third wiring patterns, wherein One of the plurality of raised patterns covers the plurality of third wiring patterns.
  • the array substrate and the manufacturing method thereof of the present invention form a first wiring pattern, a second wiring pattern, a third wiring pattern, and an undercut structure that are stacked in the winding area. , Thereby reducing the width of the boundary formed by the winding area.
  • the first wiring pattern, the second wiring pattern, the third wiring pattern, and the undercut structure can be formed together with the components of the display area, the amount of photomask used can be reduced.
  • FIG. 1A is a schematic cross-sectional view of an array substrate according to an embodiment of the invention.
  • FIG. 1B is a schematic diagram of a display area, a winding area, an opening area, and a packaging area of an array substrate according to an embodiment of the present invention.
  • FIG. 2 is a schematic flowchart of a manufacturing method of an array substrate according to an embodiment of the present invention.
  • 3A to 3B are schematic cross-sectional views of various manufacturing steps of a manufacturing method of an array substrate according to an embodiment of the present invention.
  • the array substrate 10 of an embodiment of the present invention includes an active area (AA) 10A and a winding area 10B.
  • the array substrate 10 further includes an opening area 10C, wherein the winding area 10B is located between the display area 10A and the opening area 10C.
  • the opening area 10C can be used to accommodate off-screen components such as a camera or a fingerprint recognition module.
  • the array substrate 10 of an embodiment of the present invention includes a base substrate 11, an active layer 12, a first insulating layer 13, a first metal layer 14, a second insulating layer 143, a second metal layer 144, A third insulating layer 15, a third metal layer 16, a patterned planarization layer 17, a pixel definition layer 19 and a support layer 18.
  • the base substrate 11 can be used to carry the active layer 12, the first insulating layer 13, the first metal layer 14, the second insulating layer 143, and the second insulating layer 143.
  • the base substrate 11 is, for example, a flexible substrate, a light-transmitting substrate, or a flexible light-transmitting substrate.
  • the active layer 12 of the array substrate 10 is disposed on the base substrate 11 of the display area 10A.
  • the active layer 12 may include a source doped region 121 and a drain doped region 122 formed by doping, and are disposed in the source doped region 121 and the drain doped region A channel region 123 between 122.
  • the source doped region 121, the drain doped region 122, and the channel region 123 are located on the display region 10A.
  • the first insulating layer 13 of the array substrate 10 is provided on the active layer 12 in the display area 10A and on the base substrate 11 in the winding area 10B.
  • the first insulating layer 13 serves as a gate insulating layer.
  • the first metal layer 14 of the array substrate 10 is disposed on the first insulating layer 13, wherein the first metal layer 14 includes at least one first wiring pattern 141 disposed on the winding wire On the first insulating layer 13 in the region 10B.
  • the first metal layer 14 further includes a first gate structure pattern layer 142, and the first gate structure pattern layer 142 is disposed on the first insulating layer in the display area 10A. 13 on.
  • the first wiring pattern 141 and the first gate structure pattern layer 142 are formed by the same photomask process, so the number of photomasks used can be reduced.
  • the second insulating layer 143 of the array substrate 10 is disposed on the first metal layer 14.
  • the second insulating layer 143 serves as a gate insulating layer.
  • the second metal layer 144 of the array substrate 10 is disposed on the second insulating layer 143, wherein the second metal layer 144 includes at least one second wiring pattern 144A disposed on the winding wire On the second insulating layer 143 in the region 10B.
  • the second metal layer 144 further includes a second gate structure pattern layer 144B, and the second gate structure pattern layer 144B is disposed on the second insulating layer in the display area 10A 143 on.
  • the second wiring pattern 144A and the second gate structure pattern layer 144B are formed by the same photomask process, so the number of photomasks used can be reduced.
  • the gate layer 142A and the gate layer 142B located in the display area are aligned with each other, so that the gate layer 142A and the gate layer 142B form a storage capacitor.
  • the first wiring pattern 141 and the second wiring pattern 144A located in the winding area 10B do not need a storage capacitor, so the first wiring pattern 141 and The second wiring patterns 144A do not need to be aligned.
  • the third insulating layer 15 of the array substrate 10 according to an embodiment of the present invention is provided on the second metal layer 144.
  • the third insulating layer 15 can be used as an interlayer insulating layer (ILD).
  • the third insulating layer 15 located in the display area 10A includes three types of openings, the first type of opening extends to the active layer 12, and the second type of opening extends to the first metal. Layer 14, the third type of hole is opened to the second metal layer 144.
  • the third metal layer 16 of the array substrate 10 is disposed on the third insulating layer 15, wherein the third metal layer 16 includes at least one third wiring pattern 161 disposed on the winding wire On the third insulating layer 15 in the region 10B.
  • the third metal layer 16 further includes a source/drain structure pattern 162 disposed on the third insulating layer 15 in the display area 10A, wherein the source/drain structure The pattern 162 is electrically connected to the active layer 12 through a first through hole 151 penetrating the third insulating layer 15, the second insulating layer 143 and the first insulating layer 13.
  • the third wiring pattern 161 and the source/drain structure pattern 162 are formed by the same photomask process, so the number of photomasks used can be reduced.
  • the third metal layer 16 located in the display area 10A is connected to the active layer 12 and the first metal layer 14 through the three types of openings of the third insulating layer 15. , The second metal layer 144 is overlapped.
  • the patterned flat layer 17 of the array substrate 10 is provided on the third metal layer 16 in the display area 10A and on the third metal layer 16 in the winding area 10B.
  • the patterned planarization layer 17 can be used to protect and partially planarize the transistor structure formed in the display area 10A and the first wiring pattern 141, the second wiring pattern 144A, and the wiring pattern 144A located in the winding area 10B.
  • the array substrate 10 further includes a fourth metal layer 171 disposed on the patterned flat layer 17, wherein the fourth metal layer 171 includes an anode layer 171A And an etch stop layer 171B.
  • the anode layer 171A is disposed on the patterned flat layer 17 in the display area 10A, wherein the anode layer 171A is electrically connected to the patterned flat layer 17 through a second through hole 172 passing through the patterned flat layer 17
  • the source/drain structure pattern 162 is described.
  • the etching stop layer 171B is disposed on the patterned flat layer 17 in the winding area 10B, and can be used as a stop layer when forming the undercut structure described later, for example.
  • the patterned planar layer 17 located in the winding area 10B includes a plurality of raised patterns 173, and the at least one third wiring pattern 161 includes a plurality of third wiring patterns 161 , Wherein one of the plurality of raised patterns 173 covers the plurality of third wiring patterns 161. Specifically, referring to FIG. 1A, one of the plurality of raised patterns 173 may cover three third wiring patterns 161, for example.
  • the convex pattern 173 closest to the opening area 10C may have a certain distance D (for example, about 1 micron) from the opening area 10C to form an area without a patterned flat layer.
  • the pixel definition layer 19 of the array substrate 10 is provided on the patterned flat layer.
  • the support layer 18 of the array substrate 10 of an embodiment of the present invention is disposed on the pixel definition layer, wherein the pixel definition layer 19 and the support layer 18 have at least one undercut structure 181 in common.
  • the pixel definition layer 19 and the support layer 18 have, for example, more than two undercut structures 181.
  • the pixel defining layer 19 and the supporting layer 18 may be formed together (for example, by halftone photomask technology) or separately (for example, using two photomasks).
  • the material of the pixel definition layer 19 and the material of the support layer 18 may be the same or different.
  • the undercut structure 181 is that in the subsequent packaging step, an organic layer (or inorganic layer) formed by evaporation will be broken due to the poor step coverage of the undercut structure. open.
  • the broken organic layer (or inorganic layer) covers the plurality of groove structures, thereby protecting the display area from moisture or oxygen intrusion, and improving the reliability of the display panel.
  • the undercut structure 181 is located above the transistor structure of the array substrate 10 and can be integrated with the existing manufacturing process of the array substrate 10, so the amount of photomask used can be reduced.
  • the height of the undercut structure 181 is smaller than the sum of the thicknesses of the patterned flat layer 17, the pixel definition layer 19, and the support layer 18.
  • the array substrate 10 may further include a barrier layer 192 and a buffer layer 193, which are located between the base substrate 11 and the active layer 12, for example.
  • a packaging area 10D is defined between the display area 10A and the winding area 10B. The packaging area 10D is used for packaging, so the first metal layer 14, the second metal layer 144, the third metal layer 16, the patterned flat layer 17, and the pixel definition are not provided. The layer 19 and the supporting layer 18 and so on.
  • the array substrate 10 of an embodiment of the present invention is formed by forming a layered first wiring pattern 141, a second wiring pattern 144A, a third wiring pattern 161 and an undercut in the winding area 10B.
  • the structure 181 reduces the width of the border formed by the winding area.
  • FIG. 2 is a schematic flowchart of a manufacturing method 20 of an array substrate according to an embodiment of the present invention
  • FIGS. 3A to 3B are various manufacturing steps of the manufacturing method 20 of a display panel according to an embodiment of the present invention. Schematic cross-section.
  • the array substrate includes a display area and a winding area, and includes steps 201 to 212: providing a base substrate (step 201); forming an active layer on On the base substrate in the display area (step 202); forming a first insulating layer on the active layer in the display area and on the base substrate in the winding area (Step 203); forming a first metal layer on the first insulating layer, wherein the first metal layer includes at least one first wiring pattern, which is provided in the first insulating layer in the winding area Layer (step 204); forming a second insulating layer on the first metal layer (step 205); forming a second metal layer on the second insulating layer, wherein the second metal layer includes at least A second wiring pattern is provided on the second insulating layer in the winding area (step 206); a third insulating layer is formed on the second metal layer (step 207); a first Three metal layers are on the third insulating layer, where
  • the step 201 of the manufacturing method 20 of the array substrate according to the embodiment of the present invention is to provide a base substrate 11.
  • the base substrate 11 is, for example, a flexible substrate, a light-transmitting substrate, or a flexible light-transmitting substrate.
  • the step 202 of the manufacturing method 20 of the array substrate according to the embodiment of the present invention is: forming an active layer 12 on the base substrate 11 in the display area 10A.
  • the active layer 12 may include a source doped region 121 and a drain doped region 122 formed by doping.
  • the source doped region 121 and the drain doped region 122 are located in the display region 10A.
  • the material and manufacturing method of the active layer 12 can refer to common materials or manufacturing methods in general semiconductor processes.
  • step 203 of the manufacturing method 20 of the array substrate of the embodiment of the present invention is: forming a first insulating layer 13 on the active layer 12 in the display area 10A and all On the base substrate 11 in the winding area 10B.
  • the material and manufacturing method of the first insulating layer 13 can refer to common materials or manufacturing methods in general semiconductor processes.
  • step 204 of the manufacturing method 20 of the array substrate of the embodiment of the present invention is: forming a first metal layer 14 on the first insulating layer 13, wherein the first metal layer 14 includes at least one first wiring pattern 141 disposed on the first insulating layer in the winding area.
  • the first metal layer 14 further includes a first gate structure pattern layer 142, and the first gate structure pattern layer 142 is disposed on the first insulating layer in the display area 10A. 13 on.
  • the first wiring pattern 141 and the first gate structure pattern layer 142 are formed by the same photomask process, so the number of photomasks used can be reduced.
  • step 205 of the manufacturing method 20 of the array substrate according to the embodiment of the present invention is: forming a second insulating layer 143 on the first metal layer 14.
  • the second insulating layer 143 serves as a gate insulating layer.
  • step 206 of the manufacturing method 20 of the array substrate of the embodiment of the present invention is: forming a second metal layer 144 on the second insulating layer 143, wherein the second metal
  • the layer 144 includes at least one second wiring pattern 144A, which is disposed on the second insulating layer 143 in the winding area 10B.
  • the second metal layer 144 further includes a second gate structure pattern layer 144B, and the second gate structure pattern layer 144B is disposed on the second insulating layer in the display area 10A 143 on.
  • the second wiring pattern 144A and the second gate structure pattern layer 144B are formed by the same photomask process, so the number of photomasks used can be reduced.
  • the first gate structure pattern layer 142 and the second gate structure pattern layer 144B located in the display area are aligned with each other, so that the first gate structure pattern layer 142 and the second gate structure
  • the pattern layer 144B forms a storage capacitor.
  • the first wiring pattern 141 and the second wiring pattern 144A located in the winding area 10B do not need a storage capacitor, so the first wiring pattern 141 and The second wiring patterns 144A do not need to be aligned.
  • the step 207 of the manufacturing method 20 of the array substrate according to the embodiment of the present invention is: forming a third insulating layer 15 on the second metal layer 14.
  • the third insulating layer 15 can be used as an interlayer insulating layer (ILD).
  • ILD interlayer insulating layer
  • the material and manufacturing method of the third insulating layer 15 can refer to common materials or manufacturing methods in general semiconductor processes.
  • step 208 of the manufacturing method 20 of the array substrate of the embodiment of the present invention is: forming a third metal layer 16 on the third insulating layer 15, wherein the third metal layer 16 includes at least one third wiring pattern 161 disposed on the third insulating layer 15 in the winding area 10B.
  • the third metal layer 16 further includes a source/drain structure pattern 162 disposed on the third insulating layer 15 in the display area 10A, wherein the source/drain structure The pattern 162 is electrically connected to the active layer 12 through a first through hole 151 penetrating the third insulating layer 15, the second insulating layer 143 and the first insulating layer 13.
  • the first through hole 151 may be formed by photolithography first, and then the step of forming the third metal layer 16 may be performed.
  • the third wiring pattern 161 and the source/drain structure pattern 162 are formed by the same photomask process, so the number of photomasks used can be reduced.
  • step 209 of the manufacturing method 20 of the array substrate of the embodiment of the present invention is: forming a patterned planar layer 17 on the third metal layer 16 in the display area 10A and On the third metal layer 16 in the winding area 10B.
  • the patterned planarization layer 17 can be used to protect and partially planarize the transistor structure formed in the display area 10A and the first wiring pattern 141, the second wiring pattern 144A, and the wiring pattern 144A located in the winding area 10B.
  • the material and manufacturing method of the patterned flat layer 17 can refer to common materials or manufacturing methods in general semiconductor processes.
  • the step 210 of the manufacturing method 20 of the array substrate according to the embodiment of the present invention is: forming a pixel definition layer 19 on the patterned flat layer 17.
  • the material of the pixel definition layer 19 can refer to common materials in general semiconductor processes.
  • the array of an embodiment of the present invention further includes the step of forming a fourth metal layer 171, the fourth metal layer 171 is disposed on the patterned flat layer 17, wherein the fourth metal layer 171 includes: an anode layer 171A and An etch stop layer 171B.
  • the anode layer 171A is disposed on the patterned flat layer 17 in the display area 10A, wherein the anode layer 171A is electrically connected to the patterned flat layer 17 through a second through hole 172 passing through the patterned flat layer 17
  • the source/drain structure pattern 162 is described.
  • the second through hole 172 may be formed by photolithography first, and then the step of forming the anode layer 171 may be performed.
  • the etching stop layer 171B is disposed on the patterned flat layer 17 in the winding area 10B, and can be used as a stop layer when forming the undercut structure described later, for example.
  • the step 211 of the manufacturing method 20 of the array substrate according to the embodiment of the present invention is: forming a support layer 18 on the pixel definition layer 19.
  • the pixel defining layer 19 and the supporting layer 18 may be formed together (for example, by halftone photomask technology) or separately (for example, using two photomasks).
  • the material of the pixel definition layer 19 and the material of the support layer 18 may be the same (as shown in FIG. 3B) or different (as shown in FIG. 1A).
  • step 212 of the manufacturing method 20 of the array substrate of the embodiment of the present invention is: performing an etching step on the pixel definition layer 19 and the support layer 18, so that the etching is performed After the step, the pixel definition layer 19 and the supporting layer 18 have at least one undercut structure 181 together.
  • the etching stop layer 171B can be used as a lower etching stop layer, so that the patterned inorganic layer 18 is laterally etched by an etching solution (ie, wet etching method), and further has an undercut structure 181 .
  • the etching step may be performed by, for example, covering another etching stop layer (not shown) on the supporting layer 18 and performing a dry etching method.
  • the material of the other etching stop layer may include at least one of indium gallium zinc oxide (IGZO), indium tin oxide (ITO), and indium zinc oxide IZO.
  • the manufacturing method 20 of the array substrate may further include, for example, the steps of forming a barrier layer 192 and forming a buffer layer 193, both of which are located between the base substrate 11 and the active layer 12. .
  • a packaging area 10D is defined between the display area 10A and the winding area 10B. The packaging area 10D is used for packaging, so the first metal layer 14, the second metal layer 144, the third metal layer 16 and the patterned flat layer are not formed in the packaging area 10D 17.
  • the method for manufacturing an array substrate 20 of an embodiment of the present invention is to form a first wiring pattern 141, the second wiring pattern 144A, and a third wiring pattern 141, the second wiring pattern 144A, and the third wiring
  • the pattern 161 and the undercut structure 181 reduce the width of the border formed by the winding area.
  • first wiring pattern 141, the second wiring pattern 144A, and the third wiring pattern 161 can be formed by incorporating an existing photomask process (for example, forming the first gate The structure pattern layer 142, the second gate structure pattern layer 144B, and the source/drain structure pattern 162 are photomasked, so the number of photomasks used can be reduced (or the number of photomasks is not added) usage amount).

Landscapes

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  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

一种阵列基板（10）及其制造方法。所述阵列基板（10）包含一显示区（10A）及一绕线区（10B），其中所述阵列基板（10）包含一衬底基板（11）、一有源层（12）、一第一绝缘层（13）、一第一金属层（14）、一第二绝缘层（143）、一第二金属层（144）、一第三绝缘层（15）、一第三金属层（16）一图案化平坦层（17）、一像素定义层（19）及一支撑层（18）。所述第一金属层（14）包含至少一第一走线图案（141）；所述第二金属层（144）包含至少一第二走线图案（144A）；所述第三金属层（16）包含至少一第三走线图案（161）及所述绕线区（10B）内的所述像素定义层（19）与所述支撑层（18）共同具有至少一底切结构（181）。该阵列基板（10）及其制造方法可减少所述绕线区（10B）形成的边界(border)的宽度。

Description

阵列基板及其制造方法 技术领域
本发明是有关于一种基板及其制造方法，特别是有关于一种阵列基板及其制造方法。
 背景技术
全面屏是OLED显示技术发展的目标之一。目前的屏下(under-display)摄像头技术主要是通过对在显示面板中形成容纳一摄像头的一孔洞。然而，上述孔洞是通过移除一摄像头区域的衬底基板而形成，故容易影响封装效果，并且具有信赖性差(poor reliability)的问题。
为了解决上述问题，现有技术是通过在邻近孔洞的位置处(例如一显示区与所述摄像头区之间的边界处)设有位于所述阵列基板的晶体管结构下方的多个凹槽结构，所述多个凹槽结构各具有一底切(undercut)结构。在后续进行封装步骤时，蒸镀形成的一有机层(或无机层)会由于所述底切结构的台阶覆盖性差而断开。断开的有机层(或无机层)会覆盖所述多个凹槽结构，进而保护所述显示区不受水气或氧气的入侵，提高显示面板的信赖性。
另外，现有的金属信号线是平行设置并且绕过所述孔洞，而形成具有一定宽度的绕线区。此外，在现有的显示面板，平行设置的所述绕线区与所述多个凹槽结构会形成屏下摄像头区的边界(border)，此边界的形成会降低全面屏的屏占比，进而降低了全面屏的视觉体验。
故，有必要提供一种阵列基板及其制造方法，以解决现有技术所存在的问题。
 技术问题
有鉴于此，本发明提供一种阵列基板及其制造方法，以解决现有技术中平行设置的所述绕线区与所述多个凹槽结构所形成的边界降低全面屏的屏占比的问题。
 技术解决方案
本发明的一目的在于提供一种阵列基板及其制造方法，其通过在所述绕线区中形成层叠设置的第一走线图案、第二走线图案及底切结构，从而减少所述绕线区形成的边界(border)的宽度。
为达成本发明的前述目的，本发明一实施例提供一种阵列基板，其中所述阵列基板包含：一衬底基板、一有源层、一第一绝缘层、一第一金属层、一第二绝缘层、一第二金属层、一第三绝缘层、一第三金属层、一图案化平坦层、一像素定义层及一支撑层。所述有源层设于所述显示区内的所述衬底基板上。所述第一绝缘层设于所述显示区内的所述有源层上及所述绕线区内的所述衬底基板上。所述第一金属层设于所述第一绝缘层上，其中所述第一金属层包含至少一第一走线图案，设于所述绕线区内的所述第一绝缘层上，所述第一金属层还包含一第一栅极结构图案层，设于所述显示区内的所述第一绝缘层上。所述第二绝缘层设于所述第一金属层上。所述第二金属层设于所述第二绝缘层上，其中所述第二金属层包含至少一第二走线图案，设于所述绕线区内的所述第二绝缘层上。所述第三绝缘层设于所述第二金属层上。所述第三金属层设于所述第三绝缘层上，其中所述第三金属层包含至少一第三走线图案，设于所述绕线区内的所述第三绝缘层上。所述图案化平坦层设于所述显示区内的所述第二金属层上与所述绕线区内的所述第二金属层上，其中位于所述绕线区内的所述图案化平坦层包含多个凸起图案，以及所述至少一第三走线图案包含多个第三走线图案，其中所述多个凸起图案的一个覆盖所述多个第三走线图案。所述像素定义层设于所述图案化平坦层上。所述支撑层设于所述像素定义层上，其中所述像素定义层与所述支撑层共同具有至少一底切结构。
在本发明的一实施例中，所述第二金属层还包含一第二栅极结构图案层，设于所述显示区内的所述第二绝缘层上。
在本发明的一实施例中，所述第三金属层还包含一源/漏极结构图案，设于所述显示区内的所述第二绝缘层上，其中所述源/漏极结构图案通过贯穿所述第三绝缘层、所述第二绝缘层与所述第一绝缘层的一第一通孔以电性连接所述有源层。
在本发明的一实施例中，所述阵列基板还包含一第四金属层，所述第四金属层设于所述图案化平坦层上，其中所述第四金属层包括一阳极层及一蚀刻阻挡层。所述阳极层设于所述显示区内的所述图案化平坦层上，其中所述阳极层通过贯穿所述图案化平坦层的一第二通孔以电性连接所述源/漏极结构图案。所述蚀刻阻挡层设于所述绕线区内的所述图案化平坦层上。
为达成本发明的前述目的，本发明一实施例提供一种阵列基板，其中所述阵列基板包含：一衬底基板、一有源层、一第一绝缘层、一第一金属层、一第二绝缘层、一第二金属层、一第三绝缘层、一第三金属层、一图案化平坦层、一像素定义层及一支撑层。所述有源层设于所述显示区内的所述衬底基板上。所述第一绝缘层设于所述显示区内的所述有源层上及所述绕线区内的所述衬底基板上。所述第一金属层设于所述第一绝缘层上，其中所述第一金属层包含至少一第一走线图案，设于所述绕线区内的所述第一绝缘层上。所述第二绝缘层设于所述第一金属层上。所述第二金属层设于所述第二绝缘层上，其中所述第二金属层包含至少一第二走线图案，设于所述绕线区内的所述第二绝缘层上。所述第三绝缘层设于所述第二金属层上。所述第三金属层设于所述第三绝缘层上，其中所述第三金属层包含至少一第三走线图案，设于所述绕线区内的所述第三绝缘层上。所述图案化平坦层设于所述显示区内的所述第二金属层上与所述绕线区内的所述第二金属层上。所述像素定义层设于所述图案化平坦层上。所述支撑层设于所述像素定义层上，其中所述像素定义层与所述支撑层共同具有至少一底切结构。
在本发明的一实施例中，所述第一金属层还包含一第一栅极结构图案层，设于所述显示区内的所述第一绝缘层上。
在本发明的一实施例中，所述第二金属层还包含一第二栅极结构图案层，设于所述显示区内的所述第二绝缘层上。
在本发明的一实施例中，所述第三金属层还包含一源/漏极结构图案，设于所述显示区内的所述第二绝缘层上，其中所述源/漏极结构图案通过贯穿所述第三绝缘层、所述第二绝缘层与所述第一绝缘层的一第一通孔以电性连接所述有源层。
在本发明的一实施例中，所述阵列基板还包含一第四金属层，所述第四金属层设于所述图案化平坦层上，其中所述第四金属层包括一阳极层及一蚀刻阻挡层。所述阳极层设于所述显示区内的所述图案化平坦层上，其中所述阳极层通过贯穿所述图案化平坦层的一第二通孔以电性连接所述源/漏极结构图案。所述蚀刻阻挡层设于所述绕线区内的所述图案化平坦层上。
在本发明的一实施例中，位于所述绕线区内的所述图案化平坦层包含多个凸起图案，以及所述至少一第三走线图案包含多个第三走线图案，其中所述多个凸起图案的一个覆盖所述多个第三走线图案。
再者，本发明另一实施例提供一种阵列基板的制造方法，所述阵列基板包含一显示区及一绕线区，其中所述阵列基板的制造方法包含步骤：提供一衬底基板；形成一有源层于所述显示区内的所述衬底基板上；形成一第一绝缘层于所述显示区内的所述有源层上及所述绕线区内的所述衬底基板上；形成一第一金属层于所述第一绝缘层上，其中所述第一金属层包含至少一第一走线图案，设于所述绕线区内的所述第一绝缘层上；形成一第二绝缘层于所述第一金属层上；形成一第二金属层于所述第二绝缘层上，其中所述第二金属层包含至少一第二走线图案，设于所述绕线区内的所述第二绝缘层上；形成一第三绝缘层于所述第二金属层上；形成一第三金属层于所述第三绝缘层上，其中所述第三金属层包含至少一第三走线图案，设于所述绕线区内的所述第三绝缘层上；形成一图案化平坦层于所述显示区内的所述第三金属层上与所述绕线区内的所述第三金属层上；形成一像素定义层于所述图案化平坦层上；形成一支撑层于所述像素定义层上；及对所述像素定义层及所述支撑层进行一蚀刻步骤，以使进行所述蚀刻步骤后的所述像素定义层与所述支撑层共同具有至少一底切结构。
在本发明的一实施例中，所述第一金属层还包含一第一栅极结构图案层，设于所述显示区内的所述第一绝缘层上；及所述第二金属层还包含一第二栅极结构图案层，设于所述显示区内的所述第二绝缘层上。
在本发明的一实施例中，所述第三金属层还包含一源/漏极结构图案，设于所述显示区内的所述第二绝缘层上，其中所述源/漏极结构图案通过贯穿所述第三绝缘层、所述第二绝缘层与所述第一绝缘层的一第一通孔以电性连接所述有源层。
在本发明的一实施例中，在形成所述图案化平坦层的步骤之后及形成所述像素定义层的步骤之前，还包含步骤：形成一第四金属层，所述第四金属层设于所述图案化平坦层上，其中所述第四金属层包括：一阳极层及一蚀刻阻挡层。所述阳极层设于所述显示区内的所述图案化平坦层上，其中所述阳极层通过贯穿所述图案化平坦层的一第二通孔以电性连接所述源/漏极结构图案。所述蚀刻阻挡层设于所述绕线区内的所述图案化平坦层上。
在本发明的一实施例中，位于所述绕线区内的所述图案化平坦层包含多个凸起图案，以及所述至少一第三走线图案包含多个第三走线图案，其中所述多个凸起图案的一个覆盖所述多个第三走线图案。
 有益效果
与现有技术相比较，本发明的阵列基板及其制造方法，通过在所述绕线区中形成层叠设置的第一走线图案、第二走线图案、第三走线图案及底切结构，从而减少所述绕线区形成的边界的宽度。另外，由于第一走线图案、第二走线图案、第三走线图案及底切结构可与显示区的构件一并形成，故可降低光掩膜的使用量。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
 附图说明
图1A是本发明一实施例的阵列基板的剖面示意图。
图1B是本发明一实施例的阵列基板的显示区、绕线区、开孔区及封装区的示意图。
图2是本发明一实施例的阵列基板的制造方法的流程示意图。
图3A至3B是本发明一实施例的阵列基板的制造方法的各个制造步骤的剖面示意图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参照图1A及1B，本发明一实施例的阵列基板10包含一显示区(active area；AA)10A及一绕线区10B。在一实施例中，所述阵列基板10还包含一开孔区10C，其中所述绕线区10B介于所述显示区10A与所述开孔区10C之间。在一范例中，所述开孔区10C可用于容纳一摄像头或一指纹辨识模块等屏下元件。
本发明一实施例的阵列基板10包含一衬底基板11、一有源层12、一第一绝缘层13、一第一金属层14、一第二绝缘层143、一第二金属层144、一第三绝缘层15、一第三金属层16、一图案化平坦层17、一像素定义层19及一支撑层18。在一实施例中，所述衬底基板11可用于承载所述有源层12、所述第一绝缘层13、所述第一金属层14、所述第二绝缘层143、所述第二金属层144、所述第三绝缘层15、所述第三金属层16、所述图案化平坦层17、所述像素定义层19及所述支撑层18。在一实施例中，所述衬底基板11例如是一柔性基板、一透光基板或者一柔性透光基板。
本发明一实施例的阵列基板10的有源层12设于所述显示区10A的所述衬底基板11上。所述有源层12可包含通过掺杂方式所形成的一源极掺杂区121与一漏极掺杂区122，以及设置在所述源极掺杂区121与所述漏极掺杂区122之间的一沟道区123。所述源极掺杂区121、所述漏极掺杂区122与所述沟道区123位在所述显示区10A上。
本发明一实施例的阵列基板10的第一绝缘层13设于所述显示区10A内的所述有源层12上及所述绕线区10B内的所述衬底基板11上。在一实施例中，所述第一绝缘层13作为一栅极绝缘层。
本发明一实施例的阵列基板10的第一金属层14设于所述第一绝缘层13上，其中所述第一金属层14包含至少一第一走线图案141，设于所述绕线区10B内的所述第一绝缘层13上。在一实施例中，所述第一金属层14还包含一第一栅极结构图案层142，所述第一栅极结构图案层142设于所述显示区10A内的所述第一绝缘层13上。在另一实施例中，所述第一走线图案141与所述第一栅极结构图案层142是通过同一光掩膜工艺所形成，故可减少光掩膜的使用数量。
本发明一实施例的阵列基板10的第二绝缘层143设于所述第一金属层14上。在一实施例中，所述第二绝缘层143作为一栅极绝缘层。
本发明一实施例的阵列基板10的第二金属层144设于所述第二绝缘层143上，其中所述第二金属层144包含至少一第二走线图案144A，设于所述绕线区10B内的所述第二绝缘层143上。在一实施例中，所述第二金属层144还包含一第二栅极结构图案层144B，所述第二栅极结构图案层144B设于所述显示区10A内的所述第二绝缘层143上。在另一实施例中，所述第二走线图案144A与所述第二栅极结构图案层144B是通过同一光掩膜工艺所形成，故可减少光掩膜的使用数量。一方面，位在所述显示区的栅极层142A与栅极层142B相互对齐，以使所述栅极层142A与所述栅极层142B形成存储电容。另一方面，在一实施例中，位于所述绕线区10B的所述第一走线图案141与所述第二走线图案144A不需存储电容，故所述第一走线图案141与所述第二走线图案144A之间不需对齐。本发明一实施例的阵列基板10的第三绝缘层15设于所述第二金属层144上。在一实施例中，所述第三绝缘层15可作为一层间绝缘层(ILD)。在一实施例中，位于所述显示区10A的所述第三绝缘层15包含三类开孔，第一类开孔至所述有源层12，第二类开孔至所述第一金属层14，第三类开孔至所述第二金属层144。
本发明一实施例的阵列基板10的第三金属层16设于所述第三绝缘层15上，其中所述第三金属层16包含至少一第三走线图案161，设于所述绕线区10B内的所述第三绝缘层15上。在一实施例中，所述第三金属层16还包含一源/漏极结构图案162，设于所述显示区10A内的所述第三绝缘层15上，其中所述源/漏极结构图案162通过贯穿所述第三绝缘层15、所述第二绝缘层143与所述第一绝缘层13的一第一通孔151以电性连接所述有源层12。在另一实施例中，所述第三走线图案161与所述源/漏极结构图案162是通过同一光掩膜工艺所形成，故可减少光掩膜的使用数量。在又一实施例中，位于所述显示区10A的所述第三金属层16通过所述第三绝缘层15的三类开孔而和所述有源层12、所述第一金属层14、所述第二金属层144进行搭接。
本发明一实施例的阵列基板10的图案化平坦层17设于所述显示区10A内的所述第三金属层16上与所述绕线区10B内的所述第三金属层16上。所述图案化平坦层17可用于保护及部分的平坦化位于所述显示区10A内所形成的晶体管结构以及位于所述绕线区10B的第一走线图案141、第二走线图案144A与第三走线图案161。在一实施例中，所述阵列基板10还包含一第四金属层171，所述第四金属层设于所述图案化平坦层17上，其中所述第四金属层171包括一阳极层171A及一蚀刻阻挡层171B。所述阳极层171A设于所述显示区10A内的所述图案化平坦层17上，其中所述阳极层171A通过贯穿所述图案化平坦层17的一第二通孔172以电性连接所述源/漏极结构图案162。所述蚀刻阻挡层171B设于所述绕线区10B内的所述图案化平坦层17上，例如可作为形成后述的底切结构时的阻挡层。
在一实施例中，位于所述绕线区10B内的所述图案化平坦层17包含多个凸起图案173，以及所述至少一第三走线图案161包含多个第三走线图案161，其中所述多个凸起图案173中的一个覆盖所述多个第三走线图案161。具体而言，请参照图1A，所述多个凸起图案173中的一个例如可以覆盖三个第三走线图案161。在另一实施例中，最靠近所述开孔区10C的凸起图案173可与所述开孔区10C具有一定距离D(例如约1微米)，以形成不具有图案化平坦层的区域。
本发明一实施例的阵列基板10的像素定义层19设于所述图案化平坦层上。另外，本发明一实施例的阵列基板10的支撑层18设于所述像素定义层上，其中所述像素定义层19与所述支撑层18共同具有至少一底切结构181。在一范例中，所述像素定义层19与所述支撑层18例如具有二个以上的底切结构181。在一实施例中，所述像素定义层19与所述支撑层18可例如一并形成(例如通过半色调光掩膜技术)或分别形成(例如使用二个光掩膜)。在另一实施例中。所述像素定义层19的材质与所述支撑层18的材质可以是相同的或不同的。
这边要提到的是，所述底切结构181的用途在于，在后续进行封装步骤时，蒸镀形成的一有机层(或无机层)会由于所述底切结构的台阶覆盖性差而断开。断开的有机层(或无机层)会覆盖所述多个凹槽结构，进而保护所述显示区不受水气或氧气的入侵，提高显示面板的信赖性。值得一提的是，所述底切结构181位在阵列基板10的晶体管结构的上方，并且可与现有的阵列基板10的制作过程整合，故可减少光掩膜的使用量。在一实施例中，所述底切结构181的高度小于所述图案化平坦层17、所述像素定义层19和所述支撑层18的厚度的总和。
在一实施例中，所述阵列基板10例如还可包含一阻隔层192与一缓冲层193，两者位于所述衬底基板11与所述有源层12之间。在一实施例中，所述显示区10A与所述绕线区10B之间定义有一封装区10D。所述封装区10D是作为封装用途，故不设有所述第一金属层14、所述第二金属层144、所述第三金属层16、所述图案化平坦层17、所述像素定义层19与所述支撑层18等。
由上可知，本发明一实施例的阵列基板10是通过在所述绕线区10B中形成层叠设置的第一走线图案141、第二走线图案144A、第三走线图案161及底切结构181，从而减少所述绕线区形成的边界(border)的宽度。
请参照图2、图3A及3B，图2是本发明实施例的阵列基板的制造方法20的流程示意图，及图3A至3B是本发明实施例的显示面板的制造方法20的各个制造步骤的剖面示意图。本发明实施例的阵列基板的制造方法20中，所述阵列基板包含一显示区及一绕线区，并且包含步骤201至212：提供一衬底基板(步骤201)；形成一有源层于所述显示区内的所述衬底基板上(步骤202)；形成一第一绝缘层于所述显示区内的所述有源层上及所述绕线区内的所述衬底基板上(步骤203)；形成一第一金属层于所述第一绝缘层上，其中所述第一金属层包含至少一第一走线图案，设于所述绕线区内的所述第一绝缘层上(步骤204)；形成一第二绝缘层于所述第一金属层上(步骤205)；形成一第二金属层于所述第二绝缘层上，其中所述第二金属层包含至少一第二走线图案，设于所述绕线区内的所述第二绝缘层上(步骤206)；形成一第三绝缘层于所述第二金属层上(步骤207)；形成一第三金属层于所述第三绝缘层上，其中所述第三金属层包含至少一第三走线图案，设于所述绕线区内的所述第三绝缘层上(步骤208)；形成一图案化平坦层于所述显示区内的所述第二金属层上与所述绕线区内的所述第二金属层上(步骤209)；形成一像素定义层于所述图案化平坦层上(步骤210)；形成一支撑层于所述像素定义层上(步骤211)；及对所述像素定义层及所述支撑层进行一蚀刻步骤，以使进行所述蚀刻步骤后的所述像素定义层与所述支撑层共同具有至少一底切结构(步骤212)。
请一并参照图2及图3A，本发明实施例的阵列基板的制造方法20的步骤201是：提供一衬底基板11。在一实施例中，所述衬底基板11例如是一柔性基板、一透光基板或者一柔性透光基板。
请一并参照图2及图3A，本发明实施例的阵列基板的制造方法20的步骤202是：形成一有源层12于所述显示区10A内的所述衬底基板11上。所述有源层12可包含通过掺杂方式所形成的一源极掺杂区121与一漏极掺杂区122。所述源极掺杂区121与所述漏极掺杂区122位在所述显示区10A内。要提到的是，所述有源层12的材料与制作方法可参考一般半导体工艺中常见材料或制作方法。
请一并参照图2及图3A，本发明实施例的阵列基板的制造方法20的步骤203是：形成一第一绝缘层13于所述显示区10A内的所述有源层12上及所述绕线区10B内的所述衬底基板11上。要提到的是，所述第一绝缘层13的材料与制作方法可参考一般半导体工艺中常见材料或制作方法。
请一并参照图2及图3A，本发明实施例的阵列基板的制造方法20的步骤204是：形成一第一金属层14于所述第一绝缘层13上，其中所述第一金属层14包含至少一第一走线图案141，设于所述绕线区内的所述第一绝缘层上。在一实施例中，所述第一金属层14还包含一第一栅极结构图案层142，所述第一栅极结构图案层142设于所述显示区10A内的所述第一绝缘层13上。在另一实施例中，所述第一走线图案141与所述第一栅极结构图案层142是通过同一光掩膜工艺所形成，故可减少光掩膜的使用数量。
请一并参照图2及图3A，本发明实施例的阵列基板的制造方法20的步骤205是：形成一第二绝缘层143于所述第一金属层14上。在一实施例中，所述第二绝缘层143作为一栅极绝缘层。
请一并参照图2及图3A，本发明实施例的阵列基板的制造方法20的步骤206是：形成一第二金属层144设于所述第二绝缘层143上，其中所述第二金属层144包含至少一第二走线图案144A，设于所述绕线区10B内的所述第二绝缘层143上。在一实施例中，所述第二金属层144还包含一第二栅极结构图案层144B，所述第二栅极结构图案层144B设于所述显示区10A内的所述第二绝缘层143上。在另一实施例中，所述第二走线图案144A与所述第二栅极结构图案层144B是通过同一光掩膜工艺所形成，故可减少光掩膜的使用数量。一方面，位在所述显示区的第一栅极结构图案层142与第二栅极结构图案层144B相互对齐，以使所述第一栅极结构图案层142与所述第二栅极结构图案层144B形成存储电容。另一方面，在一实施例中，位于所述绕线区10B的所述第一走线图案141与所述第二走线图案144A不需存储电容，故所述第一走线图案141与所述第二走线图案144A之间不需对齐。
请一并参照图2及图3A，本发明实施例的阵列基板的制造方法20的步骤207是：形成一第三绝缘层15于所述第二金属层14上。在一实施例中，所述第三绝缘层15可作为一层间绝缘层(ILD)。要提到的是，所述第三绝缘层15的材料与制作方法可参考一般半导体工艺中常见材料或制作方法。
请一并参照图2及图3A，本发明实施例的阵列基板的制造方法20的步骤208是：形成一第三金属层16于所述第三绝缘层15上，其中所述第三金属层16包含至少一第三走线图案161，设于所述绕线区10B内的所述第三绝缘层15上。在一实施例中，所述第三金属层16还包含一源/漏极结构图案162，设于所述显示区10A内的所述第三绝缘层15上，其中所述源/漏极结构图案162通过贯穿所述第三绝缘层15、所述第二绝缘层143与所述第一绝缘层13的一第一通孔151以电性连接所述有源层12。在一范例中，例如可先通过微影蚀刻的方式形成所述第一通孔151，之后进行形成所述第三金属层16的步骤。在另一实施例中，所述第三走线图案161与所述源/漏极结构图案162是通过同一光掩膜工艺所形成，故可减少光掩膜的使用数量。
请一并参照图2及图3A，本发明实施例的阵列基板的制造方法20的步骤209是：形成一图案化平坦层17于所述显示区10A内的所述第三金属层16上与所述绕线区10B内的所述第三金属层16上。所述图案化平坦层17可用于保护及部分的平坦化位于所述显示区10A内所形成的晶体管结构以及位于所述绕线区10B的第一走线图案141、第二走线图案144A与第三走线图案161。要提到的是，所述图案化平坦层17的材料与制作方法可参考一般半导体工艺中常见材料或制作方法。
请一并参照图2及图3B，本发明实施例的阵列基板的制造方法20的步骤210是：形成一像素定义层19于所述图案化平坦层17上。在一实施例中，所述像素定义层19的材料可参考一般半导体工艺中常见材料。
请一并参照图2、图3A及图3B，在一实施例中，在形成所述图案化平坦层的步骤209之后及形成所述像素定义层的步骤210之前，本发明一实施例的阵列基板的制造方法20还包含步骤：形成一第四金属层171，所述第四金属层171设于所述图案化平坦层17上，其中所述第四金属层171包括：一阳极层171A及一蚀刻阻挡层171B。所述阳极层171A设于所述显示区10A内的所述图案化平坦层17上，其中所述阳极层171A通过贯穿所述图案化平坦层17的一第二通孔172以电性连接所述源/漏极结构图案162。在一范例中，例如可先通过微影蚀刻的方式形成所述第二通孔172，之后进行形成所述阳极层171的步骤。所述蚀刻阻挡层171B设于所述绕线区10B内的所述图案化平坦层17上，例如可作为形成后述的底切结构时的阻挡层。
请一并参照图2及图3B，本发明实施例的阵列基板的制造方法20的步骤211是：形成一支撑层18于所述像素定义层19上。在一实施例中，所述像素定义层19与所述支撑层18可例如一并形成(例如通过半色调光掩膜技术)或分别形成(例如使用二个光掩膜)。在另一实施例中。所述像素定义层19的材质与所述支撑层18的材质可以是相同的(如图3B 所示)或不同的(如图1A所示)。
请一并参照图1A及图2，本发明实施例的阵列基板的制造方法20的步骤212是：对所述像素定义层19及所述支撑层18进行一蚀刻步骤，以使进行所述蚀刻步骤后的所述像素定义层19与所述支撑层18共同具有至少一底切结构181。在本步骤212中，所述蚀刻阻挡层171B可作为一下方蚀刻阻档层，以使所述图案化无机层18被一蚀刻液横向蚀刻(即湿蚀刻法)，进而具有一底切结构181。在一实施例中，所述蚀刻步骤例如可通过覆盖另一蚀刻阻挡层(未绘示)于所述支撑层18上并以干蚀刻法进行。在一范例中，所述另一蚀刻阻挡层的材质可以包含氧化铟镓锌(IGZO)、氧化铟锡(ITO)及氧化铟锌IZO的至少一种。
在一实施例中，所述阵列基板的制造方法20例如还可包含形成一阻隔层192与形成一缓冲层193的步骤，两者位于所述衬底基板11与所述有源层12之间。在一实施例中，所述显示区10A与所述绕线区10B之间定义有一封装区10D。所述封装区10D是作为封装用途，故在所述封装区10D内不形成所述第一金属层14、所述第二金属层144、所述第三金属层16及所述图案化平坦层17、所述像素定义层19与所述支撑层18等。
由上可知，本发明一实施例的阵列基板的制造方法20是通过在所述绕线区10B中形成层叠设置的第一走线图案141、所述第二走线图案144A、第三走线图案161及底切结构181，从而减少所述绕线区形成的边界(border)的宽度。此外，由于所述第一走线图案141、所述第二走线图案144A与所述第三走线图案161可并入现有的光掩膜工艺来形成(例如形成所述第一栅极结构图案层142、所述第二栅极结构图案层144B与所述源/漏极结构图案162的光掩膜工艺)，故可减少光掩膜的使用数量(或不额外增加光掩膜的使用数量)。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (15)

  1. 一种阵列基板，包含一显示区及一绕线区，所述阵列基板包含：
    一衬底基板；
    一有源层，设于所述显示区内的所述衬底基板上；
    一第一绝缘层，设于所述显示区内的所述有源层上及所述绕线区内的所述衬底基板上；
    一第一金属层，设于所述第一绝缘层上，其中所述第一金属层包含至少一第一走线图案，设于所述绕线区内的所述第一绝缘层上，其中所述第一金属层还包含一第一栅极结构图案层，设于所述显示区内的所述第一绝缘层上；
    一第二绝缘层，设于所述第一金属层上；
    一第二金属层，设于所述第二绝缘层上，其中所述第二金属层包含至少一第二走线图案，设于所述绕线区内的所述第二绝缘层上；
    一第三绝缘层，设于所述第二金属层上；
    一第三金属层，设于所述第三绝缘层上，其中所述第三金属层包含至少一第三走线图案，设于所述绕线区内的所述第三绝缘层上；
    一图案化平坦层，设于所述显示区内的所述第三金属层上与所述绕线区内的所述第三金属层上，其中位于所述绕线区内的所述图案化平坦层包含多个凸起图案，以及所述至少一第三走线图案包含多个第三走线图案，其中所述多个凸起图案中的一个覆盖所述多个第三走线图案；
    一像素定义层，设于所述图案化平坦层上；及
    一支撑层，设于所述像素定义层上，其中所述像素定义层与所述支撑层共同具有至少一底切结构。
  2. 如权利要求1所述的阵列基板，其中所述第二金属层还包含一第二栅极结构图案层，设于所述显示区内的所述第二绝缘层上。
  3. 如权利要求2所述的阵列基板，其中所述第三金属层还包含一源/漏极结构图案，设于所述显示区内的所述第三绝缘层上，其中所述源/漏极结构图案通过贯穿所述第三绝缘层、所述第二绝缘层与所述第一绝缘层的一第一通孔以电性连接所述有源层。
  4. 如权利要求3所述的阵列基板，还包含一第四金属层，所述第四金属层设于所述图案化平坦层上，其中所述第四金属层包括：
    一阳极层，设于所述显示区内的所述图案化平坦层上，其中所述阳极层通过贯穿所述图案化平坦层的一第二通孔以电性连接所述源/漏极结构图案；及
    一蚀刻阻挡层，设于所述绕线区内的所述图案化平坦层上。
  5. 一种阵列基板，包含一显示区及一绕线区，所述阵列基板包含：
    一衬底基板；
    一有源层，设于所述显示区内的所述衬底基板上；
    一第一绝缘层，设于所述显示区内的所述有源层上及所述绕线区内的所述衬底基板上；
    一第一金属层，设于所述第一绝缘层上，其中所述第一金属层包含至少一第一走线图案，设于所述绕线区内的所述第一绝缘层上；
    一第二绝缘层，设于所述第一金属层上；
    一第二金属层，设于所述第二绝缘层上，其中所述第二金属层包含至少一第二走线图案，设于所述绕线区内的所述第二绝缘层上；
    一第三绝缘层，设于所述第二金属层上；
    一第三金属层，设于所述第三绝缘层上，其中所述第三金属层包含至少一第三走线图案，设于所述绕线区内的所述第三绝缘层上；
    一图案化平坦层，设于所述显示区内的所述第三金属层上与所述绕线区内的所述第三金属层上；
    一像素定义层，设于所述图案化平坦层上；及
    一支撑层，设于所述像素定义层上，其中所述像素定义层与所述支撑层共同具有至少一底切结构。
  6. 如权利要求5所述的阵列基板，其中所述第一金属层还包含一第一栅极结构图案层，设于所述显示区内的所述第一绝缘层上。
  7. 如权利要求6所述的阵列基板，其中所述第二金属层还包含一第二栅极结构图案层，设于所述显示区内的所述第二绝缘层上。
  8. 如权利要求7所述的阵列基板，其中所述第三金属层还包含一源/漏极结构图案，设于所述显示区内的所述第三绝缘层上，其中所述源/漏极结构图案通过贯穿所述第三绝缘层、所述第二绝缘层与所述第一绝缘层的一第一通孔以电性连接所述有源层。
  9. 如权利要求8所述的阵列基板，还包含一第四金属层，所述第四金属层设于所述图案化平坦层上，其中所述第四金属层包括：
    一阳极层，设于所述显示区内的所述图案化平坦层上，其中所述阳极层通过贯穿所述图案化平坦层的一第二通孔以电性连接所述源/漏极结构图案；及
    一蚀刻阻挡层，设于所述绕线区内的所述图案化平坦层上。
  10. 如权利要求5所述的阵列基板，其中位于所述绕线区内的所述图案化平坦层包含多个凸起图案，以及所述至少一第三走线图案包含多个第三走线图案，其中所述多个凸起图案中的一个覆盖所述多个第三走线图案。
  11. 一种阵列基板的制造方法，所述阵列基板包含一显示区及一绕线区，所述阵列基板的制造方法包含步骤：
    提供一衬底基板；
    形成一有源层于所述显示区内的所述衬底基板上；
    形成一第一绝缘层于所述显示区内的所述有源层上及所述绕线区内的所述衬底基板上；
    形成一第一金属层于所述第一绝缘层上，其中所述第一金属层包含至少一第一走线图案，设于所述绕线区内的所述第一绝缘层上；
    形成一第二绝缘层于所述第一金属层上；
    形成一第二金属层于所述第二绝缘层上，其中所述第二金属层包含至少一第二走线图案，设于所述绕线区内的所述第二绝缘层上；
    形成一第三绝缘层于所述第二金属层上；
    形成一第三金属层于所述第三绝缘层上，其中所述第三金属层包含至少一第三走线图案，设于所述绕线区内的所述第三绝缘层上；
    形成一图案化平坦层于所述显示区内的所述第三金属层上与所述绕线区内的所述第三金属层上；
    形成一像素定义层于所述图案化平坦层上；
    形成一支撑层于所述像素定义层上；及
    对所述像素定义层及所述支撑层进行一蚀刻步骤，以使进行所述蚀刻步骤后的所述像素定义层与所述支撑层共同具有至少一底切结构。
  12. 如权利要求11所述的阵列基板的制造方法，其中所述第一金属层还包含一第一栅极结构图案层，设于所述显示区内的所述第一绝缘层上；及所述第二金属层还包含一第二栅极结构图案层，设于所述显示区内的所述第二绝缘层上。
  13. 如权利要求12所述的阵列基板的制造方法，其中所述第三金属层还包含一源/漏极结构图案，设于所述显示区内的所述第三绝缘层上，其中所述源/漏极结构图案通过贯穿所述第三绝缘层、所述第二绝缘层与所述第一绝缘层的一第一通孔以电性连接所述有源层。
  14. 如权利要求13所述的阵列基板的制造方法，其中在形成所述图案化平坦层的步骤之后及形成所述像素定义层的步骤之前，所述阵列基板的制造方法还包含步骤：形成一第四金属层，所述第四金属层设于所述图案化平坦层上，其中所述第四金属层包括：
    一阳极层，设于所述显示区内的所述图案化平坦层上，其中所述阳极层通过贯穿所述图案化平坦层的一第二通孔以电性连接所述源/漏极结构图案；及
    一蚀刻阻挡层，设于所述绕线区内的所述图案化平坦层上。
  15. 如权利要求11所述的阵列基板的制造方法，其中位于所述绕线区内的所述图案化平坦层包含多个凸起图案，以及所述至少一第三走线图案包含多个第三走线图案，其中所述多个凸起图案的一个覆盖所述多个第三走线图案。
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