WO2021040154A1 - 전류 메모리 장치 - Google Patents

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WO2021040154A1
WO2021040154A1 PCT/KR2019/018620 KR2019018620W WO2021040154A1 WO 2021040154 A1 WO2021040154 A1 WO 2021040154A1 KR 2019018620 W KR2019018620 W KR 2019018620W WO 2021040154 A1 WO2021040154 A1 WO 2021040154A1
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WO
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current
gate terminal
current mirror
type
circuit
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PCT/KR2019/018620
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Inventor
김성권
Original Assignee
서울과학기술대학교 산학협력단
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements

Definitions

  • the embodiment relates to a current memory device.
  • the embodiment provides a current memory with improved storage time.
  • the embodiment provides a low error rate current memory.
  • the embodiment provides a high linearity current memory.
  • the current memory device uses a plurality of N-type MOSs and uses a first current mirror circuit formed of a cascode circuit, and a second current mirror circuit uses a plurality of P-type MOSs and is formed of a cascode circuit. And a current mirror circuit, a dummy capacitor connected between the first current mirror circuit and the second current mirror circuit, and a switch circuit connected between a gate terminal and a drain terminal of at least one of the plurality of P-type MOSs.
  • the first current mirror circuit includes first to fourth N-type MOSs, gate terminals of the first and second N-type MOSs are connected to a first common gate terminal, and gates of the third and fourth N-type MOSs The terminal is connected to the second common gate terminal, the second current mirror circuit includes first to fourth P-type MOSs, and the gate terminals of the first and second P-type MOSs are connected to the third common gate terminal, and , Gate terminals of the third and fourth P-type MOSs may be connected to the fourth common gate terminal.
  • the dummy capacitor may be connected between the second common gate terminal and the fourth common gate terminal.
  • the switch circuit may be formed using a plurality of P-type MOSs.
  • the switch circuit may connect the gate terminals of the plurality of P-type MOSs to the fifth common gate terminal.
  • a low error rate can be provided.
  • an artificial intelligence processor eg, neuromorphic
  • FIG. 1 is a diagram showing a current memory circuit according to an embodiment of the present invention.
  • FIG. 2 is a diagram for explaining a track mode according to an embodiment of the present invention.
  • FIG 3 is a view for explaining a hold mode according to an embodiment of the present invention.
  • FIG. 4 is a diagram for explaining an output mode according to an embodiment of the present invention.
  • FIG. 6 shows a case where the current mirror circuit is formed as a cascode circuit.
  • first and second may be used to describe various elements, but the elements are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another component.
  • the second element may be referred to as the first element, and similarly, the first element may be referred to as the second element.
  • the term and/or includes a combination of a plurality of related listed items or any of a plurality of related listed items.
  • FIG. 1 is a diagram illustrating a current memory device according to an embodiment of the present invention.
  • a current memory device includes a first current mirror circuit 10, a second current mirror circuit 20, a dummy capacitor 30, a switch circuit 40, and an inverter element ( 50).
  • the current memory device may include a plurality of switching elements.
  • the plurality of switching elements may be three (S1, S2, S3).
  • the first current mirror circuit 10 uses a plurality of N-type MOSs and is formed as a cascode circuit. Specifically, the first current mirror circuit 10 may include four N-type MOSs. The four N-type MOSs may include first to fourth N-type MOSs M 1 to M 4 .
  • the drain terminal of the first N-type MOS (M 1 ) is connected to the first switching element (S 1 ) and the second switching element (S 2 ).
  • a first switching element (S 1) and the second switching device (S 2) is N-type, if MOS the first drain terminal of the N-type MOS (M 1) is the source terminal of the first switching element (S 1) and the 2 It is connected to the drain terminal of the switching element S 2.
  • the drain terminal of the first switching element S 1 may be connected to the input terminal.
  • the source terminal of the first N-type MOS (M 1 ) is connected to the drain terminal of the third N-type MOS (M 3 ).
  • the drain terminal of the second N-type MOS (M 2 ) is connected to the second current mirror circuit 20 and the switching circuit.
  • the source terminal of the second N-type MOS (M 2 ) is connected to the drain terminal of the fourth N-type MOS (M 4 ).
  • the gate terminal of the first N-type MOS M 1 and the gate terminal of the second N-type MOS M 2 are connected to the first common gate terminal CG 1.
  • the first common gate terminal CG 1 is connected to the bias terminal VBIAS2.
  • the source terminal of the third N-type MOS (M 3 ) is connected to the source terminal of the fourth N-type MOS (M 4 ).
  • the gate terminal of the third N-type MOS M 3 and the gate terminal of the fourth N-type MOS M 4 are connected to the second common gate terminal CG 2.
  • the second common gate terminal CG 2 is connected to the second switching element S 2 .
  • the second switching element S 2 is an N-type MOS
  • the second common gate terminal CG 2 may be connected to the source terminal of the second switching element S 2.
  • the second current mirror circuit 20 uses a plurality of P-type MOSs and is formed as a cascode circuit. Specifically, the second current mirror circuit 20 may include four P-type MOSs. The four P-type MOSs may include first to fourth P-type MOSs M 5 to M 8 .
  • the drain terminal of the first P-type MOS (M 5 ) is connected to the switch circuit 40 and the first current mirror circuit 10.
  • the drain terminal of the first P-type MOS M 5 may be connected to the drain terminal of the second N-type MOS M 2 included in the first current mirror circuit 10.
  • the source terminal of the first P-type MOS (M 5 ) is connected to the drain terminal of the third P-type MOS (M 7 ).
  • the drain terminal of the second P-type MOS M 6 is connected to the third switching element.
  • the drain terminal of the second P-type MOS M 6 is connected to the drain terminal of the third switching element S 3 .
  • the source terminal of the second P-type MOS (M 6 ) is connected to the drain terminal of the fourth P-type MOS (M 8 ).
  • the gate terminal of the first P-type MOS M 5 and the gate terminal of the second P-type MOS M 6 are connected to the third common gate terminal CG 3.
  • the third common gate terminal CG 3 is connected to the bias terminal VBIAS1.
  • the source terminal of the third P-type MOS (M 7 ) is connected to the source terminal of the fourth P-type MOS (M 8 ).
  • the gate terminal of the third P-type MOS M 7 and the gate terminal of the fourth P-type MOS M 8 are connected to the fourth common gate terminal CG 4.
  • the dummy capacitor 30 is connected between the first current mirror circuit 10 and the second current mirror circuit 20.
  • the dummy capacitor 30 is connected between the second common gate terminal CG 2 and the fourth common gate terminal CG 4 . That is, the first end of the dummy capacitor 30 is connected to the second common gate terminal CG 2 of the first current mirror circuit 10.
  • the second end of the dummy capacitor 30 is connected to the fourth common gate terminal CG 4 of the second current mirror circuit 20.
  • the dummy capacitor 30 may be a MOS capacitor.
  • the gate terminal of the MOS capacitor is connected to the second common gate terminal CG 2 of the first current mirror circuit 10.
  • the bulk terminal of the MOS capacitor is connected to the fourth common gate terminal CG 4 of the second current mirror circuit 20.
  • the MOS capacitor can be implemented as an N-type MOS.
  • the switch circuit 40 is connected between a gate terminal and a drain terminal of at least one of a plurality of P-type MOSs included in the second current mirror circuit 20.
  • the switch circuit 40 may be formed using a plurality of P-type MOSs. A plurality of P-type MOSs may be sequentially connected. In addition, the switch circuit 40 connects the gate terminals of the plurality of P-type MOSs to the fifth common gate terminal CG 5 .
  • the drain terminal of the first P-type MOS may be connected to the source terminal of the second P-type MOS.
  • the source terminal of the first P-type MOS may be connected to the fourth common gate terminal CG 4 of the second current mirror circuit 20.
  • the drain terminal of the second P-type MOS may be connected to the drain terminal of the first P-type MOS (M 5 ).
  • An embodiment using two P-type MOSs is shown, but is not limited thereto.
  • the switch circuit 40 according to the embodiment of the present invention may be formed using three or more P-type MOSs.
  • the inverter element 50 may be connected between the second switching element S 2 and the switch circuit 40. Specifically, the first end of the inverter device 50 may be connected to the gate terminal of the second switching device S 2 , and the second end may be connected to the fifth common gate terminal CG 5 of the switch circuit 40. have.
  • the inverter device 50 may be a device that inverts and outputs an input signal.
  • the current memory device may be driven by being divided into three modes.
  • the three modes include a track mode that copies input current, a hold mode that maintains a charged voltage while copying an input current, and an output mode that outputs current through an output terminal. do. Accordingly, the track mode through FIG. 2, the hold mode through FIG. 3, and the output mode through FIG. 4 will be described.
  • FIG. 2 is a diagram for explaining a track mode according to an embodiment of the present invention.
  • the first switching element S 1 and the second switching element S 2 are turned on. Then, the current applied from the input terminal INPUT is input to the first current mirror circuit 10 due to the turn-on of the first and second switching elements S 1 and S 2. Accordingly, the current I1 flows through the first N-type MOS (M 1 ) and the third N-type MOS (M 3 ). Then, a voltage is applied between the gate terminal and the source terminal of the third N-type MOS (M 3 ), and a current I2 flows through the second N-type MOS (M 2 ) and the fourth N-type MOS (M 4 ).
  • the fifth common gate terminal CG 5 of the switch circuit 40 is connected to the inverter element 50, a signal opposite to the signal input to the gate terminal of the second switching element S 2 is input.
  • a signal opposite to the signal input to the gate terminal of the second switching element S 2 is input.
  • the switch circuit 40 is a P-type. Since it is implemented as a MOS, when the second switch element S 2 is turned on, the switch circuit 40 is also turned on. Accordingly, current I 2 flows through the second N-type MOS (M 2 ) and the fourth N-type MOS (M 4 ) in the first P-type MOS (M 5 ) and the third P-type MOS (M 7 ). do.
  • the parasitic capacitor of MOS refers to a capacitor that occurs due to a process error during MOS manufacturing.
  • FIG 3 is a view for explaining a hold mode according to an embodiment of the present invention.
  • the first switching element S 1 , the second switching element S 2 , and the switch circuit 40 are all turned off. Then, the voltage charged in the dummy capacitor 30 and the parasitic capacitor of each MOS is maintained during the previous track mode. Specifically, the voltage charged in the dummy capacitor 30, and the first N-type MOS to the fourth N-type MOS (M 1 to M 4 ) and the first P-type MOS to the fourth P-type MOS (M 5 to M 8 ). ) The voltage charged in each parasitic capacitor can be maintained.
  • FIG. 4 is a diagram for explaining an output mode according to an embodiment of the present invention.
  • the third switching element S 3 is turned on. Then, currents I 3 and I 4 flow by the voltage charged in the dummy capacitor 30, the parasitic capacitor of the MOS included in the first current mirror circuit 10 and the second current mirror circuit 20. The current I 3 is output through the output terminal.
  • FIG. 5 shows a case where the current mirror circuit is not formed as a cascode circuit.
  • FIG. 5A shows a circuit diagram
  • FIG. 5B shows a simulation result between the input current and the output current according to the circuit diagram of FIG. 5A.
  • 6 shows a case where the current mirror circuit is formed as a cascode circuit.
  • 6A shows a circuit diagram
  • FIG. 6B shows a simulation result between the input current and the output current according to the circuit diagram of FIG. 6A.
  • FIG. 7 shows a case in which the switch circuit is implemented with one MOS.
  • the top view of FIG. 7A shows a current memory device diagram using the switch circuit 40 implemented with one P-type MOS
  • FIG. 7B shows the simulation result of FIG. 7A. .
  • the storage time is 80.062 [ ⁇ A] when the storage time is 1 [ ⁇ s], almost equal to 80 [ ⁇ A] of the reference current. same.
  • FIG. 8 shows a case in which the switch circuit is implemented with two MOSs.
  • the top view of FIG. 8A shows a current memory device diagram using the switch circuit 40 implemented with two P-type MOSs, and
  • FIG. 8B shows the simulation result of FIG. 8A. .

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Abstract

본 발명의 실시예에 따른 전류 메모리 장치는 복수의 N형 MOS를 이용하며 캐스코드(cascode) 회로로 형성되는 제1 전류 거울 회로, 복수의 P형 MOS를 이용하며 캐스코드 회로로 형성되는 제2 전류 거울 회로, 상기 제1 전류 거울 회로와 상기 제2 전류 거울 회로 사이에 연결되는 더미 캐패시터, 그리고 상기 복수의 P형 MOS 중 적어도 하나의 게이트 단자와 드레인 단자 사이에 연결되는 스위치 회로를 포함한다.

Description

전류 메모리 장치
실시 예는 전류 메모리 장치에 관한 것이다.
인공지능 소프트웨어 기술의 발달에 따라 기존의 프로세서는 높은 전력 소비를 보이며 그 한계를 드러내고 있다. 기존의 컴퓨터 하드웨어는 폰노이만 구조의 직렬 시스템과 전압 모드 신호 처리를 수행하기 때문에 많은 데이터를 빠르게 처리하려면 고주파의 고속 프로세서를 필요로 한다. 이때, 고주파 프로세서는 전압 모드로 신호처리 하는데, 전력 소비는 주파수에 비례하고 전압의 제곱에 비례하기 때문에 고전력 소비가 이뤄진다. 이처럼 고전력 소비는 인공지능 기술의 확장성에 장애가 되고 있어 이에 따른 저전력 프로세서에 대한 수요가 급증하고 있다.
위와 같은 문제에 대한 솔루션으로 신호처리의 병렬 시스템과 전류 모드 신호처리가 대안으로 제시되고 있으며 그중 전류모드 신호처리의 핵심 소자로 전류 메모리(Current Memory)가 있다. 그러나 기존의 전류 메모리는 짧은 전류 저장 시간과 저장된 전류 데이터의 오류, 선형성의 문제 때문에 그 한계를 가지고 있었다.
실시 예는 개선된 저장 시간을 가지는 전류 메모리를 제공한다.
실시 예는 낮은 오류율의 전류 메모리를 제공한다.
실시 예는 높은 선형성의 전류 메모리를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 전류 메모리 장치는 복수의 N형 MOS를 이용하며 캐스코드(cascode) 회로로 형성되는 제1 전류 거울 회로, 복수의 P형 MOS를 이용하며 캐스코드 회로로 형성되는 제2 전류 거울 회로, 상기 제1 전류 거울 회로와 상기 제2 전류 거울 회로 사이에 연결되는 더미 캐패시터, 그리고 상기 복수의 P형 MOS 중 적어도 하나의 게이트 단자와 드레인 단자 사이에 연결되는 스위치 회로를 포함한다.
제1 전류 거울 회로는, 제1 내지 제4 N형 MOS를 포함하고, 제1 및 제2 N형 MOS의 게이트 단자는 제1 공통 게이트 단자에 연결되고, 제3 및 제4 N형 MOS의 게이트 단자는 제2 공통 게이트 단자에 연결되고, 제2 전류 거울 회로는, 제1 내지 제4 P형 MOS를 포함하며, 제1 및 제2 P형 MOS의 게이트 단자는 제3 공통 게이트 단자에 연결되고, 제3 및 제4 P형 MOS의 게이트 단자는 제4 공통 게이트 단자에 연결될 수 있다.
상기 더미 캐패시터는, 상기 제2 공통 게이트 단자와 상기 제4 공통 게이트 단자 사이에 연결될 수 있다.
상기 스위치 회로는, 복수의 P형 MOS를 이용하여 형성될 수 있다.
스위치 회로는, 상기 복수의 P형 MOS의 게이트 단자를 제5 공통 게이트 단자에 연결할 수 있다.
실시 예에 따르면, 전류 데이터의 저장 시간이 길어지더라도 낮은 오류율을 제공할 수 있다. 뿐만 아니라, 높은 선형성을 제공함에 따라 전류 데이터에 대한 신뢰도를 향상시킬 수 있다. 이에 따라, 고속 신호 처리와 저전력 소비가 동시에 가능해질 수 있어, 빅데이터를 처리해야 하는 인공지능 프로세서(예를 들어, 뉴로모픽) 분야에서 높은 효율을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 전류 메모리 회로를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 트랙 모드를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 홀드 모드를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 출력 모드를 설명하기 위한 도면이다.
도 5는 전류 거울 회로가 캐스코드 회로로 형성되지 않은 경우를 나타낸다.
도 6은 전류 거울 회로가 캐스코드 회로로 형성된 경우를 나타낸다.
도 7은 스위치 회로가 1개의 MOS로 구현된 경우를 나타낸다.
도 8은 스위치 회로가 2개의 MOS로 구현된 경우를 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 실시예에 따른 전류 메모리 장치를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 전류 메모리 장치는 제1 전류 거울 회로(10), 제2 전류 거울 회로(20), 더미 캐패시터(30), 스위치 회로(40) 및 인버터 소자(50)를 포함할 수 있다. 또한, 전류 메모리 장치는 복수의 스위칭 소자를 포함할 수 있다. 복수의 스위칭 소자는 3개(S1, S2, S3)일 수 있다.
제1 전류 거울 회로(10)는 복수의 N형 MOS를 이용하며 캐스코드(cascode) 회로로 형성된다. 구체적으로, 제1 전류 거울 회로(10)는 4개의 N형 MOS를 포함할 수 있다. 4개의 N형 MOS는 제1 내지 제4 N형 MOS(M1 내지 M4)를 포함할 수 있다.
제1 전류 거울 회로(10)의 구성을 살펴보면, 제1 N형 MOS(M1)의 드레인 단자는 제1 스위칭 소자(S1) 및 제2 스위칭 소자(S2)와 연결된다. 제1 스위칭 소자(S1) 및 제2 스위칭 소자(S2)가 N형 MOS인 경우, 제1 N형 MOS(M1)의 드레인 단자는 제1 스위칭 소자(S1)의 소스 단자 및 제2 스위칭 소자(S2)의 드레인 단자와 연결된다. 여기서, 제1 스위칭 소자(S1)의 드레인 단자는 입력 단자와 연결될 수 있다. 제1 N형 MOS(M1)의 소스 단자는 제3 N형 MOS(M3)의 드레인 단자와 연결된다.
제2 N형 MOS(M2)의 드레인 단자는 제2 전류 거울 회로(20) 및 스위칭 회로에 연결된다. 제2 N형 MOS(M2)의 소스 단자는 제4 N형 MOS(M4)의 드레인 단자와 연결된다.
제1 N형 MOS(M1)의 게이트 단자 및 제2 N형 MOS(M2)의 게이트 단자는 제1 공통 게이트 단자(CG1)에 연결된다. 제1 공통 게이트 단자(CG1)는 바이어스 단자(VBIAS2)와 연결된다.
제3 N형 MOS(M3)의 소스 단자는 제4 N형 MOS(M4)의 소스 단자와 연결된다.
제3 N형 MOS(M3)의 게이트 단자 및 제4 N형 MOS(M4)의 게이트 단자는 제2 공통 게이트 단자(CG2)에 연결된다. 제2 공통 게이트 단자(CG2)는 제2 스위칭 소자(S2)와 연결된다. 제2 스위칭 소자(S2)가 N형 MOS인 경우, 제2 공통 게이트 단자(CG2)는 제2 스위칭 소자(S2)의 소스 단자와 연결될 수 있다.
제2 전류 거울 회로(20)는 복수의 P형 MOS를 이용하며 캐스코드 회로로 형성된다. 구체적으로, 제2 전류 거울 회로(20)는 4개의 P형 MOS를 포함할 수 있다. 4개의 P형 MOS는 제1 내지 제4 P형 MOS(M5 내지 M8)를 포함할 수 있다.
제2 전류 거울 회로(20)의 구성을 살펴보면, 제1 P형 MOS(M5)의 드레인 단자는 스위치 회로(40) 및 제1 전류 거울 회로(10)와 연결된다. 제1 P형 MOS(M5)의 드레인 단자는 제1 전류 거울 회로(10)에 포함된 제2 N형 MOS(M2)의 드레인 단자와 연결될 수 있다. 제1 P형 MOS(M5)의 소스 단자는 제3 P형 MOS(M7)의 드레인 단자와 연결된다.
제2 P형 MOS(M6)의 드레인 단자는 제3 스위칭 소자와 연결된다. 제3 스위칭 소자(S3)가 N형 MOS인 경우, 제2 P형 MOS(M6)의 드레인 단자는 제3 스위칭 소자(S3)의 드레인 단자에 연결된다. 제2 P형 MOS(M6)의 소스 단자는 제4 P형 MOS(M8)의 드레인 단자와 연결된다.
제1 P형 MOS(M5)의 게이트 단자 및 제2 P형 MOS(M6)의 게이트 단자는 제3 공통 게이트 단자(CG3)에 연결된다. 제3 공통 게이트 단자(CG3)는 바이어스 단자(VBIAS1)와 연결된다.
제3 P형 MOS(M7)의 소스 단자는 제4 P형 MOS(M8)의 소스 단자와 연결된다.
제3 P형 MOS(M7)의 게이트 단자 및 제4 P형 MOS(M8)의 게이트 단자는 제4 공통 게이트 단자(CG4)에 연결된다.
더미 캐패시터(30)는 제1 전류 거울 회로(10)와 제2 전류 거울 회로(20) 사이에 연결된다. 더미 캐패시터(30)는 제2 공통 게이트 단자(CG2)와 제4 공통 게이트 단자(CG4) 사이에 연결된다. 즉, 더미 캐패시터(30)의 제1단은 제1 전류 거울 회로(10)의 제2 공통 게이트 단자(CG2)와 연결된다. 더미 캐패시터(30)의 제2단은 제2전류 거울 회로(20)의 제4 공통 게이트 단자(CG4)에 연결된다.
더미 캐패시터(30)는 MOS 캐패시터(MOS capacitor)일 수 있다. 이 경우, MOS 캐패시터의 게이트 단자는 제1 전류 거울 회로(10)의 제2 공통 게이트 단자(CG2)와 연결된다. MOS 캐패시터의 몸체(bulk) 단자는 제2 전류 거울 회로(20)의 제4 공통 게이트 단자(CG4)에 연결된다. MOS 캐패시터는 N형 MOS로 구현될 수 있다.
스위치 회로(40)는 제2 전류 거울 회로(20)에 포함된 복수의 P형 MOS 중 적어도 하나의 게이트 단자와 드레인 단자 사이에 연결된다.
스위치 회로(40)는 복수의 P형 MOS를 이용하여 형성될 수 있다. 복수의 P형 MOS는 순차적으로 연결될 수 있다. 그리고, 스위치 회로(40)는 복수의 P형 MOS의 게이트 단자를 제5 공통 게이트 단자(CG5)에 연결한다.
예를 들어, 2개의 P형 MOS를 이용하여 스위치 회로(40)가 형성되는 경우, 첫번째 P형 MOS의 드레인 단자는 두번째 P형 MOS의 소스 단자와 연결될 수 있다. 첫번째 P형 MOS의 소스 단자는 제2 전류 거울 회로(20)의 제4 공통 게이트 단자(CG4)에 연결될 수 있다. 그리고, 두번째 P형 MOS의 드레인 단자는 제1 P형 MOS(M5)의 드레인 단자에 연결될 수 있다. 2개의 P형 MOS를 이용하는 실시예를 도시하고 있으나, 이에 한정되지 않는다. 본 발명의 실시예에 따른 스위치 회로(40)는 3개 또는 그 이상의 P형 MOS를 이용하여 형성될 수도 있다.
인버터 소자(50)는 제2 스위칭 소자(S2)와 스위치 회로(40) 사이에 연결될 수 있다. 구체적으로, 인버터 소자(50)의 제1단은 제2 스위칭 소자(S2)의 게이트 단자와 연결되고, 제2단은 스위치 회로(40)의 제5 공통 게이트 단자(CG5)와 연결될 수 있다. 인버터 소자(50)는 입력 신호를 반전시켜 출력하는 소자일 수 있다.
아래에서 도 2 내지 도 4를 통해 본 발명의 실시예에 따른 전류 메모리 장치의 구동 흐름을 살펴보도록 한다. 본 발명의 실시예에 따른 전류 메모리 장치는 3개의 모드로 구분되어 되어 구동될 수 있다. 3개의 모드는 입력 전류를 복사하는 트랙 모드(Track Mode), 입력 전류의 복사 중 충전된 전압을 유지하는 홀드 모드(hold mode), 출력 단자를 통해 전류를 출력하는 출력 모드(output mode)를 포함한다. 이에 도 2를 통해 트랙 모드를, 도 3을 통해 홀드 모드를, 도 4를 통해 출력모드를 살펴보도록 한다.
도 2는 본 발명의 실시예에 따른 트랙 모드를 설명하기 위한 도면이다.
우선, 트랙 모드에서 제1 스위칭 소자(S1) 및 제2 스위칭 소자(S2)가 턴온(turn on)된다. 그러면, 입력 단자(INPUT)로부터 인가된 전류가 제1 스위칭 소자(S1)와 제2 스위칭 소자(S2)의 턴온으로 인해 제1 전류 거울 회로(10)에 입력된다. 이에 따라, 제1 N형 MOS(M1)와 제3 N형 MOS(M3)에 전류(I1)가 흐른다. 그러면, 제3 N형 MOS(M3)의 게이트 단자와 소스 단자 사이에 전압이 걸리고, 제2 N형 MOS(M2)와 제4 N형 MOS(M4)에 전류(I2)가 흐른다.
이때, 스위치 회로(40)의 제5 공통 게이트 단자(CG5)는 인버터 소자(50)와 연결되어 있으므로, 제2 스위칭 소자(S2)의 게이트 단자에 입력되는 신호와 반대 신호가 입력된다. 예를 들어, 제2 스위칭 소자(S2)의 게이트 단자에 1(3.3[V])이 입력되면 제5 공통 게이트 단자(CG5)에는 0(0[V])가 입력된다. 제2 스위칭 소자(S2)와 스위치 회로(40)는 서로 다른 형(type), 예를 들어, 제2 스위칭 소자(S2)가 N형 MOS로 구현되면, 스위치 회로(40)는 P형 MOS로 구현되므로, 제2 스위치 소자(S2)의 턴온시, 스위치 회로(40) 역시 턴온된다. 이에 따라, 제1 P형 MOS(M5)와 제3 P형 MOS(M7)에도 제2 N형 MOS(M2)와 제4 N형 MOS(M4)에 전류(I2)가 흐르게 된다.
한편, 더미 캐패시터(30)와 각 MOS의 기생 캐패시터에는 전류(I1, I2)의 흐름에 따라 전압이 충전된다. MOS의 기생 캐패시터란 MOS 제조시 공정상의 오차로 인하여 발생하는 캐패시터를 의미한다.
도 3은 본 발명의 실시예에 따른 홀드 모드를 설명하기 위한 도면이다.
홀드 모드에서는 제1 스위칭 소자(S1), 제2 스위칭 소자(S2) 및 스위치 회로(40)가 모두 턴오프(turn off)된다. 그러면, 앞선 트랙 모드동안 더미 캐패시터(30)와 각 MOS의 기생 캐패시터에 충전된 전압이 유지된다. 구체적으로, 더미 캐패시터(30)에 충전된 전압, 그리고 제1 N형 MOS 내지 제4 N형 MOS(M1 내지 M4)와 제1 P형 MOS 내지 제4 P형 MOS(M5 내지 M8) 각각의 기생 캐패시터에 충전된 전압이 유지될 수 있다.
도 4는 본 발명의 실시예에 따른 출력 모드를 설명하기 위한 도면이다.
출력 모드에서는, 제3 스위칭 소자(S3)가 턴온된다. 그러면, 더미 캐패시터(30)와 제1 전류 거울 회로(10) 및 제2 전류 거울 회로(20)에 포함된 MOS의 기생 캐패시터에 충전된 전압에 의해 전류(I3, I4)가 흐르게 된다. 전류(I3)는 출력 단자를 통해 출력된다.
아래에서는, 도 5 및 도 6을 통해 전류 거울 회로가 캐스코드 회로로 형성된경우와 그렇지 않은 경우에서, 입력 전류와 출력 전류 사이의 선형성을 비교한다.
도 5는 전류 거울 회로가 캐스코드 회로로 형성되지 않은 경우를 나타낸다. 도 5의 (a)는 회로도를 나타내고, 도 5의 (b)는 도 5의 (a)의 회로도에 따른 입력 전류와 출력 전류 사이의 시뮬레이션 결과를 나타낸다. 도 6은 전류 거울 회로가 캐스코드 회로로 형성된 경우를 나타낸다. 도 6의 (a)는 회로도를 나타내고, 도 6의 (b)는 도 6의 (a)의 회로도에 따른 입력 전류와 출력 전류 사이의 시뮬레이션 결과를 나타낸다.
도 5의 (b)에 도시된 것처럼, 전류 거울 회로가 캐스코드 회로로 형성되지 않은 경우, 입력 전류 대 출력 전류의 선형성이 좋지 않음을 알 수 있다. 또한, 입력 전류의 크기와 출력 전류 사이에 전류차가 많이 남을 알 수 있다. 예를 들어, 입력 전류가 30[μA]인데 반해 이에 대응하는 출력 전류는 85[μA]로서 50[μA] 정도의 차이가 발생함으로 알 수 있다.
반면, 도 6의 (b)에 도시된 것처럼, 전류 거울 회로가 캐스코드 회로로 형성된 경우, 입력 전류 대 출력 전류의 선형성이 매우 좋음을 알 수 있다. 또한, 입력 전류의 크기와 출력 전류 사이에 전류차가 거의 발생하지 않음을 알 수 있다.
아래에서는 도 7 및 도 8을 통해 스위치 회로(40)를 구성하는 MOS의 개수에 따른 저장 시간 대비 오류 발생 정도를 설명한다.
도 7은 스위치 회로가 1개의 MOS로 구현된 경우를 나타낸다. 도 7의 (a)의 상단 도면은 1개의 P형 MOS로 구현된 스위치 회로(40)를 이용하는 전류 메모리 장치도를 나타내고, 도 7의 (b)는 도 7의 (a)의 시뮬레이션 결과를 나타낸다.
도 7의 (b)에 도시된 것처럼, 스위치 회로(40)가 1개의 P형 MOS로 구현된 경우, 저장 시간이 1[μs]인 경우 80.062[μA]로 기준 전류인 80[μA]와 거의 동일하다. 하지만, 저장 시간 1[ms]에서 79.3168[μA], 2[ms]에서 78.5318[μA], 3[ms]에서 77.7597[μA], 4[ms]에서 76.9985[μA], 5[ms]에서 76.2487[μA]로 저장 시간이 길어질수록 오류율이 커짐을 알 수 있다.
도 8은 스위치 회로가 2개의 MOS로 구현된 경우를 나타낸다. 도 8의 (a)의 상단 도면은 2개의 P형 MOS로 구현된 스위치 회로(40)를 이용하는 전류 메모리 장치도를 나타내고, 도 8의 (b)는 도 8의 (a)의 시뮬레이션 결과를 나타낸다.
도 8의 (b)에 도시된 것처럼, 스위치 회로(40)가 2개의 P형 MOS로 구현된 경우, 저장 시간이 길어지더라도 오류율이 매우 낮음을 알 수 있다. 이와 같이 낮은 오류율은 큰 전류에서뿐만 아니라 상대적으로 작은 전류까지 모두 발생함을 알 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (5)

  1. 복수의 N형 MOS를 이용하며 캐스코드(cascode) 회로로 형성되는 제1 전류 거울 회로,
    복수의 P형 MOS를 이용하며 캐스코드 회로로 형성되는 제2 전류 거울 회로,
    상기 제1 전류 거울 회로와 상기 제2 전류 거울 회로 사이에 연결되는 더미 캐패시터, 그리고
    상기 복수의 P형 MOS 중 적어도 하나의 게이트 단자와 드레인 단자 사이에 연결되는 스위치 회로를 포함하는 전류 메모리 장치.
  2. 제1항에 있어서,
    제1 전류 거울 회로는, 제1 내지 제4 N형 MOS를 포함하고,
    제1 및 제2 N형 MOS의 게이트 단자는 제1 공통 게이트 단자에 연결되고,
    제3 및 제4 N형 MOS의 게이트 단자는 제2 공통 게이트 단자에 연결되고,
    제2 전류 거울 회로는, 제1 내지 제4 P형 MOS를 포함하며,
    제1 및 제2 P형 MOS의 게이트 단자는 제3 공통 게이트 단자에 연결되고,
    제3 및 제4 P형 MOS의 게이트 단자는 제4 공통 게이트 단자에 연결되는 전류 메모리 장치.
  3. 제2항에 있어서,
    상기 더미 캐패시터는,
    상기 제2 공통 게이트 단자와 상기 제4 공통 게이트 단자 사이에 연결되는 전류 메모리 장치.
  4. 제2항에 있어서,
    상기 스위치 회로는,
    복수의 P형 MOS를 이용하여 형성되는 전류 메모리 장치.
  5. 제2항에 있어서,
    스위치 회로는,
    상기 복수의 P형 MOS의 게이트 단자를 제5 공통 게이트 단자에 연결하는 전류 메모리 장치.
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