WO2021029208A1 - 電力変換装置の制御回路及び電力変換装置 - Google Patents

電力変換装置の制御回路及び電力変換装置 Download PDF

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Abstract

電流臨界モードで動作するＰＦＣ回路を含む電力変換装置において、インダクタ電流のゼロ点を正確に検出する。　制御回路（２０）は、インダクタの電流（ｉＬ）を検出し、検出した電流に対応する電圧を所定の利得で増幅した後、検出電圧として出力する第１の検出回路及び検出電圧を所定の基準電圧と比較して比較結果信号を出力する比較回路を含む電流検出部（５，５Ａ）と、入力電圧（Ｖｉｎ）を検出する第２の検出回路（１２）と、出力電圧（Ｖｏｕｔ）を検出する第３の検出回路（１３）とを備える。制御回路（２０）は、検出した入力電圧、検出した出力電圧、予め設定された遅延時間、インダクタのインダクタンス値、第１の検出回路により検出した電流を電圧に変換するときの変換係数（Ｒｓ）、電源電圧、及び前記利得に基づいて、インダクタの電流のゼロ値を検出するときの遅延を実質的にゼロにするための基準電圧を計算して比較回路に出力する。

Description

電力変換装置の制御回路及び電力変換装置
　本発明は、例えば力率改善回路などの電力変換装置の制御回路と、当該電力変換装置とに関する。
　例えば電流臨界モードで動作する力率改善回路（以下、ＰＦＣ回路という。）においては、インダクタ電流が０になってからスイッチング素子をオンする必要がある。従って、インダクタ電流のゼロ点を正確に検出する必要がある（例えば、非特許文献１参照）。
　従来、当該インダクタ電流の検出回路では、シャント抵抗とオペアンプ、コンパレータを用いて電流検出を行っていた（例えば、非特許文献１参照）。そのため、ＩＣの遅延や、ノイズ除去用のフィルタでの遅延が発生して、正確にゼロ検出を行うことができないという課題があった。
　図２は従来例における電流検出回路におけるインダクタ電流ｉＬのゼロ検出の遅延を説明するためのタイミングチャートである。図２において、ゼロ検出用比較結果信号の理想値と現実値を図示している。図２のｔｄは、オペアンプ及びノイズフィルタによる遅延のためのゼロ検出の遅延時間を示す。すなわち、コンパレータＩＣの遅延やノイズフィルタの時定数により、理想値の電流ゼロ検出点から遅れてコンパレータが立ち上がるため、図２に示すように負電流が増加する。
　図３Ａは前記インダクタ電流のゼロ検出の遅延によるスイッチング電源装置の損失が増加するメカニズムを説明するためのスイッチング電源装置の回路図であり、図３Ｂは図３Ａのスイッチング電源装置の動作を示すタイミングチャートである。図３Ａにおいて、スイッチング電源装置は、交流電源１と、インダクタ２と、スイッチング素子Ｓ１～Ｓ４と、平滑用キャパシタ３と、負荷抵抗４とを備える。図３Ｂにおいて、インダクタ電流ｉＬと、スイッチング素子Ｓ２のドレイン・ソース間電圧Ｖｄｓと、スイッチング素子Ｓ２に対する駆動信号Ｇ２と、スイッチング素子Ｓ１に対する駆動信号Ｇ１とを示す。ここで、Ｔ１は、インダクタ電流ｉＬの負電流によりソフトスイッチングさせる期間を示す。
　前記ソフトスイッチングによる遅延により、図３Ｃ及び図３Ｄに示すように、インダクタ電流ｉＬの負電流はスイッチング素子Ｓ２のボディダイオードを流れる。この余分な負電流が流れることで、スイッチング電源装置の損失が増大する。
　特に、小型大容量電源の開発過程においては、高周波でかつ大電流の検出を行う必要があり、それに対する解決手段が課題となっていた。
　本発明の目的は以上の問題点を解決し、電流臨界モードで動作するＰＦＣ回路において、従来技術に比較して正確にインダクタ電流のゼロ点を正確に検出することができる電力変換装置の制御回路及び、当該電力変換装置を提供することにある。
　本発明の一態様に係る電力変換装置の制御回路は、
　インダクタを含み、電流臨界モードで動作する力率改善回路を含む電力変換装置の制御回路であって、
　前記インダクタの電流、もしくは前記インダクタの電流に対応し又は前記インダクタの電流を含む電流を検出し、前記検出した電流に対応する電圧を所定の利得で増幅した後、検出電圧として出力する第１の検出回路と、
　前記検出電圧を所定の基準電圧と比較して比較結果信号を出力する比較回路と、
　前記電力変換装置の入力電圧を検出する第２の検出回路と、
　前記電力変換装置の出力電圧を検出する第３の検出回路とを備え、
　前記制御回路は、前記検出した入力電圧、前記検出した出力電圧Ｖ、予め設定された遅延時間、前記インダクタのインダクタンス値、前記第１の検出回路により検出した電流を電圧に変換するときの変換係数、電源電圧、及び前記利得の利得に基づいて、前記インダクタの電流のゼロ値を検出するときの遅延を実質的にゼロにするための基準電圧を計算して前記比較回路に出力し、
　前記比較回路は、
　前記検出電圧を所定の第１の基準電圧と比較し、前記検出電圧が正から負に変化するゼロクロス検出点で第１の比較結果信号を出力する第１の比較器と、
　前記検出電圧を前記第１の基準電圧よりも低い所定の第２の基準電圧と比較し、前記検出電圧が負から正に変化するゼロクロス検出点で第２の比較結果信号を出力する第２の比較器と、
　前記第１の比較結果信号の立ち上がりを検出して第１のパルス信号を出力する第１のパルス生成回路と、
　前記第２の比較結果信号の立ち上がりを検出して第２のパルス信号を出力する第２のパルス生成回路と、
　セット端子、リセット端子及び出力端子を有するセットリセット型フリップフロップであって、前記第１のパルス信号をセット端子に入力し、前記第２のパルス信号をリセット端子に入力し、出力端子から前記比較回路の比較結果信号を出力するセットリセット型フリップフロップとを備えることを特徴とする。
　従って、本発明によれば、電流臨界モードで動作するＰＦＣ回路において、インダクタ電流の検出遅延を防止して、従来技術に比較して正確にインダクタ電流のゼロ点を正確に検出することができる。これにより、電力変換装置の損失が低減され、電源装置の高密度化につながる。
実施形態１に係る制御回路２０を備えたスイッチング電源装置の構成例を示す回路図である。 図１Ａの電流検出部５の構成例を示す回路図である。 従来例における電流検出回路におけるインダクタ電流のゼロ検出の遅延を説明するためのタイミングチャートである。 前記インダクタ電流のゼロ検出の遅延によるスイッチング電源装置の損失が増加するメカニズムを説明するためのスイッチング電源装置の回路図である。 図３Ａのスイッチング電源装置の動作を示すタイミングチャートである。 前記インダクタ電流のゼロ検出の遅延によるスイッチング電源装置の損失が増加するメカニズムを説明するためのスイッチング電源装置の回路図である。 図３Ｃのスイッチング電源装置の動作を示すタイミングチャートである。 従来例に係る電流検出部の構成例を示す回路図である。 図４Ａの電流検出部の動作を示すタイミングチャートである。 実施形態に係る電流検出部５の構成例を示す回路図である。 図４Ｃの電流検出部５の動作を示すタイミングチャートである。 実施形態１に係る電流検出部５の動作を示すグラフである。 実施形態１に係るＰＦＣ回路を用いた電力変換装置の構成例を示すブロック図である。 実施形態１に係る電流検出部５に用いる基準電圧Ｖｒｅｆの導出方法を説明するための波形図である。 実施形態１に係る電流検出部５によるＰＦＣ回路のソフトスイッチングを説明するための波形図である。 実施形態１に係る電流検出部５によるＰＦＣ回路のソフトスイッチングを説明するための波形図である。 変形例に係る電流検出部５に用いる基準電圧Ｖｒｅｆの導出方法を説明するための波形図である。 変形例１に係るスイッチング電源装置の構成例を示すブロック図である。 変形例２に係るスイッチング電源装置の構成例を示すブロック図である。 変形例３に係るスイッチング電源装置の構成例を示すブロック図である。 変形例４に係るスイッチング電源装置の構成例を示すブロック図である。 図１Ｂの電流検出部５の変形例を示す回路図である。 実施形態２に係る電流検出部５Ａの構成例を示す回路図である。 図１３の電流検出部５Ａに用いる基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の導出方法を説明するための波形図である。 図１３の電流検出部５Ａの動作を示すタイミングチャートである。 実施形態１に係る電流検出部５の課題を説明するための図であって、インダクタ電流ｉＬを示す波形図である。 実施形態１に係る電流検出部５の課題を説明するための図であって、図１５Ｂの波形図の部分２０２に対応する各信号等のタイミングチャートである。 図１３の電流検出部５Ａの変形例を示す回路図である。 実施形態３に係る電流検出部５Ａの構成例を示す回路図である。
　以下、本発明に係る実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
（実施形態１）
　図１Ａは実施形態１に係る制御回路２０を備えたスイッチング電源装置の構成例を示す回路図である。
　図１Ａにおいて、本実施形態に係るスイッチング電源装置は、交流電源１と、リアクトルであるインダクタ２と、ブリッジ接続されたスイッチング素子Ｓ１～Ｓ４と、平滑用キャパシタ３と、負荷抵抗４と、シャント抵抗Ｒｓと、制御回路２０とを備える。ここで、制御回路２０は、コントローラ１０と、電流検出部５と、駆動信号発生回路１１と、入力電圧検出回路１２と、出力電圧検出回路１３とを備える。
　交流電源１により発生された入力電圧Ｖｉｎは、シャント抵抗Ｒｓ及びインダクタ２を介して、スイッチング素子Ｓ１～Ｓ４のブリッジ接続回路に入力される。各スイッチング素子Ｓ１～Ｓ４は駆動信号発生回路１１からの駆動信号Ｇ１～Ｇ４によりオン／オフ制御されることで、入力電圧Ｖｉｎがスイッチングされた後、平滑用キャパシタ３を介して、平滑された直流電圧が出力電圧Ｖｏｕｔとして負荷抵抗４に出力される。
　シャント抵抗Ｒｓはインダクタ電流ｉＬを電圧値に変換して電流検出部５に出力する。入力電圧検出回路１２は入力電圧Ｖｉｎを検出してコントローラ１０に出力し、出力電圧検出回路１３は出力電圧Ｖｏｕｔを検出してコントローラ１０に出力する。コントローラ１０は、入力される各信号に基づいて、例えば電流臨界モードで駆動信号Ｇ１～Ｇ４を発生するように駆動信号発生回路１１を制御する。なお、コントローラ１０は、詳細後述する方法で予め決められる基準電圧Ｖｒｅｆを発生するＤＡ変換器１０ａを備える。
　図１Ｂは図１Ａの電流検出部５の構成例を示す回路図である。図１Ｂにおいて、電流検出部５は、オペアンプ２１と、コンパレータ２２とを備えて構成される。なお、Ｖｃｃは電源電圧である。
　オペアンプ２１は、シャント抵抗Ｒｓにより検出されたインダクタ電流ｉＬに対応する電圧を増幅し、増幅電圧Ｖａｍｐをコンパレータ２２に出力する。コンパレータ２２は、入力される増幅電圧Ｖａｍｐを、コントローラ１０内のＤＡ変換器１０ａからの基準電圧Ｖｒｅｆと比較して、比較結果電圧Ｖｃｏｍｐを発生してコントローラ１０に出力する。これに応答して、コントローラ１０は、比較結果電圧Ｖｃｏｍｐに基づいて、インダクタ電流ｉＬのゼロ電流を検出し、これに基づいて、例えば電流臨界モードでのスイッチング動作をさせて駆動信号Ｇ１～Ｇ４を発生するように駆動信号発生回路１１を制御する。なお、基準電圧Ｖｒｅｆの極性は、ＰＦＣ回路への入力電圧Ｖｉｎ（図１Ａ）に応じて、すなわち、インダクタ電流ｉＬの向きに応じて反転される。
　以上のように構成された制御回路２０を備えたスイッチング電源装置によれば、コンパレータ２２の基準電圧Ｖｒｅｆを遅延時間に応じて変化させることで、検出遅延を防止することができる。これにより、臨界モードＰＦＣ回路におけるインダクタ電流ｉＬのゼロ点検出遅延による効率悪化を防止することができる。以下、本実施形態の作用効果について詳述する。
　図４Ａは従来例に係る電流検出部の構成例を示す回路図であり、図４Ｂは図４Ａの電流検出部の動作を示すタイミングチャートである。図４Ａに示すように、コンパレータ２２の基準電圧Ｖｒｅｆが例えばＶｃｃ／２等の一定電圧では、図４Ｂに示すように、遅延時間Ｔｄｅｌａｙが発生する。
　図４Ｃは実施形態１に係る電流検出部５の構成例を示す回路図であり、図４Ｄは図４Ｃの電流検出部５の動作を示すタイミングチャートである。図４Ｃに示すように、コントローラ１０のＤＡ変換器１０ａから、基準電圧Ｖｒｅｆを遅延時間に応じて上昇させる。すなわち、入力電圧が交流であるＰＦＣ回路において、入力電圧Ｖｉｎに依存して基準電圧Ｖｒｅｆを変化させることで、図４Ｄに示すように、図４Ｂとの比較により、遅延時間Ｔｄｅｌａｙを減少させることができる。なお、図４Ｄにおいて、
（１）Ｔｄ＿ａｍｐはオペアンプ２１の増幅動作による遅延時間であり、
（２）Ｔｄ＿ｃｏｍｐはコンパレータ２２の比較動作による遅延時間であり、
（３）Ｔｄｅａｄ－ｔｉｍｅはスイッチング素子Ｓ１，Ｓ２のデッドタイムである。
　図５は実施形態１に係る電流検出部５の動作を示すグラフである。図５において、例えば、Ｖｃｃ＝３Ｖ，Ｔｄｅｌａｙ＝５０ｎｓ，Ｖｉｎ（ｒｍｓ）＝２００Ｖ，ｆＬＩＮＥ＝５０Ｈｚのときの基準電圧Ｖｒｅｆ（入力電圧Ｖｉｎの半周期）の一例を図示している。図１Ｂ及び図５Ｃの電流検出部５及び個年と１０を用いることで、遅延時間Ｔｄｅｌａｙから導出された基準電圧Ｖｒｅｆを、電流検出部５のコンパレータ２２に帰還して入力することで、遅延時間Ｔｄｅｌａｙを減少させることができる。
　以下、基準電圧Ｖｒｅｆの導出方法の一例について以下に説明する。
　図６は実施形態１に係るＰＦＣ回路を用いた電力変換装置の構成例を示すブロック図である。図６において、電力変換装置は、交流電源１と、ＰＦＣ回路１００と、ＤＣ／ＤＣコンバータ１０１と、負荷１０２とを備えて構成される。制御対象はＰＦＣ回路であるため、入力交流電圧及び出力直流電圧であり、それぞれＶｉｎ（ｔ）、Ｖｏｕｔとする。入力電圧Ｖｉｎは次式で表される。
Figure JPOXMLDOC01-appb-M000001
　ここで、入力電圧Ｖｉｎ（ｒｍｓ）及びライン周波数ｆＬＩＮＥは国や地域によって異なり、それらの一例は以下の通りである。
Ｖｉｎ（ｒｍｓ）＝１００Ｖ，２００Ｖ，２３０Ｖ
ｆＬＩＮＥ＝５０Ｈｚ、又は６０Ｈｚ
　図１Ｂ及び図４Ｃの電流検出部５を用いたとき、シャント抵抗Ｒｓの抵抗値をＲｓとし、オペアンプ２１の利得をＧとし、オペアンプ２１及びコンパレータ２２に印加する電圧をＶｃｃとする。
　図７は実施形態１に係る電流検出部５に用いる基準電圧Ｖｒｅｆの導出方法を説明するための波形図である。
　入力電圧Ｖｉｎの半周期におけるインダクタ電流ｉＬは、図７のグラフのようになり、１スイッチンング周期分を抜き出した拡大図を右側に図示する。ここで、インダクタ電流ｉＬの傾きはｖｉｎ（ｔ）、Ｖｏｕｔ、インダクタンス値Ｌにより求められる。電流ゼロの検出遅延時間Ｔｄｅｌａｙに基づいて、遅延時間中に変化する電流変動量Δｉｄｅｌａｙは次式で表される。
Figure JPOXMLDOC01-appb-M000002
　この電流変動量Δｉｄｅｌａｙだけ、早く電流ゼロを検出すればよい。当該電流変動量Δｉｄｅｌａｙに対してシャント抵抗の抵抗値Ｒｓ及びオペアンプ２１の利得Ｇを乗算することで電圧に変換できるので、遅延時間を考慮した基準電圧Ｖｒｅｆは次式で表される。
Figure JPOXMLDOC01-appb-M000003
　図８Ａ及び図８Ｂは実施形態１に係る電流検出部５によるＰＦＣ回路のソフトスイッチングを説明するための波形図である。ここで、図８ＡはＶｉｎ＞Ｖｏｕｔ／２のときの波形図であり、図８Ｂは追加オン時間制御のときの波形図である。
　本実施形態１では、公知のＴＣＭ（Triangular Current Mode）制御方法を用いて、コンパレータ２２の基準電圧Ｖｒｅｆを変化させるのみでＴＣＭ制御を行うことを特徴としている。図８Ａ及び図８Ｂにおいて、各符号は以下の通りである。
Ｖｉｎ：入力電圧
Ｖｄｓ：メインスイッチ素子のドレイン・ソース間電圧
ｉＬ：インダクタ電流
Ｖｇｓ：メインスイッチ素子のゲート・ソース間電圧
　以上の実施形態１では、コントローラ１０は、検出した入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ、予め設定された遅延時間、インダクタ２のインダクタンス値、シャント抵抗Ｒｓの抵抗値（後述する変形例では、電流検出時のインダクタ電流ｉＬを電圧に変換するときの変換係数であり、一般的には、当該変換係数である。）、電源電圧Ｖｃｃ、オペアンプ２１の利得に基づいて、インダクタ電流ｉＬのゼロ値を検出するときの遅延を実質的にゼロにするための基準電圧Ｖｒｅｆを計算してコンパレータ２２に出力する。これにより、電流臨界モードで動作するＰＦＣ回路を備えた電力変換装置において、インダクタ電流の検出遅延を防止して、従来技術に比較して正確にインダクタ電流のゼロ点を正確に検出することができる。
　図８ＡのＶｉｎ＞Ｖｏｕｔ／２の条件下では、スイッチング素子の電荷を引き抜くための負電流が足りずソフトスイッチングできない。従って、ＴＣＭ制御方法を用いて、同期整流スイッチ素子を、電流ゼロ検出点から所定の追加時間α［ｎｓ］だけオンし続けることによって電荷を引き抜くための負電流を流す。
　図８Ａ及び図８Ｂで図示したソフトスイッチング手法は＋α［ｎｓ］オンし続けて追加オン時間を与えることでソフトスイッチングに必要な負電流を流す。しかしながら、図９を参照して以下に示すように、基準電圧Ｖｒｅｆを変化させることでソフトスイッチングに必要な負電流を流すように調整することもできる。
　図９は変形例に係る電流検出部５に用いる基準電圧Ｖｒｅｆの導出方法を説明するための波形図である。図９に示すように、図５の遅延防止制御のみの基準電圧Ｖｒｅｆに対して、所定の時間期間のみ例えば楕円形状で低下させる。ここで、ソフトスイッチングに必要な負電流は入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ及びインダクタ２のインダクタタンスＬより求めることができ、遅延時間を考慮した基準電圧Ｖｒｅｆに追加することで実現できる。
　図１０Ａは変形例１に係るスイッチング電源装置の構成例を示すブロック図である。図１Ａの実施形態１では、シャント抵抗Ｒｓに流れるインダクタ電流ｉＬを検出しているが、本発明はこれに限らず、図１０Ａのように、例えばＣＴ（Current Transformer）、ホール素子、ＧＭＲ（Giant Magneto Resistive effect）素子等の電流センサ１４を用いてインダクタ電流ｉＬを検出してもよい。
　図１０Ｂは変形例２に係るスイッチング電源装置の構成例を示すブロック図である。図１０Ｂにおいて、スイッチング素子Ｓ２，Ｓ４の接地側と負荷抵抗４との間にシャント抵抗Ｒｓ１を挿入して、インダクタ電流ｉＬがゼロ点を検出してもよい。
　図１１Ａは変形例３に係るスイッチング電源装置の構成例を示すブロック図である。図１１Ａは同期整流方式昇圧型ＰＦＣ回路の一例を示している。図１１Ａにおいて、スイッチング電源装置は、交流電源１と、ブリッジ接続の４個のダイオードＤ１～Ｄ４と、リアクトルであるインダクタ２と、スイッチング素子Ｓ１１，Ｓ１２と、シャント抵抗Ｒｓ２と、平滑用キャパシタ３と、負荷抵抗４とを備えて構成される。図１１Ａにおいては、同期整流方式昇圧型ＰＦＣ回路において、本実施形態を適用した場合は、スイッチング素子Ｓ１２と平滑用キャパシタ３との間に、インダクタ電流ｉＬのゼロ点を検出するシャント抵抗Ｒｓ２を挿入することが好ましい。
　図１１Ｂは変形例４に係るスイッチング電源装置の構成例を示すブロック図である。図１１Ｂの変形例４では、図１１Ａの変形例３に代えて、ダイオードＤ１，Ｄ４とインダクタ２との間に、インダクタ電流ｉＬのゼロ点を検出するシャント抵抗Ｒｓ３を挿入してもよい。
　以上の変形例２～４においては、インダクタ電流ｉＬに対応する電流又はインダクタ電流ｉＬを含む電流を検出するように構成している。
　図１２は図１Ｂの電流検出部５の変形例を示す回路図である。図１２において、コントローラ１０に代えて、ＤＡ変換器１０ａ、コンパレータ２２及び信号処理部１０ｂを有するコントローラ１０Ａを備えたことを特徴とする。ここで、信号処理部１０ｂはコンパレータ２２からの比較結果信号Ｖｃｏｍｐに基づいて、上述の基準電圧Ｖｒｅｆを変更する信号処理を行う。
　ＤＳＰ（デジタル・シグナル・プロセッサ）などのコントローラには、ＡＤ変換器、ＤＡ変換器だけでなく、コンパレータの機能も内蔵しているものがある。内蔵のコンパレータ２２を使用することで外付けのコンパレータＩＣが不要になるという利点がある。
　以上説明したように、実施形態１及び変形例によれば、電流臨界モードで動作するＰＦＣ回路を備えた電力変換装置において、インダクタ電流の検出遅延を防止して、従来技術に比較して正確にインダクタ電流のゼロ点を正確に検出することができる。これにより、電力変換装置の損失が低減され、電源装置の高密度化につながる。特に、磁性体を使用しないので高周波駆動した際も損失が増加せず、追加部品が必要ない。また、基準電圧Ｖｒｅｆを変化させる手法を応用すれば、電圧共振を使用したソフトスイッチング機能を簡単に実装できる。
（実施形態２）
　図１３は実施形態２に係る電流検出部５Ａの構成例を示す回路図である。図１３において、実施形態２に係る電流検出部５Ａは、図１Ｂの電流検出部５に比較して以下の相違点を有する。
（１）コンパレータ２２に代えて、コンパレータ２２Ａ，２２Ｂ、ワンショットパルス生成回路２３Ａ，２３Ｂ、及びセットリセット型フリップフロップ２４を備えた比較回路３０を備えた。
（２）ＤＡＣ１０ａを有するコントローラ１０に代えて、ＤＡＣ１０ａ，１０ｂを有するコントローラ１０Ｂを備えた。
　以下、上記の相違点について詳述する。
　図１３において、オペアンプ２１は、シャント抵抗Ｒｓにより検出されたインダクタ電流ｉＬに対応する電圧を増幅し、増幅電圧Ｖａｍｐをコンパレータ２２Ａ，２２Ｂに出力する。コントローラ１０Ｂは、後述する所定の基準電圧Ｖｒｅｆ１を発生するＤＡ変換器１０ａと、後述する所定の基準電圧Ｖｒｅｆ２を発生するＤＡ変換器１０ｃとを備える。
　コンパレータ２２Ａは、入力される増幅電圧Ｖａｍｐを、コントローラ１０Ｂ内のＤＡ変換器１０ａからの基準電圧Ｖｒｅｆ１と比較して、比較結果電圧Ｖｃｏｍｐ１を発生してワンショットパルス生成回路２３Ａに出力する。また、コンパレータ２２Ｂは、入力される増幅電圧Ｖａｍｐ２を、コントローラ１０Ｂ内のＤＡ変換器１０ｃからの基準電圧Ｖｒｅｆ２と比較して、比較結果電圧Ｖｃｏｍｐ２を発生してワンショットパルス生成回路２３Ｂに出力する。ここで、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の電圧設定は図１４を参照して後述する。
　ワンショットパルス生成回路２３Ａ，２３Ｂは例えばマルチプレクサバイブレータで構成され、各ワンショットパルス生成回路２３Ａ，２３Ｂはそれぞれ、入力されるパルス信号の比較結果電圧Ｖｃｏｍｐ１，Ｖｃｏｍｐ２の立ち上がりに応答して１個のパルスを発生してセットリセット型フリップフロップ２４のセット端子及びリセット端子に出力する。これに応答して、セットリセット型フリップフロップ２４はゼロクロス検出パルス電圧Ｖｆｌｉｐをコントローラ１０Ｂに出力する。さらに、コントローラ１０Ｂは、ゼロクロス検出パルス電圧Ｖｆｌｉｐに基づいて、インダクタ電流ｉＬのゼロ電流を検出し、これに基づいて、例えば電流臨界モードでのスイッチング動作をさせて駆動信号Ｇ１～Ｇ４を発生するように駆動信号発生回路１１（図１Ａ）を制御する。
　図１４は図１３の電流検出部５Ａに用いる基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の導出方法を説明するための波形図であり、図１５Ａは図１３の電流検出部５Ａの動作を示すタイミングチャートである。
　図１４に示すように、基準電圧Ｖｒｅｆ１は実施形態１における基準電圧Ｖｒｅｆと同一の値に設定され、Ｖｃｃ／２＜Ｖｒｅｆ１に設定される。ここで、基準電圧Ｖｒｅｆ１は、インダクタ電流ｉＬの正から負に変化するゼロクロス検出点（ＺＣＤ点）のタイミング（図７）を検出して、ゼロクロス検出点（ＺＣＤ点）の立ち上がりの遅延を補償する。一方、基準電圧Ｖｒｅｆ２はＶｒｅｆ２＜Ｖｒｅｆ１のように設定され、インダクタ電流ｉＬの負から正に変化するゼロクロス検出点（ＺＣＤ点）のタイミング（図７）を検出して、ゼロクロス検出パルス電圧Ｖｆｌｉｐのパルス幅を短くすることに貢献する。
　すなわち、図１３のコンパレータ２２Ａは、ＰＦＣ回路への入力電圧Ｖｉｎ（図１Ａ）が正極性のとき、Ｖｒｅｆ１＞Ｖｃｃ／２であり、コンパレータ２２Ａは、インダクタ電流ｉＬの正から負に変化するタイミングを検出し、それを示す比較結果電圧Ｖｃｏｍｐ１を出力する。これにより、ゼロクロス検出パルス電圧Ｖｆｌｉｐの立ち上がり遅延を解消する。また、コンパレータ２２Ｂは、ＰＦＣ回路への入力電圧Ｖｉｎ（図１Ａ）が正極性のとき、Ｖｒｅｆ２＜Ｖｒｅｆ１であり、インダクタ電流ｉＬの負から正に変化するタイミングを検出し、それを示す比較結果電圧Ｖｃｏｍｐ２を出力する。これにより、ゼロクロス検出パルス電圧Ｖｆｌｉｐの立ち下がり遅延を解消する。なお、ここで、ＰＦＣ回路への入力電圧Ｖｉｎ（図１Ａ）が正極性のときについて説明しているが、負極性のときは上述の基準電圧Ｖｒｅｆの反転と同様に、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２も反転され、コンパレータ２２Ａ，２２Ｂは、これら極性の反転を除いて同様に動作する。
　基準電圧Ｖｒｅｆ１の場合、図７の「ゼロクロス検出点」を正確に検出する必要があるため正確な計算で導出した（実施形態１）が、基準電圧Ｖｒｅｆ２の役割はゼロクロス検出パルス電圧Ｖｆｌｉｐのパルス幅を短くする（図１５Ａの２０１）ことなので、正確に図７の「負から正に変化するゼロクロス検出点（ＺＣＤ点）に合わせる必要はない。
　図１５Ｂ及び図１５Ｃは実施形態１に係る電流検出部５の課題を説明するための図であって、図１５Ｂはインダクタ電流ｉＬを示す波形図であり、図１５Ｃは図１５Ｂの波形図の部分２０２に対応する各信号等のタイミングチャートである。実施形態１に係る図５から明らかなように、ゼロクロス点付近の基準電圧Ｖｒｅｆは相対的に大きくなる。また、高周波駆動の場合は、インダクタンス値Ｌが比較的小さいため、インダクタ電流ｉＬの傾きが急になり、スイッチング素子のオン時間（ｄｉ／ｄｔが正の時間）が短くなる。その結果、図１５Ｂ（インダクタ電流ｉＬの部分２０２）及び図１５Ｃに示すように、比較結果電圧Ｖｃｏｍｐの立下がりが遅延して、比較結果電圧Ｖｃｏｍｐにおいて連続的にオン状態が発生するという実施形態１の課題があった。
　上述のように、正確に図７の「負から正に変化するゼロクロス検出点（ＺＣＤ点）に合わせる必要はないが、ただし、図１５Ｂ及び図１５Ｃに示すようコンパレータ２２Ａ，２２Ｂの遅延時間Ｔｄ＿ｃｏｍｐ分だけは早める必要があるので、次式を満たすように設定すれば、図１５Ａに示すように２回のオン状態を防止できる。
Figure JPOXMLDOC01-appb-M000004
　上式とＶｒｅｆ２＜Ｖｒｅｆ１の関係を満たせば、基準電圧Ｖｒｅｆ２は例えば、
（１）Ｖｒｅｆ２＝Ｖｃｃ／２、もしくは
（２）Ｖｒｅｆ２＝Ｖｒｅｆ１－（定数）
など、どの様な値に設定してもよい。また、電流臨界モード（ＣＲＭ）で動作するＰＦＣ回路の場合、インダクタ電流ｉＬは、入力されるＡＣ電圧が正極性のとき、ほとんど負側に流れないので、基準電圧Ｖｒｅｆ２は以下の範囲に設定するのが妥当である
Figure JPOXMLDOC01-appb-M000005
　以上説明したように、本実施形態において、基準電圧Ｖｒｅｆ２は、図１４に示すように、上式を満たすように設定すればよい。
　図１６は図１３の電流検出部５Ａの変形例を示す回路図である。図１６において、コントローラ１０Ｂに代えて、ＤＡ変換器１０ａ，１０ｂ、比較回路３０、及び信号処理部１０ｂを有するコントローラ１０ＢＡを備えたことを特徴とする。ここで、信号処理部１０ｂはセットリセット型フリップフロップ２４からのゼロクロス検出パルス電圧Ｖｆｌｉｐに基づいて、上述の基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を変更する信号処理を行う。
　なお、実施形態１に係る変形例１～４に係るスイッチング電源装置において、実施形態２に係る図１３の電流検出部５Ａを適用してもよい。
　以上説明したように、実施形態２及び変形例によれば、電流臨界モードで動作するＰＦＣ回路を備えた電力変換装置において、インダクタ電流の検出遅延を防止して、従来技術に比較して正確にインダクタ電流のゼロ点を正確に検出することができる。これにより、電力変換装置の損失が低減され、電源装置の高密度化につながる。特に、磁性体を使用しないので高周波駆動した際も損失が増加せず、追加部品が必要ない。また、基準電圧Ｖｒｅｆを変化させる手法を応用すれば、電圧共振を使用したソフトスイッチング機能を簡単に実装できる。
（実施形態３）
　図１７は実施形態３に係る電流検出部５Ｂの構成例を示す回路図である。図１７において、実施形態３に係る電流検出部５Ｂは、実施形態２に係る電流検出部５Ａに比較して以下の相違点がある。
（１）ワンショットパルス生成回路２３Ａに代えて、微分回路２３Ｃ、保護ダイオードＤａ及びコンパレータ２５Ａの回路を備えた。
（２）ワンショットパルス生成回路２３Ｂに代えて、微分回路２３Ｄ、保護ダイオードＤｂ及びコンパレータ２５Ｂの回路を備えた。
　以下、前記相違点について説明する。
　図１７において、微分回路２３ＣはキャパシタＣ１及び抵抗Ｒ１を備えて構成される。微分回路２３Ｃの出力端子に、負電流を接地に流して負電圧を出力しない保護ダイオードＤａを備える。微分回路２３Ｃから出力される微分電圧は保護ダイオードＤａを介して、基準電圧発生器２６からの基準電圧Ｖｃｃ／２が印加されたコンパレータ２５Ａに入力される。コンパレータ２５Ａは、入力される微分電圧を基準電圧Ｖｃｃ／２と比較して、比較結果電圧Ｖｐｕｌｓｅ１をセットリセット型フリップフロップ２４に出力する。
　微分回路２３ＤはキャパシタＣ２及び抵抗Ｒ２を備えて構成される。微分回路２３Ｄの出力端子に、負電流を接地に流して負電圧を出力しない保護ダイオードＤｂを備える。微分回路２３Ｄから出力される微分電圧は保護ダイオードＤｂを介して、基準電圧発生器２６からの基準電圧Ｖｃｃ／２が印加されたコンパレータ２５Ｂに入力される。コンパレータ２５Ｂは、入力される微分電圧を基準電圧Ｖｃｃ／２と比較して、比較結果電圧Ｖｐｕｌｓｅ２をセットリセット型フリップフロップ２４に出力する。
　以上のように構成された電流検出部５Ｂは、上記の構成の違いを除いて、図１３の電流検出部５Ｂと同様に動作する。
　なお、実施形態１に係る変形例１～４に係るスイッチング電源装置において、実施形態２に係る図１７の電流検出部５Ｂを適用してもよい。また、電流検出部５Ｂを図１６のコントローラ１０ＢＡのごとく構成してもよい。
　以上のように構成された実施形態３及び変形例においても、実施形態１及び２と同様の作用効果を有する。
（適用例）
　以上の実施形態又は変形例においては、スイッチング電源装置について説明しているが、本発明はこれに限らず、スイッチング電源装置を含む種々の電力変換装置に適用することができる。
　以上詳述したように、本発明によれば、電流臨界モードで動作するＰＦＣ回路において、インダクタ電流の検出遅延を防止して、従来技術に比較して正確にインダクタ電流のゼロ点を正確に検出することができる。これにより、電力変換装置の損失が低減され、電源装置の高密度化につながる。
１　交流電源
２　インダクタ
３　平滑用キャパシタ
４　負荷抵抗
５，５Ａ，５Ｂ　電流検出部
１０，１０Ａ，１０Ｂ、１０ＢＡ　コントローラ
１０ａ，１０ｃ　ＤＡ変換器（ＤＡＣ）
１０ｂ　信号処理部
１１　駆動信号発生回路
１２　入力電圧検出回路
１３　出力電圧検出回路
１４　電流センサ
２０　制御回路
２１　オペアンプ
２２，２２Ａ，２２Ｂ　コンパレータ
２３Ａ，２３Ｂ　ワンショットパルス生成回路
２３Ｃ，２３Ｄ　微分回路
２４　セットリセット型フリップフロップ
２５Ｓ，２５Ｂ　コンパレータ
２６　基準電圧発生器
３０　比較回路
１００　ＰＦＣ回路
１０１　ＤＣ／ＤＣコンバータ
１０２　負荷
Ｃ１，Ｃ２　キャパシタ
Ｄ１～Ｄ４　ダイオード
Ｄａ，Ｄｂ　保護ダイオード
Ｒ１，Ｒ２　抵抗
Ｒｓ，Ｒｓ１，Ｒｓ２，Ｒｓ３　シャント抵抗
Ｓ１～Ｓ４，Ｓ１１，Ｓ１２　スイッチング素子

Claims (6)

  1. 　インダクタを含み、電流臨界モードで動作する力率改善回路を含む電力変換装置の制御回路であって、
    　前記インダクタの電流、もしくは前記インダクタの電流に対応し又は前記インダクタの電流を含む電流を検出し、前記検出した電流に対応する電圧を所定の利得で増幅した後、検出電圧として出力する第１の検出回路と、
    　前記検出電圧を所定の基準電圧と比較して比較結果信号を出力する比較回路と、
    　前記電力変換装置の入力電圧を検出する第２の検出回路と、
    　前記電力変換装置の出力電圧を検出する第３の検出回路とを備え、
    　前記制御回路は、前記検出した入力電圧、前記検出した出力電圧Ｖ、予め設定された遅延時間、前記インダクタのインダクタンス値、前記第１の検出回路により検出した電流を電圧に変換するときの変換係数、電源電圧、及び前記利得の利得に基づいて、前記インダクタの電流のゼロ値を検出するときの遅延を実質的にゼロにするための基準電圧を計算して前記比較回路に出力し、
    　前記比較回路は、
    　前記検出電圧を所定の第１の基準電圧と比較し、前記検出電圧が正から負に変化するゼロクロス検出点で第１の比較結果信号を出力する第１の比較器と、
    　前記検出電圧を前記第１の基準電圧よりも低い所定の第２の基準電圧と比較し、前記検出電圧が負から正に変化するゼロクロス検出点で第２の比較結果信号を出力する第２の比較器と、
    　前記第１の比較結果信号の立ち上がりを検出して第１のパルス信号を出力する第１のパルス生成回路と、
    　前記第２の比較結果信号の立ち上がりを検出して第２のパルス信号を出力する第２のパルス生成回路と、
    　セット端子、リセット端子及び出力端子を有するセットリセット型フリップフロップであって、前記第１のパルス信号をセット端子に入力し、前記第２のパルス信号をリセット端子に入力し、出力端子から前記比較回路の比較結果信号を出力するセットリセット型フリップフロップとを備えることを特徴とする電力変換装置の制御回路。
  2. 　前記第１のパルス生成回路は、前記第１の比較結果信号を微分する第１の微分回路と、前記第１の微分回路に接続されかつ負電圧を出力しない第１の保護ダイオードとを備え、
    　前記第２のパルス生成回路は、前記第２の比較結果信号を微分する第２の微分回路と、前記第２の微分回路に接続されかつ負電圧を出力しない第２の保護ダイオードと、
    　前記第１の保護ダイオードから出力される電圧を、電源電圧の半分の電圧と比較して比較結果信号を前記第１のパルス信号として出力する第３の比較器と、
    　前記第２の保護ダイオードから出力される電圧を、前記電源電圧の半分の電圧と比較して比較結果信号を前記第２のパルス信号として出力する第４の比較器とを備えることを特徴とする請求項１記載の電力変換装置の制御回路。
  3. 　前記制御回路は、前記電力変換装置のソフトスッチングに必要な負電流を考慮して前記基準電圧を計算する、
    請求項１又は２記載の電力変換装置の制御回路。
  4. 　前記制御回路は、前記第１の検出回路により変換された電圧をＤＡ変換するＤＡ変換器を内蔵する、
    請求項１～３のうちのいずれか１つに記載の電力変換装置の制御回路。
  5. 　請求項１～４のうちのいずれか１つに記載の電力変換装置の制御回路を備える、
    電力変換装置。
  6. 　前記電力変換装置はスイッチング電源装置又はＤＣ／ＤＣ変換装置である、
    請求項５記載の電力変換装置。
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