JP2021027788A5

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Publication number: JP2021027788A5
Application number: JP2019147052A
Authority: JP
Filing date: 2019-08-09
Publication date: 2022-02-14
Anticipated expiration: 2039-08-09

Description

本発明の一態様に係る電力変換装置の制御回路は、
インダクタを含み、電流臨界モードで動作する力率改善回路を含む電力変換装置の制御回路であって、
前記インダクタの電流、もしくは前記インダクタの電流に対応し又は前記インダクタの電流を含む電流を検出し、前記検出した電流に対応する電圧を所定の利得で増幅した後、検出電圧として出力する第１の検出回路と、
前記検出電圧を所定の基準電圧と比較して比較結果信号を出力する比較回路と、
前記電力変換装置の入力電圧を検出する第２の検出回路と、
前記電力変換装置の出力電圧を検出する第３の検出回路とを備え、
前記制御回路は、前記検出した入力電圧、前記検出した出力電圧、予め設定された遅延時間、前記インダクタのインダクタンス値、前記第１の検出回路により検出した電流を電圧に変換するときの変換係数、電源電圧、及び前記利得に基づいて、前記インダクタの電流のゼロ値を検出するときの遅延を実質的にゼロにするための基準電圧を計算して前記比較回路に出力し、
前記比較回路は、
前記検出電圧を所定の第１の基準電圧と比較し、前記検出電圧が正から負に変化するゼロクロス検出点で第１の比較結果信号を出力する第１の比較器と、
前記検出電圧を前記第１の基準電圧よりも低い所定の第２の基準電圧と比較し、前記検出電圧が負から正に変化するゼロクロス検出点で第２の比較結果信号を出力する第２の比較器と、
前記第１の比較結果信号の立ち上がりを検出して第１のパルス信号を出力する第１のパルス生成回路と、
前記第２の比較結果信号の立ち上がりを検出して第２のパルス信号を出力する第２のパルス生成回路と、
セット端子、リセット端子及び出力端子を有するセットリセット型フリップフロップであって、前記第１のパルス信号をセット端子に入力し、前記第２のパルス信号をリセット端子に入力し、出力端子から前記比較回路の比較結果信号を出力するセットリセット型フリップフロップとを備えることを特徴とする。

実施形態１に係る制御回路２０を備えたスイッチング電源装置の構成例を示す回路図である。図１Ａの電流検出部５の構成例を示す回路図である。従来例における電流検出回路におけるインダクタ電流のゼロ検出の遅延を説明するためのタイミングチャートである。前記インダクタ電流のゼロ検出の遅延によるスイッチング電源装置の損失が増加するメカニズムを説明するためのスイッチング電源装置の回路図である。図３Ａのスイッチング電源装置の動作を示すタイミングチャートである。前記インダクタ電流のゼロ検出の遅延によるスイッチング電源装置の損失が増加するメカニズムを説明するためのスイッチング電源装置の回路図である。図３Ｃのスイッチング電源装置の動作を示すタイミングチャートである。従来例に係る電流検出部の構成例を示す回路図である。図４Ａの電流検出部の動作を示すタイミングチャートである。実施形態に係る電流検出部５の構成例を示す回路図である。図４Ｃの電流検出部５の動作を示すタイミングチャートである。実施形態１に係る電流検出部５の動作を示すグラフである。実施形態１に係るＰＦＣ回路を用いた電力変換装置の構成例を示すブロック図である。実施形態１に係る電流検出部５に用いる基準電圧Ｖｒｅｆの導出方法を説明するための波形図である。実施形態１に係る電流検出部５によるＰＦＣ回路のソフトスイッチングを説明するための波形図である。実施形態１に係る電流検出部５によるＰＦＣ回路のソフトスイッチングを説明するための波形図である。変形例に係る電流検出部５に用いる基準電圧Ｖｒｅｆの導出方法を説明するための波形図である。変形例１に係るスイッチング電源装置の構成例を示すブロック図である。変形例２に係るスイッチング電源装置の構成例を示すブロック図である。変形例３に係るスイッチング電源装置の構成例を示すブロック図である。変形例４に係るスイッチング電源装置の構成例を示すブロック図である。図１Ｂの電流検出部５の変形例を示す回路図である。実施形態２に係る電流検出部５Ａの構成例を示す回路図である。図１３の電流検出部５Ａに用いる基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の導出方法を説明するための波形図である。図１３の電流検出部５Ａの動作を示すタイミングチャートである。実施形態１に係る電流検出部５の課題を説明するための図であって、インダクタ電流ｉＬを示す波形図である。実施形態１に係る電流検出部５の課題を説明するための図であって、図１５Ｂの波形図の部分２０２に対応する各信号等のタイミングチャートである。図１３の電流検出部５Ａの変形例を示す回路図である。実施形態３に係る電流検出部５Ｂの構成例を示す回路図である。

図５は実施形態１に係る電流検出部５の動作を示すグラフである。図５において、例えば、Ｖｃｃ＝３Ｖ，Ｔｄｅｌａｙ＝５０ｎｓ，Ｖｉｎ（ｒｍｓ）＝２００Ｖ，ｆＬＩＮＥ＝５０Ｈｚのときの基準電圧Ｖｒｅｆ（入力電圧Ｖｉｎの半周期）の一例を図示している。図１Ｂ及び図５Ｃの電流検出部５及びコントローラ１０を用いることで、遅延時間Ｔｄｅｌａｙから導出された基準電圧Ｖｒｅｆを、電流検出部５のコンパレータ２２に帰還して入力することで、遅延時間Ｔｄｅｌａｙを減少させることができる。

図６は実施形態１に係るＰＦＣ回路を用いた電力変換装置の構成例を示すブロック図である。図６において、電力変換装置は、交流電源１と、ＰＦＣ回路１００と、ＤＣ／ＤＣコンバータ１０１と、負荷１０２とを備えて構成される。制御対象はＰＦＣ回路であるため、入力交流電圧及び出力直流電圧であり、それぞれＶｉｎ（ｔ）、Ｖｏｕｔとする。入力電圧Ｖｉｎ（ｔ）は次式で表される。

図９は変形例に係る電流検出部５に用いる基準電圧Ｖｒｅｆの導出方法を説明するための波形図である。図９に示すように、図５の遅延防止制御のみの基準電圧Ｖｒｅｆに対して、所定の時間期間のみ例えば楕円形状で低下させる。ここで、ソフトスイッチングに必要な負電流は入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ及びインダクタ２のインダクタンスＬより求めることができ、遅延時間を考慮した基準電圧Ｖｒｅｆに追加することで実現できる。

以上のように構成された電流検出部５Ｂは、上記の構成の違いを除いて、図１３の電流検出部５Ａと同様に動作する。

Claims

インダクタを含み、電流臨界モードで動作する力率改善回路を含む電力変換装置の制御回路であって、
前記インダクタの電流、もしくは前記インダクタの電流に対応し又は前記インダクタの電流を含む電流を検出し、前記検出した電流に対応する電圧を所定の利得で増幅した後、検出電圧として出力する第１の検出回路と、
前記検出電圧を所定の基準電圧と比較して比較結果信号を出力する比較回路と、
前記電力変換装置の入力電圧を検出する第２の検出回路と、
前記電力変換装置の出力電圧を検出する第３の検出回路とを備え、
前記制御回路は、前記検出した入力電圧、前記検出した出力電圧、予め設定された遅延時間、前記インダクタのインダクタンス値、前記第１の検出回路により検出した電流を電圧に変換するときの変換係数、電源電圧、及び前記利得に基づいて、前記インダクタの電流のゼロ値を検出するときの遅延を実質的にゼロにするための基準電圧を計算して前記比較回路に出力し、
前記比較回路は、
前記検出電圧を所定の第１の基準電圧と比較し、前記検出電圧が正から負に変化するゼロクロス検出点で第１の比較結果信号を出力する第１の比較器と、
前記検出電圧を前記第１の基準電圧よりも低い所定の第２の基準電圧と比較し、前記検出電圧が負から正に変化するゼロクロス検出点で第２の比較結果信号を出力する第２の比較器と、
前記第１の比較結果信号の立ち上がりを検出して第１のパルス信号を出力する第１のパルス生成回路と、
前記第２の比較結果信号の立ち上がりを検出して第２のパルス信号を出力する第２のパルス生成回路と、
セット端子、リセット端子及び出力端子を有するセットリセット型フリップフロップであって、前記第１のパルス信号をセット端子に入力し、前記第２のパルス信号をリセット端子に入力し、出力端子から前記比較回路の比較結果信号を出力するセットリセット型フリップフロップとを備えることを特徴とする電力変換装置の制御回路。
前記第１のパルス生成回路は、前記第１の比較結果信号を微分する第１の微分回路と、前記第１の微分回路に接続されかつ負電圧を出力しない第１の保護ダイオードとを備え、
前記第２のパルス生成回路は、前記第２の比較結果信号を微分する第２の微分回路と、前記第２の微分回路に接続されかつ負電圧を出力しない第２の保護ダイオードとを備え、
前記第１のパルス生成回路は、前記第１の保護ダイオードから出力される電圧を、電源電圧の半分の電圧と比較して比較結果信号を前記第１のパルス信号として出力する第３の比較器を備え、
前記第２のパルス生成回路は、前記第２の保護ダイオードから出力される電圧を、前記電源電圧の半分の電圧と比較して比較結果信号を前記第２のパルス信号として出力する第４の比較器を備えることを特徴とする請求項１記載の電力変換装置の制御回路。
前記制御回路は、前記電力変換装置のソフトスッチングに必要な負電流を考慮して前記基準電圧を計算する、
請求項１又は２記載の電力変換装置の制御回路。
前記制御回路は、前記第１の検出回路により変換された電圧をＤＡ変換するＤＡ変換器を内蔵する、
請求項１～３のうちのいずれか１つに記載の電力変換装置の制御回路。
請求項１～４のうちのいずれか１つに記載の電力変換装置の制御回路を備える、
電力変換装置。
前記電力変換装置はスイッチング電源装置又はＤＣ／ＤＣ変換装置である、
請求項５記載の電力変換装置。