WO2020250655A1 - 電源駆動回路 - Google Patents

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WO2020250655A1
WO2020250655A1 PCT/JP2020/020560 JP2020020560W WO2020250655A1 WO 2020250655 A1 WO2020250655 A1 WO 2020250655A1 JP 2020020560 W JP2020020560 W JP 2020020560W WO 2020250655 A1 WO2020250655 A1 WO 2020250655A1
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drive circuit
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雅太郎 岩元
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株式会社デンソー
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Definitions

  • This disclosure relates to a power supply drive circuit.
  • Some power supply circuits include a primary power supply circuit that lowers the power supply voltage and a secondary power supply circuit that further lowers the output of the primary power supply circuit. In this power supply circuit, some primary power supply circuits use a soft start to suppress an overshoot at startup.
  • DAC DA converter
  • the present disclosure provides a power supply drive circuit that can suppress the occurrence of overshoot of the secondary side power supply as much as possible due to a change in the DAC output near the secondary side power supply output voltage without using a DAC with a large number of stages.
  • the purpose is to do.
  • the power supply drive circuit includes a primary side power supply circuit that generates a predetermined primary side voltage from a power supply voltage and a secondary side power supply circuit that lowers the primary side voltage to generate a predetermined secondary side voltage.
  • the DA converter of the primary side power supply drive circuit is set so that the step width in the vicinity of the secondary side voltage is smaller than the predetermined step width.
  • the primary power supply drive circuit is soft-started in a predetermined step width using the output voltage of the DA converter with respect to the primary power supply circuit, in the vicinity of the secondary voltage. Since the step width is set to a step width smaller than the predetermined step width, overshoot near the secondary side voltage can be further suppressed. As a result, when the primary side voltage is stepped down by the secondary side power supply drive circuit, the overshoot in the vicinity of the secondary side voltage is further suppressed, so that the secondary side voltage can be output with high accuracy.
  • FIG. 1 is an electrical configuration diagram showing the first embodiment.
  • FIG. 2 is an electrical configuration diagram of the DAC.
  • FIG. 3 is a waveform diagram of the voltage Vdac of the DAC.
  • FIG. 4 is an electrical configuration diagram of the DAC showing the second embodiment.
  • FIG. 5 is a waveform diagram of the voltage Vdac of the DAC.
  • FIG. 6 is an electrical configuration diagram of the DAC showing the third embodiment.
  • FIG. 7 is a waveform diagram of the voltage Vdac of the DAC.
  • FIG. 1 shows the entire circuit configuration
  • the power supply circuit 10 includes a primary side power supply circuit 20 and a secondary side power supply circuit 30. Further, the power supply circuit 10 is driven and controlled by the power supply drive circuit 40.
  • the power supply drive circuit 40 is composed of a semiconductor integrated circuit such as an ASIC, includes terminals A to E, and has a primary side power supply drive circuit 50 and a secondary side power supply drive circuit 60 as functional circuit blocks. ..
  • the primary side power supply circuit 20 generates a predetermined primary side voltage VD1 from a DC power supply VB such as a battery by step-down control.
  • a series circuit of a resistor 21, a P-channel type MOS transistor 22, a coil 23, and a capacitor 24 is connected between the DC power supply VB and the ground.
  • the common connection point between the MOS transistor 22 and the coil 23 is connected to the ground with the diode 25 in the opposite direction.
  • the gate of the MOS transistor 22 is connected to the terminal A of the power supply drive circuit 40.
  • the common connection point between the coil 23 and the capacitor 24 is connected to the output terminal of the primary voltage VD1.
  • a series circuit of resistors 26a and 26b constituting the voltage dividing circuit 26 is connected between the output terminal of the primary voltage VD1 and the ground.
  • the common connection point between the resistors 26a and 26b is connected to the terminal C of the power supply drive circuit 40 and is also connected to the terminal B via the resistor 27.
  • the secondary side power supply circuit 30 further lowers the primary side voltage VD1 to generate a predetermined secondary side voltage VD2.
  • a resistor 31 and a P-channel type MOS transistor 32 are connected in series from the output terminal of the primary voltage VD1 to the output terminal of the secondary voltage VD2.
  • the gate of the MOS transistor 32 is connected to the terminal D of the power supply drive circuit 40, and the output terminal of the secondary voltage VD2 is connected to the terminal E of the power supply drive circuit 40.
  • the primary side power supply drive circuit 50 drives and controls the primary side power supply circuit 20, and has a configuration in which the primary side voltage VD1 is generated by soft start control as a countermeasure against overshoot. ..
  • the primary side power supply drive circuit 50 includes an error amplifier 51, a selection circuit 52, a DA converter (DAC) 53, a comparator 54, a triangular wave generation circuit 55, and a drive circuit 56.
  • the error amplifier 51 includes an inverting input terminal and two non-inverting input terminals.
  • the output terminal of the DAC 53 is connected to one of the non-inverting input terminals of the error amplifier 51, and the voltage Vdac is given.
  • the DAC 53 outputs the voltage Vdac while changing it stepwise for soft start control.
  • the reference voltage Vref1 is given, and the selection signal SL is given from the selection circuit 52.
  • the selection circuit 52 is given a clock signal CLK, and outputs a selection signal SL that sequentially switches the output of the DAC 53 with reference to the timing of the clock signal CLK.
  • the reference voltage Vref2 is input to the other non-inverting input terminal of the error amplifier 51. Further, the voltage dividing voltage of the primary side voltage VD1 is input to the inverting input terminal of the error amplifier 51 from the voltage dividing circuits of the resistors 26 and 27 via the terminal C.
  • the reference voltage Vref2 is set as a voltage for outputting the primary side voltage VD1, and the above-mentioned reference voltage Vref1 may be a voltage equal to or higher than the reference voltage Vref2.
  • the error amplifier 51 calculates and outputs the difference between the smaller voltage of the voltages applied to the two non-inverting input terminals and the divided voltage of the primary voltage VD1 applied to the inverting input terminals.
  • the inverting input terminal is connected to the output terminal of the error amplifier 51 and is connected to the terminal B, and the non-inverting input terminal is connected so that the triangle wave signal is input from the triangle wave generation circuit 55.
  • the output terminal of the comparator 54 is connected to the terminal A via the drive circuit 56.
  • the drive circuit 56 applies a gate voltage to the MOS transistor 22 of the primary power supply circuit 20 to control the drive.
  • the secondary side power supply drive circuit 60 drives and controls the secondary side power supply circuit 30, and includes an error amplifier 61 and a voltage dividing circuit 62.
  • the voltage dividing circuit 62 is a series circuit of the resistors 62a and 62b, and is connected between the terminal E and the ground.
  • the reference voltage Vref3 is input to the non-inverting input terminal of the error amplifier 61.
  • the reference voltage Vref3 is a voltage for outputting the secondary side voltage VD2 of the secondary side power supply circuit 30.
  • the inverting input terminal of the error amplifier 61 is connected to the common connection point of the resistors 62a and 62b of the voltage dividing circuit 62.
  • the error amplifier 61 drives and controls the MOS transistor 32 of the secondary power supply circuit 30 by applying a gate voltage from the output terminal via the terminal D.
  • the DAC 53 has a basic configuration of resistance strings 53a, 53b, 53c connected between the input terminal of the reference voltage Vref1 and the ground.
  • the resistance strings 53a, 53b, and 53c are series circuits of a plurality of resistors, respectively.
  • the resistor strings 53a and 53c are a series circuit of the plurality of resistors R1, and the resistor string 53b is a series circuit of the plurality of resistors R2.
  • the resistors R1 and R2 are provided with a resistance value R and a resistance value R / 2, respectively.
  • connection points of the resistors R1 and R2 constituting the resistor strings 53a, 53b, and 53c are commonly connected to the output terminal via the switch 53d, and the voltage of the connection point of the turned on switch 53d is output as a voltage Vdac. ..
  • the output terminal of the DAC 53 is connected to one of the non-inverting input terminals of the error amplifier 51.
  • the plurality of switches 53d of the DAC 53 are configured to be sequentially selectively turned on from the switch 53d at the bottom of the resistance string toward the upper side by the selection signal SL given from the selection circuit 52.
  • the DAC 53 outputs a voltage Vdac that sequentially increases by a predetermined step width from 0V to the reference voltage Vref1 at the time t0 to t1 to tn (n is a natural number) and the time interval T.
  • the output voltage Vdac level includes the secondary voltage VD2 in the portion where the resistance value of each resistor R2 of the resistor string 53b is set to half (1/2) of the resistance value of the resistor R1. However, it is set to be within the specified voltage range. As a result, when the soft start control of the primary side power supply circuit 20 is performed, the step width of the voltage is further reduced in the range of the predetermined voltage including the secondary side voltage VD2.
  • the primary side power supply drive circuit 50 calculates and outputs the difference voltage between the voltage input from the terminal C and the voltage Vdac input from the DAC 53 in the error amplifier 51.
  • the reference voltage Vref2 is set to a level for setting a predetermined primary side voltage VD1, and the voltage input from the DAC53. Since Vdac is smaller, the difference voltage from Vdac is calculated as an operation.
  • the voltage Vdac from the DAC 53 becomes a voltage that gradually increases from the zero level in the step width ⁇ V0 by the selection signal SL given from the selection circuit 52 in the cycle T of the clock signal CLK. Therefore, in the error amplifier 51, when the primary side voltage VD1 has not been generated yet, the feedback voltage input to the inverting input terminal is also near 0V, so the difference voltage is calculated as a small level and output to the comparator 54. ..
  • the comparator 54 compares the triangular wave signal input from the triangular wave generation circuit 55 with the signal of the difference voltage from the error amplifier 51, generates a PWM signal, and outputs the PWM signal to the drive circuit 56.
  • the drive circuit 56 controls on / off drive control of the MOS transistor 22 of the primary power supply circuit 20 in response to the PWM signal.
  • the DC power supply VB is energized from the coil 23 to the capacitor 24 through the MOS transistor 22, and is output to the capacitor 24 side as a voltage that gradually rises, and the operation is performed by soft start control. Since the MOS transistor 22 is driven on and off for a short time, a sudden current does not flow in, and a small overshoot occurs every time the voltage Vdac by the DAC53 rises stepwise, but the voltage becomes the predetermined primary voltage VD1. It will gradually increase with reduced overshoot until it reaches.
  • the secondary side power supply drive circuit 60 drives and controls the MOS transistor 32 of the secondary side power supply circuit 30 to step down the secondary side voltage VD2 to a predetermined level.
  • the primary side voltage VD1 is small and does not reach the set voltage of the secondary side voltage VD2 immediately after startup, the output is performed as it is.
  • the error amplifier 61 detects the level of the secondary side voltage VD2 input from the terminal E by the voltage divided by the voltage dividing circuit 62 and refers to it.
  • the MOS transistor 32 is driven until the voltage Vref 3 is reached.
  • the secondary side power supply drive circuit 60 when the above operation is performed, in the secondary side power supply drive circuit 60, when the secondary side voltage VD2 is generated, the voltage rises in a state of following the fluctuation of the primary side voltage VD1, so that the software starts softly at startup. Even in the state where the control is performed, a small overshoot occurs every time the voltage Vdac by the DAC 53 rises stepwise due to the circuit delay.
  • the DAC 53 further overshoots in case the small overshoot in the soft start control in the primary power supply circuit 20 is severe in the generation of the secondary voltage VD2 in the secondary power supply circuit 30. It works to be suppressed.
  • the DAC 53 includes the secondary voltage VD2 in the vicinity of the secondary voltage VD2 in the step width of the voltage Vdac by setting the resistance value of each resistor R2 of the series resistor 53b to R / 2. However, it is set to be smaller within a predetermined range.
  • FIG. 3 shows the time transition of the voltage Vdac of the DAC53 which is switched and output by the selection signal SL which changes sequentially at the predetermined time interval T.
  • the reference voltage Vref1 is divided by the resistance value R or R / 2 at the connection points of the resistors R1 and R2 by the resistance string.
  • the voltage Vdac sequentially adds the voltage ⁇ V0 shared by the resistor R1 as the step width during the period TA from time t0 to ta.
  • the voltages V1, V2, ..., Va are obtained.
  • the voltage Vdac steps the voltage ⁇ V1 shared by the resistor R2 during the period TB from time ta to tb.
  • the voltages Va, ..., Vb are sequentially added as.
  • the voltage ⁇ V1 is half the voltage of the voltage ⁇ V0.
  • the voltage Vdac having the voltage ⁇ V1 as the step width is the range of the predetermined voltage near the secondary side voltage VD2, which is the range between the voltages Va and Vb, that is, the upper and lower predetermined voltage ranges including the secondary side voltage VD2. Set. As a result, the overshoot is further reduced when the secondary side voltage VD2 is generated by the secondary side power supply circuit 30.
  • the voltage Vdac again steps the voltage ⁇ V0 shared by the resistor R1 during the period TC from time tb to tun.
  • the voltages Vb, ..., Vref1 are sequentially added as the width. by this.
  • the primary side voltage VD1 is generated.
  • the error amplifier 61 controls the secondary voltage VD2 so as to be within a predetermined level range.
  • the voltage Vdac output by the DAC 53 is added by a predetermined step width ⁇ V0, and the voltage Va, which is a predetermined voltage near the secondary side voltage VD2, is added.
  • the step width ⁇ V1 is set to half of the step width ⁇ V0 in the range of Vb, that is, the upper and lower predetermined voltage ranges including the secondary voltage VD2. This makes it possible to further reduce the reduction of overshoot by soft start control in the vicinity of the secondary side voltage VD2.
  • the resistance value of the resistor R2 of the series resistor 53b is partially set to half (1/2) of the resistance value R1 of each of the series resistors 53a and 53c.
  • the step width can be reduced.
  • the DAC 53 is configured to partially reduce the step width without making the DAC 53 high resolution, the circuit configuration is not significantly changed and the cost is increased. Can be suppressed.
  • the resistance string 53a is also configured to use the same resistor R2 as the resistance string 53b, and the primary side voltage VD1 is set while the step width is small. You can also do it.
  • the DAC 70 is provided as a DA converter instead of the DAC 53 in the primary power supply drive circuit 50.
  • FIG. 4 shows the configuration of the DAC 70.
  • the resistor string 71a is a series circuit of a plurality of resistors R1, and the resistor R3 is connected in series with the resistor string 71a on the ground side.
  • Each connection point of each resistor R1 constituting the resistor string 71a is commonly connected to the output terminal via the switch 71b.
  • Each switch 71b is sequentially and selectively turned on from the lower side by the selection signal SL output from the selection circuit 52.
  • a switch 71c is connected in parallel to the resistor R3, and is configured to be short-circuited when the switch 71c is turned on.
  • the upper end of the resistor string 71a is connected to the output terminal of the operational amplifier 72 for the buffer, and a reference voltage Vref is given.
  • the inverting input terminal and the output terminal are commonly connected, and the non-inverting input terminal is connected to the ground via the voltage dividing circuit 73.
  • the voltage dividing circuit 73 is composed of a series circuit of resistors 73a and 73b, and a switch 74 is connected in parallel to the resistor 73b so that a short circuit occurs when the switch 74 is turned on.
  • the reference voltage Vref1 is input to the non-inverting input terminal of the operational amplifier 72 via the resistor 75.
  • the switch 74 is on / off controlled by the output signal Sc of the logic circuit 76.
  • the logic circuit 76 performs an exclusive OR operation, and the output terminals of the comparators 77 and 78 are connected to the two input terminals.
  • the comparator 77 the voltage Va is input to the non-inverting input terminal, the inverting input terminal is connected to the output terminal of the DAC 70, and the voltage Vdac is input.
  • the comparator 78 the voltage Vb is input to the non-inverting input terminal, the inverting input terminal is connected to the output terminal of the DAC 70, and the voltage Vdac is input.
  • the above voltage Va is preset as the voltage immediately before the voltage Vdac of the output terminal of the DAC70 increases from 0V at a step width of ⁇ V0 and switches to the step width ⁇ V1.
  • the voltage Vb is preset as a voltage immediately before the voltage Vdac of the output terminal of the DAC 70 increases from the voltage Va at a step width of ⁇ V1 and switches to the step width ⁇ V0. Therefore, it is set as a range of voltage Va to Vb, which is a predetermined voltage near the secondary side voltage VD2, that is, a range of upper and lower predetermined voltages including the secondary side voltage VD2.
  • the switch 71c connected in parallel to the resistor R3 of the resistor string 71a receives the output signal Sc of the logic circuit 76 via the inverter 78.
  • the switch 74 When the output signal Sc of the logic circuit 76 is at a low level, the switch 74 is in the off state and the switch 71c is in the on state. Further, when the output signal Sc of the logic circuit 76 is at a high level, the switch 74 is turned on and the switch 71c is turned off.
  • the comparators 77 and 78 both output a high-level signal, so that the logic circuit 76 outputs a low-level signal Sc. Further, even when the voltage Vdac of the output terminal of the DAC 70 is larger than the voltage Vb, the comparators 77 and 78 both output low-level signals, so that the signal Sc of the logic circuit 76 becomes low-level.
  • the comparator 77 when the voltage Vdac of the output terminal of the DAC 70 is equal to or higher than the voltage Va and lower than or equal to the voltage Vb, the comparator 77 outputs a low-level signal and the comparator 78 outputs a high-level signal.
  • the signal Sc goes high.
  • the switch 74 is held in the off state by the low level signal Sc, the resistor 73b is in the effective state, and the switch 71c is in the on state.
  • the resistor R3 is in a short-circuited state.
  • the switch 74 is turned on by the high-level signal Sc, the resistor 73b is switched to the short-circuited state, and the switch 71c is turned off. The state is switched to, and the resistor R3 becomes an effective state.
  • the DAC 70 has the same resistance value R of each resistor R1 of the series resistor 71a, but by switching the reference voltage Vref, the step of the voltage Vdac The width is set to be small in the vicinity of the secondary voltage VD2.
  • FIG. 5 shows the time transition of the output voltage Vdac of the DAC 70 which is switched and output by the selection signal SL which changes sequentially at the predetermined time interval T. Since the voltage Vdac is zero in the initial state, the comparators 77 and 78 both output a high level, whereby the logic circuit 76 outputs a low level signal Sc. Therefore, the switch 71c is held in the on state and the switch 74 is held in the off state.
  • the reference voltage Vref1 is applied to the series resistor 71a as the reference voltage Vrefx via the operational amplifier 72 in a state where the reference voltage Vref1 is divided by the resistors 75, 73a, 73b. Be done. Further, the resistor R3 is in a short-circuited state. The reference voltage Vrefx is divided by the resistance value R at the connection point of each resistor R1 by the series resistor 71a.
  • the voltage Vdac steps the voltage ⁇ V0 shared by the resistor R1 during the period TA from time t0 to ta.
  • the voltages V1, V2, ..., Va are sequentially added as the width.
  • the resistor R3 is in a state of being connected in series with the series resistor 71a from the short-circuit state, and the resistor 73b is in a short-circuit state.
  • the series resistor 71a is given a reference voltage Vrefy as a reference voltage Vrefy via the operational amplifier 72 in a state where the reference voltage Vref1 is divided by the resistors 75 and 73a.
  • the resistor R3 is in an effective state.
  • the voltage ⁇ V1 is half the voltage of the voltage ⁇ V0.
  • the output Vdac having the voltage ⁇ V1 as the step width is set in the range of voltage Va to Vb, which is a predetermined voltage near the secondary side voltage VD2, that is, in the range of upper and lower predetermined voltages including the secondary side voltage VD2.
  • Va to Vb which is a predetermined voltage near the secondary side voltage VD2
  • the overshoot is further reduced when the secondary side voltage VD2 is generated by the secondary side power supply circuit 30.
  • the resistor R3 is short-circuited again, and the terminal on the ground side of the series resistor 71a becomes the ground level. Further, the resistor 73b is released from the short-circuited state and becomes an effective state.
  • the reference voltage Vref1 is divided by the resistors 75 and 73a and 73b, and the reference voltage Vrefx is passed through the operational amplifier 72. Given as.
  • the resistance string 71a is a series circuit of the same resistance R1, and the same operation and effect are performed by simply adding additional circuits such as a logic circuit 76, a comparator 77, and 78. Can be done.
  • the configuration of the additional circuit that switches the reference voltage is not limited to that shown in the above embodiment, and a configuration that can realize the same function with other circuit configurations can also be adopted.
  • the voltage Vdac from the DAC 53 or 70 becomes the voltage ⁇ V1 which is 1/2 of the voltage ⁇ V0, and as a result, the voltage rise per hour is also halved. It was.
  • the clock CLK is also set to have a cycle of 1/2 so that the voltage rise per hour becomes constant as a whole.
  • the selection circuit 80 is provided instead of the selection circuit 52.
  • the selection circuit 80 in addition to the clock CLK1 having the same period T1 as in the second embodiment, the clock CLK2 having a period T2 of 1/2 is input. Further, the selection circuit 80 has a configuration in which the output signal Sc of the logic circuit 76 is input.
  • the selection circuit 80 sequentially outputs the selection signal SL in the cycle T1 of the clock CLK1 in a state where the low-level signal Sc is given from the logic circuit 76, and when the high-level signal Sc is given from the logic circuit 76, the clock CLK2 It is configured to sequentially output the selection signal SL in the period T2 of.
  • the DAC 70 changes so that the voltage Vdac increases in the step width ⁇ V0 due to the selection signal SL given from the selection circuit 80 in the period T1 in the period TA and TC. Then, in the period TB, the DAC 70 changes so that the voltage Vdac increases in the step width ⁇ V1 due to the selection signal SL given from the selection circuit 80 in the period T2.
  • the voltage change rate dV (1) / dt becomes as shown in the following equation (1).
  • the voltage change rate dV (2) / dt becomes as shown in the following equation (2). Since the step width ⁇ V1 is 1/2 of the step width ⁇ V0 and the period T2 is 1/2 of the period T1, the equation (2) becomes the equation (3), which is the same as the equation (1).
  • the voltage Vdac output by the DAC 70 is added and output for each cycle T1 with a step width ⁇ V0 in the period TA and TC, and the secondary side voltage is output.
  • the step width ⁇ V1 is added for each cycle T2 and output is performed.
  • the selection circuit 80 is configured to switch using the clocks CLK1 and CLK2, but the clock circuit is configured to use only a clock having a short cycle, and the clock is divided inside the selection circuit 80 or the like. By doing so, it is possible to switch to a clock with a double cycle. Further, in the above-described embodiment, the one premised on the second embodiment is shown, but it can also be applied to the configuration of the first embodiment.
  • the voltage range of the voltages Va and Vb is the range of the upper and lower voltages including the secondary side voltage VD2, but the voltages Va and Vb are equal to the upper and lower sides with respect to the secondary side voltage VD2. It may be set with a voltage width, or it may be set with a different voltage width.

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Abstract

電源電圧から所定の一次側電圧を生成する一次側電源回路と前記一次側電圧を降圧して所定の二次側電圧を生成する二次側電源回路を駆動する電源駆動回路であって、前記一次側電源回路をＤＡ変換器（５３、７０）により所定のステップ幅でソフトスタートさせる一次側電源駆動回路（５０）と、前記二次側電源回路を駆動する二次側電源駆動回路（６０）とを備え、前記一次側電源駆動回路のＤＡ変換器は、前記二次側電圧付近での出力のステップ幅が前記所定のステップ幅よりも小さく設定されている電源駆動回路。

Description

電源駆動回路 関連出願の相互参照
　本開示は、２０１９年６月１０日に出願された日本出願番号２０１９－１０７９０１号に基づくもので、ここにその記載内容を援用する。
　本開示は、電源駆動回路に関する。
　電源回路においては、電源電圧を降圧する一次側電源回路と、この一次側電源回路の出力をさらに降圧する二次側電源回路とを備えるものがある。この電源回路において、一次側電源回路に、起動時にオーバーシュートが発生するのを抑制のためにソフトスタートを使用するものがある。
　この場合、一次側電源回路をソフトスタートさせる構成としてＤＡ変換器（以下、ＤＡＣと称する）を使ったものがある。この構成では、起動時において電源電圧を降圧させるときに、ＤＡＣから所定のステップ幅で電圧が増加する出力電圧を一次側電源回路に与えることで、オーバーシュートを抑制するものである。
　しかしながら、このようなソフトスタート制御を行う場合においても、一次側電源から二次側電源を生成する際に、ソフトスタート制御でのＤＡＣのステップ幅の電位差に起因して二次側電圧の付近で所定の二次電圧を超えるオーバーシュートが発生することがある。これは、オペアンプの制御遅延に起因するもので、ＤＡＣ出力の変化に伴う二次側電源回路のオーバーシュート発生があるからである。
　このようなオーバーシュートは、ソフトスタート制御をしない場合に比べると大幅に改善されているが、二次側電源回路において二次側電圧の出力の許容範囲が狭い回路に給電する場合には、悪影響を与える場合がある。
　このため、ＤＡＣのステップ幅を小さくしたものを使うことが考えられるが、最終電圧までの間を小さいステップ幅で増加するためには、全体として分解能が高いＤＡＣが必要となり、この場合には、コストアップにつながる点で採用がむつかしい。
特許第５１９４４２６号公報
　本開示は、段数を多くしたＤＡＣを用いることなく、二次側電源出力電圧付近のＤＡＣ出力の変化に起因した二次側電源のオーバーシュートの発生を極力抑制できるようにした電源駆動回路を提供することを目的とする。
　請求項１に記載の電源駆動回路は、電源電圧から所定の一次側電圧を生成する一次側電源回路と前記一次側電圧を降圧して所定の二次側電圧を生成する二次側電源回路を駆動する電源駆動回路であって、前記一次側電源回路をＤＡ変換器により所定のステップ幅でソフトスタートさせる一次側電源駆動回路と、前記二次側電源回路を駆動する二次側電源駆動回路とを備え、前記一次側電源駆動回路のＤＡ変換器は、前記二次側電圧付近でのステップ幅が前記所定のステップ幅よりも小さく設定されている。
　上記構成を採用することにより、一次側電源回路に対して、一次側電源駆動回路は、ＤＡ変換器の出力電圧を用いて所定のステップ幅でソフトスタートさせる際に、二次側電圧付近でのステップ幅が前記所定のステップ幅よりも小さいステップ幅に設定するので、二次側電圧付近でのオーバーシュートをさらに抑制することができる。これによって、二次側電源駆動回路による一次側電圧の降圧を行う場合に、二次側電圧付近でのオーバーシュートがさらに抑制されることで、二次側電圧を精度良く出力することができる。
　二次側電圧を利用する回路においては、二次側電圧を超えるオーバーシュートが抑制されているので、許容電圧幅が狭い仕様の回路においても回路に損傷あるいは悪影響を与えることなく使用することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態を示す電気的構成図であり、 図２は、ＤＡＣの電気的構成図であり、 図３は、ＤＡＣの電圧Ｖｄａｃの波形図であり、 図４は、第２実施形態を示すＤＡＣの電気的構成図であり、 図５は、ＤＡＣの電圧Ｖｄａｃの波形図であり、 図６は、第３実施形態を示すＤＡＣの電気的構成図であり、 図７は、ＤＡＣの電圧Ｖｄａｃの波形図である。
　（第１実施形態）
　以下、第１実施形態について図１から図３を参照して説明する。
　図１は全体の回路構成を示すもので、電源回路１０は、一次側電源回路２０および二次側電源回路３０を備えている。また、電源回路１０は、電源駆動回路４０により駆動制御される。電源駆動回路４０は、ＡＳＩＣなどの半導体集積回路で構成されるもので、端子Ａ～Ｅを備え、機能回路ブロックとして、一次側電源駆動回路５０および二次側電源駆動回路６０を有している。
　一次側電源回路２０は、バッテリなどの直流電源ＶＢから降圧制御により所定の一次側電圧ＶＤ１を生成する。直流電源ＶＢとグランドとの間に、抵抗２１、Ｐチャンネル型のＭＯＳトランジスタ２２、コイル２３およびコンデンサ２４の直列回路が接続されている。ＭＯＳトランジスタ２２とコイル２３の共通接続点はダイオード２５を逆方向に介した状態でグランドに接続されている。ＭＯＳトランジスタ２２のゲートは電源駆動回路４０の端子Ａに接続される。
　コイル２３とコンデンサ２４との共通接続点は、一次側電圧ＶＤ１の出力端子に接続される。一次側電圧ＶＤ１の出力端子とグランドとの間に、分圧回路２６を構成する抵抗２６ａおよび２６ｂの直列回路が接続されている。抵抗２６ａと２６ｂとの共通接続点は、電源駆動回路４０の端子Ｃに接続されると共に、抵抗２７を介して端子Ｂに接続されている。
　二次側電源回路３０は、一次側電圧ＶＤ１をさらに降圧して所定の二次側電圧ＶＤ２を生成する。一次側電圧ＶＤ１の出力端子から抵抗３１およびＰチャンネル型のＭＯＳトランジスタ３２を直列に介して二次側電圧ＶＤ２の出力端子に接続されている。ＭＯＳトランジスタ３２のゲートは電源駆動回路４０の端子Ｄに接続され、二次側電圧ＶＤ２の出力端子は電源駆動回路４０の端子Ｅに接続されている。
　次に、電源駆動回路４０において、一次側電源駆動回路５０は、一次側電源回路２０を駆動制御するもので、オーバーシュート対策のために、ソフトスタート制御により一次側電圧ＶＤ１を生成する構成である。一次側電源駆動回路５０は、エラーアンプ５１、選択回路５２、ＤＡ変換器（ＤＡＣ）５３、コンパレータ５４、三角波発生回路５５および駆動回路５６を備えている。エラーアンプ５１は、反転入力端子と２つの非反転入力端子とを備える。
　エラーアンプ５１の一方の非反転入力端子にはＤＡＣ５３の出力端子が接続され電圧Ｖｄａｃが与えられる。ＤＡＣ５３は、ソフトスタート制御のために電圧Ｖｄａｃを段階的に変化させながら出力する。ＤＡＣ５３は、参照電圧Ｖｒｅｆ１が与えられると共に、選択信号ＳＬが選択回路５２から与えられる。選択回路５２は、クロック信号ＣＬＫが与えられ、クロック信号ＣＬＫのタイミングを基準としてＤＡＣ５３の出力を順次切り替える選択信号ＳＬを出力する。
　エラーアンプ５１の他方の非反転入力端子には参照電圧Ｖｒｅｆ２が入力される。また、エラーアンプ５１の反転入力端子には端子Ｃを介して抵抗２６および２７の分圧回路から一次側電圧ＶＤ１の分圧電圧が入力される。参照電圧Ｖｒｅｆ２は一次側電圧ＶＤ１を出力させるための電圧として設定されており、前述の参照電圧Ｖｒｅｆ１は、参照電圧Ｖｒｅｆ２と同等もしくはそれ以上の電圧であれば良い。エラーアンプ５１は、２つの非反転入力端子に与えられた電圧のうちの小さい方の電圧と、反転入力端子に与えられる一次側電圧ＶＤ１の分圧電圧との差分を演算して出力する。
　コンパレータ５４は、反転入力端子がエラーアンプ５１の出力端子に接続されると共に端子Ｂに接続され、非反転入力端子が三角波発生回路５５から三角波信号が入力されるように接続されている。コンパレータ５４の出力端子は駆動回路５６を介して端子Ａに接続されている。駆動回路５６は一次側電源回路２０のＭＯＳトランジスタ２２にゲート電圧を与えて駆動制御する。
　二次側電源駆動回路６０は、二次側電源回路３０を駆動制御するもので、エラーアンプ６１および分圧回路６２を備えている。分圧回路６２は、抵抗６２ａおよび６２ｂの直列回路であり、端子Ｅとグランドとの間に接続されている。エラーアンプ６１の非反転入力端子は、参照電圧Ｖｒｅｆ３が入力される。参照電圧Ｖｒｅｆ３は、二次側電源回路３０の二次側電圧ＶＤ２を出力するための電圧である。エラーアンプ６１の反転入力端子は、分圧回路６２の抵抗６２ａおよび６２ｂの共通接続点に接続される。エラーアンプ６１は、出力端子から端子Ｄを介して二次側電源回路３０のＭＯＳトランジスタ３２にゲート電圧を与えて駆動制御する。
　次に、ＤＡＣ５３の電気的構成について図２を参照して説明する。ＤＡＣ５３は、参照電圧Ｖｒｅｆ１の入力端子とグランドとの間に接続した抵抗ストリング５３ａ、５３ｂ、５３ｃを基本構成としている。抵抗ストリング５３ａ、５３ｂ、５３ｃは、それぞれ複数の抵抗の直列回路である。抵抗ストリング５３ａおよび５３ｃは、複数の抵抗Ｒ１の直列回路であり、抵抗ストリング５３ｂは、複数の抵抗Ｒ２の直列回路である。抵抗Ｒ１およびＲ２は、それぞれ抵抗値Ｒおよび抵抗値Ｒ／２のものが設けられている。
　抵抗ストリング５３ａ、５３ｂ、５３ｃを構成する各抵抗Ｒ１、Ｒ２の各接続点は、それぞれスイッチ５３ｄを介して出力端子に共通に接続され、オンしたスイッチ５３ｄの接続点の電圧を電圧Ｖｄａｃとして出力する。ＤＡＣ５３の出力端子は、エラーアンプ５１の一方の非反転入力端子に接続されている。
　ＤＡＣ５３の複数のスイッチ５３ｄは、選択回路５２から与えられる選択信号ＳＬによって抵抗ストリングの最下段のスイッチ５３ｄから上段側に向けて順次選択的にオン駆動されるように構成されている。これにより、ＤＡＣ５３は、０Ｖから参照電圧Ｖｒｅｆ１までの間を、時刻ｔ０からｔ１～ｔｎ（ｎは自然数）と時間間隔Ｔで順次所定のステップ幅で増加する電圧Ｖｄａｃを出力する。
　なお、ＤＡＣ５３において、抵抗ストリング５３ｂの各抵抗Ｒ２の抵抗値を抵抗Ｒ１の抵抗値の半分（１／２）に設定している部分は、出力する電圧Ｖｄａｃのレベルが二次側電圧ＶＤ２を含んだ所定電圧の範囲となるように設定されている。これによって、一次側電源回路２０のソフトスタート制御を行う場合に、二次側電圧ＶＤ２を含んだ所定電圧の範囲ではさらに電圧のステップ幅を小さくする制御を行う構成である。
　次に、上記構成の作用について、図３も参照して説明する。ここでは、まず一次側電源回路２０および二次側電源回路３０に対する電源駆動回路４０による基本的な動作について説明し、その後、ソフトスタート制御について詳しく説明する。
　一次側電源駆動回路５０は、制御動作を開始すると、エラーアンプ５１において、端子Ｃから入力される電圧とＤＡＣ５３から入力される電圧Ｖｄａｃとの差電圧を演算して出力する。なお、エラーアンプ５１においては、２つの非反転入力端子に入力される電圧のうち、参照電圧Ｖｒｅｆ２は所定の一次側電圧ＶＤ１を設定するためのレベルに設定されており、ＤＡＣ５３から入力される電圧Ｖｄａｃの方が小さいので、動作としてはＶｄａｃとの差電圧を演算する。
　このとき、ＤＡＣ５３からの電圧Ｖｄａｃは、選択回路５２からクロック信号ＣＬＫの周期Ｔで与えられる選択信号ＳＬにより、ゼロレベルからステップ幅ΔＶ０で段階的に上昇していく電圧となる。したがって、エラーアンプ５１では、まだ一次側電圧ＶＤ１が生成されていない状態では、反転入力端子に入力されるフィードバック電圧も０Ｖ近傍であるから、差電圧も小さいレベルとして算出され、コンパレータ５４に出力する。
　コンパレータ５４では、三角波発生回路５５から入力される三角波信号とエラーアンプ５１からの差電圧の信号とを比較してＰＷＭ信号を生成して駆動回路５６に出力する。駆動回路５６は、ＰＷＭ信号に対応して一次側電源回路２０のＭＯＳトランジスタ２２をオンオフ駆動制御する。
　これにより、直流電源ＶＢがＭＯＳトランジスタ２２を通じてコイル２３からコンデンサ２４に通電され、徐々に上昇する電圧としてコンデンサ２４側に出力されていくようになり、ソフトスタート制御による動作となる。ＭＯＳトランジスタ２２は、短時間のオンオフ駆動となるので、急激な電流が流れ込むことがなく、ＤＡＣ５３による電圧Ｖｄａｃが段階的に上昇する毎に小さいオーバーシュートが発生するものの、所定の一次側電圧ＶＤ１に達するまでオーバーシュートを低減された状態で徐々に上昇するようになる。
　一方、二次側電源駆動回路６０は、二次側電源回路３０のＭＯＳトランジスタ３２を駆動制御して、二次側電圧ＶＤ２が所定レベルになるように降圧動作させる。この場合、起動直後には一次側電圧ＶＤ１も小さく二次側電圧ＶＤ２の設定電圧に達していないので、そのまま出力される。
　一次側電圧ＶＤ１が二次側電圧ＶＤ２の設定電圧に近づくと、エラーアンプ６１は、端子Ｅから入力される二次側電圧ＶＤ２のレベルを分圧回路６２で分圧した電圧により検出し、参照電圧Ｖｒｅｆ３に達するまでＭＯＳトランジスタ３２を駆動させる。
　そして、上記の動作を実施する際に、二次側電源駆動回路６０では、二次側電圧ＶＤ２を生成する際に、一次側電圧ＶＤ１の変動に追随した状態で上昇するので、起動時にソフトスタート制御が行われる状態でも、回路遅延に起因してＤＡＣ５３による電圧Ｖｄａｃが段階的に上昇する毎に小さいオーバーシュートが発生する。
　この実施形態においては、一次側電源回路２０におけるソフトスタート制御での小さいオーバーシュートが、二次側電源回路３０における二次側電圧ＶＤ２の生成において厳しい場合に対応して、ＤＡＣ５３によりオーバーシュートがさらに抑制されるように動作する。ＤＡＣ５３は、前述のように、直列抵抗５３ｂの各抵抗Ｒ２の抵抗値がＲ／２に設定されることで、電圧Ｖｄａｃのステップ幅が二次側電圧ＶＤ２の近傍すなわち二次側電圧ＶＤ２を含んだ所定範囲で小さくなるように設定されている。
　図３は、所定時間間隔Ｔで順次変化する選択信号ＳＬによって切り替えて出力されるＤＡＣ５３の電圧Ｖｄａｃの時間推移を示している。抵抗ストリングにより、各抵抗Ｒ１、Ｒ２の接続点は、参照電圧Ｖｒｅｆ１が抵抗値ＲもしくはＲ／２で分圧されている。
　選択信号ＳＬにより直列抵抗５３ｃに接続されたスイッチ５３ｄが選択的にオン駆動されると、時刻ｔ０からｔａの期間ＴＡにおいて、電圧Ｖｄａｃは、抵抗Ｒ１で分担される電圧ΔＶ０をステップ幅として順次加算された電圧Ｖ１、Ｖ２、…、Ｖａとなる。
　この後、選択信号ＳＬにより直列抵抗５３ｂに接続されたスイッチ５３ｄが選択的にオン駆動されると、時刻ｔａからｔｂの期間ＴＢにおいて、電圧Ｖｄａｃは、抵抗Ｒ２で分担される電圧ΔＶ１をステップ幅として順次加算された電圧Ｖａ、…、Ｖｂとなる。
　ここで、電圧ΔＶ１は電圧ΔＶ０の１／２の電圧となっている。また、電圧ΔＶ１をステップ幅とする電圧Ｖｄａｃは、二次側電圧ＶＤ２付近の所定電圧の範囲として、電圧ＶａからＶｂの間の範囲すなわち二次側電圧ＶＤ２を含んだ上下の所定電圧の範囲で設定される。これにより、二次側電源回路３０により二次側電圧ＶＤ２を生成する際に、オーバーシュートはさらに低減されるようになる。
　この後、選択信号ＳＬにより直列抵抗５３ａに接続されたスイッチ５３ｄが選択的にオン駆動されると、時刻ｔｂからｔｎの期間ＴＣにおいて、電圧Ｖｄａｃは、再び抵抗Ｒ１で分担される電圧ΔＶ０をステップ幅として順次加算された電圧Ｖｂ、…、Ｖｒｅｆ１となる。これによって。一次側電源回路２０においては、一次側電圧ＶＤ１が生成される。また、この期間ＴＣにおいては、エラーアンプ６１により二次側電圧ＶＤ２が所定レベルの範囲となるように制御される。
　上記したような第１実施形態においては、一次側電源駆動回路５０において、ＤＡＣ５３が出力する電圧Ｖｄａｃを、所定のステップ幅ΔＶ０で加算し、二次側電圧ＶＤ２付近の所定電圧である電圧ＶａからＶｂの範囲すなわち二次側電圧ＶＤ２を含んだ上下の所定電圧の範囲でステップ幅ΔＶ０の半分のステップ幅ΔＶ１とするようにした。これによって、ソフトスタート制御によるオーバーシュートの低減を二次側電圧ＶＤ２の近傍においてさらに低減することができるようになる。
　そして、上記した第１実施形態では、ＤＡＣ５３において、直列抵抗５３ｂの抵抗Ｒ２の抵抗値を直列抵抗５３ａ、５３ｃの各抵抗における抵抗値Ｒ１の半分（１／２）に設定することで部分的にステップ幅を小さくする構成とすることができる。
　この結果、上記実施形態によれば、ＤＡＣ５３を高分解能のものとすることなく、部分的にステップ幅を小さくするように構成しているので、回路構成を大幅に変更することがなくなり、コストアップを抑制することができる。
　なお、ＤＡＣ５３の構成として、電圧Ｖｄａｃの設定幅に余裕がある場合には、抵抗ストリング５３ａについても抵抗ストリング５３ｂと同じ抵抗Ｒ２を用いる構成として、ステップ幅を小さい状態のまま一次側電圧ＶＤ１まで設定することもできる。
　（第２実施形態）
　図４および図５は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、一次側電源駆動回路５０におけるＤＡＣ５３に代えて、ＤＡ変換器としてＤＡＣ７０を設ける構成としている。
　図４はＤＡＣ７０の構成を示すもので、抵抗ストリング７１ａは複数の抵抗Ｒ１の直列回路であり、この抵抗ストリング７１ａに直列にグランド側に抵抗Ｒ３が接続されている。抵抗ストリング７１ａを構成する各抵抗Ｒ１の各接続点はそれぞれスイッチ７１ｂを介して出力端子に共通に接続される。各スイッチ７１ｂは、選択回路５２から出力される選択信号ＳＬにより下位側から順次選択的にオン駆動される。
　抵抗Ｒ３にはスイッチ７１ｃが並列に接続され、スイッチ７１ｃのオンにより短絡状態になるように構成される。抵抗ストリング７１ａの上端は、バッファ用のオペアンプ７２の出力端子に接続され、参照電圧Ｖｒｅｆが与えられる。オペアンプ７２は、反転入力端子と出力端子とが共通に接続され、非反転入力端子は分圧回路７３を介してグランドに接続されている。
　分圧回路７３は、抵抗７３ａおよび７３ｂの直列回路により構成され、抵抗７３ｂにはスイッチ７４が並列に接続され、スイッチ７４のオンにより短絡状態になるように構成される。オペアンプ７２の非反転入力端子は、抵抗７５を介して参照電圧Ｖｒｅｆ１が入力される。
　スイッチ７４は、論理回路７６の出力信号Ｓｃによりオンオフ制御される。論理回路７６は、排他的論理和の演算を行うもので、２つの入力端子には、コンパレータ７７および７８の出力端子が接続される。コンパレータ７７は、非反転入力端子に電圧Ｖａが入力され、反転入力端子がＤＡＣ７０の出力端子に接続され、電圧Ｖｄａｃが入力される。コンパレータ７８は、非反転入力端子に電圧Ｖｂが入力され、反転入力端子がＤＡＣ７０の出力端子に接続され、電圧Ｖｄａｃが入力される。
　上記の電圧Ｖａは、ＤＡＣ７０の出力端子の電圧Ｖｄａｃが、ステップ幅がΔＶ０で０Ｖから増加していって、ステップ幅ΔＶ１に切り替る直前の電圧として予め設定されている。また、上記の電圧Ｖｂは、ＤＡＣ７０の出力端子の電圧Ｖｄａｃが、ステップ幅がΔＶ１で電圧Ｖａから増加していって、ステップ幅ΔＶ０に切り替る直前の電圧として予め設定されている。したがって、二次側電圧ＶＤ２付近の所定電圧である電圧ＶａからＶｂの範囲すなわち二次側電圧ＶＤ２を含んだ上下の所定電圧の範囲として設定される。
　抵抗ストリング７１ａの抵抗Ｒ３に並列接続されたスイッチ７１ｃは、論理回路７６の出力信号Ｓｃがインバータ７８を介して与えられる。論理回路７６の出力信号Ｓｃがローレベルのときには、スイッチ７４はオフ状態であり、スイッチ７１ｃはオン状態となる。また、論理回路７６の出力信号Ｓｃがハイレベルのときには、スイッチ７４はオン状態となり、スイッチ７１ｃはオフ状態となる。
　ＤＡＣ７０の出力端子の電圧Ｖｄａｃが電圧Ｖａより小さいときには、コンパレータ７７および７８は共にハイレベルの信号を出力するので、論理回路７６はローレベルの信号Ｓｃを出力する。また、ＤＡＣ７０の出力端子の電圧Ｖｄａｃが電圧Ｖｂより大きいときにも、コンパレータ７７および７８は共にローレベルの信号を出力するので、論理回路７６の信号Ｓｃはローレベルになる。
　一方、ＤＡＣ７０の出力端子の電圧Ｖｄａｃが電圧Ｖａ以上であって電圧Ｖｂ以下であるときには、コンパレータ７７はローレベルの信号を出力し、コンパレータ７８はハイレベルの信号を出力するので、論理回路７６の信号Ｓｃはハイレベルになる。
　したがって、ＤＡＣ７０の出力端子の電圧Ｖｄａｃが電圧Ｖａより小さいか、電圧Ｖｂより大きいときには、スイッチ７４はローレベルの信号Ｓｃによってオフ状態に保持され、抵抗７３ｂは有効な状態となり、スイッチ７１ｃはオン状態であり、抵抗Ｒ３は短絡された状態である。
　一方、ＤＡＣ７０の出力端子の電圧Ｖｄａｃが電圧Ｖａ以上であって電圧Ｖｂ以下であるときに、スイッチ７４はハイレベルの信号Ｓｃによってオン動作され、抵抗７３ｂを短絡状態に切り替えられ、スイッチ７１ｃはオフ状態に切り替えられ、抵抗Ｒ３が有効な状態となる。
　次に、上記構成の作用について図５も参照して説明する。
　この実施形態においては、ＤＡＣ７０は、第１実施形態と異なり、直列抵抗７１ａの各抵抗Ｒ１の抵抗値は同じ抵抗値Ｒに設定されているが、参照電圧Ｖｒｅｆを切り替えることで、電圧Ｖｄａｃのステップ幅が二次側電圧ＶＤ２の近傍において小さくなるように設定されている。
　図５は、所定時間間隔Ｔで順次変化する選択信号ＳＬによって切り替えて出力されるＤＡＣ７０の出力電圧Ｖｄａｃの時間推移を示している。初期状態では、電圧Ｖｄａｃはゼロであるから、コンパレータ７７および７８はいずれもハイレベルを出力しており、これによって論理回路７６はローレベルの信号Ｓｃを出力している。したがって、スイッチ７１ｃはオン状態に保持され、スイッチ７４はオフ状態に保持されている。
　この結果、初期状態では、直列抵抗７１ａには、図５に示しているように、参照電圧Ｖｒｅｆ１が抵抗７５、７３ａ、７３ｂで分圧された状態で、オペアンプ７２を介して参照電圧Ｖｒｅｆｘとして与えられる。また、抵抗Ｒ３は短絡された状態である。直列抵抗７１ａにより、各抵抗Ｒ１の接続点は、参照電圧Ｖｒｅｆｘが抵抗値Ｒで分圧されている。
　選択回路５２の選択信号ＳＬにより直列抵抗７１ａに接続されたスイッチ７１ｂが選択的にオン駆動されると、時刻ｔ０からｔａの期間ＴＡにおいて、電圧Ｖｄａｃは、抵抗Ｒ１で分担される電圧ΔＶ０をステップ幅として順次加算された電圧Ｖ１、Ｖ２、…、Ｖａとなる。
　そして、電圧ＶｄａｃがＶａに達すると、コンパレータ７７の出力がローレベルに反転するので、論理回路７６はハイレベルの信号Ｓｃを出力するようになる。これにより、スイッチ７１ｃはオフ状態に切り替ると共に、スイッチ７４はオン状態に切り替る。
　すると、抵抗Ｒ３は短絡状態から直列抵抗７１ａに直列に接続された状態になり、抵抗７３ｂは短絡状態となる。この状態では、直列抵抗７１ａには、図５に示しているように、参照電圧Ｖｒｅｆ１が抵抗７５および７３ａで分圧された状態で、オペアンプ７２を介して参照電圧Ｖｒｅｆｙとして与えられる。また、抵抗Ｒ３は有効な状態となる。
　この結果、現在のスイッチ７１ｂの設定状態で、電圧Ｖｄａｃは、電圧Ｖａの状態が保持され、且つ以降の選択信号ＳＬに応じてスイッチ７１ｂが切り替えられると、時刻ｔａからｔｂの期間ＴＢにおいて、電圧Ｖｄａｃは、抵抗Ｒ１で分担される電圧がΔＶ０ではなく、電圧ΔＶ１をステップ幅として順次加算された電圧Ｖａ、…、Ｖｂとなる。
　ここで、電圧ΔＶ１は電圧ΔＶ０の１／２の電圧となっている。また、電圧ΔＶ１をステップ幅とする出力Ｖｄａｃは、二次側電圧ＶＤ２付近の所定電圧である電圧ＶａからＶｂの範囲すなわち二次側電圧ＶＤ２を含んだ上下の所定電圧の範囲で設定される。これにより、二次側電源回路３０により二次側電圧ＶＤ２を生成する際に、オーバーシュートはさらに低減されるようになる。
　この後、選択信号ＳＬにより直列抵抗７１ａに接続されたスイッチ７１ｂが選択的にオン駆動されて電圧ＶｄａｃがＶｂに達すると、コンパレータ７８の出力もローレベルに反転するので、論理回路７６はローレベルの信号Ｓｃを出力するようになる。これにより、スイッチ７１ｃはオン状態に切り替ると共に、スイッチ７４はオフ状態に切り替る。
　すると、抵抗Ｒ３は再び短絡状態になり、直列抵抗７１ａはグランド側の端子がグランドレベルになる。また、抵抗７３ｂは短絡状態が解除されて有効状態となり、図５に示しているように、参照電圧Ｖｒｅｆ１が抵抗７５および７３ａ、７３ｂで分圧された状態で、オペアンプ７２を介して参照電圧Ｖｒｅｆｘとして与えられる。
　この結果、現在のスイッチ７１ｂの設定状態で、電圧Ｖｄａｃは、電圧Ｖｂの状態が保持され、且つ以降の選択信号ＳＬに応じてスイッチ７１ｂが切り替えられると、時刻ｔｂからｔｎの期間ＴＣにおいて、電圧Ｖｄａｃは、再び抵抗Ｒ１で分担される電圧ΔＶ０をステップ幅として順次加算された電圧Ｖｂ、…、Ｖｒｅｆ１となる。これによって。一次側電源回路２０においては、一次側電圧ＶＤ１が生成される。
　したがって、このような第２実施形態においても、第１実施形態と同様の作用効果を得ることができる。
　また、第２実施形態においては、抵抗ストリング７１ａを同じ抵抗Ｒ１の直列回路とし、論理回路７６、コンパレータ７７、７８などの付加回路を追加するだけの構成で同様の作用効果を行う構成とすることができる。
　なお、参照電圧の切り替えを行う付加回路の構成は、上記実施形態に示したものに限らず、他の回路構成にて同様の機能を実現できる構成を採用することもできる。
　（第３実施形態）
　図６および図７は第３実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態では、第２実施形態の構成で、期間ＴＢにおけるスイッチ７１ｂの切り替え周期についても変更設定するようにしている。
　第１実施形態および第２実施形態においては、期間ＴＢでは、ＤＡＣ５３あるいは７０からの電圧Ｖｄａｃが電圧ΔＶ０の１／２の電圧ΔＶ１となり、この結果、時間あたりの電圧上昇も１／２となっていた。これに対して、この実施形態では、クロックＣＬＫも１／２の周期となるように設定することで時間あたりの電圧上昇が全体として一定となるようにしている。
　図６において、この実施形態では、選択回路５２に代えて、選択回路８０を設けている。選択回路８０は、第２実施形態と同じ周期Ｔ１のクロックＣＬＫ１に加えて、１／２の周期Ｔ２のクロックＣＬＫ２が入力される。また、選択回路８０は、論理回路７６の出力信号Ｓｃが入力される構成である。
　選択回路８０は、論理回路７６からローレベルの信号Ｓｃが与えられる状態では、クロックＣＬＫ１の周期Ｔ１で選択信号ＳＬを順次出力し、論理回路７６からハイレベルの信号Ｓｃが与えられると、クロックＣＬＫ２の周期Ｔ２で選択信号ＳＬを順次出力するように構成されている。
　これにより、図７に示すように、ＤＡＣ７０は、期間ＴＡおよびＴＣにおいては、周期Ｔ１で選択回路８０から与えられる選択信号ＳＬにより、ステップ幅ΔＶ０で電圧Ｖｄａｃが増加するように変化する。そして、ＤＡＣ７０は、期間ＴＢにおいては、周期Ｔ２で選択回路８０から与えられる選択信号ＳＬにより、ステップ幅ΔＶ１で電圧Ｖｄａｃが増加するように変化する。
　この結果、期間ＴＡ、ＴＣでは、電圧変化率ｄＶ（１）／ｄｔが次式（１）のようになる。また、期間Ｔでは、電圧変化率ｄＶ（２）／ｄｔが次式（２）のようになる。ステップ幅ΔＶ１はステップ幅ΔＶ０の１／２であり、周期Ｔ２は周期Ｔ１の１／２であるから、式（２）は式（３）のようになり、式（１）と同じになる。
　ｄＶ（１）／ｄｔ＝ΔＶ０／Ｔ１　…　（１）
　ｄＶ（２）／ｄｔ＝ΔＶ１／Ｔ２　…　（２）
　ｄＶ（２）／ｄｔ＝（ΔＶ０／２）／（Ｔ１／２）
　　　　　　　　　＝ΔＶ０／Ｔ１　…　（３）
　　　　　　　　　＝ｄＶ（１）／ｄｔ
　上記したような第３実施形態においては、一次側電源駆動回路５０において、ＤＡＣ７０が出力する電圧Ｖｄａｃを、期間ＴＡ、ＴＣではステップ幅ΔＶ０で周期Ｔ１毎に加算して出力し、二次側電圧ＶＤ２付近の所定電圧である電圧ＶａからＶｂの範囲すなわち二次側電圧ＶＤ２を含んだ所定電圧の範囲で、ステップ幅ΔＶ１で周期Ｔ２毎に加算して出力するようにした。これによって、期間ＴＡから期間ＴＣに至る全ての期間で、同じ平均的な電圧上昇率ｄＶ／ｄｔで制御可能となり、二次側電圧ＶＤ２の近傍においてさらに低減することができるようになる。
　なお、上記実施形態においては、選択回路８０において、クロックＣＬＫ１およびＣＬＫ２を用いて切り替える構成としたが、クロック回路としては短い周期のクロックだけを用いる構成で、選択回路８０内部などでクロックを分周することで倍の周期のクロックに切り替える構成とすることもできる。
　また、上記実施形態においては、第２実施形態を前提としたものを示したが、第１実施形態の構成に適用することもできる。
　（他の実施形態）
　なお、本開示は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
　上記各実施形態においては、電圧Ｖａ、Ｖｂの電圧範囲として、二次側電圧ＶＤ２を含んだ上下の電圧の範囲としているが、電圧Ｖａ、Ｖｂは、二次側電圧ＶＤ２を基準として上下に等しい電圧幅で設定してもよいし、異なる電圧幅で設定してもよい。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (5)

  1. 　電源電圧から所定の一次側電圧を生成する一次側電源回路と前記一次側電圧を降圧して所定の二次側電圧を生成する二次側電源回路を駆動する電源駆動回路であって、
    　前記一次側電源回路をＤＡ変換器（５３、７０）により所定のステップ幅でソフトスタートさせる一次側電源駆動回路（５０）と、
    　前記二次側電源回路を駆動する二次側電源駆動回路（６０）とを備え、
    　前記一次側電源駆動回路のＤＡ変換器は、前記二次側電圧付近での出力のステップ幅が前記所定のステップ幅よりも小さく設定されている電源駆動回路。
  2. 　前記ＤＡ変換器（５３）は、所定の抵抗値で形成した複数の抵抗の直列回路により参照電圧を分圧して出力する構成で、前記二次側電圧付近での出力のステップ幅が前記所定のステップ幅よりも小さく設定されるように、直列回路を構成する抵抗値を前記所定の抵抗値よりも小さく設定したものが用いられている請求項１に記載の電源駆動回路。
  3. 　前記ＤＡ変換器（７０）は、所定の抵抗値で形成した抵抗により参照電圧を分圧して出力する構成で、前記二次側電圧付近での出力のステップ幅が前記所定のステップ幅よりも小さく設定されるように、前記参照電圧を低い参照電圧に切り替える構成とされた請求項１に記載の電源駆動回路。
  4. 　前記ＤＡ変換器に与える選択信号の周期を切り替える選択回路（８０）を備え、
    　前記ＤＡ変換器は、前記二次側電圧付近での出力の前記ステップ幅を前記所定のステップ幅よりも小さく設定する部分では、前記選択回路により１ステップあたりの周期が短く設定され、出力の平均的な時間変化がステップ幅を小さく設定していない期間と同等となるように設定される請求項２または３に記載の電源駆動回路。
  5. 　前記一次側電源駆動回路のＤＡ変換器は、前記二次側電圧を含む上下の所定電圧の範囲で、出力のステップ幅が前記所定のステップ幅よりも小さく設定されている請求項１から４のいずれか一項に記載の電源駆動回路。
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