WO2020250592A1 - 半導体装置 - Google Patents

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Definitions

  • the present embodiment relates to a resin-sealed semiconductor device.
  • a semiconductor device that drives a switching element is also referred to as a "gate driver.”
  • the gate driver includes a semiconductor chip that operates at a relatively low power supply voltage (hereinafter, referred to as “low voltage side chip”) and a semiconductor chip that operates at a relatively high power supply voltage that drives a switching element (hereinafter, "" Some have a "high voltage side chip”).
  • a low voltage side chip that operates with a power supply voltage of about 5 V with respect to the ground potential and a high voltage that operates with a power supply voltage of about 1000 V with respect to the ground potential and is controlled by the low voltage side chip to drive a switching element.
  • a gate driver that includes a side chip is used.
  • Such a gate driver adopts a configuration including a transformer chip that converts an electric signal output from a low-voltage side chip into a magnetic force, converts this magnetic force into an electric signal, and outputs the electric signal to the high-voltage side chip (patented). See Document 1.). By not propagating the electric signal directly between the low voltage side chip and the high voltage side chip, it is possible to prevent the low voltage side chip from dielectric breakdown.
  • the semiconductor device is resin-sealed by molding or the like.
  • foreign matter may get mixed in the sealing resin.
  • foreign matter may be mixed between the lead frame in which the low-voltage side chip is arranged and the lead frame in which the high-voltage side chip is arranged, which may cause dielectric breakdown of the low-voltage side chip.
  • the dielectric breakdown of the low-voltage side chip may occur. is there.
  • An object of the present embodiment is to suppress dielectric breakdown of a semiconductor device in which a plurality of semiconductor chips having different supplied power supply voltages are resin-sealed.
  • the first semiconductor chip and the second semiconductor chip to which the supplied power supply voltages are different, the first lead frame on which the first semiconductor chip is mounted, and the second semiconductor chip are mounted.
  • a semiconductor device provided with an insulating protective film made of a material having a higher insulating breakdown voltage than a sealing resin, which covers the surfaces of regions facing each other of the frame.
  • the semiconductor device 1 has a first semiconductor chip 11 that operates by being supplied with a first power supply voltage and a second power supply voltage having a potential higher than that of the first power supply voltage. It includes a second semiconductor chip 12 that is supplied and operates.
  • the first semiconductor chip 11 is a low-voltage side chip that operates with a power supply voltage of, for example, about 5 V to 20 V with respect to the ground potential.
  • the second semiconductor chip 12 is a high voltage side chip that operates at a power supply voltage of, for example, about 600 V to 1000 V with respect to the ground potential.
  • the region in which the first power supply voltage having a relatively low potential is applied is referred to as a “low voltage side region”.
  • the region to which the second power supply voltage having a relatively high potential is applied is referred to as a “high voltage side region”.
  • the semiconductor device 1 shown in FIG. 1 has a control chip 111 and a transformer chip 112 as the first semiconductor chip 11.
  • the transformer chip 112 converts the electric signal output from the control chip 111 into a magnetic force, and then converts the magnetic force into an electric signal. Then, the transformer chip 112 outputs an electric signal converted from the magnetic force to the second semiconductor chip 12.
  • the operation of the second semiconductor chip 12 is controlled by an electric signal output from the control chip 111, and drives a switching element that operates at a high power supply voltage. That is, the semiconductor device 1 is a gate driver in which the second semiconductor chip 12 operates as a drive chip for driving the switching element.
  • the transformer chip 112 is arranged at a position sandwiched between the control chip 111 and the second semiconductor chip 12.
  • the transformer chip 112 is electrically connected to the second semiconductor chip 12 by the connection bonding wire 30.
  • the transformer chip 112 has, for example, a structure having a receiving side inductor that converts an electric signal output from the control chip 111 into a magnetic force and a transmitting side inductor that converts this magnetic force into an electric signal output to the second semiconductor chip 12. Will be adopted. By not propagating the electric signal directly between the control chip 111 and the second semiconductor chip 12, it is possible to prevent the control chip 111 from dielectric breakdown due to the high voltage supplied to the second semiconductor chip 12.
  • the first semiconductor chip 11 is mounted on the chip mounting surface of the first lead frame 21.
  • the control chip 111 and the transformer chip 112 are fixed to the first lead frame 21 by the die attach 60.
  • the second semiconductor chip 12 is mounted on the chip mounting surface of the second lead frame 22.
  • the second semiconductor chip 12 is fixed to the second lead frame 22 by the die attach 60.
  • As the material of Diatouch 60 silver paste or the like is preferably used.
  • the electric signal output from the control chip 111 is input to the transformer chip 112 via the connecting bonding wire 315. Then, the electric signal output from the transformer chip 112 is transmitted to the second semiconductor chip 12 via the connection bonding wire 30.
  • the semiconductor device 1 shown in FIG. 1 is resin-sealed with a sealing resin 40.
  • the sealing resin 40 is embedded between the first lead frame 21 and the second lead frame 22, and the first semiconductor chip 11, the second semiconductor chip 12, and the chips of the first lead frame 21 and the second lead frame 22 are embedded. It covers the circumference of the mounting surface. Further, the first bonding wire 311 that electrically connects the control chip 111 and the first lead frame 21 and the second bonding wire 321 that electrically connects the second semiconductor chip 12 and the second lead frame 22 are sealed. It is resin-sealed with a stop resin 40.
  • the bonding wires (connecting bonding wires 315, first bonding wires 311 and the like) used for electrical connection with the first semiconductor chip 11 in the low voltage side region are referred to as "low voltage side bonding wires 31". Further, the bonding wires (connecting bonding wires 30, second bonding wires 321 and the like) used for electrical connection with the second semiconductor chip 12 in the high voltage side region are referred to as "high voltage side bonding wires 32".
  • the proximity region A shown in FIG. 1 is a region in which the low voltage side region and the high voltage side region face each other and are close to each other.
  • the surfaces of the regions of the first lead frame 21 and the second lead frame 22 facing each other are covered with the insulating protective film 50 inside the sealing resin 40. That is, in the proximity region A, the surface of the region of the first lead frame 21 facing the second lead frame 22 and the surface of the region of the second lead frame 22 facing the first lead frame 21 are formed by the insulating protective film 50. It is covered. Further, in the proximity region A, the surfaces of the regions of the first semiconductor chip 11 and the first lead frame 21 and the connecting bonding wire 30 facing each other are covered with the insulating protective film 50. As described above, in the semiconductor device 1, the surface of the conductive member is covered with the insulating protective film 50 in the proximity region A.
  • the insulating protective film 50 is made of a material having a higher dielectric breakdown voltage than the sealing resin 40.
  • sealing resin 40 for example, an epoxy resin, a silicone resin, or the like can be adopted.
  • insulating protective film 50 for example, a thermoplastic aromatic polyetheramideimide containing an aromatic hydrocarbon in its basic molecular structure can be adopted.
  • the breakdown voltage of an epoxy resin generally used as a sealing resin for semiconductor devices is about 40 V / mm, whereas the breakdown voltage of thermoplastic aromatic polyetheramideimide is about 230 kV / mm. ..
  • a resin in which a filler is mixed in the sealing resin 40 may be adopted, and a resin in which the filler is not mixed in the insulating protective film 50 or a resin having a lower filler content than the sealing resin 40 may be adopted. Accumulation of electric charge at the interface between the filler and the resin lowers the dielectric breakdown voltage of the resin containing the filler. Therefore, by adopting a resin having a filler content relatively lower than that of the sealing resin 40 for the insulating protective film 50, the insulating protective film 50 can be made of a material having a higher dielectric breakdown voltage than the sealing resin 40. it can.
  • the insulating protective film 50 is preferably a soft material having a hardness lower than that of the sealing resin 40. Further, it is preferable to use a material having high adhesion to the sealing resin 40 for the insulating protective film 50.
  • FIG. 2 shows a plan view of the semiconductor device 1 according to the embodiment.
  • one end is arranged inside the sealing resin 40, and the low voltage side lead terminal 71 and the high voltage side lead terminal 72 whose other end is exposed from the sealing resin 40 are provided.
  • a plurality of low-voltage side lead terminals 71 are electrically connected to the control chip 111 via the first connection bonding wire 312, respectively.
  • the plurality of high voltage side lead terminals 72 are electrically connected to the second semiconductor chip 12 via the second connection bonding wire 322.
  • copper (Cu) is used as the material for the first lead frame 21, the second lead frame 22, the low voltage side lead terminal 71, and the high voltage side lead terminal 72.
  • gold (Au) or aluminum (Al) is used as the material of the bonding wire.
  • the sealing resin 40 is formed by molding or the like. At this time, foreign matter may be mixed inside the sealing resin 40.
  • the conductive foreign matter 100 is mixed inside the sealing resin 40, and the first lead frame 21 in the low voltage side region and the second lead frame 22 in the high voltage side region are short-circuited by the foreign matter 100. Will be done. In that case, if a high power supply voltage is supplied to the second lead frame 22, the first semiconductor chip 11 mounted on the first lead frame 21 may undergo dielectric breakdown.
  • the insulating protective film 50 made of a material having a higher dielectric breakdown voltage than the sealing resin 40 is formed on the first lead frame 21 and the second lead frame 22. It covers the surfaces of the respective regions facing each other. Therefore, even if the conductive foreign matter 100 straddles the first lead frame 21 and the second lead frame 22 and is mixed inside the sealing resin 40, the dielectric breakdown of the first semiconductor chip 11 is suppressed. ..
  • the foreign matter 100 is mixed between the low-voltage side region and the high-voltage side region, so that the low-voltage side region and the high-voltage side are not completely short-circuited.
  • the distance between the regions becomes narrow, and the first semiconductor chip 11 may undergo dielectric breakdown.
  • the dielectric breakdown of the first semiconductor chip 11 is suppressed by covering the opposing surfaces of the low-voltage side region and the high-voltage side region with the insulating protective film 50.
  • the foreign matter 100 adheres to the first lead frame 21 and the second lead frame 22, so that the first lead frame 21 and the second lead frame 22 are brought into close contact with the sealing resin 40.
  • the sex is reduced.
  • the insulating property also decreases.
  • dielectric breakdown of the first semiconductor chip 11 is suppressed.
  • the surface of the region of the first semiconductor chip 11 and the connecting bonding wire 30 facing each other is covered with the insulating protective film 50. Further, similarly to the first semiconductor chip 11, the surface of the die attach 60 is also covered with the insulating protective film 50 in the proximity region A. Therefore, it is possible to prevent the first semiconductor chip 11 and the connection bonding wire 30 from being short-circuited via the foreign matter 100. As a result, dielectric breakdown of the first semiconductor chip 11 is suppressed.
  • the surface of the region facing each other between the connection bonding wire 30 and the other bonding wires connected to the first semiconductor chip 11 excluding the connection bonding wire 30 is covered with the insulating protective film 50.
  • the region of the connecting bonding wire 315 close to the connecting bonding wire 30 and the region of the connecting bonding wire 30 close to the connecting bonding wire 315 are covered with the insulating protective film 50. Therefore, the short circuit between the connection bonding wire 30 and the low voltage side bonding wire 31 due to the mixing of the foreign matter 100 is prevented, and the dielectric breakdown of the first semiconductor chip 11 is suppressed.
  • the bonding wires are bent in the process of forming the sealing resin 40 and the bonding wires come into contact with each other. According to the semiconductor device 1, it is possible to prevent a short circuit even when the connection bonding wire 30 and the low voltage side bonding wire 31 are deformed and come into contact with each other.
  • the manufacturing method of the semiconductor device 1 shown in FIG. 1 will be described below.
  • the semiconductor device manufacturing method described below is an example, and can be realized by various other manufacturing methods including this modification.
  • a die-attaching step and a wire bonding step are carried out. That is, by the die attach step, the control chip 111 and the transformer chip 112 are fixed to the chip mounting surface of the first lead frame 21 by the die attach 60. Further, the second semiconductor chip 12 is fixed to the chip mounting surface of the second lead frame 22 by the die attach 60. Then, in the wire bonding step, the first lead frame 21 and the control chip 111 are connected by the first bonding wire 311 and the second lead frame 22 and the second semiconductor chip 12 are connected by the second bonding wire 321. Further, the control chip 111 and the transformer chip 112 are connected by the connecting bonding wire 315, and the transformer chip 112 and the second semiconductor chip 12 are connected by the connecting bonding wire 30.
  • an insulating protective film 50 is formed on the surface of a predetermined member included in the proximity region A. That is, the surface of the region of the first lead frame 21 and the second lead frame 22 facing each other and the surface of the region of the first semiconductor chip 11 and the first lead frame 21 and the connecting bonding wire 30 facing each other are covered.
  • the insulating protective film 50 is formed on the surface. For example, after dropping the liquid insulating protective film 50 onto the proximity region A, the insulating protective film 50 is cured.
  • the sealing resin 40 is formed in a predetermined region of the semiconductor device 1 by molding. That is, by embedding between the first lead frame 21 and the second lead frame 22, the periphery of the chip mounting surfaces of the first semiconductor chip 11, the second semiconductor chip 12, and the first lead frame 21 and the second lead frame 22.
  • the sealing resin 40 is formed so as to cover the above. As a result, the semiconductor device 1 shown in FIG. 1 is completed.
  • the corner portion formed by the facing side surfaces of the first lead frame 21 and the second lead frame 22 facing each other and the other side surfaces connected to the facing side surfaces is the chip mounting surface. It is preferable that the surface is chamfered when viewed from the normal direction. By making the corners of the first lead frame 21 and the second lead frame 22 curved, the concentration of the electric field at the corners is relaxed. As a result, the withstand voltage of the semiconductor device can be improved.
  • the corners of the first lead frame 21 and the second lead frame 22 may be C-chamfered.
  • the corner portion formed by the facing side surfaces of the first lead frame 21 and the second lead frame 22 facing each other and the main surface connected to the facing side surfaces is R-chamfered.
  • the corner portion formed by the upper surface on which the semiconductor chip is mounted and the facing side surface is R-chamfered, and the corner portion formed by the lower surface facing the upper surface and the facing side surface is R-chamfered.
  • FIG. 12 shows an example of a circuit using the semiconductor device 1 according to the embodiment.
  • the first transistor T1 and the second transistor T2 are longitudinally connected between the power supply voltage Vgt and the ground potential.
  • the power supply voltage Vgt connected to the first transistor T1 is 600V to 1000V.
  • the potential Vout of the output terminal, which is the connection point between the first transistor T1 and the second transistor T2, is set by the on / off state of the first transistor T1 and the second transistor T2.
  • the first transistor T1 and the second transistor T2 are, for example, IGBTs and MOSFETs.
  • the operation of the second transistor T2 is controlled by the semiconductor device 2.
  • the second reference potential Vs2 of the semiconductor device 2 is the ground potential, and the second power supply voltage Vg2 is supplied to the semiconductor device 2.
  • the potential of the second power supply voltage Vg2 is about 5V to 20V.
  • the semiconductor device 1 controls the operation of the first transistor T1.
  • the first reference potential Vs1 is set to the potential Vout of the output terminal, and the first power supply voltage Vg1 is supplied.
  • the potential difference between the first reference potential Vs1 and the first power supply voltage Vg1 is, for example, about 5V to 20V.
  • the first reference potential Vs1 is low when the second transistor T2 is on and the first transistor T1 is off.
  • the first reference potential Vs1 when the first transistor T1 is on and the second transistor T2 is off is a high potential of about 600V to 1000V depending on the power supply voltage Vgt.
  • the power supply voltage supplied to the second semiconductor chip 12 that drives the first transistor T1 is high.
  • the semiconductor device 1 drives, for example, the first transistor T1 connected to a power supply voltage Vgt of 1000 V.
  • Vgt a power supply voltage
  • the electric signal is transmitted between the first semiconductor chip 11 and the second semiconductor chip 12 via the transformer chip 112 that converts the electric signal and the magnetic force. Therefore, dielectric breakdown of the first semiconductor chip 11 can be suppressed.
  • An inductor-coupled insulating element that transmits an electric signal in an insulated state by inductively coupling a pair of inductors (coils) composed of a receiving-side inductor and a transmitting-side inductor is preferably used for the transformer chip 112.
  • the receiving side inductor converts an electric signal into a magnetic force
  • the transmitting side inductor converts this magnetic force into an electric signal.
  • FIG. 13 shows a configuration example of the transformer chip 112.
  • the transformer chip 112 has a configuration in which a plurality of insulating layers 210 are laminated on the semiconductor substrate 200.
  • the semiconductor substrate 200 is, for example, a silicon substrate or a silicon carbide substrate.
  • FIG. 13 shows an example in which 12 insulating layers 210 are laminated on the semiconductor substrate 200.
  • the number of layers of the insulating layer 210 is not limited to 12.
  • the number of layers of the insulating layer 210 is set according to the withstand voltage required for the transformer chip 112 and the like.
  • Each of the insulating layers 210 has a structure in which the etching stopper film 211 and the interlayer film 212 are laminated with the etching stopper film 211 as the lower layer and the interlayer film 212 as the upper layer.
  • the etching stopper film 211 is, for example, a silicon nitride (SiN) film or a silicon carbide (SiC) film.
  • the interlayer film 212 is, for example, a silicon dioxide (SiO 2 ) film.
  • the insulating layer 210 of the lowermost layer does not have the etching stopper film 211, and the interlayer film 212 is directly arranged on the main surface of the semiconductor substrate 200.
  • the etching stopper film 211 made of a SiN film has a tensile stress.
  • the interlayer film 212 made of a SiO 2 film has a compressive stress. Further, the etching stopper film 211 prevents Cu contained in the Cu wiring material described later from diffusing into the interlayer film 212.
  • a coil 220 in which an upper coil 221 and a lower coil 222 are paired is arranged inside the transformer chip 112.
  • the upper coil 221 and the lower coil 222 face each other via a plurality of layers of insulating layers 210.
  • the upper coil 221 and the lower coil 222 are made of a conductor and are formed in an elliptical spiral shape in a plan view.
  • the upper coil inner wiring 221A connected to the inner end of the upper coil 221 is arranged at the center of the upper coil 221.
  • the lower coil inner wiring 222A connected to the inner end of the lower coil 222 is arranged at the center of the lower coil 222.
  • the lower coil outer wiring 222B connected to the outer end of the lower coil 222 is arranged.
  • the upper coil 221 and the lower coil 222 penetrate one layer of the insulating layer 210 in the film thickness direction.
  • the lower coil 222 is arranged on the insulating layer 210 of the fourth layer counting from the semiconductor substrate 200 side, and the upper coil 221 is arranged on the insulating layer 210 of the eleventh layer.
  • a Cu wiring material containing Cu as a main component is used for the upper coil 221 and the lower coil 222.
  • a laminated film of tantalum (Ta) / tantalum nitride (TaN) / tantalum (Ta) may be formed as a barrier metal layer on the side surfaces of the upper coil 221 and the lower coil 222.
  • the barrier metal layer prevents Cu contained in the Cu wiring material from diffusing into the interlayer film 212.
  • the low voltage electrode layer 241 is arranged in the insulating layer 210 below the insulating layer 210 in which the lower coil 222 is arranged.
  • the lower coil inner wiring 222A and the low voltage electrode layer 241 are electrically connected by a columnar first low voltage wiring 251 penetrating the insulating layer 210 located in the middle.
  • the low voltage electrode layer 241 is electrically connected to the semiconductor substrate 200 via the ground wiring 260.
  • the lower low voltage wiring 242 is arranged in the insulating layer 210 in which the lower coil 222 is arranged.
  • the low-voltage electrode layer 241 and the lower low-voltage wiring 242 are electrically connected by a columnar second low-voltage wiring 252 penetrating the insulating layer 210 located in the middle.
  • the upper low voltage wiring 243 is arranged in the insulating layer 210 in which the upper coil 221 is arranged.
  • the lower low-voltage wiring 242 and the upper low-voltage wiring 243 are electrically connected by a columnar third low-voltage wiring 253 penetrating the insulating layer 210 located in the middle.
  • a protective insulating film 290 is arranged on the upper surface of the transformer chip 112.
  • the protective insulating film 290 has a laminated structure in which the coil protective film 292 is arranged on the upper surface of the passivation film 291.
  • the low voltage electrode 240A and the high voltage electrode 250A are arranged apart from each other on the surface of the uppermost insulating layer 210 exposed to the opening provided in the protective insulating film 290.
  • aluminum (Al) is used as the material for the low voltage electrode 240A and the high voltage electrode 250A.
  • the passivation film 291 has, for example, a laminated structure of a silicon dioxide film / silicon nitride film.
  • the coil protective film 292 is, for example, a polyimide film.
  • the coil protective film 292 is arranged above the coil 220, and the coil 220 is covered with the coil protective film 292 in a plan view.
  • the low-voltage electrode 240A is electrically connected to the upper low-voltage wiring 243 arranged below by the columnar fourth low-voltage wiring 254 penetrating the insulating layer 210 located in the middle. That is, the low-voltage electrode 240A is connected to the lower coil inner wiring 222A via the upper low-voltage wiring 243, the lower low-voltage wiring 242, the low-voltage electrode layer 241 and the first low-voltage wiring 251 to the fourth low-voltage wiring 254. It is electrically connected.
  • the high-voltage electrode 250A is electrically connected to the upper coil inner wiring 221A arranged below by a columnar high-voltage wiring 261 penetrating the insulating layer 210 located in the middle.
  • the shield layer 270 is arranged so as to surround the coil 220 and the wiring connecting the coil 220 with the low voltage electrode 240A and the high voltage electrode 250A.
  • the lower end of the shield layer 270 and the semiconductor substrate 200 are electrically connected by the shield ground wiring 275.
  • the wiring and the shield layer 270 arranged inside the transformer chip 112 use a laminated structure of Cu and a barrier metal layer like the coil 220, for example.
  • FIG. 16 is a plan view showing an arrangement example of the electrodes of the transformer chip 112.
  • the low-voltage electrode 240B shown in FIG. 16 is connected to the lower coil inner wiring 222A and the low-voltage electrode 240A via a wiring arranged inside the transformer chip 112. Electrically connect to the coil.
  • the high voltage electrode 250B is electrically connected to the upper coil via the wiring arranged inside the transformer chip 112 in the same manner as connecting the upper coil inner wiring 221A and the high voltage electrode 250A. Connect to.
  • the electric signal output from the control chip 111 is input to the low voltage electrode 240A and the low voltage electrode 240B of the transformer chip 112.
  • This electric signal is converted into a magnetic force by the lower coil 222 formed inside the transformer chip 112.
  • This magnetic force is converted into an electric signal by the upper coil 221 arranged to face the lower coil 222.
  • the converted electric signal is output to the second semiconductor chip 12 via the high voltage electrode 250A and the high voltage electrode 250B of the transformer chip 112.
  • the lower coil 222 functions as the receiving side inductor and the upper coil 221 functions as the transmitting side inductor. Therefore, the electric signal does not directly propagate between the control chip 111 and the second semiconductor chip 12. As a result, it is possible to prevent the control chip 111 from undergoing dielectric breakdown due to the high voltage supplied to the second semiconductor chip 12.

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Abstract

半導体装置は、供給される電源電圧が異なる第１半導体チップ（１１）及び第２半導体チップ（１２）と、第１半導体チップ（１１）と第２半導体チップ（１２）を接続する接続ボンディングワイヤ（３０）と、第１半導体チップ（１１）が搭載される第１リードフレーム（２１）と第２半導体チップ（１２）が搭載される第２リードフレーム（２２）の間を埋め込んで第１半導体チップ（１１）及び第２半導体チップ（１２）の周囲を覆って配置された封止樹脂（４０）を備える。第１リードフレーム（２１）と第２リードフレーム（２２）の相互に対向する領域の表面が、封止樹脂（４０）よりも絶縁破壊電圧が高い材料からなる絶縁保護膜（５０）によって覆われている。

Description

半導体装置
  本実施形態は、樹脂封止される半導体装置に関する。
　絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や金属／酸化物／半導体接合電界効果トランジスタ（ＭＯＳＦＥＴ）などのスイッチング素子を駆動させるための半導体装置が広く知られている。スイッチング素子を駆動させる半導体装置は、「ゲートドライバ」とも称される。ゲートドライバには、相対的に低い電源電圧で動作する半導体チップ（以下、「低電圧側チップ」という。）と、スイッチング素子を駆動する相対的に高い電源電圧で動作する半導体チップ（以下、「高電圧側チップ」という。）を有するものがある。
　例えば、接地電位に対して５Ｖ程度の電源電圧で動作する低電圧側チップと、接地電位に対して１０００Ｖ程度の電源電圧で動作し、低電圧側チップに制御されてスイッチング素子を駆動する高電圧側チップを含むゲートドライバが使用されている。このようなゲートドライバに、低電圧側チップの出力する電気信号を磁力に変換し、この磁力を電気信号に変換して高電圧側チップに出力するトランスチップを含む構成が採用されている（特許文献１参照。）。低電圧側チップと高電圧側チップとの間で電気信号を直接に伝搬させないことにより、低電圧側チップが絶縁破壊されることを防止できる。
特開２０１０－８０７７４号公報
　半導体装置は、モールド成型などにより樹脂封止される。モールド成型の工程において、異物が封止樹脂の内部に混入するおそれがある。このとき、低電圧側チップが配置されたリードフレームと高電圧側チップが配置されたリードフレームとを跨いで異物が混入することにより、低電圧側チップの絶縁破壊が生じるおそれがある。また、低電圧側チップや低電圧側チップに接続するボンディングワイヤと高電圧側チップに接続するボンディングワイヤとの間に異物が混入した場合などにも、低電圧側チップの絶縁破壊が生じるおそれがある。
　本実施形態は、供給される電源電圧が異なる複数の半導体チップが樹脂封止された半導体装置の絶縁破壊を抑制することを目的とする。
　本実施形態の一態様によれば、供給される電源電圧が異なる第１半導体チップ及び第２半導体チップと、第１半導体チップが搭載される第１リードフレームと、第２半導体チップが搭載される第２リードフレームと、第１半導体チップと第２半導体チップを電気的に接続する接続ボンディングワイヤと、第１半導体チップ及び第２半導体チップを覆う封止樹脂と、第１リードフレームと第２リードフレームの相互に対向する領域の表面を覆う、封止樹脂よりも絶縁破壊電圧が高い材料からなる絶縁保護膜を備える半導体装置が提供される。
　本実施形態によれば、供給される電源電圧が異なる複数の半導体チップが樹脂封止された半導体装置の絶縁破壊を抑制することができる。
実施形態に係る半導体装置の構成を示す模式的な側面図である。 実施形態に係る半導体装置の構成を示す模式的な平面図である。 異物の混入の例を示す模式図である。 実施形態に係る半導体装置における異物の例を示す模式図である。 異物の混入の他の例を示す模式図である。 異物の混入の他の例を示す模式図である。 実施形態に係る半導体装置の製造方法を説明するための模式図である（その１）。 実施形態に係る半導体装置の製造方法を説明するための模式図である（その２）。 実施形態に係る半導体装置の製造方法を説明するための模式図である（その３）。 実施形態に係る半導体装置のリードフレームの形状の例を示す模式図である。 実施形態に係る半導体装置のリードフレームの形状の他の例を示す模式図である。 実施形態に係る半導体装置を用いた回路例である。 実施形態に係る半導体装置のトランスチップの構成を示す模式的な断面図である。 トランスチップの上部コイルの構成を示す模式的な平面図である。 トランスチップの下部コイルの構成を示す模式的な平面図である。 トランスチップの電極の配置を示す模式的な平面図である。
　次に、図面を参照して実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の形状、構造、配置などを下記のものに特定するものでない。この実施形態は、請求の範囲において種々の変更を加えることができる。
　実施形態に係る半導体装置１は、図１に示すように、第１の電源電圧が供給されて動作する第１半導体チップ１１と、第１の電源電圧よりも電位が高い第２の電源電圧が供給されて動作する第２半導体チップ１２を備える。第１半導体チップ１１は、例えば接地電位に対して５Ｖ～２０Ｖ程度の電源電圧で動作する低電圧側チップである。一方、第２半導体チップ１２は、例えば接地電位に対して６００Ｖ～１０００Ｖ程度の電源電圧で動作する高電圧側チップである。以下において、相対的に電位の低い第１の電源電圧が印加される領域を「低電圧側領域」という。また、相対的に電位の高い第２の電源電圧が印加される領域を「高電圧側領域」という。
　図１に示した半導体装置１は、第１半導体チップ１１として制御チップ１１１とトランスチップ１１２を有する。トランスチップ１１２は、制御チップ１１１から出力された電気信号を磁力に変換した後、その磁力を電気信号に変換する。そして、トランスチップ１１２は、磁力から変換した電気信号を第２半導体チップ１２に出力する。第２半導体チップ１２は、制御チップ１１１の出力する電気信号により動作を制御され、高い電源電圧で動作するスイッチング素子を駆動する。つまり、半導体装置１は、第２半導体チップ１２がスイッチング素子を駆動する駆動チップとして動作するゲートドライバである。
　トランスチップ１１２は、図１に示すように制御チップ１１１と第２半導体チップ１２に挟まれた位置に配置されている。トランスチップ１１２は、接続ボンディングワイヤ３０によって第２半導体チップ１２と電気的に接続されている。
　トランスチップ１１２には、例えば、制御チップ１１１の出力する電気信号を磁力に変換する受信側インダクタと、この磁力を第２半導体チップ１２に出力する電気信号に変換する送信側インダクタを有する構造などが採用される。制御チップ１１１と第２半導体チップ１２との間で電気信号を直接に伝搬させないことにより、第２半導体チップ１２に供給される高い電圧によって制御チップ１１１が絶縁破壊されることが防止される。
　第１半導体チップ１１は、第１リードフレーム２１のチップ搭載面に搭載されている。制御チップ１１１及びトランスチップ１１２は、ダイアタッチ６０によって第１リードフレーム２１に固着されている。第２半導体チップ１２は、第２リードフレーム２２のチップ搭載面に搭載されている。第２半導体チップ１２は、ダイアタッチ６０によって第２リードフレーム２２に固着されている。ダイアタッチ６０の材料には、銀ペーストなどが好適に使用される。
　制御チップ１１１から出力された電気信号は、連結ボンディングワイヤ３１５を介してトランスチップ１１２に入力される。そして、トランスチップ１１２から出力される電気信号が、接続ボンディングワイヤ３０を介して第２半導体チップ１２に伝送される。
　図１に示す半導体装置１は、封止樹脂４０によって樹脂封止されている。封止樹脂４０は、第１リードフレーム２１と第２リードフレーム２２の間を埋め込んで、第１半導体チップ１１、第２半導体チップ１２、及び、第１リードフレーム２１と第２リードフレーム２２のチップ搭載面の周囲を覆っている。また、制御チップ１１１と第１リードフレーム２１を電気的に接続する第１ボンディングワイヤ３１１、及び、第２半導体チップ１２と第２リードフレーム２２を電気的に接続する第２ボンディングワイヤ３２１が、封止樹脂４０によって樹脂封止されている。以下において、低電圧側領域において第１半導体チップ１１との電気的接続に使用されるボンディングワイヤ（連結ボンディングワイヤ３１５、第１ボンディングワイヤ３１１など）を、「低電圧側ボンディングワイヤ３１」という。また、高電圧側領域において第２半導体チップ１２との電気的接続に使用されるボンディングワイヤ（接続ボンディングワイヤ３０、第２ボンディングワイヤ３２１など）を、「高電圧側ボンディングワイヤ３２」という。
　図１に示した近接領域Ａは、低電圧側領域と高電圧側領域が対向して近接する領域である。半導体装置１では、第１リードフレーム２１と第２リードフレーム２２の相互に対向する領域の表面が、封止樹脂４０の内部で絶縁保護膜５０によって覆われている。即ち、近接領域Ａにおいて、第１リードフレーム２１の第２リードフレーム２２と対向する領域の表面と、第２リードフレーム２２の第１リードフレーム２１と対向する領域の表面が、絶縁保護膜５０によって覆われている。更に、近接領域Ａにおいて、第１半導体チップ１１及び第１リードフレーム２１と接続ボンディングワイヤ３０との相互に対向する領域の表面が、絶縁保護膜５０によって覆われている。このように、半導体装置１では、近接領域Ａにおいて導電性の部材の表面が絶縁保護膜５０によって覆われている。絶縁保護膜５０は、封止樹脂４０よりも絶縁破壊電圧が高い材料からなる。
　封止樹脂４０には、例えば、エポキシ系樹脂やシリコーン系樹脂などを採用可能である。一方、絶縁保護膜５０には、例えば、基本分子構造に芳香族炭化水素を含む熱可塑性芳香族ポリエーテルアミドイミドなどを採用可能である。半導体装置の封止樹脂として一般的に使用されるエポキシ系樹脂の絶縁破壊電圧が４０Ｖ／ｍｍ程度であるのに対し、熱可塑性芳香族ポリエーテルアミドイミドの絶縁破壊電圧は２３０ｋＶ／ｍｍ程度である。
　また、封止樹脂４０にフィラーが混入した樹脂を採用し、絶縁保護膜５０にフィラーが混入していない樹脂若しくは封止樹脂４０よりもフィラーの含有率が少ない樹脂を採用してもよい。フィラーと樹脂の界面に電荷が蓄積することにより、フィラーを含有する樹脂の絶縁破壊電圧が低下する。このため、封止樹脂４０よりフィラーの含有率が相対的に低い樹脂を絶縁保護膜５０に採用することにより、絶縁保護膜５０を封止樹脂４０よりも絶縁破壊電圧が高い材料とすることができる。
　更に、絶縁保護膜５０には、封止樹脂４０よりも硬度が低い、柔らかい材料が好ましい。更に、封止樹脂４０との密着性の高い材料を絶縁保護膜５０に使用することが好ましい。
　図２に、実施形態に係る半導体装置１の平面図を示す。図２に示す半導体装置１は、封止樹脂４０の内部に一方の端部が配置され、他方の端部が封止樹脂４０から露出する低電圧側リード端子７１及び高電圧側リード端子７２を有する。複数の低電圧側リード端子７１が、第１接続ボンディングワイヤ３１２を介して制御チップ１１１とそれぞれ電気的に接続されている。また、複数の高電圧側リード端子７２が、第２接続ボンディングワイヤ３２２を介して第２半導体チップ１２とそれぞれ電気的に接続されている。
　第１リードフレーム２１、第２リードフレーム２２、低電圧側リード端子７１、高電圧側リード端子７２の材料には、例えば銅（Ｃｕ）などが使用される。また、ボンディングワイヤの材料には、例えば金（Ａｕ）やアルミニウム（Ａｌ）などが使用される。
　封止樹脂４０は、モールド成型などにより形成される。このとき、封止樹脂４０の内部に異物が混入されることがある。例えば、図３に示すように導電性の異物１００が封止樹脂４０の内部に混入し、低電圧側領域の第１リードフレーム２１と高電圧側領域の第２リードフレーム２２が異物１００によって短絡される。その場合、第２リードフレーム２２に高い電源電圧が供給されると、第１リードフレーム２１に搭載された第１半導体チップ１１が絶縁破壊されるおそれがある。
　しかし、実施形態に係る半導体装置１では、図４に示すように、封止樹脂４０よりも絶縁破壊電圧が高い材料からなる絶縁保護膜５０が、第１リードフレーム２１と第２リードフレーム２２の相互に対向するそれぞれの領域の表面を覆っている。このため、第１リードフレーム２１と第２リードフレーム２２を跨いで導電性の異物１００が封止樹脂４０の内部に混入しても、第１半導体チップ１１が絶縁破壊されることが抑制される。
　なお、低電圧側領域と高電圧側領域が異物１００によって完全に短絡されない場合でも、低電圧側領域と高電圧側領域の間に異物１００が混入することにより、低電圧側領域と高電圧側領域の距離が狭くなり第１半導体チップ１１が絶縁破壊されるおそれがある。しかし、低電圧側領域と高電圧側領域の対向するそれぞれの表面が絶縁保護膜５０によって覆われていることにより、第１半導体チップ１１の絶縁破壊が抑制される。
　また、異物１００が導電体ではなくとも、第１リードフレーム２１や第２リードフレーム２２に異物１００が付着することにより、第１リードフレーム２１や第２リードフレーム２２と封止樹脂４０との密着性が低下する。密着性が低下することにより絶縁性も低下する。しかし、第１リードフレーム２１や第２リードフレーム２２の表面を絶縁保護膜５０で覆うことにより、第１半導体チップ１１の絶縁破壊が抑制される。
　なお、第１リードフレーム２１と第２リードフレーム２２の間だけでなく、図５に示すように、接続ボンディングワイヤ３０と第１半導体チップ１１の間に異物１００が混入した場合にも、第１半導体チップ１１が絶縁破壊されるおそれがある。
　しかし、半導体装置１では、第１半導体チップ１１と接続ボンディングワイヤ３０との相互に対向する領域の表面が、絶縁保護膜５０に覆われている。更に、第１半導体チップ１１と同様に、近接領域Ａにおいてはダイアタッチ６０の表面も絶縁保護膜５０に覆われている。このため、第１半導体チップ１１と接続ボンディングワイヤ３０が異物１００を介して短絡することが防止される。その結果、第１半導体チップ１１の絶縁破壊が抑制される。
　また、図６に示すように、接続ボンディングワイヤ３０と第１半導体チップ１１に接続する低電圧側ボンディングワイヤ３１の間に異物１００が混入した場合にも、第１半導体チップ１１が絶縁破壊されるおそれがある。
　しかし、半導体装置１では、接続ボンディングワイヤ３０を除いた第１半導体チップ１１に接続するその他のボンディングワイヤと接続ボンディングワイヤ３０との相互に対向する領域の表面が、絶縁保護膜５０に覆われている。つまり、近接領域Ａにおいて、連結ボンディングワイヤ３１５の接続ボンディングワイヤ３０に近接する領域、及び、接続ボンディングワイヤ３０の連結ボンディングワイヤ３１５に近接する領域が、絶縁保護膜５０に覆われている。このため、異物１００の混入に起因する接続ボンディングワイヤ３０と低電圧側ボンディングワイヤ３１の短絡が防止され、第１半導体チップ１１の絶縁破壊が抑制される。
　また、封止樹脂４０の形成工程においてボンディングワイヤが屈曲し、ボンディングワイヤが相互に接触することも考えられる。半導体装置１によれば、接続ボンディングワイヤ３０と低電圧側ボンディングワイヤ３１が変形して接触した場合にも短絡することを抑制できる。
　以下に、図１に示した半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
　先ず、図７に示すように、ダイアタッチ工程とワイヤボンディング工程を実施する。即ち、ダイアタッチ工程により、第１リードフレーム２１のチップ搭載面に、制御チップ１１１とトランスチップ１１２をダイアタッチ６０により固着する。また、第２リードフレーム２２のチップ搭載面に、第２半導体チップ１２をダイアタッチ６０により固着する。そして、ワイヤボンディング工程により、第１リードフレーム２１と制御チップ１１１を第１ボンディングワイヤ３１１で接続し、第２リードフレーム２２と第２半導体チップ１２を第２ボンディングワイヤ３２１で接続する。更に、制御チップ１１１とトランスチップ１１２を連結ボンディングワイヤ３１５で接続し、トランスチップ１１２と第２半導体チップ１２を接続ボンディングワイヤ３０で接続する。
　次に、図８に示すように、近接領域Ａに含まれる所定の部材の表面に絶縁保護膜５０を形成する。即ち、第１リードフレーム２１と第２リードフレーム２２の相互に対向する領域の表面や、第１半導体チップ１１及び第１リードフレーム２１と接続ボンディングワイヤ３０の相互に対向する領域の表面を覆うように、絶縁保護膜５０を形成する。例えば、液状の絶縁保護膜５０を近接領域Ａに滴下した後、絶縁保護膜５０を硬化させる。
　次いで、図９に示すように、モールド成型により半導体装置１の所定の領域に封止樹脂４０を形成する。即ち、第１リードフレーム２１と第２リードフレーム２２の間を埋め込んで、第１半導体チップ１１、第２半導体チップ１２、及び、第１リードフレーム２１と第２リードフレーム２２のチップ搭載面の周囲を覆うように、封止樹脂４０を形成する。以上により、図１に示した半導体装置１が完成する。
　なお、図１０に示すように、第１リードフレーム２１と第２リードフレーム２２の相互に対向するそれぞれの対向側面と、対向側面と連結する他の側面とがなすコーナー部が、チップ搭載面の面法線方向から見てＲ面取りされていることが好ましい。第１リードフレーム２１と第２リードフレーム２２のコーナー部を曲面とすることにより、コーナー部での電界の集中が緩和される。これにより、半導体装置の絶縁耐圧を向上させることができる。なお、第１リードフレーム２１と第２リードフレーム２２のコーナー部がＣ面取りされてもよい。
　また、図１１に示すように、第１リードフレーム２１と第２リードフレーム２２の相互に対向するそれぞれの対向側面と、対向側面に連結する主面とがなすコーナー部が、Ｒ面取りされていることが好ましい。つまり、半導体チップが搭載される上面と対向側面とがなすコーナー部がＲ面取りされ、上面に対向する下面と対向側面とがなすコーナー部がＲ面取りされていることが好ましい。これにより、第１リードフレーム２１と第２リードフレーム２２のコーナー部での電界の集中が緩和され、半導体装置の絶縁耐圧を向上させることができる。
　実施形態に係る半導体装置１を用いた回路例を図１２に示す。図１２に示した回路例では、第１トランジスタＴ１と第２トランジスタＴ２が電源電圧Ｖｇｔと接地電位の間で縦続接続されている。第１トランジスタＴ１に接続する電源電圧Ｖｇｔは、６００Ｖ～１０００Ｖである。第１トランジスタＴ１と第２トランジスタＴ２のオンオフ状態により、第１トランジスタＴ１と第２トランジスタＴ２の接続点である出力端子の電位Ｖｏｕｔが設定される。第１トランジスタＴ１及び第２トランジスタＴ２は、例えばＩＧＢＴやＭＯＳＦＥＴである。
　第２トランジスタＴ２の動作は、半導体装置２によって制御される。半導体装置２の第２基準電位Ｖｓ２は接地電位であり、第２電源電圧Ｖｇ２が半導体装置２に供給される。第２電源電圧Ｖｇ２の電位は、５Ｖ～２０Ｖ程度である。
　半導体装置１は、第１トランジスタＴ１の動作を制御する。半導体装置１は、第１基準電位Ｖｓ１が出力端子の電位Ｖｏｕｔに設定されて、第１電源電圧Ｖｇ１が供給される。第１基準電位Ｖｓ１と第１電源電圧Ｖｇ１の電位差は、例えば５Ｖ～２０Ｖ程度である。第２トランジスタＴ２がオン動作し、第１トランジスタＴ１がオフ状態であるときの第１基準電位Ｖｓ１は低い。一方、第１トランジスタＴ１がオン動作して第２トランジスタＴ２がオフ状態であるときの第１基準電位Ｖｓ１は、電源電圧Ｖｇｔに応じて６００Ｖ～１０００Ｖ程度の高い電位である。このように、第１トランジスタＴ１を駆動する第２半導体チップ１２に供給される電源電圧は高い。
　図１２に示した回路例において、半導体装置１により、例えば１０００Ｖの電源電圧Ｖｇｔに接続された第１トランジスタＴ１が駆動される。このとき、電気信号と磁力を変換するトランスチップ１１２を介して、第１半導体チップ１１と第２半導体チップ１２の間での電気信号の伝送が行われる。このため、第１半導体チップ１１の絶縁破壊を抑制することができる。
　トランスチップ１１２には、受信側インダクタと送信側インダクタからなる一対のインダクタ（コイル）を誘導結合させることで、絶縁状態による電気信号の伝送を行うインダクタ結合型絶縁素子が好適に使用される。インダクタ結合型絶縁素子では、受信側インダクタにより電気信号を磁力に変換し、この磁力を送信側インダクタにより電気信号に変換する。
　図１３に、トランスチップ１１２の構成例を示す。トランスチップ１１２は、半導体基板２００に複数の絶縁層２１０が積層された構成を有する。半導体基板２００は、例えばシリコン基板や炭化ケイ素基板である。図１３では、半導体基板２００に１２層の絶縁層２１０が積層された例を示した。ただし、絶縁層２１０の層数は１２層に限られない。絶縁層２１０の層数は、トランスチップ１１２に要求される絶縁耐圧などに応じて設定される。
　絶縁層２１０のそれぞれは、エッチングストッパ膜２１１を下層とし層間膜２１２を上層として、エッチングストッパ膜２１１と層間膜２１２を積層した構成である。エッチングストッパ膜２１１は、例えば窒化ケイ素（ＳｉＮ）膜や炭化ケイ素（ＳｉＣ）膜などである。層間膜２１２は、例えば二酸化ケイ素（ＳｉＯ2）膜である。ただし、最下層の絶縁層２１０は、エッチングストッパ膜２１１がなく、層間膜２１２が直接に半導体基板２００の主面に配置されている。ＳｉＮ膜からなるエッチングストッパ膜２１１は引張応力を有する。ＳｉＯ2膜からなる層間膜２１２は圧縮応力を有する。また、エッチングストッパ膜２１１により、後述するＣｕ配線材料に含まれるＣｕが層間膜２１２に拡散することが防止される。
　トランスチップ１１２の内部には、図１３に示すように、上部コイル２２１と下部コイル２２２を一組としたコイル２２０が配置されている。上部コイル２２１と下部コイル２２２とは、複数層の絶縁層２１０を介して対向している。上部コイル２２１及び下部コイル２２２は導電体からなり、平面視で楕円状の渦巻き形状に形成されている。
　図１４に示すように、上部コイル２２１の中心に、上部コイル２２１の内側の端部に接続する上部コイル内側配線２２１Ａが配置されている。上部コイル２２１の外側に、上部コイル２２１の外側の端部に接続する上部コイル外側配線２２１Ｂが配置されている。また、図１５に示すように、下部コイル２２２の中心に、下部コイル２２２の内側の端部に接続する下部コイル内側配線２２２Ａが配置されている。下部コイル２２２の外側に、下部コイル２２２の外側の端部に接続する下部コイル外側配線２２２Ｂが配置されている。
　図１３に示すように、上部コイル２２１及び下部コイル２２２は、絶縁層２１０の一つの層を膜厚方向に貫通している。図１３に示した例では、半導体基板２００側から数えて４層目の絶縁層２１０に下部コイル２２２が配置され、１１層目の絶縁層２１０に上部コイル２２１が配置されている。上部コイル２２１及び下部コイル２２２には、例えばＣｕを主成分とするＣｕ配線材料が使用される。上部コイル２２１及び下部コイル２２２の側面に、タンタル（Ｔａ）／窒化タンタル（ＴａＮ）／タンタル（Ｔａ）の積層膜などをバリアメタル層として形成してもよい。バリアメタル層により、Ｃｕ配線材料に含まれるＣｕが層間膜２１２に拡散することが防止される。
　下部コイル２２２が配置された絶縁層２１０の下方の絶縁層２１０に低電圧電極層２４１が配置されている。下部コイル内側配線２２２Ａと低電圧電極層２４１は、中間に位置する絶縁層２１０を貫通する柱状の第１低電圧配線２５１により電気的に接続されている。低電圧電極層２４１は、接地配線２６０を介して半導体基板２００と電気的に接続されている。
　また、下部低電圧配線２４２が、下部コイル２２２が配置された絶縁層２１０に配置されている。低電圧電極層２４１と下部低電圧配線２４２は、中間に位置する絶縁層２１０を貫通する柱状の第２低電圧配線２５２により電気的に接続されている。また、上部低電圧配線２４３が、上部コイル２２１が配置された絶縁層２１０に配置されている。下部低電圧配線２４２と上部低電圧配線２４３は、中間に位置する絶縁層２１０を貫通する柱状の第３低電圧配線２５３により電気的に接続されている。
　トランスチップ１１２の上面には、保護絶縁膜２９０が配置されている。保護絶縁膜２９０は、パッシベーション膜２９１の上面にコイル保護膜２９２を配置した積層構造である。保護絶縁膜２９０に設けた開口部に露出した最上層の絶縁層２１０の表面に、低電圧電極２４０Ａと高電圧電極２５０Ａが相互に離間して配置されている。低電圧電極２４０Ａ及び高電圧電極２５０Ａの材料には、例えばアルミニウム（Ａｌ）が用いられる。パッシベーション膜２９１には、例えば二酸化ケイ素膜／窒化ケイ素膜の積層構造である。コイル保護膜２９２は、例えばポリイミド膜である。コイル保護膜２９２はコイル２２０の上方に配置され、平面視でコイル２２０はコイル保護膜２９２によって覆われている。
　低電圧電極２４０Ａは、下方に配置された上部低電圧配線２４３と、中間に位置する絶縁層２１０を貫通する柱状の第４低電圧配線２５４により電気的に接続されている。つまり、低電圧電極２４０Ａは、上部低電圧配線２４３、下部低電圧配線２４２及び低電圧電極層２４１と、第１低電圧配線２５１～第４低電圧配線２５４を介して、下部コイル内側配線２２２Ａと電気的に接続されている。
　一方、高電圧電極２５０Ａは、下方に配置された上部コイル内側配線２２１Ａと、中間に位置する絶縁層２１０を貫通する柱状の高電圧配線２６１により電気的に接続されている。
　また、図１３に示すように、シールド層２７０が、コイル２２０、及びコイル２２０と低電圧電極２４０Ａや高電圧電極２５０Ａを接続する配線を囲んで配置されている。シールド層２７０の下端と半導体基板２００は、シールド接地配線２７５によって電気的に接続されている。トランスチップ１１２の内部に配置された配線やシールド層２７０は、例えばコイル２２０と同様にＣｕとバリアメタル層の積層構造を用いる。
　図１６は、トランスチップ１１２の電極の配置例を示す平面図である。図１６に示した低電圧電極２４０Ｂは、図示を省略するが、下部コイル内側配線２２２Ａと低電圧電極２４０Ａを接続するのと同様に、トランスチップ１１２の内部に配置された配線を介して、下部コイルと電気的に接続する。また、高電圧電極２５０Ｂは、図示を省略するが、上部コイル内側配線２２１Ａと高電圧電極２５０Ａを接続するのと同様に、トランスチップ１１２の内部に配置された配線を介して、上部コイルと電気的に接続する。
　半導体装置１の動作時に、トランスチップ１１２の低電圧電極２４０Ａ及び低電圧電極２４０Ｂに、制御チップ１１１から出力される電気信号が入力される。この電気信号は、トランスチップ１１２の内部に形成された下部コイル２２２によって磁力に変換される。この磁力は、下部コイル２２２に対向して配置された上部コイル２２１によって電気信号に変換される。変換された電気信号は、トランスチップ１１２の高電圧電極２５０Ａ及び高電圧電極２５０Ｂを介して、第２半導体チップ１２に出力される。
　このように、トランスチップ１１２において、下部コイル２２２が受信側インダクタとして機能し、上部コイル２２１が送信側インダクタとして機能する。したがって、制御チップ１１１と第２半導体チップ１２との間で電気信号が直接に伝搬しない。これにより、第２半導体チップ１２に供給される高い電圧により制御チップ１１１が絶縁破壊されることを防止できる。
　上記のように、本実施形態によって記載したが、この開示の一部をなす論述及び図面は本実施形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。本実施形態はここでは記載していない様々な実施形態などを含む。

Claims (9)

  1. 　第１の電源電圧が供給される第１半導体チップと、
    　前記第１の電源電圧よりも電位が高い第２の電源電圧が供給される第２半導体チップと、
    　前記第１半導体チップが搭載されるチップ搭載面を有する第１リードフレームと、
    　前記第２半導体チップが搭載されるチップ搭載面を有する第２リードフレームと、
    　前記第１半導体チップと前記第２半導体チップを電気的に接続する接続ボンディングワイヤと、
    　前記第１リードフレームと前記第２リードフレームの間を埋め込んで、前記第１半導体チップ、前記第２半導体チップ、及び、前記第１リードフレームと前記第２リードフレームそれぞれの前記チップ搭載面の周囲を覆って配置された封止樹脂と、
    　前記封止樹脂よりも絶縁破壊電圧が高い材料からなり、前記第１リードフレームと前記第２リードフレームの相互に対向する領域の表面を前記封止樹脂の内部で覆う絶縁保護膜と
    　を備える、半導体装置。
  2. 　前記絶縁保護膜が、前記封止樹脂の内部で前記第１半導体チップ及び前記第１リードフレームと前記接続ボンディングワイヤの相互に対向する領域の表面を更に覆う、請求項１に記載の半導体装置。
  3. 　前記絶縁保護膜が、前記接続ボンディングワイヤを除いた前記第１半導体チップに接続するボンディングワイヤの前記接続ボンディングワイヤと対向する領域を覆う、請求項１又は２に記載の半導体装置。
  4. 　前記絶縁保護膜の材料が、前記封止樹脂の材料の樹脂よりもフィラーの含有率が相対的に低い樹脂である、請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 　前記絶縁保護膜が、前記封止樹脂よりも硬度が低い材料である、請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 　前記第１リードフレームと前記第２リードフレームが相互に対向するそれぞれの対向側面と、前記対向側面と連結する他の側面とがなすコーナー部が、Ｒ面取りされている、請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 　前記第１リードフレームと前記第２リードフレームが相互に対向するそれぞれの対向側面と、前記対向側面に連結する主面とがなすコーナー部が、Ｒ面取りされている、請求項１乃至５のいずれか１項に記載の半導体装置。
  8. 　制御チップ、及び前記制御チップが出力する電気信号を内部で磁力に変換した後に前記磁力を電気信号に変換して出力するトランスチップを前記第１半導体チップとして有し、
    　前記トランスチップの出力する電気信号が入力する前記第２半導体チップが、前記制御チップに制御されてスイッチング素子を駆動する駆動チップとして動作する、
    　請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 　前記制御チップと前記駆動チップに挟まれた位置に前記トランスチップが配置され、
    　前記トランスチップの前記駆動チップと対向する表面、及び、前記トランスチップと前記駆動チップを電気的に接続する前記接続ボンディングワイヤの表面が、前記絶縁保護膜に覆われている、請求項８に記載の半導体装置。
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