WO2020250358A1 - 電力変換装置 - Google Patents

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WO2020250358A1
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arm
submodule
submodules
control unit
failure
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PCT/JP2019/023363
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和順 田畠
修平 藤原
拓也 梶山
藤井　俊行
Original Assignee
三菱電機株式会社
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    • H02M7/5395—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters with automatic control of output wave form or frequency by pulse-width modulation

Definitions

  • the present invention relates to a power conversion device.
  • a modular multi-level converter (hereinafter, also referred to as an MMC converter) in which a plurality of unit converters are connected in a cascade can easily cope with an increase in voltage by increasing the number of unit converters. ..
  • the "unit converter” is also referred to as a "sub module” or a “converter cell”.
  • MMC converters are widely applied to power transmission and distribution systems as large-capacity static reactive power compensators or AC / DC power converters for high-voltage DC transmission.
  • the submodule includes a plurality of switching elements and a power storage element. In the MMC converter, even if the submodule fails, the operation can be continued by bypassing the failed submodule.
  • Patent Document 1 closes the bypass element and simultaneously closes the bypass element when an abnormality in the converter cell (that is, the submodule) is detected.
  • the semiconductor element selected to form the current path not including the bypass element is turned on in parallel with the bypass element.
  • the carrier signal is equalized so that each sub-module operates evenly.
  • the power conversion device according to Patent Document 1 prevents the bypass element that closes the output terminal when an abnormality occurs in the submodule from damage due to the closing operation, and continues the operation.
  • the failed submodule is short-circuited and the operation is continued as in Patent Document 1, the failed submodule does not respond to the distributed carrier signal, and the carrier signal of each sound submodule is equalized. Control may become unstable because it is not in the state.
  • An object in a certain aspect of the present disclosure is to return to normal operation in a power converter without destabilizing control when a submodule fails.
  • a power converter includes a power converter that includes a plurality of arms. Each arm contains a plurality of submodules connected in series with each other.
  • the power conversion device further includes a control device that controls the voltages of a plurality of submodules by PWM control using carrier signals for each submodule.
  • the submodule includes a plurality of switching elements, a power storage element, a pair of output terminals, and a bypass switch for bypassing the submodule.
  • the control device detects a failure of a submodule in the arm, the control device executes a stop process for stopping the switching operation of a plurality of switching elements included in one or more submodules among the plurality of submodules in the arm. , Bypasses the submodule in which the failure is detected, and evens out the phase spacing of the carrier signals of the plurality of healthy submodules in the arm caused by the failure of the submodule after the stop processing is executed.
  • the control when a submodule fails, the control is returned to normal operation without destabilizing the control.
  • FIG. 1 It is a schematic block diagram of a power conversion device 1. It is a circuit diagram which shows an example of the submodule which constitutes each leg circuit of FIG. It is a figure which shows the internal structure of the control device according to Embodiment 1.
  • FIG. It is a figure which shows the structure of the basic control part according to Embodiment 1.
  • FIG. It is a figure which shows the structure of the arm control part. It is a figure which shows the change of a carrier signal.
  • FIG. 1 is a schematic configuration diagram of the power conversion device 1.
  • the power converter 1 is composed of a modular multi-level converter including a plurality of submodules (corresponding to “SM” in FIG. 1) 7 connected in series with each other.
  • the power conversion device 1 performs power conversion between the DC circuit 14 and the AC circuit 12.
  • the power converter 1 includes a power converter 2 and a control device 3.
  • the power converter 2 has a plurality of leg circuits 4u, which are connected in parallel to each other between the positive electrode DC terminal (that is, the high potential side DC terminal) Np and the negative electrode DC terminal (that is, the low potential side DC terminal) Nn.
  • Includes 4v and 4w hereinafter, referred to as "leg circuit 4" when generically or arbitrarily indicated).
  • the leg circuit 4 is provided in each of the plurality of phases constituting the alternating current.
  • the leg circuit 4 is connected between the AC circuit 12 and the DC circuit 14, and performs power conversion between the two circuits.
  • FIG. 1 shows a case where the AC circuit 12 is a three-phase AC system, and three leg circuits 4u, 4v, and 4w are provided corresponding to the U phase, the V phase, and the W phase, respectively.
  • the AC input terminals Nu, Nv, Nw provided in the leg circuits 4u, 4v, 4w, respectively, are connected to the AC circuit 12 via the transformer 13.
  • the AC circuit 12 is, for example, an AC power system including an AC power supply and the like.
  • FIG. 1 the connection between the AC input terminals Nv, Nw and the transformer 13 is not shown for ease of illustration.
  • the high-potential side DC terminal Np and the low-potential side DC terminal Nn commonly connected to each leg circuit 4 are connected to the DC circuit 14.
  • the DC circuit 14 is, for example, a DC terminal of a DC power system or other power conversion device including a DC transmission network or the like.
  • the transformer 13 of FIG. 1 may be connected to the AC circuit 12 via an interconnection reactor.
  • the leg circuits 4u, 4v, 4w are provided with primary windings, respectively, and the leg circuits 4u, 4v, 4w are provided via the secondary windings magnetically coupled to the primary windings. May be connected to the transformer 13 or the interconnection reactor in an alternating current manner.
  • the primary winding may be the following reactors 8A and 8B.
  • leg circuit 4 is electrically (that is, DC or AC) via the connection portion provided in each leg circuit 4u, 4v, 4w such as the AC input terminals Nu, Nv, Nw or the above-mentioned primary winding. It is connected to the AC circuit 12.
  • the leg circuit 4u includes an upper arm 5 from the high potential side DC terminal Np to the AC input terminal Nu, and a lower arm 6 from the low potential side DC terminal Nn to the AC input terminal Nu.
  • the AC input terminal Nu which is the connection point between the upper arm 5 and the lower arm 6, is connected to the transformer 13.
  • the high potential side DC terminal Np and the low potential side DC terminal Nn are connected to the DC circuit 14. Since the leg circuits 4v and 4w have the same configuration, the leg circuits 4u will be described below as a representative.
  • the upper arm 5 includes a plurality of cascade-connected submodules 7_1 to 7_N and a reactor 8A. In the upper arm 5, the plurality of submodules 7_1 to 7_N and the reactor 8A are connected in series.
  • the lower arm 6 includes a plurality of cascaded submodules 7_1 to 7_N and a reactor 8B. In the lower arm 6, the plurality of submodules 7_1 to 7_N and the reactor 8B are connected in series.
  • the number of submodules included in each of the upper arm 5 and the lower arm 6 is N. However, N ⁇ 2.
  • submodules 7_1 to 7_N may be generically referred to as submodule 7.
  • the submodule index i has nothing to do with the physical placement of the submodule.
  • the position where the reactor 8A is inserted may be any position of the upper arm 5 of the leg circuit 4u, and the position where the reactor 8B is inserted may be any position of the lower arm 6 of the leg circuit 4u. Good.
  • the inductance values of each reactor may be different from each other. Only the reactor 8A of the upper arm 5 or only the reactor 8B of the lower arm 6 may be provided.
  • Reactors 8A and 8B are provided to suppress the circulating current and to prevent the accident current from suddenly increasing in the event of an accident such as an AC circuit 12 or a DC circuit 14.
  • the power conversion device 1 includes an AC voltage detector 10, an AC current detector 16, and DC voltage detectors 11A and 11B as each detector for measuring the amount of electricity (for example, current, voltage, etc.) used for control. And arm current detectors 9A and 9B provided in each leg circuit 4. The signals detected by these detectors are input to the control device 3.
  • the signal line of the signal input from each detector to the control device 3 and the signal line of the signal input / output between the control device 3 and each submodule 7 are one. Although the parts are described together, they are actually provided for each detector and each submodule 7.
  • the signal lines between each submodule 7 and the control device 3 may be provided separately for transmission and reception.
  • the signal line is composed of, for example, an optical fiber.
  • the AC voltage detector 10 detects the U-phase AC voltage Vacu, the V-phase AC voltage Vacv, and the W-phase AC voltage Vacw of the AC circuit 12.
  • Vac, Vacv, and Vacw will be collectively referred to as Vac.
  • the AC current detector 16 detects the U-phase AC current Iacu, the V-phase AC current Iacv, and the W-phase AC current Iacw of the AC circuit 12.
  • Iac, Iacv, and Iacw are collectively referred to as Iac.
  • the DC voltage detector 11A detects the DC voltage Vdcp of the high potential side DC terminal Np connected to the DC circuit 14.
  • the DC voltage detector 11B detects the DC voltage Vdcn of the low potential side DC terminal Nn connected to the DC circuit 14. The difference between the DC voltage Vdcp and the DC voltage Vdcn is defined as the DC voltage Vdc.
  • the arm current detectors 9A and 9B provided in the leg circuit 4u for the U phase detect the upper arm current Ipu flowing through the upper arm 5 and the lower arm current Inu flowing through the lower arm 6, respectively.
  • the arm current detectors 9A and 9B provided in the leg circuit 4v for the V phase detect the upper arm current Ipv and the lower arm current Inv, respectively.
  • the arm current detectors 9A and 9B provided in the leg circuit 4w for the W phase detect the upper arm current Ipw and the lower arm current Inw, respectively.
  • the upper arm currents Ipu, Ipv, and Ipw are collectively referred to as the upper arm currentThatmp
  • the lower arm currents Inu, Inv, and Inw are collectively referred to as the lower arm current Iarmn.
  • the lower arm current Iarmn is generically referred to as an arm current Iarm.
  • FIG. 2 is a circuit diagram showing an example of submodules constituting each leg circuit of FIG.
  • the sub-module 7 shown in FIG. 2A has a circuit configuration called a half-bridge configuration.
  • the sub-module 7 includes a series body formed by connecting two switching elements 31p and 31n in series, a power storage element 32, a bypass switch 34, and a voltage detector 33. The series body and the power storage element 32 are connected in parallel.
  • Both terminals of the switching element 31n are input / output terminals P1 and P2.
  • the voltage across the power storage element 32 and the zero voltage are output by the switching operation of the switching elements 31p and 31n. For example, when the switching element 31p is turned on and the switching element 31n is turned off, the voltage across the power storage element 32 is output. A zero voltage is output when the switching element 31p is off and the switching element 31n is on.
  • both terminals of the switching element 31n are input / output terminals P1 and P2, but both terminals of the switching element 31p may be input / output terminals P1 and P2, in which case the operation is reversed. ..
  • the bypass switch 34 is connected between the input / output terminals P1 and P2.
  • the bypass switch 34 is connected in parallel with the switching element 31n.
  • the bypass switch 34 is connected in parallel with the switching element 31p.
  • the voltage detector 33 detects the voltage Vc at both ends of the power storage element 32.
  • the submodule 7 shown in FIG. 2B has a circuit configuration called a full bridge configuration.
  • the submodule 7 includes a first series body formed by connecting two switching elements 31p1, 31n1 in series, and a second series body formed by connecting two switching elements 31p2, 31n2 in series. It includes a power storage element 32, a bypass switch 34, and a voltage detector 33.
  • the first series body, the second series body, and the power storage element 32 are connected in parallel.
  • the midpoint between the switching element 31p1 and the switching element 31n1 and the midpoint between the switching element 31p2 and the switching element 31n2 are designated as input / output terminals P1 and P2 of the submodule 7.
  • the voltage across the power storage element 32 or the zero voltage is output by the switching operation of the switching elements 31p1, 31n1, 31p2, 31n2.
  • the bypass switch 34 is connected between the input / output terminals P1 and P2.
  • the bypass switch 34 is connected in parallel with a series of switching elements 31n1 and 31n2. By turning on the bypass switch 34, the submodule 7 is short-circuited. The short circuit of the submodule 7 allows the remaining healthy submodules to continue operation.
  • the voltage detector 33 detects the voltage Vc across the power storage element 32.
  • the switching elements 31p, 31n, 31p1, 31n1, 31p2, 31n2 are, for example, IGBT (Insulated Gate Bipolar Transistor), GCT (Gate Commutated Turn-off) thylister, MOSFET ( A freewheeling diode (FWD) is connected in antiparallel to a self-extinguishing semiconductor switching element such as a Metal Oxide Semiconductor Field-Effect Transistor).
  • a capacitor such as a film capacitor is mainly used for the power storage element 32.
  • the power storage element 32 may be referred to as a capacitor 32.
  • the voltage Vc is also referred to as a capacitor voltage Vc.
  • the sub-module 7 has the configuration of the half-bridge cell shown in FIG. 2A and a semiconductor switching element is used as the switching element and a capacitor is used as the power storage element will be described as an example.
  • the submodule 7 constituting the power converter 2 may have a full bridge configuration shown in FIG. 2 (b).
  • a submodule other than the configuration shown above, for example, a submodule to which a circuit configuration called a clamped double cell is applied may be used, and the switching element and the power storage element are not limited to the above.
  • FIG. 3 is a diagram showing an internal configuration of the control device 3 according to the first embodiment.
  • the control device 3 includes a switching control unit 501.
  • the switching control unit 501 controls the on / off of the switching elements 31p and 31n of the submodule 7.
  • the switching control unit 501 includes a U-phase basic control unit 502U, a U-phase upper arm control unit 503UP, a U-phase lower arm control unit 503UN, a V-phase basic control unit 502V, a V-phase upper arm control unit 503VP, and V. It includes a lower arm control unit 503VN, a W phase basic control unit 502W, a W phase upper arm control unit 503WP, and a W phase lower arm control unit 503WN.
  • the U-phase basic control unit 502U, the V-phase basic control unit 502V, and the W-phase basic control unit 502W will be collectively referred to as the basic control unit 502.
  • U-phase upper arm control unit 503UP, U-phase lower arm control unit 503UN, V-phase upper arm control unit 503VP, V-phase lower arm control unit 503VN, W-phase upper arm control unit 503WP, and W-phase lower arm control unit 503WN It is described as an arm control unit 503.
  • FIG. 4 is a diagram showing the configuration of the basic control unit 502 according to the first embodiment.
  • the basic control unit 502 includes an arm voltage command generation unit 601, a capacitor voltage command generation unit 602, and a stop control unit 608.
  • the arm voltage command generation unit 601 calculates the arm voltage command value krefp of the upper arm and the arm voltage command value krefn of the lower arm.
  • krefp and krefn are collectively referred to as kref.
  • the capacitor voltage command generation unit 602 receives the voltage Vc of the capacitors 32 of the N submodules 7 in the upper arm from the arm control unit 503 corresponding to the upper arm, and receives the voltage Vc from the arm control unit 503 corresponding to the lower arm. The voltage Vc of the capacitors 32 of the N submodules 7 in the lower arm is received.
  • the capacitor voltage command generation unit 602 calculates the capacitor command voltage value Vcrefp of the capacitors 32 of the N submodules 7 included in the upper arm.
  • the capacitor voltage command generation unit 602 calculates the capacitor command voltage value Vcrefn of the capacitors 32 of the N submodules 7 included in the lower arm.
  • the capacitor command voltage value Vcrefp is the average voltage of the capacitors 32 of the N submodules 7 in the upper arm
  • the capacitor command voltage value Vcrefn is the average voltage of the capacitors 32 of the N submodules 7 in the lower arm. It is a voltage.
  • Vcrefp and Vcrefn are collectively referred to as Vcref.
  • the arm voltage command generation unit 601 includes an alternating current control unit 603, a circulation current calculation unit 604, a circulation current control unit 605, and a command distribution unit 606.
  • the AC current control unit 603 calculates the AC control command value Vcp so that the deviation between the detected AC current Iac and the set AC current command value Iacref becomes zero.
  • the circulating current calculation unit 604 calculates the circulating current Iz flowing through one leg circuit 4 based on the arm currentThatmp of the upper arm and the arm current Iarmn of the lower arm.
  • the circulating current is a current that circulates between the plurality of leg circuits 4.
  • the circulating current Iz flowing through one leg circuit 4 can be calculated using the following equations (1) and (2).
  • the circulation current control unit 605 calculates the circulation control command value Vzp for controlling the circulation current Iz to follow the set circulation current command value Izref, for example, 0.
  • the command distribution unit 606 receives an AC control command value Vcp, a circulation control command value Vzp, a DC voltage command value Vdcref, a neutral point voltage Vsn, and an AC voltage Vac. Since the AC side of the power converter 2 is connected to the AC circuit 12 via the transformer 13, the neutral point voltage Vsn can be obtained from the voltage of the DC power supply of the DC circuit 14.
  • the DC voltage command value Vdcref may be given by DC output control or may be a constant value.
  • the command distribution unit 606 calculates the voltage shared by the upper arm and the lower arm, respectively, based on these inputs.
  • the command distribution unit 606 determines the arm voltage command value krefp of the upper arm and the arm voltage command value krefn of the lower arm by subtracting the voltage drops due to the inductance components in the upper arm and the lower arm from the calculated voltage, respectively. ..
  • the determined upper arm arm voltage command value krefp and the lower arm arm voltage command value krefn cause the AC current Iac to follow the AC current command value Iacref, the circulating current Iz to follow the circulating current command value Izref, and direct current.
  • This is an output voltage command that causes the voltage Vdc to follow the DC voltage command value Vdcref and feed-forward controls the AC voltage Vac.
  • the stop control unit 608 When the stop control unit 608 detects a failure of the sub-module 7, it outputs a gate block command (hereinafter, also referred to as “GB command”).
  • the stop control unit 608 detects a failure of each submodule 7 based on the soundness determination signal cn of each submodule 7 received from the arm control unit 503. The details of the soundness determination signal cn will be described later.
  • the failure of the sub-module 7 is not limited to the element failure, and the sub-module 7 does not operate as instructed by the control device 3.
  • the failure of the submodule 7 includes a failure of a switching element, a failure of a gate driver, a failure of a capacitor, a damage of a bus bar, a communication abnormality, and the like.
  • the stop control unit 608 when the stop control unit 608 detects a failure of one or more of the submodules 7_1 to 7_N in the upper arm or the lower arm, all the subs included in the upper arm and the lower arm. Outputs a GB command to stop the module 7. For example, when the stop control unit 608 of the U-phase basic control unit 502U detects a failure in the sub-module 7_j in the U-phase upper arm, each sub-module 7 in the U-phase upper arm and the U-phase lower arm A GB command to stop each of the submodules 7 is output.
  • each submodule 7 in the other phase may also be gate-blocked.
  • the stop control unit 608 of the U-phase basic control unit 502U outputs a GB command to stop each submodule 7 in the U-phase upper and lower arms.
  • the stop control unit 608 of the V-phase basic control unit 502V outputs a GB command to stop each submodule 7 in the V-phase upper / lower arm
  • the stop control unit 608 of the W-phase basic control unit 502W outputs each in the W-phase upper / lower arm.
  • a GB command to stop the submodule 7 may be output.
  • all the submodules 7 included in the power converter 2 are in the gate block state.
  • each submodule 7 in the upper arm of each phase is gate-blocked, and the submodule 7 in the lower arm of a certain phase fails.
  • each submodule 7 in the lower arm of each phase may be gate-blocked.
  • the stop control unit 608 of the U phase basic control unit 502U outputs a GB command to stop each submodule 7 in the U phase upper arm.
  • the stop control unit 608 of the V-phase basic control unit 502V outputs a GB command to stop each submodule 7 in the V-phase upper arm, and the stop control unit 608 of the W-phase basic control unit 502W is in each of the W-phase upper arms.
  • a GB command to stop the submodule 7 may be output.
  • the gate block is to stop the on / off switching operation of each switching element.
  • the stop control unit 608 when the stop control unit 608 detects a failure in the submodule 7_j in the arm (for example, in the upper arm), the stop control unit 608 outputs a GB command to stop each submodule 7 in the arm.
  • each submodule 7 in the arm including the submodule 7 in which the failure is detected (for example, in the upper arm) is gate-blocked, but in the arm not including the submodule 7 in which the failure is detected (for example, in the upper arm).
  • Each submodule 7 (in the lower arm) is not gate-blocked.
  • the stop control unit 608 outputs a deblock command (hereinafter, also referred to as “DEB command”) for returning the submodule 7 from the gate block state to the deblock state based on the specified conditions.
  • DEB command a deblock command
  • each switching element of the sub-module 7 can perform on / off switching operation.
  • the output timing of the DEB command will be described later.
  • the basic control unit 502 includes an upper arm arm currentThatmp, a lower arm arm current Iarmn, an upper arm arm voltage command value krefp, a lower arm arm voltage command value krefn, and an upper arm capacitor command voltage value Vcrefp. , The capacitor command voltage value Vcrefn of the lower arm, the GB command, and the DEB command are output.
  • FIG. 5 is a diagram showing the configuration of the arm control unit 503.
  • the arm control unit 503 detects a failure of the submodule 7_j among the submodules 7_1 to 7_N
  • the arm control unit 503 includes N individual control units 202_1 to 202_N and a carrier signal generation unit 203.
  • the individual control units 202_1 to 202_N may be collectively referred to as the individual control unit 202.
  • the individual control unit 202_i individually controls the corresponding submodule 7_i.
  • the individual control unit 202_i receives an arm voltage command value kref, an arm current Iarm, a capacitor command voltage value Vcref, a GB command, and a DEB command from the basic control unit 502.
  • the individual control unit 202_i receives the soundness determination signal cn from the corresponding submodule 7_i. When the sub-module 7 is in a healthy state, the soundness determination signal is “1”, and when the sub-module 7 is in a faulty state, the soundness determination signal is “0”.
  • the individual control unit 202_i transmits the soundness determination signal cn to the basic control unit 502. As a result, the stop control unit 608 of the basic control unit 502 can determine whether or not a failure has occurred in each of the N submodules 7 in each arm.
  • the individual control unit 202_i detects the failure of the sub-module 7_i.
  • the individual control unit 202_i bypasses the failed submodule 7_i by turning on the bypass switch 34 of the failed submodule 7_i in the arm.
  • the individual control unit 202_i receives the capacitor voltage Vc from the corresponding submodule 7_i.
  • the individual control unit 202_i transmits the capacitor voltage Vc to the basic control unit 502.
  • the carrier signal generation unit 203 receives the soundness determination signal cn of the N submodules 7 in the arm.
  • the carrier signal generation unit 203 may receive the soundness determination signal cn from each individual control unit 202, or may receive the soundness determination signal cn from each submodule 7. As a result, the carrier signal generation unit 203 can determine which submodule 7 in the arm is sound and which submodule 7 is out of order.
  • the carrier signal generation unit 203 sets a reference phase of the carrier signal for each submodule 7 and generates a carrier signal having the set reference phase.
  • the carrier signal generation unit 203 also refers to the reference phase (hereinafter, also referred to as “carrier reference phase”) of the plurality of carrier signals CR (i) before any of the submodules 7 in the arm fails. ) Is set to be an interval obtained by dividing 360 degrees by the number N of a plurality of submodules 7_i.
  • the reference phase of the carrier signal CR (i) represents the difference between the phase of the carrier signal CR (i) and the reference phase.
  • the phase of the carrier signal CR (0) can be used as the reference phase.
  • the carrier signal generation unit 203 generates carrier signals CR (1) to CR (N) having a set carrier reference phase. As a result, the harmonic component of the output voltage of each submodule 7 in the arm can be canceled out, and the equivalent switching frequency of the output voltage of one arm can be increased.
  • a failure occurs in any of the submodules 7 in the arm, and the failed submodule is referred to as a failed submodule 7_j.
  • the stop control unit 608 of the basic control unit 502 detects a failure of the failure submodule 7_j based on the soundness determination signal "0" of the failure submodule 7_j
  • the submodule in the arm including the failure submodule 7_j A GB command for gate-blocking 7 is output.
  • Each individual control unit 202_1 to 202_N receives a GB command and turns off the switching elements 31p and 31n of the corresponding submodule 7.
  • the individual control unit 202 corresponding to the faulty submodule 7_j turns on the bypass switch 34 of the faulty submodule 7_j to bypass the faulty submodule 7_j.
  • the distance between the carrier reference phases of the sound submodules in the arm is uneven, in this state, if the normal operation of operating each submodule 7 based on the voltage command is performed, each of the submodules in the arm is operated. The harmonic component of the output voltage of the submodule 7 cannot be canceled, and the harmonic component of the output voltage of each submodule 7 remains in the output voltage of the arm.
  • the carrier signal generation unit 203 improves the unevenness of the carrier reference phase spacing of the plurality of healthy submodules in the arm after each submodule 7 in the arm is gate-blocked and the failed submodule 7_j is bypassed.
  • the carrier signal generation unit 203 sets the reference phase of the plurality of carrier signals based on the interval obtained by dividing 360 degrees by the number of the plurality of sound submodules 7_i (N-1).
  • the carrier signal generation unit 203 resets the carrier reference phases of the plurality of sound submodules when the faulty submodule 7_j in the arm is in the gate block state.
  • the carrier signal generation unit 203 generates carrier signals CR (1) to CR (j-1) and CR (j + 1) to CR (N) having a reset carrier reference phase.
  • FIG. 6 is a diagram showing changes in carrier signals.
  • N 4 is set, and the change in the carrier signal when the sub-module 7_3 in the arm fails will be described.
  • the carrier signals of the submodules 7_1, 7_2, 7_3, and 7_4 before the failure of the submodule 7_3 are CR (1), CR (2), CR (3), and CR (4). It is shown.
  • the carrier signal is, for example, a triangular wave signal.
  • the curve 710 is a curve showing the arm voltage command value kref.
  • the carrier signals immediately after the failure of the submodule 7_3 are shown by CR (1), CR (2), CR (3), and CR (4).
  • the carrier signal CR (3) corresponding to the failed sub-module 7_3 is shown by a dotted line.
  • the distance between the carrier reference phases of the plurality of sound submodules 7_1, 7_2, and 7_4 in the arm is uneven.
  • the carrier signal generation unit 203 resets the carrier reference phases of the plurality of sound submodules 7_1, 7_2, and 7_4. Specifically, the carrier signal generation unit 203 equalizes the intervals between the reference phases of the carrier signals of the plurality of sound submodules 7_1, 7_2, and 7_4.
  • the carrier signals reset by the carrier signal generation unit 203 after the failure of the sub-module 7_3 are indicated by CR (1)', CR (2)', and CR (4)'. In this way, the carrier signal generation unit 203 improves the unevenness of the carrier reference phase spacing of the plurality of sound submodules in the arm.
  • the individual control unit 202_i receives the carrier signal CRi from the carrier signal generation unit 203.
  • the individual control unit 202_i PWM-controls the sub-module 7_i using the carrier signal CRi. Specifically, the individual control unit 202_i generates a gate signal ga of the corresponding submodule 7_i based on the voltage command of the submodule 7_i and the carrier signal CRi, and outputs the gate signal ga to the corresponding submodule 7_i.
  • FIG. 7 is a diagram showing an example of the configuration of the individual control unit 202. Specifically, in the configuration example of FIG. 7, among the configurations of the individual control unit 202, the configuration for generating the gate signal ga is shown. With reference to FIG. 7, the individual control unit 202 includes a balance control unit 2021, an adder 2051, a PWM modulation unit 2022, and a signal switch 2023.
  • the balance control unit 2021 is based on the capacitor command voltage value Vcref, the capacitor voltage Vc of the corresponding submodule 7, and the arm current Iarm so that the capacitor voltage Vc matches the capacitor command voltage value Vcref. Is output. For example, the balance control unit 2021 generates the balance control output dkrefc based on the result of multiplying the difference between Vcref and Vc by the gain K.
  • the adder 2051 adds the arm voltage command value kref and the balance control output dkrefc output from the balance control unit 2021. The addition result is output as a submodule voltage command value krefc.
  • the PWM modulation unit 2022 outputs a PWM modulation signal by modulating the submodule voltage command value krefc and the carrier signal CR (i) by the phase shift PWM method.
  • the signal switch 2023 receives a PWM modulation signal and a zero signal representing a zero voltage.
  • the signal switch 2023 outputs a signal selected by the soundness determination signal cn.
  • the soundness determination signal cn becomes “1” and the PWM modulation signal is output.
  • the soundness determination signal cn becomes “0” and a zero signal is output.
  • the signal output from the signal switch 2023 is sent as a gate signal ga to the switching elements 31p and 31n of the corresponding submodule 7_i, so that the switching elements 31p and 31n of the corresponding submodule 7_i are switched and controlled. Will be done.
  • the individual control unit 202 When the individual control unit 202 receives the GB command from the basic control unit 502, the individual control unit 202 invalidates the gate signal ga (for example, outputs a zero signal). On the other hand, when the individual control unit 202 receives the DEB command from the basic control unit 502, the individual control unit 202 activates the gate signal ga (for example, outputs a PWM modulation signal).
  • FIG. 8 is a diagram showing an example of the hardware configuration of the control device 3.
  • the control device 3 has a configuration similar to that of a so-called digital relay device.
  • the control device 3 includes an AD (analog-digital) conversion unit 530, an arithmetic processing unit 535, an IO (input and output) unit 543, and a display unit 547.
  • AD analog-digital
  • IO input and output
  • the input signals from the arm current detectors 9A and 9B, the AC voltage detector 10, the AC current detector 16, the DC voltage detectors 11A and 11B, and the voltage detector 33 are sent to the control device 3
  • a plurality of transformers may be provided for converting to a voltage level suitable for signal processing inside the device.
  • the AD conversion unit 530 includes an analog filter 531 and an AD converter 532.
  • the analog filter 531 is a low-pass filter provided for removing a folding error during AD conversion.
  • the AD converter 532 converts the signal that has passed through the analog filter 531 into a digital value.
  • the input of the AD conversion unit 530 is typically shown for only one channel, but in reality, it has a multi-input configuration in order to receive signals from each detector. Therefore, in more detail, the AD conversion unit 530 includes a plurality of analog filters 531 and a multiplexer (not shown) for selecting a signal that has passed through the plurality of analog filters 531.
  • the arithmetic processing unit 535 includes a CPU (Central Processing Unit) 536, a memory 537, bus interfaces 538, 538, and a bus 540 connecting them.
  • the CPU 536 controls the overall operation of the control device 3.
  • the memory 537 is used as the main storage device of the CPU 536. Further, the memory 537 stores a program, a set value for signal processing, and the like by including a non-volatile memory such as a flash memory.
  • the arithmetic processing unit 535 may be configured by a circuit having an arithmetic processing function, and is not limited to the example of FIG.
  • the arithmetic processing unit 535 may include a plurality of CPUs.
  • the arithmetic processing unit 535 may be configured by at least one ASIC (Application Specific Integrated Circuit) instead of a processor such as a CPU, or may be configured by at least one FPGA (Field Programmable Gate Array). May be good.
  • the arithmetic processing unit 535 may be composed of any combination of a processor, an ASIC, and an FPGA.
  • the IO unit 543 includes a communication circuit 544, a digital input circuit 545, and a digital output circuit 546.
  • the communication circuit 544 generates an optical signal to be output to each submodule 7.
  • the signal output from the communication circuit 544 is transmitted to the sub-module 7 via the optical relay device 555.
  • the digital input circuit 545 and the digital output circuit 546 are interface circuits for communicating between the CPU 536 and the external device. For example, the digital output circuit 546 outputs a trip signal to the AC circuit 12.
  • the display unit 547 includes a touch panel 548 for inputting and displaying a set value.
  • the touch panel 548 is an input / output interface in which a display device such as a liquid crystal panel and an input device such as a touch pad are combined.
  • the touch panel 548 is connected to the bus 540 via the bus interface 539.
  • FIG. 9 is a flowchart showing a processing procedure of the control device 3 according to the first embodiment. Typically, each of the following steps is executed by the arithmetic processing unit 535 of the control device 3.
  • the control device 3 detects a failure of the submodule 7_j in the arm based on the soundness determination signal cn from each submodule 7 in the arm (step S10).
  • the control device 3 gate-blocks each submodule 7 in the arm to stop the switching operation of each switching element included in each submodule 7, and turns on the bypass switch 34 of the submodule 7_j in which a failure is detected.
  • Step S12 the control device 3 turns off the switching elements 31p and 31n included in each submodule 7, and outputs a closing command to the bypass switch 34 of the submodule 7_j. As a result, the submodule 7_j is bypassed.
  • control device 3 when the control device 3 detects the failure of the sub-module 7_j in step S10, the control device 3 simultaneously executes the process of gate-blocking each sub-module 7 and the output process of the input command of the bypass switch 34.
  • the time from when the gate block command is output until each switching element is turned off is sufficiently shorter than the time from when the bypass switch 34 is turned on until the bypass switch 34 is turned on.
  • the control device 3 equalizes the reference phase spacing of the carrier signals of the plurality of sound submodules in the arm caused by the failure of the submodule 7_j (step S16). Specifically, the control device 3 sets the interval of the reference phase of the plurality of carrier signals of the plurality of sound submodules 7 to an interval obtained by dividing 360 degrees by the number of the plurality of sound submodules 7.
  • the control device 3 determines whether or not the specified time has elapsed since the failure of the submodule 7_j was detected (step S18). This specified time is set to a time during which it can be considered that the submodule 7_j has been bypassed (that is, the bypass switch 34 has been turned on) by the process of step S12 executed after the failure detection.
  • step S18 If the specified time has not elapsed (NO in step S18), the control device 3 repeats the process of step S18.
  • the specified time has elapsed (YES in step S18)
  • the switching elements 31p and 31n included in each submodule 7 can perform on / off switching operation, and the operation of the power converter 2 is restarted.
  • the number of submodules 7 is redundantly designed (for example, so that the same operation as the power conversion operation (that is, normal operation) when the submodule 7 has not occurred) can be obtained. It is designed to connect one or more submodules 7 in series). However, if the number of failures of the sub-module 7 exceeds the designed number of redundancy, normal operation becomes impossible.
  • the control device 3 may determine whether or not the number of sound submodules 7 is equal to or greater than the specified number. When the number of sound submodules 7 is equal to or greater than the specified number, the control device 3 executes the process from step S12. On the other hand, when the number of sound submodules 7 is less than the specified number, the control device 3 completely stops the power converter 2 and opens the circuit breaker (not shown).
  • step S12 the control device 3 simultaneously executes the gate block of each submodule 7 and the output of the ON command of the bypass switch 34 in parallel, and in step S16, the reference phase of the carrier signal is regenerated.
  • the configuration for executing the settings was explained. In this case, after the sub-module 7 is gate-blocked, the reference phase of the carrier signal in step S16 may be reset without waiting for the bypass switch 34 to be turned on.
  • the control device 3 determines in step S18 whether or not the specified time has elapsed, and if the specified time has elapsed, the bypass switch 34 is considered to have been turned on. , Not limited to the configuration.
  • the control device 3 may execute a process of determining whether or not a signal indicating that the bypass switch 34 has been turned on has been received from the submodule 7.
  • the control device 3 receives the signal from the sub-module 7, it determines that the bypass switch 34 has been turned on, deblocks each sub-module 7 in the arm, and releases the stop of the operation of each sub-module 7 ( That is, the process of step S20 may be executed).
  • each submodule included in the power converter is once gate-blocked, and the carrier reference phase interval is set evenly between them. Therefore, the output voltage is not distorted during the resetting of the carrier signal, and the power system is not adversely affected. Further, if the setting is performed in the gate block, the voltage balance control of each submodule is not adversely affected, so that overvoltage and undervoltage of each submodule do not occur. Therefore, it is possible to return to the normal operation without destabilizing the control of the power converter.
  • the operation of the power converter can be continued by using the other arm even while the carrier signal of the arm is being reset. Therefore, a certain amount of power interchange can be expected during the resetting of the carrier signal of the arm including the failed submodule, and flexible operation becomes possible.
  • Embodiment 2 In the first embodiment, a configuration in which a GB command is output immediately after the submodule 7 fails has been described. However, during the gate block period, the power interchange from the power converter 1 is limited. Therefore, if the submodule 7 fails when the power converter 1 is urgently accommodating power and the power converter 2 is immediately gate-blocked, the power interchange cannot be performed even in an emergency. Therefore, in the second embodiment, a configuration for determining the timing of the gate block according to the application conditions of the power conversion device 1 will be described.
  • FIG. 10 is a diagram showing the configuration of the basic control unit 502A according to the second embodiment.
  • the basic control unit 502A corresponds to a configuration in which the stop control unit 608 in the basic control unit 502 of FIG. 4 is replaced with the stop control unit 608A.
  • the stop control unit 608A outputs a GB command to stop each submodule 7 in the arm when the output power of the power converter 2 is small when the failure of the submodule 7 in the arm is detected.
  • the stop control unit 608A detects a failure of the sub-module 7 in the arm, when the output power of the power converter 2 is large as in the case of emergency power interchange, a certain condition is satisfied.
  • the GB command is output to.
  • the stop control unit 608A determines the output power of the power converter 2 based on the AC voltage Vac detected by the AC voltage detector 10 and the AC current Iac detected by the AC current detector 16. calculate. The stop control unit 608A determines whether or not the output power of the power converter 2 is equal to or greater than the threshold Th1 when the failure of the submodule 7 in the arm is detected.
  • the stop control unit 608A stops each submodule 7 in the arm including the failed submodule 7 when a predetermined condition is satisfied. Outputs the GB command to be made.
  • the stop control unit 608A may output a GB command to stop all the submodules 7 included in the upper arm and the lower arm.
  • the predetermined conditions are arbitrarily determined by the system operator. For example, if the system operator decides that the output power of the power converter 2 may be temporarily limited even at the time of emergency power interchange, the system operator outputs a GB command to the control device 3. Gives the operation input of the instruction.
  • the stop control unit 608A outputs a GB command when the operation input is received (that is, when a predetermined condition is satisfied).
  • the stop control unit 608A outputs the GB command regardless of the predetermined conditions.
  • the function of balancing the capacitors of the power converter 2 has a sufficient effect.
  • the arm current is small, the function does not work sufficiently, and energy may be concentrated on some submodules 7. Therefore, the capacitor voltage of some of the converter cells may deviate from the protection level, and the power converter may stop protecting. Therefore, when the output power of the power converter 2 is less than the threshold value Th1, the control device 3 immediately outputs the GB command regardless of the predetermined conditions to reset the reference phase of the carrier signal. Execute.
  • the control device 3 when the output power of the power converter 2 is equal to or higher than the threshold Th1 when the failure of the submodule 7 in the arm is detected, the control device 3 satisfies a predetermined condition. If the output power of the power converter 2 is less than the threshold Th1 when each submodule 7 is gate-blocked and a failure of the submodule 7 in the arm is detected, each submodule 7 is used regardless of predetermined conditions. Gate block. Therefore, when the gate block is not desirable, such as in an emergency power interchange, flexible operation such as continuing the operation as much as possible and then blocking the gate in the expectation that the emergency state will be released becomes possible.
  • Embodiment 3 If the power converter 2 is gate-blocked while the power converter 2 is providing power to the power system, the voltage and current of the power system may fluctuate significantly due to abrupt fluctuations in the output power.
  • the third embodiment a configuration will be described in which the output power of the power converter 2 is limited and then the power converter 2 is gate-blocked in order to reduce fluctuations in the voltage and current of the power system.
  • FIG. 11 is a diagram showing the configuration of the basic control unit 502B according to the third embodiment.
  • the basic control unit 502B corresponds to a configuration in which the stop control unit 608 in the basic control unit 502 of FIG. 4 is replaced with the stop control unit 608B.
  • the arm voltage command generation unit 601 detects a failure of each submodule 7 based on the soundness determination signal cn of each submodule 7 received from the arm control unit 503. To do.
  • the command distribution unit 606 determines the arm voltage command values krefp and krefn so as to gradually reduce the output power of the power converter 2.
  • the stop control unit 608B determines whether or not the output power of the power converter 2 calculated based on the AC voltage Vac and the AC current Iac has dropped to less than the threshold Th2.
  • the stop control unit 608B outputs a GB command when the output power of the power converter 2 becomes less than the threshold value Th2.
  • the stop control unit 608B determines whether or not the output current (for example, AC current Iac) of the power converter 2 has dropped to less than the threshold Th3, and when the AC current Iac falls below the threshold Th3, the GB command is given. May be output.
  • the stop control unit 608B may determine whether or not the arm current of each arm has dropped to less than the threshold value Th4, and output a GB command when the arm current falls below the threshold value Th4.
  • the control device 3 when the control device 3 detects a failure of the sub-module 7 in the arm, the output power of the power converter 2 is gradually reduced, and when the output power becomes less than the threshold Th2. , Each submodule 7 in the arm is gate-blocked. Therefore, it is possible to suppress adverse effects on the voltage and current of the power system at the time of gate block.
  • Embodiment 4 In the fourth embodiment, another configuration for reducing the influence on the power system at the time of gate block in the power converter 2 will be described.
  • FIG. 12 is a diagram showing the configuration of the basic control unit 502C according to the fourth embodiment.
  • the basic control unit 502C corresponds to a configuration in which the stop control unit 608 in the basic control unit 502 of FIG. 4 is replaced with the stop control unit 608C.
  • the stop control unit 608C detects a failure of the submodule 7 in the arm, all the voltage command values of the arm are included in the arm in the vicinity of the maximum modulation or the minimum modulation. Outputs a GB command to stop the operation of the submodule 7. In the fourth embodiment, only the arm including the failed submodule 7 is gate-blocked.
  • the stop control unit 608C monitors the arm voltage command value kref output from the command distribution unit 606.
  • the stop control unit 608C detects a failure of the sub-module 7 in the upper arm
  • the stop control unit 608 stops the operation of each sub-module 7 of the upper arm at the timing when the arm voltage command value krefp of the upper arm becomes the command value R1 or more. Outputs a GB command to do so.
  • the command value R1 is set near the maximum modulation of the arm voltage command value.
  • the arm voltage command generation unit 601 controls so that the arm current Iarm flowing in the upper arm flows in the positive direction.
  • the circulation current control unit 605 calculates the circulation control command value Vzp for flowing the circulation current Iz so that the arm currentThatmp flows in the positive direction, and outputs it to the command distribution unit 606.
  • the arm voltage command value krefn for the lower arm output from the command distribution unit 606 controls the operation of each submodule 7 of the lower arm so that the arm currentThatmp flowing in the upper arm flows in the positive direction. It becomes the output voltage command of.
  • the "forward direction” is the direction in which the arm current flows from the input / output terminal P1 side of FIG. 2 to the input / output terminal P2 side.
  • the arm current flows in the order of the input / output terminal P1, the freewheeling diode of the switching element 31p, the capacitor 32, and the input / output terminal P2.
  • the output voltage of each submodule 7 in the upper arm becomes the voltage across the capacitor 32, so that the arm voltage command value krefp of the command value R1 or more can be simulated. Therefore, the difference between the output voltage of the upper arm in the gate block and the arm voltage command value krefp can be reduced.
  • the stop control unit 608C detects a failure of the sub-module 7 in the upper arm
  • the stop control unit 608 issues a GB command at the timing when the arm voltage command value krefp of the upper arm becomes less than the command value R2 (however, R2 ⁇ R1). It may be output.
  • the command value R2 is set near the minimum modulation of the arm voltage command value.
  • the arm voltage command generation unit 601 controls so that the arm current Iarm flowing in the upper arm flows in the negative direction.
  • the circulation current control unit 605 calculates the circulation control command value Vzp for flowing the circulation current Iz so that the arm currentThatmp flows in the negative direction, and outputs it to the command distribution unit 606.
  • the arm voltage command value krefn for the lower arm output from the command distribution unit 606 controls the operation of each submodule 7 of the lower arm so that the arm currentThatmp flowing in the upper arm flows in the negative direction. It becomes the output voltage command of.
  • the "negative direction” is the direction in which the arm current flows from the input / output terminal P2 side of FIG. 2 to the input / output terminal P1 side.
  • the arm current flows in the order of the input / output terminal P2, the freewheeling diode of the switching element 31n, and the input / output terminal P1.
  • the output voltage of each submodule 7 in the upper arm becomes zero voltage, so that the arm voltage command value krefp less than the command value R2 can be simulated. Therefore, the difference between the output voltage of the upper arm in the gate block and the arm voltage command value krefp can be reduced.
  • the control device 3 when the control device 3 detects a failure of the submodule 7 in the arm, the plurality of submodules in the arm are at the timing when the voltage command value of the arm becomes the command value R1 or more. 7 is gate-blocked, and the arm current flowing through the arm is controlled to flow in the positive direction.
  • the control device 3 when the control device 3 detects a failure of the submodule 7 in the arm, the control device 3 gate-blocks the plurality of submodules 7 in the arm at the timing when the voltage command value of the arm becomes less than the command value R2. At the same time, the arm current flowing through the arm is controlled to flow in the negative direction. Therefore, the influence on the power system at the time of gate block can be reduced.
  • Embodiment 5 In the above-described embodiment, a configuration in which the entire power converter 2 is gate-blocked, a configuration in which each sub-module 7 included in the arm including the failed sub-module 7 is gate-blocked, and the like have been described. In the fifth embodiment, each submodule 7 included in the arm is classified into a plurality of groups, and the submodules 7 belonging to the group are sequentially gate-blocked.
  • FIG. 13 is a diagram showing the configuration of the basic control unit 502D and the arm control unit 503 according to the fifth embodiment.
  • the basic control unit 502D corresponds to a configuration in which the stop control unit 608 in the basic control unit 502 of FIG. 4 is replaced with the stop control unit 608D.
  • the arm control unit 503 is the same as the arm control unit 503 of FIG. 5, but the individual control unit group 200 is shown as a configuration including the individual control units 202_1 to 202_N.
  • the plurality of submodules 7 in the arm are classified into a plurality of groups.
  • N 6
  • submodules 7_1 and 7_2 are group G1
  • submodules 7_3 and 7_4 are group G2.
  • Submodules 7_5, 7_6 are classified into group G3. Further, it is assumed that a failure occurs in the sub-module 7_3. Therefore, there are five sound submodules in the arm: submodules 7_1, 7_2, 7_4, 7_5, 7_6.
  • the stop control unit 608D When the stop control unit 608D detects a failure of the sub module 7_3, it outputs a GB command to the individual control units 202_1 and 202_2 in order to gate block the submodules 7_1 and 7_2 belonging to the group G1.
  • the individual control unit 202_3 turns on the bypass switch 34 of the sub-module 7_3. As a result, the submodule 7_3 is bypassed.
  • the carrier signal generation unit 203 re-uses the reference phases of the carrier signals of the sound submodules 7_1 and 7_2 belonging to the group G1 so that the distance between the reference phases of the carrier signals of the plurality of healthy submodules 7 in the arm becomes even.
  • the reference phase spacing of the carrier signals of the submodules 7_1 and 7_2 is set so that 360 degrees is divided by the number of plurality of sound submodules 7 in the arm (5 in this case). ..
  • the reference phase of the carrier signal of each submodule 7 belonging to the groups G2 and G3 remains the reference phase before the failure.
  • the stop control unit 608D is an individual control unit when the resetting of the carrier signal of the sound submodules 7_1 and 7_2 belonging to the group G1 is completed (for example, when the resetting end notification is received from the carrier signal generation unit 203).
  • a DEB command is output to 202_1 and 202_2 to release (that is, deblock) the operation stop of the submodules 7_1 and 7_2.
  • the individual control units 202_1 and 202_2 PWM control each switching element of the submodules 7_1 and 7_2 by using the reset carrier signal, respectively.
  • the stop control unit 608D deblocks the submodules 7_1 and 7_2 belonging to the group G1 and then issues a GB command to the individual control unit 202_4 in order to gate block the sound submodule 7___ belonging to the group G2.
  • the carrier signal generation unit 203 resets the reference phase of the carrier signals of the sound submodules 7_4 belonging to the group G2 so that the phase intervals of the carrier signals of the plurality of sound submodules 7 in the arm are even.
  • the stop control unit 608D When the stop control unit 608D completes the resetting of the carrier signal of the sound submodule 7_4 belonging to the group G2, the stop control unit 608D outputs a DEB command to the individual control unit 202_4 to deblock the submodule 7_4.
  • the individual control unit 202_4 PWM-controls each switching element of the sub-module 7_4 by using the reset carrier signal.
  • the stop control unit 608D may output a GB command and a DEB command to the individual control unit 202_3 corresponding to the failed submodule 7_3.
  • the stop control unit 608D deblocks the submodule 7_4 belonging to the group G2, and then GBs the individual control units 202_5, 202_6 in order to gate block the sound submodules 7_5, 7_6 belonging to the group G3. Output the command.
  • the carrier signal generation unit 203 resets the reference phase of the carrier signals of the sound submodules 7_5 and 7_6 belonging to the group G3 so that the phase intervals of the carrier signals of the plurality of sound submodules 7 in the arm are even. To do.
  • the stop control unit 608D When the carrier signal resetting is completed, the stop control unit 608D outputs a DEB command to the individual control units 202_5, 202_6 to deblock the submodules 7_5, 7_6.
  • the individual control units 202_5 and 202_6 use the reset carrier signals to PWM control each of the switching elements of the submodules 7_5 and 7_6, respectively.
  • control device 3 resets the carrier signals of all sound submodules 7 by executing a series of processes of gate block, carrier signal reset, and deblock for each group.
  • the sub-module 7 that is not gate-blocked can operate even while some sub-modules 7 of the arm including the failed sub-module 7 are gate-blocked.
  • the power converter 2 can realize the continuation of operation with the decrease in the output power minimized.
  • the number of submodules 7 belonging to a plurality of groups may be one or more. Further, which submodule 7 is classified into which group may be predetermined, or may be randomly determined by the control device 3.
  • FIG. 14 is a flowchart showing a processing procedure of the control device 3 according to the fifth embodiment. Typically, each of the following steps is executed by the arithmetic processing unit 535 of the control device 3.
  • the control device 3 detects a failure of the submodule 7_j in the arm based on the soundness determination signal cn from each submodule 7 in the arm (step S50).
  • the control device 3 selects any one of the plurality of groups, gate-blocks the healthy submodules belonging to the selected group, and turns on the bypass switch 34 of the submodule 7_j in which the failure is detected (step). S52).
  • the control device 3 sets the reference phase of the carrier signals of the sound submodules belonging to the selection group so that the intervals of the reference phases of the carrier signals of the plurality of healthy submodules in the arm are even (step S56).
  • the control device 3 deblocks the healthy submodules belonging to the selection group (step S58).
  • the control device 3 selects a new unselected group from the plurality of groups (step S60), and gate-blocks the healthy submodules belonging to the selected group (step S62).
  • the control device 3 sets and selects the reference phase of the carrier signals of the sound submodules belonging to the selection group so that the distance between the reference phases of the carrier signals of the plurality of sound submodules in the arm is even (step S64). Deblock the healthy submodules that belong to the group (step S66).
  • the control device 3 determines whether or not there is an unselected group among the plurality of groups (step S68). If there is an unselected group (YES in step S68), the control device 3 proceeds to the process of step S60. If there is no unselected group (NO in step S68), the control device 3 ends the process.
  • the submodule 7 belonging to the group may not be gate-blocked. Specifically, the switching operation may be stopped by fixing the on / off state of each switching element of the submodule 7 so as to bypass the submodule 7 belonging to the group.
  • FIG. 15 is a diagram showing a configuration of a basic control unit 502E and an arm control unit 503 according to a modification of the fifth embodiment.
  • the basic control unit 502E corresponds to a configuration in which the stop control unit 608 in the basic control unit 502 of FIG. 4 is replaced with the stop control unit 608E.
  • the stop control unit 608E When the stop control unit 608E detects a failure of the sub-module 7_3, it outputs a command for bypassing the sub-modules 7_1 and 7_2 belonging to the group G1. Specifically, the stop control unit 608E fixes each switching by fixing the switching element 31p of the submodule 7 of FIG. 2 to off and the switching element 31n to on with respect to the individual control units 202_1 and 202_2. A stop command for stopping the switching operation of the elements 31p and 31n is output. The individual control unit 202_3 bypasses the sub-module 7_3 by turning on the bypass switch 34 of the failed sub-module 7_3.
  • the carrier signal generation unit 203 sets the reference phase of the carrier signals of the sound submodules 7_1 and 7_2 belonging to the group G1 so that the phase intervals of the carrier signals of the plurality of sound submodules 7 in the arm are even. ..
  • the stop control unit 608E When the resetting of the carrier signal is completed, the stop control unit 608E outputs a stop release command for canceling the stop of the switching operation to the individual control units 202_1 and 202_2. As a result, the fixing of the switching element 31p in the off state and the fixing of the switching element 31n in the on state in the sub-modules 7_1 and 7_2 are released.
  • the individual control units 202_1 and 202_1 PWM control the sub-modules 7_1 and 7_2 using the reset carrier signals, respectively.
  • the reference phase of the carrier signal of the submodule 7_4 is set when the switching element 31p of the sound submodule 7_4 is fixed to off, the switching element 31n is fixed to on, and the submodule 7_4 is bypassed. .. Then, after the resetting of the carrier signal is completed, the off state of the switching element 31p and the on state of the switching element 31n are released from being fixed.
  • the switching element connected in parallel to the bypass switch 34.
  • the switching element 31n By fixing (for example, the switching element 31n) to the on state and fixing the switching element (for example, the switching element 31p) that is not connected in parallel to the bypass switch 34 to the off state, a sound submodule belonging to the group concerned.
  • the switching operation of the plurality of switching elements included in 7 is stopped. This bypasses the healthy submodules 7 that belong to that group.
  • the on / off state of each switching element is fixed even while the on / off state of each switching element of some submodules 7 of the arm including the failed submodule 7 is fixed and the switching operation is stopped.
  • the sub-module 7 that is not installed can operate.
  • the power converter 2 can realize the continuation of operation with the decrease in the output power minimized.
  • the individual control unit 202 turns on the bypass switch 34 of the sub-module 7 when the failure of the sub-module 7 is detected has been described, but the configuration is not limited to this.
  • the individual control unit 202 may be configured to turn on the bypass switch 34 in response to a closing command of the bypass switch 34 of the failed sub-module 7 from the basic control unit 502.
  • the above-mentioned power conversion device can be used as a power conversion device for a power system such as HVDC (High Voltage Direct Current) or STATCOM (Static Synchronous Compensator).
  • HVDC High Voltage Direct Current
  • STATCOM Static Synchronous Compensator
  • the configuration exemplified as the above-described embodiment is an example of the configuration of the present invention, can be combined with another known technique, and a part thereof is not deviated from the gist of the present invention. It is also possible to change the configuration by omitting it. Further, in the above-described embodiment, the processing and configuration described in the other embodiments may be appropriately adopted and carried out.

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Abstract

電力変換装置（１）は、複数のアーム（５，６）を含む電力変換器（２）と、サブモジュール（７）ごとのキャリア信号を用いて、ＰＷＭ制御によって複数のサブモジュールの電圧を制御する制御装置（３）とを備える。サブモジュールは、複数のスイッチング素子（３１ｐ，３１ｎ）と、蓄電要素（３２）と、一対の出力端子（Ｐ１，Ｐ２）と、バイパススイッチ（３４）とを含む。制御装置は、アーム内のサブモジュールの故障を検出した場合、アーム内の複数のサブモジュールのうちの１以上のサブモジュールに含まれる複数のスイッチング素子のスイッチング動作を停止させる停止処理を実行するとともに、故障が検出されたサブモジュールをバイパスさせ、停止処理が実行された後に、サブモジュールの故障によって生じるアーム内の複数の健全サブモジュールのキャリア信号の位相の間隔を均等にする。

Description

電力変換装置
　本発明は、電力変換装置に関する。
　複数の単位変換器がカスケードに接続されるモジュラーマルチレベル変換器（以下、ＭＭＣ変換器とも称する。）は、単位変換器の数を増加させることによって、高電圧化に容易に対応することができる。「単位変換器」は、「サブモジュール（sub　module）」あるいは「変換器セル」とも称される。
　ＭＭＣ変換器は、大容量の静止型無効電力補償装置、または高圧直流送電用の交直電力変換装置として、送配電系統へ広く適用されている。サブモジュールは、複数のスイッチング素子と蓄電要素とを含む。ＭＭＣ変換器では、サブモジュールが故障しても、故障したサブモジュールをバイパスすることによって運転を継続することができる。
　国際公開第２０１５／１３３３６５号（特許文献１）に係る電力変換装置は、変換器セル（すなわち、サブモジュール）の異常が検知された場合に、バイパス要素を閉じるとともに、バイパス要素を閉じると同時、あるいはそれ以前に、複数の半導体素子のうち、バイパス要素と並列に、このバイパス要素を含まない電流経路を形成するように選択した半導体素子をオン状態にする。
国際公開第２０１５／１３３３６５号
　ＰＷＭ（Pulse　Width　Modulation）方式を採用しているＭＭＣ変換器においては、各サブモジュールが均等に動作するようキャリア信号を均等化している。特許文献１に係る電力変換装置は、サブモジュールの異常発生時に出力端子を閉路するバイパス要素をその閉路動作に伴う損傷から防止し、運転の継続を行なう。しかし、特許文献１のように故障したサブモジュールを短絡して運転継続する場合、分配されたキャリア信号に対して故障したサブモジュールが応答せず、健全な各サブモジュールのキャリア信号が均等化されていない状態であるため、制御が不安定になる可能性がある。
　本開示のある局面における目的は、電力変換装置において、サブモジュールの故障時に制御を不安定にすることなく通常の運転へ復帰することである。
　ある実施の形態に従う電力変換装置は、複数のアームを含む電力変換器を備える。各アームは、互いに直列に接続された複数のサブモジュールを含む。電力変換装置は、サブモジュールごとのキャリア信号を用いて、ＰＷＭ制御によって複数のサブモジュールの電圧を制御する制御装置をさらに備える。サブモジュールは、複数のスイッチング素子と、蓄電要素と、一対の出力端子と、サブモジュールをバイパスするためのバイパススイッチとを含む。制御装置は、アーム内のサブモジュールの故障を検出した場合、アーム内の複数のサブモジュールのうちの１以上のサブモジュールに含まれる複数のスイッチング素子のスイッチング動作を停止させる停止処理を実行するとともに、故障が検出されたサブモジュールをバイパスさせ、停止処理が実行された後に、サブモジュールの故障によって生じるアーム内の複数の健全サブモジュールのキャリア信号の位相の間隔を均等にする。
　本開示によると、電力変換装置において、サブモジュールの故障時に制御を不安定にすることなく通常の運転へ復帰することである。
電力変換装置１の概略構成図である。 図１の各レグ回路を構成するサブモジュールの一例を示す回路図である。 実施の形態１に従う制御装置の内部構成を表わす図である。 実施の形態１に従う基本制御部の構成を表わす図である。 アーム制御部の構成を表わす図である。 キャリア信号の変化を表わす図である。 個別制御部の構成の一例を表わす図である。 制御装置のハードウェア構成の一例を表わす図である。 実施の形態１に従う制御装置の処理手順を示すフローチャートである。 実施の形態２に従う基本制御部の構成を示す図である。 実施の形態３に従う基本制御部の構成を示す図である。 実施の形態４に従う基本制御部の構成を示す図である。 実施の形態５に従う基本制御部およびアーム制御部の構成を示す図である。 実施の形態５に従う制御装置の処理手順を示すフローチャートである。 実施の形態５の変形例に従う基本制御部およびアーム制御部の構成を示す図である。
　以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
　実施の形態１．
　＜電力変換装置の全体構成＞
　図１は、電力変換装置１の概略構成図である。図１を参照して、電力変換装置１は、互いに直列接続された複数のサブモジュール（図１中の「ＳＭ」に対応）７を含むモジュラーマルチレベル変換器によって構成されている。電力変換装置１は、直流回路１４と交流回路１２との間で電力変換を行なう。電力変換装置１は、電力変換器２と、制御装置３とを含む。
　電力変換器２は、正極直流端子（すなわち、高電位側直流端子）Ｎｐと、負極直流端子（すなわち、低電位側直流端子）Ｎｎとの間に互いに並列に接続された複数のレグ回路４ｕ，４ｖ，４ｗ（以下、総称する場合または任意のものを示す場合、「レグ回路４」と記載する）を含む。
　レグ回路４は、交流を構成する複数相の各々に設けられる。レグ回路４は、交流回路１２と直流回路１４との間に接続され、両回路間で電力変換を行なう。図１には、交流回路１２が３相交流系統の場合が示され、Ｕ相、Ｖ相、Ｗ相にそれぞれ対応して３個のレグ回路４ｕ，４ｖ，４ｗが設けられている。
　レグ回路４ｕ，４ｖ，４ｗにそれぞれ設けられた交流入力端子Ｎｕ，Ｎｖ，Ｎｗは、変圧器１３を介して交流回路１２に接続される。交流回路１２は、例えば、交流電源などを含む交流電力系統である。図１では、図解を容易にするために、交流入力端子Ｎｖ，Ｎｗと変圧器１３との接続は図示していない。
　各レグ回路４に共通に接続された高電位側直流端子Ｎｐおよび低電位側直流端子Ｎｎは、直流回路１４に接続される。直流回路１４は、例えば、直流送電網などを含む直流電力系統または他の電力変換装置の直流端子である。
　図１の変圧器１３を用いる代わりに、連系リアクトルを介して交流回路１２に接続する構成としてもよい。さらに、交流入力端子Ｎｕ，Ｎｖ，Ｎｗに代えてレグ回路４ｕ，４ｖ，４ｗにそれぞれ一次巻線を設け、この一次巻線と磁気結合する二次巻線を介してレグ回路４ｕ，４ｖ，４ｗが変圧器１３または連系リアクトルに交流的に接続するようにしてもよい。この場合、一次巻線を下記のリアクトル８Ａ，８Ｂとしてもよい。すなわち、レグ回路４は、交流入力端子Ｎｕ，Ｎｖ，Ｎｗまたは上記の一次巻線など、各レグ回路４ｕ，４ｖ，４ｗに設けられた接続部を介して電気的に（すなわち直流的または交流的に）交流回路１２と接続される。
　レグ回路４ｕは、高電位側直流端子Ｎｐから交流入力端子Ｎｕまでの上アーム５と、低電位側直流端子Ｎｎから交流入力端子Ｎｕまでの下アーム６とを含む。上アーム５と下アーム６との接続点である交流入力端子Ｎｕが変圧器１３と接続される。高電位側直流端子Ｎｐおよび低電位側直流端子Ｎｎが直流回路１４に接続される。レグ回路４ｖ，４ｗについても同様の構成を有するので、以下、レグ回路４ｕを代表として説明する。
　上アーム５は、カスケード接続された複数のサブモジュール７＿１～７＿Ｎと、リアクトル８Ａとを含む。上アーム５において、複数のサブモジュール７＿１～７＿Ｎおよびリアクトル８Ａは直列に接続されている。同様に、下アーム６は、カスケード接続された複数のサブモジュール７＿１～７＿Ｎと、リアクトル８Ｂとを含む。下アーム６において、複数のサブモジュール７＿１～７＿Ｎおよびリアクトル８Ｂは直列に接続されている。以下の説明では、上アーム５および下アーム６のそれぞれに含まれるサブモジュールの数をＮとする。ただし、Ｎ≧２とする。また、サブモジュール７＿１～７＿Ｎを総称して、サブモジュール７と記載する場合もある。サブモジュールのインデックスｉは、サブモジュールの物理的な配置とは関係しない。
　リアクトル８Ａが挿入される位置は、レグ回路４ｕの上アーム５のいずれの位置であってもよく、リアクトル８Ｂが挿入される位置は、レグ回路４ｕの下アーム６のいずれの位置であってもよい。リアクトル８Ａ，８Ｂはそれぞれ複数個あってもよい。各リアクトルのインダクタンス値は互いに異なっていてもよい。上アーム５のリアクトル８Ａのみ、もしくは、下アーム６のリアクトル８Ｂのみを設けてもよい。
　リアクトル８Ａ，８Ｂは、循環電流を抑制するため、および交流回路１２または直流回路１４などの事故時に事故電流が急激に増大しないようにするために設けられている。
　電力変換装置１は、制御に使用される電気量（例えば、電流、電圧など）を計測する各検出器として、交流電圧検出器１０と、交流電流検出器１６と、直流電圧検出器１１Ａ，１１Ｂと、各レグ回路４に設けられたアーム電流検出器９Ａ，９Ｂとを含む。これらの検出器によって検出された信号は、制御装置３に入力される。
　図１では図解を容易にするために、各検出器から制御装置３に入力される信号の信号線と、制御装置３および各サブモジュール７間で入出力される信号の信号線とは、一部まとめて記載されているが、実際には検出器ごとおよびサブモジュール７ごとに設けられている。各サブモジュール７と制御装置３との間の信号線は、送信用と受信用とが別個に設けられていてもよい。信号線は、たとえば光ファイバによって構成される。
　以下、各検出器について具体的に説明する。
　交流電圧検出器１０は、交流回路１２のＵ相の交流電圧Ｖａｃｕ、Ｖ相の交流電圧Ｖａｃｖ、およびＷ相の交流電圧Ｖａｃｗを検出する。以下の説明では、Ｖａｃｕ、Ｖａｃｖ、およびＶａｃｗを総称してＶａｃと記載する。
　交流電流検出器１６は、交流回路１２のＵ相の交流電流Ｉａｃｕ、Ｖ相の交流電流Ｉａｃｖ、およびＷ相の交流電流Ｉａｃｗを検出する。以下の説明では、Ｉａｃｕ、Ｉａｃｖ、およびＩａｃｗを総称してＩａｃと記載する。
　直流電圧検出器１１Ａは、直流回路１４に接続された高電位側直流端子Ｎｐの直流電圧Ｖｄｃｐを検出する。直流電圧検出器１１Ｂは、直流回路１４に接続された低電位側直流端子Ｎｎの直流電圧Ｖｄｃｎを検出する。直流電圧Ｖｄｃｐと直流電圧Ｖｄｃｎとの差を直流電圧Ｖｄｃとする。
　Ｕ相用のレグ回路４ｕに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム５に流れる上アーム電流Ｉｐｕ、および下アーム６に流れる下アーム電流Ｉｎｕをそれぞれ検出する。Ｖ相用のレグ回路４ｖに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム電流Ｉｐｖおよび下アーム電流Ｉｎｖをそれぞれ検出する。Ｗ相用のレグ回路４ｗに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム電流Ｉｐｗおよび下アーム電流Ｉｎｗをそれぞれ検出する。以下の説明では、上アーム電流Ｉｐｕ、Ｉｐｖ、Ｉｐｗを総称して上アーム電流Ｉａｒｍｐと記載し、下アーム電流Ｉｎｕ、Ｉｎｖ、Ｉｎｗを総称して下アーム電流Ｉａｒｍｎと記載し、上アーム電流Ｉａｒｍｐと下アーム電流Ｉａｒｍｎとを総称してアーム電流Ｉａｒｍと記載する。
　＜サブモジュールの構成＞
　図２は、図１の各レグ回路を構成するサブモジュールの一例を示す回路図である。具体的には、図２（ａ）に示すサブモジュール７は、ハーフブリッジ構成と呼ばれる回路構成を有する。このサブモジュール７は、２つのスイッチング素子３１ｐ、３１ｎを直列接続して形成した直列体と、蓄電要素３２と、バイパススイッチ３４と、電圧検出器３３とを含む。直列体と蓄電要素３２とは並列接続される。
　スイッチング素子３１ｎの両端子を入出力端子Ｐ１，Ｐ２とする。スイッチング素子３１ｐ、３１ｎのスイッチング動作により蓄電要素３２の両端電圧、および零電圧を出力する。例えば、スイッチング素子３１ｐがオン、かつスイッチング素子３１ｎがオフとなったときに、蓄電要素３２の両端電圧が出力される。スイッチング素子３１ｐがオフ、かつスイッチング素子３１ｎがオンとなったときに、零電圧が出力される。図２（ａ）では、スイッチング素子３１ｎの両端子を入出力端子Ｐ１，Ｐ２としたが、スイッチング素子３１ｐの両端子を入出力端子Ｐ１，Ｐ２としてもよく、その場合には、動作が反転する。
　バイパススイッチ３４は、入出力端子Ｐ１，Ｐ２間に接続される。図２（ａ）では、バイパススイッチ３４は、スイッチング素子３１ｎと並列に接続される。ただし、スイッチング素子３１ｐの両端子を入出力端子Ｐ１，Ｐ２とする場合には、バイパススイッチ３４は、スイッチング素子３１ｐと並列に接続される。バイパススイッチ３４をオンにすることによって、サブモジュール７が短絡される。サブモジュール７が短絡することによって、当該サブモジュール７がバイパスされ、残りの健全サブモジュールで電力変換器２を運転継続することができる。また、当該サブモジュール７に含まれるスイッチング素子３１ｐ、３１ｎが事故時に発生する過電流から保護される。
　電圧検出器３３は、蓄電要素３２の両端の電圧Ｖｃを検出する。
　図２（ｂ）に示すサブモジュール７は、フルブリッジ構成と呼ばれる回路構成を有する。このサブモジュール７は、２つのスイッチング素子３１ｐ１，３１ｎ１を直列接続して形成された第１の直列体と、２つスイッチング素子３１ｐ２，３１ｎ２を直列接続して形成された第２の直列体と、蓄電要素３２と、バイパススイッチ３４と、電圧検出器３３とを含む。第１の直列体と、第２の直列体と、蓄電要素３２とが並列接続される。
　スイッチング素子３１ｐ１とスイッチング素子３１ｎ１との中点と、スイッチング素子３１ｐ２とスイッチング素子３１ｎ２との中点とをサブモジュール７の入出力端子Ｐ１，Ｐ２とする。スイッチング素子３１ｐ１、３１ｎ１、３１ｐ２、３１ｎ２のスイッチング動作により蓄電要素３２の両端電圧、または零電圧を出力する。
　バイパススイッチ３４は、入出力端子Ｐ１，Ｐ２間に接続される。なお、バイパススイッチ３４は、スイッチング素子３１ｎ１，３１ｎ２の直列体と並列に接続される。バイパススイッチ３４をオンにすることによって、サブモジュール７が短絡される。サブモジュール７が短絡することによって、残りの健全サブモジュールで運転を継続することができる。
　電圧検出器３３は、蓄電要素３２の両端の電圧Ｖｃを検出する。
　図２（ａ）および図２（ｂ）において、スイッチング素子３１ｐ、３１ｎ、３１ｐ１、３１ｎ１、３１ｐ２、３１ｎ２は、例えば、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）、ＧＣＴ（Gate　Commutated　Turn-off）サイリスタ、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field-Effect　Transistor）などの自己消弧型の半導体スイッチング素子に還流ダイオード（ＦＷＤ：Freewheeling　Diode）が逆並列に接続されて構成される。
　図２（ａ）および図２（ｂ）において、蓄電要素３２には、フィルムコンデンサなどのキャパシタが主に用いられる。以下の説明では、蓄電要素３２はキャパシタ３２と呼称することもある。また、電圧Ｖｃはキャパシタ電圧Ｖｃとも称される。
　以下の説明では、サブモジュール７を図２（ａ）に示すハーフブリッジセルの構成とし、スイッチング素子として半導体スイッチング素子、蓄電要素としてキャパシタを用いた場合を例に説明する。しかし、電力変換器２を構成するサブモジュール７を図２（ｂ）に示すフルブリッジ構成としてもよい。また、上記で示した構成以外のサブモジュール、例えば、クランプトダブルセルと呼ばれる回路構成などを適用したサブモジュールを用いてもよく、スイッチング素子および蓄電要素も上記のものに限定するものではない。
　＜制御装置＞
　図３は、実施の形態１に従う制御装置３の内部構成を表わす図である。図３を参照して、制御装置３は、スイッチング制御部５０１を含む。スイッチング制御部５０１は、サブモジュール７のスイッチング素子３１ｐ，３１ｎのオン、オフを制御する。
　スイッチング制御部５０１は、Ｕ相基本制御部５０２Ｕと、Ｕ相上アーム制御部５０３ＵＰと、Ｕ相下アーム制御部５０３ＵＮと、Ｖ相基本制御部５０２Ｖと、Ｖ相上アーム制御部５０３ＶＰと、Ｖ相下アーム制御部５０３ＶＮと、Ｗ相基本制御部５０２Ｗと、Ｗ相上アーム制御部５０３ＷＰと、Ｗ相下アーム制御部５０３ＷＮとを含む。
　以下の説明では、Ｕ相基本制御部５０２Ｕ、Ｖ相基本制御部５０２Ｖ、およびＷ相基本制御部５０２Ｗを総称して基本制御部５０２と記載する。Ｕ相上アーム制御部５０３ＵＰ、Ｕ相下アーム制御部５０３ＵＮ、Ｖ相上アーム制御部５０３ＶＰ、Ｖ相下アーム制御部５０３ＶＮ、Ｗ相上アーム制御部５０３ＷＰ、およびＷ相下アーム制御部５０３ＷＮを総称してアーム制御部５０３と記載する。
　図４は、実施の形態１に従う基本制御部５０２の構成を表わす図である。図４を参照して、基本制御部５０２は、アーム電圧指令生成部６０１と、キャパシタ電圧指令生成部６０２と、停止制御部６０８とを含む。
　アーム電圧指令生成部６０１は、上アームのアーム電圧指令値ｋｒｅｆｐと、下アームのアーム電圧指令値ｋｒｅｆｎとを算出する。以下の説明では、ｋｒｅｆｐとｋｒｅｆｎとを総称してｋｒｅｆと記載する。
　キャパシタ電圧指令生成部６０２は、上アームに対応するアーム制御部５０３から、上アーム内のＮ個のサブモジュール７のキャパシタ３２の電圧Ｖｃを受信し、下アームに対応するアーム制御部５０３から、下アーム内のＮ個のサブモジュール７のキャパシタ３２の電圧Ｖｃを受信する。
　キャパシタ電圧指令生成部６０２は、上アームに含まれるＮ個のサブモジュール７のキャパシタ３２のキャパシタ指令電圧値Ｖｃｒｅｆｐを算出する。キャパシタ電圧指令生成部６０２は、下アームに含まれるＮ個のサブモジュール７のキャパシタ３２のキャパシタ指令電圧値Ｖｃｒｅｆｎを算出する。例えば、キャパシタ指令電圧値Ｖｃｒｅｆｐは、上アーム内のＮ個のサブモジュール７のキャパシタ３２の平均電圧であり、キャパシタ指令電圧値Ｖｃｒｅｆｎは、下アーム内のＮ個のサブモジュール７のキャパシタ３２の平均電圧である。以下の説明では、ＶｃｒｅｆｐとＶｃｒｅｆｎとを総称してＶｃｒｅｆと記載する。
　アーム電圧指令生成部６０１は、交流電流制御部６０３と、循環電流算出部６０４と、循環電流制御部６０５と、指令分配部６０６とを含む。
　交流電流制御部６０３は、検出された交流電流Ｉａｃと、設定された交流電流指令値Ｉａｃｒｅｆとの偏差が０になるように交流制御指令値Ｖｃｐを算出する。
　循環電流算出部６０４は、上アームのアーム電流Ｉａｒｍｐと、下アームのアーム電流Ｉａｒｍｎとに基づいて、１つのレグ回路４に流れる循環電流Ｉｚを計算する。循環電流は、複数のレグ回路４の間を循環する電流である。例えば、１つのレグ回路４に流れる循環電流Ｉｚは、以下の式（１）および式（２）を用いて計算できる。
　Ｉｄｃ＝（Ｉｐｕ＋Ｉｐｖ＋Ｉｐｗ＋Ｉｎｕ＋Ｉｎｖ＋Ｉｎｗ）／２　・・・（１）
　Ｉｚ＝（Ｉａｒｍｐ＋Ｉａｒｍｎ）／２－Ｉｄｃ／３　・・・（２）
　循環電流制御部６０５は、循環電流Ｉｚを、設定された循環電流指令値Ｉｚｒｅｆ、例えば０に追従制御するための循環制御指令値Ｖｚｐを算出する。
　指令分配部６０６は、交流制御指令値Ｖｃｐと、循環制御指令値Ｖｚｐと、直流電圧指令値Ｖｄｃｒｅｆと、中性点電圧Ｖｓｎと、交流電圧Ｖａｃとを受ける。電力変換器２の交流側が変圧器１３を介して交流回路１２に接続されているため、中性点電圧Ｖｓｎは、直流回路１４の直流電源の電圧により求めることができる。直流電圧指令値Ｖｄｃｒｅｆは、直流出力制御により与えられても、一定値でもよい。
　指令分配部６０６は、これらの入力に基づいて、上アーム、および下アームがそれぞれ出力分担する電圧を算出する。指令分配部６０６は、算出した電圧から上アーム、下アーム内のインダクタンス成分による電圧降下分をそれぞれ差し引くことによって、上アームのアーム電圧指令値ｋｒｅｆｐ、および下アームのアーム電圧指令値ｋｒｅｆｎを決定する。
　決定された上アームのアーム電圧指令値ｋｒｅｆｐ、および下アームのアーム電圧指令値ｋｒｅｆｎは、交流電流Ｉａｃを交流電流指令値Ｉａｃｒｅｆに追従させ、循環電流Ｉｚを循環電流指令値Ｉｚｒｅｆに追従させ、直流電圧Ｖｄｃを直流電圧指令値Ｖｄｃｒｅｆに追従させるとともに、交流電圧Ｖａｃをフィードフォワード制御する出力電圧指令となる。
　停止制御部６０８は、サブモジュール７の故障を検出した場合、ゲートブロック指令（以下、「ＧＢ指令」とも称する。）を出力する。停止制御部６０８は、アーム制御部５０３から受ける各サブモジュール７の健全判定信号ｃｎに基づいて、各サブモジュール７の故障を検出する。なお、健全判定信号ｃｎについての詳細は後述する。なお、サブモジュール７の故障とは、素子故障に限られずサブモジュール７が制御装置３の指令通りに動作しなくなることである。例えば、サブモジュール７の故障には、スイッチング素子の故障、ゲートドライバの故障、キャパシタの破損、ブスバーの破損、通信異常等が含まれる。
　ある局面では、停止制御部６０８は、上アームあるいは下アーム内のサブモジュール７＿１～７＿Ｎのうちの１つ以上のサブモジュール７＿ｊの故障を検出した場合、上アームおよび下アームに含まれるすべてのサブモジュール７を停止させるＧＢ指令を出力する。例えば、Ｕ相基本制御部５０２Ｕの停止制御部６０８は、Ｕ相の上アーム内のサブモジュール７＿ｊにおいて故障を検出した場合、Ｕ相の上アーム内の各サブモジュール７と、Ｕ相の下アーム内の各サブモジュール７とを停止させるＧＢ指令を出力する。
　なお、他の相における各サブモジュール７もゲートブロックする構成であってもよい。例えば、Ｕ相上アーム内のサブモジュール７＿ｊにおいて故障が検出された場合、Ｕ相基本制御部５０２Ｕの停止制御部６０８がＵ相上下アーム内の各サブモジュール７を停止させるＧＢ指令を出力し、Ｖ相基本制御部５０２Ｖの停止制御部６０８がＶ相上下アーム内の各サブモジュール７を停止させるＧＢ指令を出力し、Ｗ相基本制御部５０２Ｗの停止制御部６０８がＷ相上下アーム内の各サブモジュール７を停止させるＧＢ指令を出力してもよい。これにより、電力変換器２に含まれるすべてのサブモジュール７がゲートブロック状態となる。
　また、ある相の上アーム内のサブモジュール７に故障が検出された場合には、各相の上アーム内の各サブモジュール７をゲートブロックし、ある相の下アーム内のサブモジュール７に故障が検出された場合には、各相の下アーム内の各サブモジュール７をゲートブロックする構成であってもよい。例えば、Ｕ相上アーム内のサブモジュール７＿ｊにおいて故障が検出された場合、Ｕ相基本制御部５０２Ｕの停止制御部６０８がＵ相上アーム内の各サブモジュール７を停止させるＧＢ指令を出力し、Ｖ相基本制御部５０２Ｖの停止制御部６０８がＶ相上アーム内の各サブモジュール７を停止させるＧＢ指令を出力し、Ｗ相基本制御部５０２Ｗの停止制御部６０８がＷ相上アーム内の各サブモジュール７を停止させるＧＢ指令を出力してもよい。これにより、各相（すなわち、Ｕ相、Ｖ相、Ｗ相）の上アームに含まれるすべてのサブモジュール７がゲートブロック状態となる。下アームの場合についても同様である。
　本願明細書において、ゲートブロックとは、各スイッチング素子のオン、オフのスイッチング動作を停止させることである。
　他の局面では、停止制御部６０８は、アーム内（例えば、上アーム内）のサブモジュール７＿ｊにおいて故障を検出した場合、当該アーム内の各サブモジュール７を停止させるＧＢ指令を出力する。この場合、故障が検出されたサブモジュール７を含むアーム内（例えば、上アーム内）の各サブモジュール７はゲートブロックされるが、故障が検出されたサブモジュール７を含まないアーム内（例えば、下アーム内）の各サブモジュール７はゲートブロックされない。
　停止制御部６０８は、規定条件に基づいて、サブモジュール７をゲートブロック状態からデブロック状態へ復帰させるデブロック指令（以下、「ＤＥＢ指令」とも称する。）を出力する。これにより、サブモジュール７の各スイッチング素子は、オンオフのスイッチング動作が可能となる。ＤＥＢ指令の出力タイミングについては後述する。
　基本制御部５０２は、上アームのアーム電流Ｉａｒｍｐと、下アームのアーム電流Ｉａｒｍｎと、上アームのアーム電圧指令値ｋｒｅｆｐと、下アームのアーム電圧指令値ｋｒｅｆｎと、上アームのキャパシタ指令電圧値Ｖｃｒｅｆｐと、下アームのキャパシタ指令電圧値Ｖｃｒｅｆｎと、ＧＢ指令と、ＤＥＢ指令とを出力する。
　図５は、アーム制御部５０３の構成を表わす図である。図５を参照して、アーム制御部５０３は、サブモジュール７＿１～７＿Ｎのうちサブモジュール７＿ｊの故障を検出すると、故障サブモジュール７＿ｊの故障によって生じるアーム内の健全サブモジュール７＿ｉ（この場合、ｉ＝１～ｊ－１、ｊ＋１～Ｎ）のキャリア信号の位相の間隔の不均等を改善する。
　アーム制御部５０３は、Ｎ個の個別制御部２０２＿１～２０２＿Ｎと、キャリア信号生成部２０３とを含む。以下の説明では、個別制御部２０２＿１～２０２＿Ｎを総称して、個別制御部２０２と記載する場合もある。
　個別制御部２０２＿ｉは、対応するサブモジュール７＿ｉを個別に制御する。個別制御部２０２＿ｉは、基本制御部５０２からアーム電圧指令値ｋｒｅｆ、アーム電流Ｉａｒｍ、キャパシタ指令電圧値Ｖｃｒｅｆ、ＧＢ指令、およびＤＥＢ指令を受ける。
　個別制御部２０２＿ｉは、対応するサブモジュール７＿ｉから健全判定信号ｃｎを受ける。サブモジュール７が健全な状態の場合には健全判定信号は「１」となり、サブモジュール７が故障状態の場合には健全判定信号は「０」となる。個別制御部２０２＿ｉは、健全判定信号ｃｎを基本制御部５０２に送信する。これにより、基本制御部５０２の停止制御部６０８は、各アーム内のＮ個のサブモジュール７の各々に故障が発生したか否かを判定できる。
　個別制御部２０２＿ｉは、サブモジュール７＿ｉから受けた健全判定信号が「０」である場合、当該サブモジュール７＿ｉの故障を検出する。個別制御部２０２＿ｉは、アーム内の故障が生じたサブモジュール７＿ｉのバイパススイッチ３４をオンにすることによって、故障が生じたサブモジュール７＿ｉをバイパスする。
　個別制御部２０２＿ｉは、対応するサブモジュール７＿ｉからキャパシタ電圧Ｖｃを受ける。個別制御部２０２＿ｉは、キャパシタ電圧Ｖｃを基本制御部５０２へ送信する。
　キャリア信号生成部２０３は、アーム内のＮ個のサブモジュール７の健全判定信号ｃｎを受ける。キャリア信号生成部２０３は、各個別制御部２０２から健全判定信号ｃｎを受信してもよいし、各サブモジュール７から健全判定信号ｃｎを受信してもよい。これにより、キャリア信号生成部２０３は、アーム内のどのサブモジュール７が健全であり、どのサブモジュール７が故障しているのかを判定できる。
　キャリア信号生成部２０３は、サブモジュール７ごとのキャリア信号の基準位相を設定して、設定した基準位相を有するキャリア信号を生成する。具体的には、キャリア信号生成部２０３は、アーム内のいずれかのサブモジュール７が故障する前には、複数のキャリア信号ＣＲ（ｉ）の基準位相（以下、「キャリア基準位相」とも称する。）の間隔が、３６０度を複数のサブモジュール７＿ｉの個数Ｎで分割した間隔となるように設定する。キャリア信号ＣＲ（ｉ）の基準位相とは、キャリア信号ＣＲ（ｉ）の位相と基準となる位相との差を表わす。基準となる位相として、キャリア信号ＣＲ（０）の位相を用いることができる。
　キャリア信号生成部２０３は、設定されたキャリア基準位相を有するキャリア信号ＣＲ（１）～ＣＲ（Ｎ）を生成する。これにより、アーム内の各サブモジュール７の出力電圧の高調波成分を相殺し、１つのアームの出力電圧の等価スイッチング周波数を高周波化することができる。
　ここで、アーム内のいずれかのサブモジュール７に故障が発生し、故障したサブモジュールを故障サブモジュール７＿ｊとする。この場合、基本制御部５０２の停止制御部６０８は、故障サブモジュール７＿ｊの健全判定信号「０」に基づいて故障サブモジュール７＿ｊの故障を検出した場合、故障サブモジュール７＿ｊを含むアーム内のサブモジュール７をゲートブロックするためのＧＢ指令を出力する。各個別制御部２０２＿１～２０２＿Ｎは、ＧＢ指令を受けて、対応するサブモジュール７の各スイッチング素子３１ｐ，３１ｎをオフ状態にする。
　また、故障サブモジュール７＿ｊに対応する個別制御部２０２は、故障サブモジュール７＿ｊのバイパススイッチ３４をオンにして故障サブモジュール７＿ｊをバイパスする。ここで、アーム内の健全サブモジュールのキャリア基準位相の間隔は不均等となっているため、この状態で、電圧指令に基づいて各サブモジュール７を動作させる通常運転を行なうと、アーム内の各サブモジュール７の出力電圧の高調波成分が相殺できず、アームの出力電圧に各サブモジュール７の出力電圧の高調波成分が残留する。
　したがって、キャリア信号生成部２０３は、アーム内の各サブモジュール７がゲートブロックされ、故障サブモジュール７＿ｊがバイパスされた後、アーム内の複数の健全サブモジュールのキャリア基準位相の間隔の不均等を改善する。サブモジュール７＿ｊの故障前の複数のキャリア基準位相の間隔は、３６０°／Ｎ（＝φ）であるが、サブモジュール７＿ｊの故障によって、故障サブモジュール７＿ｊのキャリア基準位相の直前のキャリア基準位相と、故障サブモジュール７＿ｊのキャリア基準位相の直後のキャリア基準位相との差が、２φとなる。アーム内の複数の健全サブモジュールのキャリア基準位相の間隔の不均等を改善するとは、アーム内のすべてのキャリア基準位相の間隔を２φよりも小さくすることを意味する。
　具体的には、キャリア信号生成部２０３は、３６０度を複数の健全サブモジュール７＿ｉの個数（Ｎ－１）で分割した間隔に基づいて、複数のキャリア信号の基準位相を設定する。キャリア信号生成部２０３は、アーム内の故障サブモジュール７＿ｊがゲートブロック状態のときに、複数の健全サブモジュールのキャリア基準位相を再設定する。キャリア信号生成部２０３は、再設定されたキャリア基準位相を有するキャリア信号ＣＲ（１）～ＣＲ（ｊ－１）、ＣＲ（ｊ＋１）～ＣＲ（Ｎ）を生成する。
　図６は、キャリア信号の変化を表わす図である。ここでは、説明の容易化のため、Ｎ＝４とし、アーム内のサブモジュール７＿３が故障した場合のキャリア信号の変化について説明する。
　図６（ａ）を参照して、サブモジュール７＿３の故障前のサブモジュール７＿１、７＿２、７＿３、７＿４のキャリア信号がＣＲ（１）、ＣＲ（２）、ＣＲ（３）、ＣＲ（４）で示されている。キャリア信号は、例えば、三角波信号である。曲線７１０は、アーム電圧指令値ｋｒｅｆを示す曲線である。
　図６（ｂ）を参照して、サブモジュール７＿３に故障が発生した直後のキャリア信号がＣＲ（１）、ＣＲ（２）、ＣＲ（３）、ＣＲ（４）で示されている。なお、故障したサブモジュール７＿３に対応するキャリア信号ＣＲ（３）は点線で示されている。この場合、アーム内の複数の健全サブモジュール７＿１、７＿２、７＿４のキャリア基準位相の間隔は不均等になっている。
　図６（ｃ）を参照して、キャリア信号生成部２０３は、複数の健全サブモジュール７＿１、７＿２、７＿４のキャリア基準位相を再設定する。具体的には、キャリア信号生成部２０３は、複数の健全サブモジュール７＿１、７＿２、７＿４のキャリア信号の基準位相の間隔を均等にする。サブモジュール７＿３の故障後にキャリア信号生成部２０３により再設定されたキャリア信号がＣＲ（１）’、ＣＲ（２）’、ＣＲ（４）’で示されている。このように、キャリア信号生成部２０３は、アーム内の複数の健全サブモジュールのキャリア基準位相の間隔の不均等を改善する。
　再び、図５を参照して、個別制御部２０２＿ｉは、キャリア信号生成部２０３からキャリア信号ＣＲｉを受ける。個別制御部２０２＿ｉは、キャリア信号ＣＲｉを用いて、サブモジュール７＿ｉをＰＷＭ制御する。具体的には、個別制御部２０２＿ｉは、サブモジュール７＿ｉの電圧指令と、キャリア信号ＣＲｉとに基づいて、対応するサブモジュール７＿ｉのゲート信号ｇａを生成して、対応するサブモジュール７＿ｉへ出力する。
　図７は、個別制御部２０２の構成の一例を表わす図である。具体的には、図７の構成例には、個別制御部２０２の構成のうち、ゲート信号ｇａを生成するための構成が示されている。図７を参照して、個別制御部２０２は、バランス制御部２０２１と、加算器２０５１と、ＰＷＭ変調部２０２２と、信号切替器２０２３とを含む。
　バランス制御部２０２１は、キャパシタ指令電圧値Ｖｃｒｅｆと、対応するサブモジュール７のキャパシタ電圧Ｖｃと、アーム電流Ｉａｒｍとに基づいて、キャパシタ電圧Ｖｃがキャパシタ指令電圧値Ｖｃｒｅｆと一致するようにバランス制御出力ｄｋｒｅｆｃを出力する。例えば、バランス制御部２０２１は、ＶｃｒｅｆとＶｃとの差分にゲインＫを乗算した結果に基づいて、バランス制御出力ｄｋｒｅｆｃを生成する。
　加算器２０５１は、アーム電圧指令値ｋｒｅｆと、バランス制御部２０２１から出力されるバランス制御出力ｄｋｒｅｆｃとを加算する。加算結果が、サブモジュール電圧指令値ｋｒｅｆｃとして出力される。
　ＰＷＭ変調部２０２２は、サブモジュール電圧指令値ｋｒｅｆｃおよびキャリア信号ＣＲ（ｉ）を位相シフトＰＷＭ方式で変調することによって、ＰＷＭ変調信号を出力する。ＰＷＭ変調部２０２２は、サブモジュール７の構成に応じた変調をする。サブモジュール７の構成において、出力されるＰＷＭ変調信号の数ｎも増減する。例えば、ハーフブリッジセルの場合はｎ＝２、フルブリッジセルの場合はｎ＝４となる。
　信号切替器２０２３は、ＰＷＭ変調信号と、零電圧を表わす零信号とを受ける。信号切替器２０２３は、健全判定信号ｃｎによって選択される信号を出力する。サブモジュール７＿ｉが健全な状態のときには、健全判定信号ｃｎが「１」となり、ＰＷＭ変調信号が出力される。サブモジュール７＿ｉが故障状態のときには、健全判定信号ｃｎが「０」となり、零信号が出力される。信号切替器２０２３から出力された信号は、ゲート信号ｇａとして、対応するサブモジュール７＿ｉのスイッチング素子３１ｐ、３１ｎのゲートドライバに送られることによって、対応するサブモジュール７＿ｉのスイッチング素子３１ｐ、３１ｎがスイッチング制御される。
　なお、個別制御部２０２は、基本制御部５０２からＧＢ指令を受信している場合には、ゲート信号ｇａを無効化（例えば、零信号を出力）する。一方、個別制御部２０２は、基本制御部５０２からＤＥＢ指令を受信している場合には、ゲート信号ｇａを有効化（例えば、ＰＷＭ変調信号を出力）する。
　（制御装置３のハードウェア構成）
　図８は、制御装置３のハードウェア構成の一例を表わす図である。図８を参照して、制御装置３は、いわゆるデジタルリレー装置と同様の構成を有する。制御装置３は、ＡＤ（アナログ－デジタル）変換部５３０と、演算処理部５３５と、ＩＯ（Input　and　Output）部５４３と、表示部５４７とを含む。
　ＡＤ変換部５３０の前段に、アーム電流検出器９Ａ，９Ｂ、交流電圧検出器１０、交流電流検出器１６、直流電圧検出器１１Ａ，１１Ｂ、および電圧検出器３３からの入力信号を、制御装置３の内部での信号処理に適した電圧レベルに変換するための複数の変成器（不図示）が設けられていてもよい。
　ＡＤ変換部５３０は、アナログフィルタ５３１と、ＡＤ変換器５３２とを含む。アナログフィルタ５３１は、ＡＤ変換の際の折返し誤差を除去するために設けられたローパスフィルタである。ＡＤ変換器５３２は、アナログフィルタ５３１を通過した信号をデジタル値に変換する。
　図８では、ＡＤ変換部５３０の入力は１チャンネルのみ代表的に示されているが、実際には、各検出器からの信号を受けるために多入力の構成となっている。したがって、より詳細には、ＡＤ変換部５３０は、複数のアナログフィルタ５３１と、複数のアナログフィルタ５３１を通過した信号を選択するためのマルチプレクサ（不図示）とを含む。
　演算処理部５３５は、ＣＰＵ（Central　Processing　Unit）５３６と、メモリ５３７と、バスインターフェース５３８，５３９と、これらを接続するバス５４０とを含む。ＣＰＵ５３６は、制御装置３の全体の動作を制御する。メモリ５３７は、ＣＰＵ５３６の主記憶装置として用いられる。さらに、メモリ５３７は、フラッシュメモリなどの不揮発性メモリを含むことにより、プログラムおよび信号処理用の設定値などを格納する。
　なお、演算処理部５３５は、演算処理機能を有する回路によって構成されていればよく、図８の例には限定されない。たとえば、演算処理部５３５は、複数のＣＰＵを含んでいてもよい。また、演算処理部５３５は、ＣＰＵなどのプロセッサに代えて、少なくとも１つのＡＳＩＣ（Application　Specific　Integrated　Circuit）によって構成されていてもよいし、少なくとも１つのＦＰＧＡ（Field　Programmable　Gate　Array）によって構成されていてもよい。もしくは、演算処理部５３５は、プロセッサ、ＡＳＩＣ、およびＦＰＧＡのうちのいずれかの組み合わせによって構成されていてもよい。
　ＩＯ部５４３は、通信回路５４４と、デジタル入力回路５４５と、デジタル出力回路５４６とを含む。通信回路５４４は、各サブモジュール７に出力するための光信号を生成する。通信回路５４４から出力された信号は、光中継装置５５５を介してサブモジュール７に伝送される。デジタル入力回路５４５およびデジタル出力回路５４６は、ＣＰＵ５３６と外部装置との間で通信を行う際のインターフェース回路である。たとえば、デジタル出力回路５４６は、交流回路１２にトリップ信号を出力する。
　表示部５４７は、整定値の入力および表示のためのタッチパネル５４８を含む。タッチパネル５４８は、液晶パネルのような表示装置とタッチパッドのような入力装置とを組わせた入出力インターフェースである。タッチパネル５４８は、バスインターフェース５３９を介してバス５４０と接続される。
　＜処理手順＞
　図９は、実施の形態１に従う制御装置３の処理手順を示すフローチャートである。典型的には、以下の各ステップは、制御装置３の演算処理部５３５によって実行される。
　図９を参照して、制御装置３は、アーム内の各サブモジュール７からの健全判定信号ｃｎに基づいて、アーム内のサブモジュール７＿ｊの故障を検出する（ステップＳ１０）。制御装置３は、アーム内の各サブモジュール７をゲートブロックして、各サブモジュール７に含まれる各スイッチング素子のスイッチング動作を停止させるとともに、故障が検出されたサブモジュール７＿ｊのバイパススイッチ３４を投入する（ステップＳ１２）。具体的には、制御装置３は、各サブモジュール７に含まれるスイッチング素子３１ｐ，３１ｎをオフ状態にするとともに、サブモジュール７＿ｊのバイパススイッチ３４に投入指令を出力する。これにより、サブモジュール７＿ｊがバイパスされる。
　このように、制御装置３は、ステップＳ１０においてサブモジュール７＿ｊの故障を検出すると、各サブモジュール７をゲートブロックする処理と、バイパススイッチ３４の投入指令の出力処理とを同時並行で実行する。ただし、ゲートブロック指令が出力されてから、各スイッチング素子がオフするまでの時間は、バイパススイッチ３４の投入指令が出力されてから、当該バイパススイッチ３４が投入されるまでの時間よりも十分短い。
　制御装置３は、サブモジュール７＿ｊの故障によって生じるアーム内の複数の健全サブモジュールのキャリア信号の基準位相の間隔を均等にする（ステップＳ１６）。具体的には、制御装置３は、複数の健全サブモジュール７の複数のキャリア信号の基準位相の間隔を、３６０度を複数の健全サブモジュール７の個数で分割した間隔に設定する。
　制御装置３は、サブモジュール７＿ｊの故障を検出してから規定時間が経過したか否かを判断する（ステップＳ１８）。この規定時間は、故障検出後に実行されるステップＳ１２の処理によりサブモジュール７＿ｊがバイパスされた（すなわち、バイパススイッチ３４が投入された）とみなすことができる時間に設定される。
　規定時間が経過していない場合には（ステップＳ１８においてＮＯ）、制御装置３はステップＳ１８の処理を繰り返す。規定時間が経過している場合には（ステップＳ１８においてＹＥＳ）、バイパススイッチ３４が投入されたとみなして、制御装置３はアーム内の各サブモジュール７をデブロックし、各サブモジュール７の動作の停止を解除する（ステップＳ２０）。これにより、各サブモジュール７に含まれるスイッチング素子３１ｐ，３１ｎは、オンオフのスイッチング動作が可能となり電力変換器２の運転が再開される。
　なお、電力変換器２においては、サブモジュール７に故障が発生していない場合の電力変換動作（すなわち、通常動作）と同等の動作が得られるように、サブモジュール７の数が冗長設計（例えば、１つ以上多くサブモジュール７を直列接続する設計）されている。ただし、サブモジュール７の故障数が設計した冗長数以上に多くなった場合には、通常動作が不可能となる。
　そのため、制御装置３は、ステップＳ１０においてサブモジュール７の故障を検出した場合に、健全なサブモジュール７の数が規定数以上であるか否かを判定してもよい。健全なサブモジュール７の数が規定数以上である場合には、制御装置３はステップＳ１２からの処理を実行する。一方、健全なサブモジュール７の数が規定数未満である場合には、制御装置３は電力変換器２を完全に停止させ、遮断器（不図示）を開放する。
　図９のフローチャートでは、ステップＳ１２において、制御装置３が、各サブモジュール７のゲートブロックと、バイパススイッチ３４の投入指令の出力とを同時並行で実行し、ステップＳ１６においてキャリア信号の基準位相の再設定を実行する構成について説明した。この場合、サブモジュール７がゲートブロックされた後、バイパススイッチ３４が投入されるのを待たずにステップＳ１６におけるキャリア信号の基準位相の再設定を実行してもよい。
　また、図９のフローチャートでは、制御装置３は、ステップＳ１８において規定時間が経過したか否かを判断し、規定時間が経過している場合にバイパススイッチ３４が投入されたとみなす構成について説明したが、当該構成に限られない。例えば、ステップＳ１８の処理の代わりに、制御装置３は、バイパススイッチ３４が投入されたことを示す信号をサブモジュール７から受信したか否かを判断する処理を実行してもよい。制御装置３は、当該信号をサブモジュール７から受信した場合にバイパススイッチ３４が投入されたと判断して、アーム内の各サブモジュール７をデブロックし、各サブモジュール７の動作の停止を解除（すなわち、ステップＳ２０の処理を実行）してもよい。
　＜利点＞
　実施の形態１によると、サブモジュールの故障時に一旦、電力変換器に含まれる各サブモジュールをゲートブロックして、その間にキャリア基準位相の間隔を均等に設定する。そのため、キャリア信号の再設定中に出力電圧がひずんで電力系統に悪影響を与えることがない。また、ゲートブロック中の再設定であれば、各サブモジュールの電圧バランス制御にも悪影響を与えないため、各サブモジュールの過電圧および不足電圧が発生することもない。したがって、電力変換器の制御が不安定になることなく通常運転へ復帰できる。
　また、故障したサブモジュールを含むアームのみについて、その動作を停止させることで、当該アームのキャリア信号の再設定中においても、他のアームを利用して電力変換器の運転を継続できる。そのため、故障したサブモジュールを含むアームのキャリア信号の再設定中において一定の電力融通を期待でき、柔軟な運用が可能となる。
　実施の形態２．
　実施の形態１では、サブモジュール７が故障した後、即時にＧＢ指令を出力する構成について説明した。しかし、ゲートブロック期間中においては、電力変換装置１からの電力融通は制限される。そのため、電力変換装置１が緊急で電力融通しているときにサブモジュール７が故障し、即時に電力変換器２をゲートブロックすると、緊急時にも関わらず電力融通ができなくなる。そこで、実施の形態２では、電力変換装置１の適用条件に応じてゲートブロックのタイミングを決定する構成について説明する。
　図１０は、実施の形態２に従う基本制御部５０２Ａの構成を示す図である。基本制御部５０２Ａは、図４の基本制御部５０２における停止制御部６０８を停止制御部６０８Ａに置き換えた構成に相当する。
　停止制御部６０８Ａは、アーム内のサブモジュール７の故障を検出した際に、電力変換器２の出力電力が小さい場合には、アーム内の各サブモジュール７を停止させるＧＢ指令を出力する。一方、停止制御部６０８Ａは、アーム内のサブモジュール７の故障を検出した際に、緊急の電力融通時のように電力変換器２の出力電力が大きい場合には、一定の条件を満たした場合にＧＢ指令を出力する。
　具体的には、停止制御部６０８Ａは、交流電圧検出器１０により検出された交流電圧Ｖａｃと、交流電流検出器１６により検出された交流電流Ｉａｃとに基づいて、電力変換器２の出力電力を算出する。停止制御部６０８Ａは、アーム内のサブモジュール７の故障を検出した際に電力変換器２の出力電力が閾値Ｔｈ１以上であるか否かを判断する。
　停止制御部６０８Ａは、電力変換器２の出力電力が閾値Ｔｈ１以上である場合には、予め定められた条件を満たしたときに、故障したサブモジュール７を含むアーム内の各サブモジュール７を停止させるＧＢ指令を出力する。なお、停止制御部６０８Ａは、上アームおよび下アームに含まれるすべてのサブモジュール７を停止させるＧＢ指令を出力してもよい。予め定められた条件は、系統運用者によって任意に定められる。例えば、緊急の電力融通時においても系統運用者が一時的に電力変換器２の出力電力を制限してもよいと判断した場合には、系統運用者は制御装置３に対してＧＢ指令の出力指示の操作入力を与える。停止制御部６０８Ａは、当該操作入力を受け付けたときに（すなわち、予め定められた条件を満たしたときに）、ＧＢ指令を出力する。
　一方、停止制御部６０８Ａは、電力変換器２の出力電力が閾値Ｔｈ１未満である場合には、予め定められた条件に関わらずＧＢ指令を出力する。ここで、電力変換器２の出力電力が大きく、電力変換器２に流れるアーム電流が大きい場合には、電力変換器２のキャパシタをバランスさせる機能が十分な効果を奏する。しかし、アーム電流が小さい場合には、当該機能が十分に働かず、一部のサブモジュール７にエネルギーが集中する可能性がある。そのため、その一部の変換器セルのキャパシタ電圧が保護レベルを逸脱して、電力変換器が保護停止する恐れがある。したがって、制御装置３は、電力変換器２の出力電力が閾値Ｔｈ１未満である場合には、予め定められた条件に関わらず即時にＧＢ指令を出力して、キャリア信号の基準位相の再設定を実行する。
　実施の形態２によると、制御装置３は、アーム内のサブモジュール７の故障を検出した際に電力変換器２の出力電力が閾値Ｔｈ１以上である場合、予め定められた条件を満たしたときに各サブモジュール７をゲートブロックし、アーム内のサブモジュール７の故障を検出した際に電力変換器２の出力電力が閾値Ｔｈ１未満である場合、予め定められた条件に関わらず各サブモジュール７をゲートブロックする。したがって、緊急の電力融通等のようにゲートブロックが望ましくない場合は、緊急状態が解除されることを期待してできる限り運転を続けてからゲートブロックするといった柔軟性のある運用が可能になる。
　実施の形態３．
　電力変換器２が電力系統に電力融通をしている状態で、電力変換器２がゲートブロックされると、出力電力の急激な変動により電力系統の電圧および電流が大きく変動するおそれがある。実施の形態３では、電力系統の電圧および電流の変動を低減するために、電力変換器２の出力電力を制限してから電力変換器２をゲートブロックする構成について説明する。
　図１１は、実施の形態３に従う基本制御部５０２Ｂの構成を示す図である。基本制御部５０２Ｂは、図４の基本制御部５０２における停止制御部６０８を停止制御部６０８Ｂに置き換えた構成に相当する。
　図１１を参照して、アーム電圧指令生成部６０１（例えば、指令分配部６０６）は、アーム制御部５０３から受ける各サブモジュール７の健全判定信号ｃｎに基づいて、各サブモジュール７の故障を検出する。指令分配部６０６は、アーム内のサブモジュールの故障を検出した場合、電力変換器２の出力電力を徐々に低下させるように、アーム電圧指令値ｋｒｅｆｐ，ｋｒｅｆｎを決定する。
　停止制御部６０８Ｂは、交流電圧Ｖａｃと交流電流Ｉａｃとに基づいて算出した電力変換器２の出力電力が閾値Ｔｈ２未満まで低下したか否かを判断する。停止制御部６０８Ｂは、電力変換器２の出力電力が閾値Ｔｈ２未満になった場合にＧＢ指令を出力する。なお、停止制御部６０８Ｂは、電力変換器２の出力電流（例えば、交流電流Ｉａｃ）が閾値Ｔｈ３未満まで低下したか否かを判断し、交流電流Ｉａｃが閾値Ｔｈ３未満になった場合にＧＢ指令を出力してもよい。または、停止制御部６０８Ｂは、各アームのアーム電流が閾値Ｔｈ４未満まで低下したか否かを判断し、当該アーム電流が閾値Ｔｈ４未満になった場合にＧＢ指令を出力してもよい。
　実施の形態３によると、制御装置３は、アーム内のサブモジュール７の故障を検出した場合、電力変換器２の出力電力を徐々に低下させ、当該出力電力が閾値Ｔｈ２未満になった場合に、アーム内の各サブモジュール７をゲートブロックする。そのため、ゲートブロック時における電力系統の電圧および電流への悪影響を抑制することができる。
　実施の形態４．
　実施の形態４では、電力変換器２におけるゲートブロック時での電力系統への影響を軽減するための他の構成について説明する。
　図１２は、実施の形態４に従う基本制御部５０２Ｃの構成を示す図である。基本制御部５０２Ｃは、図４の基本制御部５０２における停止制御部６０８を停止制御部６０８Ｃに置き換えた構成に相当する。
　図１２を参照して、停止制御部６０８Ｃは、アーム内のサブモジュール７の故障を検出した場合、当該アームの電圧指令値が最大変調または最小変調となる付近で、当該アームに含まれるすべてのサブモジュール７の動作を停止させるＧＢ指令を出力する。実施の形態４では、故障したサブモジュール７を含むアームのみがゲートブロックされる。
　より具体的には、停止制御部６０８Ｃは、指令分配部６０６から出力されるアーム電圧指令値ｋｒｅｆを監視する。ここで、上アーム内のサブモジュール７が故障したとする。停止制御部６０８Ｃは、上アーム内のサブモジュール７の故障を検出した場合、上アームのアーム電圧指令値ｋｒｅｆｐが指令値Ｒ１以上になったタイミングで、上アームの各サブモジュール７の動作を停止するためのＧＢ指令を出力する。指令値Ｒ１は、アーム電圧指令値の最大変調付近に設定される。
　アーム電圧指令値ｋｒｅｆｐが指令値Ｒ１以上になったタイミングでＧＢ指令が出力された場合、アーム電圧指令生成部６０１は、上アームに流れるアーム電流Ｉａｒｍｐが正方向に流れるように制御する。具体的には、循環電流制御部６０５は、アーム電流Ｉａｒｍｐが正方向に流れるように循環電流Ｉｚを流すための循環制御指令値Ｖｚｐを算出し、指令分配部６０６に出力する。この場合、指令分配部６０６から出力される下アーム用のアーム電圧指令値ｋｒｅｆｎは、上アームに流れるアーム電流Ｉａｒｍｐが正方向に流れるように、下アームの各サブモジュール７の動作を制御するための出力電圧指令となる。
　「正方向」は、図２の入出力端子Ｐ１側から入出力端子Ｐ２側にアーム電流が流れる方向である。具体的には、図２（ａ）のサブモジュール７において、入出力端子Ｐ１、スイッチング素子３１ｐの還流ダイオード、キャパシタ３２、入出力端子Ｐ２の順にアーム電流が流れる方向である。これにより、上アーム内の各サブモジュール７の出力電圧はキャパシタ３２の両端電圧となるため、指令値Ｒ１以上のアーム電圧指令値ｋｒｅｆｐを模擬することができる。したがって、ゲートブロック中における上アームの出力電圧と、アーム電圧指令値ｋｒｅｆｐとの差異を小さくすることができる。
　あるいは、停止制御部６０８Ｃは、上アーム内のサブモジュール７の故障を検出した場合、上アームのアーム電圧指令値ｋｒｅｆｐが指令値Ｒ２（ただし、Ｒ２＜Ｒ１）未満になったタイミングでＧＢ指令を出力してもよい。指令値Ｒ２は、アーム電圧指令値の最小変調付近に設定される。
　アーム電圧指令値ｋｒｅｆｐが指令値Ｒ２未満になったタイミングでＧＢ指令が出力された場合、アーム電圧指令生成部６０１は、上アームに流れるアーム電流Ｉａｒｍｐが負方向に流れるように制御する。具体的には、循環電流制御部６０５は、アーム電流Ｉａｒｍｐが負方向に流れるように循環電流Ｉｚを流すための循環制御指令値Ｖｚｐを算出し、指令分配部６０６に出力する。この場合、指令分配部６０６から出力される下アーム用のアーム電圧指令値ｋｒｅｆｎは、上アームに流れるアーム電流Ｉａｒｍｐが負方向に流れるように、下アームの各サブモジュール７の動作を制御するための出力電圧指令となる。
　「負方向」は、図２の入出力端子Ｐ２側から入出力端子Ｐ１側にアーム電流が流れる方向である。具体的には、図２（ａ）のサブモジュール７において、入出力端子Ｐ２、スイッチング素子３１ｎの還流ダイオード、入出力端子Ｐ１の順にアーム電流が流れる方向である。これにより、上アーム内の各サブモジュール７の出力電圧は零電圧となるため、指令値Ｒ２未満のアーム電圧指令値ｋｒｅｆｐを模擬することができる。そのため、ゲートブロック中における上アームの出力電圧と、アーム電圧指令値ｋｒｅｆｐとの差異を小さくすることができる。
　実施の形態４によると、制御装置３は、アーム内のサブモジュール７の故障を検出した場合、当該アームの電圧指令値が指令値Ｒ１以上になったタイミングで、当該アーム内の複数のサブモジュール７をゲートブロックするとともに、当該アームに流れるアーム電流が正方向に流れるように制御する。あるいは、制御装置３は、アーム内のサブモジュール７の故障を検出した場合、当該アームの電圧指令値が指令値Ｒ２未満になったタイミングで、当該アーム内の複数のサブモジュール７をゲートブロックするとともに、当該アームに流れるアーム電流が負方向に流れるように制御する。したがって、ゲートブロック時における電力系統への影響を低減することができる。
　実施の形態５．
　上述した実施の形態では、電力変換器２全体をゲートブロックする構成、あるいは、故障したサブモジュール７を含むアームに含まれる各サブモジュール７をゲートブロックする構成等について説明した。実施の形態５では、アームに含まれる各サブモジュール７を複数のグループに分類し、グループに属するサブモジュール７を順番にゲートブロックする構成について説明する。
　図１３は、実施の形態５に従う基本制御部５０２Ｄおよびアーム制御部５０３の構成を示す図である。図１３を参照して、基本制御部５０２Ｄは、図４の基本制御部５０２における停止制御部６０８を停止制御部６０８Ｄに置き換えた構成に相当する。アーム制御部５０３は図５のアーム制御部５０３と同様であるが、個別制御部２０２＿１～２０２＿Ｎを含む構成として、個別制御部群２００が示されている。
　アーム内の複数のサブモジュール７は、複数のグループに分類されている。以下では、説明の容易化のため、アームに含まれるサブモジュール７の数が６つである（すなわち、Ｎ＝６）とし、サブモジュール７＿１，７＿２がグループＧ１、サブモジュール７＿３，７＿４がグループＧ２、サブモジュール７＿５，７＿６がグループＧ３に分類されているものとする。また、サブモジュール７＿３に故障が発生したとする。そのため、アーム内の健全サブモジュールは、サブモジュール７＿１，７＿２，７＿４，７＿５，７＿６の５つである。
　停止制御部６０８Ｄは、サブモジュール７＿３の故障を検出すると、グループＧ１に属するサブモジュール７＿１，７＿２をゲートブロックするために、個別制御部２０２＿１，２０２＿２に対してＧＢ指令を出力する。なお、個別制御部２０２＿３は、サブモジュール７＿３のバイパススイッチ３４を投入する。これにより、サブモジュール７＿３はバイパスされる。
　キャリア信号生成部２０３は、アーム内の複数の健全サブモジュール７のキャリア信号の基準位相の間隔が均等になるように、グループＧ１に属する健全なサブモジュール７＿１，７＿２のキャリア信号の基準位相を再設定する。この例では、３６０度をアーム内の複数の健全サブモジュール７の個数（この場合、５）で分割した間隔になるように、サブモジュール７＿１，７＿２のキャリア信号の基準位相の間隔が設定される。このとき、グループＧ２，Ｇ３に属する各サブモジュール７のキャリア信号の基準位相は、故障前の基準位相のままである。
　停止制御部６０８Ｄは、グループＧ１に属する健全なサブモジュール７＿１，７＿２のキャリア信号の再設定が終了した場合（例えば、キャリア信号生成部２０３から再設定の終了通知を受信した場合）、個別制御部２０２＿１，２０２＿２に対してＤＥＢ指令を出力して、サブモジュール７＿１，７＿２の動作停止を解除（すなわち、デブロック）する。個別制御部２０２＿１，２０２＿２は、それぞれ、再設定されたキャリア信号を用いてサブモジュール７＿１，７＿２の各スイッチング素子をＰＷＭ制御する。
　続いて、停止制御部６０８Ｄは、グループＧ１に属するサブモジュール７＿１，７＿２をデブロックした後、グループＧ２に属する健全なサブモジュール７＿４をゲートブロックするために、個別制御部２０２＿４に対してＧＢ指令を出力する。キャリア信号生成部２０３は、アーム内の複数の健全サブモジュール７のキャリア信号の位相の間隔が均等になるように、グループＧ２に属する健全なサブモジュール７＿４のキャリア信号の基準位相を再設定する。
　停止制御部６０８Ｄは、グループＧ２に属する健全なサブモジュール７＿４のキャリア信号の再設定が終了すると、個別制御部２０２＿４に対してＤＥＢ指令を出力して、サブモジュール７＿４をデブロックする。個別制御部２０２＿４は、再設定されたキャリア信号を用いて、サブモジュール７＿４の各スイッチング素子をＰＷＭ制御する。なお、停止制御部６０８Ｄは、故障したサブモジュール７＿３に対応する個別制御部２０２＿３に対してＧＢ指令、ＤＥＢ指令を出力してもよい。
　次に、停止制御部６０８Ｄは、グループＧ２に属するサブモジュール７＿４をデブロックした後、グループＧ３に属する健全なサブモジュール７＿５，７＿６をゲートブロックするために、個別制御部２０２＿５，２０２＿６に対してＧＢ指令を出力する。キャリア信号生成部２０３は、アーム内の複数の健全サブモジュール７のキャリア信号の位相の間隔が均等になるように、グループＧ３に属する健全なサブモジュール７＿５，７＿６のキャリア信号の基準位相を再設定する。
　停止制御部６０８Ｄは、キャリア信号の再設定が終了すると、個別制御部２０２＿５，２０２＿６に対してＤＥＢ指令を出力して、サブモジュール７＿５，７＿６をデブロックする。個別制御部２０２＿５，２０２＿６は、それぞれ、再設定されたキャリア信号を用いて、サブモジュール７＿５，７＿６の各スイッチング素子をＰＷＭ制御する。
　このように、制御装置３は、ゲートブロック、キャリア信号の再設定およびデブロックの一連の処理をグループごとに実行することで、すべての健全なサブモジュール７のキャリア信号の再設定を行なう。これにより、故障したサブモジュール７を含むアームの一部のサブモジュール７がゲートブロックしている間でも、ゲートブロックしていないサブモジュール７が動作できる。その結果、電力変換器２は、出力電力の低下を最小限に抑えた運転継続を実現することができる。
　上記において、複数のグループに属するサブモジュール７の数は１つ以上であればよい。また、どのグループにどのサブモジュール７を分類するのかは、予め定められていてもよいし、制御装置３がランダムに決定してもよい。
　図１４は、実施の形態５に従う制御装置３の処理手順を示すフローチャートである。典型的には、以下の各ステップは、制御装置３の演算処理部５３５によって実行される。
　図１４を参照して、制御装置３は、アーム内の各サブモジュール７からの健全判定信号ｃｎに基づいて、アーム内のサブモジュール７＿ｊの故障を検出する（ステップＳ５０）。制御装置３は、複数のグループのうちの任意の１つのグループを選択し、選択グループに属する健全サブモジュールをゲートブロックするとともに、故障が検出されたサブモジュール７＿ｊのバイパススイッチ３４を投入する（ステップＳ５２）。
　制御装置３は、アーム内の複数の健全サブモジュールのキャリア信号の基準位相の間隔が均等になるように、選択グループに属する健全サブモジュールのキャリア信号の基準位相を設定する（ステップＳ５６）。制御装置３は、選択グループに属する健全サブモジュールをデブロックする（ステップＳ５８）。
　制御装置３は、複数のグループの中から未選択の新たなグループを選択し（ステップＳ６０）、選択グループに属する健全サブモジュールをゲートブロックする（ステップＳ６２）。制御装置３は、アーム内の複数の健全サブモジュールのキャリア信号の基準位相の間隔が均等になるように、選択グループに属する健全サブモジュールのキャリア信号の基準位相を設定し（ステップＳ６４）、選択グループに属する健全サブモジュールをデブロックする（ステップＳ６６）。
　制御装置３は、複数のグループの中に未選択のグループが存在するか否かを判断する（ステップＳ６８）。未選択のグループが存在する場合（ステップＳ６８においてＹＥＳ）、制御装置３はステップＳ６０の処理へ進む。未選択のグループが存在しない場合（ステップＳ６８においてＮＯ）、制御装置３は処理を終了する。
　＜変形例＞
　実施の形態５のようにグループごとにキャリア信号の再設定が実行される場合には、グループに属するサブモジュール７をゲートブロックする構成でなくてもよい。具体的には、グループに属するサブモジュール７をバイパスするように、当該サブモジュール７の各スイッチング素子のオンオフ状態を固定して、スイッチング動作を停止させる構成であってもよい。
　図１５は、実施の形態５の変形例に従う基本制御部５０２Ｅおよびアーム制御部５０３の構成を示す図である。図１５を参照して、基本制御部５０２Ｅは、図４の基本制御部５０２における停止制御部６０８を停止制御部６０８Ｅに置き換えた構成に相当する。
　停止制御部６０８Ｅは、サブモジュール７＿３の故障を検出すると、グループＧ１に属するサブモジュール７＿１，７＿２をバイパスするための指令を出力する。具体的には、停止制御部６０８Ｅは、個別制御部２０２＿１，２０２＿２に対して、図２のサブモジュール７のスイッチング素子３１ｐをオフに固定し、スイッチング素子３１ｎをオンに固定することで、各スイッチング素子３１ｐ，３１ｎのスイッチング動作を停止させる停止指令を出力する。なお、個別制御部２０２＿３は、故障したサブモジュール７＿３のバイパススイッチ３４を投入することで、サブモジュール７＿３はバイパスされる。
　キャリア信号生成部２０３は、アーム内の複数の健全サブモジュール７のキャリア信号の位相の間隔が均等になるように、グループＧ１に属する健全なサブモジュール７＿１，７＿２のキャリア信号の基準位相を設定する。
　停止制御部６０８Ｅは、当該キャリア信号の再設定が終了した場合、個別制御部２０２＿１，２０２＿２に対して、上記スイッチング動作の停止を解除する停止解除指令を出力する。これにより、サブモジュール７＿１，７＿２におけるスイッチング素子３１ｐのオフ状態の固定、およびスイッチング素子３１ｎのオン状態の固定は解除される。個別制御部２０２＿１，２０２＿２は、それぞれ、再設定されたキャリア信号を用いて、サブモジュール７＿１，７＿２をＰＷＭ制御する。
　グループＧ２においても、健全なサブモジュール７＿４のスイッチング素子３１ｐがオフ、スイッチング素子３１ｎがオンに固定されて、サブモジュール７＿４がバイパスされているときにサブモジュール７＿４のキャリア信号の基準位相が設定される。そして、当該キャリア信号の再設定の終了後、スイッチング素子３１ｐのオフ状態、およびスイッチング素子３１ｎのオン状態の固定が解除される。
　グループＧ３においても、健全なサブモジュール７＿５，７＿６のスイッチング素子３１ｐがオフ、スイッチング素子３１ｎがオンに固定されて、サブモジュール７＿５，７＿６がバイパスされているときにサブモジュール７＿５，７＿６のキャリア信号の基準位相が設定される。そして、当該キャリア信号の再設定の終了後、スイッチング素子３１ｐのオフ状態、およびスイッチング素子３１ｎのオン状態の固定が解除される。
　実施の形態５の変形例に従う制御装置３は、複数のグループの各々について、当該グループに属する健全なサブモジュール７に含まれる複数のスイッチング素子のうち、バイパススイッチ３４に並列に接続されたスイッチング素子（例えば、スイッチング素子３１ｎ）をオン状態に固定し、バイパススイッチ３４に並列に接続されていないスイッチング素子（例えば、スイッチング素子３１ｐ）をオフ状態に固定することで、当該グループに属する健全なサブモジュール７に含まれる複数のスイッチング素子のスイッチング動作を停止させる。これにより、当該グループに属する健全なサブモジュール７はバイパスされる。変形例によると、故障したサブモジュール７を含むアームの一部のサブモジュール７の各スイッチング素子のオンオフ状態が固定されてスイッチング動作が停止している間でも、各スイッチング素子のオンオフ状態が固定されていないサブモジュール７が動作できる。その結果、電力変換器２は、出力電力の低下を最小限に抑えた運転継続を実現することができる。
　その他の実施の形態．
　（１）上述した実施の形態では、個別制御部２０２はサブモジュール７の故障を検出した場合に、当該サブモジュール７のバイパススイッチ３４をオンする構成について説明したが、当該構成に限られない。例えば、個別制御部２０２は、基本制御部５０２から、故障したサブモジュール７のバイパススイッチ３４の投入指令を受けて、当該バイパススイッチ３４をオンする構成であってもよい。
　（２）上述した電力変換装置は、ＨＶＤＣ（High　Voltage　Direct　Current）、あるいはＳＴＡＴＣＯＭ（Static　Synchronous　Compensator）等の電力系統用の電力変換装置として利用することができる。
　（３）上述の実施の形態として例示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能である。また、上述した実施の形態において、他の実施の形態で説明した処理および構成を適宜採用して実施する場合であってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　電力変換装置、２　電力変換器、３　制御装置、４ｕ，４ｖ，４ｗ　レグ回路、５　上アーム、６　下アーム、７　サブモジュール、８Ａ，８Ｂ　リアクトル、９Ａ，９Ｂ　アーム電流検出器、１０　交流電圧検出器、１１Ａ，１１Ｂ　直流電圧検出器、１２　交流回路、１３　変圧器、１４　直流回路、１６　交流電流検出器、３１ｎ，３１ｐ　スイッチング素子、３２　蓄電要素、３３　電圧検出器、３４　バイパススイッチ、２００　個別制御部群、２０２　個別制御部、２０３　キャリア信号生成部、５０１　スイッチング制御部、５０２　基本制御部、５０３　アーム制御部、５３０　ＡＤ変換部、５３１　アナログフィルタ、５３２　ＡＤ変換器、５３５　演算処理部、５３６　ＣＰＵ、５３７　メモリ、５３８，５３９　バスインターフェース、５４０　バス、５４３　ＩＯ部、５４４　通信回路、５４５　デジタル入力回路、５４６　デジタル出力回路、５４７　表示部、５４８　タッチパネル、５５５　光中継装置、６０１　アーム電圧指令生成部、６０２　キャパシタ電圧指令生成部、６０３　交流電流制御部、６０４　循環電流算出部、６０５　循環電流制御部、６０６　指令分配部、６０８　停止制御部、２０２１　バランス制御部、２０２２　ＰＷＭ変調部、２０２３　信号切替器、２０５１　加算器。

Claims (9)

  1. 　複数のアームを含む電力変換器を備え、
    　各前記アームは、互いに直列に接続された複数のサブモジュールを含み、
    　前記サブモジュールごとのキャリア信号を用いて、ＰＷＭ制御によって前記複数のサブモジュールの電圧を制御する制御装置をさらに備え、
    　前記サブモジュールは、複数のスイッチング素子と、蓄電要素と、一対の出力端子と、前記サブモジュールをバイパスするためのバイパススイッチとを含み、
    　前記制御装置は、
    　　前記アーム内の前記サブモジュールの故障を検出した場合、前記アーム内の前記複数のサブモジュールのうちの１以上のサブモジュールに含まれる前記複数のスイッチング素子のスイッチング動作を停止させる停止処理を実行するとともに、前記故障が検出されたサブモジュールをバイパスさせ、
    　　前記停止処理が実行された後に、前記サブモジュールの故障によって生じる前記アーム内の複数の健全サブモジュールのキャリア信号の位相の間隔を均等にする、電力変換装置。
  2. 　前記制御装置は、
    　　前記サブモジュールごとのキャリア信号の基準位相を設定して、前記設定した基準位相を有するキャリア信号を生成し、
    　　前記サブモジュールの故障を検出すると、前記アーム内の複数の健全サブモジュールのキャリア信号の基準位相の間隔を均等にする、請求項１に記載の電力変換装置。
  3. 　前記制御装置は、
    　　前記アーム内の前記サブモジュールの故障を検出した際に前記電力変換器の出力電力が第１閾値以上である場合、予め定められた条件を満たしたときに前記停止処理を実行し、
    　　前記アーム内の前記サブモジュールの故障を検出した際に前記電力変換器の出力電力が前記第１閾値未満である場合、前記予め定められた条件に関わらず前記停止処理を実行する、請求項１または請求項２に記載の電力変換装置。
  4. 　前記制御装置は、前記アーム内の前記サブモジュールの故障を検出した場合、前記電力変換器の出力電力を徐々に低下させ、当該出力電力が第２閾値未満になった場合に前記停止処理を実行する、請求項１または請求項２に記載の電力変換装置。
  5. 　前記停止処理は、前記アーム内の前記複数のサブモジュールの各々に含まれる前記複数のスイッチング素子をオフ状態にすることを含む、請求項１～請求項４のいずれか１項に記載の電力変換装置。
  6. 　前記停止処理は、前記アーム内の前記複数のサブモジュールの各々に含まれる前記複数のスイッチング素子をオフ状態にすることを含み、
    　前記制御装置は、
    　　前記アーム内の前記サブモジュールの故障を検出した場合、前記アームの電圧指令値が第１指令値以上になったタイミングで前記停止処理を実行するとともに、前記アームに流れるアーム電流が正方向に流れるように制御する、または、前記アームの電圧指令値が前記第１指令値よりも小さい第２指令値未満になったタイミングで前記停止処理を実行するとともに、前記アームに流れるアーム電流が負方向に流れるように制御する、請求項１～請求項４のいずれか１項に記載の電力変換装置。
  7. 　前記アーム内の各前記サブモジュールは複数のグループに分類され、
    　前記制御装置は、
    　　前記アーム内の前記サブモジュールの故障を検出した場合、第１グループに属するサブモジュールに含まれる前記複数のスイッチング素子のスイッチング動作を停止させ、前記アーム内の複数の健全サブモジュールのキャリア信号の位相の間隔が均等になるように、前記第１グループに属する健全なサブモジュールのキャリア信号の位相を設定し、当該設定後に当該スイッチング動作の停止を解除し、
    　　前記停止が解除された後、第２グループに属するサブモジュールに含まれる前記複数のスイッチング素子のスイッチング動作を停止させ、前記アーム内の複数の健全サブモジュールのキャリア信号の位相の間隔が均等になるように、前記第２グループに属する健全なサブモジュールのキャリア信号の位相を設定し、当該設定後に当該スイッチング動作の停止を解除する、請求項１～請求項４のいずれか１項に記載の電力変換装置。
  8. 　前記複数のグループの各々について、当該グループに属するサブモジュールに含まれる前記複数のスイッチング素子のスイッチング動作の停止は、当該複数のスイッチング素子をオフ状態にすることを含む、請求項７に記載の電力変換装置。
  9. 　前記制御装置は、
    　　前記複数のグループの各々について、当該グループに属する健全なサブモジュールに含まれる前記複数のスイッチング素子のうち、前記バイパススイッチに並列に接続されたスイッチング素子をオン状態に固定し、前記バイパススイッチに並列に接続されていないスイッチング素子をオフ状態に固定することで、当該グループに属する健全なサブモジュールに含まれる前記複数のスイッチング素子のスイッチング動作を停止させる、請求項７に記載の電力変換装置。
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