WO2024105739A1 - 電力変換装置 - Google Patents

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WO2024105739A1
WO2024105739A1 PCT/JP2022/042266 JP2022042266W WO2024105739A1 WO 2024105739 A1 WO2024105739 A1 WO 2024105739A1 JP 2022042266 W JP2022042266 W JP 2022042266W WO 2024105739 A1 WO2024105739 A1 WO 2024105739A1
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WO
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voltage
converter
bypass switch
control device
converter cell
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Application number
PCT/JP2022/042266
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English (en)
French (fr)
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大輔 山中
拓也 梶山
文則 中村
良之 河野
Original Assignee
三菱電機株式会社
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Publication date
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Priority to PCT/JP2022/042266 priority patent/WO2024105739A1/ja
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/49—Combination of the output voltage waveforms of a plurality of converters

Definitions

  • This disclosure relates to a power conversion device.
  • a modular multilevel converter in which multiple unit converters are connected in cascade, is known as a typical power conversion device for self-commutated HVDC (High Voltage Direct Current) power transmission.
  • the unit converter is also referred to as a “converter cell” or “submodule” (SM).
  • a converter cell typically comprises multiple switching elements and a storage element (typically a capacitor).
  • Modular multilevel converters have advantages over conventional two-level converters, such as lower losses and reduced harmonics. However, because the storage elements are distributed across individual converter cells, maintaining the voltage of each storage element is important.
  • the voltage of the storage element In normal operating conditions, the voltage of the storage element is controlled to remain within a certain range, but an accident in the power system or a failure in the converter cell may cause the voltage of the storage element to become overvoltage (OV). In such cases, it is necessary to provide appropriate protection to prevent damage to the equipment while maintaining maximum operational continuity. Below are some specific examples of overvoltage protection.
  • the power conversion device disclosed in JP 2019-022313 A (Patent Document 1) is equipped with an overvoltage protection function and an accident determination circuit.
  • the overvoltage protection function bypasses a converter cell when the voltage of the storage element of any one of the converter cells becomes 1.5 times the specified maximum voltage.
  • the accident determination circuit determines that an accident such as a ground fault has occurred in the power system, it stops the operation of each converter cell by using a gate block before the capacitor voltage rises to the operating voltage of the overvoltage protection function.
  • the control circuit of the power conversion device disclosed in JP 2017-175740 A stops the operation of each converter cell by a gate block when the capacitor voltage of any converter cell becomes equal to or higher than the overvoltage level. Furthermore, the control circuit stops the operation of each converter cell by a gate block when the number of converter cells whose voltage value is equal to or higher than a voltage rise level lower than the overvoltage level exceeds a predetermined number. Furthermore, the control circuit bypasses the corresponding converter cell when the capacitor voltage of any converter cell becomes equal to or higher than a bypass level between the overvoltage level and the voltage rise level.
  • the upper control device calculates the average value of the capacitor voltage of each converter cell and outputs the calculated average value to the control unit of each converter cell.
  • the control unit of each converter cell determines that the capacitor voltage is abnormal and turns on a bypass switch that bypasses between the input and output terminals.
  • Patent Document 3 whether or not a converter cell is overvoltage due to a failure of the converter cell can be determined locally for each individual converter cell.
  • this document does not particularly consider the case where an accident in the power system causes the capacitor voltage to rise across the entire power converter, and does not clarify how the upper control device and the individual control units of each converter cell are interconnected.
  • bypass switch may be turned on in a chain reaction in many converter cells.
  • the main purpose of the bypass switch is to continue the operation of the system when a converter cell fails.
  • the bypass switch When the bypass switch is turned on, it is necessary to check the soundness of the contacts after manually opening them, and in the case of a method in which the contacts are turned on by igniting explosives, the bypass switch must be replaced. For this reason, if the bypass switch is turned on unnecessarily in a chain reaction, it will take time to restart the system, resulting in a deterioration in the system's operating rate.
  • bypass switch If the system cannot continue to operate even if the bypass switch is turned on, it should basically not be turned on. Another purpose of the bypass switch is to prevent insulation breakdown of the converter cell's storage element due to overvoltage during a system failure, but this is to prevent accidents from spreading to other converter cells, and is merely a secondary purpose, and the conditions for turning on the bypass switch are different from those for the main purpose.
  • This disclosure was made in consideration of the above problems, and one of its objectives is to realize fast and reliable protection operation when the storage element of any converter cell becomes overvoltage by connecting a host control device with the individual control units of each converter cell.
  • the power conversion device of one embodiment includes a power converter having an arm circuit including a plurality of cascaded converter cells, and a host control device that controls the power converter.
  • Each of the plurality of converter cells includes a first input/output terminal and a second input/output terminal, a bridge circuit including a plurality of semiconductor switching elements, a storage element connected to the first input/output terminal and the second input/output terminal via the bridge circuit, a bypass switch that connects between the first input/output terminal and the second input/output terminal, and an individual control unit connected to the host control device via a signal line.
  • the individual control unit is configured to turn on the bypass switch when the voltage of the storage element exceeds a first overvoltage threshold when a bypass switch on standby command is not received from the host control device, and to perform gate blocking to turn off the plurality of semiconductor switching elements when a bypass switch on standby command is received, and to turn on the bypass switch when the voltage of the storage element exceeds a second overvoltage threshold higher than the first overvoltage threshold, instead of the first overvoltage threshold.
  • unnecessary chain activation of the bypass switch can be prevented by a standby command from the upper control device, and activation of the bypass switch in the case of extreme overvoltage can be determined by the individual control unit. Therefore, protection operation when the storage element of any converter cell becomes overvoltage can be realized quickly and reliably by interconnecting the upper control device with the individual control unit of each converter cell.
  • FIG. 1 is a schematic configuration diagram of a power conversion device according to a first embodiment
  • 2 is a circuit diagram showing an example of a sub-module constituting each leg circuit of FIG. 1
  • 2 is a block diagram showing an example of a hardware configuration of a higher-level control device
  • 3 is a flowchart showing the overall procedure of a method for protecting an energy storage element from overvoltage.
  • 5 is a flowchart showing a detailed procedure of the short-time gate block process of FIG. 4 .
  • 5 is a flowchart showing a detailed procedure of the long-time gate block process in FIG. 4 .
  • 11 is a flowchart for explaining a specific example of criteria for determining a serious failure.
  • FIG. 2 is a diagram for explaining a configuration of a duplicated control device.
  • FIG. 5 is a flowchart showing a detailed procedure of a bypass switch closing process 1 of FIG. 4; 10 is a flowchart showing the procedure of the system shutdown process of FIG. 9 . 5 is a flowchart showing a detailed procedure of a bypass switch closing process 2 of FIG. 4; 12 is a diagram showing in table form the relationship between the threshold voltages for determining an overvoltage described with reference to FIGS. 4 to 11 and the protective operations and their purposes corresponding to the threshold voltages.
  • FIG. FIG. 4 is a block diagram for explaining a method of generating a voltage command value for each arm circuit.
  • FIG. 1 is a diagram illustrating a configuration example of a high-voltage DC transmission system.
  • 15 is a flowchart showing an example of a startup process procedure of the power conversion device of FIG. 14 .
  • 15 is a flowchart showing an example of a stop processing procedure of the power conversion device of FIG. 14 .
  • 5 is a flowchart showing a modified example of the process by the upper control device in the overvoltage protection process shown in FIG. 4 .
  • Fig. 1 is a schematic configuration diagram of a power conversion device 1 according to a first embodiment.
  • the power conversion device 1 is configured by a modular multilevel converter including a plurality of converter cells 7 connected to each other in cascade.
  • the power conversion device 1 performs power conversion between a DC circuit 14 and an AC circuit 12.
  • the power conversion device 1 includes a power converter 2 and a host control device 3.
  • the power converter 2 includes a plurality of leg circuits 4u, 4v, 4w (collectively or when referring to any one of them, referred to as leg circuits 4) connected in parallel between a positive DC terminal (i.e., a high-potential DC terminal) Np and a negative DC terminal (i.e., a low-potential DC terminal) Nn.
  • leg circuits 4u, 4v, 4w collectively or when referring to any one of them, referred to as leg circuits 4 connected in parallel between a positive DC terminal (i.e., a high-potential DC terminal) Np and a negative DC terminal (i.e., a low-potential DC terminal) Nn.
  • the leg circuit 4 is provided for each of the multiple phases that make up the AC.
  • the leg circuit 4 is connected between the AC circuit 12 and the DC circuit 14, and performs power conversion between the two circuits.
  • Figure 1 shows a case where the AC circuit 12 is a three-phase AC system, and three leg circuits 4u, 4v, and 4w are provided corresponding to the U phase, V phase, and W phase, respectively.
  • the AC input terminals Nu, Nv, and Nw provided on the leg circuits 4u, 4v, and 4w, respectively, are connected to the AC circuit 12 via a transformer 13.
  • the AC circuit 12 is, for example, an AC power system including an AC power source. In FIG. 1, for ease of illustration, the connection between the AC input terminals Nv and Nw and the transformer 13 is not shown.
  • the high-potential side DC terminal Np and the low-potential side DC terminal Nn, which are commonly connected to each leg circuit 4, are connected to a DC circuit 14.
  • the DC circuit 14 is, for example, a DC power system including a DC transmission network or a DC terminal of another power conversion device. In the latter case, a BTB (Back To Back) system is formed by linking two power conversion devices to connect AC power systems with different rated frequencies, etc.
  • a configuration may be used in which the AC circuit 12 is connected via an interconnection reactor.
  • primary windings may be provided in the leg circuits 4u, 4v, and 4w, respectively, and the leg circuits 4u, 4v, and 4w may be AC-connected to the transformer 13 or the interconnection reactor via secondary windings that are magnetically coupled to the primary windings.
  • the primary windings may be reactors 8A and 8B described below.
  • leg circuit 4 is electrically (i.e., DC- or AC-connected) connected to the AC circuit 12 via a connection provided in each leg circuit 4u, 4v, and 4w, such as the AC input terminals Nu, Nv, and Nw or the above-mentioned primary windings.
  • Leg circuit 4u includes an upper arm circuit 5 from the high potential side DC terminal Np to the AC input terminal Nu, and a lower arm circuit 6 from the low potential side DC terminal Nn to the AC input terminal Nu.
  • the AC input terminal Nu which is the connection point between the upper arm circuit 5 and the lower arm circuit 6, is connected to a transformer 13.
  • the high potential side DC terminal Np and the low potential side DC terminal Nn are connected to a DC circuit 14.
  • the upper arm circuit 5 and the lower arm circuit 6 are collectively referred to as an arm circuit. Since leg circuits 4v and 4w have a similar configuration, the configuration of leg circuit 4u will be described below as a representative example.
  • the upper arm circuit 5 includes a plurality of cascaded converter cells 7 and a reactor 8A.
  • the plurality of converter cells 7 and the reactor 8A are connected in series.
  • the lower arm circuit 6 includes a plurality of cascaded converter cells 7 and a reactor 8B.
  • the plurality of converter cells 7 and the reactor 8B are connected in series.
  • the number of converter cells 7 included in each of the upper arm circuit 5 and the lower arm circuit 6 is Ncell+Rcell. However, Ncell ⁇ 2, Rcell ⁇ 1.
  • Ncell is the minimum number of converter cells 7 required for operation, and Rcell is the number of redundant cells.
  • Rcell is the number of redundant cells.
  • the Ncell+Rcell converter cells 7 operate together, there is no distinction between redundant cells and other cells. If one of the Ncell+Rcell converter cells 7 fails, the failed cell is shorted by turning on its bypass switch BPS (see Figure 2). Therefore, if Rcell converter cells 7 out of the Ncell+Rcell converter cells 7 fail, the remaining number of redundant cells becomes 0. If another converter cell 7 fails, the number of converter cells 7 included in the arm will be less than Ncell, and the power converter 2 will no longer be usable.
  • the reactor 8A may be inserted at any position in the upper arm circuit 5 of the leg circuit 4u, and the reactor 8B may be inserted at any position in the lower arm circuit 6 of the leg circuit 4u.
  • a plurality of reactors 8A and 8B may be provided.
  • the inductance values of the reactors may be different from each other.
  • only the reactor 8A in the upper arm circuit 5 or only the reactor 8B in the lower arm circuit 6 may be provided.
  • the transformer wiring may be devised to cancel the magnetic flux of the DC component current, and the leakage reactance of the transformer may act on the AC component current to replace the reactor.
  • the power conversion device 1 further includes detectors for measuring electrical quantities (current, voltage, etc.) used for control, including an AC voltage detector 10, an AC current detector 16, DC voltage detectors 11A and 11B, arm current detectors 9A and 9B provided in each leg circuit 4, and a DC current detector 17. Signals detected by these detectors are input to the upper control device 3.
  • the signal lines for signals input from each detector to the upper control device 3 and the signal lines for signals input/output between the upper control device 3 and each converter cell 7 are partially shown together, but in reality, they are provided for each detector and each converter cell 7. Separate signal lines for transmission and reception may be provided between each converter cell 7 and the upper control device 3.
  • the signal lines are formed, for example, of optical fiber.
  • the AC voltage detector 10 detects a U-phase AC voltage Vacu, a V-phase AC voltage Vacv, and a W-phase AC voltage Vacw of the AC circuit 12.
  • Vacu, Vacv, and Vacw are also collectively referred to as Vac.
  • the AC current detector 16 detects the U-phase AC current Iacu, the V-phase AC current Iacv, and the W-phase AC current Iacw of the AC circuit 12.
  • Iacu, Iacv, and Iacw are also collectively referred to as Iac.
  • the DC voltage detector 11A detects the DC voltage Vdcp at the high potential side DC terminal Np connected to the DC circuit 14.
  • the DC voltage detector 11B detects the DC voltage Vdcn at the low potential side DC terminal Nn connected to the DC circuit 14. The difference between the DC voltage Vdcp and the DC voltage Vdcn is the DC voltage Vdc.
  • the DC current detector 17 detects the DC current Idc flowing through the high potential side DC terminal Np or the low potential side DC terminal Nn.
  • the arm current detectors 9A and 9B provided in the U-phase leg circuit 4u detect the upper arm current Ipu flowing in the upper arm circuit 5 and the lower arm current Inu flowing in the lower arm circuit 6, respectively.
  • the arm current detectors 9A and 9B provided in the V-phase leg circuit 4v detect the upper arm current Ipv and the lower arm current Inv, respectively.
  • the arm current detectors 9A and 9B provided in the W-phase leg circuit 4w detect the upper arm current Ipw and the lower arm current Inw, respectively.
  • the upper arm currents Ipu, Ipv, Ipw are also collectively referred to as upper arm currentInventmp
  • the lower arm currents Inu, Inv, Inw are also collectively referred to as lower arm current Iarmn
  • the upper arm currentInventmp and the lower arm current Iarmn are also collectively referred to as Iarm.
  • FIG. 2 is a circuit diagram showing an example of a submodule constituting each leg circuit in Fig. 1.
  • the converter cell 7 shown in Fig. 1 includes a half-bridge type conversion circuit 20HB, a storage element 24 as a storage element, a voltage detector 25, and an individual control unit 27.
  • the conversion circuit 20HB is also referred to as a bridge circuit 20HB.
  • the half-bridge type conversion circuit 20HB includes switching elements 22A, 22B and diodes 23A, 23B that are connected in series with each other.
  • the diodes 23A, 23B are connected in anti-parallel (i.e., parallel and reverse biased) with the switching elements 22A, 22B, respectively.
  • the switching elements 22A, 22B and the diodes 23A, 23B will be referred to as switching element 22 and diode 23, respectively, when referring to them collectively or when referring to any one of them.
  • the storage element 24 is connected in parallel with the series-connected circuit of the switching elements 22A and 22B, and holds a DC voltage.
  • a DC capacitor is typically used as the storage element 24.
  • the connection node between the switching elements 22A and 22B is connected to the high-potential side input/output terminal 26P.
  • the connection node between the switching element 22B and the storage element 24 is connected to the low-potential side input/output terminal 26N.
  • the input/output terminal 26P is connected to the input/output terminal 26N of the adjacent converter cell 7 on the positive side.
  • the input/output terminal 26N is connected to the input/output terminal 26P of the adjacent converter cell 7 on the negative side.
  • Each of the switching elements 22A and 22B is a self-extinguishing switching element that can control both the on and off operations.
  • the switching elements 22A and 22B are, for example, an IGBT (Insulated Gate Bipolar Transistor) or a GCT (Gate Commutated Turn-off thyristor).
  • the conversion circuit of the converter cell 7 is not limited to the half-bridge type conversion circuit 20HB as described above.
  • the converter cell 7 may be configured using a full-bridge type conversion circuit or a three-quarter bridge type conversion circuit.
  • the bypass switch BPS is connected between the input/output terminals 26P, 26N.
  • the bypass switch BPS is a switch that is configured to be able to short-circuit both ends of the switching element 22B by closing the contacts, and is able to pass an accident current.
  • the bypass switch BPS shorts the converter cell 7, thereby protecting each element included in the converter cell 7 (switching elements 22A, 22B, diodes 23A, 23B, and storage element 24) from an overcurrent that occurs in the event of an accident.
  • the bypass switch BPS is also used to short-circuit the converter cell 7 if any element of the converter cell 7 fails. As a result, even if any one of the multiple converter cells 7 fails, the power conversion device 1 can continue to operate by using the other converter cells 7.
  • bypass switch BPS When the bypass switch BPS is turned on, it is necessary to check the integrity of the contacts after manually opening them, and if the contacts are turned on by igniting explosives, the bypass switch will need to be replaced. Therefore, if the system cannot continue to operate even after the bypass switch is turned on, it should not be turned on in principle.
  • the original purpose of the bypass switch BPS is to continue operation by shorting out the failed converter cell 7.
  • the voltage detector 25 detects the voltage between both ends 24P, 24N of the storage element 24 (i.e., the capacitor voltage).
  • the individual control unit 27 generates a gate signal for controlling the on and off of the switching elements 22A and 22B according to phase shift PWM control based on a control command 28 received from the upper control unit 3.
  • the individual control unit 27 further transmits a signal 29 including abnormality determination information of the converter cell 7 and the capacitor voltage detected by the voltage detector 25 to the upper control unit 3.
  • individual control unit 27 controls one of switching elements 22A, 22B to be in the on state and the other to be in the off state.
  • switching element 22A is in the on state and switching element 22B is in the off state, the voltage across both ends of storage element 24 is applied between input/output terminals 26P, 26N.
  • switching element 22A is in the off state and switching element 22B is in the on state, 0V is applied between input/output terminals 26P, 26N.
  • the converter cell 7 can output zero voltage and a positive voltage that depends on the voltage of the storage element 24 by alternately turning on the switching elements 22A and 22B.
  • the diodes 23A and 23B are provided to protect the switching elements 22A and 22B when a reverse voltage is applied to them.
  • the converter cell 7 is provided with a power supply circuit (not shown) that generates a drive voltage for the individual control unit 27 based on the voltage of the storage element 24. Therefore, when the voltage of the storage element 24 is low, the individual control unit 27 cannot operate.
  • the individual control unit 27 may be configured with a dedicated circuit such as an ASIC (Application Specific Integrated Circuit), or may be configured using an FPGA (Field Programmable Gate Array), or may be configured based on a computer including a CPU (Central Processing Unit) and memory, or may be configured with a combination of two or more of the above.
  • ASIC Application Specific Integrated Circuit
  • FPGA Field Programmable Gate Array
  • CPU Central Processing Unit
  • FIG. 3 is a block diagram showing an example of the hardware configuration of the control device.
  • Fig. 3 shows an example in which the upper control device 3 is configured by a computer.
  • Fig. 3 also shows an example in which the computer (i.e., the control command generating unit 19) and each converter cell 7 are connected via a relay device 18.
  • the upper control device 3 includes a control command generation unit 19 and a relay device 18.
  • the control command generation unit 19 generates control commands 61 for controlling the operation of each converter cell 7, and outputs the generated control commands to each converter cell 7 via the relay device 18.
  • the control commands 61 include various commands for controlling each converter cell 7.
  • the control commands 61 include a drive command 62 including a voltage command and a synchronization command.
  • the voltage command is an output voltage command value of the upper arm 5 and an output voltage command value of the lower arm 6 in each leg circuit 4u, 4v, 4w
  • the synchronization command is a command for synchronizing the operation of each converter cell 7.
  • the control command generation unit 19 includes one or more input converters 30, one or more sample-and-hold (S/H) circuits 31, a multiplexer (MUX) 32, and an A/D (Analog-to-Digital) converter 33. Furthermore, the control command generation unit 19 includes one or more CPUs 34, a RAM (Random Access Memory) 35, and a ROM (Read Only Memory) 36. Furthermore, the control command generation unit 19 includes one or more input/output interfaces (I/F) 37, an auxiliary storage device 38, and a bus 39 that interconnects the above components.
  • I/F input/output interfaces
  • the input converter 30 has an auxiliary transformer (not shown) for each input channel.
  • Each auxiliary transformer converts the detection signal from each electrical quantity detector in FIG. 1 into a signal with a voltage level suitable for subsequent signal processing.
  • a sample-and-hold circuit 31 is provided for each input converter 30.
  • the sample-and-hold circuit 31 samples and holds the signal representing the electrical quantity received from the corresponding input converter 30 at a specified sampling frequency.
  • the multiplexer 32 sequentially selects the signals held in the multiple sample-and-hold circuits 31.
  • the A/D converter 33 converts the signal selected by the multiplexer 32 into a digital value. Note that by providing multiple A/D converters 33, A/D conversion may be performed in parallel on the detection signals of multiple input channels.
  • the CPU 34 controls the entire control command generation unit 19 and executes arithmetic processing according to the program.
  • the RAM 35 as a volatile memory and the ROM 36 as a non-volatile memory are used as the main memory of the CPU 34.
  • the ROM 36 stores the program and setting values for signal processing.
  • the auxiliary storage device 38 is a non-volatile memory with a larger capacity than the ROM 36, and stores the program and data on the detected electric quantity values.
  • the input/output interface 37 is an interface circuit for communication between the CPU 34 and external devices.
  • each functional block shown in FIG. 13 described below can be configured based on the computer exemplified in FIG. 3, and at least a part of them can be configured using circuits such as FPGA and ASIC. Also, at least a part of the functions of each functional block can be configured using analog circuits.
  • the relay device 18 is connected between the control command generating unit 19 and each converter cell 7.
  • the relay device 18 is connected to each converter cell 7 via a star-type network.
  • the relay device 18 is configured with a dedicated circuit, some or all of which may be configured with an FPGA.
  • the relay device 18 transmits the control command received from the control command generation unit 19 to each converter cell 7. Furthermore, the relay device 18 receives the value of the voltage (also referred to as the capacitor voltage Vc) of the storage element 24 measured by the voltage detector 25 of the converter cell 7. The relay device 18 may calculate the average value ⁇ Vc>, maximum value, minimum value, etc. of the capacitor voltage Vc of all the converter cells 7 in place of the CPU 34 of the control command generation unit 19. This makes it possible to suppress an increase in the amount of communication and processing even when there are a large number of cells, enabling high-speed, low-latency communication with a small number of communication lines.
  • the capacitor voltage Vc also referred to as the capacitor voltage Vc
  • the voltage of the storage element 24 of each converter cell may rise in the entire arm due to the current flowing from the power system to the power converter 2, resulting in an overvoltage. If the combined voltage, which is the sum of the voltage of the storage element 24 and the surge voltage due to the switching of the switching element 22, exceeds the withstand voltage of elements such as the switching element 22 and the storage element 24, the elements may be destroyed. In addition, if the combined voltage exceeds the withstand voltage of the elements, the switching of the switching element 22 cannot be resumed, so that the operation of the power converter 2 cannot be resumed until the voltage of the storage element 24 is reduced by discharging, resulting in a long stop and deterioration of the continuity of operation. Therefore, it is necessary to suppress the inflow current by gate-blocking all the converter cells 7 constituting the power converter 2 before the combined voltage reaches the limit value.
  • gate blocking refers to stopping the switching operation of all switching elements 22 that make up each converter cell 7 and turning them off.
  • the reason why gate blocking can suppress the inflow of current from the AC circuit 12 and the DC circuit 14 is as follows.
  • each converter cell 7 When each converter cell 7 is gate-blocked, the storage elements 24 of each arm circuit 5, 6 are connected in series via the diode 23. Therefore, in order to cause a current to flow from the DC circuit 14 or the AC circuit 12 to the power converter 2, a voltage that exceeds the sum of the capacitor voltages on the current path must be applied to the power converter 2.
  • the allowable rate of increase of the capacitor voltage is ⁇ and the rated AC modulation rate of the PWM control is Mac, then in order to inject a current from the AC circuit 12 into the power converter 2, it is necessary to apply to the power converter 2 an AC voltage higher than the limit voltage that is ⁇ /Mac times the AC rated voltage.
  • the power converter 2 a DC voltage higher than the limit voltage that is 2 ⁇ ⁇ times the DC rated voltage.
  • each converter cell 7 monitors the failure of the converter cell 7 by various methods. For example, the individual control unit 27 monitors whether the voltage of the storage element 24 is overvoltage (OV) or undervoltage (UV). The individual control unit 27 also monitors whether a control command 28 is periodically received from the upper control device 3. The occurrence of many failures can be identified by voltage abnormalities of the storage element 24.
  • the operation of the power converter 2 can be continued by turning on the bypass switch BPS of that converter cell 7 (i.e., closing it). If it takes time to turn on the bypass switch BPS compared to the rate at which the voltage of the storage element 24 rises, the rate at which the voltage of the storage element 24 rises can be suppressed by blocking the gates of all arms, including the failed converter cell 7.
  • the above cases (1) to (3) require different countermeasures, so it is important to detect and identify each case. If the host control device 3 detects all cases, it is possible to identify each case. However, doing so increases the processing burden on the host control device 3, delays the protection process depending on the communication performance between the host control device 3 and each converter cell 7, and problems such as reduced reliability due to communication abnormalities arise. On the other hand, with only local protection processing by each converter cell 7, the available information is limited, making it difficult to distinguish between the above cases (1) to (3). For example, the above cases (1) and (2) cannot be distinguished based on only the voltage of the own storage element 24 in each converter cell 7.
  • the method for protecting an energy storage element from overvoltage combines host system processing with local processing in each converter cell 7, taking into consideration the reduction of the processing burden on the host control device 3, the speed of the protection processing, and robustness.
  • the above case (1) is handled by the host control device 3, and the above cases (2) and (3) are handled by local processing in each converter cell 7.
  • FIG. 4 is a flowchart showing the overall procedure of the method for protecting an energy storage element from overvoltage.
  • the upper control device 3 calculates a voltage command value Vref based on the measured values of the DC voltage, DC current, AC voltage, AC current, and arm current, and transmits the calculated voltage command value Vref to each converter cell 7 (S100).
  • the upper control device 3 calculates the circulating current Iz of each phase based on the measured values of the arm current and DC current, and generates a circulating current command value Izref based on the measured values of the capacitor voltage Vc of all cells so as to reduce the variation in the capacitor voltage Vc.
  • the upper control device 3 calculates a circulating control command value Vz of each phase for controlling the calculated circulating current to follow the circulating current command value, and transmits the calculated circulating control command value Vz to each converter cell 7 (S100).
  • the individual control unit 27 of each converter cell 7 controls the opening and closing of the switching element 22 by phase shift PWM (Pulse Width Modulation) based on the voltage command value Vref and the circulation control command value Vz received from the upper control device 3 (S201).
  • PWM Pulse Width Modulation
  • the individual control unit 27 generates a gate signal for controlling the on/off of the switching elements 22A and 22B by modulating the voltage command value Vref with a carrier signal (e.g., a triangular wave). Furthermore, the individual control unit 27 changes the pulse width of the gate signal according to the circulation control command value Vz. For example, the larger the circulation control command value Vz, the larger the pulse width of the gate signal becomes. This makes it possible to control the circulating current.
  • phase-shift PWM control refers to shifting the timing (i.e., phase) of the PWM signals output to each of the multiple converter cells 7 that make up the same arm circuit (upper arm circuit 5 or lower arm circuit 6). This is known to reduce harmonic components contained in the composite voltage of the output voltages of the converter cells 7.
  • Each converter cell 7 further transmits the value of the voltage of the storage element 24 (also referred to as the capacitor voltage Vc) measured by the voltage detector 25 to the control command generating unit 19 via the relay device 18 (S202).
  • the relay device 18 calculates the average value ⁇ Vc>, maximum value, minimum value, etc. of the capacitor voltages Vc of all converter cells 7 based on the capacitor voltages Vc received from each converter cell 7 (S101). Calculations of the average value of the capacitor voltages Vc, etc. can also be performed by the CPU 34 of the control command generating unit 19.
  • the average capacitor voltage ⁇ Vc> is used as an evaluation value for determining whether the voltage of the storage elements 24 of each converter cell 7 constituting the power converter 2 is rising overall. Therefore, the evaluation value is not limited to the average capacitor voltage ⁇ Vc>. A median may be used instead of the average, or an average value of a number of storage elements 24 sufficient to reflect the overall trend may be used. Alternatively, the number of converter cells 7 whose capacitor voltage Vc exceeds a threshold value may be used as the evaluation value.
  • the capacitor voltage Vc of the entire power converter When an accident or disturbance occurs in the power system, the capacitor voltage Vc of the entire power converter generally rises or falls.
  • the upper control device 3 compares the above-mentioned evaluation value, i.e., the average capacitor voltage ⁇ Vc>, with a threshold value (S102, S104) to determine whether an accident or disturbance has occurred in the power system.
  • a threshold value S102, S104
  • the threshold for determining overvoltage, which is compared with the average capacitor voltage ⁇ Vc>, has two stages: OV0 and OV1, which is higher than OV0. If the average capacitor voltage ⁇ Vc> is higher than the first stage threshold OV0 and not higher than the second stage threshold OV1 (YES in S102), the upper control device 3 executes a relatively short-time gate block (GB) process (S103).
  • gate block process refers to turning off all switching elements 22 of each converter cell 7 that constitutes the power converter 2. The detailed procedure for short-time gate block process is shown in Figure 5.
  • the upper control device 3 executes a relatively long gate block process (S105).
  • the detailed procedure of the long gate block process is shown in FIG. 6.
  • FIG. 5 is a flowchart showing the detailed procedure of the short-time gate block process of FIG. 4.
  • the short-time gate block process is executed when the average capacitor voltage ⁇ Vc> is higher than the first-stage threshold value OV0 and is not higher than the second-stage threshold value OV1 (YES in S102 of FIG. 4).
  • the upper control device 3 first transmits a gate block (GB) signal to each converter cell 7 (S110).
  • the individual control unit 27 of each converter cell 7 turns off all switching elements 22 (S210).
  • this off state of all switching elements 22 is referred to as the gate block state.
  • the upper control device 3 transmits a deblock (DB) signal to each converter cell 7 (S112).
  • the individual control unit 27 of each converter cell 7 resumes the opening and closing control of the switching element based on the voltage command value Vref. In other words, the gate block state is released (S211).
  • the predetermined time in step S111 is set, for example, between half a cycle and one cycle of the AC power system.
  • FIG. 6 is a flowchart showing the detailed procedure of the long-term gate block process of FIG. 4.
  • the long-term gate block process is executed when the average capacitor voltage ⁇ Vc> is higher than the second-stage threshold value OV1 (YES in S104 of FIG. 4).
  • the upper controller 3 first transmits a gate block signal to each converter cell 7 (S120).
  • the individual control unit 27 of each converter cell 7 turns off all switching elements 22 (i.e., gate block state) (S220).
  • each converter cell 7 transmits the value of the capacitor voltage Vc measured by the voltage detector 25 to the upper control device 3 (S221).
  • the upper control device 3 calculates the average value ⁇ Vc> of the capacitor voltages Vc of all converter cells 7 based on the capacitor voltages Vc received from each converter cell 7 (S121). The above steps S221 and S121 are periodically repeated.
  • the average value ⁇ Vc> of all capacitor voltages Vc is calculated as an evaluation value for determining whether the voltage of the storage elements 24 of each converter cell 7 is rising overall. Therefore, the evaluation value is not limited to the average value ⁇ Vc> of all capacitor voltages Vc. For example, the number of converter cells 7 whose capacitor voltages Vc exceed a threshold value may be used as the evaluation value.
  • the upper control device 3 maintains the gate block state until the calculated average value of the capacitor voltage ⁇ Vc> (i.e., the evaluation value) falls below the release threshold OV1R, which is a value lower than the threshold OV1 (NO in S122).
  • a discharge resistor with a large resistance value is attached to the storage element 24 of each converter cell 7 to ensure the safety of workers during maintenance. Therefore, when in the gate block state, the capacitor voltage Vc of each converter cell 7 gradually decreases.
  • the upper control device 3 sends a deblocking (DB) signal to each converter cell 7 (S123).
  • the individual control unit 27 of each converter cell 7 resumes the opening and closing control of the switching element based on the voltage command value Vref. In other words, the gate block state is released (S222). In this way, when the average value of the capacitor voltage ⁇ Vc> (i.e., the evaluation value) becomes higher than the second stage threshold value OV1, the power converter 2 is stopped for a certain amount of time.
  • the upper control device 3 determines whether or not a serious fault has occurred inside the power conversion device 1 or in the AC circuit 12 and DC circuit 14 to which the power converter 2 is connected.
  • a serious fault typically refers to a case where the power converter 2 cannot continue to operate even if the bypass switch BPS of the converter cell 7 is turned on, and a case where a chain reaction of turning on of the bypass switch BPS is predicted due to a fault inside the power conversion device 1 or in the AC circuit 12 and DC circuit 14 to which the power converter 2 is connected.
  • FIG. 7 is a flow chart for explaining a specific example of the criteria for determining a serious fault.
  • the host controller 3 determines that a serious fault has occurred (S154). For example, the host controller 3 determines whether any of the converter cells 7 will turn on the bypass switch BPS based on the fault point and type of fault estimated from the fault current and fault voltage when any of the power converter 2, AC circuit 12, and DC circuit 14 fails.
  • the upper control device 3 determines that a serious failure has occurred (S154).
  • FIG. 8 is a diagram for explaining the configuration and operation of a duplicated control device.
  • the upper control device 3 includes a first control command generating unit 19A, a second control command generating unit 19B, a first relay device 18A, and a second relay device 18B in order to control the converter cells 7 provided in each leg circuit 4.
  • the first control command generating unit 19A generates a first control command 61A
  • the second control command generating unit 19B generates a second control command 61B.
  • the first relay device 18A transmits the first control command 61A to each converter cell 7, and the second relay device 18B transmits the second control command 61B to each converter cell 7.
  • Each of the first control command 61A and the second control command 61B includes a drive command 62, abnormality determination information 63, and instruction information 64.
  • the abnormality determination information 63 indicates whether each system is abnormal or not.
  • the instruction information 64 indicates the system that will control the operation of each converter cell 7.
  • the first control command generating unit 19A and the second control command generating unit 19B judge themselves to be abnormal, they notify each converter cell 7 of the abnormality judgment result by the abnormality judgment information 63, and also notify the control command generating unit 19 on the other side of the circuit. Even if the instruction information indicates the first system, when an abnormality occurs in the first control command generating unit 19A, each converter cell 7 selects the second system as the system that controls the operation of each converter cell 7, and PWM controls the switching element 22 according to the drive command included in the second control command corresponding to the second system. When both of the duplicated control command generating units 19A and 19B are abnormal, the abnormality judgment information 63 included in the first control command 61A and the abnormality judgment information 63 included in the control command 61B indicate an abnormality judgment result.
  • the upper control device 3 determines that a serious fault has occurred (YES in S106), it sends a bypass switch BPS on standby signal to each converter cell 7 (S107). Furthermore, the upper control device 3 opens the AC circuit breaker and stops the power converter 2 (S108). If a serious fault has occurred, it is not possible to continue operating the power conversion device 1. On the other hand, if the upper control device 3 determines that no serious fault has occurred, it returns the process to step S100.
  • each converter cell 7 differs depending on whether or not a bypass switch BPS on standby signal (hereinafter referred to as "BPS on standby signal”) has been received from the upper control device 3 (S200).
  • BPS on standby signal a bypass switch BPS on standby signal
  • each converter cell 7 determines that its own converter cell 7 is faulty when the capacitor voltage Vc measured by the voltage detector 25 is higher than the threshold value OV2 (YES in S203).
  • a converter cell 7 determined to be faulty (hereinafter referred to as a faulty SM) turns on the bypass switch BPS (S204) to allow the other converter cells 7 excluding the faulty SM to continue operation of the power conversion device 1.
  • bypass switch on process 1 (S204). Details of bypass switch on process 1 (S204) will be described later with reference to FIG. 9.
  • the individual control unit 27 may be configured to turn on the bypass switch BPS when the capacitor voltage Vc remains higher than the threshold value OV2 for a certain period of time.
  • two threshold values OV2a and OV2b may be provided, and the bypass switch BPS may be turned on when the capacitor voltage Vc remains higher than the threshold value OV2a for T1 time, or when the capacitor voltage Vc remains higher than the threshold value OV2b for T2 ( ⁇ T1) time. Even more threshold values and determination times may be set.
  • the individual control unit 27 of each converter cell 7 when the individual control unit 27 of each converter cell 7 receives a BPS on standby signal from the upper control device 3 (YES in S200), it starts recording the voltage change of the storage element 24 in a non-volatile memory for reference at the time of recovery (S205). Furthermore, the individual control unit 27 of each converter cell 7 executes a gate block (GB) that turns off all switching elements and prohibits unnecessary on-off of the bypass switch BPS (S206).
  • unnecessary on-off of the bypass switch BPS refers to on-off of the bypass switch BPS for reasons other than the capacitor voltage Vc becoming an overvoltage that exceeds the threshold value OV2H (YES in S207), as described below.
  • the recording of the voltage change of the storage element 24 of each converter cell 7 may be performed by the relay device 18.
  • each converter cell 7 does not determine that its own converter cell 7 is faulty even if the capacitor voltage Vc exceeds the above threshold value OV2.
  • the reason for this is that when a BPS on standby signal is received (YES in S200), gate blocking is executed (S206), so that even if the converter cell 7 is faulty, the rise in the capacitor voltage Vc of the faulty converter cell 7 is suppressed.
  • the bypass switch when the bypass switch is turned on, it is necessary to check the soundness of the contacts after manual opening, and in the case of a method in which the contacts are turned on by igniting explosives, the bypass switch needs to be replaced, and recovery takes time. Therefore, if the system cannot continue operating even if the bypass switch is turned on, the bypass switch should basically not be turned on.
  • bypass switch on process 2 S209 to turn on the bypass switch BPS when the capacitor voltage Vc exceeds OV2H, which is higher than the above threshold value OV2 (YES in S207). Details of bypass switch on process 2 will be described later with reference to FIG. 11.
  • the individual control unit 27 may execute bypass switch closing process 2 to close the bypass switch BPS when the capacitor voltage Vc exceeds the threshold value OV2H for a certain period of time.
  • two threshold values OV2Ha and OV2Hb may be provided, and the individual control unit 27 may execute bypass switch closing process 2 to close the bypass switch BPS when the capacitor voltage Vc remains higher than the threshold value OV2Ha for T3 time, or when the capacitor voltage Vc remains higher than the threshold value OV2Hb for T4 ( ⁇ T3) time.
  • More threshold values and determination times may be set.
  • the upper control device 3 performs a process to stop the power conversion device 1 (S108). This causes the voltage of the storage element 24 to gradually discharge, and eventually the main circuit power supply of the converter cell 7 is stopped (YES in S208), thereby completing the process.
  • steps S205 and onwards are executed based on confirmation that both duplicated communication systems have failed.
  • FIG. 9 is a flowchart showing the detailed procedure of bypass switch on process 1 (S204) in FIG. 4.
  • Bypass switch on process 1 (S204) is executed in the normal state where the BPS on standby signal is not received from the upper control device 3 (NO in S200 in FIG. 4) and when the capacitor voltage Vc of a certain converter cell 7 is higher than the threshold value OV2 (YES in S203 in FIG. 4).
  • the individual control unit 27 of the converter cell 7 that has failed alone issues a signal to the upper control device 3 indicating that the converter cell 7 to which it belongs is in a serious failure (S230). Furthermore, the individual control unit 27 of the failed SM starts turning on the bypass switch BPS (S231).
  • each converter cell 7 including the faulty SM turns off all switching elements 22 (i.e., gate block state) (S330, S232). Note that in a converter cell 7 in a faulty state, it may not actually be possible to control all switching elements 22 to the off state.
  • the upper control device 3 further calculates the amount of phase shift in PWM control in the arm circuit containing the faulty SM when the faulty SM is excluded, and transmits the set value of the calculated amount of phase shift to each converter cell 7 other than the faulty SM (S131).
  • the individual control unit 27 of each converter cell 7 other than the faulty SM resets the amount of phase shift to the received set value (S331).
  • the fault SM If the fault SM confirms that the bypass switch BPS has been turned on normally (YES in S233) and that the capacitor voltage Vc has not decreased after the bypass switch BPS has been turned on (NO in S236), it issues a signal to the higher-level control device 3 to notify the completion of turning on the bypass switch BPS (S236).
  • the upper controller 3 transmits a deblock (DB) signal to each converter cell 7 except for the failed SM (S132).
  • DB deblock
  • the individual control unit 27 of each converter cell 7 resumes the opening and closing control of the switching element based on the voltage command value Vref. In other words, the gate block state is released (S332).
  • the system stop process is executed (S238).
  • the system stop process is executed (S238).
  • the storage element 24 will short-circuit and discharge when the bypass switch BPS is turned on. In this case, a current that exceeds the allowable value for turning on the bypass switch BPS will flow, and the current carrying performance of the bypass switch BPS thereafter cannot be guaranteed, so the power conversion device 1 must be stopped temporarily.
  • FIG. 10 is a flowchart showing the procedure for the system shutdown process of FIG. 9.
  • the system shutdown process is typically executed when the closing of the bypass switch BPS fails, when the closing completion signal cannot be confirmed, when the closing of the bypass switch BPS is delayed due to a rapid rise in the capacitor voltage Vc, when the bypass switch BPS is short-circuited, or when the closing of the bypass switch BPS and subsequent continuous current flow cannot be confirmed or guaranteed.
  • the individual control unit 27 of the faulty SM issues a signal to the upper control device 3 indicating that the entire system of the power conversion device 1 is in a major fault (S240).
  • the upper level control device 3 When the upper level control device 3 receives a system major fault signal from the individual control unit 27 of the fault SM, it opens the AC circuit breaker between the power converter 2 and the AC system, and at the same time executes a process to stop the power conversion device 1 (S140). An example of a process to stop the power conversion device 1 will be described later with reference to FIG. 16.
  • FIG. 11 is a flowchart showing the detailed procedure of bypass switch on process 2 (S209) in FIG. 4.
  • Bypass switch on process 2 (S209) is executed when a BPS on standby signal is received from the upper control device 3 (YES in S202 in FIG. 4) and when the capacitor voltage Vc of a certain converter cell 7 is higher than the threshold value OV2H (>OV2) (YES in S207 in FIG. 4).
  • the converter cell 7 in question is referred to as overvoltage SM.
  • the individual control unit 27 of the overvoltage SM notifies the upper control device 3 that the capacitor voltage Vc of the converter cell 7 to which it belongs is in an overvoltage state exceeding the threshold value OV2H (S250). Furthermore, the individual control unit 27 of the overvoltage SM starts closing the bypass switch BPS (S251).
  • the individual control unit 27 for the overvoltage SM confirms that the bypass switch BPS has been turned on normally (YES in S252) and that the capacitor voltage Vc has not decreased after the bypass switch BPS has been turned on (NO in S257), it records the completion of normal turning on of the bypass switch BPS in memory and notifies the upper control device 3 of the completion of normal turning on (S258). Note that information on whether the bypass switch BPS has been turned on normally is important information when the power converter 2 is restored.
  • the individual control unit 27 of the overvoltage SM records the abnormal turning on of the bypass switch BPS in memory, notifies the higher-level control device 3 of this, and ends the process.
  • step S236 in FIG. 9 in this case, there is a possibility that a current greater than the allowable current is flowing through the bypass switch BPS because the storage element 24 has short-circuited and discharged.
  • FIG. 12 is a diagram summarizing, in a table format, the relationship between the threshold voltages for determining an overvoltage described with reference to FIGS. 4 to 11, and the protective operations and their purposes corresponding to the threshold voltages.
  • threshold OV2 may be referred to as the first overvoltage threshold
  • threshold OV2H as the second overvoltage threshold
  • threshold OV0 as the third overvoltage threshold
  • threshold OV1 as the fourth overvoltage threshold
  • threshold OV3 as the upper limit.
  • OV2H may be equal to OV3.
  • the upper control device 3 determines that a fault has occurred in the power system. In this case, the upper control device 3 executes a short-time gate block to mitigate the overvoltage.
  • the short-time gate block is returned to the normal state (i.e., deblocked) by a timer.
  • the upper control device 3 determines that a fault has occurred in the power system. In this case, the upper control device 3 executes a long-term gate block for overvoltage protection.
  • the long-term gate block is released (i.e., deblocked) when the average capacitor voltage ⁇ Vc> falls below the threshold OV1R ( ⁇ OV1).
  • the individual control unit 27 of that converter cell 7 determines that the converter cell 7 to which it belongs is faulty.
  • the individual control unit 27 of the faulty converter cell 7 (faulty SM) turns on the bypass switch BPS to continue operation without the faulty SM.
  • FIG. 13 is a block diagram for explaining a method of generating voltage command values for each arm circuit.
  • FIG. 13 representatively shows an example configuration of a U-phase voltage command generator 40U that generates a voltage command value Vprefu output to each converter cell 7 of the U-phase upper arm circuit 5 and a voltage command value Vnrefu output to each converter cell 7 of the U-phase lower arm circuit 6.
  • the U-phase voltage command generator 40U corresponds to the control command generator 19 in FIGS. 3 and 8.
  • the V-phase voltage command generator and W-phase voltage command generator (not shown) are also configured in the same way.
  • the U-phase voltage command generator 40U calculates an arm voltage command value Vprefu for the U-phase upper arm circuit and an arm voltage command value Vnrefu for the U-phase lower arm circuit.
  • Vref the voltage command values of the upper arm circuit and the lower arm circuit of each phase are collectively referred to as Vref.
  • the U-phase voltage command generation unit 40U includes an AC current control unit 41, a circulating current calculation unit 42, a circulating current control unit 43, a command distribution unit 45, and a voltage balance control unit 44.
  • the AC current control unit 41 calculates the U-phase AC control command value Vcu so that the deviation between the detected U-phase AC current Iacu and the set AC current command value Iacref becomes zero.
  • the circulating current calculation unit 42 calculates the circulating current Izu flowing in the U-phase leg circuit 4u based on the arm current Ipu of the U-phase upper arm circuit and the arm current Inu of the U-phase lower arm circuit.
  • the circulating current is a current that circulates between the multiple leg circuits 4.
  • the voltage balance control unit 44 generates a U-phase circulating current command value Izrefu based on the capacitor voltages Vc of all converter cells 7 to compensate for the excess or deficiency of stored energy in all converter cells 7 of the power converter 2, and for imbalances in stored energy between groups (between each phase leg circuit or between U-phase arm circuits).
  • the circulating current control unit 43 calculates a U-phase circulating control command value Vzu for controlling the U-phase circulating current Izu calculated by the circulating current calculation unit 42 to follow the U-phase circulating current command value Izrefu set by the voltage balance control unit 44.
  • the circulating current control unit 43 can be configured with a controller that performs PI control, PID control, or the like, for the deviation of the U-phase circulating current Izu from the U-phase circulating current command value Izrefu.
  • the voltage balance control unit 44 suppresses excess or deficiency of stored energy in all converter cells 7, or in multiple converter cells 7 per group, by configuring a minor loop that controls the circulating current.
  • the command distribution unit 45 receives the U-phase AC control command value Vcu, the DC voltage command value Vdcref, the neutral point voltage Vsn, the U-phase AC voltage Vacu, and the U-phase circulation control command value Vzu. Based on these inputs, the command distribution unit 45 calculates the voltages that the U-phase upper arm circuit and the U-phase lower arm circuit will each share in outputting. The command distribution unit 45 determines the arm voltage command value Vprefu for the U-phase upper arm circuit and the arm voltage command value Vnrefu for the U-phase lower arm circuit by subtracting the voltage drop due to the inductance component in the U-phase upper arm circuit or the U-phase lower arm circuit, respectively, from the calculated voltages.
  • HVDC high voltage direct current
  • FIG. 14 is a diagram showing an example of the configuration of a high-voltage DC transmission system.
  • the high-voltage DC transmission system includes AC circuit breakers 51A, 51B, initial charging resistors 52A, 52B, bypass switches 53A, 53B, power conversion devices 54A, 54B, a high-potential side DC transmission line 55H, and a low-potential side DC transmission line 55L.
  • Each of the power conversion devices 54A and 54B corresponds to the power conversion device 1 in FIG. 1.
  • the high-potential side DC terminal Np of the power conversion device 54A and the high-potential side DC terminal Np of the power conversion device 54B are connected via a DC transmission line 55H.
  • the low-potential side DC terminal Nn of the power conversion device 54A and the low-potential side DC terminal Nn of the power conversion device 54B are connected via a DC transmission line 55L.
  • Each of the AC terminals Nu, Nv, and Nw of the power conversion device 54A is connected to the AC power system 50A via an initial charging resistor 52A and an AC circuit breaker 51A.
  • a bypass switch 53A is connected in parallel to the initial charging resistor 52A.
  • each of the AC terminals Nu, Nv, and Nw of the power conversion device 54B is connected to the AC power system 50B via an initial charging resistor 52B and an AC circuit breaker 51B.
  • a bypass switch 53B is connected in parallel to the initial charging resistor 52B.
  • FIG. 15 is a flowchart showing an example of a startup procedure for the power conversion device of FIG. 14.
  • the upper control device 3 constituting the power conversion devices 54A and 54B is started up by a separate power source (S400).
  • the host control device 3 of the power conversion devices 54A and 54B opens the bypass switches 53A and 53B, respectively (S401).
  • the host controller 3 of the power converters 54A and 54B closes the AC circuit breakers 51A and 51B, respectively (S402). This suppresses the inrush current via the bypass switches 53A and 53B, while charging the storage elements 24 of the converter cells 7 that make up the power converters 54A and 54B to approximately 0.6 to 0.7 pu.
  • the host controller 3 of the power converters 54A and 54B confirms that the main circuit power supply of each converter cell 7 has started operating and that communication has been established between each converter cell 7 and the host controller 3 (S403), and closes the bypass switches 53A and 53B of the initial charging resistors 52A and 52B, respectively (S404). Furthermore, the host controller 3 of the power converters 54A and 54B transmits a deblocking (DB) signal to each converter cell 7, and charges the capacitor voltage Vc to 1 pu by controlling the switching of the switching element 22 (S405).
  • DB deblocking
  • the host control device 3 of the power conversion devices 54A and 54B starts controlling the active power and reactive power, and increases the output current in a ramp-like manner (S406).
  • FIG. 16 is a flowchart showing an example of a procedure for stopping the power conversion device of FIG. 14. Referring to FIG. 14 and FIG. 16, first, the upper control device 3 of the power conversion devices 54A and 54B reduces the output current in a ramp manner (S410).
  • the host control device 3 of the power conversion devices 54A and 54B transmits a gate block signal to each converter cell 7 (S411) and opens the AC circuit breakers 51A and 51B, respectively (S412).
  • an overvoltage of the storage element 24 of each converter cell 7 constituting the power converter 2 is dealt with in the following three cases: (1) when an accident or disturbance occurs in the AC system or the DC system, (2) when a single storage element becomes overvoltage due to a failure of a single converter cell 7, and (3) when a voltage rise occurs in the storage element of each converter cell even in a gate-blocked state during a severe accident in the power system.
  • the above case (1) is handled by the upper control device 3, which sends a gate block signal to each converter cell 7 if it determines that a system accident has occurred.
  • the above cases (2) and (3) are handled by local processing by each converter cell 7, and in the converter cell 7 where an overvoltage is detected, the bypass switch BPS is turned on.
  • each converter cell 7 compares its own capacitor voltage Vc with the threshold value OV2, whereas during the period from when the BPS on standby signal is received from the upper control device 3 until system shutdown is complete, the threshold value OV2 is changed to the higher threshold value OV2H.
  • the threshold value OV2 is changed to the higher threshold value OV2H.
  • each converter cell 7 can withstand a higher overvoltage than during switching. Therefore, by changing the threshold voltage for turning on the bypass switch to a higher value, it is possible to delay turning on the bypass switch to a more appropriate timing, that is, until just before cell insulation breakdown in a state without a switching surge.
  • the upper system determines whether a system disturbance or accident has occurred and executes gate blocking, and if a BPS closing standby command has not been issued, each converter cell 7 determines a cell failure and closes the bypass switch.
  • each converter cell 7 determines a cell failure and closes the bypass switch.
  • the above control reduces the processing load on the upper control device 3 and improves the speed and robustness of the protection process against overvoltage of the storage element 24. Note that if the capacitor capacity of the storage element 24 of each converter cell 7 is reduced in order to miniaturize the power converter 2, the rate of change of the capacitor voltage Vc increases, making it even more important to improve the protection process speed.
  • Embodiment 2 a modified example of the criteria for determining whether or not the upper control device 3 transmits a gate block signal to each converter cell 7 during a system disturbance and a system accident will be described.
  • FIG. 17 is a flowchart showing a modified example of the processing by the upper control device in the overvoltage protection processing shown in FIG. 4. Specifically, in the flowchart of FIG. 17, steps S1021 to S1023 are added to improve the determination accuracy of step S102 in FIG. 4, and steps S1041 to S1043 are added to improve the determination accuracy of step S104 in FIG. 4. The other steps in FIG. 17 are the same as those in FIG. 4, so the same or corresponding steps are given the same reference numerals and descriptions will not be repeated.
  • the upper control device 3 compares the average capacitor voltage ⁇ Vc> with the thresholds OV1 and OV2 to determine whether an accident or disturbance has occurred in the power system (S103, S104). As a result, if the average capacitor voltage ⁇ Vc> is higher than the first-stage threshold OV0 and not higher than the second-stage threshold OV1 (YES in S102), the upper control device 3 proceeds to steps S1021 to S1023.
  • the upper control device 3 calculates the maximum value Vcmax of the capacitor voltage Vc of all converter cells 7 (S1021), and judges whether the difference between the maximum value Vcmax of the capacitor voltage and the average value ⁇ Vc> is smaller than the threshold value Vth0 (also called the first difference threshold) (S1022). If the result of this judgment is that the difference between the maximum value Vcmax of the capacitor voltage and the average value ⁇ Vc> is smaller than the threshold value Vth0 (YES in S1022), the upper control device 3 judges that the capacitor voltage Vc of the converter cells 7 as a whole has increased due to an accident or disturbance in the power system, and executes the short-time gate block processing described in FIG. 5 for all converter cells 7 (S103).
  • Vth0 also called the first difference threshold
  • the upper control device 3 determines that at least the converter cell 7 whose storage element 24 voltage has the maximum value Vcmax is an isolated failure, and by deliberately not performing gate blocking processing for a short period of time, it increases the voltage of the storage element 24 of this converter cell 7 and closes the bypass switch BPS (S1023).
  • the upper control device 3 advances the process to steps S1041 to S1043.
  • the upper control device 3 calculates the maximum value Vcmax of the capacitor voltage Vc of all converter cells 7 (S1041), and judges whether the difference between the maximum value Vcmax of the capacitor voltage and the average value ⁇ Vc> is smaller than the threshold value Vth1 (also called the second difference threshold) (S1042). If the result of this judgment is that the difference between the maximum value Vcmax of the capacitor voltage and the average value ⁇ Vc> is smaller than the threshold value Vth1 (YES in S1042), the upper control device 3 judges that the capacitor voltage Vc of the converter cells 7 as a whole has increased due to an accident or disturbance in the power system, and executes the long-term gate block processing described in FIG. 6 for all converter cells 7 (S106).
  • the upper control device 3 determines that at least the converter cell 7 whose storage element 24 voltage has the maximum value Vcmax is an isolated failure, and by deliberately not performing gate blocking processing for a long period of time, increases the voltage of the storage element 24 of this converter cell 7 and closes the bypass switch BPS (S1043).

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Abstract

電力変換装置（１）において、各変換器セル（７）の個別制御部（２７）は、上位制御装置（３）からバイパススイッチ（ＢＰＳ）の投入待機指令を受信していない場合には、蓄電素子（２４）の電圧が第１の過電圧閾値（ＯＶ２）を超えているときにバイパススイッチ（ＢＰＳ）を投入し、バイパススイッチ（ＢＰＳ）の投入待機指令を受信した場合には、第１の過電圧閾値（ＯＶ２）に代えて、蓄電素子（２４）の電圧が第１の過電圧閾値（ＯＶ２）よりも高い第２の過電圧閾値（ＯＶ２Ｈ）を超えているときに、バイパススイッチ（ＢＰＳ）を投入し、それ以外の事由ではバイパススイッチ（ＢＰＳ）を投入しないように構成される。

Description

電力変換装置
　本開示は、電力変換装置に関する。
　自励式ＨＶＤＣ（High　Voltage　Direct　Current：高圧直流）送電のための代表的な電力変換装置として、複数の単位変換器がカスケードに接続されたモジュラーマルチレベル変換器（ＭＭＣ：Modular　Multilevel　Converter）が知られている。以下、単位変換器を「変換器セル」または「サブモジュール」（ＳＭ：Submodule）とも称する。通常、変換器セルは、複数のスイッチング素子と蓄電素子（代表的には、キャパシタ）とを備える。
　モジュラーマルチレベル変換器は、従来の２レベル変換器に比べて低損失および高調波削減などの利点を有する。しかし、蓄電素子が個々の変換器セルに分散配置されるため、個々の蓄電素子の電圧維持が重要となる。
　通常運転状態では蓄電素子の電圧を一定範囲に保つよう制御が行われるが、電力系統の事故または変換器セルの故障などにより、蓄電素子の電圧が過電圧（ＯＶ：Over　Voltage）になる場合がある。このような場合に適切な保護を行うことにより、運転継続性を最大限維持しつつも機器破壊を防止する必要がある。以下、過電圧保護について具体例を示す。
　特開２０１９－０２２３１３号公報（特許文献１）に開示された電力変換装置は、過電圧保護機能と事故判別回路とを備える。過電圧保護機能は、いずれか１つの変換器セルの蓄電素子の電圧が規定の最大電圧の１．５倍等になったときに、当該変換器セルをバイパスする。事故判別回路は、電力系統で地絡等の事故が生じたと判別した場合に、キャパシタ電圧が過電圧保護機能の動作電圧まで上昇する前に、各変換器セルの動作をゲートブロックにより停止させる。
　特開２０１７－１７５７４０号公報（特許文献２）に開示された電力変換装置の制御回路は、いずれかの変換器セルのキャパシタ電圧が過電圧レベル以上になった場合に、各変換器セルの動作をゲートブロックにより停止させる。さらに、制御回路は、電圧値が過電圧レベルよりも低い電圧上昇レベル以上の変換器セルの個数が予め定める数を超えた場合に、各変換器セルの動作をゲートブロックにより停止させる。さらに、制御回路は、いずれかの変換器セルのキャパシタ電圧が過電圧レベルと電圧上昇レベルとの間のバイパスレベル以上になった場合に、該当する変換器セルをバイパスする。
　特開２０１９－２１３３８２号公報（特許文献３）に開示された電力変換装置において、上位制御装置は、各変換器セルのキャパシタ電圧の平均値を算出し、算出した平均値を各変換器セルの制御部に出力する。各変換器セルの制御部は、キャパシタ電圧の検出結果と平均値との差が閾値以上の場合に、キャパシタ電圧を異常と判定して入出力端子間をバイパスするバイパススイッチを投入する。
特開２０１９－０２２３１３号公報 特開２０１７－１７５７４０号公報 特開２０１９－２１３３８２号公報
　各変換器セルの蓄電素子が過電圧になったときの保護動作を、電力変換装置の上位制御装置からの指令に基づいて行うことは可能である。しかしながら、上位制御装置の処理負荷が増大するという問題が生じたり、異常時に上位制御装置から各変換器セルへの指令の遅れという問題が生じたりする。したがって、上記の保護動作を行うか否かの判断を、上位制御装置と各変換器セルに設けられた個別の制御部とで分担することが望ましい。
　上記の特開２０１９－０２２３１３号公報（特許文献１）および特開２０１７－１７５７４０号公報（特許文献２）に開示された電力変換装置の場合には、全ての保護動作を上位制御装置で行う必要があるため、上記の問題が生じ得る。
　一方、上記の特開２０１９－２１３３８２号公報（特許文献３）の場合には、変換器セルの故障によって変換器セルが過電圧であるか否かは、個別の変換器セルでローカルに判断可能である。しかしながら、この文献では、電力系統の事故によって電力変換器全体でキャパシタ電圧が上昇する場合については特に考慮されておらず、上位制御装置と各変換器セルの個別の制御部とがどのように連系するかについても明らかにされていない。
　さらに、バイパススイッチを投入すべきか否かの判断を変換器セルごとの個別制御系に委ねる場合の問題点は、過酷電圧事故が生じた場合に多くの変換器セルで連鎖的にバイパススイッチが投入されてしまうという事態が生じ得ることである。本来、バイパススイッチは、変換器セルの故障時にシステムの運転継続を主目的としている。バイパススイッチが投入されたときには、手動開放後に接点の健全性確認が必要であり、火薬の点火によって接点を投入する方式の場合には、バイパススイッチの交換が必要になる。このため、バイパススイッチが不必要に連鎖投入されてしまうと、再起動までに時間を要し、システムの稼働率を悪化させる結果になる。バイパススイッチを投入してもシステムを運転継続できない場合には、基本的にはバイパススイッチを投入すべきでない。バイパススイッチの他の目的には、系統故障時の過電圧による変換器セルの蓄電素子の絶縁破壊防止という目的もあるが、他の変換器セルへの波及事故の防止のためであり、あくまで副次的な目的であり、バイパススイッチの投入条件が主目的の場合と異なる。
　本開示は、上記の問題点を考慮してなされたものであり、その目的の一つは、いずれかの変換器セルの蓄電素子が過電圧になったときの保護動作を、上位制御装置と各変換器セルの個別制御部との連系によって高速かつ信頼性高く実現することである。
　一実施形態の電力変換装置は、カスケード接続された複数の変換器セルを含むアーム回路を備える電力変換器と、電力変換器を制御する上位制御装置とを備える。複数の変換器セルの各々は、第１の入出力端子および第２の入出力端子と、複数の半導体スイッチング素子を含むブリッジ回路と、ブリッジ回路を介して第１の入出力端子および第２の入出力端子に接続される蓄電素子と、第１の入出力端子と第２の入出力端子との間を接続するバイパススイッチと、上位制御装置と信号線を介して接続された個別制御部とを含む。個別制御部は、上位制御装置からバイパススイッチの投入待機指令を受信していない場合には、蓄電素子の電圧が第１の過電圧閾値を超えているときにバイパススイッチを投入し、バイパススイッチの投入待機指令を受信した場合には、前記複数の半導体スイッチング素子をオフにするゲートブロックを行い、上記の第１の過電圧閾値に代えて、蓄電素子の電圧が第１の過電圧閾値よりも高い第２の過電圧閾値を超えているときに、バイパススイッチを投入するように構成される。
　上記の実施形態によれば、バイパススイッチの不要な連鎖投入を上位制御装置からの投入待機指令によって防止でき、かつ極端な過電圧の場合のバイパススイッチの投入は個別制御部の判断によってできるので、いずれかの変換器セルの蓄電素子が過電圧になったときの保護動作を、上位制御装置と各変換器セルの個別制御部との連系によって高速かつ信頼性高く実現できる。
実施の形態１に係る電力変換装置の概略構成図である。 図１の各レグ回路を構成するサブモジュールの一例を示す回路図である。 上位制御装置のハードウェア構成例を示すブロック図である。 蓄電素子の過電圧保護方法の全体的手順を示すフローチャートである。 図４の短時間ゲートブロック処理の詳細な手順を示すフローチャートである。 図４の長時間ゲートブロック処理の詳細な手順を示すフローチャートである。 重大故障の判定基準の具体例を説明するためのフローチャートである。 二重化された制御装置の構成について説明するための図である。 図４のバイパススイッチ投入処理１の詳細な手順を示すフローチャートである。 図９のシステム停止処理の手順を示すフローチャートである。 図４のバイパススイッチ投入処理２の詳細な手順を示すフローチャートである。 図４～図１１で説明した過電圧を判定するための各閾値電圧の高低関係と各閾値電圧に応じた保護動作とその目的とを表形式でまとめた図である。 各アーム回路の電圧指令値の生成方法を説明するためのブロック図である。 高電圧直流送電システムの構成例を示す図である。 図１４の電力変換装置の起動処理手順の一例を示すフローチャートである。 図１４の電力変換装置の停止処理手順の一例を示すフローチャートである。 図４に示す過電圧保護処理において、上位制御装置による処理の変形例を示すフローチャートである。
　以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
　実施の形態１．
　［電力変換装置の全体構成］
　図１は、実施の形態１に係る電力変換装置１の概略構成図である。図１を参照して、電力変換装置１は、互いにカスケードに接続された複数の変換器セル７を含むモジュラーマルチレベル変換器によって構成されている。電力変換装置１は、直流回路１４と交流回路１２との間で電力変換を行なう。電力変換装置１は、電力変換器２と、上位制御装置３とを含む。
　電力変換器２は、正極直流端子（すなわち、高電位側直流端子）Ｎｐと、負極直流端子（すなわち、低電位側直流端子）Ｎｎとの間に互いに並列に接続された複数のレグ回路４ｕ，４ｖ，４ｗ（総称する場合または任意のものを示す場合、レグ回路４と記載する）を含む。
　レグ回路４は、交流を構成する複数相の各々に設けられる。レグ回路４は、交流回路１２と直流回路１４との間に接続され、両回路間で電力変換を行なう。図１には、交流回路１２が３相交流系統の場合が示され、Ｕ相、Ｖ相、Ｗ相にそれぞれ対応して３個のレグ回路４ｕ，４ｖ，４ｗが設けられている。
　レグ回路４ｕ，４ｖ，４ｗにそれぞれ設けられた交流入力端子Ｎｕ，Ｎｖ，Ｎｗは、変圧器１３を介して交流回路１２に接続される。交流回路１２は、たとえば、交流電源などを含む交流電力系統である。図１では、図解を容易にするために、交流入力端子Ｎｖ，Ｎｗと変圧器１３との接続は図示していない。
　各レグ回路４に共通に接続された高電位側直流端子Ｎｐおよび低電位側直流端子Ｎｎは、直流回路１４に接続される。直流回路１４は、たとえば、直流送電網などを含む直流電力系統または他の電力変換装置の直流端子である。後者の場合、２台の電力変換装置を連結することによって定格周波数などが異なる交流電力系統間を接続するためのＢＴＢ（Back　To　Back）システムが構成される。
　図１の変圧器１３を用いる代わりに、連系リアクトルを介して交流回路１２に接続する構成としてもよい。さらに、交流入力端子Ｎｕ，Ｎｖ，Ｎｗに代えてレグ回路４ｕ，４ｖ，４ｗにそれぞれ一次巻線を設け、この一次巻線と磁気結合する二次巻線を介してレグ回路４ｕ，４ｖ，４ｗが変圧器１３または連系リアクトルに交流的に接続するようにしてもよい。この場合、一次巻線を下記のリアクトル８Ａ，８Ｂとしてもよい。すなわち、レグ回路４は、交流入力端子Ｎｕ，Ｎｖ，Ｎｗまたは上記の一次巻線など、各レグ回路４ｕ，４ｖ，４ｗに設けられた接続部を介して電気的に（すなわち直流的または交流的に）交流回路１２と接続される。
　レグ回路４ｕは、高電位側直流端子Ｎｐから交流入力端子Ｎｕまでの上アーム回路５と、低電位側直流端子Ｎｎから交流入力端子Ｎｕまでの下アーム回路６とを含む。上アーム回路５および下アーム回路６の接続点である交流入力端子Ｎｕは、変圧器１３と接続される。高電位側直流端子Ｎｐおよび低電位側直流端子Ｎｎは、直流回路１４に接続される。上アーム回路５および下アーム回路６を総称してアーム回路と記載する。レグ回路４ｖ，４ｗについても同様の構成を有するので、以下、レグ回路４ｕの構成について代表的に説明する。
　上アーム回路５は、カスケード接続された複数の変換器セル７と、リアクトル８Ａとを含む。複数の変換器セル７およびリアクトル８Ａは、直列に接続されている。同様に、下アーム回路６は、カスケード接続された複数の変換器セル７と、リアクトル８Ｂとを含む。複数の変換器セル７およびリアクトル８Ｂは、直列に接続されている。
　以下の説明では、上アーム回路５および下アーム回路６の各々に含まれる変換器セル７の数をＮｃｅｌｌ＋Ｒｃｅｌｌとする。但し、Ｎｃｅｌｌ≧２、Ｒｃｅｌｌ≧１とする。Ｎｃｅｌｌは運転に最低限必要な変換器セル７の数であり、Ｒｃｅｌｌは冗長セルの数である。ただし、Ｎｃｅｌｌ＋Ｒｃｅｌｌ個の変換器セル７は一緒に動作するので冗長セルとその他のセルとに区別はない。Ｎｃｅｌｌ＋Ｒｃｅｌｌ個の変換器セル７のうち１個が故障した場合、当該故障したセルは、そのバイパススイッチＢＰＳ（図２を参照）を投入することにより短絡される。したがって、Ｎｃｅｌｌ＋Ｒｃｅｌｌ個の変換器セル７のうちＲｃｅｌｌ個の変換器セル７が故障すると、冗長セルの残数は０になる。さらにもう１個の変換器セル７が故障すると当該アームに含まれる変換器セル７の数がＮｃｅｌｌ個未満になるので、それ以降電力変換器２を使用できなくなる。
　リアクトル８Ａが挿入される位置は、レグ回路４ｕの上アーム回路５のいずれの位置であってもよく、リアクトル８Ｂが挿入される位置は、レグ回路４ｕの下アーム回路６のいずれの位置であってもよい。リアクトル８Ａ，８Ｂはそれぞれ複数個設けられてもよい。各リアクトルのインダクタンス値は互いに異なっていてもよい。さらに、上アーム回路５のリアクトル８Ａのみ、もしくは、下アーム回路６のリアクトル８Ｂのみを設けてもよい。また、変圧器結線を工夫して、直流分電流の磁束を打ち消すとともに、交流分電流に対して変圧器の漏れリアクタンスが作用することでリアクトルの代替としてもよい。リアクトル８Ａ，８Ｂを設けることにより、交流回路１２または直流回路１４等の事故時における事故電流の急激な増大を抑制することができる。
　電力変換装置１は、さらに、制御に使用される電気量（電流、電圧など）を計測する各検出器として、交流電圧検出器１０と、交流電流検出器１６と、直流電圧検出器１１Ａ，１１Ｂと、各レグ回路４に設けられたアーム電流検出器９Ａ，９Ｂと、直流電流検出器１７とを含む。これらの検出器によって検出された信号は、上位制御装置３に入力される。
　なお、図１では図解を容易にするために、各検出器から上位制御装置３に入力される信号の信号線と、上位制御装置３および各変換器セル７間で入出力される信号の信号線とは、一部まとめて記載されているが、実際には検出器ごとおよび変換器セル７ごとに設けられている。各変換器セル７と上位制御装置３との間の信号線は、送信用と受信用とが別個に設けられていてもよい。信号線は、たとえば光ファイバによって構成される。
　次に、各検出器について具体的に説明する。
　交流電圧検出器１０は、交流回路１２のＵ相の交流電圧Ｖａｃｕ、Ｖ相の交流電圧Ｖａｃｖ、および、Ｗ相の交流電圧Ｖａｃｗを検出する。以下の説明では、Ｖａｃｕ、Ｖａｃｖ、および、Ｖａｃｗを総称してＶａｃとも記載する。
　交流電流検出器１６は、交流回路１２のＵ相の交流電流Ｉａｃｕ、Ｖ相の交流電流Ｉａｃｖ、および、Ｗ相の交流電流Ｉａｃｗを検出する。以下の説明では、Ｉａｃｕ、Ｉａｃｖ、およびＩａｃｗを総称してＩａｃとも記載する。
　直流電圧検出器１１Ａは、直流回路１４に接続された高電位側直流端子Ｎｐの直流電圧Ｖｄｃｐを検出する。直流電圧検出器１１Ｂは、直流回路１４に接続された低電位側直流端子Ｎｎの直流電圧Ｖｄｃｎを検出する。直流電圧Ｖｄｃｐと直流電圧Ｖｄｃｎとの差を直流電圧Ｖｄｃとする。直流電流検出器１７は、高電位側直流端子Ｎｐまたは低電位側直流端子Ｎｎを流れる直流電流Ｉｄｃを検出する。
　Ｕ相用のレグ回路４ｕに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム回路５に流れる上アーム電流Ｉｐｕ、および、下アーム回路６に流れる下アーム電流Ｉｎｕをそれぞれ検出する。Ｖ相用のレグ回路４ｖに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム電流Ｉｐｖおよび下アーム電流Ｉｎｖをそれぞれ検出する。Ｗ相用のレグ回路４ｗに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム電流Ｉｐｗおよび下アーム電流Ｉｎｗをそれぞれ検出する。以下の説明では、上アーム電流Ｉｐｕ、Ｉｐｖ、Ｉｐｗを総称して上アーム電流Ｉａｒｍｐとも記載し、下アーム電流Ｉｎｕ、Ｉｎｖ、Ｉｎｗを総称して下アーム電流Ｉａｒｍｎとも記載し、上アーム電流Ｉａｒｍｐと下アーム電流Ｉａｒｍｎとを総称してＩａｒｍとも記載する。
　［サブモジュールの構成例］
　図２は、図１の各レグ回路を構成するサブモジュールの一例を示す回路図である。図１に示す変換器セル７は、ハーフブリッジ型の変換回路２０ＨＢと、蓄電素子としての蓄電素子２４と、電圧検出器２５と、個別制御部２７とを含む。変換回路２０ＨＢをブリッジ回路２０ＨＢとも称する。
　ハーフブリッジ型の変換回路２０ＨＢは、互いに直列接続されたスイッチング素子２２Ａ，２２Ｂと、ダイオード２３Ａ，２３Ｂとを含む。ダイオード２３Ａ，２３Ｂは、スイッチング素子２２Ａ，２２Ｂとそれぞれ逆並列（すなわち、並列かつ逆バイアス方向）に接続される。以下、スイッチング素子２２Ａ，２２Ｂおよびダイオード２３Ａ，２３Ｂについて、総称する場合または任意の１つを示す場合に、スイッチング素子２２およびダイオード２３とそれぞれ記載する。
　蓄電素子２４は、スイッチング素子２２Ａ，２２Ｂの直列接続回路と並列に接続され、直流電圧を保持する。蓄電素子２４として、代表的には直流コンデンサが用いられる。スイッチング素子２２Ａ，２２Ｂの接続ノードは高電位側の入出力端子２６Ｐと接続される。スイッチング素子２２Ｂと蓄電素子２４との接続ノードは低電位側の入出力端子２６Ｎと接続される。
　典型的には、入出力端子２６Ｐは、正極側に隣接する変換器セル７の入出力端子２６Ｎと接続される。入出力端子２６Ｎは、負極側に隣接する変換器セル７の入出力端子２６Ｐと接続される。
　各スイッチング素子２２Ａ，２２Ｂには、オン動作とオフ動作の両方を制御可能な自己消弧型のスイッチング素子が用いられる。スイッチング素子２２Ａ，２２Ｂは、例えば、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）またはＧＣＴ（Gate　Commutated　Turn-off　thyristor）である。
　なお、変換器セル７の変換回路は、上記のようなハーフブリッジ型の変換回路２０ＨＢに限られない。たとえば、変換器セル７は、フルブリッジ型の変換回路、またはスリークオーターブリッジ型の変換回路を用いて構成されていてもよい。
　バイパススイッチＢＰＳは、入出力端子２６Ｐ，２６Ｎ間に接続される。バイパススイッチＢＰＳは、接点を閉じることによりスイッチング素子２２Ｂの両端を短絡可能に構成されるスイッチであり、事故電流の通電が可能である。すなわち、バイパススイッチＢＰＳは、変換器セル７を短絡することにより、変換器セル７に含まれる各素子（スイッチング素子２２Ａ，２２Ｂ、ダイオード２３Ａ，２３Ｂおよび蓄電素子２４）を事故時に発生する過電流から保護する。
　また、バイパススイッチＢＰＳは、変換器セル７の各素子が故障した場合に、当該変換器セル７を短絡させる際にも利用される。これにより、複数の変換器セル７のうちの任意の変換器セル７が故障しても、他の変換器セル７を利用することにより電力変換装置１の運転継続が可能となる。
　なお、バイパススイッチＢＰＳが投入されたときには、手動開放後に接点の健全性確認が必要であり、火薬の点火によって接点を投入する方式の場合には、バイパススイッチの交換が必要になる。したがって、バイパススイッチを投入してもシステムを運転継続できない場合には、基本的にはバイパススイッチを投入すべきでない。故障した変換器セル７を短絡することにより運転継続を図るということが、バイパススイッチＢＰＳの本来の利用目的である。
　電圧検出器２５は、蓄電素子２４の両端２４Ｐ，２４Ｎの間の電圧（すなわち、キャパシタ電圧）を検出する。
　個別制御部２７は、上位制御装置３から受信した制御指令２８に基づいて、位相シフトＰＷＭ制御に従ってスイッチング素子２２Ａ，２２Ｂのオンおよびオフを制御するためのゲート信号を生成する。個別制御部２７は、さらに、変換器セル７の異常判定情報と、電圧検出器２５によって検出されたキャパシタ電圧とを含む信号２９を上位制御装置３に送信する。
　典型的には、個別制御部２７は、通常動作時（すなわち、入出力端子２６Ｐ，２６Ｎ間に零電圧または正電圧を出力する場合）には、スイッチング素子２２Ａ，２２Ｂの一方をオン状態とし、他方をオフ状態となるように制御を行なう。スイッチング素子２２Ａがオン状態であり、スイッチング素子２２Ｂがオフ状態のとき、入出力端子２６Ｐ，２６Ｎ間には蓄電素子２４の両端間の電圧が印加される。逆に、スイッチング素子２２Ａがオフ状態であり、スイッチング素子２２Ｂがオン状態のとき、入出力端子２６Ｐ，２６Ｎ間は０Ｖとなる。
　変換器セル７は、スイッチング素子２２Ａ，２２Ｂを交互にオン状態とすることによって、零電圧および蓄電素子２４の電圧に依存した正電圧を出力することができる。ダイオード２３Ａ，２３Ｂは、スイッチング素子２２Ａ，２２Ｂに逆方向電圧が印加されたときの保護のために設けられている。
　変換器セル７には、蓄電素子２４の電圧に基づいて個別制御部２７の駆動電圧を生成する電源回路（不図示）が設けられている。したがって、蓄電素子２４の電圧が低いときには、個別制御部２７は動作できない。
　上記の個別制御部２７は、ＡＳＩＣ（Application　Specific　Integrated　Circuit）等の専用回路によって構成してもよいし、ＦＰＧＡ（Field　Programmable　Gate　Array）などを利用して構成してもよい。もしくは、ＣＰＵ（Central　Processing　Unit）およびメモリを含むコンピュータをベースに構成されていてもよいし、上記の２個以上の組み合わせによって構成されていてもよい。
　［制御装置のハードウェア構成の一例］
　図３は、制御装置のハードウェア構成例を示すブロック図である。図３には、コンピュータによって上位制御装置３を構成する例が示される。さらに、図３には、コンピュータ（すなわち、制御指令生成部１９）と各変換器セル７との間を、中継装置１８を介して接続する例が示されている。
　図３を参照して、上位制御装置３は、制御指令生成部１９と中継装置１８とを含む。制御指令生成部１９は、各変換器セル７を運転制御するための制御指令６１を生成し、生成した制御指令を、中継装置１８を介して各変換器セル７に出力する。制御指令６１は、各変換器セル７を制御するための各種指令を含む。たとえば、制御指令６１は、電圧指令および同期指令を含む駆動指令６２などを含む。電圧指令は、各レグ回路４ｕ，４ｖ，４ｗにおける上アーム５の出力電圧指令値および下アーム６の出力電圧指令値であり、同期指令は、各変換器セル７の動作の同期をとるための指令である。
　制御指令生成部１９は、１つ以上の入力変換器３０と、１つ以上のサンプルホールド（Ｓ／Ｈ）回路３１と、マルチプレクサ（ＭＵＸ）３２と、Ａ／Ｄ（Analog-to-Digital）変換器３３とを含む。さらに、制御指令生成部１９は、１つ以上のＣＰＵ３４と、ＲＡＭ（Random　Access　Memory）３５と、ＲＯＭ（Read　Only　Memory）３６とを含む。更に、制御指令生成部１９は、１つ以上の入出力インターフェイス（Ｉ／Ｆ）３７と、補助記憶装置３８と、上記の構成要素間を相互に接続するバス３９を含む。
　入力変換器３０は、入力チャンネルごとに補助変成器（図示せず）を有する。各補助変成器は、図１の各電気量検出器による検出信号を、後続する信号処理に適した電圧レベルの信号に変換する。
　サンプルホールド回路３１は、入力変換器３０ごとに設けられる。サンプルホールド回路３１は、対応の入力変換器３０から受けた電気量を表す信号を規定のサンプリング周波数でサンプリングして保持する。
　マルチプレクサ３２は、複数のサンプルホールド回路３１に保持された信号を順次選択する。Ａ／Ｄ変換器３３は、マルチプレクサ３２によって選択された信号をデジタル値に変換する。なお、複数のＡ／Ｄ変換器３３を設けることによって、複数の入力チャンネルの検出信号に対して並列的にＡ／Ｄ変換を実行するようにしてもよい。
　ＣＰＵ３４は、制御指令生成部１９の全体を制御し、プログラムに従って演算処理を実行する。揮発性メモリとしてのＲＡＭ３５及び不揮発性メモリとしてのＲＯＭ３６は、ＣＰＵ３４の主記憶として用いられる。ＲＯＭ３６は、プログラム及び信号処理用の設定値などを収納する。補助記憶装置３８は、ＲＯＭ３６に比べて大容量の不揮発性メモリであり、プログラム及び電気量検出値のデータなどを格納する。
　入出力インターフェイス３７は、ＣＰＵ３４及び外部装置の間で通信する際のインターフェイス回路である。
　なお、図３の例とは異なり、制御指令生成部１９の少なくとも一部をＦＰＧＡ及び、ＡＳＩＣ等の回路を用いて構成することも可能である。たとえば、後述する図１３に記載された各機能ブロックの機能は、図３に例示されたコンピュータをベースに構成することもできるし、その少なくとも一部をＦＰＧＡ及びＡＳＩＣなどの回路を用いて構成することができる。また、各機能ブロックの機能の少なくとも一部は、アナログ回路によって構成することも可能である。
　中継装置１８は、制御指令生成部１９と各変換器セル７との間に接続される。中継装置１８は、スター型のネットワークを介して各変換器セル７と接続されている。典型的には、中継装置１８は、専用回路によって構成され、その一部または全部をＦＰＧＡによって構成してもよい。
　中継装置１８は、制御指令生成部１９から受信した制御指令を各変換器セル７に送信する。さらに、中継装置１８は、変換器セル７の電圧検出器２５によって計測された蓄電素子２４の電圧（キャパシタ電圧Ｖｃとも称する）の値を受信する。中継装置１８は、制御指令生成部１９のＣＰＵ３４の代わりに、全変換器セル７のキャパシタ電圧Ｖｃの平均値＜Ｖｃ＞、最大値、最小値などを計算してもよい。これにより、多数のセルがあっても通信量および処理量の増加が抑制できるので、少ない通信線で高速かつ低遅延の通信が可能になる。
　［蓄電素子の過電圧に対する基本的対処方針について］
　以下、上記の構成の電力変換器において、各変換器セルに設けられた蓄電素子の過電圧に対する基本的対処方針について説明する。具体的には、以下の（１）～（３）の場合について対処する必要がある。
　（１）交流系統または直流系統において事故または擾乱が発生した場合
　この場合、電力系統側から電力変換器２へ流れ込む電流によってアーム全体で各変換器セルの蓄電素子２４の電圧が上昇して過電圧になる虞がある。蓄電素子２４の電圧にスイッチング素子２２のスイッチングによるサージ電圧を加えた合成電圧が、スイッチング素子２２および蓄電素子２４などの素子の耐圧を超えると、当該素子は破壊される虞がある。また、上記の合成電圧が素子耐圧を超えるとスイッチング素子２２のスイッチングが再開できないので、放電によって蓄電素子２４の電圧が低下するまで電力変換器２の運転を再開できず、長時間の停止となって運転継続性が悪化する。したがって、合成電圧が上記の限界値に達する前に、電力変換器２を構成する全ての変換器セル７をゲートブロックすることにより流入電流を抑制する必要がある。
　ここで、ゲートブロックとは、各変換器セル７を構成する全てのスイッチング素子２２のスイッチング動作を停止してオフ状態にすることをいう。ゲートブロックによって交流回路１２および直流回路１４からの電流の流入を抑制できる理由は次のとおりである。
　各変換器セル７がゲートブロックされた場合には、ダイオード２３を介して各アーム回路５，６の蓄電素子２４が直列に接続される。したがって、直流回路１４または交流回路１２から電力変換器２に電流を流入させるためには、電流経路上のキャパシタ電圧の総和を超える電圧を電力変換器２に印加する必要がある。
　具体的に、キャパシタ電圧の許容上昇率をγとし、ＰＷＭ制御の定格交流変調率をＭａｃとすると、交流回路１２から電力変換器２に電流を注入するためには、交流定格電圧のγ／Ｍａｃ倍の制限電圧より高い値の交流電圧を電力変換器２に印加する必要がある。一例として、γ＝１．３、Ｍａｃ＝０．８とすると、交流定格電圧の１．６２５倍より高い値の交流電圧が必要となる。また、直流回路１４から電力変換器２に電流を注入するためには、直流定格電圧の２×γ倍の制限電圧より高い値の直流電圧を電力変換器２に印加する必要がある。一例として、γ＝１．３とすると、直流定格電圧の２．６倍より高い値の直流電圧が必要となる。なお、本開示では、必要な尤度を考慮しつつ上記の制限電圧を超える電圧が電力変換器２に印加される場合を過酷事故と称する。
　（２）単一の変換器セル７の故障によって単一の蓄電素子が過電圧になる場合
　各変換器セル７の個別制御部２７は、種々の方法で変換器セル７の故障を監視している。たとえば、個別制御部２７は、蓄電素子２４の電圧が過電圧（ＯＶ）または不足電圧（ＵＶ）になっているか否かを監視する。また、個別制御部２７は、上位制御装置３から定期的に制御指令２８を受信しているか否かを監視する。多くの故障の発生の有無は、蓄電素子２４の電圧異常によって識別できる。
　単一の変換器セル７の故障によって、当該蓄電素子２４の電圧が過電圧となっている場合には、当該変換器セル７のバイパススイッチＢＰＳを投入する（すなわち、閉状態にする）ことによって、電力変換器２の運転を継続できる。蓄電素子２４の電圧の上昇速度に比べて、バイパススイッチＢＰＳの投入に時間がかかる場合には、当該故障した変換器セル７を含めた全アームのゲートブロックにより、蓄電素子２４の電圧上昇速度を抑制できる。
　（３）電力系統の過酷事故時に各変換器セルの蓄電素子の電圧が上昇する場合
　上記（１）で説明したように、電力系統で事故が生じた場合にはゲートブロックによって電力変換器２への電流の流れ込みを抑制する。しかしながら、過酷事故の場合には、ゲートブロックしていたとしても電力変換器２にさらに電流が流れ込み各蓄電素子２４の電圧がさらに上昇する。この結果、スイッチング素子２２がスイッチングしていなくても、キャパシタ電圧が、スイッチング素子２２、蓄電素子２４、およびブスバーの耐圧を超えると絶縁破壊する虞がある。そこで、変換器セルの破損による他の変換器セルの波及故障を防ぐため、耐圧に達した変換器セル７に対してバイパススイッチＢＰＳを投入する。
　上記（１）～（３）の場合は、それぞれ対処方法が異なるので、各場合の検出および識別が重要となる。全ての場合の検出を上位制御装置３で実行すれば、各場合の識別は可能である。しかしながら、そうすると、上位制御装置３の処理負担が増大し、上位制御装置３と各変換器セル７との間の通信性能に依存して保護処理が遅延し、また通信異常による信頼性の低下などの問題が生じる。一方、各変換器セル７によるローカル保護処理だけでは、利用可能な情報が限られるため上記の（１）～（３）の識別が困難になる。たとえば、各変換器セル７における自己の蓄電素子２４の電圧だけでは、上記の（１）と（２）の場合を区別できない。
　したがって、上位制御装置３での保護処理と各変換器セル７内でのローカル保護処理との組み合わせが重要である。上位系での保護処理とローカル系での保護処理を適切に組み合わせることにより、上位制御装置３の処理負担を軽減し、保護処理を高速化し、信頼性（すなわち、ロバスト性）を確保できる。
　［蓄電素子の過電圧に対する具体的な保護処理方法］
　以下、図４～図１２を参照して、本実施形態における蓄電素子の過電圧保護について具体的に説明する。
　以下に詳述するように、本実施形態による蓄電素子の過電圧保護方法は、上位制御装置３の処理負担の軽減、保護処理の速度、およびロバスト性を考慮して、上位系処理と各変換器セル７におけるローカル処理とを組み合わせたものである。上記の（１）の場合は、上位制御装置３によって対処し、上記の（２）および（３）の場合は、各変換器セル７によるローカル処理によって対処する。
　図４は、蓄電素子の過電圧保護方法の全体的手順を示すフローチャートである。図４を参照して、電力系統および変換器セル７のいずれにおいても故障が生じていない通常状態では、上位制御装置３は、直流電圧、直流電流、交流電圧、交流電流、アーム電流の各計測値に基づいて電圧指令値Ｖｒｅｆを算出し、算出した電圧指令値Ｖｒｅｆを各変換器セル７に送信する（Ｓ１００）。
　さらに、上位制御装置３は、アーム電流および直流電流の計測値に基づいて各相の循環電流Ｉｚを算出するとともに、全セルのキャパシタ電圧Ｖｃの計測値に基づいてキャパシタ電圧Ｖｃのばらつきを低減するように循環電流指令値Ｉｚｒｅｆを生成する。上位制御装置３は、算出した循環電流を循環電流指令値に追従制御するための各相の循環制御指令値Ｖｚを算出し、算出した循環制御指令値Ｖｚを各変換器セル７に送信する（Ｓ１００）。
　各変換器セル７の個別制御部２７は、上位制御装置３から受信した電圧指令値Ｖｒｅｆおよび循環制御指令値Ｖｚに基づく位相シフトＰＷＭ（パルス幅変調：Pulse　Width　Modulation）により、スイッチング素子２２の開閉を制御する（Ｓ２０１）。
　具体的に、個別制御部２７は、キャリア信号（たとえば、三角波）によって電圧指令値Ｖｒｅｆを変調することによってスイッチング素子２２Ａ，２２Ｂのオンオフを制御するためのゲート信号を生成する。さらに、個別制御部２７は、循環制御指令値Ｖｚに応じてゲート信号のパルス幅を変化させる。たとえば、循環制御指令値Ｖｚが大きいほどゲート信号のパルス幅が大きくなるようにする。これにより、循環電流の制御が可能になる。
　ここで、位相シフトＰＷＭ制御とは、同一アーム回路（上アーム回路５または下アーム回路６）を構成する複数の変換器セル７のそれぞれに対して出力されるＰＷＭ信号のタイミング（すなわち、位相）を相互にずらすものである。これによって、各変換器セル７の出力電圧の合成電圧に含まれる高調波成分が削減されることが知られている。
　各変換器セル７は、さらに、電圧検出器２５によって計測された蓄電素子２４の電圧（キャパシタ電圧Ｖｃとも称する）の値を、中継装置１８を介して制御指令生成部１９に送信する（Ｓ２０２）。中継装置１８は、各変換器セル７から受信したキャパシタ電圧Ｖｃに基づいて、全変換器セル７のキャパシタ電圧Ｖｃの平均値＜Ｖｃ＞、最大値、最小値などを計算する（Ｓ１０１）。キャパシタ電圧Ｖｃの平均値などの計算は、制御指令生成部１９のＣＰＵ３４において行うことも可能である。
　なお、キャパシタ電圧の平均値＜Ｖｃ＞は、電力変換器２を構成する各変換器セル７の蓄電素子２４の電圧が全体として上昇しているか否かを判定するための評価値として用いられている。したがって、評価値は、全てのキャパシタ電圧の平均値＜Ｖｃ＞に限定されない。平均値に代えて中央値を用いてもよいし、全体の傾向を反映する程度の個数の蓄電素子２４の平均値を用いてもよい。もしくは、キャパシタ電圧Ｖｃが閾値を超過している変換器セル７の個数を評価値に用いてもよい。
　電力系統の事故時または擾乱時は、一般に電力変換器全体のキャパシタ電圧Ｖｃが上昇または下降する。そこで、上位制御装置３は、上記の評価値すなわちキャパシタ電圧の平均値＜Ｖｃ＞と、閾値とを比較することにより（Ｓ１０２，Ｓ１０４）、電力系統に事故または擾乱が生じているか否かを判定する。後述するように、いずれかの変換器セル７が単独で故障している場合には、キャパシタ電圧の平均値＜Ｖｃ＞は殆ど変化しない。このような変換器セル７の単独故障の場合には、当該変換器セル７の個別制御部２７はバイパススイッチＢＰＳを投入する。
　キャパシタ電圧の平均値＜Ｖｃ＞と比較される過電圧判定のための閾値は、ＯＶ０とＯＶ０よりも大きいＯＶ１との２段階設けられる。キャパシタ電圧の平均値＜Ｖｃ＞が第１段階の閾値ＯＶ０より高く、かつ第２段階の閾値ＯＶ１よりは高くない場合（Ｓ１０２でＹＥＳ）、上位制御装置３は、比較的短時間のゲートブロック（ＧＢ）処理を実行する（Ｓ１０３）。ここで、ゲートブロック処理とは、電力変換器２を構成する各変換器セル７の全てのスイッチング素子２２をオフ状態にすることをいう。短時間ゲートブロック処理の詳細な手順は図５に示される。
　一方、キャパシタ電圧の平均値＜Ｖｃ＞が閾値ＯＶ１より高い場合（Ｓ１０４でＹＥＳ）、上位制御装置３は、比較的長時間のゲートブロック処理を実行する（Ｓ１０５）。長時間ゲートブロック処理の詳細な手順は図６に示される。
　図５は、図４の短時間ゲートブロック処理の詳細な手順を示すフローチャートである。短時間ゲートブロック処理は、キャパシタ電圧の平均値＜Ｖｃ＞が第１段階の閾値ＯＶ０より高く、かつ第２段階の閾値ＯＶ１よりは高くない場合（図４のＳ１０２でＹＥＳ）に実行される。
　図５に示すように、上位制御装置３は、最初にゲートブロック（ＧＢ）信号を各変換器セル７に送信する（Ｓ１１０）。各変換器セル７の個別制御部２７は、上位制御装置３から受信したゲートブロック信号に応答して、全スイッチング素子２２をオフ状態にする（Ｓ２１０）。本明細書においてこのように全スイッチング素子２２のオフ状態をゲートブロック状態と称する。
　上位制御装置３は、ゲートブロック信号を各変換器セル７に送信してから予め定めた時間が経過すると（Ｓ１１１でＹＥＳ）、デブロック（ＤＢ）信号を各変換器セル７に送信する（Ｓ１１２）。各変換器セル７の個別制御部２７は、上位制御装置３から受信したデブロック信号に応答して、電圧指令値Ｖｒｅｆに基づくスイッチング素子の開閉制御を再開する。すなわち、ゲートブロック状態が解除される（Ｓ２１１）。ステップＳ１１１における予め定めた時間は、たとえば、交流電力系統の半サイクルから１サイクルの間に設定される。
　上記のように、一定時間のみゲートブロックを実行した後、デブロックすることにより、電力系統の事故発生時の過渡現象に起因した過電圧を緩和させることができ、電力変換器２の運転継続を図ることができる。
　図６は、図４の長時間ゲートブロック処理の詳細な手順を示すフローチャートである。長時間ゲートブロック処理は、キャパシタ電圧の平均値＜Ｖｃ＞が第２段階の閾値ＯＶ１より高い場合（図４のＳ１０４でＹＥＳ）に実行される。
　図６に示すように、上位制御装置３は、最初にゲートブロック信号を各変換器セル７に送信する（Ｓ１２０）。各変換器セル７の個別制御部２７は、上位制御装置３から受信したゲートブロック信号に応答して、全スイッチング素子２２をオフ状態（すなわち、ゲートブロック状態）にする（Ｓ２２０）。
　さらに、各変換器セル７の個別制御部２７は、電圧検出器２５によって計測されたキャパシタ電圧Ｖｃの値を上位制御装置３に送信する（Ｓ２２１）。上位制御装置３は、各変換器セル７から受信したキャパシタ電圧Ｖｃに基づいて、全変換器セル７のキャパシタ電圧Ｖｃの平均値＜Ｖｃ＞を計算する（Ｓ１２１）。上記のステップＳ２２１，Ｓ１２１は定期的に繰り返して実行される。
　なお、全キャパシタ電圧Ｖｃの平均値＜Ｖｃ＞は、各変換器セル７の蓄電素子２４の電圧が全体として上昇しているか否かを判定するための評価値として計算している。したがって、評価値は、全キャパシタ電圧Ｖｃの平均値＜Ｖｃ＞に限らない。たとえば、キャパシタ電圧Ｖｃが閾値を超過している変換器セル７の個数を評価値に用いてもよい。
　上位制御装置３は、算出したキャパシタ電圧の平均値＜Ｖｃ＞（すなわち、評価値）が、閾値ＯＶ１よりも低い値である解除閾値ＯＶ１Ｒよりも低下するまで、ゲートブロック状態を維持する（Ｓ１２２でＮＯ）。各変換器セル７の蓄電素子２４には、保守時の作業員の安全を確保するために大きな抵抗値の放電抵抗が取り付けられている。したがって、ゲートブロック状態のとき、各変換器セル７のキャパシタ電圧Ｖｃは徐々に低下する。
　キャパシタ電圧の平均値＜Ｖｃ＞（すなわち、評価値）が解除閾値ＯＶ１Ｒよりも低下すると（Ｓ１２２でＹＥＳ）、上位制御装置３は、デブロック（ＤＢ）信号を各変換器セル７に送信する（Ｓ１２３）。各変換器セル７の個別制御部２７は、上位制御装置３から受信したデブロック信号に応答して、電圧指令値Ｖｒｅｆに基づくスイッチング素子の開閉制御を再開する。すなわち、ゲートブロック状態が解除される（Ｓ２２２）。このように、キャパシタ電圧の平均値＜Ｖｃ＞（すなわち、評価値）が第２段階の閾値ＯＶ１より高くなった場合には、電力変換器２はある程度長時間停止する。
　図４に戻って、次のステップＳ１０６で、上位制御装置３は、電力変換装置１の内部または電力変換器２が接続されている交流回路１２および直流回路１４に重大故障が発生しているか否かを判定する。本明細書において重大故障とは、典型的には変換器セル７のバイパススイッチＢＰＳを投入しても電力変換器２の運転継続が不可能な場合、および電力変換装置１の内部または電力変換器２が接続されている交流回路１２および直流回路１４の故障のためにバイパススイッチＢＰＳの連鎖投入が予測される場合などをいう。以下、より具体的な例を挙げて説明する。
　図７は、重大故障の判定基準の具体例を説明するためのフローチャートである。図７を参照して、上位制御装置３は、電力変換装置１の内部または交流回路１２または直流回路１４の故障により、電力変換装置１の運転継続ができない場合において、いずれかの変換器セル７がバイパススイッチＢＰＳを投入することがあり得る場合に（Ｓ１５０でＹＥＳ）、重大故障が発生したと判定する（Ｓ１５４）。たとえば、上位制御装置３は、電力変換器２、交流回路１２、および直流回路１４のいずれかが故障したときの故障電流および故障電圧から推定される故障点および故障の種類に基づいて、いずれかの変換器セル７がバイパススイッチＢＰＳを投入することになるか否かを判定する。
　さらに、上位制御装置３は、変換器セル７の故障のためにバイパススイッチＢＰＳが投入された結果、アーム回路５，６に含まれる冗長セルの残数が０未満になった場合に（Ｓ１５１でＹＥＳ）、重大故障が発生したと判定する（Ｓ１５４）。
　さらに、上位制御装置３が二重化されている場合において両方の上位制御装置３が故障した場合（Ｓ１５２でＹＥＳ）、および上位制御装置３と各変換器セル７の個別制御部２７との間の通信システムが二重化されている場合において両方の通信システムが故障した場合に（Ｓ１５３でＹＥＳ）、重大故障が発生したと判定される（Ｓ１５４）。以下、上位制御装置３の二重化について簡単に説明する。
　図８は、二重化された制御装置の構成および動作について説明するための図である。図８を参照して、上位制御装置３は、各レグ回路４に設けられた変換器セル７を制御するために、第１制御指令生成部１９Ａと、第２制御指令生成部１９Ｂと、第１中継装置１８Ａと、第２中継装置１８Ｂとを備える。
　第１制御指令生成部１９Ａは第１制御指令６１Ａを生成し、第２制御指令生成部１９Ｂは第２制御指令６１Ｂを生成する。第１中継装置１８Ａは各変換器セル７に対して第１制御指令６１Ａを送信し、第２中継装置１８Ｂは各変換器セル７に対して第２制御指令６１Ｂを送信する。第１制御指令６１Ａおよび第２制御指令６１Ｂの各々は、駆動指令６２、異常判定情報６３、および指示情報６４を含む。異常判定情報６３は、各系統が異常であるか否かを示す。指示情報６４は、各変換器セル７を運転制御する系統を指示する。
　第１制御指令生成部１９Ａおよび第２制御指令生成部１９Ｂの各々は、自身を異常と判定した場合には、異常判定情報６３によって各変換器セル７に異常判定結果を通知するとともに、相手側の制御指令生成部１９にも異常判定結果を通知する。各変換器セル７は、指示情報が第１系統を示している場合であっても、第１制御指令生成部１９Ａでの異常発生を検出した場合には、各変換器セル７を運転制御する系統として第２系統を選択し、第２系統に対応する第２制御指令に含まれる駆動指令に従ってスイッチング素子２２をＰＷＭ制御する。二重化された制御指令生成部１９Ａ，１９Ｂが両方とも異常の場合には、第１制御指令６１Ａに含まれる異常判定情報６３も、制御指令６１Ｂに含まれる異常判定情報６３も異常判定結果を示している。
　再び図４を参照して、上位制御装置３は、重大故障が発生したと判定した場合には（Ｓ１０６でＹＥＳ）、バイパススイッチＢＰＳの投入待機信号を各変換器セル７に送信する（Ｓ１０７）。さらに、上位制御装置３は、交流遮断器を開放し、電力変換器２を停止する（Ｓ１０８）。重大故障が発生した場合には、電力変換装置１の運転を継続することはできない。一方、上位制御装置３は、重大故障は発生していないと判定した場合には、処理をステップＳ１００に戻す。
　次に、各変換器セル７の個別の保護動作について説明する。各変換器セル７の保護動作は、上位制御装置３からバイパススイッチＢＰＳの投入待機信号（以下、「ＢＰＳ投入待機信号」と記載する）を受信しているか否か（Ｓ２００）によって異なる。
　まず、上位制御装置３からＢＰＳ投入待機信号を受信していない場合（Ｓ２００でＮＯ）の通常状態の場合について説明する。この場合、各変換器セル７の個別制御部２７は、電圧検出器２５によって計測されたキャパシタ電圧Ｖｃが閾値ＯＶ２より高い場合に（Ｓ２０３でＹＥＳ）、自身の変換器セル７が故障であると判定する。図９を参照して後述するように、故障と判定した変換器セル７（以下、故障ＳＭと記載する）は、バイパススイッチＢＰＳを投入することにより（Ｓ２０４）、故障ＳＭを除く他の変換器セル７によって電力変換装置１の運転を継続させる。以下、この場合の処理をバイパススイッチ投入処理１（Ｓ２０４）と称する。バイパススイッチ投入処理１（Ｓ２０４）の詳細については、図９を参照して後述する。
　なお、個別制御部２７は、キャパシタ電圧Ｖｃが閾値ＯＶ２よりも高い状態が一定時間継続した場合に、バイパススイッチＢＰＳを投入するようにしてもよい。もしくは、２個の閾値ＯＶ２ａとＯＶ２ｂ（＞ＯＶ２ａ）とを設け、キャパシタ電圧Ｖｃが閾値ＯＶ２ａよりも高い状態がＴ１時間継続した場合、またはキャパシタ電圧Ｖｃが閾値ＯＶ２ｂよりも高い状態がＴ２（＜Ｔ１）時間継続した場合に、バイパススイッチＢＰＳを投入するようにしてもよい。さらに多くの閾値と判定時間とを設定してもよい。
　一方、各変換器セル７の個別制御部２７は、上位制御装置３からＢＰＳ投入待機信号を受信した場合（Ｓ２００でＹＥＳ）、復旧時に参照するために蓄電素子２４の電圧の変化を不揮発性メモリに記録することを開始する（Ｓ２０５）。さらに、各変換器セル７の個別制御部２７は、全スイッチング素子をオフ状態にするゲートブロック（ＧＢ）を実行するとともに、不要なバイパススイッチＢＰＳの投入を禁止する（Ｓ２０６）。ここで、不要なバイパススイッチＢＰＳの投入とは、後述するようにキャパシタ電圧Ｖｃが閾値ＯＶ２Ｈを超えるほど過電圧になった（Ｓ２０７でＹＥＳ）という事由以外でのバイパススイッチＢＰＳの投入をいう。なお、各変換器セル７の蓄電素子２４の電圧変化の記録は、中継装置１８によって行われてもよい。
　ここで重要な点は、各変換器セル７の個別制御部２７は、キャパシタ電圧Ｖｃが上記の閾値ＯＶ２を超えていたとしても、自身の変換器セル７が故障であると判定しない点である。この理由は、ＢＰＳ投入待機信号を受信した場合には（Ｓ２００でＹＥＳ）、ゲートブロックを実行するため（Ｓ２０６）、変換器セル７が故障していたとしても、当該故障の変換器セル７のキャパシタ電圧Ｖｃの上昇は抑制されるからである。さらに、バイパススイッチが投入された場合には、手動開放後に接点の健全性確認が必要であり、火薬の点火によって接点を投入する方式の場合には、バイパススイッチの交換が必要になり、復旧までに時間がかかる。したがって、バイパススイッチを投入してもシステムを運転継続できない場合には、基本的にはバイパススイッチを投入すべきでないからである。
　しかしながら、ＢＰＳ投入待機指令を受けることにより（Ｓ２００でＹＥＳ）ゲートブロック状態の場合であっても（Ｓ２０６）、電力系統の過酷事故の場合には、各変換器セル７のキャパシタ電圧Ｖｃはさらに上昇する。そこで、絶縁破壊による蓄電素子２４の破損を防止するために、各変換器セル７の個別制御部２７は、キャパシタ電圧Ｖｃが上記の閾値ＯＶ２よりも高いＯＶ２Ｈを超えている場合に（Ｓ２０７でＹＥＳ）、バイパススイッチＢＰＳを投入するバイパススイッチ投入処理２を実行する（Ｓ２０９）。バイパススイッチ投入処理２の詳細については、図１１を参照して後述する。
　なお、個別制御部２７は、キャパシタ電圧Ｖｃが閾値ＯＶ２Ｈを超えている時間が一定時間継続した場合に、バイパススイッチＢＰＳを投入するバイパススイッチ投入処理２を実行してもよい。もしくは、２個の閾値ＯＶ２ＨａとＯＶ２Ｈｂ（＞ＯＶ２Ｈａ）とを設け、キャパシタ電圧Ｖｃが閾値ＯＶ２Ｈａよりも高い状態がＴ３時間継続した場合、またはキャパシタ電圧Ｖｃが閾値ＯＶ２Ｈｂよりも高い状態がＴ４（＜Ｔ３）時間継続した場合に、バイパススイッチＢＰＳを投入するバイパススイッチ投入処理２を実行するようにしてもよい。さらに多くの閾値と判定時間とを設定してもよい。
　重大故障が発生した場合には（Ｓ１０６でＹＥＳ）、上位制御装置３によって電力変換装置１の停止処理がなされる（Ｓ１０８）。これにより、蓄電素子２４の電圧は徐々に放電され、やがて、変換器セル７の主回路電源は停止する（Ｓ２０８でＹＥＳ）ことにより、処理が終了する。
　なお、図４のフローチャートにおいて、二重化された通信系が両系統とも故障したことに起因してＢＰＳ投入待機信号が上位制御装置３から送信された場合、当該通信故障が生じた変換器セル７は、ＢＰＳ投入待機信号を受信できない。この場合は、ＢＰＳ投入待機信号の受信（Ｓ２００でＹＥＳ）に代えて、二重化された通信系が両系統とも故障したことを確認したことに基づいて、ステップＳ２０５以降が実行される。
　図９は、図４のバイパススイッチ投入処理１（Ｓ２０４）の詳細な手順を示すフローチャートである。バイパススイッチ投入処理１（Ｓ２０４）は、上位制御装置３からＢＰＳ投入待機信号を受けていない通常状態の場合（図４のＳ２００でＮＯ）であり、かつ、ある変換器セル７のキャパシタ電圧Ｖｃが閾値ＯＶ２より高い場合（図４のＳ２０３でＹＥＳ）に実行される。
　図９に示すように、単独で故障した当該変換器セル７（以下、故障ＳＭと称する）の個別制御部２７は、上位制御装置３に対して、自身が属する変換器セル７が重故障であることを示す信号を発報する（Ｓ２３０）。さらに、故障ＳＭの個別制御部２７は、バイパススイッチＢＰＳの投入を開始する（Ｓ２３１）。
　上位制御装置３は、故障ＳＭの個別制御部２７から重故障信号を受信すると、故障ＳＭのキャパシタ電圧Ｖｃの上昇速度を緩和するために全変換器セル７に対してゲートブロック信号を送信する（Ｓ１３０）。故障ＳＭを含む各変換器セル７は、ゲートブロック信号に応答して全スイッチング素子２２をオフ状態（すなわち、ゲートブロック状態）にする（Ｓ３３０，Ｓ２３２）。なお、故障状態の変換器セル７では、実際には全スイッチング素子２２をオフ状態に制御できない場合がある。
　上位制御装置３は、さらに、故障ＳＭが含まれるアーム回路において、当該故障ＳＭを除外した場合のＰＷＭ制御における位相シフト量を算出し、算出した位相シフト量の設定値を故障ＳＭ以外の各変換器セル７に送信する（Ｓ１３１）。故障ＳＭが含まれるアーム回路において、故障ＳＭ以外の各変換器セル７の個別制御部２７は、受信した設定値に位相シフト量を再設定する（Ｓ３３１）。
　故障ＳＭは、バイパススイッチＢＰＳの正常投入を確認し（Ｓ２３３でＹＥＳ）、かつ、バイパススイッチＢＰＳの投入完了後にキャパシタ電圧Ｖｃが低下していないことを確認した場合に（Ｓ２３６でＮＯ）、上位制御装置３に対してバイパススイッチＢＰＳの投入の完了を通知する信号を発報する（Ｓ２３６）。
　上位制御装置３は、上記のバイパススイッチＢＰＳの投入の完了信号に応答して、デブロック（ＤＢ）信号を、故障ＳＭを除く各変換器セル７に送信する（Ｓ１３２）。各変換器セル７の個別制御部２７は、上位制御装置３から受信したデブロック信号に応答して、電圧指令値Ｖｒｅｆに基づくスイッチング素子の開閉制御を再開する。すなわち、ゲートブロック状態が解除される（Ｓ３３２）。
　上記において、バイパススイッチＢＰＳの正常投入を確認できずに（Ｓ２３３でＮＯ）、キャパシタ電圧Ｖｃが絶縁破壊に至る限界値である閾値ＯＶ３（＞ＯＶ２）より高くなった場合（Ｓ２３４でＹＥＳ）、あるいは、バイパススイッチＢＰＳの正常投入を確認できずに投入開始から予め定められた上限時間が経過した場合（Ｓ２３５でＹＥＳ）、故障ＳＭの個別制御部２７は、バイパススイッチＢＰＳの投入失敗と判定する。この場合、絶縁破壊によって故障ＳＭが飛散することにより、周辺機器および他の変換器セル７への波及事故を防止するために、電力変換装置１を停止するためのシステム停止処理が実行される（Ｓ２３８）。システム停止処理の詳細に関しては、図１０を参照して後述する。
　また、バイパススイッチＢＰＳの正常投入を確認した場合において（Ｓ２３３でＹＥＳ）、キャパシタ電圧Ｖｃが低下していることを検出した場合にも（Ｓ２３６でＹＥＳ）、システム停止処理が実行される（Ｓ２３８）。たとえば、図２に示すハーフブリッジ型の変換器セル７において、スイッチング素子２２Ａが短絡故障している場合には、バイパススイッチＢＰＳの投入によって蓄電素子２４が短絡放電する。この場合、バイパススイッチＢＰＳの投入許容値を超える電流が流れ、その後のバイパススイッチＢＰＳの通電性能が保証できないため、電力変換装置１を一旦停止する必要がある。
　図１０は、図９のシステム停止処理の手順を示すフローチャートである。システム停止処理は、典型的には、バイパススイッチＢＰＳの投入に失敗した場合、投入完了信号が確認できなかった場合、キャパシタ電圧Ｖｃの上昇が急激なためにバイパススイッチＢＰＳの投入が遅れた場合、バイパススイッチＢＰＳが短絡投入された場合など、バイパススイッチＢＰＳの投入とその後の連続通電が確認または保証できない場合に実行される。
　図１０に示すように、上記の場合に、故障ＳＭの個別制御部２７は、上位制御装置３に対して、電力変換装置１のシステム全体が重故障であることを示す信号を発報する（Ｓ２４０）。
　上位制御装置３は、故障ＳＭの個別制御部２７からシステム重故障信号を受信すると、電力変換器２と交流系統との間の交流遮断器を開放し、同時に電力変換装置１の停止処理を実行する（Ｓ１４０）。なお、電力変換装置１の停止処理の一例については、図１６を参照して後述する。
　図１１は、図４のバイパススイッチ投入処理２（Ｓ２０９）の詳細な手順を示すフローチャートである。バイパススイッチ投入処理２（Ｓ２０９）は、上位制御装置３からＢＰＳ投入待機信号を受けた場合であり（図４のＳ２０２でＹＥＳ）、かつ、ある変換器セル７のキャパシタ電圧Ｖｃが閾値ＯＶ２Ｈ（＞ＯＶ２）より高い場合（図４のＳ２０７でＹＥＳ）に実行される。以下、当該変換器セル７を過電圧ＳＭと称する。
　図１１に示すように、過電圧ＳＭの個別制御部２７は、上位制御装置３に対して、自身の属する変換器セル７のキャパシタ電圧Ｖｃが閾値ＯＶ２Ｈを超えるほど過電圧状態であることを通知する（Ｓ２５０）。さらに、過電圧ＳＭの個別制御部２７は、バイパススイッチＢＰＳの投入を開始する（Ｓ２５１）。
　過電圧ＳＭの個別制御部２７は、バイパススイッチＢＰＳの正常投入を確認し（Ｓ２５２でＹＥＳ）、かつ、バイパススイッチＢＰＳの投入完了後にキャパシタ電圧Ｖｃが低下していないことを確認した場合に（Ｓ２５７でＮＯ）、バイパススイッチＢＰＳの正常投入完了をメモリに記録すると共に、上位制御装置３に正常投入完了を通知する（Ｓ２５８）。なお、バイパススイッチＢＰＳが正常投入できたか否かの情報は、電力変換器２の復旧時に重要な情報になる。
　上記において、バイパススイッチＢＰＳの投入完了後にキャパシタ電圧Ｖｃの低下が確認された場合には（Ｓ２５７でＹＥＳ）、過電圧ＳＭの個別制御部２７は、バイパススイッチＢＰＳの異常投入をメモリに記録し、上位制御装置３にその旨を通知して処理を終了する。図９のステップＳ２３６に関連して説明したように、この場合、蓄電素子２４が短絡放電したために、許容電流以上の電流がバイパススイッチＢＰＳに流れている可能性がある。
　一方、上記において、バイパススイッチＢＰＳの正常投入を確認できずに（Ｓ２５２でＮＯ）、キャパシタ電圧Ｖｃが絶縁破壊に至る限界値である閾値ＯＶ３（＞ＯＶ２）より高くなった場合（Ｓ２５３でＹＥＳ）、過電圧ＳＭの個別制御部２７は、キャパシタ電圧Ｖｃが極端な過電圧状態になったことをメモリに記録する（Ｓ２５４）。さらに、バイパススイッチＢＰＳの正常投入を確認できずに投入開始から予め定められた上限時間が経過した場合（Ｓ２５５でＹＥＳ）、過電圧ＳＭの個別制御部２７は、バイパススイッチＢＰＳの投入失敗をメモリに記録し、その旨を上位制御装置３に通知して処理を終了する（Ｓ２５６）。
　［閾値電圧のまとめ］
　図１２は、図４～図１１で説明した過電圧を判定するための各閾値電圧の高低関係と各閾値電圧に応じた保護動作とその目的とを表形式でまとめた図である。
　閾値電圧は、ＯＶ０、ＯＶ１、ＯＶ２、ＯＶ２Ｈ、ＯＶ３の順に高くなる。本開示では、閾値ＯＶ２を第１の過電圧閾値と称し、閾値ＯＶ２Ｈを第２の過電圧閾値と称し、閾値ＯＶ０を第３の過電圧閾値と称し、閾値ＯＶ１を第４の過電圧閾値と称し、閾値ＯＶ３を上限値と称する場合がある。ＯＶ２Ｈ＝ＯＶ３としてもよい。
　図１２を参照して、キャパシタ電圧の平均値＜Ｖｃ＞が閾値ＯＶ０より高い場合に、上位制御装置３は、電力系統の故障と判定する。この場合、上位制御装置３は、過電圧を緩和するために短時間ゲートブロックを実行する。短時間ゲートブロックは、タイマーによって通常状態に復帰（すなわち、デブロック）される。
　キャパシタ電圧の平均値＜Ｖｃ＞が閾値ＯＶ１より高い場合に、上位制御装置３は、電力系統の故障と判定する。この場合、上位制御装置３は、過電圧保護のために長時間ゲートブロックを実行する。長時間ゲートブロックは、キャパシタ電圧の平均値＜Ｖｃ＞が閾値ＯＶ１Ｒ（＜ＯＶ１）よりも低下したときに解除（すなわち、デブロック）される。
　上位制御装置３からＢＰＳ投入待機指令を受けていない場合において、ある変換器セル７のキャパシタ電圧Ｖｃが閾値ＯＶ２より高い場合に、当該変換器セル７の個別制御部２７は、自身が属する変換器セル７を故障と判定する。当該故障した変換器セル７（故障ＳＭ）の個別制御部２７は、故障ＳＭ以外での運転を継続するためにバイパススイッチＢＰＳを投入する。
　上位制御装置３からＢＰＳ投入待機指令を受けた場合において（すなわち、電力変換器２の停止処理の実行中に）、ある変換器セル７のキャパシタ電圧Ｖｃが閾値ＯＶ２Ｈより高くなった場合に、当該変換器セル７の個別制御部２７は、電力系統の過酷故障であると判定する。過酷故障のために極端に過電圧となった当該変換器セル７（極端過電圧ＳＭ）は、絶縁破壊を防止するため及び他の機器への波及事故を防止するためにバイパススイッチＢＰＳを投入する。
　上位制御装置３からＢＰＳ投入待機指令を受けていない場合において、ある変換器セル７のバイパススイッチＢＰＳを投入中に、当該変換器セル７のキャパシタ電圧Ｖｃが閾値ＯＶ３より高くなった場合に、当該変換器セル７の個別制御部２７は、絶縁破壊を防止するため及び他の機器への波及事故を防止するために、上位制御装置３に通知することによりシステムを停止させる。
　［電圧指令値の生成手順］
　以下、図４を参照して説明した電圧指令値Ｖｒｅｆに関して、その生成方法について簡単に説明する。
　図１３は、各アーム回路の電圧指令値の生成方法を説明するためのブロック図である。図１３には、Ｕ相上アーム回路５の各変換器セル７に出力される電圧指令値ＶｐｒｅｆｕおよびＵ相下アーム回路６の各変換器セル７に出力される電圧指令値Ｖｎｒｅｆｕを生成するＵ相電圧指令生成部４０Ｕの構成例が代表的に示されている。Ｕ相電圧指令生成部４０Ｕは、図３および図８の制御指令生成部１９に対応する。図示しないＶ相電圧指令生成部およびＷ相電圧指令生成部の構成も同様である。
　図１３を参照して、Ｕ相電圧指令生成部４０Ｕは、Ｕ相上アーム回路のアーム電圧指令値Ｖｐｒｅｆｕと、Ｕ相下アーム回路のアーム電圧指令値Ｖｎｒｅｆｕとを算出する。本開示では、各相の上アーム回路および下アーム回路の各電圧指令値を総称してＶｒｅｆと記載する。
　Ｕ相電圧指令生成部４０Ｕは、交流電流制御部４１と、循環電流算出部４２と、循環電流制御部４３と、指令分配部４５と、電圧バランス制御部４４とを含む。
　交流電流制御部４１は、検出されたＵ相交流電流Ｉａｃｕと設定された交流電流指令値Ｉａｃｒｅｆとの偏差が０になるようにＵ相交流制御指令値Ｖｃｕを算出する。
　循環電流算出部４２は、Ｕ相上アーム回路のアーム電流Ｉｐｕと、Ｕ相下アーム回路のアーム電流Ｉｎｕとに基づいて、Ｕ相レグ回路４ｕに流れる循環電流Ｉｚｕを計算する。循環電流は、複数のレグ回路４の間を循環する電流である。たとえば、Ｕ相レグ回路４ｕに流れる循環電流Ｉｚｕは、直流回路１４と電力変換器２との間を流れる直流電流Ｉｄｃを用いて、
　Ｉｚｕ＝（Ｉｐｕ＋Ｉｐｎ）／２－Ｉｄｃ／３　　…(1)
によって計算できる。
　電圧バランス制御部４４は、全変換器セル７のキャパシタ電圧Ｖｃに基づいて、電力変換器２の全ての変換器セル７での蓄積エネルギの過不足、および、グループ間（各相レグ回路間またはＵ相アーム回路間）での蓄積エネルギの不均衡を補償するように、Ｕ相循環電流指令値Ｉｚｒｅｆｕを生成する。
　循環電流制御部４３は、循環電流算出部４２によって算出されたＵ相循環電流Ｉｚｕを、電圧バランス制御部４４によって設定されたＵ相循環電流指令値Ｉｚｒｅｆｕに追従制御するためのＵ相循環制御指令値Ｖｚｕを算出する。循環電流制御部４３では、Ｕ相循環電流指令値Ｉｚｒｅｆｕに対するＵ相循環電流Ｉｚｕの偏差に対して、ＰＩ制御またはＰＩＤ制御等を実行する制御器によって構成することが可能である。すなわち、電圧バランス制御部４４は、循環電流を制御するマイナーループを構成することによって、全ての変換器セル７、または、グループ毎の複数個の変換器セル７での蓄積エネルギの過不足を抑制する。
　指令分配部４５は、Ｕ相交流制御指令値Ｖｃｕと、直流電圧指令値Ｖｄｃｒｅｆと、中性点電圧Ｖｓｎと、Ｕ相交流電圧Ｖａｃｕと、Ｕ相循環制御指令値Ｖｚｕとを受ける。指令分配部４５は、これらの入力に基づいて、Ｕ相上アーム回路およびＵ相下アーム回路がそれぞれ出力分担する電圧を算出する。指令分配部４５は、算出した電圧からＵ相上アーム回路またはＵ相下アーム回路内のインダクタンス成分による電圧降下分をそれぞれ差し引くことによって、Ｕ相上アーム回路のアーム電圧指令値ＶｐｒｅｆｕおよびＵ相下アーム回路のアーム電圧指令値Ｖｎｒｅｆｕを決定する。
　［電力変換装置の起動処理手順および停止処理手順］
　以下、高電圧直流送電（ＨＶＤＣ）システムを例に挙げて、電力変換装置１の起動手順および停止手順について説明する。
　図１４は、高電圧直流送電システムの構成例を示す図である。図１４を参照して、高電圧直流送電システムは、交流遮断器５１Ａ，５１Ｂと、初期充電抵抗器５２Ａ，５２Ｂと、バイパススイッチ５３Ａ，５３Ｂと、電力変換装置５４Ａ，５４Ｂ、高電位側直流送電線５５Ｈと、低電位側直流送電線５５Ｌとを含む。
　電力変換装置５４Ａ，５４Ｂの各々は、図１の電力変換装置１に対応する。電力変換装置５４Ａの高電位側直流端子Ｎｐと電力変換装置５４Ｂの高電位側直流端子Ｎｐとは、直流送電線５５Ｈを介して接続される。電力変換装置５４Ａの低電位側直流端子Ｎｎと電力変換装置５４Ｂの低電位側直流端子Ｎｎとは、直流送電線５５Ｌを介して接続される。
　電力変換装置５４Ａの交流端子Ｎｕ，Ｎｖ，Ｎｗの各々は、初期充電抵抗器５２Ａおよび交流遮断器５１Ａを介して交流電力系統５０Ａに接続される。初期充電抵抗器５２Ａと並列にバイパススイッチ５３Ａが接続される。同様に、電力変換装置５４Ｂの交流端子Ｎｕ，Ｎｖ，Ｎｗの各々は、初期充電抵抗器５２Ｂおよび交流遮断器５１Ｂを介して交流電力系統５０Ｂに接続される。初期充電抵抗器５２Ｂと並列にバイパススイッチ５３Ｂが接続される。
　図１５は、図１４の電力変換装置の起動処理手順の一例を示すフローチャートである。図１４および図１５を参照して、最初に別電源により、電力変換装置５４Ａ，５４Ｂを構成する上位制御装置３が立ち上げられる（Ｓ４００）。
　次に、電力変換装置５４Ａ，５４Ｂの上位制御装置３は、バイパススイッチ５３Ａ，５３Ｂをそれぞれ開放する（Ｓ４０１）。
　その次に、電力変換装置５４Ａ，５４Ｂの上位制御装置３は、交流遮断器５１Ａ，５１Ｂをそれぞれ閉じる（Ｓ４０２）。これにより、バイパススイッチ５３Ａ，５３Ｂ経由でインラッシュ電流を抑えつつ、電力変換装置５４Ａ，５４Ｂを構成する各変換器セル７の蓄電素子２４が０．６～０．７ｐｕぐらいまで充電される。
　電力変換装置５４Ａ，５４Ｂの上位制御装置３は、各変換器セル７の主回路電源の動作開始と、各変換器セル７と上位制御装置３との間の通信確立とを確認し（Ｓ４０３）、初期充電抵抗器５２Ａ，５２Ｂのバイパススイッチ５３Ａ，５３Ｂをそれぞれ閉じる（Ｓ４０４）。さらに、電力変換装置５４Ａ，５４Ｂの上位制御装置３は、各変換器セル７に対してデブロック（ＤＢ）信号を送信し、スイッチング素子２２のスイッチング制御によりキャパシタ電圧Ｖｃを１ｐｕまで充電させる（Ｓ４０５）。
　その後、電力変換装置５４Ａ，５４Ｂの上位制御装置３は、有効電力および無効電力の制御を開始し、出力電流をランプ状に立ち上げる（Ｓ４０６）。
　図１６は、図１４の電力変換装置の停止処理手順の一例を示すフローチャートである。図１４および図１６を参照して、最初に電力変換装置５４Ａ，５４Ｂの上位制御装置３は、出力電流をランプ状に下げる（Ｓ４１０）。
　次に、電力変換装置５４Ａ，５４Ｂの上位制御装置３は、各変換器セル７にゲートブロック信号を送信し（Ｓ４１１）、交流遮断器５１Ａ，５１Ｂをそれぞれ開放する（Ｓ４１２）。
　その後、上位制御装置３によって各変換器セル７のキャパシタ電圧Ｖｃの放電が確認されると（Ｓ４１３）、上位制御装置３がシャットダウンされる（Ｓ４１４）。
　［実施の形態１の効果］
　上記のとおり実施の形態１の電力変換装置１によれば、電力変換器２を構成する各変換器セル７の蓄電素子２４の過電圧は、以下の３つの場合に分けて対処される。すなわち、（１）交流系統または直流系統において事故または擾乱が発生した場合、（２）単一の変換器セル７の故障によって単一の蓄電素子が過電圧となった場合、（３）電力系統の過酷事故時において、ゲートブロック状態であっても各変換器セルの蓄電素子に電圧上昇が生じた場合の３つの場合である。
　本実施形態では、上記（１）の場合は上位制御装置３によって対処され、上位制御装置３は、系統事故と判定した場合にゲートブロック信号を各変換器セル７に送信する。上記（２）および（３）の場合は各変換器セル７によるローカル処理によって対処され、過電圧が検知された変換器セル７では、バイパススイッチＢＰＳが投入される。
　ここで重要な点は、各変換器セル７は、上位制御装置３からＢＰＳ投入待機信号を受けていない通常状態の場合は、自身のキャパシタ電圧Ｖｃと閾値ＯＶ２とを比較するのに対して、上位制御装置３からＢＰＳ投入待機信号を受けてからシステム停止が完了するまでの間は、閾値ＯＶ２がより高い閾値ＯＶ２Ｈに変更される点である。これによって、ＢＰＳ投入待機指令を受けていない場合には、閾値ＯＶ２との比較によって単一の変換器セル７の故障によるキャパシタ電圧Ｖｃの過電圧を判定できる。一方、ＢＰＳ投入待機指令を受けている場合には、閾値ＯＶ２Ｈとの比較によって過酷事故時おけるキャパシタ電圧Ｖｃの極端な過電圧を判定できる。
　さらに、ＢＰＳ投入待機指令を受けた場合には、各変換器セル７ではゲートブロックが実行されるため、スイッチング素子によるスイッチングサージ電圧は発生しない。このため、各変換器セル７はスイッチング時よりも高い過電圧に耐えることができる。そこで、バイパススイッチ投入の閾値電圧をより高い値に変えることでバイパススイッチの投入をより適切なタイミング、すなわちスイッチングサージ無しの状態でのセル絶縁破壊直前まで遅らせることができる。
　よって、実施の形態１によれば、系統擾乱および系統事故の発生時には上位系にて系統擾乱および系統事故の発生を判別してゲートブロックが実行され、ＢＰＳ投入待機指令が発報されていない場合には各変換器セル７にてセル故障を判別してバイパススイッチが投入される。このように、系統擾乱および系統事故時とセル故障時との対応を区別することにより、系統擾乱および系統事故時のバイパススイッチの不要投入を防止でき、真に必要となる絶縁破壊直前でのバイパススイッチＢＰＳの投入が可能となる。
　以上の制御により、上位制御装置３の処理負担を軽減するとともに、蓄電素子２４の過電圧に対する保護処理の速度およびロバスト性を向上させることができる。なお、電力変換器２の小型化を図るために各変換器セル７の蓄電素子２４のキャパシタ容量を削減すると、キャパシタ電圧Ｖｃの変化速度が大きくなるので、保護処理速度の向上はより重要になる。
　実施の形態２．
　実施の形態２では、系統擾乱時および系統事故時に上位制御装置３がゲートブロック信号を各変換器セル７に送信するか否かの判定基準の変形例について説明する。
　図１７は、図４に示す過電圧保護処理において、上位制御装置による処理の変形例を示すフローチャートである。具体的に図１７のフローチャートでは、図４のステップＳ１０２の判定精度を高めるために、ステップＳ１０２１～Ｓ１０２３が追加され、図４のステップＳ１０４の判定精度を高めるためにステップＳ１０４１～Ｓ１０４３が追加される。図１７のその他のステップは図４の場合と同様であるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。
　図１７を参照して、上位制御装置３は、電力系統に事故または擾乱が生じているか否かを判定するために、キャパシタ電圧の平均値＜Ｖｃ＞と閾値ＯＶ１，ＯＶ２とを比較する（Ｓ１０３，Ｓ１０４）。この結果、キャパシタ電圧の平均値＜Ｖｃ＞が第１段階の閾値ＯＶ０より高く、かつ第２段階の閾値ＯＶ１より高くない場合には（Ｓ１０２でＹＥＳ）、上位制御装置３は、処理をステップＳ１０２１～Ｓ１０２３に進める。
　具体的に、上位制御装置３は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘを計算し（Ｓ１０２１）、キャパシタ電圧の最大値Ｖｃｍａｘと平均値＜Ｖｃ＞との差が閾値Ｖｔｈ０（第１の差分閾値とも称する）より小さいか否かを判定する（Ｓ１０２２）。この判定の結果、キャパシタ電圧の最大値Ｖｃｍａｘと平均値＜Ｖｃ＞との差が閾値Ｖｔｈ０より小さい場合には（Ｓ１０２２でＹＥＳ）、上位制御装置３は、電力系統の事故または擾乱によって変換器セル７のキャパシタ電圧Ｖｃが全体として増加していると判断し、全ての変換器セル７に対して図５で説明した短時間ゲートブロック処理を実行する（Ｓ１０３）。
　一方、キャパシタ電圧の最大値Ｖｃｍａｘと平均値＜Ｖｃ＞との差が閾値Ｖｔｈ０より小さくない場合には（Ｓ１０２２でＮＯ）、上位制御装置３は、少なくとも蓄電素子２４の電圧が最大値Ｖｃｍａｘを有する変換器セル７は単独故障であると判定して、あえて短時間ゲートブロック処理を行わないことにより、この変換器セル７の蓄電素子２４の電圧を上昇させてバイパススイッチＢＰＳを投入させる（Ｓ１０２３）。
　次に、キャパシタ電圧の平均値＜Ｖｃ＞が第２段階の閾値ＯＶ１より高い場合には（Ｓ１０４でＹＥＳ）、上位制御装置３は、処理をステップＳ１０４１～Ｓ１０４３に進める。
　具体的に、上位制御装置３は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘを計算し（Ｓ１０４１）、キャパシタ電圧の最大値Ｖｃｍａｘと平均値＜Ｖｃ＞との差が閾値Ｖｔｈ１（第２の差分閾値とも称する）より小さいか否かを判定する（Ｓ１０４２）。この判定の結果、キャパシタ電圧の最大値Ｖｃｍａｘと平均値＜Ｖｃ＞との差が閾値Ｖｔｈ１より小さい場合には（Ｓ１０４２でＹＥＳ）、上位制御装置３は、電力系統の事故または擾乱によって変換器セル７のキャパシタ電圧Ｖｃが全体として増加していると判断し、全ての変換器セル７に対して図６で説明した長時間ゲートブロック処理を実行する（Ｓ１０６）。
　一方、キャパシタ電圧の最大値Ｖｃｍａｘと平均値＜Ｖｃ＞との差が閾値Ｖｔｈ１より小さくない場合には（Ｓ１０４２でＮＯ）、上位制御装置３は、少なくとも蓄電素子２４の電圧が最大値Ｖｃｍａｘを有する変換器セル７は単独故障であると判定して、あえて長時間ゲートブロック処理を行わないことにより、この変換器セル７の蓄電素子２４の電圧を上昇させてバイパススイッチＢＰＳを投入させる（Ｓ１０４３）。
　以上により、ゲートブロック信号を各変換器セル７に送信するか否かをより精度良く判定できる。
　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１，５４Ａ，５４Ｂ　電力変換装置、２　電力変換器、３　上位制御装置、４　レグ回路、５，６　アーム回路、７　変換器セル、８Ａ，８Ｂ　リアクトル、９Ａ，９Ｂ　アーム電流検出器、１０　交流電圧検出器、１１Ａ，１１Ｂ　直流電圧検出器、１２　交流回路、１３　変圧器、１４　直流回路、１６　交流電流検出器、１７　直流電流検出器、２０ＨＢ　変換回路（ブリッジ回路）、２２　スイッチング素子、２４　蓄電素子、２５　電圧検出器、２６Ｎ，２６Ｐ　入出力端子、２７　個別制御部、３０　入力変換器、３１　サンプルホールド回路、３２　マルチプレクサ、３３　Ａ／Ｄ変換器、３４　ＣＰＵ、３５　ＲＡＭ、３６　ＲＯＭ、３７　入出力インターフェイス、３８　補助記憶装置、３９　バス、４０Ｕ　Ｕ相電圧指令生成部、４１　交流電流制御部、４２　循環電流算出部、４３　循環電流制御部、４４　電圧バランス制御部、４５　指令分配部、５０Ａ，５０Ｂ　交流電力系統、５１Ａ，５１Ｂ　交流遮断器、５２Ａ，５２Ｂ　初期充電抵抗器、５３Ａ，５３Ｂ，ＢＰＳ　バイパススイッチ、５５Ｈ　高電位側直流送電線、５５Ｌ　低電位側直流送電線、Ｎｎ　低電位側直流端子、Ｎｐ　高電位側直流端子、Ｎｕ，Ｎｖ，Ｎｗ　交流端子、Ｖｃ　キャパシタ電圧。

Claims (14)

  1. 　カスケード接続された複数の変換器セルを含むアーム回路を備える電力変換器と、
    　前記電力変換器を制御する上位制御装置とを備え、
    　前記複数の変換器セルの各々は、
    　第１の入出力端子および第２の入出力端子と、
    　複数の半導体スイッチング素子を含むブリッジ回路と、
    　前記ブリッジ回路を介して前記第１の入出力端子および前記第２の入出力端子に接続される蓄電素子と、
    　前記第１の入出力端子と前記第２の入出力端子との間を接続するバイパススイッチと、
    　前記上位制御装置と信号線を介して接続された個別制御部とを含み、
    　前記個別制御部は、
    　　前記上位制御装置から前記バイパススイッチの投入待機指令を受信していない場合には、前記蓄電素子の電圧が第１の過電圧閾値を超えているときに前記バイパススイッチを投入し、
    　　前記バイパススイッチの前記投入待機指令を受信した場合には、前記複数の半導体スイッチング素子をオフにするゲートブロックを行い、前記第１の過電圧閾値に代えて、前記蓄電素子の電圧が前記第１の過電圧閾値よりも高い第２の過電圧閾値を超えているときに、前記バイパススイッチを投入し、前記蓄電素子の電圧が前記第２の過電圧閾値を超えた以外の事由では前記バイパススイッチを投入しないように構成される、電力変換装置。
  2. 　前記電力変換器は、交流回路と直流回路との間で電力変換を行い、
    　前記上位制御装置は、前記電力変換装置の内部又は前記交流回路又は前記直流回路に故障が生じたために前記電力変換器を運転継続できない場合において、いずれかの変換器セルが前記バイパススイッチを投入することがあり得る場合に、前記複数の変換器セルの各々に前記バイパススイッチの前記投入待機指令を送信しかつ前記電力変換器を停止する、請求項１に記載の電力変換装置。
  3. 　前記上位制御装置は、前記電力変換器、前記交流回路、および前記直流回路のいずれかが故障したときの故障電流および故障電圧から推定される故障点および故障の種類に基づいて、いずれかの変換器セルが前記バイパススイッチを投入することになるか否かを判定する、請求項２に記載の電力変換装置。
  4. 　前記変換器セルの故障のために前記バイパススイッチが投入された結果、前記アーム回路に含まれる冗長セルの残数が０未満になった場合に、前記上位制御装置は、前記複数の変換器セルの各々に前記バイパススイッチの前記投入待機指令を送信しかつ前記電力変換器を停止する、請求項１～３のいずれか１項に記載の電力変換装置。
  5. 　前記上位制御装置は二重化されており、前記二重化された前記上位制御装置が２系統とも故障した場合に、前記上位制御装置は、前記複数の変換器セルの各々に前記バイパススイッチの前記投入待機指令を送信しかつ前記電力変換器を停止する、請求項１～４のいずれか１項に記載の電力変換装置。
  6. 　前記上位制御装置と前記複数の変換器セルの各々の前記個別制御部とは、二重化された通信システムで接続されており、
    　前記複数の変換器セルのうちの第１の変換器セルと前記上位制御装置との間の通信システムが２系統とも故障した場合に、前記上位制御装置は、前記複数の変換器セルの各々に前記バイパススイッチの前記投入待機指令を送信しかつ前記電力変換器を停止し、前記第１の変換器セルは、前記複数の半導体スイッチング素子をオフにするゲートブロックを行う、請求項１～５のいずれか１項に記載の電力変換装置。
  7. 　前記個別制御部は、前記バイパススイッチの前記投入待機指令を受信していない場合に、前記蓄電素子の電圧が前記第１の過電圧閾値を超えた状態が一定時間継続した場合に前記バイパススイッチを投入し、
    　前記個別制御部は、前記バイパススイッチの前記投入待機指令を受信した場合に、前記蓄電素子の電圧が前記第２の過電圧閾値を超えた状態が一定時間継続した場合に前記バイパススイッチを投入する、請求項１～６のいずれか１項に記載の電力変換装置。
  8. 　前記個別制御部は、前記バイパススイッチの前記投入待機指令を受信した場合に、前記蓄電素子の電圧の変化を不揮発性メモリに記録する、請求項１～７のいずれか１項に記載の電力変換装置。
  9. 　各変換器セルの前記個別制御部は、前記バイパススイッチの前記投入待機指令を受信していない場合において、前記蓄電素子の電圧が前記第１の過電圧閾値を超えたときに前記上位制御装置に重故障信号を送信し、前記バイパススイッチの投入を完了したときに完了通知を送信し、
    　前記上位制御装置は、前記重故障信号を受信したときに各変換器セルの前記個別制御部にゲートブロック指令を送信し、前記バイパススイッチの投入の前記完了通知を受信したときに各変換器セルの前記個別制御部に前記ゲートブロック指令の解除通知を送信する、請求項１～８のいずれか１項に記載の電力変換装置。
  10. 　各変換器セルの前記個別制御部は、前記蓄電素子の電圧の計測値を前記上位制御装置に送信し、
    　前記上位制御装置は、各変換器セルの前記個別制御部から受信した前記蓄電素子の電圧の前記計測値に基づいて、前記電力変換器を構成する変換器セル全体での前記蓄電素子の電圧の大きさの程度を表す評価値を計算し、
    　前記上位制御装置は、前記評価値が第３の過電圧閾値を超えたときに、各変換器セルの前記個別制御部にゲートブロック指令を送信し、前記ゲートブロック指令を送信してから一定時間経過後に前記ゲートブロック指令の解除通知を送信する、請求項１～９のいずれか１項に記載の電力変換装置。
  11. 　前記上位制御装置は、前記評価値が前記第３の過電圧閾値よりも高い第４の過電圧閾値を超えたときに各変換器セルの前記個別制御部に前記ゲートブロック指令を送信した場合には、前記評価値が前記第４の過電圧閾値よりも低い解除閾値未満となるまで前記ゲートブロック指令の解除通知を送信しない、請求項１０に記載の電力変換装置。
  12. 　前記上位制御装置は、前記電力変換器に含まれる前記蓄電素子の電圧の平均値を前記評価値として計算するとともに前記蓄電素子の電圧の最大値を計算し、
    　前記上位制御装置は、前記評価値が前記第３の過電圧閾値を超え、かつ前記最大値と前記平均値との差分が第１の差分閾値以上の場合に、各変換器セルの前記個別制御部に前記ゲートブロック指令を送信せず、
    　前記上位制御装置は、前記評価値が前記第４の過電圧閾値を超え、かつ前記最大値と前記平均値との差分が第２の差分閾値以上の場合に、各変換器セルの前記個別制御部に前記ゲートブロック指令を送信しない、請求項１１に記載の電力変換装置。
  13. 　前記個別制御部は、前記バイパススイッチの前記投入待機指令を受信していない場合において、前記バイパススイッチの投入開始後かつ投入完了前に、前記蓄電素子の電圧が前記第２の過電圧閾値に等しいか又は前記第２の過電圧閾値よりも高い上限値を超えた場合に、システム重故障信号を前記上位制御装置に送信し、
    　前記上位制御装置は、前記システム重故障信号を受信した場合に、前記電力変換器を停止する、請求項１～１２のいずれか１項に記載の電力変換装置。
  14. 　前記個別制御部は、前記バイパススイッチの投入完了後に前記蓄電素子の電圧が低下していることを検知した場合に、前記システム重故障信号を前記上位制御装置に送信する、請求項１３に記載の電力変換装置。
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