WO2020235233A1 - トリミング回路およびトリミング方法 - Google Patents

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    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS

Definitions

  • the present invention relates to a trimming circuit and a trimming method.
  • a trimming circuit is used to correct fluctuations in circuit characteristics due to manufacturing variations in semiconductor integrated circuits.
  • a circuit having a fuse resistor formed of a polysilicon layer is known (for example, Patent Document 1). Further, a trimming circuit in which external terminals dedicated to trimming are provided at both ends of a fuse resistor is known (for example, Patent Document 2).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2018-22848
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2000-340656
  • the trimming circuit has a main body portion in which the voltage of the output terminal fluctuates depending on whether or not the fuse resistor is blown, and an adjusting unit whose characteristics fluctuate depending on the output voltage of the main body portion. It is desirable that the voltage of the output terminal of the main body can be confirmed even after the trimming is executed and the fuse resistor is blown.
  • the trimming circuit may include a main body that outputs a voltage depending on whether or not the fuse resistor is blown.
  • the main body may include a fuse resistor, a pad for trimming, an output terminal, and a diode.
  • the fuse resistor may be formed by a polysilicon layer arranged on the semiconductor substrate via an insulating film.
  • the pad may be connected to one end of the fuse resistor.
  • the output terminal may be electrically connected to the connection point between the fuse resistor and the pad.
  • the output terminal may output a voltage depending on whether or not the fuse resistor is blown.
  • the diode may be formed on the semiconductor substrate. One end of the diode may be connected to the other end of the fuse resistor.
  • the diode may have a second conductive type semiconductor region formed on the first conductive type semiconductor substrate.
  • the trimming circuit may include a first resistance portion. One end of the first resistor may be connected to the connection point between the fuse resistor and the diode. The other end of the first resistance portion may be connected to the first potential.
  • the trimming circuit may include a second resistor portion. One end of the second resistor may be connected to the connection point between the fuse resistor and the pad. The other end of the second resistance portion may be connected to the second potential.
  • the trimming circuit may be equipped with a protection diode.
  • the protection diode may be connected between the other end of the second resistor and the output terminal.
  • the trimming circuit may include a transistor section.
  • the transistor portion may be formed on the semiconductor substrate.
  • the control terminal of the transistor unit may be connected to the output terminal of the main body unit.
  • the diode may be a vertical diode.
  • the other end of the diode may be connected to the substrate electrode of the semiconductor substrate.
  • the first conductive type may be n type.
  • the second conductive type may be a p type.
  • the other end of the fuse resistor and the anode of the diode may be connected.
  • the trimming circuit may include a first resistor section. One end of the first resistor may be connected to the connection point between the fuse resistor and the anode of the diode. The other end of the first resistance portion may be connected to the high potential wiring.
  • the trimming circuit may include a second resistor portion. One end of the second resistor may be connected to the connection point between the fuse resistor and the pad. The other end of the second resistor may be connected to the ground wiring.
  • the first conductive type may be a p type.
  • the second conductive type may be n type.
  • the other end of the fuse resistor and the cathode of the diode may be connected.
  • the trimming circuit may include a first resistor section. One end of the first resistor may be connected to the connection point between the fuse resistor and the cathode of the diode. The other end of the first resistor may be connected to the ground wiring.
  • the trimming circuit may include a second resistor portion. One end of the second resistor may be connected to the connection point between the fuse resistor and the pad. The other end of the second resistor may be connected to the high potential wiring.
  • the trimming circuit may include a plurality of main bodies.
  • a diode may be provided in common for a plurality of main bodies.
  • the other end of the fuse resistor of each main body may be connected to the diode.
  • the trimming circuit may be provided in common with a plurality of main body portions, and may include a first resistance portion in which one end is connected to the diode and the other end is connected to the high potential wiring.
  • the other end of the fuse resistor of each main body may be connected to one end of the first resistance portion.
  • the trimming circuit may be provided in common with a plurality of main body portions, and may include a first resistance portion in which one end is connected to the diode and the other end is connected to the ground wiring.
  • the other end of the fuse resistor of each main body may be connected to one end of the first resistance portion.
  • the other end of the fuse resistor of each main body may be connected to the cathode of the diode.
  • the other end of the fuse resistor of each main body may be connected to the anode of the diode.
  • the trimming method may include a step of adjusting the potential of the semiconductor substrate and the voltage applied to the pad so that a forward current flows through the diode.
  • the trimming method may include a step of cutting the fuse resistor by allowing a forward current to flow through the fuse resistor.
  • the trimming method may include a step of generating a state in which the fuse resistor is virtually blown by applying a predetermined voltage to the pad before the step of passing a forward current through the diode.
  • the pad and the output terminal may be electrically connected.
  • the voltage may be selectively applied to the pad of the main body to cut the fuse resistor.
  • a high potential and a ground potential may be applied to each main body.
  • the ground potential applied to the main body to cut the fuse resistor may be changed.
  • FIG. 1 It is a figure which shows the schematic structure of the trimming circuit 100 which concerns on one Embodiment of this invention. It is a circuit diagram which shows an example of the main body part 20 in the trimming circuit 100 which concerns on one Embodiment of this invention. It is a flowchart which shows an example of the trimming method. It is a circuit diagram which shows an example of the main body part 21 of the trimming circuit of the comparative example. It is a circuit diagram which shows another example of the main body part 20 in the trimming circuit 100. This is an example of a semiconductor device 200 to which the trimming circuit 100 is applied. It is sectional drawing which shows an example of the vertical diode used for the trimming circuit 100. It is sectional drawing which shows an example of a diffusion diode as a comparative example.
  • FIG. 1 is a diagram showing a schematic configuration of a trimming circuit 100 according to an embodiment of the present invention.
  • the trimming circuit 100 adjusts the resistance value between the internal terminals T1 and T2 in one example.
  • a resistor is connected between the internal terminals T1 and T2 as an element to be adjusted.
  • a plurality of adjusted elements 2 may be connected in series between the internal terminals T1 and T2.
  • the trimming circuit 100 may adjust the resistance value between the internal terminals T1 and T2 by switching whether or not to short-circuit both ends of each element 2 to be adjusted.
  • the number of elements to be adjusted 2 and the resistance value may be changed as appropriate.
  • the element to be adjusted 2 is not limited to a resistor, and may be another element such as a MOSFET.
  • the trimming circuit 100 adjusts the electrical characteristics of, for example, a series MOSFET circuit in which MOSFETs are connected in series.
  • the trimming circuit 100 includes a main body portion 20 and a transistor portion 10.
  • one main body portion 20 and one transistor portion 10 are included in one set.
  • the trimming circuit 100 may include a plurality of sets of the main body portion 20 and the transistor portion 10. The number of sets of the main body 20 and the transistor 10 may be appropriately changed. As the number of sets of the main body 20 and the transistor 10 increases, the electrical characteristics such as resistance and current between the terminals T1 and T2 can be finely adjusted, and the adjustment accuracy can be improved.
  • the transistor unit 10 may be a MOS transistor.
  • the transistor section 10 shown in FIG. 1 is an n-channel MOSFET.
  • the adjusted element 2 is provided between the drain 12 of the transistor portion 10 and the source 13. That is, the adjusted element 2 whose electrical characteristics such as electric current are to be adjusted and the transistor portion 10 are connected in parallel.
  • the gate 11 of the transistor unit 10 may be connected to the output terminal OUT of the main body unit 20.
  • the transistor unit 10 is an example of a switching element formed on a semiconductor substrate and having a control terminal (gate terminal) connected to an output terminal OUT of the main body 20.
  • the transistor 10 when the output terminal OUT of the main body 20 reaches the Lo level (low level), the transistor 10 is turned off. As a result, both ends of the corresponding element 2 to be adjusted are not short-circuited.
  • the transistor 10 when the output terminal OUT of the main body 20 reaches the Hi level (high level), the transistor 10 is turned on. When the transistor portion 10 is turned on, both ends of the corresponding element 2 to be adjusted are short-circuited.
  • the transistor unit 10 is turned on when the output terminal OUT of the main body 20 reaches the Lo level, and the transistor unit 10 is turned off when the output terminal OUT of the main body 20 reaches the Hi level.
  • Part 10 may be configured.
  • FIG. 2 is a circuit diagram showing an example of the main body 20 in the trimming circuit 100.
  • the trimming circuit 100 includes a fuse resistor 22, a pad for trimming 24, a first diode D1, and an output terminal OUT.
  • the trimming circuit 100 may include a first resistance element R1, a second resistance portion 29, a third resistance element R3, and a protection diode ZL.
  • the first resistance element R1 is an example of the first resistance part.
  • the second resistance portion 29 of this example may include a second resistance element R2 and a resistance element LVND.
  • the resistance element LVND is a high resistance element using a transistor.
  • the second resistance element R2 and the resistance element LVND are connected in series.
  • the third resistance element R3 is an example of the third resistance part.
  • the first resistance portion, the second resistance portion, and the third resistance portion are not limited to these cases.
  • the trimming circuit 100 is a circuit that outputs a voltage So depending on whether or not the fuse resistor 22 is blown to the output terminal OUT.
  • the trimming circuit 100 changes the voltage So applied to the output terminal OUT according to the blow of the fuse resistor 22, and determines on / off of the transistor portion 10 as described above.
  • the trimming circuit 100 also changes the voltage So when virtual cutting is executed to generate a state in which the fuse resistor 22 is virtually cut.
  • One end of the fuse resistor 22 is connected to the pad 24 at the connection point 28.
  • the other end of the fuse resistor 22 is connected to one end of the first diode D1 at the connection point 27.
  • the other end of the fuse resistor 22 is connected to the anode of the first diode D1.
  • the output terminal OUT is electrically connected to the connection point 28 between the fuse resistor 22 and the pad 24.
  • the output terminal OUT is electrically connected to the connection point 28 via the third resistance element R3.
  • the output terminal OUT outputs a voltage according to whether or not the fuse resistor 22 is blown.
  • first resistance element R1 is connected to the connection point 27 between the fuse resistor 22 and the anode of the first diode D1.
  • the other end of the first resistance element R1 is connected to the first potential.
  • One end of the second resistor portion 29 is connected to a connection point 28 between one end of the fuse resistor 22 and the pad 24.
  • the other end of the second resistance portion 29 is connected to the second potential. That is, one end of the fuse resistor 22 is connected to the second potential via the second resistor portion 29.
  • the second resistance element R2 is connected to the connection point 28 and the resistance element LVND is connected to the second potential, but conversely, the resistance element LVND is connected to the connection point 28 and the second resistance element R2. May be connected to the second potential.
  • the first potential may be higher than the second potential.
  • the second potential corresponds to the potential of the ground wiring GND (ground potential)
  • the first potential corresponds to the potential of the high-potential wiring VDD.
  • the second potential may be a Lo level substantially equal to the ground potential
  • the first potential may be a Hi level substantially equal to the potential of the high potential wiring VDD.
  • One end of the fuse resistor 22 may be connected to the high potential wiring VDD via the first resistance element R1.
  • the other end of the second resistance portion 29, particularly the gate and drain of the resistance element LVND, may be connected to the ground wiring GND.
  • the connection point 27 in this example is a point on the high potential wiring VDD side of the connection point 28.
  • the connection point 27 may be arranged between the fuse resistor 22 and the high potential wiring VDD.
  • the connection point 28 may be arranged between the fuse resistor 22 and the ground wiring GND.
  • the protection diode ZL is connected between the other end of the second resistance portion 29 and the output terminal OUT.
  • the anode of the protection diode ZL is connected to the ground wiring GND which is the second potential
  • the cathode of the protection diode ZL is connected to the output terminal OUT.
  • the fuse resistor 22, the pad for trimming 24, the first diode D1, the first resistance element R1, the second resistance portion 29, the third resistance element R3, and the protection diode ZL may be formed on the semiconductor substrate.
  • the transistor portion 10 shown in FIG. 1 may also be formed on the same semiconductor substrate.
  • the fuse resistor 22 is, for example, a polysilicon fuse formed of a polysilicon layer.
  • the first diode D1 has a second conductive type semiconductor region on the first conductive type semiconductor substrate. In one example, the first conductive type is n-type and the second conductive type is p-type.
  • the substrate electrode 26 is an electrode for fixing the potential Sc of the first conductive type semiconductor substrate.
  • the substrate electrode 26 may be a back surface electrode arranged on the back surface of the semiconductor substrate, or may be an electrode arranged on the front surface side.
  • the first resistor element R1 is a pull-up resistor for pulling up (dividing the voltage) the output terminal OUT to the potential of the high potential wiring VDD when the trimming circuit 100 is not performing trimming, and the fuse resistor 22. It is also a current limiting resistor that limits the current flowing through.
  • the second resistor portion 29 is a pull-down resistor for pulling down (dividing the voltage) the output terminal OUT to the ground potential in a state where the fuse resistor 22 is cut.
  • the second resistance portion 29 and the third resistance element R3 are also current limiting resistors that limit the current flowing through the fuse resistor 22.
  • the level may be adjusted so that the transistor portion 10 is turned on.
  • the output voltage S O of the output terminal OUT is pulled up (partial pressure) by the high potential wiring VDD.
  • the voltage applied to the high-potential wiring VDD is divided by the first resistance element R1 and the second resistance portion 29.
  • the voltage applied to the high-potential wiring VDD is 5V and the electrical resistance values of the first resistance element R1, the second resistance portion 29, and the fuse resistance 22 are 100k ⁇ , 10k ⁇ , and 100 ⁇ , respectively.
  • a voltage of about 4.5 V is applied to the output terminal OUT. That is, a voltage So of Hi level (a voltage higher than the threshold voltage of the transistor constituting the transistor unit 10) is applied to the output terminal OUT.
  • the transistor portion 10 which is a MOSFET for current adjustment is turned on, and both ends of the corresponding element 2 to be adjusted are maintained in a short state.
  • FIG. 3 is a flowchart showing an example of the trimming method. Virtual disconnection and normal disconnection will be described with reference to FIG.
  • the trimming circuit 100 can perform virtual cutting in order to confirm the electrical characteristics of the element 2 to be adjusted after the fuse resistor 22 is blown.
  • the trimming circuit 100 creates a state in which the fuse resistor 22 is virtually blown.
  • the trimming circuit 100 executes virtual cutting (step S100: YES)
  • the voltage Sp applied to the trimming pad 24 may be adjusted.
  • the external voltage source or the internal voltage source pads a voltage Sp corresponding to the voltage of the connection point 28 when the fuse resistor 22 is actually connected in order to generate a virtual cut state of the fuse resistor 22.
  • Apply to 24 step S101.
  • the external voltage source or the internal voltage source may apply the voltage of the ground wiring (for example, 0V voltage) to the pad 24.
  • Step S101 is a step of generating a state in which the fuse resistor 22 is virtually cut by applying a predetermined voltage to the pad 24 before the step of passing a forward current through the first diode D1. Correspond.
  • a Lo level voltage So is applied to the output terminal OUT in the same manner as when the fuse resistor 22 is blown.
  • the transistor portion 10 which is a MOSFET for current adjustment is turned off, and both ends of the corresponding element 2 to be adjusted are not short-circuited. That is, virtual disconnection is realized.
  • the characteristics of the adjustment target are measured, and the cutting result of the target fuse resistor 22 is evaluated. If the evaluation result does not satisfy the target and another trimming state can be set, the process branches to the No side in step S102.
  • the transistor portion 10, the fuse resistor 22, and the trimming pad 24 may be prepared for each of the plurality of elements 2 to be adjusted and provided in parallel. Also in this case, each fuse resistor 22 can be virtually cut individually.
  • Whether or not to perform trimming may be determined based on the result obtained by the virtual disconnection (step S102). For example, the fuse resistor 22 that selectively blows from the plurality of fuse resistors 22 is determined so that the resistance value or the current value between the terminals T1 and the terminal T2 falls within the target range.
  • step S102 the potential Sc of the first conductive type semiconductor substrate and the voltage applied to the pad 24 are adjusted so that a forward current flows through the first diode D1 (step S103).
  • the substrate electrode 26 of the semiconductor substrate is used as the ground potential.
  • a voltage higher than the voltage applied to the high-potential wiring VDD may be applied to the trimming pad 24 by an external voltage source or an internal voltage source.
  • a voltage of 10 V or more and 30 V or less is applied to the pad 24 by an external voltage source or an internal voltage source.
  • a current flows through the fuse resistor 22, and the fuse resistor 22 is cut by Joule heat (step S104). Since the first diode D1 is connected in the forward direction, a forward current flows to the substrate electrode 26 through the fuse resistor 22 and the first diode D1. Therefore, a current sufficient to blow the fuse resistor 22 can be passed without being affected by the first resistance element R1 and the second resistance portion 29.
  • the ground potential to which the second resistor portion 29 is connected may be adjusted.
  • the ground potential when a voltage for cutting the fuse resistor 22 is applied to the pad 24, the ground potential may be raised as compared with the case where no voltage is applied to the pad 24. As a result, it is possible to suppress the flow of current from the pad 24 to the second resistance portion 29.
  • the ground potential When a voltage for cutting the fuse resistor 22 is applied to the pad 24, the ground potential may be higher than the substrate potential Sc.
  • the ground potential may be the same as the high potential wiring VDD. This makes it easier for a current to flow through the fuse resistor 22, and the fuse resistor 22 can be easily blown.
  • the trimming circuit 100 is in a state where the fuse resistor 22 is cut off.
  • the fuse resistor 22 is blown, the second resistor section 29 pulls down the output terminal OUT to the ground potential.
  • a voltage divided by the second resistance portion 29 and the third resistance element R3 is applied to the output terminal OUT. Therefore, a Lo level voltage So is applied to the output terminal OUT.
  • the transistor portion 10 which is a MOSFET for current adjustment is turned off, and both ends of the corresponding element 2 to be adjusted are changed to a state in which they are not short-circuited.
  • FIG. 4 is a circuit diagram showing an example of the main body 21 of the trimming circuit of the comparative example.
  • the trimming pad 24 is connected to the connection point 27b between the fuse resistor 22 and the first resistance element R1, and the connection point 28b between the fuse resistor 22 and the second resistance portion 29 is connected to the first. 1 diode D1 is connected.
  • the output terminal OUT is connected to the connection point 28b between the first diode D1 and the fuse resistor 22.
  • the pad 24 and the output terminal OUT are electrically separated from each other when the fuse resistor 22 is blown.
  • the pad 24 and the output terminal OUT are electrically connected even when the fuse resistor 22 is blown. Therefore, the trimming pad 24 can be reused for monitoring the voltage at the output terminal OUT. Specifically, the voltage So at the output terminal OUT can be measured even after trimming. In addition, the presence or absence of deterioration (leakage) caused by trimming on the element can be confirmed, and high reliability in the circuit can be ensured.
  • FIG. 5 is a circuit diagram showing another example of the main body 20 in the trimming circuit 100.
  • the main body 20 shown in FIG. 5 has a structure similar to that of the main body 20 shown in FIG. 2, except that the protection diode ZL is omitted.
  • FIG. 6 is an example of the semiconductor device 200 to which the trimming circuit 100 is applied.
  • the trimming circuit 100 of this embodiment can be applied to various semiconductor devices 200.
  • the output stage circuit unit 210 and the control circuit unit 230 are formed on the same semiconductor substrate 30.
  • the semiconductor device 200 is an IPS (intelligent power switch).
  • the output stage circuit unit 210 may include a trench gate type power semiconductor.
  • the output stage circuit unit 210 may be a vertical MOSFET (metal-oxide-semiconductor field-effect transistor) or an IGBT (insulated gate bipolar transistor). In this example, it is a vertical MOSFET having a trench gate.
  • the conductive type of the semiconductor substrate 30 is n type.
  • the semiconductor substrate 30 includes an n-type drift layer 201.
  • An n + type layer as the contact layer 202 is formed on one surface (back surface in the figure) of the semiconductor substrate 30 by diffusion of impurities or the like.
  • a drain electrode 203 is formed on the contact layer 202.
  • the drain electrode 203 is formed of a conductive material such as metal.
  • the main surface on which the drain electrode 203 is formed is referred to as a back surface, and the main surface on the opposite side of the back surface is referred to as a front surface.
  • a p-type base layer 212 is formed on the front surface, which is the other surface of the semiconductor substrate 30.
  • an n + type layer 214 is formed so as to surround the p + type layer 213.
  • a trench gate is formed on the semiconductor substrate 30. The trench gate penetrates the p-type base layer 212 and reaches the n-type drift layer 201.
  • the trench gate includes a conductive portion 215 filled in the trench and an insulating film 216 that electrically separates the conductive portion 215 from the semiconductor substrate 30.
  • the source electrode 220 is formed so as to cover the p + type layer 213.
  • the source electrode 220 is made of a conductive material.
  • An insulating film 222 is formed above the trench gate. The insulating film 222 insulates the trench gate and the source electrode 220.
  • n displayed as a component means an element having a large number of electrons as a carrier
  • p means an element having a large number of holes
  • + means a relatively high impurity concentration.
  • Means that, and "-” means that the impurity concentration is relatively low.
  • the control circuit unit 230 may include a CMOS circuit unit in which an n-channel type MOS transistor 240 and a p-channel type MOS transistor 250 are combined on the front surface side of the semiconductor substrate 30.
  • the n-channel type MOS transistor 240 has a p-well region 241 formed in the n-type semiconductor substrate 30.
  • An n + type source region 242 and a drain region 243 are formed inside the p-well region 241, respectively.
  • the source electrode 246 is connected to the source region 242, and the drain electrode 247 is connected to the drain region 243.
  • the source electrode 246 and the drain electrode 247 are formed of a conductive material such as metal.
  • a gate electrode 244 is provided on the front surface of the semiconductor substrate 30 via a gate insulating film 245.
  • a source region 242 is provided on one side of the gate electrode 244, and a drain region 243 is provided on the other side of the gate electrode 244.
  • the p-channel type MOS transistor 250 has a p-well region 251 formed in the n-type semiconductor substrate 30, and has an n-well region 252 inside the p-well region 251.
  • a p + type source region 253 and a drain region 254 are formed inside the n-well region 252, respectively.
  • the source electrode 257 is connected to the source region 253, and the drain electrode 258 is connected to the drain region 254.
  • a gate electrode 255 is provided on the front surface of the semiconductor substrate 30 via a gate insulating film 256.
  • the trimming circuit 100 may be configured on the semiconductor substrate 30 in the above-mentioned semiconductor device 200.
  • the trimming circuit 100 may be used to set various voltages in the semiconductor device 200.
  • FIG. 7 is a cross-sectional view showing an example of a vertical diode used in the trimming circuit 100.
  • the first diode D1 is formed on the semiconductor substrate 30.
  • the semiconductor substrate 30 is an n-type semiconductor substrate 30.
  • a second conductive type first semiconductor region 42 is formed on the front surface side of the semiconductor substrate 30.
  • the first semiconductor region 42 is a p-type diffusion layer formed on the n-type semiconductor substrate 30.
  • a PN junction is formed by the first semiconductor region 42 and the semiconductor substrate 30. This PN junction functions as the first diode D1.
  • the first diode D1 may be a vertical diode.
  • the vertical diode means a diode in which a current flows in the thickness direction of the semiconductor substrate 30.
  • the anode is arranged on the front surface side of the semiconductor substrate 30, and the cathode is arranged on the back surface side of the semiconductor substrate 30.
  • a substrate electrode 26 is connected to the cathode.
  • the substrate electrode 26 may be provided on the front surface side of the semiconductor substrate 30 because the potential of the semiconductor substrate 30 may be fixed.
  • a second conductive type second semiconductor region 44 may be formed in a part of the first semiconductor region 42.
  • the second semiconductor region 44 has a higher impurity concentration than the first semiconductor region 42.
  • the second semiconductor region 44 is a p + diffusion layer.
  • An insulating film 46 is partially provided on the semiconductor substrate 30.
  • the insulating film 46 may be a LOCOS oxide film.
  • FIG. 8 is a cross-sectional view showing an example of a diffusion diode as a comparative example.
  • the diffuse diode has a p-well region 52 in the semiconductor substrate 30. Then, an n-type cathode region 53 and a p + -type anode region 54 are formed in the p-well region 52.
  • the n-type drift layer 201, the p-well region 52, and the n-type cathode region 53 of the semiconductor substrate 30 operate as vertical npn parasitic transistors. It ends up.
  • FIG. 9 is a cross-sectional view showing an example of a polysilicon diode as a comparative example.
  • the polysilicon diode has polysilicon 60 arranged on the semiconductor substrate 30 via an insulating layer 62. Impurities are doped in polysilicon 60 to form p-type regions, n-type regions, and n + -type regions. An anode electrode is formed in the p-type region, and a cathode electrode is formed in the n + type region.
  • the operating resistance becomes large. Therefore, in order to lower the resistance value, the area occupied by the polysilicon 60 must be increased. Therefore, it is difficult to prevent the expansion of the circuit area.
  • the vertical diode described above with reference to FIG. 7 When the vertical diode described above with reference to FIG. 7 is used as the first diode D1, there is no parasitic operation and the operating resistance is smaller than that of the polysilicon diode. Therefore, it is desirable to use a vertical diode as the first diode D1 in which a current flows in the forward direction to blow the fuse resistor 22.
  • FIG. 10 is a plan view showing a configuration example of the main body 20.
  • FIG. 11 is a cross-sectional view showing a configuration example of the main body portion 20.
  • FIG. 11 shows a cross section of the main body 20 along the AA'line in FIG.
  • the first resistance element R1, the second resistance unit 29, the third resistance element R3, and the protection diode ZL are omitted in FIG. 10 for convenience of explanation, and in FIG. 11, only the electrical connection relationship is shown by the circuit symbol. ing.
  • the transistor portion 10, the first resistance element R1, the second resistance portion 29, the third resistance element R3, and the protection diode ZL may be formed on the actual semiconductor substrate 30.
  • the first diode D1 and the fuse resistor 22 are formed on the semiconductor substrate 30.
  • the semiconductor substrate 30 is a first conductive type semiconductor substrate 30.
  • the first diode D1 is the vertical diode described in FIG. 7.
  • a contact portion 34 is connected to the second semiconductor region 44 of the second conductive type.
  • the contact portion 34 may be formed of a conductive material.
  • the polysilicon layer 32 is provided on the semiconductor substrate 30 via the insulating film 46.
  • the fuse resistor 22 is formed of a polysilicon layer 32.
  • the fuse resistor 22 is formed with a narrow width W at the center so that it can be easily blown.
  • one end of the fuse resistor 22 is connected to the metal wiring 36 via the contact portion 34.
  • the insulating film 46 is partially removed, and the second semiconductor region 44 is partially exposed.
  • the second semiconductor region 44 is connected to the metal wiring 36 via the contact portion 34.
  • the metal wiring 36 and the contact portion 34 electrically connect the anode of the first diode D1 and the fuse resistor 22, and function as the connection point 27 shown in FIG.
  • the metal wiring 36 may be connected to the high potential wiring VDD via the first resistance element R1.
  • the other end of the fuse resistor 22 is connected to the metal wiring 37 via the contact portion 34.
  • the metal wiring 37 functions as a connection point 28 for connecting the fuse resistor 22 to the pad 24 and the second resistor portion 29.
  • the metal wiring 37 may have a connecting portion 38 that connects to the trimming pad 24.
  • the metal wiring 37 may be electrically connected to the output terminal OUT via the third resistance element R3. Further, the metal wiring 37 may be electrically connected to the ground potential GND via the second resistance portion 29.
  • An interlayer insulating film 47 may be formed between the polysilicon layer 32, the second semiconductor region 44, the insulating film 46, and the metal wirings 36 and 37. That is, the metal wiring 36 and the metal wiring 37 may be formed on the interlayer insulating film 47. In this case, the contact portion 34 is formed through the opening in the interlayer insulating film 47.
  • the trimming circuit 100 of this example virtual cutting can be realized in which the electrical characteristics of the element to be adjusted are confirmed after the fuse resistor 22 is blown before the fuse resistor 22 is blown.
  • the trimming pad 24 connected to one end of the fuse resistor 22 is required, but the existing substrate electrode 26 such as the back electrode may be used as the terminal on the other end side of the fuse resistor 22. It can be done, and there is no need to provide an external terminal dedicated to trimming. Further, it is not necessary to provide a resistance bypass circuit that can withstand a large current that blows the fuse resistor 22. Therefore, it is possible to realize the trimming circuit 100 that has both miniaturization and a virtual cutting function as compared with the conventional case.
  • the first diode D1 has a second conductive type first semiconductor region 42 formed on the first conductive type semiconductor substrate 30.
  • the first diode D1 may not be formed by the polysilicon layer 32 but may be formed by an impurity diffusion layer formed on the semiconductor substrate 30. Therefore, since the fuse resistor 22 and the first diode D1 are not formed in the same layer, they may be formed in a laminated manner. As a result, the area on the semiconductor substrate 30 can be effectively utilized to reduce the area of the trimming circuit 100.
  • the trimming circuit 100 of this example even if the fuse resistor 22 is blown, the pad 24 and the output terminal OUT are electrically connected via the metal wiring 37 and the third resistance element R3. Therefore, the trimming pad 24 can be reused for monitoring the voltage at the output terminal OUT. Specifically, the voltage So at the output terminal OUT can be measured even after trimming. In addition, the presence or absence of deterioration (leakage) caused by trimming on the element can be confirmed, and high reliability in the circuit can be ensured.
  • FIG. 12 is a circuit diagram showing an example of the main body 20 using the p-type semiconductor substrate 30.
  • the first conductive type is the p type and the second conductive type is the n type. Therefore, in the main body 20 of this example, in the configurations shown in FIGS. 7, 10, and 11, the n-type semiconductor substrate 30 is the p-type semiconductor substrate 30, and the p-type first semiconductor region 42 is the n-type semiconductor. It has a configuration in which the p + type second semiconductor region 44 is defined as an n + type semiconductor region. Due to the orientation of the PN junction, the substrate electrode 26 side becomes the anode. Other configurations are the same as those shown in FIGS. 7, 10, and 11.
  • the trimming circuit 100 of this example includes a fuse resistor 22, a pad for trimming 24, a first diode D1, a first resistor element R1, a second resistor element R2, a third resistor element R3, and a protection diode Di.
  • One end of the fuse resistor 22 is connected to the pad 24.
  • the other end of the fuse resistor 22 is connected to one end of the first diode D1.
  • the other end of the fuse resistor 22 is connected to the cathode of the first diode D1.
  • first resistance element R1 is connected to a connection point 27 between one end of the fuse resistor 22 and the cathode of the first diode D1.
  • the other end of the first resistance element R1 is connected to the first potential.
  • the first potential may be the ground potential GND.
  • One end of the second resistance element R2 is connected to the connection point 28 between the fuse resistor 22 and the pad 24.
  • the other end of the second resistance element R2 is connected to the second potential.
  • the second potential is the potential of the high potential wiring.
  • the output terminal OUT is electrically connected to the connection point 28 between the fuse resistor 22 and the pad 24.
  • the output terminal OUT is electrically connected to the connection point 28 via the third resistance element R3. The output terminal OUT outputs a voltage according to whether or not the fuse resistor 22 is blown.
  • FIG. 13 is a circuit diagram showing a comparative example of the main body 20 using the p-type semiconductor substrate 30.
  • a trimming pad 24 is connected to one end of the fuse resistor 22, and a first diode D1 is connected to the other end of the fuse resistor 22.
  • the output terminal OUT is connected to the connection point 27b between the first diode D1 and the fuse resistor.
  • the trimming pad 24 is provided only at one end of the fuse resistor 22, it is possible to prevent the circuit area from expanding.
  • the pad 24 and the output terminal OUT are electrically separated from each other when the fuse resistor 22 is blown.
  • the pad 24 and the output terminal OUT are electrically connected even when the fuse resistor 22 is blown. Therefore, the trimming pad 24 can be reused for monitoring the voltage at the output terminal OUT. Specifically, the voltage So at the output terminal OUT can be measured even after trimming. In addition, the presence or absence of deterioration (leakage) caused by trimming on the element can be confirmed, and high reliability in the circuit can be ensured.
  • the trimming circuit 100 of this example can also realize virtual cutting for confirming the electrical characteristics of the element to be adjusted after cutting the fuse resistor 22 before cutting the fuse resistor 22.
  • the external voltage source or the internal voltage source applies a voltage Sp corresponding to the voltage at the connection point 28 between the pad 24 and the fuse resistor 22 to the pad 24 when the fuse resistor 22 is blown.
  • the first resistor element R1 pulls up (divides) the connection point 28 to the potential of the high potential wiring VDD. Therefore, the external voltage source or the internal voltage source may apply the voltage of the high potential wiring VDD to the pad 24.
  • the existing substrate electrode 26 such as the back surface electrode can be utilized as the control terminal of the fuse resistor 22, and the number of external terminals dedicated to trimming can be reduced. Further, it is not necessary to provide a resistance bypass circuit that can withstand a large current that blows the fuse resistor 22. Therefore, it is possible to realize a trimming circuit 100 having a small circuit area and capable of virtual cutting. Further, according to the main body 20 of the trimming circuit 100 shown in FIG. 12, the pad 24 and the output terminal OUT are electrically connected even when the fuse resistor 22 is blown. Therefore, the trimming pad 24 can be reused for monitoring the voltage at the output terminal OUT.
  • FIG. 14 is a diagram showing another configuration example of the trimming circuit 100.
  • the trimming circuit 100 of this example includes a plurality of main bodies 20.
  • the trimming circuit 100 of this example includes main body portions 20-1, 20-2, 20-3, ....
  • the k-th main body portion 20 may be referred to as a main body portion 20-k.
  • a branch number of k is attached to the code of each component in the main body portion 20-k.
  • Each main body 20 is provided corresponding to the element 2 to be adjusted.
  • Each main body 20 may be connected to the gate of the transistor 10 shown in FIG.
  • each main body 20 has the same structure as the main body 20 of any of the embodiments described with reference to FIGS. 1 to 13.
  • each main body 20 has the same structure as the main body 20 shown in FIG.
  • the third resistance element R3 is omitted.
  • the main body 20 in each embodiment may or may not have the third resistance element R3.
  • the second resistance element R2 is arranged between the pad 24 and the output terminal OUT.
  • the second resistance element R2 may be arranged between the pad 24 and the output terminal OUT as in FIG. 14, and between the pad 24 and the resistance element LVND as in FIG. It may be placed in.
  • the first diode D1 is commonly provided for the plurality of main bodies 20. That is, each main body 20 is not provided with a separate first diode D1.
  • the common first diode D1 is connected to the fuse resistor 22 of each main body 20.
  • the anode is connected to a plurality of fuse resistors 22.
  • One end of the fuse resistor 22-k of this example is connected to the pad 24-k, and the other end is connected to the first diode D1.
  • the output terminal OUTk and the resistance element LVNDk are connected to the one end of the fuse resistor 22-k via the second resistance element R2-1.
  • the first resistance element R1 is connected to the other end of the fuse resistance 22-k.
  • the first resistance element R1 is also provided in common with the plurality of main body portions 20.
  • One end of the first resistance element R1 is connected to the first diode D1, and the other end is connected to the high potential wiring VDD.
  • a connection point 27-k is provided for each main body portion 20-k. The anode of the first diode D1, one end of the first resistance element R1, and the other end of the fuse resistor 22-k are connected to the connection point 27-k.
  • the scale of the device can be reduced. Further, by providing the first resistance element R1 in common to the plurality of main body portions 20, the scale of the apparatus can be reduced.
  • the fuse resistors 22 to be cut are selected one by one, and a predetermined high voltage is sequentially applied to the pads 24-k corresponding to the fuse resistors 22-k to be cut.
  • the operation of connecting the fuse resistor 22 in each main body 20 is the same as the example of FIG.
  • the high voltage is a voltage higher than the voltage applied to the high potential wiring VDD.
  • a ground potential may be applied to the unselected pads 24.
  • the ground potential applied to the main body 20 selected to cut the fuse resistor 22 may be changed. For example, when the fuse resistor 22-k is blown, the ground potential applied to the main body 20-k is increased.
  • the ground potential of the main body 20-k may be controlled to the same potential as the potential applied to the pad 24-k. As a result, it is possible to suppress the flow of current from the pad 24-k to the second resistance portion 29-k.
  • each main body 20 can be set in the virtual disconnect state in parallel. Further, a part of the main body 20 may be selectively set to the virtual disconnection state.
  • the resistance values of the first resistance element R1 and the second resistance element R2 may be sufficiently smaller than the resistance values of the resistance element LVND. By increasing the resistance value of the resistance element LVND, the current flowing through the main body 20 can be reduced.
  • FIG. 15 is a diagram showing another configuration example of the trimming circuit 100.
  • the trimming circuit 100 of this example includes a plurality of main bodies 20.
  • the first diode D1 and the first resistance element R1 are commonly provided for the plurality of main body portions 20 as in the example of FIG.
  • the first diode D1 of this example is connected to each fuse resistor 22-k and a connection point 27-k with the ground potential. Further, the first resistance element R1 is connected between each connection point 27 and the ground potential.
  • the main body 20 of this example outputs a voltage corresponding to the high voltage VDD from the output terminal OUT when the fuse resistor 22 is blown. Further, the main body 20 of this example outputs a voltage corresponding to the ground potential from the output terminal OUT when the fuse resistor 22 is not blown.
  • each main body 20 the fuse resistor 22, the first diode D1 and the first resistance element R1 are connected. One end of each fuse resistor 22-k is connected to the pad 24-k, and the other end is connected to the first diode D1 and the first resistance element R1.
  • the second resistance element R2-k is connected to the connection point 28-k between the pad 24-k and the fuse resistor 22-k. One end of the second resistance element R2-k is connected to the connection point 28-k, and the other end is connected to the resistance element LVNDk.
  • One end of the resistance element LVNDk is connected to the second resistance element R2-k, and the other end is connected to the high potential wiring VDD.
  • the connection point between the resistance element LVNDk and the second resistance element R2-k is connected to the output terminal OUTk.
  • a protection diode ZL may be provided between the output terminal OUTk and the ground potential.
  • the scale of the device can be reduced by providing the first diode D1 in common for the plurality of main bodies 20. Further, by providing the first resistance element R1 in common to the plurality of main body portions 20, the scale of the apparatus can be reduced.
  • the fuse resistors 22 to be cut are selected one by one, and a predetermined high voltage is sequentially applied to the pads 24-k corresponding to the fuse resistors 22-k to be cut.
  • the high voltage may be higher than the voltage applied to the high potential wiring VDD.
  • a ground potential may be applied to the unselected pads 24.
  • the ground potential applied to the main body 20 selected to cut the fuse resistor 22 may be increased.
  • the ground potential may be increased even in the main body portion 20 which is not selected.
  • a voltage for virtual disconnection may be applied to each pad 24 in parallel. That is, each main body 20 can be set in the virtual disconnect state in parallel. Further, a part of the main body 20 may be selectively set to the virtual disconnection state.
  • FIG. 16 is a diagram showing another configuration example of the trimming circuit 100.
  • the trimming circuit 100 of this example differs from the example of FIG. 14 in that the directions of the anode and the cathode of the first diode D1 are reversed from the example of FIG.
  • Other structures are similar to the example in FIG. That is, in the first diode D1 of this example, the fuse resistor 22 of each main body 20 is connected to the cathode, and the substrate potential Sc is applied to the anode.
  • One end of each fuse resistor 22-k is connected to the pad 24-k, and the other end is connected to the cathode of the first diode D1 via a connection point 27-k.
  • a low voltage is selectively applied to the pad 24-k of the main body 20-k that cuts the fuse resistor 22-k.
  • the low voltage is such that a forward current flows from the first diode D1 to the pad 24-k. That is, the low potential is lower than the forward voltage of the first diode D1 with respect to the substrate voltage Sc.
  • the low voltage is a voltage lower than the ground potential.
  • FIG. 17 is a diagram showing another configuration example of the trimming circuit 100.
  • the trimming circuit 100 of this example differs from the example of FIG. 15 in that the directions of the anode and the cathode of the first diode D1 are reversed from the example of FIG.
  • Other structures are similar to the example in FIG. That is, in the first diode D1 of this example, the fuse resistor 22 of each main body 20 is connected to the cathode, and the substrate potential Sc is applied to the anode.
  • One end of each fuse resistor 22-k is connected to the pad 24-k, and the other end is connected to the cathode of the first diode D1 via a connection point 27-k.
  • a low voltage is selectively applied to the pad 24-k of the main body 20-k that cuts the fuse resistor 22-k.
  • the low voltage is such that a forward current flows from the first diode D1 to the pad 24-k. That is, the low potential is lower than the forward voltage of the first diode D1 with respect to the substrate voltage Sc.
  • the low voltage is a voltage lower than the ground potential.
  • a voltage for virtual disconnection may be applied to each pad 24 in parallel. That is, each main body 20 can be set in the virtual disconnect state in parallel. Further, a part of the main body 20 may be selectively set to the virtual disconnection state.
  • FIG. 18 is a diagram showing another configuration example of the first diode D1.
  • the first diode D1 in each embodiment may have the structure of FIG.
  • the first diode D1 of this example is formed on the semiconductor substrate 30. As shown in FIG. 6 and the like, the semiconductor substrate 30 may be formed with elements other than the first diode D1.
  • the semiconductor substrate 30 is an n-type semiconductor substrate 30.
  • a p-type first semiconductor region 42 is formed on the front surface side of the semiconductor substrate 30.
  • a PN junction is formed by the first semiconductor region 42 and the semiconductor substrate 30. This PN junction functions as the first diode D1.
  • the first diode D1 may be a vertical diode.
  • the anode is arranged on the front surface side of the semiconductor substrate 30, and the cathode is arranged on the back surface side of the semiconductor substrate 30.
  • a substrate electrode 26 is connected to the cathode.
  • the substrate electrode 26 may be provided on the front surface side of the semiconductor substrate 30 because the potential of the semiconductor substrate 30 may be fixed.
  • a p + type second semiconductor region 44 may be formed in a part of the first semiconductor region 42.
  • the second semiconductor region 44 has a higher impurity concentration than the first semiconductor region 42.
  • An insulating film 46 is partially provided on the semiconductor substrate 30.
  • the insulating film 46 may be a LOCOS oxide film.
  • the insulating film 46 exposes at least a part of the second semiconductor region 44.
  • a polysilicon layer 32 that functions as wiring may be provided above the insulating film 46.
  • An interlayer insulating film 47 is provided so as to cover the insulating film 46, the second semiconductor region 44, and the polysilicon layer 32.
  • the interlayer insulating film 47 is formed with through holes for forming the contact portion 34.
  • a metal wiring 36 is provided on the interlayer insulating film 47. The metal wiring 36 is connected to the polysilicon layer 32 and the second semiconductor region 44 by the contact portion 34.
  • FIG. 19 is a diagram illustrating the protection diode ZL and the protection diode Di.
  • the protection diode provided between the output terminal OUT and the ground potential GND is referred to as the protection diode Di
  • the protection diode provided between the output terminal OUT and the high potential wiring VDD is referred to as the protection diode ZL.
  • Each main body 20 may be provided with one or both of the protection diode Di and the protection diode ZL.
  • the output terminal OUT When the transistor unit 10 connected to the output terminal OUT includes an n-channel MOS transistor, the output terminal OUT may be provided with a protection diode ZL. As a result, it is possible to prevent an excessively high voltage from being applied to the transistor portion 10.
  • the output terminal OUT When the transistor unit 10 connected to the output terminal OUT includes a p-channel MOS transistor, the output terminal OUT may be provided with a protection diode Di. As a result, it is possible to prevent an excessively low voltage from being applied to the transistor portion 10.
  • the transistor unit 10 includes both an n-channel MOS transistor such as a CMOS circuit and a p-channel MOS transistor, both the protection diode Di and the protection diode ZL may be provided.
  • a protection diode Di may be provided in a part of the main body 20, and a protection diode ZL may be provided in a part of the main body 20. Further, both the protection diode Di and the protection diode ZL may be provided in all the main body portions 20.
  • insulation Layer 100 ... trimming circuit, 200 ... semiconductor device, 201 ... drift layer, 202 ... contact layer, 203 ... drain electrode, 210 ... output stage circuit section, 212 ... p-type base layer, 213 ... p + type layer, 214 ... n + type layer, 215 ... conductive part, 216 ... insulating film, 220 ... source electrode, 222 ... insulating film, 230 ... control circuit unit, 240 ... MOS transistor, 241 ... p-well region, 242 ... source region, 243 ... drain region, 244 ... gate electrode, 245 ... gate insulating film , 246 ... source electrode, 247 ... drain electrode, 250 ... MOS transistor, 251 ... p-well region, 252 ... n-well region, 253 ... source region, 254 ... drain Region, 255 ... Gate electrode, 256 ... Gate insulating film, 257 ... Source electrode, 258 ... Drain electrode

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

ヒューズ抵抗の切断の有無に応じた電圧を出力するトリミング回路であって、半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、ヒューズ抵抗の一端に接続されるトリミング用のパッドと、ヒューズ抵抗とパッドとの接続点に電気的に接続されており、ヒューズ抵抗の切断の有無に応じた電圧を出力する出力端子と、半導体基板に形成されており、ヒューズ抵抗の他端に一端が接続されるダイオードと、を備えているトリミング回路を提供する。

Description

トリミング回路およびトリミング方法
　本発明は、トリミング回路およびトリミング方法に関する。
　半導体集積回路における製造バラつきによる回路特性の変動を補正するために、トリミング回路が用いられる。トリミング回路として、ポリシリコン層により形成されたヒューズ抵抗を備える回路が知られている（例えば、特許文献１）。また、ヒューズ抵抗の両端のそれぞれにトリミング専用の外部端子を設けたトリミング回路が知られている（例えば、特許文献２）。
［先行技術文献］
［特許文献］
　［特許文献１］　特開２０１８－２２８４８号公報
　［特許文献２］　特開２０００－３４０６５６号公報
解決しようとする課題
　トリミング回路は、ヒューズ抵抗の切断の有無により出力端子の電圧が変動する本体部と、本体部の出力電圧によって特性が変動する調整部とを有する。トリミングが実行されて、ヒューズ抵抗が切断された後においても、本体部の出力端子の電圧を確認できることが望ましい。
一般的開示
　本発明の一態様は、トリミング回路を提供する。トリミング回路は、ヒューズ抵抗の切断の有無に応じた電圧を出力する本体部を備えてよい。本体部は、ヒューズ抵抗と、トリミング用のパッドと、出力端子と、ダイオードと、を備えてよい。ヒューズ抵抗は、半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されてよい。パッドは、ヒューズ抵抗の一端に接続されてよい。出力端子は、ヒューズ抵抗とパッドとの接続点に電気的に接続されてよい。出力端子は、ヒューズ抵抗の切断の有無に応じた電圧を出力してよい。ダイオードは、半導体基板に形成されてよい。ダイオードは、ヒューズ抵抗の他端に一端が接続されてよい。
　ダイオードは、第１導電型の半導体基板に形成された第２導電型の半導体領域を有してよい。
　トリミング回路は、第１抵抗部を備えてよい。第１抵抗部の一端は、ヒューズ抵抗とダイオードとの接続点に接続されてよい。第１抵抗部の他端は、第１電位に接続されてよい。
　トリミング回路は、第２抵抗部を備えてよい。第２抵抗部の一端は、ヒューズ抵抗とパッドとの接続点に接続されてよい。第２抵抗部の他端は、第２電位に接続されてよい。
　トリミング回路は、保護ダイオードを備えてよい。保護ダイオードは、第２抵抗部の他端と出力端子との間に接続されてよい。
　トリミング回路は、トランジスタ部を備えてよい。トランジスタ部は、半導体基板に形成されてよい。本体部の出力端子に、トランジスタ部の制御端子が接続されてよい。
　ダイオードは、縦型ダイオードであってよい。ダイオードの他端が、半導体基板の基板電極に接続されてよい。
　第１導電型は、ｎ型であってよい。第２導電型は、ｐ型であってよい。ヒューズ抵抗の他端とダイオードのアノードとが接続されてよい。トリミング回路は、第１抵抗部を備えてよい。第１抵抗部の一端は、ヒューズ抵抗とダイオードのアノードとの接続点に接続されてよい。第１抵抗部の他端は、高電位配線に接続されてよい。トリミング回路は、第２抵抗部を備えてよい。第２抵抗部の一端は、ヒューズ抵抗とパッドとの接続点に接続されてよい。第２抵抗部の他端は、グランド配線に接続されてよい。
　第１導電型は、ｐ型であってよい。第２導電型は、ｎ型であってよい。ヒューズ抵抗の他端とダイオードのカソードとが接続されてよい。トリミング回路は、第１抵抗部を備えてよい。第１抵抗部の一端は、ヒューズ抵抗とダイオードのカソードとの接続点に接続されてよい。第１抵抗部の他端は、グランド配線に接続されてよい。トリミング回路は、第２抵抗部を備えてよい。第２抵抗部の一端は、ヒューズ抵抗とパッドとの接続点に接続されてよい。第２抵抗部の他端は、高電位配線に接続されてよい。
　トリミング回路は、複数の本体部を備えてよい。ダイオードが、複数の本体部に対して共通に設けられてよい。ダイオードには、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。
　トリミング回路は、複数の本体部に対して共通に設けられ、ダイオードに一端が接続され、他端が高電位配線に接続される第１抵抗部を備えてよい。第１抵抗部の一端には、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。
　トリミング回路は、複数の本体部に対して共通に設けられ、ダイオードに一端が接続され、他端がグランド配線に接続される第１抵抗部を備えてよい。第１抵抗部の一端には、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。
　ダイオードのカソードに、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。
　ダイオードのアノードに、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。
　本発明の他の態様は、上記のトリミング回路を用いて、被調整素子の電気特性を調整するトリミング方法であってよい。トリミング方法は、ダイオードに順方向電流が流れるように半導体基板の電位と、パッドに印加する電圧を調整する段階を備えてよい。トリミング方法は、順方向電流がヒューズ抵抗を流れることによってヒューズ抵抗を切断する段階を備えてよい。
　トリミング方法は、ダイオードに順方向電流を流す段階の前に、パッドに、予め定められた電圧を印加することにより、ヒューズ抵抗が仮想的に切断された状態を生成する段階を備えてよい。
　ヒューズ抵抗を切断した後において、パッドと出力端子とは電気的に接続されていてよい。
　電圧を調整する段階において、ヒューズ抵抗を切断すべき本体部のパッドに、選択的に電圧を印加してよい。
　それぞれの本体部には、高電位およびグランド電位が印加されてよい。電圧を調整する段階において、ヒューズ抵抗を切断すべき本体部に印加するグランド電位を変更してよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一実施形態に係るトリミング回路１００の概略構成を示す図である 本発明の一実施形態に係るトリミング回路１００における本体部２０の一例を示す回路図である。 トリミング方法の一例を示すフローチャートである。 比較例のトリミング回路の本体部２１の一例を示す回路図である。 トリミング回路１００における本体部２０の他の例を示す回路図である。 トリミング回路１００が適用される半導体装置２００の一例である。 トリミング回路１００に用いられる縦型ダイオードの一例を示す断面図である。 比較例として拡散ダイオードの一例を示す断面図である。 比較例としてポリシリコンダイオードの一例を示す断面図である。 本体部２０の構成例を示す平面図である。 本体部２０の構成例を示す断面図である。 ｐ型半導体基板３０を用いた本体部２０の一例を示す回路図である。 ｐ型半導体基板３０を用いた本体部２０の比較例を示す回路図である。 トリミング回路１００の他の構成例を示す図である。 トリミング回路１００の他の構成例を示す図である。 トリミング回路１００の他の構成例を示す図である。 トリミング回路１００の他の構成例を示す図である。 第１ダイオードＤ１の他の構成例を示す図である。 保護ダイオードＤｉを説明する図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本発明の一実施形態に係るトリミング回路１００の概略構成を示す図である。トリミング回路１００は、一例において、内部端子Ｔ１、Ｔ２間の抵抗値を調整する。内部端子Ｔ１、Ｔ２間には、被調整素子として抵抗が接続されている。内部端子Ｔ１およびＴ２の間には、複数の被調整素子２が直列接続されてよい。トリミング回路１００は、それぞれの被調整素子２の両端を、短絡するか否かを切り替えることで、内部端子Ｔ１、Ｔ２間の抵抗値を調整してよい。被調整素子２の数および抵抗値は、適宜に変更されてよい。また、被調整素子２は、抵抗に限られず、ＭＯＳＦＥＴ等の他の素子であってもよい。この場合、トリミング回路１００は、例えばＭＯＳＦＥＴが直列接続した直列ＭＯＳＦＥＴ回路の電気特性を調整する。
　本例において、トリミング回路１００は、本体部２０とトランジスタ部１０とを備える。本例では、一つの本体部２０と、一つのトランジスタ部１０とが一つのセットになっている。トリミング回路１００は、複数セットの本体部２０およびトランジスタ部１０を備えてよい。本体部２０とトランジスタ部１０のセット数は、適宜に変更されてよい。本体部２０とトランジスタ部１０のセット数が増えるほど、端子Ｔ１、Ｔ２間の抵抗、電流等の電気特性をきめ細かく調整することができ、調整精度を高めることができる。
　トランジスタ部１０は、ＭＯＳトランジスタであってよい。例えば、図１に示すトランジスタ部１０は、ｎチャネル型ＭＯＳＦＥＴである。トランジスタ部１０のドレイン１２とソース１３との間に被調整素子２が設けられる。すなわち、電流等の電気特性を調整したい被調整素子２とトランジスタ部１０とが並列に接続される。トランジスタ部１０のゲート１１は、本体部２０の出力端子ＯＵＴに接続されてよい。トランジスタ部１０は、半導体基板に形成され、本体部２０の出力端子ＯＵＴに制御端子（ゲート端子）が接続されるスイッチング素子の一例である。
　本例では、本体部２０の出力端子ＯＵＴがＬｏレベル（低レベル）になると、トランジスタ部１０はオフになる。これにより、対応する被調整素子２の両端は短絡されていない状態となる。一方、本体部２０の出力端子ＯＵＴがＨｉレベル（高レベル）になると、トランジスタ部１０はオンとなる。トランジスタ部１０がオンとなると、対応する被調整素子２の両端はショート（短絡）状態となる。但し、この場合に限られず、本体部２０の出力端子ＯＵＴがＬｏレベルになるとトランジスタ部１０がオンとなり、本体部２０の出力端子ＯＵＴがＨｉレベルになると、トランジスタ部１０がオフとなるようにトランジスタ部１０を構成してもよい。
　図２は、トリミング回路１００における本体部２０の一例を示す回路図である。トリミング回路１００は、ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、および出力端子ＯＵＴを備える。トリミング回路１００は、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３、および保護ダイオードＺＬを備えてよい。第１抵抗素子Ｒ１は、第１抵抗部の一例である。本例の第２抵抗部２９は、第２抵抗素子Ｒ２と、抵抗素子ＬＶＮＤとを備えてよい。抵抗素子ＬＶＮＤは、トランジスタを用いた高抵抗素子である。本例では、第２抵抗素子Ｒ２と抵抗素子ＬＶＮＤとが直列に接続されている。第３抵抗素子Ｒ３は、第３抵抗部の一例である。但し、第１抵抗部、第２抵抗部、および第３抵抗部は、これらの場合に限られない。
　トリミング回路１００は、ヒューズ抵抗２２の切断の有無に応じた電圧Ｓｏを出力端子ＯＵＴへ出力する回路である。トリミング回路１００は、ヒューズ抵抗２２の切断に応じて出力端子ＯＵＴへ印加される電圧Ｓｏを変化させて、上述したとおりトランジスタ部１０のオン・オフを決定する。また、ヒューズ抵抗２２が仮想的に切断された状態を生成する仮想切断が実行される場合にも、トリミング回路１００は、電圧Ｓｏを変化させる。
　ヒューズ抵抗２２の一端は、接続点２８においてパッド２４と接続されている。ヒューズ抵抗２２の他端は、接続点２７において第１ダイオードＤ１の一端に接続されている。本例では、ヒューズ抵抗２２の他端は、第１ダイオードＤ１のアノードに接続されている。出力端子ＯＵＴは、ヒューズ抵抗２２とパッド２４との接続点２８に電気的に接続されている。本例では、出力端子ＯＵＴは、第３抵抗素子Ｒ３を介して接続点２８に電気的に接続されている。出力端子ＯＵＴは、ヒューズ抵抗２２の切断の有無に応じた電圧を出力する。
　第１抵抗素子Ｒ１の一端は、ヒューズ抵抗２２と第１ダイオードＤ１のアノードとの接続点２７に接続される。一方、第１抵抗素子Ｒ１の他端は、第１電位に接続される。第２抵抗部２９の一端は、ヒューズ抵抗２２の一端とパッド２４との接続点２８に接続される。一方、第２抵抗部２９の他端は、第２電位に接続される。すなわち、ヒューズ抵抗２２の一端は、第２抵抗部２９を介して第２電位に接続される。本例では、第２抵抗素子Ｒ２が接続点２８に接続され、抵抗素子ＬＶＮＤが第２電位に接続されているが、逆に、抵抗素子ＬＶＮＤが接続点２８に接続され、第２抵抗素子Ｒ２が第２電位に接続されてもよい。
　本例において、第１電位は、第２電位より高電位であってよい。本例において、第２電位は、グランド配線ＧＮＤの電位（グランド電位）に対応し、第１電位は、高電位配線ＶＤＤの電位に対応する。第２電位は、グランド電位に略等しいＬｏレベルであってよく、第１電位は、高電位配線ＶＤＤの電位に略等しいＨｉレベルであってよい。ヒューズ抵抗２２の一端は、第１抵抗素子Ｒ１を介して高電位配線ＶＤＤに接続されてよい。第２抵抗部２９の他端、特に抵抗素子ＬＶＮＤのゲートとドレインとは、グランド配線ＧＮＤに接続されてよい。本例の接続点２７は、接続点２８よりも、高電位配線ＶＤＤ側の点である。接続点２７は、ヒューズ抵抗２２と高電位配線ＶＤＤの間に配置されてよい。接続点２８は、ヒューズ抵抗２２とグランド配線ＧＮＤとの間に配置されてよい。
　保護ダイオードＺＬは、第２抵抗部２９の他端と出力端子ＯＵＴとの間に接続される。本例では、保護ダイオードＺＬのアノードは、第２電位であるグランド配線ＧＮＤに接続され、保護ダイオードＺＬのカソードは、出力端子ＯＵＴに接続される。
　ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３および保護ダイオードＺＬは、半導体基板上に形成されてよい。図１に示されるトランジスタ部１０も、同じ半導体基板上に形成されてよい。ヒューズ抵抗２２は、例えばポリシリコン層により形成されたポリシリコンヒューズである。第１ダイオードＤ１は、第１導電型の半導体基板に第２導電型の半導体領域を有する。一例において、第１導電型はｎ型であって、第２導電型はｐ型である。
　第１ダイオードＤ１の一端は、半導体基板の基板電極２６に接続されてよい。基板電極２６は、第１導電型の半導体基板の電位Ｓｃを固定する電極である。基板電極２６は、半導体基板の裏面に配置される裏面電極であってもよく、おもて側に配置される電極であってもよい。
　第１抵抗素子Ｒ１は、トリミング回路１００がトリミングを実行していない状態において、出力端子ＯＵＴを高電位配線ＶＤＤの電位にプルアップ（分圧）するためのプルアップ抵抗であるとともに、ヒューズ抵抗２２に流れる電流を制限する電流制限抵抗でもある。一方、第２抵抗部２９は、ヒューズ抵抗２２が切断された状態において出力端子ＯＵＴをグランド電位にプルダウン（分圧）するためのプルダウン抵抗である。第２抵抗部２９および第３抵抗素子Ｒ３も、ヒューズ抵抗２２に流れる電流を制限する電流制限抵抗でもある。第１抵抗素子Ｒ１、第２抵抗部２９、および第３抵抗素子Ｒ３の抵抗値は、トリミング未実施であってヒューズ抵抗２２が切断されていない状態において、出力端子ＯＵＴに印加される電圧ＳＯが、トランジスタ部１０がオンするレベルとなるように調整されてよい。
　［非トリミング時］
　トリミング回路１００がトリミングを実行していない状態においては、出力端子ＯＵＴの出力電圧ＳＯは、高電位配線ＶＤＤによりプルアップ（分圧）されている。一例において、高電位配線ＶＤＤに印加された電圧が第１抵抗素子Ｒ１および第２抵抗部２９によって分圧される。例えば、高電位配線ＶＤＤに印加された電圧が５Ｖであり、第１抵抗素子Ｒ１、第２抵抗部２９、およびヒューズ抵抗２２の電気抵抗値が、それぞれ１００ｋΩ、１０ｋΩ、および１００Ωであるとすると、出力端子ＯＵＴには、約４．５Ｖの電圧が印加される。すなわち、出力端子ＯＵＴには、Ｈｉレベル（トランジスタ部１０を構成するトランジスタの閾値電圧より高い電圧）の電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオンし、対応する被調整素子２の両端はショート状態を維持する。
　図３は、トリミング方法の一例を示すフローチャートである。図３を参照しつつ、仮想切断および通常切断を説明する。
　［仮想切断時］
　トリミング回路１００は、ヒューズ抵抗２２の切断後における被調整素子２の電気特性を確認するために仮想切断を実行することができる。トリミング回路１００は、ヒューズ抵抗２２が仮想的に切断された状態を生成する。トリミング回路１００が、仮想切断を実行する場合には（ステップＳ１００：ＹＥＳ）、トリミング用のパッド２４に印加される電圧Ｓｐが調整されてよい。
　トリミング回路１００において、外部電圧源または内部電圧源は、ヒューズ抵抗２２の仮想切断状態を生成するために、実際にヒューズ抵抗２２が接続されたときの接続点２８の電圧に対応する電圧Ｓｐをパッド２４に印加する（ステップＳ１０１）。本例では、実際にヒューズ抵抗２２が切断された場合には、第２抵抗部２９が接続点２８をグランド電位にプルダウン（分圧）する。したがって、外部電圧源または内部電圧源は、グランド配線の電圧（例えば、０Ｖ電圧）をパッド２４に印加してよい。ステップＳ１０１は、第１ダイオードＤ１に順方向電流を流す段階の前に、パッド２４に、予め定められた電圧を印加することにより、ヒューズ抵抗２２が仮想的に切断された状態を生成する段階に対応する。
　トリミング用のパッド２４に、０Ｖの電圧Ｓｐが印加されることにより、ヒューズ抵抗２２が切断された場合と同様に、出力端子ＯＵＴにＬｏレベルの電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオフし、対応する被調整素子２の両端は短絡されていない状態となる。すなわち、仮想切断が実現される。この段階で、調整対象の特性が測定され、対象となったヒューズ抵抗２２の切断結果が評価される。評価結果が目標を満たさず、かつ別のトリミング状態が設定できる場合は、ステップＳ１０２でＮｏ側に分岐する。トランジスタ部１０、ヒューズ抵抗２２、およびトリミング用のパッド２４を複数の被調整素子２に対しそれぞれ用意して並列的に設けてもよい。この場合も、各ヒューズ抵抗２２を個別に仮想切断することができる。
　［通常切断時］
　仮想切断により得られた結果に基づいて、トリミングを実行するか否かが決定されてよい（ステップＳ１０２）。例えば、端子Ｔ１と端子Ｔ２との間の抵抗値または電流値が目標範囲になるように、複数のヒューズ抵抗２２のうちから選択的に切断するヒューズ抵抗２２が決定される。
　トリミング実行時には（ステップＳ１０２：ＹＥＳ）、第１ダイオードＤ１に順方向電流が流れるように第１導電型の半導体基板の電位Ｓｃと、パッド２４に印加する電圧を調整する（ステップＳ１０３）。本例では、半導体基板の基板電極２６をグランド電位とする。そして、トリミング用のパッド２４に、高電位配線ＶＤＤに印加される電圧より高い電圧が外部電圧源または内部電圧源によって印加されてよい。
　例えば、外部電圧源または内部電圧源によって、パッド２４には、１０Ｖ以上３０Ｖ以下の電圧が印加される。これにより、ヒューズ抵抗２２に電流が流れて、ヒューズ抵抗２２がジュール熱により切断される（ステップＳ１０４）。第１ダイオードＤ１は、順方向に接続されることになるので、順方向電流が、ヒューズ抵抗２２および第１ダイオードＤ１を通じて基板電極２６へ流れる。したがって、第１抵抗素子Ｒ１および第２抵抗部２９の影響を受けずに、ヒューズ抵抗２２を切断するのに十分な電流を流すことができる。他の例では、ヒューズ抵抗２２を切断する場合には、第２抵抗部２９が接続するグランド電位を調整してもよい。例えば、パッド２４にヒューズ抵抗２２を切断するための電圧を印加する場合には、パッド２４に電圧を印加しない場合に比べて、グランド電位を上昇させてよい。これにより、パッド２４から第２抵抗部２９に電流が流れることを抑制できる。パッド２４にヒューズ抵抗２２を切断するための電圧を印加する場合、グランド電位を、基板電位Ｓｃより高くしてよい。当該グランド電位を、高電位配線ＶＤＤと同電位にしてもよい。これにより、ヒューズ抵抗２２に電流を流しやすくなり、ヒューズ抵抗２２を容易に切断できる。
　トリミング後には、トリミング回路１００は、ヒューズ抵抗２２が切断された状態となる。ヒューズ抵抗２２が切断された状態においては、第２抵抗部２９が、出力端子ＯＵＴをグランド電位にプルダウンする。具体的には、出力端子ＯＵＴは、第２抵抗部２９と第３抵抗素子Ｒ３によって分圧された電圧が印加される。したがって、出力端子ＯＵＴには、Ｌｏレベルの電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオフし、対応する被調整素子２の両端は短絡されていない状態に変化する。
　図４は、比較例のトリミング回路の本体部２１の一例を示す回路図である。比較例のトリミング回路においては、ヒューズ抵抗２２と第１抵抗素子Ｒ１との接続点２７ｂにトリミング用のパッド２４が接続されており、ヒューズ抵抗２２と第２抵抗部２９との接続点２８ｂに第１ダイオードＤ１が接続されている。第１ダイオードＤ１とヒューズ抵抗２２の接続点２８ｂに出力端子ＯＵＴが接続されている。比較例のトリミング回路においても、トリミング用のパッド２４をヒューズ抵抗２２の両端にそれぞれ設けないため、回路面積の拡大を防止することができる。しかしながら、比較例のトリミング回路においては、ヒューズ抵抗２２が切断された状態において、パッド２４と出力端子ＯＵＴとが電気的に切り離されてしまう。
　一方、図２に示される本発明のトリミング回路１００の本体部２０によれば、ヒューズ抵抗２２が切断された状態においても、パッド２４と出力端子ＯＵＴとが電気的に接続されている。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することができる。具体的には、トリミング後においても、出力端子ＯＵＴにおける電圧Ｓｏを測定することができる。また、トリミングが素子に与える劣化（リーク）の有無を確認することができ、回路における高信頼性を確保することができる。
　なお、保護ダイオードＺＬは、省略することもできる。
　図５は、トリミング回路１００における本体部２０の他の例を示す回路図である。図５に示される本体部２０は、保護ダイオードＺＬが省略されていることを除いて、図２に示される本体部２０と同様の構造を有する。
　図６は、トリミング回路１００が適用される半導体装置２００の一例である。本実施形態のトリミング回路１００は、種々の半導体装置２００に適用することができる。一例において、半導体装置２００は、出力段回路部２１０と、制御回路部２３０とが同一の半導体基板３０上に形成されている。一例において、半導体装置２００は、ＩＰＳ（インテリジェント　パワー　スイッチ）である。
　出力段回路部２１０は、トレンチゲート型のパワー半導体を含んでよい。出力段回路部２１０は、縦型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であってもよく、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）であってもよい。本例では、トレンチゲートを有する縦型ＭＯＳＦＥＴである。
　本例では、半導体基板３０の導電型は、ｎ型である。半導体基板３０は、ｎ－型ドリフト層２０１を備える。半導体基板３０の一方の面（図では裏面）には、不純物拡散等によりコンタクト層２０２としてのｎ＋型層が形成される。コンタクト層２０２にはドレイン電極２０３が形成されている。ドレイン電極２０３は、金属等の導電性材料で形成される。なお、半導体基板３０の主面のうちドレイン電極２０３が形成される主面を裏面とし、裏面の反対側の主面をおもて面と称する。
　半導体基板３０の他方の面である、おもて面にはｐ型ベース層２１２が形成されている。ｐ型ベース層２１２の表面には、ｐ＋型層２１３を囲んでｎ＋型層２１４が形成されている。半導体基板３０には、トレンチゲートが形成されている。トレンチゲートは、ｐ型ベース層２１２を突き抜けてｎ－型ドリフト層２０１まで達している。トレンチゲートはトレンチ内に充填された導電部２１５と、導電部２１５を半導体基板３０から電気的に分離する絶縁膜２１６とを備える。ソース電極２２０がｐ＋型層２１３を覆って形成されている。ソース電極２２０は導電性材料によって形成される。トレンチゲートの上方には、絶縁膜２２２が形成されている。絶縁膜２２２は、トレンチゲートとソース電極２２０とを絶縁する。
　なお、本発明において構成要素として表示する「ｎ」は電子を多数キャリアとする要素を意味し、「ｐ」は正孔を多数キャリアとする要素を意味し、「＋」は比較的高不純物濃度であることを意味し、「－」は比較的低不純物濃度であることを意味する。
　制御回路部２３０は、半導体基板３０のおもて面側において、ｎチャンネル型のＭＯＳトランジスタ２４０とｐチャンネル型のＭＯＳトランジスタ２５０とを組み合わせたＣＭＯＳ回路部を含んでよい。ｎチャンネル型のＭＯＳトランジスタ２４０は、ｎ型の半導体基板３０内に形成されたｐウェル領域２４１を有する。そしてｐウェル領域２４１の内部に、それぞれｎ＋型のソース領域２４２とドレイン領域２４３が形成されている。ソース領域２４２にはソース電極２４６が接続され、ドレイン領域２４３にはドレイン電極２４７に接続される。ソース電極２４６およびドレイン電極２４７は、金属等の導電性材料によって形成される。半導体基板３０のおもて面上には、ゲート絶縁膜２４５を介してゲート電極２４４が設けられる。ゲート電極２４４の一方の側方にはソース領域２４２が設けられ、ゲート電極２４４の他方の側方にはドレイン領域２４３が設けられる。
　ｐチャンネル型のＭＯＳトランジスタ２５０は、ｎ型の半導体基板３０内に形成されたｐウェル領域２５１を有し、そのｐウェル領域２５１の内部にｎウェル領域２５２を有する。ｎウェル領域２５２の内部に、それぞれｐ＋型のソース領域２５３とドレイン領域２５４が形成されている。ソース領域２５３には、ソース電極２５７が接続され、ドレイン領域２５４には、ドレイン電極２５８が接続される。半導体基板３０のおもて面上には、ゲート絶縁膜２５６を介してゲート電極２５５が設けられる。
　本発明の実施形態であるトリミング回路１００は、上記の半導体装置２００における半導体基板３０上に構成されてよい。トリミング回路１００は、半導体装置２００における種々の電圧を設定するために用いられてよい。
　図７は、トリミング回路１００に用いられる縦型ダイオードの一例を示す断面図である。図７に示されるとおり、トリミング回路１００において、第１ダイオードＤ１が半導体基板３０に形成されている。本例では、半導体基板３０は、ｎ型半導体基板３０である。図７に示されるとおり、半導体基板３０のおもて面側に第２導電型の第１半導体領域４２が形成されている。一例において、第１半導体領域４２は、ｎ型半導体基板３０に形成されたｐ型拡散層である。第１半導体領域４２と半導体基板３０とによってＰＮ接合が形成される。このＰＮ接合が第１ダイオードＤ１として機能する。
　第１ダイオードＤ１は、縦型ダイオードであってよい。本明細書において、縦型ダイオードとは、半導体基板３０の厚み方向に電流が流れるダイオードをいう。本例では、アノードが半導体基板３０のおもて面側に配置され、カソードが半導体基板３０の裏面側に配置されている。カソードには、基板電極２６が接続されている。しかしながら、縦型ダイオードであっても、基板電極２６は、半導体基板３０の電位を固定すればよいので、半導体基板３０のおもて面側に設けられてもよい。
　第１半導体領域４２の一部には、第２導電型の第２半導体領域４４が形成されてよい。第２半導体領域４４は、不純物濃度が第１半導体領域４２より高い。一例では、第２半導体領域４４は、ｐ＋拡散層である。半導体基板３０上には、絶縁膜４６が部分的に設けられる。絶縁膜４６は、ＬＯＣＯＳ酸化膜であってよい。
　図８は、比較例として拡散ダイオードの一例を示す断面図である。拡散ダイオードは、半導体基板３０内にｐウェル領域５２を有する。そして、ｐウェル領域５２内にｎ型のカソード領域５３と、ｐ＋型のアノード領域５４とが形成される。第１ダイオードＤ１として、このような拡散ダイオードを用いる場合には、半導体基板３０のｎ－型ドリフト層２０１、ｐウェル領域５２、ｎ型のカソード領域５３が、縦型のｎｐｎ寄生トランジスタとして動作してしまう。
　図９は、比較例としてポリシリコンダイオードの一例を示す断面図である。ポリシリコンダイオードは、半導体基板３０上に絶縁層６２を介して配置されたポリシリコン６０を有する。ポリシリコン６０に不純物がドーピングされていることによってｐ型領域、ｎ型領域、およびｎ＋型領域が形成されてよい。ｐ型領域には、アノード電極が形成され、ｎ＋型領域にはカソード電極が形成されている。このようなポリシリコンダイオードにおいては、動作抵抗が大きくなる。したがって、抵抗値を低くするためには、ポリシリコン６０の占める面積を大きくしなければならない。したがって、回路面積の拡大を防止することが難しい。
　図７を用いて上述された縦型ダイオードを第１ダイオードＤ１として用いる場合には、寄生動作もなく、動作抵抗もポリシリコンダイオードの場合に比べて小さい。したがって、ヒューズ抵抗２２を切断するために順方向に電流が流す第１ダイオードＤ１としては、縦型ダイオードを用いることが望ましい。
　図１０は、本体部２０の構成例を示す平面図である。図１１は、本体部２０の構成例を示す断面図である。図１１は、図１０におけるＡ‐Ａ´線に沿った本体部２０の断面を示している。なお、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３、保護ダイオードＺＬは、図１０では説明の簡便のために省略し、図１１では回路シンボルにより電気的接続関係だけ示されている。なお、実際の半導体基板３０には、トランジスタ部１０、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３、保護ダイオードＺＬが形成されてよい。
　図１０に示されるとおり、トリミング回路１００において、第１ダイオードＤ１およびヒューズ抵抗２２が半導体基板３０に形成されている。半導体基板３０は、第１導電型の半導体基板３０である。第１ダイオードＤ１は、図７において説明した縦型ダイオードである。
　第２導電型の第２半導体領域４４には、コンタクト部３４が接続される。コンタクト部３４は、導電性物質で形成されてよい。ポリシリコン層３２は、半導体基板３０上に絶縁膜４６を介して設けられる。ヒューズ抵抗２２は、ポリシリコン層３２で形成されている。ヒューズ抵抗２２は切断しやすいように中央部の幅Ｗが狭く形成されている。
　図１１に示されるとおり、ヒューズ抵抗２２の一の端部は、コンタクト部３４を介してメタル配線３６に接続する。第１ダイオードＤ１のうち第２半導体領域４４が形成されている領域において、絶縁膜４６が一部除去されており、第２半導体領域４４が部分的に露出している。第２半導体領域４４は、コンタクト部３４を介してメタル配線３６に接続する。メタル配線３６およびコンタクト部３４は、第１ダイオードＤ１のアノードとヒューズ抵抗２２とを電気的に接続しており、図２に示した接続点２７として機能する。メタル配線３６は、第１抵抗素子Ｒ１を介して高電位配線ＶＤＤに接続されてよい。
　ヒューズ抵抗２２の他の端部は、コンタクト部３４を介して、メタル配線３７に接続する。メタル配線３７は、ヒューズ抵抗２２をパッド２４および第２抵抗部２９と接続する接続点２８として機能する。メタル配線３７は、図１０に示されるように、トリミング用のパッド２４に連結する連結部３８を有してよい。メタル配線３７は、第３抵抗素子Ｒ３を介して出力端子ＯＵＴに電気的に接続されてよい。また、メタル配線３７は、第２抵抗部２９を介して、グランド電位ＧＮＤに電気的に接続されてよい。なお、ポリシリコン層３２、第２半導体領域４４、および絶縁膜４６と、メタル配線３６、３７との間には、層間絶縁膜４７が形成されてよい。すなわち、層間絶縁膜４７上にメタル配線３６およびメタル配線３７が形成されてよい。この場合、コンタクト部３４は、層間絶縁膜４７内の開口を貫通して形成される。
　本例のトリミング回路１００によれば、ヒューズ抵抗２２を切断する前にヒューズ抵抗２２の切断後における被調整素子の電気特性を確認する仮想切断が実現できる。本例においても、ヒューズ抵抗２２の一端に接続されるトリミング用のパッド２４は必要であるが、ヒューズ抵抗２２の他端側の端子としては、既存の裏面電極等の基板電極２６を用いることができ、トリミング専用の外部端子を設ける必要がない。また、ヒューズ抵抗２２を溶断する大電流に耐えうる抵抗バイパス回路を設ける必要がない。したがって、従来に比べて小型化と仮想切断機能とを両立したトリミング回路１００を実現できる。
　本例のトリミング回路１００によれば、第１ダイオードＤ１は、第１導電型の半導体基板３０に形成された第２導電型の第１半導体領域４２を有する。本例において第１ダイオードＤ１は、ポリシリコン層３２により形成されず、半導体基板３０に形成された不純物拡散層によって構成されてよい。したがって、ヒューズ抵抗２２と第１ダイオードＤ１とは同一層に形成されないため、積層して形成されてもよい。これにより、半導体基板３０上の領域を有効活用して、トリミング回路１００の小面積化を実現できる。
　本例のトリミング回路１００によれば、ヒューズ抵抗２２が切断されても、パッド２４と出力端子ＯＵＴとは、メタル配線３７および第３抵抗素子Ｒ３を介して電気的に接続されている。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することができる。具体的には、トリミング後においても、出力端子ＯＵＴにおける電圧Ｓｏを測定することができる。また、トリミングが素子に与える劣化（リーク）の有無を確認することができ、回路における高信頼性を確保することができる。
　上記の例では、ｎ型半導体基板３０を用いてトリミング回路１００の本体部２０を構成する場合を説明した。しかしながら、半導体基板３０としてｐ型半導体基板３０を用いても、トリミング回路１００を実現できる。図１２は、ｐ型半導体基板３０を用いた本体部２０の一例を示す回路図である。
　本例では、第１導電型がｐ型であり、第２導電型がｎ型である。したがって、本例の本体部２０は、図７、図１０、および図１１に示した構成において、ｎ型半導体基板３０をｐ型半導体基板３０とし、ｐ型の第１半導体領域４２をｎ型半導体領域とし、ｐ＋型の第２半導体領域４４をｎ＋型半導体領域とした構成を有する。ＰＮ接合の向きに起因して、基板電極２６側がアノードとなる。その他の構成は、図７、図１０、および図１１に示した構成と同様である。
　本例のトリミング回路１００は、ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、第３抵抗素子Ｒ３、および保護ダイオードＤｉを備える。ヒューズ抵抗２２の一端は、パッド２４と接続されている。
　ヒューズ抵抗２２の他端は、第１ダイオードＤ１の一端に接続されている。本例では、ヒューズ抵抗２２の他端は、第１ダイオードＤ１のカソードに接続されている。
　第１抵抗素子Ｒ１の一端は、ヒューズ抵抗２２の一端と第１ダイオードＤ１のカソードとの接続点２７に接続されている。第１抵抗素子Ｒ１の他端は、第１電位に接続される。図１２の例においては、第１電位はグランド電位ＧＮＤであってよい。第２抵抗素子Ｒ２の一端は、ヒューズ抵抗２２とパッド２４との接続点２８に接続されている。第２抵抗素子Ｒ２の他端は、第２電位に接続される。図１２の例においては、第２電位は、高電位配線の電位である。本例においても、出力端子ＯＵＴは、ヒューズ抵抗２２とパッド２４との接続点２８に電気的に接続されている。本例では、出力端子ＯＵＴは、第３抵抗素子Ｒ３を介して接続点２８に電気的に接続されている。出力端子ＯＵＴは、ヒューズ抵抗２２の切断の有無に応じた電圧を出力する。
　図１３は、ｐ型半導体基板３０を用いた本体部２０の比較例を示す回路図である。比較例のトリミング回路においては、ヒューズ抵抗２２の一端にトリミング用のパッド２４が接続されており、ヒューズ抵抗２２の他端に第１ダイオードＤ１が接続されている。第１ダイオードＤ１とヒューズ抵抗の接続点２７ｂに出力端子ＯＵＴが接続されている。比較例のトリミング回路においても、トリミング用のパッド２４をヒューズ抵抗２２の一端にのみ設けるので、回路面積の拡大を防止することができる。しかしながら、比較例のトリミング回路においては、ヒューズ抵抗２２が切断された状態において、パッド２４と出力端子ＯＵＴとが電気的に切り離されてしまう。
　一方、図１２に示される本発明のトリミング回路１００の本体部２０によれば、ヒューズ抵抗２２が切断された状態においても、パッド２４と出力端子ＯＵＴとが電気的に接続されている。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することができる。具体的には、トリミング後においても、出力端子ＯＵＴにおける電圧Ｓｏを測定することができる。また、トリミングが素子に与える劣化（リーク）の有無を確認することができ、回路における高信頼性を確保することができる。
　本例のトリミング回路１００によっても、ヒューズ抵抗２２を切断する前にヒューズ抵抗２２の切断後における被調整素子の電気特性を確認する仮想切断が実現できる。トリミング回路１００において、外部電圧源または内部電圧源は、ヒューズ抵抗２２の切断時においてパッド２４とヒューズ抵抗２２の接続点２８の電圧に対応する電圧Ｓｐをパッド２４に印加する。本例では、実際にヒューズ抵抗２２が切断された場合には、第１抵抗素子Ｒ１が接続点２８を高電位配線ＶＤＤの電位にプルアップ（分圧）する。したがって、外部電圧源または内部電圧源は、高電位配線ＶＤＤの電圧をパッド２４に印加してよい。
　図１２に示されるトリミング回路１００においても、ヒューズ抵抗２２の制御端子として、既存の裏面電極等の基板電極２６を活用することができ、トリミング専用の外部端子を設ける数を削減できる。また、ヒューズ抵抗２２を溶断する大電流に耐えうる抵抗バイパス回路を設ける必要がなくなる。したがって、回路面積が小さく、仮想切断が可能なトリミング回路１００を実現できる。また、図１２に示されるトリミング回路１００の本体部２０によれば、ヒューズ抵抗２２が切断された状態においても、パッド２４と出力端子ＯＵＴとが電気的に接続されている。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することができる。
　図１４は、トリミング回路１００の他の構成例を示す図である。本例のトリミング回路１００は、複数の本体部２０を備える。本例のトリミング回路１００は、本体部２０－１、２０－２、２０－３、・・・を備える。本明細書では、ｋ番目の本体部２０を、本体部２０－ｋと称する場合がある。また、各図においては、本体部２０－ｋにおける各構成要素の符号に、ｋの枝番を付している。それぞれの本体部２０は、被調整素子２と対応して設けられている。それぞれの本体部２０は、図１に示したトランジスタ部１０のゲートに接続されてよい。
　それぞれの本体部２０は、図１から図１３において説明したいずれかの態様の本体部２０と同様の構造を有する。図１４においては、それぞれの本体部２０は、図２に示した本体部２０と同様の構造を有する。ただし図１４においては、第３抵抗素子Ｒ３を省略している。各実施例における本体部２０は、第３抵抗素子Ｒ３を有していてよく、有していなくてもよい。また図１４においては、第２抵抗素子Ｒ２を、パッド２４と、出力端子ＯＵＴとの間に配置している。各実施例の本体部２０において、第２抵抗素子Ｒ２は、図１４と同様にパッド２４と出力端子ＯＵＴとの間に配置してよく、図２と同様にパッド２４と抵抗素子ＬＶＮＤとの間に配置してもよい。
　本例のトリミング回路１００においては、第１ダイオードＤ１が、複数の本体部２０に対して共通に設けられている。つまり、それぞれの本体部２０には、個別の第１ダイオードＤ１が設けられていない。共通の第１ダイオードＤ１には、それぞれの本体部２０のヒューズ抵抗２２に接続されている。本例の第１ダイオードＤ１は、アノードが、複数のヒューズ抵抗２２に接続されている。
　本例のヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が第１ダイオードＤ１に接続されている。本例では、ヒューズ抵抗２２－ｋの当該一端には、第２抵抗素子Ｒ２－１を介して、出力端子ＯＵＴｋおよび抵抗素子ＬＶＮＤｋが接続されている。
　また、ヒューズ抵抗２２－ｋの当該他端には、第１抵抗素子Ｒ１が接続されている。本例では、第１抵抗素子Ｒ１も、複数の本体部２０に対して共通に設けられている。第１抵抗素子Ｒ１の一端は、第１ダイオードＤ１に接続され、他端が高電位配線ＶＤＤに接続されている。本例では、それぞれの本体部２０－ｋに対して、接続点２７－ｋが設けられている。接続点２７－ｋには、第１ダイオードＤ１のアノード、第１抵抗素子Ｒ１の一端、および、ヒューズ抵抗２２－ｋの他端が接続されている。
　複数の本体部２０に対して第１ダイオードＤ１を共通に設けることで、装置規模を小さくできる。また、複数の本体部２０に対して第１抵抗素子Ｒ１を共通に設けることで、装置規模を小さくできる。
　本例においては、切断すべきヒューズ抵抗２２を一つずつ選択し、切断すべきヒューズ抵抗２２－ｋに対応するパッド２４－ｋに、所定の高電圧を順番に印加する。それぞれの本体部２０において、ヒューズ抵抗２２を接続する動作は、図３の例と同様である。上述したように、当該高電圧は、高電位配線ＶＤＤに印加される電圧より高い電圧である。選択されていないパッド２４には、例えばグランド電位が印加されてよい。
　また、ヒューズ抵抗２２を切断するべく選択された本体部２０に印加するグランド電位を変更してもよい。例えばヒューズ抵抗２２－ｋを切断する場合、本体部２０－ｋに印加されるグランド電位を上昇させる。本体部２０－ｋのグランド電位を、パッド２４－ｋに印加する電位と同一の電位に制御してもよい。これにより、パッド２４－ｋから第２抵抗部２９－ｋに電流が流れることを抑制できる。
　また、仮想切断を設定する場合、それぞれのパッド２４に、並行して仮想切断のための電圧を印加してよい。つまり、それぞれの本体部２０を、並行して仮想切断状態に設定できる。また、一部の本体部２０を選択的に仮想切断状態に設定してもよい。
　また、第１抵抗素子Ｒ１および第２抵抗素子Ｒ２の抵抗値は、抵抗素子ＬＶＮＤの抵抗値よりも十分小さくてよい。抵抗素子ＬＶＮＤの抵抗値を大きくすることで、本体部２０に流れる電流を絞ることができる。
　図１５は、トリミング回路１００の他の構成例を示す図である。本例のトリミング回路１００は、複数の本体部２０を備える。本例においても、図１４の例と同様に、第１ダイオードＤ１および第１抵抗素子Ｒ１が、複数の本体部２０に対して共通に設けられている。ただし本例の第１ダイオードＤ１は、それぞれのヒューズ抵抗２２－ｋと、グランド電位との接続点２７－ｋに接続されている。また、第１抵抗素子Ｒ１は、それぞれの接続点２７と、グランド電位との間に接続されている。
　本例の本体部２０は、ヒューズ抵抗２２が切断された状態では、高電圧ＶＤＤに応じた電圧を出力端子ＯＵＴから出力する。また本例の本体部２０は、ヒューズ抵抗２２が切断されていない状態では、グランド電位に応じた電圧を出力端子ＯＵＴから出力する。
　それぞれの本体部２０においては、ヒューズ抵抗２２と、第１ダイオードＤ１および第１抵抗素子Ｒ１が接続されている。それぞれのヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が第１ダイオードＤ１および第１抵抗素子Ｒ１に接続されている。パッド２４－ｋとヒューズ抵抗２２－ｋとの接続点２８－ｋには、第２抵抗素子Ｒ２－ｋが接続されている。第２抵抗素子Ｒ２－ｋは、一端が接続点２８－ｋに接続され、他端が抵抗素子ＬＶＮＤｋに接続されている。
　抵抗素子ＬＶＮＤｋは、一端が第２抵抗素子Ｒ２－ｋに接続され、他端が高電位配線ＶＤＤに接続されている。本例では、抵抗素子ＬＶＮＤｋと、第２抵抗素子Ｒ２－ｋとの接続点が、出力端子ＯＵＴｋに接続されている。出力端子ＯＵＴｋと、グランド電位との間には、保護ダイオードＺＬが設けられてよい。
　本例においても、複数の本体部２０に対して第１ダイオードＤ１を共通に設けることで、装置規模を小さくできる。また、複数の本体部２０に対して第１抵抗素子Ｒ１を共通に設けることで、装置規模を小さくできる。
　本例においては、切断すべきヒューズ抵抗２２を一つずつ選択し、切断すべきヒューズ抵抗２２－ｋに対応するパッド２４－ｋに、所定の高電圧を順番に印加する。上述したように、当該高電圧は、高電位配線ＶＤＤに印加される電圧より高い電圧であってよい。選択されていないパッド２４には、例えばグランド電位が印加されてよい。また、ヒューズ抵抗２２を切断するべく選択された本体部２０に印加するグランド電位を上昇させてもよい。これにより、パッド２４－ｋから第２抵抗部２９－ｋに電流が流れることを抑制できる。また、選択されていない本体部２０においても、グランド電位を上昇させてよい。また、仮想切断を設定する場合、それぞれのパッド２４に、並行して仮想切断のための電圧を印加してよい。つまり、それぞれの本体部２０を、並行して仮想切断状態に設定できる。また、一部の本体部２０を選択的に仮想切断状態に設定してもよい。
　図１６は、トリミング回路１００の他の構成例を示す図である。本例のトリミング回路１００は、第１ダイオードＤ１のアノードおよびカソードの向きを、図１４の例と反転させた点で、図１４の例と相違する。他の構造は、図１４の例と同様である。つまり、本例の第１ダイオードＤ１は、カソードに、それぞれの本体部２０のヒューズ抵抗２２が接続され、アノードに、基板電位Ｓｃが印加されている。それぞれのヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が接続点２７－ｋを介して第１ダイオードＤ１のカソードに接続されている。
　本例においては、ヒューズ抵抗２２－ｋを切断する本体部２０－ｋのパッド２４－ｋに、選択的に低電圧を印加する。当該低電圧は、第１ダイオードＤ１から、パッド２４－ｋに順方向電流が流れる程度に低い電圧である。つまり当該低電位は、基板電圧Ｓｃに対して、第１ダイオードＤ１の順方向電圧以上低い。例えば当該低電圧は、グランド電位より低い電圧である。
　図１７は、トリミング回路１００の他の構成例を示す図である。本例のトリミング回路１００は、第１ダイオードＤ１のアノードおよびカソードの向きを、図１５の例と反転させた点で、図１５の例と相違する。他の構造は、図１５の例と同様である。つまり、本例の第１ダイオードＤ１は、カソードに、それぞれの本体部２０のヒューズ抵抗２２が接続され、アノードに、基板電位Ｓｃが印加されている。それぞれのヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が接続点２７－ｋを介して第１ダイオードＤ１のカソードに接続されている。
　本例においては、ヒューズ抵抗２２－ｋを切断する本体部２０－ｋのパッド２４－ｋに、選択的に低電圧を印加する。当該低電圧は、第１ダイオードＤ１から、パッド２４－ｋに順方向電流が流れる程度に低い電圧である。つまり当該低電位は、基板電圧Ｓｃに対して、第１ダイオードＤ１の順方向電圧以上低い。例えば当該低電圧は、グランド電位より低い電圧である。また、仮想切断を設定する場合、それぞれのパッド２４に、並行して仮想切断のための電圧を印加してよい。つまり、それぞれの本体部２０を、並行して仮想切断状態に設定できる。また、一部の本体部２０を選択的に仮想切断状態に設定してもよい。
　図１８は、第１ダイオードＤ１の他の構成例を示す図である。各実施例における第１ダイオードＤ１は、図１８の構造を有してよい。本例の第１ダイオードＤ１は、半導体基板３０に形成されている。半導体基板３０には、図６等に示したように、第１ダイオードＤ１以外の素子も形成されていてよい。
　本例では、半導体基板３０は、ｎ型半導体基板３０である。図１８に示されるとおり、半導体基板３０のおもて面側にｐ型の第１半導体領域４２が形成されている。第１半導体領域４２と半導体基板３０とによってＰＮ接合が形成される。このＰＮ接合が第１ダイオードＤ１として機能する。
　第１ダイオードＤ１は、縦型ダイオードであってよい。本例では、アノードが半導体基板３０のおもて面側に配置され、カソードが半導体基板３０の裏面側に配置されている。カソードには、基板電極２６が接続されている。しかしながら、縦型ダイオードであっても、基板電極２６は、半導体基板３０の電位を固定すればよいので、半導体基板３０のおもて面側に設けられてもよい。
　第１半導体領域４２の一部には、ｐ＋型の第２半導体領域４４が形成されてよい。第２半導体領域４４は、不純物濃度が第１半導体領域４２より高い。半導体基板３０上には、絶縁膜４６が部分的に設けられる。絶縁膜４６は、ＬＯＣＯＳ酸化膜であってよい。絶縁膜４６は、第２半導体領域４４の少なくとも一部を露出させている。
　絶縁膜４６の上方には、配線と機能するポリシリコン層３２が設けられてよい。絶縁膜４６、第２半導体領域４４およびポリシリコン層３２を覆って、層間絶縁膜４７が設けられている。層間絶縁膜４７には、コンタクト部３４を形成するための貫通孔が形成されている。層間絶縁膜４７の上には、メタル配線３６が設けられている。メタル配線３６は、コンタクト部３４により、ポリシリコン層３２および第２半導体領域４４と接続されている。
　図１９は、保護ダイオードＺＬおよび保護ダイオードＤｉを説明する図である。本例では、出力端子ＯＵＴとグランド電位ＧＮＤとの間に設けられた保護ダイオードを保護ダイオードＤｉとし、出力端子ＯＵＴと高電位配線ＶＤＤとの間に設けられた保護ダイオードを保護ダイオードＺＬとする。それぞれの本体部２０には、保護ダイオードＤｉおよび保護ダイオードＺＬの一方または両方が設けられてよい。
　出力端子ＯＵＴに接続されるトランジスタ部１０が、ｎチャネルＭＯＳトランジスタを含む場合、出力端子ＯＵＴには、保護ダイオードＺＬが設けられてよい。これにより、トランジスタ部１０に、高すぎる電圧が印加されるのを抑制できる。また、出力端子ＯＵＴに接続されるトランジスタ部１０が、ｐチャネルＭＯＳトランジスタを含む場合、出力端子ＯＵＴには、保護ダイオードＤｉが設けられてよい。これにより、トランジスタ部１０に、低すぎる電圧が印加されるのを抑制できる。トランジスタ部１０がＣＭＯＳ回路などのｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの両方を含む場合は保護ダイオードＤｉと保護ダイオードＺＬの両方が設けられてよい。
　図１４から図１７の例においては、一部の本体部２０に保護ダイオードＤｉが設けられ、一部の本体部２０に保護ダイオードＺＬが設けられてよい。また、全ての本体部２０に、保護ダイオードＤｉと保護ダイオードＺＬの両方が設けられていてもよい。
　各実施形態において同一の符号を付して説明した構成要素は、同様の特性、機能および構造を有してよい。なお枝番ｋを含む符号と、枝番ｋを含まない符号とは、枝番以外の符号が同一であれば、同一符号とする。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
２・・・被調整素子、１０・・・トランジスタ部、１１・・・ゲート、１２・・・ドレイン、１３・・・ソース、２０・・・本体部、２１・・・本体部、２２・・・ヒューズ抵抗、２４・・・パッド、２６・・・基板電極、２７・・・接続点、２８・・・接続点、２９・・・第２抵抗部、３０・・・半導体基板、３２・・・ポリシリコン層、３４・・・コンタクト部、３６・・・メタル配線、３７・・・メタル配線、３８・・・連結部、４２・・・第１半導体領域、４４・・・第２半導体領域、４６・・・絶縁膜、４７・・・層間絶縁膜、５２・・・ｐウェル領域、５３・・・カソード領域、５４・・・アノード領域、６０・・・ポリシリコン、６２・・・絶縁層、１００・・・トリミング回路、２００・・・半導体装置、２０１・・・ドリフト層、２０２・・・コンタクト層、２０３・・・ドレイン電極、２１０・・・出力段回路部、２１２・・・ｐ型ベース層、２１３・・・ｐ＋型層、２１４・・・ｎ＋型層、２１５・・・導電部、２１６・・・絶縁膜、２２０・・・ソース電極、２２２・・・絶縁膜、２３０・・・制御回路部、２４０・・・ＭＯＳトランジスタ、２４１・・・ｐウェル領域、２４２・・・ソース領域、２４３・・・ドレイン領域、２４４・・・ゲート電極、２４５・・・ゲート絶縁膜、２４６・・・ソース電極、２４７・・・ドレイン電極、２５０・・・ＭＯＳトランジスタ、２５１・・・ｐウェル領域、２５２・・・ｎウェル領域、２５３・・・ソース領域、２５４・・・ドレイン領域、２５５・・・ゲート電極、２５６・・・ゲート絶縁膜、２５７・・・ソース電極、２５８・・・ドレイン電極

Claims (19)

  1. 　ヒューズ抵抗の切断の有無に応じた電圧を出力する本体部を備えたトリミング回路であって、
    　前記本体部は、
    　半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
    　前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
    　前記ヒューズ抵抗と前記パッドとの接続点に電気的に接続されており、前記ヒューズ抵抗の切断の有無に応じた電圧を出力する出力端子と、
    　前記半導体基板に形成されており、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、を備えている、
    　トリミング回路。
  2. 　前記ダイオードは、第１導電型の前記半導体基板に形成された第２導電型の半導体領域を有する、請求項１に記載のトリミング回路。
  3. 　前記ヒューズ抵抗と前記ダイオードとの接続点に一端が接続され、他端が第１電位に接続される第１抵抗部を更に備える
    　請求項１または２に記載のトリミング回路。
  4. 　前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端が第２電位に接続される第２抵抗部を更に備える
    　請求項１または２に記載のトリミング回路。
  5. 　前記第２抵抗部の他端と前記出力端子との間に接続される保護ダイオードを更に備える
    　請求項４に記載のトリミング回路。
  6. 　前記半導体基板に形成され、前記出力端子に制御端子が接続されるトランジスタ部を更に備える
    　請求項１から５の何れか１項に記載のトリミング回路。
  7. 　前記ダイオードは、縦型ダイオードであり、
    　前記ダイオードの他端が、前記半導体基板の基板電極に接続されている
    　請求項１から６の何れか１項に記載のトリミング回路。
  8. 　前記第１導電型は、ｎ型であり、前記第２導電型は、ｐ型であり、
    　前記ヒューズ抵抗の他端と前記ダイオードのアノードとが接続されており、
    　前記ヒューズ抵抗と前記ダイオードのアノードとの接続点に一端が接続され、他端が高電位配線に接続される第１抵抗部と、
    　前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端がグランド配線に接続される第２抵抗部と、
    　を更に備える
    　請求項２に記載のトリミング回路。
  9. 　前記第１導電型は、ｐ型であり、前記第２導電型は、ｎ型であり、
    　前記ヒューズ抵抗の他端と前記ダイオードのカソードとが接続されており、
    　前記ヒューズ抵抗と前記ダイオードのカソードとの接続点に一端が接続され、他端がグランド配線に接続される第１抵抗部と、
    　前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端が高電位配線に接続される第２抵抗部と、
    　を更に備える
    　請求項２に記載のトリミング回路。
  10. 　複数の前記本体部を備え、
    　前記ダイオードが、複数の前記本体部に対して共通に設けられ、
    　前記ダイオードには、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
    　請求項１に記載のトリミング回路。
  11. 　複数の前記本体部に対して共通に設けられ、前記ダイオードに一端が接続され、他端が高電位配線に接続される第１抵抗部を更に備え、
    　前記第１抵抗部の前記一端には、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
    　請求項１０に記載のトリミング回路。
  12. 　複数の前記本体部に対して共通に設けられ、前記ダイオードに一端が接続され、他端がグランド配線に接続される第１抵抗部を更に備え、
    　前記第１抵抗部の前記一端には、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
    　請求項１０に記載のトリミング回路。
  13. 　前記ダイオードのカソードに、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
    　請求項１０から１２のいずれか一項に記載のトリミング回路。
  14. 　前記ダイオードのアノードに、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
    　請求項１０から１２のいずれか一項に記載のトリミング回路。
  15. 　請求項１から１４の何れか１項に記載のトリミング回路を用いて、被調整素子の電気特性を調整するトリミング方法であって、
    　前記ダイオードに順方向電流が流れるように前記半導体基板の電位と、前記パッドに印加する電圧を調整する段階と、
    　前記順方向電流が前記ヒューズ抵抗を流れることによって前記ヒューズ抵抗を切断する段階と、
    を備えるトリミング方法。
  16. 　前記ダイオードに順方向電流を流す段階の前に、前記パッドに、予め定められた電圧を印加することにより、前記ヒューズ抵抗が仮想的に切断された状態を生成する段階を更に備える請求項１５に記載のトリミング方法。
  17. 　前記ヒューズ抵抗を切断した後において、前記パッドと前記出力端子とは電気的に接続されている、
    　請求項１５または１６に記載のトリミング方法。
  18. 　前記トリミング回路は、複数の前記本体部を備え、前記ダイオードが、複数の前記本体部に対して共通に設けられ、前記ダイオードには、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されており、
    　前記電圧を調整する段階において、前記ヒューズ抵抗を切断すべき前記本体部の前記パッドに、選択的に電圧を印加する
    　請求項１５から１７のいずれか一項に記載のトリミング方法。
  19. 　それぞれの前記本体部には、高電位およびグランド電位が印加され、
    　前記電圧を調整する段階において、前記ヒューズ抵抗を切断すべき前記本体部に印加するグランド電位を変更する
    　請求項１８に記載のトリミング方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112630628A (zh) * 2021-03-08 2021-04-09 上海伟测半导体科技股份有限公司 多晶硅工艺保险丝的熔断装置及方法
JP2023079617A (ja) * 2021-11-29 2023-06-08 株式会社東芝 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021128114A1 (en) * 2019-12-26 2021-07-01 Suzhou Littelfuse Ovs Co., Ltd. Step voltage identification for multiple inputs
JP7775618B2 (ja) * 2021-10-05 2025-11-26 富士電機株式会社 デバイス、半導体装置、ゲートドライバ、および、パワーモジュール
CN115407819A (zh) * 2022-09-28 2022-11-29 上海积塔半导体有限公司 电压调节电路及其操作方法、以及芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04163934A (ja) * 1990-10-26 1992-06-09 Toshiba Corp 半導体装置
JPH05267464A (ja) * 1992-03-18 1993-10-15 Fujitsu Ltd 半導体装置
JPH07198794A (ja) * 1993-12-28 1995-08-01 Sony Corp 検出用端子を有する半導体装置
JP2000323650A (ja) * 1999-05-11 2000-11-24 Hitachi Ltd トリミング回路
JP2000340656A (ja) * 1999-05-28 2000-12-08 Fujitsu Ltd トリミング回路
JP2018022848A (ja) * 2016-08-05 2018-02-08 富士電機株式会社 トリミング回路およびトリミング方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010019304A (ko) * 1999-08-26 2001-03-15 김영환 고체 촬상 소자
KR20100084726A (ko) * 2009-01-19 2010-07-28 (주)싸이닉솔루션 트리밍 장치 및 트리밍 장치가 형성된 웨이퍼
JP5752994B2 (ja) * 2011-05-24 2015-07-22 セイコーインスツル株式会社 トリミング回路及び半導体装置
JP6115277B2 (ja) * 2013-04-16 2017-04-19 富士電機株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04163934A (ja) * 1990-10-26 1992-06-09 Toshiba Corp 半導体装置
JPH05267464A (ja) * 1992-03-18 1993-10-15 Fujitsu Ltd 半導体装置
JPH07198794A (ja) * 1993-12-28 1995-08-01 Sony Corp 検出用端子を有する半導体装置
JP2000323650A (ja) * 1999-05-11 2000-11-24 Hitachi Ltd トリミング回路
JP2000340656A (ja) * 1999-05-28 2000-12-08 Fujitsu Ltd トリミング回路
JP2018022848A (ja) * 2016-08-05 2018-02-08 富士電機株式会社 トリミング回路およびトリミング方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112630628A (zh) * 2021-03-08 2021-04-09 上海伟测半导体科技股份有限公司 多晶硅工艺保险丝的熔断装置及方法
JP2023079617A (ja) * 2021-11-29 2023-06-08 株式会社東芝 半導体装置
JP7672957B2 (ja) 2021-11-29 2025-05-08 株式会社東芝 半導体装置

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