WO2020202873A1

WO2020202873A1 - 半導体装置

Info

Publication number: WO2020202873A1
Application number: PCT/JP2020/006715
Authority: WO
Inventors: 加藤　信之
Original assignee: 株式会社デンソー
Priority date: 2019-04-05
Filing date: 2020-02-20
Publication date: 2020-10-08
Also published as: JP2020170826A; JP7056622B2; US20220020730A1; US11961828B2; CN113678246B; CN113678246A

Abstract

半導体装置（２０）は、放熱部材（４０）と、主電極とパッド（５１ｐ，５２ｐ）をそれぞれ有し、放熱部材に接続されて互いに並列接続された複数のスイッチング素子（５０）と、信号端子（８０）を備えている。スイッチング素子は、Ｓｉ基板に形成された第１スイッチング素子（５１）と、ＳｉＣ基板に形成された第２スイッチング素子（５２）を含んでいる。第１スイッチング素子及び第２スイッチング素子は、冷媒の流れる方向において交互に配置されている。スイッチング素子は、基板温度を検出するための温度センスパッド（５１ｐａ，５１ｐｃ，５２ｐａ，５２ｐｃ）を有している。温度センスパッドに対応する信号端子は、冷媒の最下流に位置するスイッチング素子と基板種類が同じ複数のスイッチング素子において、最下流に対して設けられ、上流側に対して設けられていない。

Description

半導体装置

関連出願への相互参照

　本出願は、２０１９年４月５日に出願された日本特許出願番号２０１９－０７３００９号に基づくもので、ここにその記載内容が参照により組み入れられる。

　この明細書における開示は、半導体装置に関する。

　特許文献１に開示された半導体装置は、シリコン（Ｓｉ）基板に形成された第１スイッチング素子と、炭化珪素（ＳｉＣ）基板に形成された第２スイッチング素子を備えている。第１スイッチング素子及び第２スイッチング素子それぞれひとつが、ヒートシンク（放熱部材）に接続されて互いに並列接続されている。第２スイッチング素子の基板面積は、第１スイッチング素子よりも小さい。

特開２０１６－２１９５３２号公報

　出力を向上するために、第１スイッチング素子及び第２スイッチング素子の少なくとも一方を複数含む構成が考えられる。スイッチング素子の数の増加にともない、信号端子の数が増加する。信号端子の増加は、たとえば半導体装置の体格、製造時間、コスト、歩留などに影響を及ぼす。

　開示されるひとつの目的は、出力を向上しつつ信号端子の本数を低減できる半導体装置を提供することにある。

　本開示の一態様に係る半導体装置は、冷媒により冷却される半導体装置であって、放熱部材と、複数のスイッチング素子と、複数の信号端子とを備えている。複数のスイッチング素子は、シリコン基板に形成された第１スイッチング素子と、炭化珪素基板に形成された第２スイッチング素子と、を含み、主電流が流れる主電極及び信号用のパッドをそれぞれ有し、主電極のひとつが放熱部材に電気的に接続されて互いに並列接続されている。複数の信号端子は、パッドに電気的に接続されている。

　スイッチング素子は、パッドとして、基板温度を検出するための温度センスパッドをそれぞれ有している。スイッチング素子は、第１スイッチング素子及び第２スイッチング素子の少なくとも一方を複数含み、第１スイッチング素子及び第２スイッチング素子は、冷媒の流れる所定方向において交互に配置されている。そして、温度センスパッドに対応する信号端子は、最下流に位置するスイッチング素子と基板の種類が同じ複数のスイッチング素子において、最下流を少なくとも含む一部のスイッチング素子にのみ設けられ、一部よりも上流側のスイッチング素子には設けられていない。

　上記半導体装置によると、第１スイッチング素子及び第２スイッチング素子の少なくとも一方を複数含むため、半導体装置の出力を向上することができる。交互配置により、半導体装置は、最下流に位置するスイッチング素子と基板が同じ種類のスイッチング素子を複数含む。たとえば最下流が第１スイッチング素子の場合、少なくとも第１スイッチング素子を複数含む。最下流が第２スイッチング素子の場合、少なくとも第２スイッチング素子を複数含む。

　たとえばスイッチング素子の過熱監視のために、温度センスパッド及び対応する信号端子を介して基板温度が検出される。冷媒の温度は、スイッチング素子との熱交換により上昇するため、上流側ほど低く、下流側ほど高くなる。よって、最下流を少なくとも含む一部のスイッチング素子の基板温度に基づいて、同じ種類のスイッチング素子すべての過熱監視が可能である。また、一部よりも上流側のスイッチング素子に対して、温度センスパッドに対応する信号端子を設けないため、信号端子の総数を減らすことができる。この結果、出力を向上しつつ信号端子の本数を低減できる半導体装置を提供することができる。

　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態の半導体装置が適用される電力変換装置の回路構成を示す図である。図２は、下アーム側の半導体装置を示す平面図である。図３は、図２をＡ方向から見た平面図である。図４は、封止樹脂体内の構造を示す部分断面図である。図５は、図２のＶ－Ｖ線に沿う断面図である。図６は、図２のＶＩ－ＶＩ線に沿う断面図である。図７は、上アーム側の半導体装置を示す図である。図８は、スイッチング素子と放熱部材との配置を示す図である。図９は、スイッチング素子と放熱部材との配置を示す図である。図１０は、冷却器との積層構造を示す平面図である。図１１は、変形例の半導体装置を示す平面図である。図１２は、電流経路と非重なり領域との関係を示す図である。図１３は、電流アンバランス抑制を示す図である。図１４Ａは、第２実施形態の半導体装置における第１期間の発熱状態を示す図である。図１４Ｂは、第２実施形態の半導体装置における第２期間の発熱状態を示す図である。図１５は、第３実施形態の半導体装置を示す図である。図１６は、主端子の配置と電流経路を示す図である。図１７は、第４実施形態の半導体装置を示す図である。図１８Ａは、第４実施形態の半導体装置における寸法関係を示す図である。図１８Ｂは、第１参考例の半導体装置における寸法関係を示す図である。図１８Ｃは、第２参考例の半導体装置における寸法関係を示す図である。図１９Ａは、第４実施形態の半導体装置における第２スイッチング素子と主端子の位置関係を示す図である。図１９Ｂは、参考例の半導体装置における第２スイッチング素子と主端子の位置関係を示す図である。図２０Ａは、図１７のＸＸＡ－ＸＸＡ線に沿う断面の簡略図である。図２０Ｂは、参考例の半導体装置の断面の簡略図である図２１は、第５実施形態の半導体装置を示す図である。図２２は、変形例を示す図である。図２３は、変形例を示す図である。図２４は、変形例を示す図である。図２５は、第６実施形態の半導体装置を示す図である。図２６は、変形例を示す図である。図２７は、変形例を示す図である。図２８は、変形例を示す図である。図２９は、変形例を示す図である。図３０は、変形例を示す図である。図３１は、変形例を示す図である。図３２は、変形例を示す図である。図３３は、変形例を示す図である。

　図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。以下に示す電力変換装置は、たとえば電気自動車（ＥＶ）やハイブリッド自動車（ＨＶ）などの車両に適用可能である。

　（第１実施形態）
　先ず、図１に基づき、電力変換装置が適用される車両の駆動システムの概略構成について説明する。

　図１に示すように、車両の駆動システム１は、直流電源２と、モータジェネレータ３と、電力変換装置４を備えている。

　直流電源２は、充放電可能な二次電池で構成された直流電圧源である。二次電池として、たとえばリチウムイオン電池、ニッケル水素電池がある。モータジェネレータ３は、三相交流方式の回転電機である。モータジェネレータ３は、車両の走行駆動源、すなわち電動機として機能する。モータジェネレータ３は、回生時に発電機として機能する。電力変換装置４は、直流電源２とモータジェネレータ３との間で電力変換を行う。

　次に、図１に基づき、電力変換装置４の回路構成について説明する。電力変換装置４は、電力変換部を少なくとも備えている。本実施形態の電力変換装置４は、平滑コンデンサ５と、電力変換部であるインバータ６と、制御回路７と、駆動ＩＣ８を備えている。

　平滑コンデンサ５は、高電位側の電力ラインであるＰライン９と低電位側の電力ラインであるＮライン１０との間に接続されている。Ｐライン９は直流電源２の正極に接続され、Ｎライン１０は直流電源２の負極に接続されている。平滑コンデンサ５は、主として、直流電源２から供給される直流電圧を平滑化する。

　インバータ６は、ＤＣ－ＡＣ変換部である。インバータ６は、三相分の上下アーム回路１１を備えて構成されている。Ｕ相の上下アーム回路１１の接続点は、モータジェネレータ３の固定子に設けられたＵ相巻線に接続されている。同様に、Ｖ相の上下アーム回路１１の接続点は、モータジェネレータ３のＶ相巻線に接続されている。Ｗ相の上下アーム回路１１の接続点は、モータジェネレータ３のＷ相巻線に接続されている。上下アーム回路１１の接続点は、出力ライン１２を介して、対応する相の巻線に接続されている。出力ライン１２や、上記したＰライン９及びＮライン１０は、たとえばバスバーによって構成される。

　上下アーム回路１１は、上アーム１１Ｕと、下アーム１１Ｌをそれぞれ有している。上アーム１１Ｕと下アーム１１Ｌは、上アーム１１ＵをＰライン９側として、Ｐライン９とＮライン１０との間で直列接続されている。各アームは、ＩＧＢＴ１１１と、ＭＯＳＦＥＴ１１２と、ダイオード１１３を有している。ＩＧＢＴ１１１及びＭＯＳＦＥＴ１１２は、互いに並列接続されている。本実施形態では、ＩＧＢＴ１１１及びＭＯＳＦＥＴ１１２として、ｎチャネル型を採用している。ダイオード１１３は、還流のため、ＩＧＢＴ１１１に逆並列に接続されている。ＭＯＳＦＥＴ１１２は、図示しない寄生ダイオードを有している。

　ひとつのアームにおいて、ＩＧＢＴ１１１のコレクタ電極とＭＯＳＦＥＴ１１２のドレイン電極が互いに接続され、ＩＧＢＴ１１１のエミッタ電極とＭＯＳＦＥＴ１１２のソース電極が互いに接続されている。ダイオード１１３のアノード電極はエミッタ電極に接続され、カソード電極はコレクタ電極に接続されている。

　上アーム１１Ｕにおいて、コレクタ電極及びドレイン電極が、Ｐライン９に接続されている。下アーム１１Ｌにおいて、エミッタ電極及びソース電極が、Ｎライン１０に接続されている。上アーム１１Ｕ側のエミッタ電極及びソース電極と、下アーム１１Ｌ側のコレクタ電極及びドレイン電極とは、互いに接続されている。後述する半導体装置２０は、ひとつのアームを構成する。２つの半導体装置２０によって上下アーム回路１１が構成され、６つの半導体装置２０によってインバータ６が構成される。

　インバータ６は、制御回路７によるスイッチング制御にしたがって、直流電圧を三相交流電圧に変換し、モータジェネレータ３へ出力する。これにより、モータジェネレータ３は、所定のトルクを発生するように駆動する。インバータ６は、車両の回生制動時、車輪からの回転力を受けてモータジェネレータ３が発電した三相交流電圧を、制御回路７によるスイッチング制御にしたがって直流電圧に変換し、Ｐライン９へ出力する。このように、インバータ６は、直流電源２とモータジェネレータ３との間で双方向の電力変換を行う。

　制御回路７は、ＩＧＢＴ１１１及びＭＯＳＦＥＴ１１２を動作させるための駆動指令を生成し、駆動ＩＣ８に出力する。制御回路７は、図示しない上位ＥＣＵから入力されるトルク要求、各種センサにて検出された信号に基づいて、駆動指令を生成する。各種センサとして、たとえば電流センサ、回転角センサ、電圧センサがある。電流センサは、各相の巻線に流れる相電流を検出する。回転角センサは、モータジェネレータ３の回転子の回転角を検出する。電圧センサは、平滑コンデンサ５の両端電圧を検出する。電力変換装置４は、これらの図示しないセンサを備えている。制御回路７は、駆動指令としてＰＷＭ信号を出力する。制御回路７は、たとえばマイコン（マイクロコンピュータ）を備えて構成されている。ＥＣＵは、Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔの略称である。ＰＷＭは、Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎの略称である。

　駆動ＩＣ８は、制御回路７の駆動指令に基づいて、ゲート駆動信号を生成する。駆動ＩＣ８は、生成したゲート駆動信号を、対応するアームのＩＧＢＴ１１１及びＭＯＳＦＥＴ１１２に出力する。ひとつのアームを構成するＩＧＢＴ１１１及びＭＯＳＦＥＴ１１２それぞれのゲート電極は、互いに同じ駆動ＩＣ８に電気的に接続されている。

　駆動ＩＣ８は、ゲート駆動信号によって、ＩＧＢＴ１１１及びＭＯＳＦＥＴ１１２のそれぞれを駆動、すなわちオン駆動、オフ駆動させる。駆動ＩＣ８は、所定デューティ比のゲート駆動信号を出力する。駆動ＩＣ８は、ドライバとも称される。本実施形態では、ひとつのアームに対して、ひとつの駆動ＩＣ８が設けられている。なお、ひとつの上下アーム回路１１に対して、ひとつの駆動ＩＣ８を設けてもよい。駆動ＩＣ８を、制御回路７と一体的に設けてもよい。

　電力変換装置４は、電力変換部として、コンバータをさらに備えてもよい。コンバータは、直流電圧を異なる値の直流電圧に変換するＤＣ－ＤＣ変換部である。コンバータは、直流電源２と平滑コンデンサ５の間に設けられる。コンバータは、たとえばリアクトルと上記した上下アーム回路１１を備えて構成される。この場合、コンバータの上下アーム回路１１も、２つの半導体装置２０によって構成できる。さらに、直流電源２からの電源ノイズを除去するフィルタコンデンサを備えてもよい。フィルタコンデンサは、直流電源２とコンバータとの間に設けられる。

　次に、図２～図７に基づき、上下アーム回路１１を構成する半導体装置について説明する。図２～図７に示すように、半導体装置２０は、封止樹脂体３０と、放熱部材４０と、複数のスイッチング素子５０と、ターミナル６０と、複数の主端子７０と、複数の信号端子８０を備えている。

　以下において、スイッチング素子５０の厚み方向をＺ方向と示す。Ｚ方向に直交し、複数のスイッチング素子５０の並び方向をＸ方向と示す。Ｚ方向及びＸ方向に直交する方向をＹ方向と示す。特に断りのない限り、ＸＹ平面に沿う形状、換言すればＺ方向から平面視した形状を、単に平面形状と示す。

　上下アーム回路１１は、２つの半導体装置２０により構成される。本実施形態では、下アーム１１Ｌを構成する半導体装置２０Ｌと、上アーム１１Ｕを構成する半導体装置２０Ｕとに分けている。図２～図６は半導体装置２０Ｌを示し、図７は半導体装置２０Ｕを示している。図４及び図７は、半導体装置２０Ｌ，２０Ｕそれぞれの封止樹脂体３０内の構造を示す部分断面図である。図４及び図７では、第２放熱部材４２を破線で示している。

　半導体装置２０Ｌ，２０Ｕの外観は、略等しい。半導体装置２０Ｌ，２０Ｕは、主端子７０の並び順、及び、主端子７０と放熱部材４０との電気的な接続構造を除けば、ほぼ同じ構成である。以下では、特に断りがない限り、半導体装置２０Ｌ，２０Ｕの共通構造である。

　封止樹脂体３０は、半導体装置２０を構成する他の要素、たとえばスイッチング素子５０を封止している。封止樹脂体３０は、たとえばエポキシ系樹脂からなる。封止樹脂体３０は、たとえばトランスファモールド法により成形されている。封止樹脂体３０は、モールド樹脂と称されることがある。封止樹脂体３０は、Ｚ方向において、一面３０ａと、一面３０ａとは反対の裏面３０ｂを有している。一面３０ａ及び裏面３０ｂは、たとえば平坦面である。封止樹脂体３０は、一面３０ａと裏面３０ｂとをつなぐ側面を有している。

　本実施形態では、封止樹脂体３０が平面略矩形状をなしている。封止樹脂体３０は、側面３０ｃ，３０ｄを有している。側面３０ｄは、Ｙ方向において側面３０ｃとは反対の面である。側面３０ｃから、主端子７０が突出している。側面３０ｄから信号端子８０が突出している。

　放熱部材４０は、スイッチング素子５０の生じた熱を放熱する。放熱部材４０は、スイッチング素子５０と主端子７０とを電気的に中継する配線として機能する。放熱部材４０は、電気伝導性や熱伝導性に優れる金属材料（たとえばＣｕ）を少なくとも用いて形成されている。放熱部材４０は、たとえば金属板である。金属板に代えて、樹脂やセラミックスなどの電気絶縁体と金属体との複合材を採用することもできる。放熱部材４０は、スイッチング素子５０に対して、Ｚ方向における少なくとも一方の側に配置されている。放熱部材４０におけるスイッチング素子５０側の面には、互いに並列接続される複数のスイッチング素子５０が電気的に接続されている。

　本実施形態では、スイッチング素子５０を挟むように、放熱部材４０が対をなして設けられている。放熱部材４０は、一面３０ａ側に配置された第１放熱部材４１と、裏面３０ｂ側に配置された第２放熱部材４２を含んでいる。以下において、第１放熱部材４１及び第２放熱部材４２を、単に放熱部材４１，４２と示すことがある。放熱部材４１，４２として、互いに同じ種類の部材を用いてもよいし、互いに異なる部材を用いてもよい。本実施形態では、放熱部材４１，４２として同じ種類の部材、具体的にはＣｕを含む金属板を用いている。

　放熱部材４１，４２は、Ｚ方向からの平面視において、スイッチング素子５０を内包するように設けられている。放熱部材４１，４２は、互いに対向領域内に、スイッチング素子５０を内包している。放熱部材４１，４２は、Ｚ方向において、スイッチング素子５０側の実装面４１ａ，４２ａと、実装面４１ａ，４２ａとは反対の放熱面４１ｂ，４２ｂをそれぞれ有している。実装面４１ａ，４２ａは、Ｚ方向において互いに対向している。実装面４１ａ，４２ａは、互いに略平行とされている。放熱部材４１，４２の板厚方向は、Ｚ方向に略平行とされている。放熱部材４１，４２は、Ｘ方向が長手方向とされている。放熱部材４１，４２それぞれの少なくとも一部は、封止樹脂体３０によって封止されている。

　スイッチング素子５０は、半導体基板に、上記したアームを構成する素子が形成されてなる。スイッチング素子５０は、半導体素子、半導体チップと称されることがある。複数のスイッチング素子５０は、放熱部材４０に電気的に接続されて互いに並列接続されている。

　スイッチング素子５０は、Ｚ方向の両面に主電極を有し、Ｚ方向に主電流が流れる縦型構造をなしている。スイッチング素子５０は、第１スイッチング素子５１と、第２スイッチング素子５２を含んでいる。第１スイッチング素子５１は、シリコン（Ｓｉ）基板に形成されている。第２スイッチング素子５２は、炭化珪素（ＳｉＣ）基板に形成されている。以下において、第１スイッチング素子５１及び第２スイッチング素子５２を、単にスイッチング素子５１，５２と示すことがある。第１スイッチング素子５１には、ＩＧＢＴ１１１が形成されている。本実施形態では、ＩＧＢＴ１１１とともに、ダイオード１１３が一体的に形成されている。すなわち、第１スイッチング素子５１には、ＲＣ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴが形成されている。第２スイッチング素子５２には、ＭＯＳＦＥＴ１１２が形成されている。

　第１スイッチング素子５１は、主電極として、一面に形成されたコレクタ電極５１ｃと、反対の裏面に形成されたエミッタ電極５１ｅを有している。コレクタ電極５１ｃはダイオード１１３のカソード電極を兼ねており、エミッタ電極５１ｅはダイオード１１３のアノード電極を兼ねている。コレクタ電極５１ｃは、一面のほぼ全域に形成されており、エミッタ電極５１ｅは、裏面の一部に形成されている。第２スイッチング素子５２は、主電極として、一面に形成されたドレイン電極５２ｄと、反対の裏面に形成されたソース電極５２ｓを有している。ドレイン電極５２ｄは、一面のほぼ全域全面に形成されており、ソース電極５２ｓは、裏面の一部に形成されている。

　半導体基板において、素子の形成領域が、通電により発熱するアクティブ領域である。アクティブ領域を取り囲む外周領域には、図示しない耐圧構造部（たとえばガードリング）が形成されている。Ｚ方向からの平面視において、低電位側の主電極であるエミッタ電極５１ｅ及びソース電極５２ｓは、アクティブ領域とほぼ一致している。

　スイッチング素子５０は、半導体基板の裏面側に、温度センサ５３を有している。温度センサ５３は、過熱保護のために基板温度（素子温度）を検出する。アクティブ領域の中心に近いほど基板温度が高くなるため、温度センサ５３は、Ｚ方向からの平面視において、アクティブ領域の中心付近に設けられている。本実施形態では、温度センサ５３として、感温ダイオードを採用している。感温ダイオードは、たとえば半導体基板上に配置されたポリシリコンに不純物がドープされてなる。温度センサ５３の検出信号は、スイッチング素子５０の制御に用いられる。具体的には、スイッチング素子５０が過熱状態となる前に、スイッチング素子５０を強制的にオフ駆動させる。感温ダイオードは、半導体基板内に作り込むこともできる。

　第１スイッチング素子５１は、主電極とは別に、信号用の電極であるパッド５１ｐを有している。パッド５１ｐは、エミッタ電極５１ｅと同じ面に形成されている。パッド５１ｐは、Ｙ方向において、エミッタ電極５１ｅの形成領域とは反対側の端部に形成されている。第２スイッチング素子５２も、パッド５２ｐを有している。パッド５２ｐは、ソース電極５２ｓと同じ面に形成されている。パッド５２ｐは、Ｙ方向において、ソース電極５２ｓの形成領域とは反対側の端部に形成されている。Ｙ方向において、エミッタ電極５１ｅ及びソース電極５２ｓは主端子７０側に形成され、パッド５１ｐ，５２ｐは信号端子８０側に形成されている。

　本実施形態では、コレクタ電極５１ｃが第１放熱部材４１側の面に形成され、エミッタ電極５１ｅが第２放熱部材４２側の面に形成されている。ドレイン電極５２ｄが第１放熱部材４１側の面に形成され、ソース電極５２ｓが第２放熱部材４２側の面に形成されている。高電位側の主電極であるコレクタ電極５１ｃ及びドレイン電極５２ｄは、接合材９０を介して、第１放熱部材４１の実装面４１ａに接続されている。低電位側の主電極であるエミッタ電極５１ｅ及びソース電極５２ｓは、接合材９０及びターミナル６０を介して、第２放熱部材４２の実装面４２ａに接続されている。接合材９０として、はんだや、Ａｇなどを含む導電性ペーストを用いることができる。本実施形態の接合材９０は、はんだである。

　第１スイッチング素子５１は、５つのパッド５１ｐを有している。具体的には、ゲート電極用、エミッタ電極５１ｅの電位検出用、電流センス用、温度センサ５３のアノード電位用、同じくカソード電位用である。複数のパッド５１ｐは、Ｘ方向に並んで設けられている。同様に、第２スイッチング素子５２は、５つのパッド５２ｐを有している。具体的には、ゲート電極用、ソース電極５２ｓの電位検出用、電流センス用、温度センサ５３のアノード電位用、同じくカソード電位用である。複数のパッド５２ｐは、Ｘ方向に並んで設けられている。

　スイッチング素子５０は、第１スイッチング素子５１及び第２スイッチング素子５２の少なくとも一方を、複数含んでいる。第１スイッチング素子５１及び第２スイッチング素子５２は、スイッチング素子５０の並び方向であるＸ方向において、交互に配置されている。交互とは、並び方向において、第１スイッチング素子５１と第２スイッチング素子５２とが隣り合う配置である。交互の最小構成の一例は、２つの第１スイッチング素子５１と、ひとつの第２スイッチング素子５２の組み合わせである。他の例は、ひとつの第１スイッチング素子５１と、２つの第２スイッチング素子５２の組み合わせである。

　本実施形態のスイッチング素子５０は、２つの第１スイッチング素子５１と、ひとつの第２スイッチング素子５２を含んでいる。２つの第１スイッチング素子５１は、互いに同じ構成である。以下において、第１スイッチング素子５１のひとつを第１スイッチング素子５１ａ、他のひとつを第１スイッチング素子５１ｂと示すことがある。３つのスイッチング素子５０は、Ｘ方向において、第１スイッチング素子５１ａ、第２スイッチング素子５２、第１スイッチング素子５１ｂの順に並んでいる。第２スイッチング素子５２は、第１スイッチング素子５１ａ，５１ｂの間に配置されている。第１スイッチング素子５１ａ，５１ｂは互いに並列接続されている。第１スイッチング素子５１ａ，５１ｂに形成された素子は回路的に等価であるため、図１では、ひとつのＩＧＢＴ１１１及びダイオード１１３を示している。

　ターミナル６０は、第２放熱部材４２とスイッチング素子５０との間に所定の距離を確保すべく、第２放熱部材４２とスイッチング素子５０との間に介在している。ターミナル６０の厚みは、スイッチング素子５０よりも十分に厚い。ターミナル６０は、スイッチング素子５０から第２放熱部材４２への伝熱機能を果たす。ターミナル６０は、スイッチング素子５０と第２放熱部材４２とを電気的に中継する配線として機能する。ターミナル６０は、Ｃｕなどの金属材料を用いて形成されている。ターミナル６０は、１種類の金属による単層構造、複数種類の金属による多層構造のいずれでもよい。ターミナル６０は、少なくとも第１スイッチング素子５１と、第２スイッチング素子５２とで分けられている。

　本実施形態では、ひとつのスイッチング素子５０に対して、ひとつのターミナル６０が設けられている。ターミナル６０は、第２放熱部材４２とスイッチング素子５０との間に所定の距離を確保するスペーサとして機能する。スペーサにより、第２放熱部材４２へのボンディングワイヤ９１の接触を防ぐことができる。ターミナル６０のそれぞれは、略直方体をなしている。ターミナル６０の平面形状は、接続される主電極とほぼ同じである。Ｚ方向において、ターミナル６０の端面のひとつがスイッチング素子５０の主電極に接続され、端面の他のひとつが第２放熱部材４２に接続されている。ターミナル６０は、接合材９０を介して、対応する主電極５１ｅ，５２ｓと、第２放熱部材４２に接続されている。

　主端子７０は、半導体装置２０と外部機器とを電気的に接続するための外部接続端子のうち、主電流が流れる端子である。主端子７０は、対応する主電極に電気的に接続されている。主端子７０は、高電位端子７１と、低電位端子７２を含んでいる。高電位端子７１は、高電位側の主電極であるコレクタ電極５１ｃ及びドレイン電極５２ｄに電気的に接続されている。高電位端子は、コレクタ端子、ドレイン端子と称されることがある。低電位端子７２は、低電位側の主電極であるエミッタ電極５１ｅ及びソース電極５２ｓに電気的に接続されている。低電位端子７２は、エミッタ端子、ソース端子と称されることがある。以下において、高電位端子７１及び低電位端子７２を、単に主端子７１，７２と示すことがある。

　主端子７０は、放熱部材４０を介して、対応する主電極に接続されている。高電位端子７１は、第１放熱部材４１に連なっている。低電位端子７２は、第２放熱部材４２に連なっている。主端子７０は、たとえば金属部材（たとえばリードフレーム）の一部として、放熱部材４０に一体的に連なっている。主端子７０は、たとえば放熱部材４０とは別部材として設けられ、接続により放熱部材４０に連なっている。主端子７０は、封止樹脂体３０の内部で、対応する放熱部材４０に連なっている。主端子７０は、放熱部材４０に対して、Ｙ方向における側面３０ｃ側の端部付近に連なっている。すべての主端子７０は、封止樹脂体３０の内外にわたって延設されている。

　本実施形態では、すべての主端子７０が、対応する放熱部材４０からＹ方向に延設されている。すべての主端子７０は、封止樹脂体３０の側面３０ｃから外部に突出している。主端子７１，７２は、ともに封止樹脂体３０内に屈曲部を有しており、側面３０ｃにおいてＺ方向のほぼ同じ位置から突出している。突出部分を含む一部において、主端子７１，７２は、側面同士が対向するように、Ｘ方向において所定の間隙を有しつつ並んでいる。

　主端子７０は、高電位端子７１及び低電位端子７２の一方を１本含み、他方を２本含んでいる。主端子７０は、高電位端子７１と低電位端子７２との側面対向部を複数（２組）有している。図４及び図７に示すように、高電位端子７１は、第１放熱部材４１に一体的に連なっている。低電位端子７２は、接続により、第２放熱部材４２に連なっている。低電位端子７２は、たとえば図６に示すように、接合材９０を介して、第２放熱部材４２の実装面４２ａに接続されている。

　半導体装置２０Ｌは、２本の高電位端子７１と、１本の低電位端子７２を備えている。主端子７１，７２は、Ｘ方向に並んで配置されている。低電位端子７２は、高電位端子７１の間に配置されている。図４に示すように、第１放熱部材４１は、高電位端子７１が連なる部分に対して側面３０ｄ側に凹んだ凹部４１ｃを有している。凹部４１ｃは、Ｘ方向において第１放熱部材４１の中央領域に設けられている。高電位端子７１は、第１放熱部材４１において、中央領域を挟む周辺領域のそれぞれに連なっている。第２放熱部材４２は、第１放熱部材４１と対向しない非対向領域として、Ｚ方向の平面視において凹部４１ｃと重なる部分を含んでいる。低電位端子７２は、第２放熱部材４２の非対向領域であって凹部４１ｃと重なる部分に接続されている。非対向領域であるため、低電位端子７２を第２放熱部材４２に接続しやすい。

　半導体装置２０Ｕは、１本の高電位端子７１と、２本の低電位端子を備えている。主端子７１，７２は、Ｘ方向に並んで配置されている。高電位端子７１は、低電位端子７２の間に配置されている。図７に示すように、半導体装置２０Ｕの第１放熱部材４１も、凹部４１ｃを有している。凹部４１ｃは、Ｘ方向において第１放熱部材４１の周辺領域にそれぞれ設けられている。高電位端子７１は、第１放熱部材４１において、周辺領域に挟まれた中央領域に連なっている。低電位端子７２は、第２放熱部材４２の非対向領域であって凹部４１ｃと重なる部分に接続されている。

　信号端子８０は、対応するスイッチング素子５０のパッドに電気的に接続されている。信号端子８０は、第１信号端子８１と、第２信号端子８２を含んでいる。第１信号端子８１は、第１スイッチング素子５１のパッド５１ｐに電気的に接続されている。第２信号端子８２は、第２スイッチング素子５２のパッド５２ｐに電気的に接続されている。

　本実施形態の信号端子８０は、ボンディングワイヤ９１を介して、対応するパッド５１ｐ，５２ｐに接続されている。信号端子８０は、封止樹脂体３０の内部でボンディングワイヤ９１に接続されている。信号端子８０は、それぞれＹ方向に延設されており、封止樹脂体３０の側面３０ｄから外部に突出している。信号端子８０は、主端子７０及び第１放熱部材４１を含むリードフレームの一部である。

　以上のように構成される半導体装置２０において、放熱部材４０それぞれの少なくとも一部、スイッチング素子５０、ターミナル６０、主端子７０それぞれの一部、及び信号端子８０それぞれの一部が、封止樹脂体３０によって一体的に封止されている。すなわち、１つのアームを構成する要素が封止されている。このため、半導体装置２０は、１ｉｎ１パッケージとも称される。

　半導体装置２０として、上アーム１１Ｕ用の半導体装置２０Ｕと、下アーム１１Ｌ用の半導体装置２０Ｌを個別に設ける例を示したが、これに限定されない。半導体装置２０を、上アーム１１Ｕと下アーム１１Ｌとで共通構造としてもよい。たとえば上記した半導体装置２０Ｌを、下アーム１１Ｌだけでなく、上アーム１１Ｕに用いてもよい。半導体装置２０Ｕを、上アーム１１Ｕだけでなく、下アーム１１Ｌに用いてもよい。これにより、部品点数を削減することができる。また、半導体装置２０Ｌと半導体装置２０Ｕとで構造を入れ替えてもよい。すなわち、半導体装置２０Ｌを上アーム１１Ｕに用い、半導体装置２０Ｕを下アーム１１Ｌに用いてもよい。

　次に、図４～図９に基づき、半導体装置２０の細部について説明する。図８及び図９は、スイッチング素子５０と放熱部材４１，４２との位置関係を示す模式的な平面図である。図８及び図９では、主端子７１，７２についても図示している。図８及び図９では半導体装置２０Ｌについて示しているが、半導体装置２０Ｕも同様である。

　本実施形態では、第２スイッチング素子５２の基板面積が、第１スイッチング素子５１それぞれの基板面積よりも小さくされている。基板面積とは、厚み方向であるＺ方向に直交する面積、すなわちＸＹ平面に沿う面積である。基板面積は、チップ面積、素子面積と称されることがある。基板面積を大きくすることで、素子のアクティブ領域も大きくなる。ＳｉＣ基板をＳｉ基板より小さくすることで、コストの低減、体格の小型化が可能である。また、第２スイッチング素子５２の厚みが、第１スイッチング素子５１よりも薄くされている。同じ耐圧において、ＳｉＣのほうがＳｉよりもドリフト層を薄くすることができる。

　スイッチング素子５０は、実装面４１ａにおいてＹ方向の中央領域に配置されている。Ｙ方向において、信号端子８０側の端部の位置は、第１スイッチング素子５１と第２スイッチング素子５２とで略一致している。主端子７０側の端部の位置は、第１スイッチング素子５１と第２スイッチング素子５２とで異なっている。

　図８及び図９には、第１スイッチング素子５１をＸ方向に仮想的に延長した領域Ｒ１と、第２スイッチング素子５２をＹ方向に仮想的に延長した領域Ｒ２を示している。領域Ｒ１は、第１スイッチング素子５１のＹ方向の両端をＸ方向に仮想的に延長した線にて規定される。領域Ｒ２は、第２スイッチング素子５２のＸ方向の両端をＹ方向に仮想的に延長した線にて規定される。図８及び図９では、仮想的に延長した線を一点鎖線で示している。

　図８に示すように、第１放熱部材４１は、Ｚ方向からの平面視において領域Ｒ１と領域Ｒ２との交差部分と重なる領域である交差領域４１ｄを有している。図８において、交差領域４１ｄを破線で示している。交差領域４１ｄは、第２スイッチング素子５２と重なる重なり領域４１ｅと、第２スイッチング素子５２と重ならない非重なり領域４１ｆを有している。第１放熱部材４１は、Ｘ方向に並んだ２つの第１スイッチング素子５１ａ，５１ｂの間に形成される対向領域内に、重なり領域４１ｅと非重なり領域４１ｆを有している。第１放熱部材４１において、重なり領域４１ｅは第２スイッチング素子５２の実装領域であり、非重なり領域４１ｆは非実装領域である。Ｚ方向において、重なり領域４１ｅは第２スイッチング素子５２と対向する領域であり、非重なり領域４１ｆは非対向領域である。

　図９に示すように、第２放熱部材４２は、第１放熱部材４１と同様に、交差領域４２ｄを有している。図９において、交差領域４２ｄを破線で示している。交差領域４２ｄは、第２スイッチング素子５２と重なる重なり領域４２ｅと、第２スイッチング素子５２と重ならない非重なり領域４２ｆを有している。第２放熱部材４２は、Ｘ方向に並んだ２つの第１スイッチング素子５１ａ，５１ｂの間に形成される対向領域内に、重なり領域４２ｅと非重なり領域４２ｆを有している。第２放熱部材４２において、重なり領域４２ｅは第２スイッチング素子５２と対向する領域であり、非重なり領域４２ｆは非対向領域である。

　図８及び図９に示すように、エミッタ電極５１ｅの一部は、ソース電極５２ｓの一部とＹ方向において同じ位置に配置されている。エミッタ電極５１ｅの一部は、重なり領域４１ｅ，４２ｅの一部とＹ方向において同じ位置に配置されている。エミッタ電極５１ｅの他の一部は、非重なり領域４１ｆの一部とＹ方向において同じ位置に配置されている。すなわち、Ｘ方向において、エミッタ電極５１ｅの一部がソース電極５２ｓと対向し、他の一部が非重なり領域４１ｆ，４２ｆと対向している。

　このように、放熱部材４０は、交差領域４１ｄ，４２ｄの一部として、非重なり領域４１ｆ，４２ｆを有している。そして、非重なり領域４１ｆ，４２ｆの少なくとも一部が、封止樹脂体３０から露出している。たとえば、非重なり領域４１ｆの少なくとも一部のみが露出してもよい。非重なり領域４２ｆの少なくとも一部のみが露出してもよい。非重なり領域４１ｆ，４２ｆが、ともに露出してもよい。非重なり領域４１ｆが露出する場合、実装面４１ａ及び放熱面４１ｂの少なくとも一方が露出すればよい。同様に、非重なり領域４２ｆが露出する場合、実装面４２ａ及び放熱面４２ｂの少なくとも一方が露出すればよい。

　本実施形態では、非重なり領域４１ｆ，４２ｆが露出している。非重なり領域４１ｆの全域が、放熱面４１ｂ側において露出し、実装面４１ａ側において覆われている。非重なり領域４２ｆの全域が、放熱面４２ｂ側において露出し、実装面４２ａ側において覆われている。さらに、重なり領域４１ｅ，４２ｅも露出している。放熱面４１ｂ，４２ｂは、ほぼ全域において露出している。放熱面４１ｂは、封止樹脂体３０の一面３０ａと略面一で露出している。放熱面４２ｂは、裏面３０ｂと略面一で露出している。半導体装置２０は、放熱面４１ｂ，４２ｂがともに封止樹脂体３０から露出する両面放熱構造をなしている。

　図４及び図７～図９に示す仮想線ＣＬ１は、第２スイッチング素子５２の素子的中心を通り、Ｙ方向に延びる線である。素子的中心とは、第２スイッチング素子５２（チップ）の中心である。仮想線ＣＬ１は、アクティブ領域の中心を通っている。

　本実施形態では、３つのスイッチング素子５０の配置が、仮想線ＣＬ１に対して線対称である。これにより、スイッチング素子５１ａ，５２の間隔と、スイッチング素子５１ｂ，５２の間隔とが、互いに略等しい。上記した非重なり領域４１ｅ，４２ｅは、仮想線ＣＬ１上に位置している。

　３つのターミナル６０の配置も、仮想線ＣＬ１に対して線対称である。第１放熱部材４１及び第２放熱部材４２のそれぞれも、仮想線ＣＬ１に対して線対称である。半導体装置２０Ｌにおいて、低電位端子７２は、仮想線ＣＬ１上に配置されている。低電位端子７２の幅の中心は、仮想線ＣＬ１上に位置している。図４に示すように、３本の主端子７０の配置は、仮想線ＣＬ１に対して線対称である。半導体装置２０Ｕにおいて、高電位端子７１は、仮想線ＣＬ１上に配置されている。低電位端子７２の幅の中心は、仮想線ＣＬ１上に位置している。図７に示すように、３本の主端子７０の配置は、仮想線ＣＬ１に対して線対称である。

　次に、図１０に基づき、半導体装置２０の冷却構造について説明する。上記した半導体装置２０は、図１０に示すように、冷却器１００と交互に積層される。半導体装置２０は、冷却器１００とともにパワーモジュール１１０を構成する。

　冷却器１００は、冷媒の流路を内部に有している。冷却器１００は、Ｚ方向において所定間隔を有しつつ多段に配置されている。多段の冷却器１００は、Ｘ方向の一端側で、供給管１０１により連結されている。供給管１０１は、その内部に流路が形成された筒状体であり、Ｚ方向に延設されている。供給管１０１は、冷却器１００のそれぞれに接続されており、供給管１０１の流路は冷却器１００それぞれの流路に連通している。

　多段の冷却器１００は、供給管１０１とは反対の端部側で、排出管１０２により連結されている。排出管１０２も、その内部に流路が形成された筒状体であり、Ｚ方向に延設されている。排出管１０２は、冷却器１００のそれぞれに接続されており、排出管１０２の流路は冷却器１００それぞれの流路に連通している。供給管１０１から流入した冷媒は、冷却器１００それぞれの流路を拡がり、排出管１０２から排出される。

　冷媒として、水やアンモニアなどの相変化する冷媒や、エチレングリコール系などの相変化しない冷媒を用いることができる。冷却器１００は、主として半導体装置２０を冷却するものである。しかしながら、冷却機能に加えて、環境温度が低い場合に温める機能をもたせてもよい。この場合、冷却器１００は、温度調節器と称される。また、冷媒は熱媒体と称される。

　パワーモジュール１１０は、インバータ６を構成する６つの半導体装置２０と、半導体装置２０のそれぞれを両面側から冷却するように、半導体装置２０と交互に積層された複数（多段）の冷却器１００を備えている。半導体装置２０は、Ｚ方向において両面側から冷却器１００により挟持されている。封止樹脂体３０の大部分は、隣り合う冷却器１００の対向領域内に配置されている。主端子７０のそれぞれは、図示しないバスバーなどとの接続のため、たとえばＹ方向において対向領域外まで延設されている。

　複数の半導体装置２０は、Ｚ方向からの平面視において、互いに重なるように配置されている。各半導体装置２０において、スイッチング素子５０は、上流側から下流側に向けて、第１スイッチング素子５１ａ、第２スイッチング素子５２、第１スイッチング素子５１ｂの順に配置されている。すなわち、Ｘ方向において、供給管１０１側に第１スイッチング素子５１ａが配置され、排出管１０２側に第１スイッチング素子５１ｂが配置されている。

　また、同じ相の上下アーム回路１１を構成する半導体装置２０Ｌ，２０Ｕが、Ｚ方向において隣り合っている。これにより、同じ相を構成する半導体装置２０Ｕの低電位端子７２と、半導体装置２０Ｌの高電位端子７１とが、Ｚ方向からの平面視において互いに重なる。したがって、上アーム１１Ｕと下アーム１１Ｌとの接続距離を短くし、たとえばインダクタンスを低減することができる。また、接続性を向上することができる。

　このように、半導体装置２０（２０Ｕ，２０Ｌ）は、対向方向であるＺ方向において挟持された状態で、冷却器１００により冷却される。

　本実施形態では、スイッチング素子５０が、Ｓｉ基板に形成された第１スイッチング素子５１、及び、ＳｉＣ基板に形成された第２スイッチング素子５２の少なくとも一方を複数含んでいる。したがって、スイッチング素子５１，５２をひとつずつ含む構成に較べて、半導体装置２０の出力を向上することができる。

　また、スイッチング素子５１，５２が、Ｘ方向（第１方向）において交互に配置されている。そして、放熱部材４０が、交差領域４１ｄ，４２ｄとして非重なり領域４１ｆ，４２ｆを有している。非重なり領域４１ｆ，４２ｆは、第１スイッチング素子５１及び第２スイッチング素子５２の熱が伝わる領域である。非重なり領域４１ｆ，４２ｆの少なくとも一部は封止樹脂体３０から露出しており、効果的に放熱することができる。よって、スイッチング素子５１，５２の生じた熱が、非重なり領域４１ｆ，４２ｆ側に拡散しやすい。したがって、素子温度の上昇を抑制することができる。

　以上により、出力を向上しつつ素子温度の上昇を抑制できる半導体装置２０を提供することができる。素子温度が上昇すると、たとえばオン抵抗の増加、接合材９０の信頼性低下、定格温度に対する余裕度の減少（出力低下）などが生じ得る。本実施形態によれば、このような問題が生じるのを抑制することができる。

　放熱部材４０は、露出部位として、少なくとも非重なり領域４１ｆ、４２ｆを含めばよい。たとえば、図１１に示す変形例のように、第２放熱部材４２の非重なり領域４２ｆのみが封止樹脂体３０から露出する構成としてもよい。図１１において、非重なり領域４２ｆは、放熱面４２ｂ側で露出している。

　本実施形態では、非重なり領域４１ｆ，４２ｆに加えて、重なり領域４１ｆ，４２ｆの少なくとも一部が、封止樹脂体３０から露出している。重なり領域４１ｆ，４２ｆは、第２スイッチング素子５２の直下領域である。素子温度の上昇、特に第２スイッチング素子５２の温度上昇を効果的に抑制することができる。

　特に本実施形態では、重なり領域４１ｅ，４２ｅ及び非重なり領域４１ｆ，４２ｆだけでなく、第１スイッチング素子５１と重なる領域も含んで、放熱面４１ｂ，４２ｂのほぼ全域が露出している。両面放熱と全域露出により、素子温度の上昇をさらに抑制することができる。

　第１スイッチング素子５１及び第２スイッチング素子５２は、少なくとも交互に配置されればよく、個数は特に限定されない。たとえば第１スイッチング素子５１と第２スイッチング素子５２を２つずつ含んでもよい。第１スイッチング素子５１を３つ含み、第２スイッチング素子５２を２つ含んでもよい。第１スイッチング素子５１をひとつ含み、第２スイッチング素子５２を２つ含んでもよい。

　本実施形態では、ＩＧＢＴ１１１が形成された第１スイッチング素子５１を２つ含み、ＭＯＳＦＥＴ１１２が形成された第２スイッチング素子５２をひとつ含んでいる。第２スイッチング素子５２は、第１スイッチング素子５１の間に配置されている。第２スイッチング素子５２の基板面積が小さいため、放熱部材４１，４２は、非重なり領域４１ｆ，４２ｆを有している。非重なり領域４１ｆ，４２ｆは、スイッチング素子５０と重ならない空き領域である。この空き領域を積極的に放熱に利用するため、非重なり領域４１ｆ，４２ｆの両サイドに位置する第１スイッチング素子５１同士の熱干渉を抑制することができる。また、Ｙ方向において非重なり領域４１ｆ，４２ｆに隣接する第２スイッチング素子５２の熱を、効果的に逃がすことができる。これにより、ＭＯＳＦＥＴ１１２の温度上昇を抑制し、ひいてはオン抵抗の増加を抑制することができる。

　主端子７１，７２の本数は、特に限定されない。主端子７１，７２を１本ずつ含む構成としてもよい。本実施形態において、主端子７１，７２の配置は、スイッチング素子５０の並び方向において交互である。これにより、高電位端子７１と低電位端子７２との対向する側面が、複数組形成される。高電位端子７１と低電位端子７２とで、主電流の向きは略逆向きとなる。複数組備えることで、主電流が流れたときに生じる磁束を互いに打ち消し、インダクタンスを低減する効果を高めることができる。また、主端子７１，７２の少なくとも一方を複数含むため、並列化により、インダクタンスを低減することができる。たとえば、サージ電圧を低減することができる。

　交互配置において、主端子７１，７２の本数は特に限定されない。本実施形態では、主端子７１，７２の一方である第１主端子を１本含み、他方である第２主端子を２本含んでいる。半導体装置２０Ｌにおいて、低電位端子７２が第１主端子であり、高電位端子７１が第２主端子である。半導体装置２０Ｕにおいて、高電位端子７１が第１主端子であり、低電位端子７２が第２主端子である。第１主端子は、第２スイッチング素子５２の素子的中心を通る仮想線ＣＬ１上に配置されている。そして、Ｚ方向からの平面視において、非重なり領域４１ｆ，４２ｆが仮想線ＣＬ１上に設けられている。

　たとえば図１２に示す半導体装置２０Ｌにおいて、第１主端子（低電位端子７２）と第２スイッチング素子５２との電流経路に、非重なり領域４２ｆが設けられている。第１主端子は、第２主端子に較べて本数が少ないため、非重なり領域４２ｆの電流密度が高くなる。しかしながら、非重なり領域４２ｆは、封止樹脂体３０から露出しており、効率よく放熱することができる。したがって、素子温度、特に第２スイッチング素子５２の温度が上昇するのを抑制することができる。これにより、ＭＯＳＦＥＴ１１２のオン抵抗の増加を抑制することができる。図示を省略するが、半導体装置２０Ｕでは、第１主端子（高電位端子７１）と第２スイッチング素子５２との電流経路に、非重なり領域４１ｆが設けられている。非重なり領域４１ｆは封止樹脂体３０から露出しており、半導体装置２０Ｌと同等の効果を奏する。

　本実施形態では、半導体装置２０が、奇数個のスイッチング素子５０を備えている。そして、複数のスイッチング素子５０の配置が、仮想線ＣＬ１に対して線対称である。Ｓｉ基板に形成された第１スイッチング素子５１と、ＳｉＣ基板に形成された第２スイッチング素子５２とは、線膨張係数が互いに異なる。しかしながら、線対称配置により、放熱部材４０とスイッチング素子５０との線膨張係数差に基づいて放熱部材４０に作用する熱応力も対称的となる。これにより、半導体装置２０の局所的な変形を抑制することができる。なお、奇数個として３個の例を示したが、これに限定されない。たとえば５個のスイッチング素子５０を備える構成に適用することもできる。

　本実施形態では、第２スイッチング素子５２と第１スイッチング素子５１ａ，５１ｂそれぞれとの間隔が、互いに略等しい。これにより、第２スイッチング素子５２の生じた熱が、Ｘ方向において第１スイッチング素子５１ａ，５１ｂの両側にほぼ均等に拡がる。また、第１スイッチング素子５１ａ，５１ｂの生じた熱が、第２スイッチング素子５２側に同様に拡がる。

　したがって、第１スイッチング素子５１ａ，５１ｂの温度差を低減し、第１スイッチング素子５１ａ，５１ｂの一方にＤＣ電流が偏って流れるのを抑制することができる。ＤＣ電流とは、スイッチング時ではなく、スイッチング素子がオンされている定常時に流れる電流である。また、第１スイッチング素子５１の一方と第２スイッチング素子５２との間に熱が集中するのを抑制することができる。たとえば、第２スイッチング素子５２の温度上昇にともなうオン抵抗の増加を抑制することができる。特に、スイッチング素子５１，５２が同時にオン駆動する構成において効果的である。

　また、間隔が略等しいため、封止樹脂体３０の成形時において、第１スイッチング素子５１ａ，５１ｂの一方と第２スイッチング素子５２との間に空気が残り、封止樹脂体３０においてボイドとなるのを抑制することができる。なお、第２スイッチング素子５２と第１スイッチング素子５１ａ，５１ｂそれぞれとの間隔を互いに略等しくすると、放熱部材４０の露出有無によらず、上記した効果を奏することができる。

　本実施形態では、スイッチング素子５０だけでなく、放熱部材４０及び主端子７０も、仮想線ＣＬ１に対して線対称である。線対称配置により、第１スイッチング素子５１ａの主電流と、第１スイッチング素子５１ｂの主電流とが、仮想線ＣＬ１に対して線対称となるように流れる。たとえば半導体装置２０Ｌでは、図１３に示すように、２つの電流経路の長さがほぼ等しくなる。電流経路のひとつは、第１スイッチング素子５１ａ側の高電位端子７１→第１スイッチング素子５１ａ→低電位端子７２の電流経路である。電流経路の他のひとつは、第１スイッチング素子５１ｂ側の高電位端子７１→第１スイッチング素子５１ｂ→低電位端子７２の電流経路である。電流経路のインダクタンスが互いにほぼ等しくなるため、ＡＣ電流が、第１スイッチング素子５１ａ，５１ｂの一方に偏って流れるのを抑制することができる。よって、ＡＣ電流のアンバランスを抑制することができる。半導体装置２０Ｕについても同様である。ＡＣ電流とは、スイッチング時に流れる電流である。

　（第２実施形態）
　この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、スイッチング素子５０の駆動と配置との関係に特徴がある。

　本実施形態の半導体装置２０の構成は、先行実施形態に示した半導体装置２０Ｕ（図７参照）と同じである。スイッチング素子５０は、第１スイッチング素子５１及び第２スイッチング素子５２の少なくとも一方を複数含んでいる。たとえば２つの第１スイッチング素子５１と、ひとつの第２スイッチング素子５２を含んでいる。スイッチング素子５１，５２の配置は、Ｘ方向において交互である。

　本実施形態において、制御回路７及び駆動ＩＣ８は、第１スイッチング素子５１（ＩＧＢＴ１１１）及び第２スイッチング素子５２（ＭＯＳＦＥＴ１１２）を、少なくとも互いに異なる期間においてオン駆動するように制御する。制御回路７及び駆動ＩＣ８は、スイッチング素子５１，５２が個別にオン駆動する期間を有するように制御する。図１４Ａに示すように、第１期間において第２スイッチング素子５２がオン駆動し、図１４Ｂに示すように第２期間において第１スイッチング素子５１がオン駆動する。図１４Ａおよび図１４Ｂでは、オン駆動によりスイッチング素子５０が生じる熱を示している。

　制御回路７及び駆動ＩＣ８は、第１スイッチング素子５１を、第１電流域においてオフ駆動し、第１電流域よりも大きい第２電流域においてオン駆動するように制御する。制御回路７及び駆動ＩＣ８は、第２スイッチング素子５２を、第１電流域においてオン駆動し、第２電流域においてオフ駆動するように制御する。第１電流域は所定の第１閾値未満の領域であり、第２電流域は第１閾値以上の領域である。第１電流域は第２電流域よりも出力電流の小さい領域であり、第２電流域は第１電流域よりも出力電流の大きい領域である。第１期間は、出力電流が第１電流域内の期間であり、第２電流域内の出力電流が流れる期間が第２期間である。

　小電流域では、ＳｉＣ－ＭＯＳＦＥＴのオン抵抗がＳｉ－ＩＧＢＴよりも小さい。一方、大電流域では、Ｓｉ－ＩＧＢＴのオン抵抗がＳｉＣ－ＭＯＳＦＥＴよりも小さい。したがって、上記した制御により、広い電流範囲においてオン抵抗を低減することができる。

　制御回路７及び駆動ＩＣ８は、ＩＧＢＴ１１１及びＭＯＳＦＥＴ１１２が個別にオン駆動する期間とは別に、ともにオン駆動する期間を有するように制御する。制御回路７及び駆動ＩＣ８は、第２閾値以上の第３電流域において、ＩＧＢＴ１１１及びＭＯＳＦＥＴ１１２の両方を、オン駆動するように制御する。第２閾値は第１閾値よりも大きい電流値である。第２閾値を有する場合、第２電流域は、第１閾値以上、第２閾値未満の領域である。ＩＧＢＴ１１１及びＭＯＳＦＥＴ１１２の両方が同じ期間においてオン駆動するため、出力をさらに高めることができる。

　このように、第１電流域において第２スイッチング素子５２（ＭＯＳＦＥＴ１１２）がオン駆動し、第２電流域において第１スイッチング素子５１（ＩＧＢＴ１１１）がオン駆動する。また、第３電流域において、スイッチング素子５１，５２がオン駆動する。

　本実施形態では、スイッチング素子５０が、第１スイッチング素子５１及び第２スイッチング素子５２の少なくとも一方を複数含んでいる。これにより、並列接続されるスイッチング素子５０の数、特に同じ期間においてオン駆動するスイッチング素子５０の数を増やし、半導体装置２０の出力を向上することができる。

　また、第１スイッチング素子５１と第２スイッチング素子５２とが、Ｘ方向において交互に配置されている。第１スイッチング素子５１と第２スイッチング素子５２は、少なくとも互いに異なる期間においてオン駆動する。上記したように、第１期間において、第２スイッチング素子５２がオン駆動する。第１期間とは異なる第２期間において、第１スイッチング素子５１がオン駆動する。

　第２期間においてオン駆動する第１スイッチング素子５１の間に、第１期間においてオン駆動する第２スイッチング素子５２が配置されている。この配置により、図１４Ａおよび図１４Ｂに示すように、同じ期間においてオン駆動する第１スイッチング素子５１間の距離を確保し、第１スイッチング素子５１の相互の熱干渉を低減することができる。第１スイッチング素子、第１スイッチング素子、第２スイッチング素子の順のように、同じ期間においてオン駆動するスイッチング素子が隣り合う構成の場合に較べて、出力を向上しつつ体格の増大を抑制できる半導体装置を提供することができる。

　第１スイッチング素子５１及び第２スイッチング素子５２は、少なくとも交互配置されればよい。本実施形態のスイッチング素子５０は、２つの第１スイッチング素子５１と、ひとつの第２スイッチング素子５２を含んでいる。上記したように、小さな電流域において第２スイッチング素子（ＭＯＳＦＥＴ１１２）のオン抵抗が小さく、大きな電流域において第１スイッチング素子５１（ＩＧＢＴ１１１）のオン抵抗が小さい。

　第２スイッチング素子５２は、第１電流域においてオン駆動し、第１スイッチング素子５１は、第１電流域よりも大きな第２電流域においてオン駆動する。ひとつの第２スイッチング素子５２により小さな電流域をカバーし、２つの第１スイッチング素子５１により大きな電流域を広い範囲でカバーすることができる。したがって、広い電流範囲において、損失（導通損失）を低減することができる。また、第２電流域でオン駆動する第１スイッチング素子５１ａ，５１ｂについて、熱干渉を低減することができる。よって、出力を向上しつつ体格の増大を抑制できる効果を高めることができる。

　本実施形態では、３つの電流域でスイッチング素子５０の駆動を切り替える例を示したが、この例に限定されない。スイッチング素子５１，５２は、少なくとも異なる期間においてオン駆動すればよく、多様な組み合わせが可能である。たとえば、スイッチング素子５１，５２が同じ期間においてオン駆動しないようにしてもよい。すなわち、小電流域において第２スイッチング素子５２をオン駆動し、それよりも大きい電流域において、第１スイッチング素子５１をオン駆動するようにしてもよい。また、第２電流域を、ひとつの第１スイッチング素子５１がオン駆動する領域と、２つの第１スイッチング素子５１がオン駆動する領域とに分けてもよい。

　また、スイッチング素子５１，５２の通電時間を異ならせること、具体的にはターンオン及びターンオフの少なくとも一方をずらすことで、互いにオン駆動する期間と、個別にオン駆動する期間とを有するようにしてもよい。たとえば小電流域において、第１スイッチング素子５１の通電時間を第２スイッチング素子５２の通電時間よりも短くし、大電流域において、第２スイッチング素子５２の通電時間を第１スイッチング素子５１の通電時間よりも短くしてもよい。

　本実施形態に示した構成は、先行実施形態に記載の構成との組み合わせが可能である。たとえば、封止樹脂体３０から放熱部材４０の一部が露出される構成と組み合わせてもよいし、封止樹脂体３０により放熱部材４０の全体が覆われる構成と組み合わせてもよい。上アーム１１Ｕと下アーム１１Ｌとで異なる半導体装置２０Ｕ，２０Ｌを用いる構成と組み合わせてもよい。上アーム１１Ｕと下アーム１１Ｌとで、共通構造の半導体装置２０を用いる構成と組み合わせてもよい。放熱部材４０、スイッチング素子５０、主端子７０の少なくともひとつの配置を、仮想線ＣＬ１に対して線対称としてもよい。

　（第３実施形態）
　この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、第２主端子の配置に特徴がある。

　図１５は、本実施形態の半導体装置２０を示している。この半導体装置２０の構成は、先行実施形態に示した半導体装置２０Ｕ（図７参照）とほぼ同じである。スイッチング素子５０は、２つの第１スイッチング素子５１と、ひとつの第２スイッチング素子５２を含んでいる。主端子７０は、１本の高電位端子７１と、２本の低電位端子７２を含んでいる。高電位端子７１が仮想線ＣＬ１上に配置された第１主端子であり、低電位端子７２が第２主端子である。高電位端子７１の幅の中心は、仮想線ＣＬ１上に位置している。

　図１５に示す仮想線ＣＬ２は、第１スイッチング素子５１ａ，５１ｂそれぞれの素子的中心を通り、Ｙ方向に延びる線である。仮想線ＣＬ１は、２つの仮想線ＣＬ２の中心位置を通っている。低電位端子７２のひとつは、第１スイッチング素子５１ａ側の仮想線ＣＬ２上に配置され、他のひとつは、第１スイッチング素子５１ｂ側の仮想線ＣＬ２上に配置されている。低電位端子７２の幅の中心は、仮想線ＣＬ２上にそれぞれ位置している。

　本実施形態の主端子は、第１主端子を１本含み、他方である第２主端子を２本含んでいる。第１主端子は、仮想線ＣＬ１上に配置されている。第２主端子は、仮想線ＣＬ２上に配置されている。図１６は、電流経路を示している。図１６では、便宜上、第１スイッチング素子５１のひとつを含むようにＸ方向の一部分を省略して図示している。図１６では、所定のタイミングにおける主電流の流れを矢印で示している。図１６には、参考例である低電位端子７２ｒ（第２主端子）を二点鎖線で示している。

　第１主端子である高電位端子７１は、仮想線ＣＬ１上に配置されている。第２主端子である低電位端子７２は、仮想線ＣＬ２上に配置されている。このため、実線矢印で示すように電流が流れる。参考例である低電位端子７２ｒは、仮想線ＣＬ２と重ならない位置であって、仮想線ＣＬ２よりも外側に配置されている。このため、二点鎖線の矢印で示すように電流が流れる。本実施形態の低電位端子７２の配置によれば、スイッチング素子５１，５２の電流経路を、参考例に較べて短くすることができる。また、高電位端子７１、スイッチング素子５１，５２のそれぞれ、及び低電位端子７２との間に形成される電流ループを、参考例に較べて小さくすることができる。よって、参考例に較べて、インダクタンスを小さくすることができる。たとえば、スイッチング損失を低減することができる。

　本実施形態では、第２主端子が仮想線ＣＬ２上に配置される例を示したが、これに限定されない。第２主端子を、仮想線ＣＬ２と重ならない位置であって、仮想線ＣＬ２よりも内側に配置してもよい。このような配置の第２主端子を、図１６では、低電位端子７２ａとして破線で示している。これによれば、破線矢印で示すように電流が流れる。上記した参考例に較べて、第２スイッチング素子５２の電流経路を短くすることができる。また、スイッチング素子５１，５２それぞれの電流ループを、参考例に較べて小さくすることができる。よって、参考例に較べて、インダクタンスを低減することができる。

　なお、低電位端子７２が仮想線ＣＬ２上に位置しても、低電位端子７２の幅の中心が仮想線ＣＬ２より外側になると、低電位端子７２の幅の中心が仮想線ＣＬ２上に位置する構成に較べて、スイッチング素子５１，５２の電流経路が長くなる。また、電流ループが大きくなる。よって、幅の中心が仮想線ＣＬ２上に位置する、若しくは、仮想線ＣＬ２より内側、すなわち仮想線ＣＬ１に近い位置となるように、低電位端子７２（第２主端子）を配置するとよい。

　本実施形態では、放熱部材４０、スイッチング素子５０、及び主端子７０のそれぞれの配置が、仮想線ＣＬ１に対して線対称である。これにより、先行実施形態同様、ＡＣ電流のアンバランスを抑制することができる。本実施形態によれば、電流アンバランスを抑制しつつ、スイッチング損失を低減することができる。

　本実施形態に示した構成は、先行実施形態に記載の構成との組み合わせが可能である。たとえば、封止樹脂体３０から放熱部材４０の一部が露出される構成と組み合わせてもよいし、封止樹脂体３０により放熱部材４０の全体が覆われる構成と組み合わせてもよい。上アーム１１Ｕと下アーム１１Ｌとで異なる半導体装置２０Ｕ，２０Ｌを用いる構成と組み合わせてもよい。たとえば図４に示した半導体装置２０Ｌの場合、低電位端子７２が第１主端子に相当し、高電位端子７１が第２主端子に相当する。上アーム１１Ｕと下アーム１１Ｌとで、共通構造の半導体装置２０を用いる構成と組み合わせてもよい。

　スイッチング素子５１，５２の駆動については特に限定されない。スイッチング素子５１，５２が、少なくとも互いに異なる期間においてオン駆動する構成との組み合わせが可能である。この場合、第１スイッチング素子５１の相互の熱干渉を低減することができる。

　（第４実施形態）
　この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、スイッチング素子５１，５２の寸法関係に特徴がある。

　図１７は、本実施形態の半導体装置２０を示している。スイッチング素子５０は、第１スイッチング素子５１及び第２スイッチング素子５２の少なくとも一方を複数含んでいる。半導体装置２０の構成は、先行実施形態に示した半導体装置２０Ｕ（図７参照）とほぼ同じである。半導体装置２０は、２つの第１スイッチング素子５１と、ひとつの第２スイッチング素子５２を含んでいる。スイッチング素子５１，５２の配置は、Ｘ方向において交互である。

　第２スイッチング素子５２の基板面積は、第１スイッチング素子５１よりも小さい。第１スイッチング素子５１において、Ｘ方向の長さはＬＸ１、Ｙ方向の長さはＬＹ１である。Ｘ方向の長さに対するＹ方向の長さの比Ｒ１は、ＬＹ１／ＬＸ１である。第２スイッチング素子５２において、Ｘ方向の長さはＬＸ２、Ｙ方向の長さはＬＹ２である。Ｘ方向の長さに対するＹ方向の長さの比Ｒ２は、ＬＹ２／ＬＸ２である。第２スイッチング素子５２は、Ｙ方向を長手方向とする平面略矩形状をなしている。

　そして、長さＬＸ２は、長さＬＸ１よりも短い（ＬＸ２＜ＬＸ１）。比Ｒ２は、比Ｒ１よりも大きい（Ｒ２＞Ｒ１）。さらに、長さＬＹ２は、長さＬＹ１と略等しい。Ｙ方向における両端の位置は、第１スイッチング素子５１と第２スイッチング素子５２とで、略一致している。

　次に、図１８Ａ～図２０Ｂに基づき、上記した寸法関係による効果について説明する。図１８Ａ～図２０Ｂの各図では、本実施形態と参考例とを対比して示している。参考例では、本実施形態の要素と同一又は関連する要素について、本実施形態の符号の末尾にｒを付け加えて示している。本実施形態と参考例において、第１スイッチング素子の寸法が、互いに等しくされている。また、第１スイッチング素子と第２スイッチング素子との間隔が、互いに等しくされている。図１８Ａ～図２０Ｂでは、半導体装置を簡略化して図示している。

　図１８Ａは本実施形態を示し、図１８Ｂおよび図１８Ｃはそれぞれ第１参考例および第２参考例を示す図である。図１８Ｂに示す第１参考例では、Ｘ方向において、第２スイッチング素子５２ｒの長さが、第１スイッチング素子５１ｒよりも短い。Ｘ方向において、第２スイッチング素子５２ｒの長さが、第２スイッチング素子５２と等しい。Ｙ方向において、第２スイッチング素子５２ｒの長さは、第２スイッチング素子５２よりも短い。第１参考例では、長さの比の関係がＲ２≦Ｒ１となっている。

　本実施形態では、長さの比の関係が、Ｒ２＞Ｒ１となっている。このため、第２スイッチング素子５２の基板面積が、第２スイッチング素子５２ｒよりも大きい。これにより、素子のアクティブ領域も、第１参考例に較べて大きい。したがって、本実施形態によれば、Ｘ方向の体格を第１参考例と同等としつつ、第１参考例よりも出力を向上することができる。

　図１８Ｃに示す第２参考例では、第２スイッチング素子５２ｒの基板面積が、第２スイッチング素子５２と等しい。Ｘ方向において、第２スイッチング素子５２ｒの長さが、第２スイッチング素子５２よりも長い。第２参考例では、長さの比の関係が、Ｒ２≦Ｒ１とされている。第２参考例では、並び方向であるＸ方向を長手方向とすることで、第２スイッチング素子５２ｒの基板面積を大きくしている。

　本実施形態では、長さの比の関係がＲ２＞Ｒ１とされており、Ｘ方向において、第２スイッチング素子５２の長さが、第２スイッチング素子５２ｒよりも短い。第２スイッチング素子５２が短いため、Ｘ方向の体格が第２参考例よりも小さくなる。したがって、本実施形態によれば、出力を第２参考例と同等としつつ、第１参考例よりもＸ方向の体格を小型化することができる。

　以上より、本実施形態の半導体装置２０によれば、出力を向上しつつ体格の増大を抑制することができる。特に本実施形態では、第２スイッチング素子５２の長さＬＹ２が、第１スイッチング素子５１の長さＬＹ１と略等しい。ＬＹ２＜ＬＹ１を満たす構成に較べて、第２スイッチング素子５２の基板面積を稼いで、出力をさらに向上することができる。また、Ｙ方向における両端の位置が、第１スイッチング素子５１と第２スイッチング素子５２とで略一致している。これにより、Ｙ方向において半導体装置２０の体格増大を抑制しつつ、出力を向上することができる。

　図１９Ａは本実施形態を示す図であり、図１９Ｂは参考例を示す図である。図１９Ｂに示す第２スイッチング素子５２ｒの構成は、図１８Ｂに示した第１参考例と同じである。長さの比の関係は、Ｒ２≦Ｒ１となっている。Ｙ方向において、信号端子８０ｒ側の端部の位置が、第１スイッチング素子５１ｒと第２スイッチング素子５２ｒとで略一致している。第２スイッチング素子５２ｒは、Ｙ方向において信号端子８０ｒ寄りに配置されている。したがって、一点鎖線の矢印で示すように、第２スイッチング素子５２ｒの主電流の経路が長い。

　本実施形態では、長さの比の関係が、Ｒ２＞Ｒ１となっている。第２スイッチング素子５２の配置が、参考例に較べて主端子７０に近い。これにより、第２スイッチング素子５２の電流経路を短くすることができる。よって、スイッチング損失を低減することができる。

　図示を省略するが、参考例として、Ｙ方向における主端子７０ｒ側の端部の位置を、第１スイッチング素子５１ｒと第２スイッチング素子５２ｒとで略一致させる構成、すなわち、第２スイッチング素子５２ｒを主端子７０ｒ寄りに配置する構成も考えられる。この場合、第２スイッチング素子５２ｒと第２信号端子８２ｒとの距離が長くなる。この参考例に較べて、本実施形態の第２スイッチング素子５２は、第２信号端子８２に近い位置とされている。よって、第２スイッチング素子５２（ＭＯＳＦＥＴ１１２）の高速スイッチングに有利である。

　図２０Ａは、図１７のＸＸＡ－ＸＸＡ線に沿う断面を、簡略化した図である。図２０Ａは本実施形態を示す図であり、図２０Ｂは参考例を示す図である。図２０Ｂに示す参考例において、第２スイッチング素子５２ｒは、図１８Ｂに示した第１参考例と同様の配置となっている。長さの比の関係は、Ｒ２≦Ｒ１となっている。このため、第２スイッチング素子５２ｒの基板面積は小さい。また、ターミナル６０ｒの断面積も小さい。

　本実施形態では、長さの比の関係が、Ｒ２＞Ｒ１となっている。これにより、第２スイッチング素子５２の基板面積が、参考例よりも大きい。また、ターミナル６０の断面積が、参考例よりも大きい。したがって、一点鎖線の矢印で示すように、参考例に較べて電流密度を低減することができる。たとえばエレクトロマイグレーション効果は、流れる電流が大きいほど高くなる。本実施形態によれば、電流密度の低減により、特に接合材９０の寿命を向上することができる。

　また、図２０Ｂに示すように、参考例の第２スイッチング素子５２ｒは基板面積が小さいため、放熱部材４１ｒ，４２ｒの対向領域において、第２スイッチング素子５２ｒ及びターミナル６０ｒの占める割合が小さい。すなわち、対向領域に、多くの封止樹脂体３０ｒが入り込む。封止樹脂体３０ｒは、放熱部材４１ｒ，４２ｒによって挟まれた介在部３０ｅｒを有している。介在部３０ｅｒの一部は、Ｙ方向において第２スイッチング素子５２ｒに隣接している。これに対し、本実施形態では、第２スイッチング素子５２の基板面積が参考例よりも大きいため、参考例に較べて介在部３０ｅを小さくすることができる。参考例に示す介在部３０ｅｒの一部が、第２スイッチング素子５２及びターミナル６０に置き換わっている。したがって、放熱性を向上することができる。

　なお、長さの比がＲ２＞Ｒ１の関係を満たす範囲で、長さＬＹ２を長さＬＹ１より短くしてもよい。Ｒ２＞Ｒ１の関係を満たすため、Ｒ２≦Ｒ１とされる構成に較べて、出力を向上することができる。長さＬＹ２を長さＬＹ１より長くすると、さらに出力を向上できるが、Ｙ方向の体格が増大する。また、Ｙ方向においてスイッチング素子５１，５２の両端の位置をずらした場合にも、Ｙ方向の体格が増大する。よって、図１７に示したように、長さＬＹ２が長さＬＹ１と略等しく、且つ、Ｙ方向における両端の位置が、第１スイッチング素子５１と第２スイッチング素子５２とで略一致する構成が好ましい。

　第１スイッチング素子５１及び第２スイッチング素子５２の個数は特に限定されない。交互配置可能な個数であればよい。

　本実施形態に示した構成は、先行実施形態に記載の構成との組み合わせが可能である。たとえば、封止樹脂体３０から放熱部材４０の一部が露出される構成と組み合わせてもよいし、封止樹脂体３０により放熱部材４０の全体が覆われる構成と組み合わせてもよい。上アーム１１Ｕと下アーム１１Ｌとで異なる半導体装置２０Ｕ，２０Ｌを用いる構成と組み合わせてもよい。上アーム１１Ｕと下アーム１１Ｌとで、共通構造の半導体装置２０を用いる構成と組み合わせてもよい。スイッチング素子５１，５２の駆動については特に限定されない。

　（第５実施形態）
　この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、スイッチング素子５１，５２の位置関係に特徴がある。

　２つの第１スイッチング素子５１の間に、ひとつの第２スイッチング素子５２が配置される構成において、第２スイッチング素子５２と第１スイッチング素子５１ａ，５１ｂそれぞれとの間隔を、互いに異ならせてもよい。

　図２１は、本実施形態の半導体装置２０を示している。この半導体装置２０の構成は、先行実施形態に示した半導体装置２０（図１５参照）とほぼ同じである。先行実施形態に示したように、冷却構造において、第１スイッチング素子５１ａが冷媒の上流側、第１スイッチング素子５１ｂが下流側となっている。第１スイッチング素子５１ａ，５１ｂは、同じ期間においてオン駆動する。本実施形態では、第２スイッチング素子５２の配置が、第１スイッチング素子５１ｂよりも第１スイッチング素子５１ａに対して近い。

　図２１に示す配置によれば、より冷やされる第１スイッチング素子５１ａに対して、第２スイッチング素子５２の熱が伝わりやすい。これにより、第１スイッチング素子５１ａ，５１ｂの温度差を低減することができる。したがって、第１スイッチング素子５１ａ，５１ｂのオン抵抗の差が小さくなり、ＤＣ電流のアンバランスを抑制することができる。

　また、第１スイッチング素子５１ａと第１スイッチング素子５１ｂとで、第２スイッチング素子５２とともにオン駆動する期間が異なる場合、間隔が異なる構成を適用してもよい。たとえば第１スイッチング素子５１ａのほうが、第１スイッチング素子５１ｂよりも第２スイッチング素子５２とともにオン駆動する頻度が高いものとする。一例として、Ａ電流域においてスイッチング素子５１ａ，５２をオン駆動し、Ａ領域よりも大きいＢ電流域においてスイッチング素子５１ａ，５１ｂ，５２をオン駆動する。他の例として、Ａ電流域においてスイッチング素子５１ａ，５２をオン駆動し、Ａ領域よりも大きいＢ電流域においてスイッチング素子５１ａ，５１ｂをオン駆動する。

　第２スイッチング素子５２を、第１スイッチング素子５１ａの近くに配置することで、同じ期間においてオン駆動する頻度が高い第１スイッチング素子５１ａと第２スイッチング素子５２の電流経路が、互いに近づく。したがって、電流経路のインダクタンスを低減することができる。なお、第１スイッチング素子５１ｂのほうが第２スイッチング素子５２とともにオン駆動する頻度が高い場合、第２スイッチング素子５２を、第１スイッチング素子５１ｂの近くに配置すればよい。

　＜変形例＞
　２つの第１スイッチング素子５１の間に配置される第２スイッチング素子５２について、Ｙ方向の位置を種々変更することができる。

　たとえば、第１スイッチング素子５１と第２スイッチング素子５２とで、アクティブ領域の中心がＹ方向にずれた位置となるように、第２スイッチング素子５２を配置してもよい。図２２に示す変形例では、先行実施形態同様、アクティブ領域のほぼ中心に、温度センサ５３（感温ダイオード）が設けられている。そして、アクティブ領域の中心、すなわち温度センサ５３が、第１スイッチング素子５１と第２スイッチング素子５２とでＹ方向にずれている。第２スイッチング素子５２は、Ｙ方向において主端子７１寄りに配置されている。図２２に示す半導体装置２０の構成は、第２スイッチング素子５２の配置を除けば、先行実施形態（図１５参照）と同じである。図２２では、便宜上、ボンディングワイヤ９１を省略している。

　上記したように、素子において、アクティブ領域の中心付近が最高発熱点となる。第１スイッチング素子５１と第２スイッチング素子５２とでアクティブ領域の中心をずらすことで、中心間の距離が長くなる。これにより、同じ期間にオン駆動するスイッチング素子５１，５２において、相互の熱干渉を抑制することができる。また、第２スイッチング素子５２が主端子７０に近いため、主回路のインダクタンスを低減することができる。

　なお、先行実施形態（たとえば図４及び図７参照）に示した構成においても、第１スイッチング素子５１と第２スイッチング素子５２とで、アクティブ領域の中心がＹ方向にずれている。よって、図２２に示す構成と同等の効果を奏することができる。先行実施形態において、スイッチング素子５１，５２は、信号端子８０側の端部の位置がＹ方向において略一致している。たとえばゲート配線を短くできるため、第２スイッチング素子５２（ＭＯＳＦＥＴ１１２）の高速スイッチングに有利である。

　図２３に示す変形例では、第２スイッチング素子５２が、Ｘ方向において２つのスイッチング素子５１ａ，５１ｂの間に配置されるとともに、Ｙ方向において２つのスイッチング素子５１ａ，５１ｂの間に配置されている。スイッチング素子５０の温度センサ５３は、Ｙ方向において互いにずれている。図２３では、第１スイッチング素子５１ａの温度センサ５３が主端子７０にもっとも近く、第１スイッチング素子５１ｂの温度センサ５３が主端子７０に対して最も遠い配置となっている。すなわち、３つのスイッチング素子５０において、最高発熱点の位置が、冷媒の流れ方向と直交するＹ方向において互いにずれている。よって、同じ期間にオン駆動するスイッチング素子５１，５２のそれぞれを効果的に冷やすことができる。

　なお、図２３に示す例では、隣り合うスイッチング素子５０において、上流側の非アクティブ領域が、下流側のアクティブ領域と、Ｘ方向において対向している。たとえば第１スイッチング素子５１ａにおけるパッド５１ｐの形成領域が、第２スイッチング素子５２のアクティブ領域と対向している。また、第２スイッチング素子５２におけるパッド５２ｐの形成領域が、第１スイッチング素子５１ｂのアクティブ領域と対向している。これにより、隣り合うスイッチング素子５０において、熱干渉を抑制しつつ、Ｙ方向の体格増大を抑制することができる。図２３に示す半導体装置２０の構成は、スイッチング素子５０の配置を除けば、図２２と同じである。

　図２４に示す変形例のスイッチング素子５１，５２は、同じ期間においてオン駆動しない。スイッチング素子５１，５２のアクティブ領域の中心は、Ｙ方向においてほぼ同じである。スイッチング素子５１，５２が同時にオン駆動しないため、相互の熱の影響がほとんどない。このため、放熱部材４０の中心位置に第２スイッチング素子５２を配置することができる。この配置により、放熱性が向上し、第２スイッチング素子５２の温度上昇を抑制することができる。したがって、第２スイッチング素子５２（ＭＯＳＦＥＴ１１２）のオン抵抗の増加を抑制することができる。図２４に示す半導体装置２０の構成は、スイッチング素子５０の配置を除けば、図２２と同じである。

　なお、先行実施形態（図１７参照）に示した構成においても、スイッチング素子５１，５２のアクティブ領域の中心が、Ｙ方向においてほぼ同じ位置である。よって、スイッチング素子５１，５２が同じ期間においてオン駆動しない構成において、図２４に示す構成と同等の効果を奏することができる。

　なお、本実施形態に示した構成は、先行実施形態に記載の構成との組み合わせが可能である。たとえば、封止樹脂体３０から放熱部材４０の一部が露出される構成と組み合わせてもよいし、封止樹脂体３０により放熱部材４０の全体が覆われる構成と組み合わせてもよい。上アーム１１Ｕと下アーム１１Ｌとで異なる半導体装置２０Ｕ，２０Ｌを用いる構成と組み合わせてもよい。上アーム１１Ｕと下アーム１１Ｌとで、共通構造の半導体装置２０を用いる構成と組み合わせてもよい。

　（第６実施形態）
　この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。この実施形態では、信号端子８０の配置に特徴がある。

　図２５は、本実施形態の半導体装置２０を示している。スイッチング素子５０は、第１スイッチング素子５１及び第２スイッチング素子５２の少なくとも一方を複数含んでいる。半導体装置２０の構成は、先行実施形態に示した半導体装置２０Ｕ（図７参照）とほぼ同じである。スイッチング素子５０は、２つの第１スイッチング素子５１と、ひとつの第２スイッチング素子５２を含んでいる。スイッチング素子５１，５２の配置は、Ｘ方向において交互である。図２５では、便宜上、封止樹脂体３０内の要素のうち、スイッチング素子５０及び信号端子８０を実線で図示している。また、放熱部材４０のうち、第１放熱部材４１を破線で示している。

　スイッチング素子５１，５２は、上記したように対応するパッド５１ｐ，５２ｐを有している。冷媒の流れ方向は、スイッチング素子５０の並び方向であるＸ方向にほぼ一致している。パッド５１ｐは、上流側から、基準電位パッド５１ｐｓｐ、電流センスパッド５１ｐｓｃ、ゲートパッド５１ｐｇ、温度センスパッド５１ｐａ，５１ｐｃの順に設けられている。パッド５２ｐは、上流側から、基準電位パッド５２ｐｓｐ、電流センスパッド５２ｐｓｃ、ゲートパッド５２ｐｇ、温度センスパッド５２ｐａ，５２ｐｃの順に設けられている。パッド５１ｐ，５２ｐの並び順は、互いに同じである。

　基準電位パッド５１ｐｓｐ，５２ｐｓｐは、ゲート駆動信号に対する基準電位を検出するためのパッドである。基準電位パッド５１ｐｓｐは、エミッタ電位を検出するためのパッドであり、ケルビンエミッタパッドとも称される。基準電位パッド５２ｐｓｐは、ソース電位を検出するためのパッドであり、ケルビンソースパッドとも称される。

　電流センスパッド５１ｐｓｃ，５２ｐｓｃは、スイッチング素子５１，５２に形成されたセンス素子に流れる電流を検出するためのパッドである。第１スイッチング素子５１において、センス素子の構成は、アクティブ領域に形成されたＩＧＢＴ１１１と同じである。センス素子は、アクティブ領域よりも面積の小さいセンス領域（たとえば１／１０００程度）に形成され、ＩＧＢＴ１１１に比例した電流が流れる。第２スイッチング素子５２において、センス素子の構成は、アクティブ領域に形成されたＭＯＳＦＥＴ１１２と同じである。センス素子は、アクティブ領域よりも面積の小さいセンス領域に形成され、ＭＯＳＦＥＴ１１２に比例した電流が流れる。電流センスパッド５１ｐｓｃ，５２ｐｓｃは、主電流に相関する電流を検出するためのパッドである。

　ゲートパッド５１ｐｇ，５２ｐｇは、ゲート駆動信号が入力されるパッドである。温度センスパッド５１ｐａ，５１ｐｃは、第１スイッチング素子５１の基板温度を検出するためのパッドである。温度センスパッド５１ｐａ，５１ｐｃは、第１スイッチング素子５１に形成された温度センサ５３と電気的に接続されている。温度センスパッド５２ｐａ，５２ｐｃは、第２スイッチング素子５２の基板温度を検出するためのパッドである。温度センスパッド５２ｐａ，５２ｐｃは、第２スイッチング素子５２に形成された温度センサ５３と電気的に接続されている。温度センスパッド５１ｐａ，５２ｐａは、温度センサ５３である感温ダイオードのアノード電位を検出するためのパッドである。温度センスパッド５１ｐｃ，５２ｐｃは、カソード電位を検出するためのパッドである。

　複数のスイッチング素子５０のうち、最下流に位置する第１スイッチング素子５１ｂのパッド５１ｐと、第２スイッチング素子５２のパッド５２ｐは、信号端子８０にそれぞれ接続されている。一方、最上流に位置する第１スイッチング素子５１ａのパッド５１ｐのうち、基準電位パッド５１ｐｓｐ、電流センスパッド５１ｐｓｃ、及びゲートパッド５１ｐｇは、対応する信号端子８０に接続されている。温度センスパッド５１ｐａ，５１ｐｃは、対応する信号端子８０が設けられていない。このように、信号端子８０が間引かれている。半導体装置２０は、１５個のパッド５１ｐ，５２ｐに対し、１３本の信号端子８０を有している。

　なお、駆動ＩＣ８は、図示しない判定回路を有している。判定回路は、たとえば、電流センスパッド５１ｐｓｃ，５２ｐｓｃ及び信号端子８０を介して取得した信号に基づき、スイッチング素子５０に過電流が生じているか否かを判定する。判定回路は、温度センスパッド５１ｐａ，５１ｐｃ，５２ｐａ，５２ｐｃ及び信号端子８０を介して取得した信号に基づき、スイッチング素子５０が過熱状態か否かを判定する。駆動ＩＣ８は、判定結果に応じた駆動信号を出力する。なお、判定回路を、制御回路７にもたせてもよい。

　本実施形態では、スイッチング素子５０が、スイッチング素子５１，５２の少なくとも一方を複数含んでいる。具体的には、２つの第１スイッチング素子５１と、ひとつの第２スイッチング素子５２を含んでいる。したがって、スイッチング素子５１，５２をひとつずつ含む構成に較べて、半導体装置２０の出力を向上することができる。

　また、交互配置により、最下流に位置する第１スイッチング素子５１ｂと基板が同じ種類の第１スイッチング素子５１を複数含んでいる。複数の第１スイッチング素子５１は、同時にオン駆動する期間を有している。複数の第１スイッチング素子５１において、流れる電流は互いにほぼ同じであり、損失は互いにほぼ同じである。一方、冷媒の温度は、スイッチング素子５０との熱交換により上昇し、上流側ほど低く、下流側ほど高くなる。よって、下流側ほど熱抵抗が大きくなり、基板温度が上昇する。最下流の第１スイッチング素子５１ｂの温度センスパッド５１ｐａ，５１ｐｃは、信号端子８０に接続されている。したがって、第１スイッチング素子５１ｂの基板温度に基づいて、上流側の第１スイッチング素子５１ａについても過熱保護が可能である。

　また、上流側の第１スイッチング素子５１ａに対して、温度センスパッド５１ｐａ，５１ｐｃに対応する信号端子８０を設けないため、半導体装置２０が備える信号端子８０の総数を減らすことができる。以上により、出力を向上しつつ信号端子８０の本数を低減することができる。なお、スイッチング素子５１，５２を同時にオン駆動する期間を有する場合、同時にオン駆動する期間を有さない場合のいずれにおいても、効果を奏することができる。

　＜変形例＞
　パッド５１ｐ，５２ｐの並び順は、上記した例に限定されない。温度センスパッド５１ｐａ，５１ｐｃの並び順を逆にしてもよい。同様に、温度センスパッド５２ｐａ，５２ｐｃの並び順を逆にしてもよい。

　図２６に示す変形例では、たとえばパッド５１ｐにおいて、温度センスパッド５１ｐａ，５１ｐｃを上流側としている。具体的には、上流側から、温度センスパッド５１ｐｃ、温度センスパッド５１ｐａの順で設けている。パッド５２ｐも同様の配置である。この構成によれば、第１スイッチング素子５１ａにおいて、温度センスパッド５１ｐａ，５１ｐｃを除く残りのパッド５１ｐと、信号端子８０とをつなぐボンディングワイヤ９１が長くなる。図２５に示した構成によれば、図２６に示す構成に較べてボンディングワイヤ９１の長さが短くなる。これにより、封止樹脂体３０の成形時に、樹脂の流動にともなうワイヤ流れ（変位）を小さくすることができる。したがって、ボンディングワイヤ９１の接続信頼性の低下を抑制することができる。

　スイッチング素子５１，５２の数は、上記した例に限定されない。たとえばスイッチング素子５０が、３つの第１スイッチング素子５１と、２つの第２スイッチング素子５２を含んでもよい。この場合、３つの第１スイッチング素子５１のうち、最下流にのみ、温度センスパッド５１ｐａ，５１ｐｃに対応する信号端子８０を設けてもよい。また、下流側の２つに温度センスパッド５１ｐａ，５１ｐｃに対応する信号端子８０を設け、最上流に温度センスパッド５１ｐａ，５１ｐｃに対応する信号端子８０を設けない構成としてもよい。

　第１スイッチング素子５１を最下流とする例を示したが、これに限定されない。第２スイッチング素子５２を最下流としてもよい。スイッチング素子５０が、ひとつ第１スイッチング素子５１と、２つの第２スイッチング素子５２を含む場合、最下流のパッド５２ｐは信号端子８０に接続される。最上流のパッド５２ｐのうち、基準電位パッド５２ｐｓｐ、電流センスパッド５２ｐｓｃ、及びゲートパッド５１ｐｇは、信号端子８０に接続される。そして、温度センスパッド５２ｐａ，５２ｐｃの信号端子８０が省かれる。

　すなわち、最下流に位置するスイッチング素子と基板種類が同じ複数のスイッチング素子において、最下流を少なくとも含む一部のスイッチング素子にのみ温度センスパッドに対応する信号端子を設ける。そして、一部よりも上流側のスイッチング素子には、温度センスパッドに対応する信号端子を設けない構成とすればよい。

　図２７に示す変形例は、図２５に対して、パッド５２ｐの並びと、信号端子８０の本数が異なっている。パッド５１ｐの並び順は、図２５と同じである。パッド５２ｐは、上流側から、温度センスパッド５２ｐｃ，５２ｐａ、ゲートパッド５２ｐｇ、電流センスパッド５２ｐｓｃ、基準電位パッド５２ｐｓｐの順に設けられている。すなわち、第１スイッチング素子５１において基準電位パッド５１ｐｓｐが最上流に設けられ、第２スイッチング素子５２において基準電位パッド５２ｐｓｐが最下流に設けられている。

　そして、第１スイッチング素子５１ｂの基準電位パッド５１ｐｓｐと、第２スイッチング素子５２の基準電位パッド５２ｐｓｐが、互いに同じ信号端子８０に接続されている。このように、隣り合う基準電位パッド５１ｐｓｐ，５２ｐｓｐについて信号端子８０を共通化することで、スイッチング素子５１，５２の駆動期間によらず、信号端子８０の本数を低減することができる。

　さらに、図２７では、電流センスパッド５２ｐｓｃに対応する信号端子８０を設けていない。第２スイッチング素子５２の基板面積は、第１スイッチング素子５１よりも小さい。上記したように、ＭＯＳＦＥＴ１１２のオン抵抗は、温度が高いほど大きくなる。このため、高温域において、第１スイッチング素子５１のオン抵抗は、第２スイッチング素子５２よりも小さい。よって、スイッチング素子５１，５２を同時にオン駆動したとしても、高温域では第１スイッチング素子５１に電流が流れやすい。したがって、電流センスパッド５２ｐｓｃの信号端子８０を省くことができる。なお、第２スイッチング素子５２が小電流域においてのみオン駆動する場合にも、電流センスパッド５２ｐｓｃの信号端子８０を省くことができる。以上により、図２７に示す構成では、信号端子８０の本数が１１本となっている。

　図２７では、基準電位パッド５１ｐｓｐ，５２ｐｓｐの信号端子８０を、下流側の第１スイッチング素子５１ｂと第２スイッチング素子５２とで共通化したが、これに限定されない。基準電位パッド５１ｐｓｐを最下流に設け、基準電位パッド５２ｐｓｐを最上流に設けた場合、スイッチング素子５１ａ，５２について、基準電位パッド５１ｐｓｐ，５２ｐｓｐの信号端子８０を共通化することができる。

　図２８に示す変形例は、図２７に対して、第１スイッチング素子５１ａの電流センスパッド５１ｐｓｃに対応する信号端子８０を省いた構成となっている。上流側の第１スイッチング素子５１ａの基板温度は、冷媒によって、下流側の第１スイッチング素子５１ｂより低くなる。ＩＧＢＴ１１１のオン抵抗は、基板温度が高いほど小さくなる。このため、高温域では、第１スイッチング素子５１ｂに電流が流れやすい。よって、上流側の電流センスパッド５１ｐｓｃに対応する信号端子８０を省くことができる。以上により、図２８に示す構成では、信号端子８０の本数が１０本となっている。

　図２９に示す変形例は、パッド５１ｐ，５２ｐの並び順が、図２７と同じである。第２スイッチング素子５２の温度センスパッド５２ｐａ，５２ｐｃ及び電流センスパッド５２ｐｓｃに対して信号端子８０が設けられていない。それ以外のパッド５１ｐ，５２ｐは、信号端子８０に接続されている。図２７同様、第１スイッチング素子５１ｂの基準電位パッド５１ｐｓｐと、第２スイッチング素子５２の基準電位パッド５２ｐｓｐが、互いに同じ信号端子８０に接続されている。これにより、信号端子８０の本数を低減することができる。

　スイッチング素子５１，５２が、互いに異なる期間でオン駆動し、同じ期間でオン駆動しないようにしてもよい。第１電流域において第２スイッチング素子５２がオン駆動し、第２電流域において第１スイッチング素子５１がオン駆動する。第３電流域の設定はない。大きい電流域において第２スイッチング素子５２がオン駆動しないため、電流センスパッド５２ｐｓｃに対応する信号端子８０を省くことができる。また、第２スイッチング素子５２は、小さい電流域においてのみオン駆動するため、温度センスパッド５２ｐａ，５２ｐｃに対応する信号端子８０を省くことができる。以上により、図２９に示すように、信号端子８０の本数を１１本にすることができる。

　また、３つのスイッチング素子５０が下記に示す電気特性の関係を満たすようにしてもよい。たとえばゲート閾値電圧Ｖｔｈは、第１スイッチング素子５１ａ＞第１スイッチング素子５１ｂの関係を満たす。室温におけるオン電圧Ｖｏｎ（ＲＴ）は、第１スイッチング素子５１ａ＞第１スイッチング素子５１ｂ＞第２スイッチング素子５２の関係を満たす。高温（たとえば１００℃）におけるオン電圧Ｖｏｎ（ＨＴ）は、第２スイッチング素子５２＞第１スイッチング素子５１ａ＞第１スイッチング素子５１ｂの関係を満たす。この場合、第１スイッチング素子５１ｂを監視しておけば、最大電流、最高温度を検出することができる。よって、電流センスパッド５２ｐｓｃに対応する信号端子８０を省くことができる。また、温度センスパッド５２ｐａ，５２ｐｃに対応する信号端子８０を省くことができる。以上により、図２９に示すように、信号端子８０の本数を１１本にすることができる。

　図３０に示す変形例は、図２９に対して、第１スイッチング素子５１ａの電流センスパッド５１ｐｓｃに対応する信号端子８０を省いた構成となっている。図２８に示す変形例同様、冷媒によって上流側の第１スイッチング素子５１ａの基板温度が低くなるため、上流側の電流センスパッド５１ｐｓｃに対応する信号端子８０を省くことができる。以上により、図３０に示す構成では、信号端子８０の本数が１０本となっている。

　なお、図２９、図３０の構成と図２５に示した構成とを組み合わせることもできる。たとえば図３１に示す変形例は、図２９に対して、第１スイッチング素子５１ａの温度センスパッド５１ｐａ，５１ｐｃの信号端子８０を省いた構成となっている。これにより、信号端子８０の本数が９本となっている。

　図３２に示す変形例は、パッド５１ｐ，５２ｐの並び順が、図２７と同じである。スイッチング素子５１ａ，５１ｂ，５２の基準電位パッド５１ｐｓｐ，５２ｐｓｐに対して、信号端子８０が設けられていない。それ以外のパッド５１ｐ，５２ｐは、信号端子８０に接続されている。基準電位パッド５１ｐｓｐ，５２ｐｓｐの電位は、低電位端子７２の電位と同じである。低電位端子７２と共通化することで、基準電位パッド５１ｐｓｐ，５２ｐｓｐに対応する信号端子８０を省くことができる。以上により、図３２に示す構成では、信号端子８０の本数が１２本となっている。

　なお、第２スイッチング素子５２（ＭＯＳＦＥＴ１１２）を高速スイッチングする場合には、図３３に示す変形例のように、図３２に対して、基準電位パッド５２ｐｓｐに対応する信号端子８０を追加してもよい。これにより、図３２に示す構成に較べてインダクタンスを低減し、第２スイッチング素子５２の高速スイッチングが可能となる。図３３に示す構成では、信号端子８０の本数が１３本となっている。

　本実施形態に示した構成は、先行実施形態との組み合わせが可能である。たとえば、封止樹脂体３０から放熱部材４０の一部が露出される構成と組み合わせてもよいし、封止樹脂体３０により放熱部材４０の全体が覆われる構成と組み合わせてもよい。上アーム１１Ｕと下アーム１１Ｌとで異なる半導体装置２０Ｕ，２０Ｌを用いる構成と組み合わせてもよい。上アーム１１Ｕと下アーム１１Ｌとで、共通構造の半導体装置２０を用いる構成と組み合わせてもよい。仮想線ＣＬ１に対して、放熱部材４０、スイッチング素子５０、及び主端子７０の少なくともひとつを線対称配置としてもよい。Ｙ方向を長手方向とする第２スイッチング素子５２を採用してもよい。

　（他の実施形態）
　この明細書及び図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された部品及び／又は要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品及び／又は要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品及び／又は要素の置き換え、又は組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。

　明細書及び図面等における開示は、請求の範囲の記載によって限定されない。明細書及び図面等における開示は、請求の範囲に記載された技術的思想を包含し、さらに請求の範囲に記載された技術的思想より多様で広範な技術的思想に及んでいる。よって、請求の範囲の記載に拘束されることなく、明細書及び図面等の開示から、多様な技術的思想を抽出することができる。

　制御回路７及び駆動ＩＣ８は、少なくともひとつのコンピュータを含む制御システムによって提供される。制御システムは、ハードウェアである少なくともひとつのプロセッサ（ハードウェアプロセッサ）を含む。ハードウェアプロセッサは、下記（ｉ）、（ｉｉ）、又は（ｉｉｉ）により提供することができる。

　（ｉ）ハードウェアプロセッサは、ハードウェア論理回路である場合がある。この場合、コンピュータは、プログラムされた多数の論理ユニット（ゲート回路）を含むデジタル回路によって提供される。デジタル回路は、プログラム及び／又はデータを格納したメモリを備える場合がある。コンピュータは、アナログ回路によって提供される場合がある。コンピュータは、デジタル回路とアナログ回路との組み合わせによって提供される場合がある。

　（ｉｉ）ハードウェアプロセッサは、少なくともひとつのメモリに格納されたプログラムを実行する少なくともひとつのプロセッサコアである場合がある。この場合、コンピュータは、少なくともひとつのメモリと、少なくともひとつのプロセッサコアとによって提供される。プロセッサコアは、たとえばＣＰＵと称される。メモリは、記憶媒体とも称される。メモリは、プロセッサによって読み取り可能な「プログラム及び／又はデータ」を非一時的に格納する非遷移的かつ実体的な記憶媒体である。

　（ｉｉｉ）ハードウェアプロセッサは、上記（ｉ）と上記（ｉｉ）との組み合わせである場合がある。（ｉ）と（ｉｉ）とは、異なるチップの上、又は共通のチップの上に配置される。

　すなわち、制御回路７及び駆動ＩＣ８が提供する手段及び／又は機能は、ハードウェアのみ、ソフトウェアのみ、又はそれらの組み合わせにより提供することができる。

　スイッチング素子５１，５２の厚みの関係は、上記した例に限定されない。たとえばスイッチング素子５１，５２の厚みを互いにほぼ等しくしてもよい。

　半導体装置２０が、ターミナル６０を備える例を示したが、これに限定されない。たとえば第２放熱部材４２の実装面４２ａに凸部を設けることで、ターミナル６０を備えない構成としてもよい。

　第１スイッチング素子５１に、ＲＣ－ＩＧＢＴが形成される例を示したが、これに限定されない。第１スイッチング素子５１にＩＧＢＴ１１１が形成され、スイッチング素子５０とは別チップにダイオード１１３が形成された構成としてもよい。

　半導体装置２０は、両面放熱構造に限定されない。ひとつの放熱部材４０を備え、放熱部材４０の一面に、スイッチング素子５１，５２の高電位側の主電極、又は、低電位側の主電極が接続された片面放熱構造の半導体装置にも適用が可能である。片面放熱構造の場合、放熱部材におけるスイッチング素子５１，５２の実装面及び／又は裏面が露出されればよい。

　半導体装置２０として、１つのアームを構成する要素単位でパッケージ化された１ｉｎ１パッケージの例を示したが、これに限定されない。スイッチング素子５１，５２が放熱部材に並列接続されてなるアームを複数備える構成にも適用できる。たとえば上アーム１１Ｕを構成する要素と下アーム１１Ｌを構成する要素を含んでパッケージ化された２ｉｎ１パッケージにも適用できる。

Claims

　冷媒により冷却される半導体装置であって、
　放熱部材（４０）と、
　Ｓｉ基板に形成された第１スイッチング素子（５１）と、ＳｉＣ基板に形成された第２スイッチング素子（５２）と、を含み、主電流が流れる主電極（５１ｃ，５１ｅ，５２ｄ，５２ｓ）及び信号用のパッド（５１ｐ，５２ｐ）をそれぞれ有し、前記主電極のひとつが前記放熱部材に電気的に接続されて互いに並列接続された複数のスイッチング素子（５０）と、
　前記パッドに電気的に接続された複数の信号端子（８０）と、
を備え、
　前記スイッチング素子は、前記パッドとして、基板温度を検出するための温度センスパッド（５１ｐａ，５１ｐｃ，５２ｐａ，５２ｐｃ）をそれぞれ有し、
　前記スイッチング素子は、前記第１スイッチング素子及び前記第２スイッチング素子の少なくとも一方を複数含み、
　前記第１スイッチング素子及び前記第２スイッチング素子は、前記冷媒の流れる所定方向において交互に配置されており、
　前記温度センスパッドに対応する前記信号端子は、最下流に位置する前記スイッチング素子と基板の種類が同じ複数の前記スイッチング素子において、最下流を少なくとも含む一部の前記スイッチング素子に設けられ、前記一部よりも上流側の前記スイッチング素子には設けられていない半導体装置。
　前記第１スイッチング素子は、ＩＧＢＴであり、
　前記第２スイッチング素子は、ＭＯＳＦＥＴであり、
　前記スイッチング素子は、２つの前記第１スイッチング素子と、ひとつの前記第２スイッチング素子を含み、
　前記所定方向において、前記第１スイッチング素子の間に前記第２スイッチング素子が配置されており、
　前記スイッチング素子は、前記パッドとして、ゲート駆動信号が入力されるゲートパッド（５１ｐｇ，５２ｐｇ）をそれぞれ有し、
　前記温度センスパッドに対応する前記信号端子は、最下流の前記第１スイッチング素子に対して設けられ、上流側の前記第１スイッチング素子には設けられていない請求項１に記載の半導体装置。
　前記スイッチング素子のそれぞれにおいて、複数の前記パッドは、前記所定方向に並んで設けられており、
　前記スイッチング素子は、前記パッドとして、前記ゲート駆動信号に対する基準電位を検出するための基準電位パッド（５１ｐｓｐ，５２ｐｓｐ）をそれぞれ有し、
　前記基準電位パッドは、前記第１スイッチング素子において一方の端部に設けられ、前記第２スイッチング素子において前記第１スイッチング素子とは反対の端部に設けられ、
　前記第１スイッチング素子のひとつと前記第２スイッチング素子とにおいて、前記所定方向において隣り合う前記基準電位パッドが、互いに同じ前記信号端子に接続されている請求項２に記載の半導体装置。
　前記スイッチング素子は、前記パッドとして、電流センスパッド（５１ｐｓｃ，５２ｐｓｃ）をそれぞれ有している請求項２又は請求項３に記載の半導体装置。
　前記電流センスパッドに対応する前記信号端子は、最下流の前記第１スイッチング素子に対して設けられ、前記第２スイッチング素子には設けられていない請求項４に記載の半導体装置。
　前記電流センスパッドに対応する前記信号端子は、最下流の前記第１スイッチング素子に対して設けられ、上流側の前記第１スイッチング素子には設けられていない請求項４又は請求項５に記載の半導体装置。
　前記第１スイッチング素子は、第１電流域でオフ駆動し、前記第１電流域よりも大きい第２電流域でオン駆動し、
　前記第２スイッチング素子は、前記第１電流域でオン駆動し、前記第２電流域でオフ駆動し、
　前記電流センスパッドに対応する前記信号端子は、最下流の前記第１スイッチング素子に対して設けられ、前記第２スイッチング素子には設けられておらず、
　前記温度センスパッドに対応する前記信号端子は、最下流の前記第１スイッチング素子に対して設けられ、前記第２スイッチング素子には設けられていない請求項４に記載の半導体装置。