WO2020183263A1 - Ａｉシステム、及びａｉシステムの動作方法 - Google Patents

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WO2020183263A1
WO2020183263A1 PCT/IB2020/051516 IB2020051516W WO2020183263A1 WO 2020183263 A1 WO2020183263 A1 WO 2020183263A1 IB 2020051516 W IB2020051516 W IB 2020051516W WO 2020183263 A1 WO2020183263 A1 WO 2020183263A1
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wiring
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木村肇
和田理人
木村将之
黒川義元
青木健
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    • G06F2111/12—Symbolic schematics

Definitions

  • One aspect of the present invention relates to an AI system and a method of operating the AI system.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and processors.
  • Electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods can be mentioned as examples.
  • An artificial neural network (hereinafter referred to as a neural network) is an information processing system modeled on a neural network. It is expected that a computer with higher performance than the conventional von Neumann computer can be realized by using a neural network, and in recent years, various studies for constructing a neural network on an electronic circuit have been advanced.
  • Patent Document 1 the charging characteristics of a secondary battery are converted into image data, and a convolutional neural network (CNN) is used to obtain normal characteristics and abnormal characteristics of the secondary battery from the image data.
  • CNN convolutional neural network
  • Patent Document 2 discloses a system for analyzing document data using a neural network or the like.
  • One aspect of the present invention is to provide an AI system that converts an image or a document showing a circuit configuration into a netlist. Alternatively, one aspect of the present invention is to provide an AI system capable of searching for a circuit configuration. Alternatively, one aspect of the present invention is to provide a novel AI system. Alternatively, one aspect of the present invention is to provide a method of operating a novel AI system.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from those described in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is an AI system having a first electronic device, the first electronic device having an input / output interface, a control unit, and a first conversion unit.
  • the input / output interface is electrically connected to the control unit, and the first conversion unit is electrically connected to the control unit. Further, the input / output interface has a function of transmitting the input data generated by the user's operation to the control unit, and the control unit has a function of transmitting the input data to the first conversion unit.
  • the first conversion unit has a circuit in which a neural network is configured, and the first conversion unit has a function of converting input data into a first netlist by the neural network.
  • the input data is a circuit diagram in which the circuit configuration is drawn, or a document file in which the circuit configuration is shown.
  • the first electronic device may have a first database and a second database.
  • the first database is electrically connected to the control unit, and the second database is electrically connected to the control unit.
  • the second netlist is stored in the first database, and the document data associated with the second netlist is stored in the second database.
  • the control unit has a function of searching the circuit configuration of the first netlist for the first database, and when the second netlist is found in the search of the circuit configuration of the first netlist, the control unit searches the document data. 2 It has a function of reading from a database and outputting to an input / output interface.
  • one aspect of the present invention has a second electronic device in the configuration of (1) above, the first electronic device has an external interface, and the second electronic device has a third database and a fourth. It may have a database.
  • the third database is electrically connected to the external interface
  • the fourth database is electrically connected to the external interface
  • the third database stores the second netlist
  • the fourth database contains The literature data associated with the second netlist is stored.
  • the control unit communicates with the second electronic device via an external interface to search the circuit configuration of the first netlist for the third database, and the circuit configuration of the first netlist.
  • the second netlist when the second netlist is found in the third database, it has a function of reading document data from the fourth database and outputting it to an input / output interface.
  • one aspect of the present invention includes a first electronic device and a second electronic device, and the first electronic device has an input / output interface, a control unit, and an external interface, and has a second.
  • the electronic device is an AI system having a second conversion unit.
  • the input / output interface is electrically connected to the control unit, and the external interface is electrically connected to the control unit and the second conversion unit of the second electronic device.
  • the input / output interface has a function of transmitting the input data generated by the user's operation to the control unit, and the control unit transmits the input data to the second electronic device via the external interface. It has a function of transmitting to a conversion unit.
  • the second conversion unit has a circuit in which a neural network is configured, the second conversion unit has a function of converting input data into a first netlist by the neural network, and the control unit has a control unit via an external interface.
  • the input data is a circuit diagram in which the circuit configuration is drawn, or a document file in which the circuit configuration is shown.
  • the second electronic device may have a third database and a fourth database.
  • the third database is electrically connected to the external interface and the fourth database is electrically connected to the external interface.
  • the second netlist is stored in the third database, and the document data associated with the second netlist is stored in the fourth database.
  • the control unit communicates with the second electronic device via an external interface to search the circuit configuration of the first netlist for the third database, and the circuit configuration of the first netlist.
  • the second netlist when the second netlist is found in the third database, it has a function of reading document data from the fourth database and outputting it to an input / output interface.
  • one aspect of the present invention is a method of operating an AI system having an input / output interface, a control unit, and a first conversion unit.
  • the first conversion unit has a circuit in which a neural network is configured, the input / output interface is electrically connected to the control unit, and the first conversion unit is electrically connected to the control unit.
  • the method of operating the AI system has first to third steps.
  • the first step has a step in which the input data created by the user is input to the control unit, and the second step is a step of converting the input data into the first netlist by the neural network of the first conversion unit.
  • the third step has a step of outputting to an input / output interface via a control unit.
  • the operation method of (6) above may include the fourth to sixth steps.
  • the AI system has a first database and a second database, the first database is electrically connected to the control unit, and the second database is electrically connected to the control unit.
  • the second netlist is stored in the first database, and the document data associated with the second netlist is stored in the second database.
  • the fourth step has a step of searching the circuit configuration of the first netlist for the first database, and the fifth step is when the second netlist is found from the first database in the fourth step.
  • the control unit has a step of reading the document data from the second database and outputting it to the input / output interface, and in the sixth step, when the second netlist is not found in the first database in the fourth step, It has a step of outputting the information that the first netlist was not found in the first database to the input / output interface.
  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip having an integrated circuit, and an electronic component in which the chip is housed in a package are examples of semiconductor devices. Further, the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have the semiconductor device.
  • connection relationship is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text, and other than the connection relationship shown in the figure or text, it is assumed that the connection relationship is disclosed in the figure or text. It is assumed that X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conductive state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (digital-to-analog conversion circuit, analog-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source , Switching circuit, amplification circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplification circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. To do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or, when they are connected by sandwiching another circuit) and when X and Y are functionally connected (that is, when they are functionally connected by sandwiching another circuit between X and Y). (Is) and the case where X and Y are directly connected (that is, the case where another element or another circuit is not sandwiched between X and Y) is included. In other words, the case of explicitly stating that it is electrically connected is the same as the case of explicitly stating that it is simply connected.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. It should be noted that these expression methods are examples and are not limited to these expression methods.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that independent components are electrically connected to each other, one component has the functions of a plurality of components.
  • one component has the functions of a plurality of components.
  • the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” is a circuit element, wiring, or the like having a resistance value. Therefore, in the present specification and the like, the “resistive element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil and the like. Therefore, the term “resistance element” can be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”, and conversely, the terms “resistance”, “load”, and “region having a resistance value” are used. , “Resistance element” can be paraphrased.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” refers to a circuit element having a capacitance value, a wiring region having a capacitance value, a parasitic capacitance, a gate capacitance of a transistor, and the like. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic element appearing between the wirings. It shall include the capacitance, the gate capacitance that appears between the gate and one of the source or drain of the transistor, and the like.
  • capacitor element means “capacitive element”, “parasitic capacitance”, and “capacity”. It can be paraphrased into terms such as “gate capacitance”.
  • the term “pair of electrodes” in “capacity” can be paraphrased as "a pair of conductors", “a pair of conductive regions", “a pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type, p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain can be paraphrased.
  • transistors when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the transistor gate or the back gate may be referred to as a first gate
  • the other of the transistor gate or the back gate may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the electric potential is relative, and the electric potential given to the wiring or the like may be changed depending on the reference electric potential.
  • current is defined as the phenomenon of electric charge transfer (electrical conduction) that accompanies the movement of a positively charged body, but the statement that "electrical conduction of a positively charged body is occurring" is It can be rephrased as “electrical conduction of a negatively charged body occurs in the opposite direction”. Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) accompanying the movement of carriers, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolytic solution, vacuum, etc.).
  • the "current direction” in the wiring or the like shall be the direction in which the positive carrier moves, and shall be described as a positive current amount.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no notice about the positive or negative of the current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. It can be paraphrased as. Further, the description such as "a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like may be a component referred to in “second” in another embodiment or in the claims. There can also be. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the terms “above” and “below” do not limit the positional relationship of the components directly above or below and in direct contact with each other.
  • the expression “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • membrane and layer can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of the “wiring” or the “terminal”, and for example, the “terminal” can be a part of the “wiring” or the “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power supply line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • terms such as “signal line” may be changed to terms such as "power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • semiconductor impurities refer to, for example, components other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity. Due to the inclusion of impurities, for example, DOS (Density of States) may be formed in the semiconductor, carrier mobility may be lowered, crystallinity may be lowered, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 elements, group 2 elements, group 13 elements, group 14 elements, group 15 elements, and components other than the main components.
  • transition metals and the like there are transition metals and the like, and in particular, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements other than oxygen and hydrogen, Group 2 elements, Group 13 elements, Group 15 elements and the like.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch has a function of selecting and switching the path through which the current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • the "non-conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical System) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, it operates by controlling conduction and non-conduction.
  • parallel means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • an AI system that converts an image or a document showing a circuit configuration into a netlist.
  • one aspect of the present invention can provide an AI system capable of searching for a circuit configuration.
  • one aspect of the invention can provide a novel AI system.
  • one aspect of the present invention can provide a method of operating a novel AI system.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from those described in the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1 is a block diagram showing a configuration example of the system.
  • FIG. 2 is a block diagram showing a configuration example of the system.
  • FIG. 3 is a flowchart showing an operation example of the system.
  • FIG. 4 is a flowchart showing an operation example of the system.
  • FIG. 5 is a diagram illustrating a procedure for creating a netlist from a circuit diagram.
  • FIG. 6 is a diagram illustrating a procedure for creating a netlist from a document file.
  • FIG. 7 is a block diagram illustrating an operation example of the system.
  • 8A and 8B are diagrams illustrating a hierarchical neural network.
  • FIG. 9 is a block diagram showing a configuration example of an arithmetic circuit.
  • FIG. 9 is a block diagram showing a configuration example of an arithmetic circuit.
  • FIG. 10 is a circuit diagram showing a configuration example of a circuit included in the arithmetic circuit.
  • FIG. 11 is a timing chart showing an operation example of the arithmetic circuit.
  • FIG. 12 is a block diagram showing a configuration example of an arithmetic circuit.
  • FIG. 13 is a circuit diagram showing a configuration example of an arithmetic circuit.
  • FIG. 14 is a circuit diagram showing a configuration example of an arithmetic circuit.
  • FIG. 15 is a circuit diagram showing a configuration example of an arithmetic circuit.
  • FIG. 16 is a circuit diagram showing an example of an equivalent circuit of the arithmetic circuit of FIG.
  • FIG. 17 is a block diagram showing a configuration example of an arithmetic circuit.
  • FIG. 18 is a timing chart showing an operation example of the arithmetic circuit.
  • FIG. 19 is a schematic cross-sectional view illustrating the configuration of the semiconductor device.
  • FIG. 20 is a schematic cross-sectional view illustrating the configuration of the semiconductor device.
  • 21A to 21C are schematic cross-sectional views for explaining the configuration of the semiconductor device.
  • 22A and 22B are schematic cross-sectional views illustrating a configuration example of the transistor.
  • FIG. 23 is a schematic cross-sectional view illustrating a configuration example of the semiconductor device.
  • 24A and 24B are schematic cross-sectional views illustrating a configuration example of the transistor.
  • FIG. 25 is a schematic cross-sectional view illustrating a configuration example of the semiconductor device.
  • FIG. 25 is a schematic cross-sectional view illustrating a configuration example of the semiconductor device.
  • FIGS. 26B and 26C are cross-sectional perspective views showing a configuration example of the capacitance.
  • 27A is a top view showing a configuration example of the capacitance
  • FIG. 27B is a cross-sectional view showing a configuration example of the capacitance
  • FIG. 27C is a sectional perspective view showing a configuration example of the capacitance.
  • 28A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 28B is a diagram for explaining the XRD spectrum of quartz glass
  • FIG. 28C is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 28D is a diagram for explaining the XRD spectrum of crystalline IGZO. It is a figure explaining the microelectron diffraction pattern of a crystalline IGZO.
  • FIG. 29A is a circuit diagram showing a configuration of a multiplication circuit included in the prototype semiconductor device
  • FIG. 29B is an optical micrograph of the prototype semiconductor device.
  • Figure 30A writes data corresponding to V W to a multiplier circuit included in the semiconductor device trial, the multiplying circuit the source of the transistor M2 in the case of applying the voltage V X to the wiring VX - drain current I DS ( It is a graph which shows V W , V X ), and
  • FIG. 30B is a graph which shows the multiplication characteristic of the multiplication circuit included in the prototype semiconductor device calculated from FIG.
  • FIG. 31 is a graph showing the temperature dependence of the multiplication characteristics of the multiplication circuit included in the prototype semiconductor device.
  • 32A and 32B are graphs showing the time change of the multiplication characteristics of the multiplication circuit included in the prototype semiconductor device.
  • FIG. 33A is a graph showing the multiplication characteristics of the multiplication circuit included in the prototype semiconductor device, and FIG. 33B is the multiplication when each potential is written to the multiplication circuit included in the prototype semiconductor device. It is a graph which showed the degree of variation of a characteristic.
  • FIG. 34 is a graph showing the degree of element variation of the read current of each of the plurality of multiplication circuits included in the prototype semiconductor device.
  • 35A, 35B, 35C, and 35D are graphs showing the degree of element variation of the read current in the configuration of a plurality of multiplication circuits obtained by Monte Carlo analysis.
  • FIG. 36 is a diagram showing an example of a model of a hierarchical artificial neural network used for calculating the inference accuracy.
  • FIG. 37 is a circuit diagram illustrating a configuration example of the semiconductor device.
  • FIG. 38A is a graph showing the result of the product of the first data and the second data
  • FIG. 38B is a graph showing the calculated values according to the number of rows in the memory cell array.
  • 39A and 39B are histograms showing the variation in the value of the product of the first data and the second data when the variation in the characteristics of the transistor is taken into consideration.
  • FIG. 40A is a graph showing the degree of coincidence output from each output layer of the neural network configured by the circuit simulator and the neural network configured by the programming language
  • FIG. 40B is the neural network configured by the circuit simulator. It is a graph which shows the correlation of the value output from each output layer of a network and a neural network constructed by a programming language.
  • FIG. 41 shows an example of the output waveform from the output layer in the neural network configured by the circuit simulator.
  • the synaptic connection strength can be changed by giving existing information to the neural network.
  • the process of giving existing information to the neural network and determining the bond strength may be called "learning”.
  • Examples of the neural network model include a Hopfield type and a hierarchical type.
  • a neural network having a multi-layer structure may be referred to as a “deep neural network” (DNN), and machine learning by a deep neural network may be referred to as “deep learning”.
  • DNN deep neural network
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like.
  • the metal oxide when a metal oxide is used in the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor, abbreviated as a metal oxide semiconductor. It can be called an OS. Further, when describing as an OS FET or an OS transistor, it can be paraphrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • each embodiment shall be appropriately combined with the configuration shown in other embodiments (or other examples) to form one aspect of the present invention. Can be done. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content may be a part of the content described in one embodiment (or an embodiment) may be another content (a part of the content) described in the embodiment (or the embodiment). ) And the content (may be a part of the content) described in one or more other embodiments (or one or more other embodiments). Alternatively, it can be replaced.
  • the content described in the embodiment means the content described by using various figures in each embodiment (or the embodiment), or the text described in the specification. This is what is stated.
  • the figure (may be a part) described in one embodiment (or an embodiment) is another part of the figure, another figure (or a part thereof) described in the embodiment (or the embodiment).
  • Many figures can be constructed.
  • FIG. 1 is a system (sometimes referred to as an electronic device) having a function of converting a “circuit drawing”, a “circuit configuration described in the claims”, etc. in AI using a neural network into a netlist. ) Is shown. In addition, the system has a function of searching in an existing database using the converted netlist.
  • a netlist has connection information of circuit elements, logic circuits, signal conversion circuits, potential level conversion circuits, voltage sources, current sources, switching circuits, amplification circuits, etc. included in the electronic circuits in electronic circuits and the like. It is data. Specifically, the netlist is data in which the connection destinations of the terminals of the circuit elements and circuits included in the electronic circuit are described, and is used in a circuit simulator, circuit design software, and the like.
  • the system SIH shown in FIG. 1 has an electronic device ED.
  • the electronic device ED has an input / output interface INTFC, a control unit CTL, a conversion unit PTN, a database DTB1, a database DTB2, and a storage unit MP.
  • the input / output interface INTFC is electrically connected to the control unit CTL.
  • the input / output interface INTFC has a function of inputting / outputting information between the user and the electronic device ED when the user uses the system SIH.
  • Examples of the input / output interface INTFC include hardware such as an organic EL (Electro Luminescence) display, a display device such as a liquid crystal display, a keyboard, and a pointing device (for example, a mouse). Further, the display device may have an input device such as a touch panel.
  • the storage unit MP is electrically connected to the control unit CTL.
  • the storage unit MP includes a volatile storage device, a non-volatile storage device, and the like.
  • Examples of the volatile storage device include DRAM (Dynamic Random Access Memory) and the like.
  • the volatile storage device has a function of temporarily storing data necessary for the process of calculation or during the startup of software, for example.
  • non-volatile storage device examples include HDD (hard disk drive), SSD (solid state drive), optical disk, magnetic tape, and the like.
  • HDD hard disk drive
  • SSD solid state drive
  • optical disk magnetic tape
  • the non-volatile storage device has a function of storing, for example, a software execution program, a drawing in which a circuit configuration is drawn, a netlist of circuit configurations, and the like.
  • the conversion unit PTN is electrically connected to the control unit CTL.
  • the conversion unit PTN has a function of converting a circuit diagram, a document file expressing a circuit in sentences (for example, the scope of claims of a patent specification, etc.) into a netlist.
  • the conversion unit PTN may be, for example, an arithmetic circuit constituting a neural network. Further, when a neural network is configured in the conversion unit PTN, it is assumed that the neural network has already been learned and the weighting coefficients of the neurons included in the neural network are fixed.
  • the database DTB1 is electrically connected to the control unit CTL.
  • the database DTB1 has a function of storing document data such as patent specifications, papers, and materials.
  • the database DTB2 is electrically connected to the control unit CTL.
  • the database DTB2 has, for example, a function of storing a netlist of circuits described in the literature data stored in the database DTB1.
  • the netlist may include a control number, a control symbol, and the like for associating the netlist with the circuit configuration of the document data.
  • database DTB1 and the database DTB2 may be combined as one database.
  • the database DTB1 and the database DTB2 store the document data and the netlist as described above, the database DTB1 and the database DTB2 may be included in the storage unit MP.
  • the database DTB1 and the database DTB2 are preferably non-volatile storage devices of the storage unit MP.
  • the electronic device ED may have an external interface INF.
  • the external interface INF has a function of communicating with the electronic device WSV outside the electronic device ED. Therefore, the external interface INF is electrically connected to the control unit CTL and the electronic device WSV.
  • the electronic device WSV can be, for example, an external server. Therefore, it is preferable that the external interface INF is connected to the electronic device WSV by an internet line or the like.
  • the electronic device WSV has, for example, a database WDTB1, a database WDTB2, and a conversion unit WPTN. Similar to the database DTB1, the database WDTB1 stores literature data. Further, in the database WDTB2, as in the database DTB2, a netlist of circuits and the like described in the literature data of the database WDTB1 are stored. Similar to the conversion unit PTN, the conversion unit WPTN has a function of converting a circuit diagram, a document file expressing a circuit in sentences, and the like into a netlist.
  • At least one of the database WDTB1, the database WDTB2, and the conversion unit WPTN may function as an external server.
  • the scale, storage capacity, computing power, and the like of the provided server may be increased.
  • the database WDTB1 may be able to store more document data than the database DTB1.
  • the database WDTB2 may be able to store more information such as a netlist than the database DTB2.
  • the conversion unit WPTN may have an arithmetic circuit having a larger scale than the conversion unit PTN.
  • FIG. 3 is a flowchart showing an operation example of the system SIH, and the operation example of the system SIH has steps STI01 to STI03. Further, in FIG. 3, the start of the operation example is described as "START”, and the end of the operation example is described as "END". In this operation example, an operation of converting a circuit diagram or a document file expressing a circuit in sentences into a netlist will be described.
  • Step STI01 has a step in which the user inputs a circuit diagram or a document file expressing the circuit in sentences to the control unit CTL of the electronic device ED using the input / output interface INTFC.
  • the means for inputting the circuit diagram by the user include means for creating a circuit diagram using circuit design software, a circuit simulator, paint software, CAD software, and the like.
  • a means for inputting the document file by the user a means for creating a document file by using a document creation software, a text editor, or the like can be mentioned.
  • the circuit diagram and the document file in the process of being created, the created circuit diagram, the document file and the like may be temporarily saved in the storage unit MP.
  • the circuit diagram or document file created in step STI01 is referred to as input data.
  • step STI01 as the input data, a circuit diagram, a document file, or the like read from the database DTB1 may be applied in addition to the created data.
  • Step STI02 has a step of converting the input data created in step STI01 into a netlist by the conversion unit PTN.
  • the user uses the input / output interface INTFC to transmit input data and a signal including an instruction to convert the input data into a netlist to the control unit CTL.
  • the control unit CTL receives the input data and the signal, and transmits the input data to the conversion unit PTN.
  • the conversion unit PTN converts the input data into a netlist by receiving the input data.
  • a method using, for example, a convolutional neural network (CNN) is preferable as a method for converting the input data into a netlist.
  • CNN convolutional neural network
  • the input data is a document file
  • a method using, for example, a recursive neural network is preferable as a method for converting the input data or the like into a netlist. A specific example of the method of converting the input data to the netlist will be described later.
  • converted netlist may be temporarily saved in the storage unit MP.
  • Step STI03 has a step of outputting the netlist converted in step STI02 to a display device or the like included in the input / output interface INTFC. Specifically, for example, the netlist converted in step STI02 is transmitted to a display device included in the input / output interface INTFC via the control unit CTL. After that, by displaying the netlist on the display device or the like, the user can confirm the contents of the netlist converted from the input data.
  • step STI03 After step STI03 is performed, this operation ends.
  • FIG. 4 is a flowchart showing an operation example of the system SIH, and the flowchart is an operation example in which steps STI04 to STI08 are further added to the operation example of FIG. In this operation example, a method of searching for a circuit using the converted netlist will be described.
  • steps STI01 to STI03 shown in the flowchart of FIG. 4 the description of steps STI01 to STI03 of the flowchart of FIG. 3 is taken into consideration.
  • Step STI04 has a step of searching the database DTB2 for a circuit using the netlist converted in step STI02. Specifically, for example, the control unit CTL transmits a signal to the database DTB2 including a command for reading the netlist associated with the document data stored in the database DTB2. Then, the database DTB2 reads the netlist by receiving the signal and transmits it to the control unit CTL, and the control unit CTL includes the netlist converted in step STI02 and the netlist included in the database DTB2. Make a comparison.
  • the netlist linked to the literature data from the database DTB2 may be read from all the netlists stored in the database DTB2, or may be conditionally stored in the database DTB2. You may narrow down to the netlist of the department.
  • step STI04 those that completely match the netlist converted in step STI02 may be extracted, or those that partially match (similar ones) may be extracted.
  • the converted netlist used for the search may be temporarily saved in the storage unit MP.
  • AI may be used for the circuit search performed in step STI04. Specifically, for example, using AI, the descriptions of the netlist converted in step STI02 and the netlist associated with the literature data stored in the database DTB2 are compared, and each other is compared. In the netlist, the similarity indicating how much the types, numbers, connection configurations, etc. of the circuit elements match may be calculated, and the search results may be output from the one with the highest similarity.
  • Step STI05 has a step of determining whether or not the netlist converted in step STI02 is found in the database DTB2 in the search of step STI04.
  • the netlist found in the database DTB2 referred to here includes a case where it completely matches the netlist searched in step STI04 and a case where it partially matches. In the determination, when the netlist searched in step STI04 is found in the database DTB2, this operation shifts to step STI06. Further, in the determination, when the netlist searched in step STI04 is not found in the database DTB2, this operation shifts to step STI07.
  • Step STI06 has a step of reading the document data corresponding to the netlist found in the database DTB2 in the search of step STI04 from the database DTB1.
  • the control unit CTL transmits a signal to the database DTB1 including a command for reading the document data corresponding to the netlist read from the database DTB2, which is caught in the search in step STI04.
  • the database DTB1 reads out the document data and transmits it to the control unit CTL.
  • the control unit CTL transmits the document data to a display device or the like included in the input / output interface INTFC. After that, by displaying the document data on the display device or the like, the user can confirm the contents of the document data.
  • converted netlist used for the search and the document data read from the database DTB1 may be temporarily stored in the storage unit MP.
  • step ST106 After step ST106 is performed, this operation ends.
  • Step STI07 has a step of outputting the result that the netlist converted in step STI02 was not found in the database DTB2 in the search of step STI04.
  • the control unit CTL transmits information to the input / output interface INTFC that the netlist converted in step STI02 was not found in the database DTB2.
  • the user can confirm the search result that the netlist converted in step STI02 was not found in the database DTB2.
  • Step STI08 has a step of storing the input data in the database DTB1 and storing the netlist converted in step STI02 in the database DTB2.
  • the user uses the input / output interface INTFC to transmit a signal including an instruction for storing the input data and the netlist converted in step STI02 to the control unit CTL.
  • the control unit CTL Upon receiving the signal, the control unit CTL transmits the input data and the signal including the instruction to write the input data to the database DTB1 to the database DTB1, and the netlist converted in step STI02 and the netlist. Is transmitted to the database DTB2 with a signal including an instruction to write to the database DTB2.
  • the input data transmitted to the database DTB1 and the converted netlist transmitted to the database DTB2 are transmitted from the storage unit MP in which they are temporarily stored via the control unit CTL. May be good.
  • step STI08 After step STI08 is performed, this operation ends.
  • the operation method of one aspect of the present invention is not limited to the above-mentioned steps STI01 to STI08.
  • the processes shown in the flowchart are classified according to functions and shown as steps independent of each other.
  • one step may involve a plurality of steps, or one step may be involved over a plurality of steps. Therefore, the processing shown in the flowchart is not limited to each step described in the specification, and can be appropriately replaced depending on the situation.
  • the order of steps can be changed, steps can be added, deleted, and the like, depending on the situation, in some cases, or as necessary.
  • step STI08 may be deleted from this operation example and may not be performed if the user does not want it.
  • the operation method of one aspect of the present invention is not limited to the operation example described in the present embodiment.
  • an operation example of converting input data to a netlist using the conversion unit PTN of the electronic device ED has been described, but the conversion unit PTN of the electronic device WSV may be used instead.
  • an operation example of searching the circuit of the netlist using the database DTB1 and the database DTB2 of the electronic device ED has been described, but the database DTB1 and the database DTB2 are instead used as the database WDTB1 and the database of the electronic device WSV.
  • WDTB2 may be used.
  • a service for converting input data to a netlist using an electronic device ED and an external electronic device WSV, and / or a circuit search service using the netlist, etc. are charged.
  • the business model may be provided.
  • step STI02 of the above operation example when the input data is used as a circuit diagram, a method for converting the circuit diagram into a netlist will be described.
  • FIG. 5 is a schematic diagram showing the flow of converting a circuit diagram to a netlist.
  • Step PH1 in FIG. 5 shows an example of an image as input data to be input to the conversion unit PTN in step STI02.
  • a circuit diagram is drawn on the image PIC, and the circuit diagram shows circuit symbols, wiring, and their connection configurations. Further, in some cases, as shown in the image PIC of FIG. 5, the image PIC may include a name of a circuit symbol, a character indicating a name of wiring, a code, and the like. Further, the circuit diagram shown in the image PIC of FIG. 5 may not include the names of circuit symbols, characters indicating wiring names, symbols, and the like.
  • the step PH2 in FIG. 5 shows an example in which the image PIC of the step PH1 is input to the conversion unit PTN and the object region is recognized by the image PIC.
  • the image PIC on the left side of the stage PH2 in FIG. 5 the circuit symbol and the electrical connection part (corresponding to the black circle in the circuit diagram shown in the image PIC) are recognized and each is surrounded by a dotted line. Is shown. Further, depending on the situation, the recognition of the object area may be performed including wiring.
  • Examples of the method for recognizing the object region shown above include Objectness, CPMC (Constralined Parametric Min-Cuts), and Object Proposals.
  • the conversion unit PTN can be made to recognize what kind of circuit element the circuit symbol surrounded by the dotted line is. For example, by performing image recognition in the image PIC on the left side of the step PH2 in FIG. 5, the conversion unit PTN recognizes, for example, the circuit symbol surrounded by the thick broken line as a capacitive element, and for example, the thick one-dot chain line.
  • the circuit symbol surrounded by can be recognized as a transistor.
  • the conversion unit PTN can give the circuit symbol a name (for example, a character, an abbreviation, a code, a word, etc.) to be described in the netlist. it can.
  • the conversion unit PTN can recognize the electrical connection portion (black circle, etc.) surrounded by the dotted line. As a result, the conversion unit PTN can give a name (for example, a character, an abbreviation, a code, a word, etc.) to be described in the netlist to the electrical connection portion (black circle, etc.).
  • a name for example, a character, an abbreviation, a code, a word, etc.
  • a method of extracting the circuit symbols included in the image PIC based on the learned circuit symbols can be mentioned.
  • a convolutional neural network (CNN) or the like can be used as a method of performing image recognition.
  • CNN convolutional neural network
  • an image of a circuit symbol, an image of an electrical connection portion (black circle, etc.), and a part of those images may be used in advance as a filter of the convolutional layer of the convolutional neural network.
  • the similarity between the circuit symbol, the electrical connection part (black circle, etc.) included in the image PIC and the filter can be calculated by the calculation by the convolutional neural network, and from the similarity.
  • the circuit symbol included in the image PIC, the electrical connection part (black circle, etc.) and the like can be identified.
  • the conversion unit PTN recognizes the connection between the electrical connection portion (black circle or the like) and the circuit symbol
  • the first image recognition it is determined in which direction the wiring connected to the electrical connection portion (black circle, etc.) is extended, and in the second recognition of the object area, the extension is made. The area is expanded in the direction of, and the wiring and the electrical connection part (black circle, etc.) are collectively recognized as an object area.
  • the conversion unit PTN can recognize the wiring connected to the electrical connection portion (black circle, etc.) according to the number of repetitions of the recognition of the object area and the image recognition, and finally.
  • the conversion unit PTN can recognize the electrical connection between the circuit symbol and the electrical connection portion (black circle, etc.).
  • the image PIC on the left side of the stage PH2 in FIG. 5 shows, as an example, a region surrounded by a thick two-dot chain line as a wiring region obtained by repeatedly recognizing an object region and image recognition. ..
  • the recognition may be performed together with the circuit symbol and the electrical connection part at the stage of recognizing the object area.
  • the names, characters, codes, etc. acquired by recognizing the object area can be associated with the circuit symbol and the electrical connection portion that also recognize the object area.
  • circuit symbols, names associated with electrical connection parts, characters, codes, etc. can be treated as symbols, characters, etc. described in the netlist.
  • stage PH3 of FIG. 5 an example is shown in which the connection configuration of the circuit symbol recognized by the conversion unit PTN and the electrical connection portion (black circle, etc.) is described in the netlist in the stage PH2 of FIG.
  • the circuit symbol recognized by the image PIC is described as the name CSW of the circuit element (for example, letters, abbreviations, symbols, words, etc.).
  • Tr [1] and Tr [2] indicate transistors in the circuit diagram drawn in the image PIC
  • C [1] indicates the capacitive elements in the circuit diagram drawn in the image PIC
  • EL [1]. 1] shows the light emitting element of the circuit diagram drawn in the image PIC.
  • the name CNP for example, a character, etc.
  • the electrical connection portion black circle, etc.
  • the space SPC space SPC.
  • abbreviations, symbols, words, etc. are listed.
  • a space is provided between the names CNPs.
  • the order in which the names CNP of the electrical connection portions (black circles, etc.) are described is determined by the terminals of the circuit symbols of the names CSW described in the column.
  • the netlist NTL stipulates that the electrical connection of each terminal of a transistor is described in the order of one of the source or drain, the other of the gate, source or drain. Further, for example, in the netlist NTL, it is defined that the electrical connection of each terminal of the light emitting element is described in the order of the input terminal and the output terminal.
  • the circuit diagram as input data can be converted into a netlist by recognizing the object area and recognizing the image.
  • step STI02 of the above operation example when the input data is a document file or the like, a method for converting the circuit diagram into a netlist will be described.
  • FIG. 6 is a schematic diagram showing the flow of converting a document file to a netlist.
  • Step PH4 in FIG. 6 shows an example of a document file to be input data input to the conversion unit PTN in step STI02.
  • the circuit configuration is described as a sentence as information for converting to a netlist using the conversion unit PTN.
  • the document file DOC that expresses the circuit configuration as a sentence can be, for example, a description of the circuit described in the patent specification, a scope of claims attached to the patent specification, or the like. As an example of the conversion method here, it is assumed that the document file DOC contains the sentences as shown in Table 1 below.
  • the conversion unit PTN When the above-mentioned document file DOC is input as input data, the conversion unit PTN performs text analysis on the document file DOC as an example.
  • a document file for example, a dissertation, a scope of claims described in a patent publication, etc.
  • its claim are given to the conversion unit PTN in advance as teacher data. It is preferable to train the netlist corresponding to the document file.
  • the document file can be converted into a netlist based on the learned contents.
  • a plurality of document files for example, a plurality of "claims" having the same contents but different descriptions" from one netlist. Etc.
  • a plurality of document files for example, a plurality of "claims" having the same contents but different descriptions" from one netlist. Etc.
  • a recurrent neural network (RNN) or the like can be used as a method of performing text analysis.
  • RNN recurrent neural network
  • the conversion unit PTN can recognize the circuit element, wiring, or electrical connection point from the circuit configuration shown in the document file DOC. For example, by performing text analysis on the text in the first paragraph of the document file DOC, the conversion unit PTN has the first transistor, the second transistor, and the circuit configuration shown in the document file DOC. It can be recognized that the capacitive element and the light emitting element are included. Subsequently, for example, by performing text analysis on each sentence of the second paragraph, the third paragraph, the fifth paragraph, and the seventh paragraph, the conversion unit PTN has the circuit configuration shown in the document file DOC. It can be recognized that the signal line, the scanning line, the first power supply line, and the second power supply line are electrically connected to the above.
  • the conversion unit PTN uses the name CSW (for example, letters, abbreviations, symbols, words, etc.) of the circuit element as, for example, Tr [1] for the first transistor, Tr [2] for the second transistor, and capacitance.
  • the element is named C [1]
  • the light emitting element is named EL [1]
  • the name of the electrical connection point is CNP (for example, a letter, an abbreviation, a code, a word, etc.), and the signal line, scanning line, first.
  • the conversion unit PTN can describe a more detailed netlist NTL. For example, by performing text analysis on the sentences in the 4th and 8th paragraphs of the document file DOC, the conversion unit PTN can use the source of the first transistor, the gate of the second transistor, and the capacitive element. It can be recognized that one of the pair of electrodes is connected to the same electrical connection point. Here, the conversion unit PTN names the electrical connection point N3.
  • the conversion unit PTN has the source of the second transistor, the input terminal of the light emitting element, and the pair of capacitive elements. It can be recognized that the other of the electrodes of is connected to the same electrical connection point.
  • the conversion unit PTN shall name the electrical connection point N4.
  • the conversion is performed by performing a text analysis on the document file DOC, determining the circuit elements included in the circuit configuration described in the document file DOC, and extracting their electrical connections.
  • the part PTN can describe the netlist NTL illustrated in step PH6 of FIG.
  • the database DTB1 stores the information PKEDD, the information PKPD, the information HSCD, and the information HSPD
  • the database DTB2 contains the netlist PKEDN.
  • the netlist PKPN, the netlist HSCN, and the netlist HSPN are stored (however, in FIG. 7, the input / output interface INTFC, the control unit CTL, the conversion unit PTN, and the storage unit MP are omitted. ing).
  • the information PKEDD has, for example, a circuit diagram, specifications, etc. of a known electronic device
  • the information PKPD is, for example, a technical content (patent specification, particularly patent drawing, claims, etc.) in which a person other than the user is involved.
  • the information HSCD has, for example, the scope of claims for the circuit of the patent specification (whether or not there is an application) with which the user is involved, and the information HSPD has, for example, the user.
  • the netlist PKEDN has a netlist corresponding to the circuit diagram included in the information PKEDD
  • the netlist PKPN has a netlist corresponding to the patent drawings, the scope of patent claims, etc. included in the information PKPD
  • the netlist HSCN has a netlist corresponding to the scope of patent claims included in the information HSCD
  • the netlist HSPN has a netlist corresponding to the patent drawings included in the information HSPD.
  • FIG. 7 as an expression of the association between the netlist and the information, between the netlist PKEDN and the information PKEDD, between the netlist PKPN and the information PKPD, between the netlist HSCN and the information HSCD, and the net.
  • a thick solid line is drawn between the list HSPN and the information HSPD.
  • the first search SRC1 one netlist PKEDN corresponding to the circuit diagram of a known electronic device is used as the search range, and a plurality of netlist HSCNs such as the claims of the patent application in which the user is involved are used as the search range.
  • searching the filing date of the patent corresponding to the found netlist was earlier than the date when the netlist corresponding to the netlist PKEDN was found from the plurality of netlist HSCNs and the electronic device became publicly known. If so, a conflict with the user's patent by the electronic device can be found. That is, by performing the first search SRC1, it is possible to search for a conflict of patents of a user with a known electronic device.
  • the second search SRC2 one netlist HSCN of the claims before filing a patent application involving the user, a plurality of netlist PKEDN corresponding to a circuit diagram of a known electronic device, and other than the user.
  • a netlist corresponding to the netlist HSCN is found from the plurality of netlist PKEDN and the plurality of netlist PKPN, it can be determined that the netlist HSCN is known. That is, by performing the second search SRC2, it is possible to search for the novelty of the invention in which the user is involved before filing a patent application. As a result, the patent validity of the patent application involving the user may be enhanced.
  • the third search SRC3 there is a case where one netlist PKEDN corresponding to a circuit diagram of a known electronic device is searched using a plurality of netlist HSPNs such as drawings of patent applications in which the user is involved as a search range. Think. At this time, the filing date of the patent corresponding to the found netlist was earlier than the date when the netlist corresponding to the netlist PKEDN was found from the plurality of netlist HSPNs and the electronic device became publicly known. In this case, it can be said that the electronic device may utilize the contents of the patent application in which the user was involved. That is, by performing the third search SRC3, it is possible to check the degree of similarity between the circuit diagram of the known electronic device and the circuit diagram of the content of the patent application in which the user is involved.
  • the third search SRC3 one netlist PKEDN corresponding to the circuit diagram of a known electronic device is searched, and a plurality of netlist HSPNs such as drawings of patent applications in which the user is involved are searched as a search range.
  • the third search SRC3 searches one netlist HSPN such as a drawing of a patent application involved by a user with a plurality of netlist PKEDNs corresponding to circuit diagrams of known electronic devices as a search range. You may. Also in this search, the degree of similarity between the circuit diagram of a known electronic device and the circuit diagram of the content of the patent application involved by the user can be examined.
  • first search SRC1 and the third search SRC3 may be performed at the same time.
  • AI can be used for each of the first search SRC1, the second search SRC2, and the third search SRC3. For example, by using AI, the descriptions of the netlist to be searched and the netlist included in the search range are compared, and in each netlist, the type, number, connection configuration, etc. of circuit elements, etc. It is possible to calculate the similarity indicating how much the two match, and output the search result from the one with the highest similarity.
  • each of the information PKEDD, the information PKPD, the information HSCD, and the information HSPD stored in the database DTB1 is associated with the netlist stored in the database DTB2.
  • each of the first search SRC1, the second search SRC2, and the third search SRC3 can perform a search without converting the netlist into another file (for example, a circuit diagram, a document file, etc.). Therefore, the search can be facilitated and the search speed can be increased.
  • a large amount of data (sometimes called big data) is required.
  • a program that automatically and randomly generates a netlist is created, and then image data is created from the netlist using circuit design software, a circuit simulator, or the like.
  • it is preferable to build a program so that the generation of the netlist and the creation of the image data can be performed in a series.
  • a set of the netlist and the image data of the circuit can be prepared as data for learning.
  • a program that automatically and randomly generates a netlist is created, and further, a program that creates a document file from the automatically generated netlist is created.
  • a set of a netlist and a document file can be prepared as learning data.
  • a hierarchical neural network has one input layer, one or more intermediate layers (hidden layers), and one output layer, and is composed of a total of three or more layers.
  • the hierarchical neural network 100 shown in FIG. 8A shows an example thereof, and the neural network 100 has a first layer to an R layer (R here can be an integer of 4 or more). ing.
  • R can be an integer of 4 or more
  • the first layer corresponds to the input layer
  • the R layer corresponds to the output layer
  • the other layers correspond to the intermediate layer.
  • FIG. 8A shows the (k-1) th layer and the kth layer (k here is an integer of 3 or more and R-1 or less) as the intermediate layer, and the other intermediate layers. Is not shown.
  • Each layer of the neural network 100 has one or more neurons.
  • the first layer has neurons N 1 (1) to neurons N p (1) (where p is an integer of 1 or more), and the layer (k-1) is neuron N 1. (K-1) to neuron N m (k-1) (where m is an integer of 1 or more), and the k-th layer has neurons N 1 (k) to neurons N n (k) (
  • n is an integer of 1 or more
  • the R layer has neurons N 1 (R) to neurons N q (R) (q here is an integer of 1 or more).
  • FIG. 8B is a neuron N j of the k-th layer (k), shows the signal which is input to the neuron N j (k), a signal output from the neuron N j (k), the.
  • z 1 (k-1) to z m (k- ), which are output signals of neurons N 1 (k-1) to N m (k-1) in the (k-1) layer , respectively. 1) is output toward the neuron Nj (k) .
  • the neuron N j (k) is, z 1 (k-1) to z m (k-1) to generate a z j (k) in response to, the z j (k) is an output signal (k + 1 ) Output to each neuron in the layer (not shown).
  • the degree of signal transmission of signals input from neurons in the previous layer to neurons in the next layer is determined by the strength of synaptic connections (hereinafter referred to as weighting factors) that connect these neurons.
  • weighting factors the strength of synaptic connections that connect these neurons.
  • the signal output from the neurons in the previous layer is multiplied by the corresponding weighting factor and input to the neurons in the next layer.
  • i an integer 1 or m
  • the signal input to the neuron Nj (k) in the kth layer can be expressed by the equation (D1).
  • the result of the sum of products may be biased as a bias.
  • the equation (D2) can be rewritten as the following equation.
  • the neuron N j (k) produces an output signal z j (k) in response to u j (k) .
  • the output signal z j (k) from the neuron N j (k) is defined by the following equation.
  • the function f (u j (k) ) is an activation function in a hierarchical neural network, and a step function, a linear ramp function, a sigmoid function, or the like can be used.
  • the activation function may be the same or different in all neurons.
  • the activation function of neurons may be the same or different in each layer.
  • the signal output by the neurons in each layer, the weighting coefficient w, or the bias b may be an analog value or a digital value.
  • the digital value may be, for example, a binary value or a ternary value. A value with a larger number of bits may be used.
  • an analog value for example, a linear ramp function, a sigmoid function, or the like may be used as the activation function.
  • binary digital values for example, a step function with an output of -1 or 1 or 0 or 1 may be used.
  • the signal output by the neurons in each layer may have three or more values.
  • the activation function has three or more values, for example, a step function having an output of -1, 0, or 1, or 0, 1, or.
  • a step function or the like set to 2 may be used.
  • a step function of -2, -1, 0, 1, or 2 may be used.
  • the neural network 100 When the input signal is input to the first layer (input layer), the neural network 100 is sequentially input from the front layer in each layer from the first layer (input layer) to the last layer (output layer). Based on the signal, an output signal is generated using the equation (D1), the equation (D2) (or the equation (D3)), and the equation (D4), and the output signal is output to the next layer.
  • the signal output from the last layer (output layer) corresponds to the result calculated by the neural network 100.
  • FIG. 9 shows a configuration example of the arithmetic circuit MAC1.
  • the arithmetic circuit MAC1 shown in FIG. 9 performs a product-sum operation of the first data held in the memory cell described later and the input second data, and activates the activation function using the result of the product-sum operation. It is a circuit that performs the calculation of.
  • the first data and the second data can be analog data or multi-valued data (discrete data) as an example.
  • the arithmetic circuit MAC1 has a current source circuit CS, a current mirror circuit CM, a circuit WDD, a circuit WLD, a circuit CLD, a circuit OFST, an activation function circuit ACTV, and a memory cell array CA.
  • the memory cell array CA has a memory cell AM [1], a memory cell AM [2], a memory cell AMref [1], and a memory cell AMref [2].
  • the memory cell AM [1] and the memory cell AM [2] have a role of holding the first data, and the memory cell AMref [1] and the memory cell AMref [2] are used to perform the product-sum operation. It has a function to hold the required reference data.
  • the reference data can be analog data or multi-valued data (discrete data) as well as the first data and the second data.
  • the memory cell array CA of FIG. 9 two memory cells are arranged in the row direction and two in the column direction in a matrix, whereas in the memory cell array CA, three or more memory cells are arranged in the row direction and columns. Three or more in the direction may be arranged in a matrix. Further, when multiplication is performed instead of the multiply-accumulate operation, the memory cell array CA may have one memory cell in the row direction and two or more memory cells in the column direction arranged in a matrix.
  • the memory cell AM [1], the memory cell AM [2], the memory cell AMref [1], and the memory cell AMref [2] have a transistor Tr11, a transistor Tr12, and a capacitance C1, respectively.
  • the transistor Tr11 is preferably an OS transistor.
  • the channel formation region of the transistor Tr11 is indium, element M (element M includes, for example, aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern. , One or more selected from cerium, neodymium, hafnium, tantalum, tungsten, gallium and the like.), It is more preferable that the oxide contains at least one of zinc. It is more preferable that the transistor Tr11 has the structure of the transistor described in the third embodiment.
  • the leakage current of the transistor Tr11 can be suppressed, so that a product-sum calculation circuit with high calculation accuracy may be realized. Further, by using the OS transistor as the transistor Tr11, the leakage current from the holding node to the writing word line in the non-conducting state of the transistor Tr11 can be made very small. That is, since the potential refresh operation of the holding node can be reduced, the power consumption of the product-sum calculation circuit can be reduced.
  • the transistor Tr12 can be manufactured at the same time as the transistor Tr11 by using the OS transistor, the manufacturing process of the product-sum calculation circuit may be shortened. Further, the channel forming region of the transistor Tr12 may contain silicon instead of oxide.
  • the silicon may be, for example, amorphous silicon (sometimes called hydrogenated amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like.
  • the first terminal of the transistor Tr11 is the gate of the transistor Tr12 and electricity. Is connected.
  • the first terminal of the transistor Tr12 is electrically connected to the wiring VR.
  • the first terminal of the capacitance C1 is electrically connected to the gate of the transistor Tr12.
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WD, and the gate of the transistor Tr11 is electrically connected to the wiring WL [1].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BL, and the second terminal of the capacitance C1 is electrically connected to the wiring CL [1].
  • the connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node NM [1].
  • the current flowing from the wiring BL to the second terminal of the transistor Tr12 is defined as I AM [1] .
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WD, and the gate of the transistor Tr11 is electrically connected to the wiring WL [2].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BL, and the second terminal of the capacitance C1 is electrically connected to the wiring CL [2].
  • the connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node NM [2].
  • the current flowing from the wiring BL to the second terminal of the transistor Tr12 is defined as I AM [2] .
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WDref, and the gate of the transistor Tr11 is electrically connected to the wiring WL [1].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BLref, and the second terminal of the capacitance C1 is electrically connected to the wiring CL [1].
  • the connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node NMref [1].
  • the current flowing from the wiring BLref to the second terminal of the transistor Tr12 is defined as IAMref [1] .
  • the second terminal of the transistor Tr11 is electrically connected to the wiring WDref, and the gate of the transistor Tr11 is electrically connected to the wiring WL [2].
  • the second terminal of the transistor Tr12 is electrically connected to the wiring BLref, and the second terminal of the capacitance C1 is electrically connected to the wiring CL [2].
  • the connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node NMref [2].
  • the current flowing from the wiring BLref to the second terminal of the transistor Tr12 is defined as IAMref [2] .
  • node NM [1], node NM [2], node NMref [1], and node NMref [2] function as holding nodes for their respective memory cells.
  • the wiring VR allows a current to flow between the first terminal and the second terminal of each transistor Tr12 of the memory cell AM [1], the memory cell AM [2], the memory cell AMref [1], and the memory cell AMref [2].
  • Wiring for. Therefore, the wiring VR functions as a wiring for giving a predetermined potential.
  • the potential given by the wiring VR can be a reference potential or a potential lower than the reference potential.
  • the current source circuit CS is electrically connected to the wiring BL and the wiring BLref.
  • the current source circuit CS has a function of supplying a current to the wiring BL and the wiring BLref.
  • the amount of current supplied to each of the wiring BL and the wiring BLref may be different from each other. In this configuration example, the current flowing from the current source circuit CS wiring BL and I C, the current flowing from the current source circuit CS wiring BLref and I Cref.
  • the current mirror circuit CM has a wiring IL and a wiring ILref.
  • the wiring IL is electrically connected to the wiring BL, and in FIG. 9, the connection point between the wiring IL and the wiring BL is illustrated as a node NP.
  • the wiring ILref is electrically connected to the wiring BLref, and in FIG. 9, the connection point between the wiring ILref and the wiring BLref is a node NPref.
  • the current mirror circuit CM has a function of discharging a current corresponding to the potential of the node NPref from the node NPref of the wiring BLref to the wiring ILref, and discharging the same amount of current from the node NP of the wiring BL to the wiring IL.
  • the circuit WDD is electrically connected to the wiring WD and the wiring WDref.
  • the circuit WDD has a function of transmitting data to be stored in each memory cell of the memory cell array CA.
  • the circuit WLD is electrically connected to the wiring WL [1] and the wiring WL [2].
  • the circuit WLD has a function of selecting a memory cell to write data to when writing data to a memory cell included in the memory cell array CA.
  • the circuit CLD is electrically connected to the wiring CL [1] and the wiring CL [2].
  • the circuit CLD has a function of applying a potential to the second terminal of the capacity C1 of each memory cell of the memory cell array CA.
  • the circuit OFST is electrically connected to the wiring BL and the wiring OL.
  • the circuit OFST has a function of measuring the amount of current flowing from the wiring BL to the circuit OFST and / or the amount of change in the current flowing from the wiring BL to the circuit OFST.
  • the circuit OFST has a function of outputting the measurement result to the wiring OL.
  • the circuit OFST may be configured to output the measurement result as a current to the wiring OL as it is, or may be configured to convert the measurement result into a voltage and output it to the wiring OL.
  • the current flowing from the wiring BL to the circuit OFST is indicated by I ⁇ .
  • the circuit OFST can have the configuration shown in FIG. In FIG. 10, the circuit OFST has a transistor Tr21, a transistor Tr22, a transistor Tr23, a capacitance C2, and a resistor R1.
  • the first terminal of the capacitance C2 is electrically connected to the wiring BL, and the first terminal of the resistor R1 is electrically connected to the wiring BL.
  • the second terminal of the capacitance C2 is electrically connected to the first terminal of the transistor Tr21, and the first terminal of the transistor Tr21 is electrically connected to the gate of the transistor Tr22.
  • the first terminal of the transistor Tr22 is electrically connected to the first terminal of the transistor Tr23, and the first terminal of the transistor Tr23 is electrically connected to the wiring OL.
  • the electrical connection point between the first terminal of the capacitance C2 and the first terminal of the resistor R1 is a node Na, and the second terminal of the capacitance C2, the first terminal of the transistor Tr21, the gate of the transistor Tr22, and the like. Let the electrical connection point of be node Nb.
  • the second terminal of the resistor R1 is electrically connected to the wiring VrefL.
  • the second terminal of the transistor Tr21 is electrically connected to the wiring VaL, and the gate of the transistor Tr21 is electrically connected to the wiring RST.
  • the second terminal of the transistor Tr22 is electrically connected to the wiring VDDL.
  • the second terminal of the transistor Tr23 is electrically connected to the wiring VSSL, and the gate of the transistor Tr23 is electrically connected to the wiring VbL.
  • the wiring VrefL is the wiring that gives the potential Vref
  • the wiring VaL is the wiring that gives the potential Va
  • the wiring VbL is the wiring that gives the potential Vb.
  • the wiring VDDL is the wiring that gives the potential VDD
  • the wiring VSSL is the wiring that gives the potential VSS.
  • the potential VDD is set to a high level potential
  • the potential VSS is set to a low level potential.
  • the wiring RST is a wiring that gives a potential for switching between a conductive state and a non-conducting state of the transistor Tr21.
  • the source follower circuit is configured by the transistor Tr22, the transistor Tr23, the wiring VDDL, the wiring VSSL, and the wiring VbL.
  • the resistor R1 and the wiring VrefL give the node Na a current flowing from the wiring BL and a potential corresponding to the resistance of the resistor R1.
  • the circuit OFST shown in FIG. 10 An operation example of the circuit OFST shown in FIG. 10 will be described.
  • the first current (hereinafter referred to as the first current) flows from the wiring BL
  • the resistance R1 and the wiring VrefL cause the node Na to have a potential corresponding to the first current and the resistance of the resistance R1.
  • the transistor Tr21 is brought into a conductive state, and the potential Va is given to the node Nb. After that, the transistor Tr21 is brought into a non-conducting state.
  • the second current (hereinafter referred to as the second current) flows from the wiring BL
  • the resistor R1 and the wiring VrefL make the node Na the same as when the first current flows.
  • a potential corresponding to the second current and the resistance of the resistor R1 is given.
  • the potential of the node Nb since the node Nb is in a floating state, the potential of the node Nb also changes due to the capacitive coupling due to the change in the potential of the node Na.
  • the change in the potential of the node Na is ⁇ V Na and the capacitive coupling coefficient is 1, the potential of the node Nb is Va + ⁇ V Na .
  • the potential Va + ⁇ V Na ⁇ V th is output from the wiring OL.
  • the potential ⁇ V Na can be output from the wiring OL.
  • the potential ⁇ V Na is determined according to the amount of change from the first current to the second current, the resistance value of the resistor R1, and the potential Vref. Since the resistance value of the resistor R1 and the potential Vref can be known, the amount of change in the current flowing through the wiring BL can be obtained from the potential ⁇ V Na by using the circuit OFST shown in FIG.
  • the activation function circuit ACTV is electrically connected to the wiring OL and the wiring NIL.
  • the result of the amount of change in the current measured by the circuit OFST is input to the activation function circuit ACTV via the wiring OL.
  • the activation function circuit ACTV is a circuit that performs an operation according to a predefined function system on the result.
  • a function system for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, and the like can be used, and these functions are applied as activation functions in a neural network.
  • FIG. 11 shows a timing chart of an operation example of the arithmetic circuit MAC1.
  • the timing chart of FIG. 11 shows wiring WL [1], wiring WL [2], wiring WD, wiring WDref, node NM [1], node NM [2], node NMref [1], at time T01 to time T09.
  • the current I B -I alpha from the wiring BL, the memory cell AM of the memory cell array CA [1], indicate the sum of the current flowing through the memory cell AM [2].
  • a high level potential (denoted as High in FIG. 11) is applied to the wiring WL [1], and a low level potential (Low in FIG. 11) is applied to the wiring WL [2].
  • a potential V PR ⁇ V W [1] larger than the ground potential (denoted as GND in FIG. 11) is applied to the wiring WD, and a potential V PR larger than the ground potential is applied to the wiring WDref. It has been applied.
  • a reference potential (denoted as REFP in FIG. 11) is applied to the wiring CL [1] and the wiring CL [2], respectively.
  • the potential V W [1] is a potential corresponding to one of the first data. Further, the potential V PR is a potential corresponding to the reference data.
  • V th is the threshold voltage of the transistor Tr12.
  • I AMref [1], 0 When the current flowing from the wiring BLref to the first terminal via the second terminal of the transistor Tr12 of the memory cell AMref [1] is set to I AMref [1], 0 , similarly, I AMref [1], 0 is as follows. It can be expressed by an expression.
  • the time starts from time T02. Until T03, the respective potentials of the node NM [1], the node NM [2], the node NMref [1], and the node NMref [2] are maintained.
  • the OS is applied to each transistor Tr11 of the memory cell AM [1], the memory cell AM [2], the memory cell AMref [1], and the memory cell AMref [2].
  • the transistor By applying the transistor, the leakage current flowing between the first terminal and the second terminal of the transistor Tr11 can be reduced, so that the node NM [1], the node NM [2], the node NMref [1], and the node Each potential of NMref [2] can be held for a long time.
  • a ground potential is applied to the wiring WD and the wiring WDref between the time T02 and the time T03. Since the transistors Tr11 of the memory cell AM [1], the memory cell AM [2], the memory cell AMref [1], and the memory cell AMref [2] are in the off state, the wiring WD and the wiring WDref are used. By applying the potential of, the potentials held in each of the node NM [1], the node NM [2], the node NMref [1], and the node NMref [2] are not rewritten.
  • the potential V W [2] is a potential corresponding to one of the first data.
  • I AMref [2], 0 When the current flowing from the wiring BLref to the first terminal via the second terminal of the transistor Tr12 of the memory cell AMref [2] is set to I AMref [2], 0 , similarly, I AMref [2], 0 is as follows. It can be expressed by an expression.
  • the current from the current source circuit CS is supplied to the wiring BLref.
  • a current is discharged to the wiring BLref by the current mirror circuit CM, the memory cell AMref [1], and the memory cell AMref [2].
  • the following equation holds according to Kirchhoff's law.
  • the current from the current source circuit CS is supplied to the wiring BL.
  • a current is discharged to the wiring BL by the current mirror circuit CM, the memory cell AM [1], and the memory cell AM [2].
  • a current flows from the wiring BL to the circuit OFST.
  • the current supplied from the current source circuit CS and I C the current flowing from the wiring BL to the circuit OFST I alpha, when a 0, the following expression holds with Kirchhoff's law.
  • the potential V x [1] is a potential corresponding to one of the second data.
  • the increase in the potential of the gate of the transistor Tr12 is the potential obtained by multiplying the potential change of the wiring CL [1] by the capacitive coupling coefficient determined by the configuration of the memory cell.
  • the capacitive coupling coefficient is calculated from the capacitance of the capacitance C1, the gate capacitance of the transistor Tr12, the parasitic capacitance, and the like.
  • the increase in the potential of the wiring CL [1] and the increase in the potential of the gate of the transistor Tr12 are described as the same value. This corresponds to setting each capacitance coupling coefficient in the memory cell AM [1] and the memory cell AMref [1] to 1.
  • the capacitance coupling coefficient is 1, the potential V X [1] is applied to the second terminal of each capacitance C1 of the memory cell AM [1] and the memory cell AMref [1], so that the node NM [ 1] The potentials of 1] and the node NMref [1] increase by V X [1] , respectively.
  • I AMref [1], 1 is as follows. It can be expressed by an expression.
  • the wiring BLref like the period from time T04 to time T05, the current I Cref from the current source circuit CS are supplied. At the same time, a current is discharged to the wiring BLref by the current mirror circuit CM, the memory cell AMref [1], and the memory cell AMref [2].
  • the current discharged by the current mirror circuit CM is ICM , 1 , the following equation holds according to Kirchhoff's law.
  • the wiring BL similar to the period from time T04 to time T05, the current I C from the current source circuit CS are supplied. At the same time, a current is discharged to the wiring BL by the current mirror circuit CM, the memory cell AM [1], and the memory cell AM [2]. Further, a current flows from the wiring BL to the circuit OFST. In the wiring BL, when the current flowing from the wiring BL to the circuit OFST is I ⁇ , 1 , the following equation holds according to Kirchhoff's law.
  • ⁇ I ⁇ Difference between the current I ⁇ , 0 flowing from the wiring BL to the circuit OFST between the time T04 and the time T05 and the current I ⁇ , 1 flowing from the wiring BL to the circuit OFST between the time T05 and the time T06.
  • ⁇ I ⁇ will be referred to as a differential current in the arithmetic circuit MAC1.
  • the differential current ⁇ I ⁇ can be expressed by the following equations using the equations (E1) to (E10).
  • a reference potential is applied to the wiring CL [1] between the time T06 and the time T07.
  • the reference potential is applied to the second terminal of the respective capacities C1 of the memory cell AM [1] and the memory cell AMref [1]
  • the potentials of the node NM [1] and the node NMref [1] are applied. Returns to the potential between time T04 and time T05, respectively.
  • a potential V X [1] higher than the reference potential is applied to the wiring CL [1]
  • a potential V X [2] higher than the reference potential is applied to the wiring CL [2].
  • the potential V X [1] is applied to the second terminal of the respective capacities C1 of the memory cell AM [1] and the memory cell AMref [1], and the memory cell AM [2] and the memory cell AMref [2 ] are applied.
  • the potential V X [2] is applied to the second terminal of each capacitance C1. Therefore, the potential of the gate of each transistor Tr12 of the memory cell AM [1], the memory cell AM [2], the memory cell AMref [1], and the memory cell AMref [2] rises.
  • the capacitance coupling coefficient is 1, the potential V X [2] is applied to the second terminal of each capacitance C1 of the memory cell AM [2] and the memory cell AMref [2], so that the node NM [ 2] The potentials of 2] and the node NMref [2] rise by V X [2] , respectively.
  • I AMref [2], 1 is as follows. It can be expressed by an expression.
  • the wiring BLref like the period from time T04 to time T05, the current I Cref from the current source circuit CS are supplied. At the same time, a current is discharged to the wiring BLref by the current mirror circuit CM, the memory cell AMref [1], and the memory cell AMref [2].
  • the current discharged by the current mirror circuit CM is ICM , 2 , the following equation holds according to Kirchhoff's law.
  • the wiring BL similar to the period from time T04 to time T05, the current I C from the current source circuit CS are supplied. At the same time, a current is discharged to the wiring BL by the current mirror circuit CM, the memory cell AM [1], and the memory cell AM [2]. Further, a current flows from the wiring BL to the circuit OFST. In the wiring BL, when the current flowing from the wiring BL to the circuit OFST is I ⁇ , 3 , the following equation holds according to Kirchhoff's law.
  • the differential current ⁇ I ⁇ to be obtained can be expressed by the following equations using the equations (E1) to (E8) and the equations (E12) to (E15).
  • the difference current ⁇ I ⁇ input to the circuit OFST is a potential V W which is a plurality of first data and a potential V X which is a plurality of second data.
  • the value corresponds to the sum of the products. That is, the value of the sum of products of the first data and the second data can be obtained by measuring the differential current ⁇ I ⁇ with the circuit OFST.
  • a reference potential is applied to the wiring CL [1] and the wiring CL [2] between the time T08 and the time T09.
  • the reference potential is applied to the second terminal of each capacitance C1 of the memory cell AM [1], the memory cell AM [2], the memory cell AMref [1], and the memory cell AMref [2].
  • the potentials of the node NM [1], the node NM [2], the node NMref [1], and the node NMref [2] return to the potentials between the time T06 and the time T07, respectively.
  • the potential applied to the wiring CL [1] and the wiring CL [2] may be lower than the reference potential REFP.
  • REFP a potential lower than the reference potential REFP is applied to the wiring CL [1] and / or the wiring CL [2]
  • the memory cell connected to the wiring CL [1] and / or the wiring CL [2] The potential of the holding node can be lowered by capacitive coupling.
  • the product of the first data and one of the second data having a negative value can be performed.
  • the wiring CL [2] the case of applying -V X [2] rather than V X [2]
  • the differential current [Delta] I alpha expressed as the following formula be able to.
  • a memory cell array CA having memory cells arranged in a matrix of 2 rows and 2 columns was dealt with, but a memory cell array with 1 row and 2 columns or more, or 3 rows or more and 3 columns.
  • the product-sum operation can be performed on the above memory cell array.
  • the product-sum calculation circuit uses one of the plurality of columns as a memory cell for holding the reference data (potential V PR ), so that the product-sum calculation process can be performed simultaneously for the number of the remaining columns among the plurality of columns. Can be executed. That is, by increasing the number of columns in the memory cell array, it is possible to provide a semiconductor device that realizes high-speed product-sum calculation processing. Further, by increasing the number of rows, the number of terms to be added in the product-sum operation can be increased.
  • the difference current ⁇ I ⁇ when the number of rows is increased can be expressed by the following equation.
  • each memory cell in the same column uses the weighting coefficient w s [k] s [k-1] (k) as the first data.
  • the output signal z s [k] (k) of the kth layer s [k] neuron using the value of the activation function as a signal. Can be.
  • each of the same columns has the weighting coefficient w s [L] s [L-1] (L) as the first data.
  • the output signal z s [L] (L) of the s [L] neuron in the L layer is used as the signal of the activation function. Can be.
  • the input layer described in the present embodiment may function as a buffer circuit that outputs an input signal to the second layer.
  • the number of rows in the memory cell AM is the number of neurons in the front layer.
  • the number of rows in the memory cell AM corresponds to the number of output signals of the neurons in the previous layer that are input to one neuron in the next layer.
  • the number of columns in the memory cell AM becomes the number of neurons in the next layer.
  • the number of columns in the memory cell AM corresponds to the number of output signals output from the neurons in the next layer. That is, since the number of rows and columns of the memory cell array of the arithmetic circuit is determined by the number of neurons in each of the previous layer and the next layer, the number of rows and columns of the memory cell array is determined according to the neural network to be constructed. And design it.
  • the configuration of the arithmetic circuit described in the present embodiment may be changed depending on the situation.
  • the arithmetic circuit MAC1 shown in FIG. 9 may be changed to the arithmetic circuit MAC1 shown in FIG.
  • the arithmetic circuit MAC1 of FIG. 12 has a configuration in which the memory cell AMB is added to the column including the memory cell AM [1] and the memory cell AM [1] of the memory cell array CA with respect to the arithmetic circuit MAC1 of FIG. There is.
  • the memory cell AMB is electrically connected to the wiring WD, the wiring BL, the wiring WLB, and the wiring CLB. Further, the wiring WLB is electrically connected to the circuit WLD, and the wiring CLB is electrically connected to the circuit CLD.
  • connection point between the first terminal of the transistor Tr11, the gate of the transistor Tr12, and the first terminal of the capacitance C1 is a node NMB.
  • the wiring WLB functions as a wiring that supplies a selection signal from the circuit WLD to the memory cell AMB when writing data to the memory cell AMB.
  • the wiring CLB functions as wiring for applying a constant potential to the second terminal of the capacitance C1 of the memory cell AMB.
  • the constant potential is preferably a ground potential or a low level potential.
  • the ground potential is applied to the node NMB so that the transistor Tr12 of the memory cell AMB is turned off between the time T01 and the time T05.
  • Low level potential or the potential provided by the wiring VR.
  • the potential V BIAS is held in the node NMB so that an arbitrary current I BIAS flows between the source and drain of the transistor Tr12 of the memory cell AMB between the time T05 and the time T09. ..
  • IBIAS is expressed by the following equation.
  • Equations (E20) and (E21) correspond to operations that further give an arbitrary bias to the result of the product-sum operation. That is, the calculation of the equation (D3) can be performed by using the calculation circuit MAC1 of FIG. Since IBIAS is determined not by the potential of the node NMB but also by the potential given by the wiring CLB, for example, in the timing chart of FIG. 11, the transistor Tr12 of the memory cell AMB is turned off between the time T01 and the time T05. A ground potential is applied to the wiring CLB so as to be in a state, and the potential of the wiring CLB is changed from the ground potential to an arbitrary potential between the time T05 and the time T09, and the source-drain of the transistor Tr12 of the memory cell AMB is changed. An arbitrary current I BIAS may flow between them.
  • the arithmetic circuit MAC1 shown in FIG. 9 may be changed to the arithmetic circuit MAC1A shown in FIG.
  • the arithmetic circuit MAC1A of FIG. 13 includes a circuit CMS that integrates the current source circuit CS and the current mirror circuit CM in the arithmetic circuit MAC1 of FIG. 9, a circuit OFAC that integrates the circuit OFST and the activation function circuit ACTV, and a memory cell array. It has CA and.
  • the circuit CMS includes a current mirror circuit CM, a current source circuit CS1, a current source circuit CS2, and a switch SW3.
  • the current mirror circuit CM has a transistor Tr31 and a transistor Tr32 as an example. Further, the current source circuit CS1 has, for example, a transistor Tr33, a capacitance C6, and a switch SW1. Further, the current source circuit CS2 has, for example, a transistor Tr34, a capacitance C7, and a switch SW2.
  • the circuit OFAC has, for example, a switch SW4 and a resistor RE.
  • each of the transistor Tr31 to the transistor Tr33 is preferably a p-channel type transistor.
  • the transistor Tr34 is preferably an n-channel transistor.
  • a Si transistor can be used for each of the transistor Tr31 and the transistor Tr34.
  • the transistors Tr31 to Tr34 include the case where they operate in the saturated region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • an electric switch for example, an electric switch, a mechanical switch, or the like can be used.
  • an electric switch when an electric switch is used for each of the switches SW1 to SW4, an OS transistor, a Si transistor, or the like can be used as the electric switch.
  • each of the circuit CLD, the circuit WDD, and the circuit WLD is omitted.
  • the first terminal of the transistor Tr31 is electrically connected to the wiring VHE, and the second terminal of the transistor Tr31 is electrically connected to the gate of the transistor Tr31 and the wiring BLref.
  • the first terminal of the transistor Tr32 is electrically connected to the wiring VHE, and the second terminal of the transistor Tr32 is electrically connected to the first terminal of the switch SW3 and the first terminal of the switch SW4 of the circuit OFAC. ing.
  • the first terminal of the transistor Tr33 is electrically connected to the wiring VHE, and the second terminal of the transistor Tr33 is the first terminal of the switch SW1, the second terminal of the switch SW3, and the wiring BL.
  • the gate of the transistor Tr33 is electrically connected to the second terminal of the switch SW1 and the first terminal of the capacitance C6.
  • the second terminal of the capacitance C6 is electrically connected to the wiring VHE.
  • the first terminal of the transistor Tr34 is electrically connected to the wiring VLE
  • the second terminal of the transistor Tr34 is the first terminal of the switch SW2, the first terminal of the switch SW3, and the circuit OFAC. It is electrically connected to the first terminal of the switch SW4, and the gate of the transistor Tr34 is electrically connected to the second terminal of the switch SW2 and the first terminal of the capacitance C7.
  • the second terminal of the capacitance C7 is electrically connected to the wiring VLE.
  • the second terminal of the switch SW4 is electrically connected to the first terminal of the resistor RE, and the second terminal of the resistor RE is electrically connected to the wiring VcL.
  • Wiring VHE functions as wiring that supplies a constant voltage.
  • the constant voltage can be, for example, a high level potential.
  • the wiring VLE functions as a wiring for supplying a constant voltage.
  • the constant voltage can be, for example, a low level potential, a ground potential, or the like.
  • the wiring VcL functions as a wiring for supplying a constant voltage.
  • the constant voltage can be, for example, a high level potential, a low level potential, a ground potential, or the like.
  • the current mirror circuit CM has a function of supplying a current corresponding to the potential of the second terminal of the transistor Tr31 from the wiring VHE to the second terminal of the transistor Tr31 and supplying the current from the wiring VHE to the second terminal of the transistor Tr32. At this time, it is preferable that the amount of current flowing between the source and drain of the transistor Tr31 and the source and drain of the transistor Tr32 are equal to each other.
  • the resistor RE included in the circuit OFAC has a function of converting the current input to the first terminal of the resistor RE into a voltage via the switch SW4. That is, the circuit OFAC functions as, for example, a current-voltage conversion circuit.
  • V PR- V W [1] and V PR- V W [2] are held in the respective holding nodes of the memory cell AM [1] and the memory cell AM [2] included in the memory cell array CA. It is assumed that it has been done.
  • each of the switch SW1 and the switch SW2 is turned on, and each of the switch SW3 and the switch SW4 is turned off.
  • the current flowing through the wiring BL is I 3
  • the transistor Tr33 since the switch SW1 is in the ON state, the transistor Tr33 has a diode connection configuration. Therefore, the gate of the transistor Tr33 is a potential corresponding to the current I 3, the source of the transistor Tr33 - current I 3 flowing between the drain.
  • the current source circuit CS1 the switch SW1 is that the off-state, the potential corresponding to the current I 3 of the gate of the transistor Tr33, is held by the capacitor C6.
  • the current source circuit CS1 is the current amount to be output to the wiring BL can be fixed to the I 3.
  • the source of the transistor Tr31 - current I 4 flows between the drain. Therefore, the current I 4 also flows between the source and drain of the transistor Tr32.
  • the source of the transistor Tr32 - current I 4 flowing between the drain flows to the current source circuit CS2. Since the switch SW2 is in the ON state, the transistor Tr34 has a diode connection configuration. Therefore, the gate of the transistor Tr34 is a potential corresponding to the current I 4, the source of the transistor Tr34 - current I 4 flows between the drain.
  • the switch SW2 is by the OFF state, the potential corresponding to the current I 4 of the gate of the transistor Tr34, is held by the capacitor C7.
  • the current source circuit CS2 is the amount of current to be output to the wiring VLE can be fixed to the I 4.
  • each of the switch SW3 and the switch SW4 is turned on.
  • the current flowing through the wiring BL is I 1
  • I 2 I AMref [1], 1 + I AMref [2], 1 can be obtained.
  • the current I 2 flows between the source and drain of the transistor Tr31. Therefore, the current I 2 also flows between the source and drain of the transistor Tr32.
  • the circuit shown in FIG. 16 can be used as the equivalent circuit of the arithmetic circuit MAC1A of FIG. 15, the circuit shown in FIG. 16 can be used.
  • the current source CI1 shown in FIG. 16 corresponds to the memory cell AM [1] and the memory cell AM [2] of FIG. 15, and the current source CI2 shown in FIG. 16 corresponds to the current source circuit CS1 and is shown in FIG.
  • the current source CI3 corresponds to the current source circuit CS2, and the current source CI4 shown in FIG. 16 corresponds to the current mirror circuit CM2.
  • the memory cell array CA of the arithmetic circuit MAC1A in FIG. 13 deals with a memory cell array having memory cells arranged in a matrix of 2 rows and 2 columns, but a memory cell array with 1 row and 2 or more columns, or 3 Similarly, the product-sum operation can be performed on a memory cell array having more than two rows and three or more columns.
  • the circuit OFAC is a hierarchical circuit similar to the arithmetic circuit MAC1 in FIG. 9 by forming a circuit that performs an operation according to a predetermined activation function according to the voltage. Neural network operations can be performed.
  • FIG. 17 shows a configuration example of the arithmetic circuit MAC2.
  • the arithmetic circuit MAC2 shown in FIG. 17 performs a product-sum calculation of the first data corresponding to the voltage held in each cell and the input second data, and is activated by using the result of the product-sum calculation. It is a circuit that performs function operations.
  • the first data and the second data can be analog data or multi-valued data (discrete data) as an example.
  • the arithmetic circuit MAC2 has a circuit WCS, a circuit XCS, a circuit WSD, a circuit SWS1, a circuit SWS2, a cell array CA2, and a conversion circuit ITRZ [1] to a conversion circuit ITRZ [m].
  • the cell array CA2 includes cell IM [1,1] to cell IM [m, n] (where m is an integer of 1 or more and n is an integer of 1 or more) and cell IMref [1].
  • the cell IM [1,1] to the cell IM [m, n] have a function of holding a potential corresponding to the amount of current according to the first data, and the cell IMref [1] to the cell IMref [m] It has a function of supplying the signal lines XCL [1] to XCL [m] with a voltage corresponding to the second data required for performing the product-sum calculation with the held potential.
  • the cell array CA2 in FIG. 17 has n + 1 cells in the row direction and m cells in the column direction arranged in a matrix, whereas the cell array CA2 has two or more cells in the row direction and one cell in the column direction. As described above, the configuration may be arranged in a matrix.
  • the cell IM [1,1] to the cell IM [m, n] have a transistor F1, a transistor F2, and a capacitance C5, and the cell IMref [1] to the cell IMref [m] have a transistor F1m, respectively. It has a transistor F2m and a capacitance C5m.
  • the transistor F1 and the transistor F1m include the case where they finally operate in the linear region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor F1 and the transistor F1m may operate in the saturation region when they are in the ON state, and may operate in the linear region and may operate in the saturation region in a mixed manner.
  • the transistor F2 and the transistor F2m include the case where the transistor operates in the subthreshold region (that is, the case where the gate-source voltage is lower than the threshold voltage in the transistor F2 or the transistor F2m). It shall be muted. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the subthreshold region. Therefore, the transistor F2 and the transistor F2m include a case where the transistor F2m operates so that an off-current flows between the source and the drain.
  • the transistor F1 and / or the transistor F1m is preferably an OS transistor like the transistor Tr11.
  • the channel formation region of the transistor F1 and / or the transistor F1m is indium, element M (element M is, for example, aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium. , Zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like, and the like.), It is more preferable that the oxide contains at least one of zinc. .. It is more preferable that the transistor Tr1 and / or the transistor F1m has the structure of the transistor described in the third embodiment.
  • the leakage current of the transistor F1 and / or the transistor F1m can be suppressed, so that a product-sum calculation circuit with high calculation accuracy may be realized.
  • the leakage current from the holding node to the write word line in the non-conducting state of the transistor F1 and / or the transistor F1m can be made very small. it can. That is, since the potential refresh operation of the holding node can be reduced, the power consumption of the product-sum calculation circuit can be reduced.
  • the OS transistor for the transistor F2 and / or the transistor F2m, it is possible to operate in a wide current range in the subthreshold region, so that the current consumption can be reduced. Further, the transistor F2 and / or the transistor F2m can also be manufactured at the same time as the transistor Tr11 by using the OS transistor, so that the manufacturing process of the product-sum calculation circuit may be shortened. Further, the transistor F2 and / or the transistor F2m may be a transistor containing silicon in the channel forming region. As the silicon, for example, amorphous silicon (sometimes called hydrogenated amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon and the like can be used.
  • the first terminal of the transistor F1 is electrically connected to the gate of the transistor F2.
  • the first terminal of the transistor F2 is electrically connected to the wiring VE.
  • the first terminal of the capacitance C5 is electrically connected to the gate of the transistor F2.
  • one aspect of the present invention does not depend on the connection configuration of the back gate of the transistor.
  • a back gate is illustrated in the transistor F1 and the transistor F2, and a configuration having the back gate is shown.
  • the connection configuration of the back gate is not shown in FIG. 17, the electrical connection destination of the back gate can be determined at the design stage.
  • the gate and the back gate may be electrically connected in order to increase the on-current of the transistor. That is, for example, the gate of the transistor M2 and the back gate may be electrically connected.
  • a wiring electrically connected to an external circuit or the like is provided in order to fluctuate the threshold voltage of the transistor or to reduce the off current of the transistor. Therefore, a potential may be applied to the back gate of the transistor by the external circuit or the like.
  • the semiconductor device of one aspect of the present invention does not depend on the structure of the transistor included in the semiconductor device.
  • the transistors F1 and F2 shown in FIG. 17 may have a configuration that does not have a back gate, that is, a transistor having a single gate structure, as shown in FIG. Further, some transistors may have a back gate, and some other transistors may not have a back gate.
  • the wiring VE is between the first terminal and the second terminal of each transistor F2 of the cell IM [1,1], the cell IM [m, 1], the cell IM [1, n], and the cell IM [m, n]. It is a wiring for passing a current through the cell IMref [1], and also functions as a wiring for passing a current between the first terminal and the second terminal of the respective transistors F2 of the cell IMref [1] and the cell IMref [m].
  • the wiring VE functions as a wiring for supplying a constant voltage.
  • the constant voltage can be, for example, a low level potential, a ground potential, or the like.
  • the second terminal of the transistor F1 is electrically connected to the wiring WCL [1]
  • the gate of the transistor F1 is electrically connected to the wiring WSL [1].
  • the second terminal of the transistor F2 is electrically connected to the wiring WCL [1]
  • the second terminal of the capacitance C5 is electrically connected to the wiring XCL [1].
  • the connection point between the first terminal of the transistor F1, the gate of the transistor F2, and the first terminal of the capacitance C5 is a node NN [1,1]. ..
  • the second terminal of the transistor F1 is electrically connected to the wiring WCL [1]
  • the gate of the transistor F1 is electrically connected to the wiring WSL [m].
  • the second terminal of the transistor F2 is electrically connected to the wiring WCL [1]
  • the second terminal of the capacitance C5 is electrically connected to the wiring XCL [m].
  • the connection point between the first terminal of the transistor F1, the gate of the transistor F2, and the first terminal of the capacitance C5 is a node NN [m, 1]. ..
  • the second terminal of the transistor F1 is electrically connected to the wiring WCL [n]
  • the gate of the transistor F1 is electrically connected to the wiring WSL [1].
  • the second terminal of the transistor F2 is electrically connected to the wiring WCL [n]
  • the second terminal of the capacitance C5 is electrically connected to the wiring XCL [1].
  • the connection point between the first terminal of the transistor F1, the gate of the transistor F2, and the first terminal of the capacitance C5 is a node NN [1, n]. ..
  • the second terminal of the transistor F1 is electrically connected to the wiring WCL [n]
  • the gate of the transistor F1 is electrically connected to the wiring WSL [m].
  • the second terminal of the transistor F2 is electrically connected to the wiring WCL [n]
  • the second terminal of the capacitance C5 is electrically connected to the wiring XCL [m].
  • the connection point between the first terminal of the transistor F1, the gate of the transistor F2, and the first terminal of the capacitance C5 is a node NN [m, n]. ..
  • the second terminal of the transistor F1m is electrically connected to the wiring XCL [1]
  • the gate of the transistor F1m is electrically connected to the wiring WSL [1].
  • the second terminal of the transistor F2m is electrically connected to the wiring XCL [1]
  • the second terminal of the capacitance C5 is electrically connected to the wiring XCL [1].
  • the connection point between the first terminal of the transistor F1m, the gate of the transistor F2m, and the first terminal of the capacitance C5 is a node NNref [1].
  • the second terminal of the transistor F1m is electrically connected to the wiring XCL [m]
  • the gate of the transistor F1m is electrically connected to the wiring WSL [m].
  • the second terminal of the transistor F2m is electrically connected to the wiring XCL [m]
  • the second terminal of the capacitance C5 is electrically connected to the wiring XCL [m].
  • the connection point between the first terminal of the transistor F1m, the gate of the transistor F2m, and the first terminal of the capacitance C5 is a node NNref [m].
  • node NN [1,1] node NN [m, 1]
  • node NN [1, n] node NN [m, n]
  • node NNref [1] node NMref [m]
  • node NMref [m] Acts as a cell retention node.
  • the circuit SWS1 has transistors F3 [1] to transistors F3 [n].
  • the first terminal of the transistor F3 [1] is electrically connected to the wiring WCL [1]
  • the second terminal of the transistor F3 [1] is electrically connected to the circuit WCS, and the gate of the transistor F3 [1].
  • the first terminal of the transistor F3 [m] is electrically connected to the wiring WCL [m]
  • the second terminal of the transistor F3 [m] is electrically connected to the circuit WCS, and the gate of the transistor F3 [m]. Is electrically connected to the wiring SWL1.
  • the transistor F3 [1] to the transistor F3 [n] are preferably OS transistors, like the transistor Tr11.
  • the channel formation region of the transistor F1 and / or the transistor F1m is indium, element M (element M is, for example, aluminum, gallium, ittrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium. , Zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like, and the like.), It is more preferable that the oxide contains at least one of zinc. .. It is more preferable that the transistor F3 [1] to the transistor F3 [n] have the structure of the transistor described in the third embodiment.
  • the circuit SWS1 functions as a circuit for switching between a conductive state and a non-conducting state between the circuit WCS and each of the wiring WCL [1] to the wiring WCL [n].
  • the circuit SWS2 has transistors F4 [1] to transistors F4 [n].
  • the first terminal of the transistor F4 [1] is electrically connected to the wiring WCL [1]
  • the second terminal of the transistor F4 [1] is electrically connected to the conversion circuit ITRZ [1]
  • the transistor F4 [1] is connected.
  • the gate of 1] is electrically connected to the wiring SWL2.
  • the first terminal of the transistor F4 [m] is electrically connected to the wiring WCL [m]
  • the second terminal of the transistor F4 [m] is electrically connected to the conversion circuit ITRZ [1]
  • the transistor F4 [m] is connected.
  • the gate of [m] is electrically connected to the wiring SWL2.
  • the transistor F4 [1] to the transistor F4 [n] are preferably OS transistors, like the transistor Tr11.
  • the channel formation region of the transistor F1 and / or the transistor F1m is indium, element M (element M is, for example, aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium. , Zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like, and the like.), It is more preferable that the oxide contains at least one of zinc. .. It is more preferable that the transistor F4 [1] to the transistor F4 [n] have the structure of the transistor described in the third embodiment.
  • the circuit SWS2 functions as a circuit for switching between a conductive state and a non-conducting state between the wiring WCL [1] and the circuit ITRZ [1] and between the wiring WCL [n] and the circuit ITRZ [n]. ..
  • the circuit WCS has a function of transmitting data to be stored in each cell of the cell array CA2.
  • the circuit XCS is electrically connected to the wiring XCL [1] to the wiring XCL [m].
  • the circuit XCS has a function of passing a current corresponding to the reference data or a current corresponding to the second data to each of the cell IMref [1] to the cell IMref [m] of the cell array CA2.
  • the circuit WSD is electrically connected to the wiring WSL [1] to the wiring WSL [m].
  • the circuit WSD selects a memory cell to write the data to by transmitting a predetermined signal to the wiring WSL [1] to the wiring WSL [m]. Has a function.
  • the circuit WSD is electrically connected to the wiring SWL1 and the wiring SWL2.
  • the circuit WSD has a function of making a predetermined signal between the circuit WCS and the cell array CA2 in a conductive state or a non-conducting state by transmitting a predetermined signal to the wiring SWL1, and a conversion circuit by transmitting a predetermined signal to the wiring SWL2. It has a function of making the ITRZ [1] or the conversion circuit ITRZ [m] and the cell array CA2 conductive or non-conductive.
  • Each of the conversion circuit ITRZ [1] to the conversion circuit ITRZ [m] has an input terminal and an output terminal.
  • Each of the conversion circuit ITRZ [1] and the conversion circuit ITRZ [m] has a function of converting into a voltage corresponding to the current input to the input terminal and outputting the voltage from the output terminal.
  • the circuit OFST can be applied to each of the conversion circuit ITRZ [1] and the conversion circuit ITRZ [m].
  • each of the conversion circuit ITRZ [1] to the conversion circuit ITRZ [m] may have an activation function circuit ACTV, and the converted voltage is used to perform an operation on the activation function. The result of may be output to the output terminal.
  • FIG. 18 shows a timing chart of an operation example of the arithmetic circuit MAC2.
  • the timing chart of FIG. 18 shows the wiring SWL1, the wiring SWL2, the wiring WSL [i] (i is an integer of 1 or more and m-1 or less), and the wiring between the time T11 and the time T23 and in the vicinity thereof.
  • FIG. 18 shows the timing chart of an operation example of the arithmetic circuit MAC2.
  • the timing chart of FIG. 18 shows the wiring SWL1, the wiring SWL2, the wiring WSL [i] (i is an integer of 1 or more and m-1 or less), and the wiring between the time T11 and the time T23 and in the vicinity thereof.
  • WSL [i + 1] wiring XCL [i]
  • the potential of the wiring VE is the ground potential GND.
  • the respective nodes F1 included in the cell IM [1,1] to the cell IM [m, n] and the transistor F1m included in the cell IMref [1] to the cell IMref [m] are set.
  • the potentials of the nodes NN [1,1] to the nodes NN [m, n] and the nodes NNref [1] to the nodes NNref [m] are set to the ground potential GND.
  • a high level potential (denoted as High in FIG. 18) is applied to the wiring SWL1 and a low level potential (denoted as Low in FIG. 18) is applied to the wiring SWL2.
  • a high level potential is applied to each gate of the transistor F3 [1] to the transistor F3 [n]
  • each of the transistor F3 [1] to the transistor F3 [n] is turned on
  • the transistor F4 [1] is turned on.
  • a low level potential is applied to each gate of the transistor F4 [n], and each of the transistor F4 [1] to the transistor F4 [n] is turned off.
  • a low level potential is applied to the wiring WSL [i] and the wiring WSL [i + 1].
  • the gate of the transistor F1 included in the cell IM [i, 1] to the cell IM [i, n] of the i-th row of the cell array CA2 and the gate of the transistor F1m included in the cell IMref [i] A low level potential is applied to and, and the respective transistors F1 and F1m are turned off.
  • a low level potential is applied to the, and the respective transistors F1 and F1m are turned off.
  • the ground potential GND is applied to the wiring XCL [i] and the wiring XCL [i + 1].
  • a high level potential is applied to the wiring WSL [i] between time T12 and time T13.
  • the gate of the transistor F1 included in the cell IM [i, 1] to the cell IM [i, n] of the i-th row of the cell array CA2 and the gate of the transistor F1m included in the cell IMref [i] A high level potential is applied to and, and the respective transistors F1 and F1m are turned on.
  • a low level potential is applied to the wiring WSL [1] to the wiring WSL [m] excluding the wiring WSL [i], and the cells other than the i-th row of the cell array CA2 are applied.
  • the transistor F1 included in the IM [1,1] to the cell IM [m, n] and the transistor F1m included in the cell IMref [1] to the cell IMref [m] other than the i-th row are in the off state. It is assumed that it is.
  • a current of I 0 [i, j] flows from the circuit WCS to the cell array CA2 via the transistor F3 [j].
  • the first terminal of the transistor F1 included in the cell IM [i, j] in the i-th row of the cell array CA2 and the wiring WCL [j] are in a conductive state, and the i of the cell array CA2 is in a conductive state.
  • Wiring because the first terminal of the transistor F1 included in the cells IM [1, j] to cell IM [m, j] other than the row and the wiring WCL [j] are in a non-conducting state.
  • a current with a current amount of I 0 [i, j] flows from the WCL [j] to the cell IM [i, j].
  • the transistor F1 included in the cell IM [i, j] when the transistor F1 included in the cell IM [i, j] is turned on, the transistor F2 included in the cell IM [i, j] has a diode connection configuration. Therefore, when a current flows from the wiring WCL [j] to the cell IM [i, j], the potentials of the gate of the transistor F2 and the second terminal of the transistor F2 become substantially equal. The potential is determined by the amount of current flowing from the wiring WCL [j] to the cell IM [i, j], the potential of the first terminal of the transistor F2 (here, GND), and the like.
  • the potential of the gate (node NN [i, j]) of the transistor F2 is caused by the current of the current amount I 0 [i, j] flowing from the wiring WCL [j] to the cell IM [i, j].
  • the threshold voltage of the transistor F2 is Vth
  • the amount of current I 0 [i, j] when the transistor F2 operates in the subthreshold region can be described by the following equation.
  • I a is the drain current when V g is V th [i, j], and K is a correction coefficient determined by the temperature, device structure, and the like.
  • the transistor F1m included in the cell IMref [i] is turned on, so that the transistor F2m included in the cell IMref [i, j] is connected by a diode. It becomes. Therefore, when a current flows from the wiring XCL [i] to the cell IMref [i], the potentials of the gate of the transistor F2m and the second terminal of the transistor F2m are substantially equal. The potential is determined by the amount of current flowing from the wiring XCL [i] to the cell IMref [i], the potential of the first terminal of the transistor F2m (here, GND), and the like.
  • the gate of the transistor F2 (node NNref [i]) is assumed to be V gm [i]
  • the potential of the wiring XCL [i] at this time is also set to V gm [i]. That is, in the transistor F2m, the gate-source voltage becomes V gm [i] -GND, and a current with a current amount of I ref 0 flows between the first terminal and the second terminal of the transistor F2m.
  • the current amount I ref0 when transistor F2m operates in the subthreshold region can be described as the following equation.
  • the correction coefficient K is the same as that of the transistor F2 included in the cell IM [i, j].
  • the device structure and size (channel length, channel width) of the transistors are the same.
  • the correction coefficient K of each transistor varies due to manufacturing variation, it is assumed that the variation is suppressed to the extent that the discussion described later holds with practically sufficient accuracy.
  • the weighting coefficient w [i, j], which is the first data is defined as follows.
  • the capacitance C5 When the transistor F1 included in the cell IM [i, j] is turned off, the capacitance C5 has the potential of the gate (node NN [i, j]) of the transistor F2 and the wiring XCL [i]. The difference between the potential and V g [i, j] -V gm [i] is retained. Further, when the transistor F1 included in the cell IMref [i] is turned off, the capacitance C5m includes the potential of the gate (node NNref [i]) of the transistor F2m and the potential of the wiring XCL [i]. The difference between, and 0 is retained.
  • the potential held by the capacitance C5m may be a non-zero potential (here, ⁇ ) depending on the transistor characteristics of the transistors F1m and the transistor F2m in the operation from the time T13 to the time T14.
  • ⁇ a non-zero potential
  • the potential of the node NNref [i] is the potential obtained by adding ⁇ to the potential of the wiring XCL [i].
  • the amount of change in the potential of the nodes NN [i, 1] to the node NN [i, n] is the amount of change in the potential of the wiring XCL [i], and each cell IM [i, 1] included in the cell array CA2.
  • the potential is multiplied by the capacitance coupling coefficient determined by the configuration of the cell IM [i, n].
  • the capacitive coupling coefficient is calculated from the capacitance of the capacitance C5, the gate capacitance of the transistor F2, the parasitic capacitance, and the like.
  • the potential of the node NNref [i] also changes due to the capacitance coupling by the capacitance C5m included in the cell IMref [i].
  • the capacitance coupling coefficient due to the capacitance C5m is p as in the capacitance C5
  • the potential of the node NNref [i] of the cell IMref [i] is p (V) from the potential at the time between the time T14 and the time T15.
  • gm [i] -GND decreases.
  • a high level potential is applied to the wiring WSL [i + 1] between time T16 and time T17.
  • the gate of the transistor F1 included in the cell IM [i + 1,1] to the cell IM [i + 1,n] in the i + 1th row of the cell array CA2 and the gate of the transistor F1m included in the cell IMref [i + 1] A high level potential is applied to and, and the respective transistors F1 and F1m are turned on.
  • a low level potential is applied to the wiring WSL [1] to the wiring WSL [m] excluding the wiring WSL [i + 1], and the cells other than the i + 1th row of the cell array CA2.
  • the transistor F1 included in the IM [1,1] to the cell IM [m, n] and the transistor F1m included in the cell IMref [1] to the cell IMref [m] other than the i + 1th row are in the off state. It is assumed that it is.
  • a current of I 0 [i + 1, j] flows from the circuit WCS to the cell array CA2 via the transistor F3 [j].
  • the first terminal of the transistor F1 included in the cell IM [i + 1, j] in the i + 1th row of the cell array CA2 and the wiring WCL [j] are in a conductive state, and the i + 1 of the cell array CA2 is in a conductive state.
  • Wiring because the first terminal of the transistor F1 included in the cells IM [1, j] to cell IM [m, j] other than the row and the wiring WCL [j] are in a non-conducting state.
  • a current with a current amount of I 0 [i + 1, j] flows from the WCL [j] to the cell IM [i + 1, j].
  • the transistor F1 included in the cell IM [i + 1, j] when the transistor F1 included in the cell IM [i + 1, j] is turned on, the transistor F2 included in the cell IM [i + 1, j] has a diode connection configuration. Therefore, when a current flows from the wiring WCL [j] to the cell IM [i + 1, j], the potentials of the gate of the transistor F2 and the second terminal of the transistor F2 become substantially equal. The potential is determined by the amount of current flowing from the wiring WCL [j] to the cell IM [i + 1, j], the potential of the first terminal of the transistor F2 (here, GND), and the like.
  • the potential of the gate (node NN [i + 1, j]) of the transistor F2 is caused by the current of the current amount I 0 [i + 1, j] flowing from the wiring WCL [j] to the cell IM [i + 1, j].
  • the threshold voltage of the transistor F2 is Vth [i + 1, j]
  • the amount of current I 0 [i + 1, j] when the transistor F2 operates in the subthreshold region is described by the following equation. it can.
  • the correction coefficient is K, which is the same as the transistor F2 included in the cell IM [i, j] and the transistor F2m included in the cell IMref [i].
  • the transistor F1m included in the cell IMref [i + 1] is turned on, so that the transistor F2m included in the cell IMref [i + 1, j] is connected by a diode. It becomes. Therefore, when a current flows from the wiring XCL [i + 1] to the cell IMref [i + 1], the potentials of the gate of the transistor F2m and the second terminal of the transistor F2m become substantially equal. The potential is determined by the amount of current flowing from the wiring XCL [i + 1] to the cell IMref [i + 1], the potential of the first terminal of the transistor F2m (here, GND), and the like.
  • the gate (node NNref [i + 1]) of the transistor F2 becomes V gm [i + 1] by the current of the current amount I ref0 flowing from the wiring XCL [i + 1] to the cell IMref [i + 1]. Further, the potential of the wiring XCL [i + 1] at this time is also set to V gm [i + 1]. That is, in the transistor F2m, the gate-source voltage becomes V gm [i + 1] -GND, and a current with a current amount of I ref 0 flows between the first terminal and the second terminal of the transistor F2m.
  • the current amount I ref0 when transistor F2m operates in the subthreshold region can be described as the following equation.
  • the correction coefficient K is the same as that of the transistor F2 included in the cell IM [i + 1, j].
  • the weighting coefficient w [i + 1, j], which is the first data is defined as follows.
  • a low level potential is applied to the wiring WSL [i + 1] between time T18 and time T19.
  • the gate of the transistor F1 included in the cell IM [i + 1,1] to the cell IM [i + 1, n] in the i-th row of the cell array CA2 and the gate of the transistor F1m included in the cell IMref [i + 1] A low level potential is applied to and, and the respective transistors F1 and F1m are turned off.
  • the capacitance C5 When the transistor F1 included in the cell IM [i + 1, j] is turned off, the capacitance C5 has the potential of the gate (node NN [i + 1, j]) of the transistor F2 and the wiring XCL [i + 1]. The difference between the potential and V g [i + 1, j] -V gm [i + 1] is retained. Further, when the transistor F1 included in the cell IMref [i + 1] is turned off, the potential of the gate (node NNref [i + 1]) of the transistor F2m and the potential of the wiring XCL [i + 1] are added to the capacitance C5m. The difference between, and 0 is retained.
  • the potential held by C5m may be a non-zero potential (here, ⁇ ) depending on the transistor characteristics of the transistor F1m and the transistor F2m in the operation from time T18 to time T19.
  • ⁇ a non-zero potential
  • the potential of the node NNref [i] is the potential obtained by adding ⁇ to the potential of the wiring XCL [i].
  • the amount of change in the potential of the node NN [i + 1,1] to the node NN [i + 1,n] is the amount of change in the potential of the wiring XCL [i + 1], and each cell IM [i + 1,1] included in the cell array CA2.
  • the potential is multiplied by the capacitance coupling coefficient determined by the configuration of the cell IM [i + 1, n].
  • the capacitive coupling coefficient is calculated from the capacitance of the capacitance C5, the gate capacitance of the transistor F2, the parasitic capacitance, and the like.
  • the potential of the node NNref [i + 1] also changes due to the capacitance coupling by the capacitance C5m included in the cell IMref [i + 1].
  • the capacitance coupling coefficient by the capacitance C5m is p as in the capacitance C5
  • the potential of the node NNref [i + 1] of the cell IMref [i + 1] is p (V) from the potential at the time between the time T18 and the time T19.
  • gm [i + 1] -GND decreases.
  • a low level potential is applied to the wiring SWL1 between the time T20 and the time T21.
  • a low level potential is applied to the respective gates of the transistors F3 [1] to F3 [n], and each of the transistors F3 [1] to F3 [n] is turned off.
  • the node is coupled by the capacitance C5 included in each of the cell IM [i, 1] to the cell IM [i, n] in the i-th row of the cell array CA2.
  • the potentials of the NN [i, 1] to the node NN [i, n] also change. Therefore, the potential of the node NN [i, j] of the cell IM [i, j] is V g [i, j] + p ⁇ V [i].
  • the potential of the node NNref [i] in the cell IMref [i] is V gm [i] + p ⁇ V [i].
  • the currents flowing between the first terminal and the second terminal of the transistor F2 included in the cell IM [i, j] are the first data, the weighting coefficient w [i, j], and the second data. It is proportional to the product of the neuron signal value x [i].
  • a current of x [i + 1] I ref0 which is x [i + 1] times the amount of I ref0 , flows from the circuit XCS to the wiring XCL [i + 1].
  • x corresponds to the value of the signal of the neuron which is the second data.
  • the potential of the wiring XCL [i + 1] changes from 0 to V gm [i + 1] + ⁇ V [i + 1].
  • the node is coupled by the capacitance C5 included in each of the cell IM [i + 1,1] to the cell IM [i + 1,n] in the i + 1th row of the cell array CA2.
  • the potentials of the NN [i + 1,1] to the node NN [i + 1,n] also change. Therefore, the potential of the node NN [i + 1, j] of the cell IM [i + 1, j] is V g [i + 1, j] + p ⁇ V [i + 1].
  • the potential of the node NNref [i + 1] in the cell IMref [i + 1] is V gm [i + 1] + p ⁇ V [i + 1].
  • the currents flowing between the first terminal and the second terminal of the transistor F2 included in the cell IM [i + 1, j] are the first data, the weighting coefficient w [i + 1, j], and the second data. It is proportional to the product of the neuron signal value x [i + 1].
  • the current output from the conversion circuit ITRZ [j] includes the weighting coefficients w [i, j] and w [i + 1, j], which are the first data, and the neuron signal value x [i], which is the second data. ] And x [i + 1], the current is proportional to the sum of products.
  • the product-sum calculation circuit performs the product-sum calculation process for the number of the remaining columns among the plurality of columns by making one of the plurality of columns a cell that holds I ref0 and xI ref0 as the amount of current. Can be executed at the same time. That is, by increasing the number of columns in the memory cell array, it is possible to provide a semiconductor device that realizes high-speed product-sum calculation processing.
  • the weighting coefficient w s [k] s [k-1] (k) is used as the first data, and the first data is applied.
  • the amount of current is sequentially stored in each cell IM in the same column, and the output signal z s [k-1] (k-1) from the s [k-1] neuron in the (k-1) layer is second. as data, by flowing each row wiring XCL a current corresponding to the second data from the circuit XCS, be obtained sum of products between the first data and the second data from the current I S that is output from the circuit ITRZ it can.
  • the output signal z s [k] (k) of the kth layer s [k] neuron using the value of the activation function as a signal. Can be.
  • the weighting coefficient w s [L] s [L-1] (L) is used as the first data and is used as the first data.
  • the corresponding amount of current is sequentially stored in each cell IM in the same column, and the output signal z s [L-1] (L-1) from the s [L-1] neuron in the (L-1) layer is stored.
  • the second data by flowing each row wiring XCL a current corresponding to the second data from the circuit XCS, the current I S that is output from the circuit ITRZ, the sum of products between the first data and the second data Can be sought.
  • the output signal z s [L] (L) of the s [L] neuron in the L layer is used as the signal of the activation function. Can be.
  • the input layer described in the present embodiment may function as a buffer circuit that outputs an input signal to the second layer.
  • the transistors included in the arithmetic circuit MAC1 and the arithmetic circuit MAC2 are OS transistors or Si transistors has been described, but one aspect of the present invention is not limited to this.
  • the transistors included in the arithmetic circuit MAC1 and the arithmetic circuit MAC2 include, for example, a transistor having a semiconductor as an active layer such as Ge, and a transistor having a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, and SiGe as an active layer.
  • a transistor having a carbon nanotube as an active layer, a transistor having an organic semiconductor as an active layer, or the like can be used.
  • the semiconductor device shown in FIG. 19 includes a transistor 300, a transistor 500, and a capacitive element 600.
  • 21A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 21B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 21C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region. Since the transistor 500 has a small off-current, it is possible to hold the written data for a long period of time by using it in a semiconductor device, for example, the transistor Tr11 of the memory cell array CA included in the arithmetic circuit MAC1 or the like. That is, since the frequency of the refresh operation is low or the refresh operation is not required, the power consumption of the semiconductor device can be reduced.
  • the semiconductor device described in this embodiment includes a transistor 300, a transistor 500, and a capacitive element 600.
  • the transistor 500 is provided above the transistor 300
  • the capacitive element 600 is provided above the transistor 300 and the transistor 500.
  • the capacitance element 600 can be the capacitance C1 of the memory cell array CA included in the arithmetic circuit MAC1 or the like described in the above embodiment, the capacitance C2 of the circuit OFST, or the like.
  • the transistor 300 is provided on the substrate 311 and has a semiconductor region 313 composed of a conductor 316, an insulator 315, and a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. ..
  • the transistor 300 can be applied to, for example, the transistor Tr12 of the memory cell array CA included in the arithmetic circuit MAC1 or the like described in the above embodiment.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate.
  • the transistor 300 the upper surface of the semiconductor region 313 and the side surface in the channel width direction are covered with the conductor 316 via the insulator 315.
  • the on characteristic of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor is included in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like. It preferably contains crystalline silicon. Alternatively, it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like. A configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • HEMT High Electron Mobility Transistor
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 shown in FIG. 19 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the configuration of the transistor 300 may be the same as that of the transistor 500 using an oxide semiconductor, as shown in FIG. The details of the transistor 500 will be described later.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • silicon oxide refers to a material having a composition higher in oxygen content than nitrogen
  • silicon nitride oxide refers to a material having a composition higher in nitrogen content than oxygen. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 300 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the transistor 500 is provided from the substrate 311 or the transistor 300.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is the amount desorbed in terms of hydrogen atoms when the surface temperature of the film is in the range of 50 ° C. to 500 ° C., which is converted per area of the insulator 324. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • the capacitance element 600, the conductor 328 connected to the transistor 500, the conductor 330, and the like are embedded.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or wiring.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • the insulator 370, the insulator 372, and the insulator 374 are laminated in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or wiring.
  • the conductor 376 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 370 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 376 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • the insulator 380, the insulator 382, and the insulator 384 are laminated in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or wiring.
  • the conductor 386 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 380 having a barrier property against hydrogen.
  • the semiconductor device according to the present embodiment has been described. It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • Insulator 510, insulator 512, insulator 514, and insulator 516 are laminated in this order on the insulator 384.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • a film having a barrier property so that hydrogen and impurities do not diffuse from the area where the substrate 311 or the transistor 300 is provided to the area where the transistor 500 is provided is used. Is preferable. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, the release of oxygen from the oxides constituting the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518 a conductor constituting the transistor 500 (for example, a conductor 503) and the like are embedded.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitance element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 has a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, and an insulator 520 arranged on the insulator 516 and the insulator 503. And on the insulator 522 placed on the insulator 520, the insulator 524 placed on the insulator 522, the oxide 530a placed on the insulator 524, and the oxide 530a.
  • the arranged oxide 530b, the conductors 542a and 542b arranged apart from each other on the oxide 530b, and the conductors 542a and 542b are arranged between the conductors 542a and 542b.
  • Insulator 580 on which openings are formed by superimposing, oxide 530c arranged on the bottom surface and side surfaces of openings, insulator 550 arranged on the forming surface of oxide 530c, and arranged on the forming surface of insulator 550. It has a conductor 560 and the like.
  • the insulator 544 is arranged between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550 and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • the insulator 574 is arranged on the insulator 580, the conductor 560, and the insulator 550.
  • oxide 530a, oxide 530b, and oxide 530c may be collectively referred to as oxide 530.
  • the transistor 500 shows a configuration in which three layers of oxide 530a, oxide 530b, and oxide 530c are laminated in a region where a channel is formed and in the vicinity thereof.
  • One aspect of the present invention is this. It is not limited to.
  • a single layer of oxide 530b, a two-layer structure of oxide 530b and oxide 530a, a two-layer structure of oxide 530b and oxide 530c, or a laminated structure of four or more layers may be provided.
  • the conductor 560 is shown as a two-layer laminated structure, but one aspect of the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 19 and 21A is an example, and the transistor 500 is not limited to the structure thereof, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a and the conductor 542b is self-aligned with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductor 560 can be formed without providing the alignment margin, the occupied area of the transistor 500 can be reduced. As a result, the semiconductor device can be miniaturized and highly integrated.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and a high frequency characteristic can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with it. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when it is not applied.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel forming region formed in the oxide 530. Can be done.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the first gate electrode and the second gate electrode is referred to as a surroundd channel (S-channel) structure.
  • the conductor 503 has the same configuration as the conductor 518, and the conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and the conductor 503b is further formed inside.
  • the transistor 500 shows a configuration in which the conductor 503a and the conductor 503b are laminated, one aspect of the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductive material for the conductor 503a which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one oxygen atom, oxygen molecule, etc.
  • the function of suppressing the diffusion of impurities or oxygen is a function of suppressing the diffusion of any one or all of the above impurities or the above oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductor 503 When the conductor 503 also functions as a wiring, it is preferable to use a highly conductive conductive material containing tungsten, copper, or aluminum as a main component for the conductor 503b. In that case, the conductor 503a does not necessarily have to be provided.
  • the conductor 503b is shown as a single layer, it may have a laminated structure, for example, titanium or titanium nitride and the conductive material may be laminated.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than oxygen satisfying the stoichiometric composition. That is, it is preferable that the insulator 524 is formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen deficiency in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • an oxide material in which a part of oxygen is desorbed by heating is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other to perform one or more of heat treatment, microwave treatment, or RF treatment.
  • heat treatment microwave treatment, or RF treatment.
  • water or hydrogen in the oxide 530 can be removed.
  • reactions occur which bonds VoH is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated.
  • the hydrogen generated as oxygen combines with H 2 O, it may be removed from the oxide 530 or oxide 530 near the insulator.
  • a part of hydrogen may be diffused or captured (also referred to as gettering) in the conductor 542a and the conductor 542b.
  • the microwave processing for example, it is preferable to use an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma for example, by using a gas containing oxygen and using a high-density plasma, high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the pressure may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as the gas to be introduced into the apparatus for performing microwave treatment, and the oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more and 30. It is recommended to use less than%.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 450 ° C. or lower, more preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment is carried out in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency ( VO ).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be carried out in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of the oxidizing gas, and then the heat treatment may be continuously performed in an atmosphere of nitrogen gas or an inert gas.
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atom, oxygen molecule, etc.
  • the insulator 522 has a function of suppressing the diffusion of oxygen and impurities, the oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 and the oxide 530.
  • the insulator 522 may be, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) in a single layer or in a laminated manner. As the miniaturization and high integration of transistors progress, problems such as leakage current may occur due to the thinning of the gate insulating film. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba, Sr) TiO 3 (BST)
  • an insulator containing oxides of one or both of aluminum and hafnium which are insulating materials having a function of suppressing diffusion of impurities and oxygen (the above oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 is formed by using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide or silicon nitride may be laminated on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon oxide nitride are suitable because they are thermally stable.
  • an insulator made of high-k material and silicon oxide or silicon oxide nitride an insulator 520 having a laminated structure that is thermally stable and has a high relative permittivity can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are shown as a second gate insulating film having a three-layer laminated structure, but the second gate The insulating film may have a single layer, two layers, or a laminated structure of four or more layers. In that case, the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • oxide 530 a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel forming region.
  • oxide 530 In-M-Zn oxide (element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium).
  • Hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • the In-M-Zn oxide that can be applied as the oxide 530 is preferably CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor) and CAC-OS (Cloud-Aligned Composite Oxide Semiconductor). Further, as the oxide 530, In—Ga oxide, In—Zn oxide, In oxide and the like may be used.
  • a metal oxide having a low carrier concentration for the transistor 500 it is preferable to use a metal oxide having a low carrier concentration for the transistor 500.
  • the impurity concentration in the metal oxide may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurities in the metal oxide include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency in the metal oxide.
  • oxygen vacancies and hydrogen combine to form a V O H.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor using a metal oxide containing a large amount of hydrogen tends to have a normally-on characteristic.
  • the metal oxide since hydrogen in the metal oxide is easily moved by stress such as heat and electric field, if the metal oxide contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the impurities such as hydrogen (dehydration, may be described as dehydrogenation.) It is important to supply oxygen to the metal oxide to compensate for the oxygen deficiency (sometimes referred to as dehydrogenation treatment).
  • the metal oxide impurities is sufficiently reduced such V O H By using the channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • a defect containing hydrogen in an oxygen deficiency can function as a donor of a metal oxide.
  • the carrier concentration may be evaluated instead of the donor concentration. Therefore, in the present specification and the like, as a parameter of the metal oxide, a carrier concentration assuming a state in which an electric field is not applied may be used instead of the donor concentration. That is, the "carrier concentration" described in the present specification and the like may be paraphrased as the "donor concentration".
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the metal oxide is a semiconductor having a high band gap and is intrinsic (also referred to as type I) or substantially intrinsic, and has a channel forming region.
  • the carrier concentration of the metal oxide is preferably less than 1 ⁇ 10 18 cm -3 , more preferably less than 1 ⁇ 10 17 cm -3 , and further preferably less than 1 ⁇ 10 16 cm -3. It is preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the oxygen in the oxide 530 diffuses to the conductor 542a and the conductor 542b due to the contact between the conductor 542a and the conductor 542b and the oxide 530, and the conductor The 542a and the conductor 542b may be oxidized. It is highly probable that the conductivity of the conductor 542a and the conductor 542b will decrease due to the oxidation of the conductor 542a and the conductor 542b.
  • the diffusion of oxygen in the oxide 530 to the conductors 542a and 542b can be rephrased as the conductors 542a and 542b absorbing the oxygen in the oxide 530.
  • the oxide 530 diffuses into the conductor 542a and the conductor 542b, so that a different layer is formed between the conductor 542a and the oxide 530b and between the conductor 542b and the oxide 530b. May be done. Since the different layer contains more oxygen than the conductor 542a and the conductor 542b, it is presumed that the different layer has an insulating property.
  • the three-layer structure of the conductor 542a or the conductor 542b, the different layer, and the oxide 530b can be regarded as a three-layer structure composed of a metal-insulator-semiconductor, and MIS (Metal-Insulator-). It may be called a Semiconductor) structure, or it may be called a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 542a and the conductor 542b and the oxide 530b.
  • the different layer is formed between the conductor 542a and the conductor 542b and the oxide 530c. It may be formed between the conductor 542a and the conductor 542b and the oxide 530b, or between the conductor 542a and the conductor 542b and the oxide 530c.
  • the metal oxide that functions as a channel forming region in the oxide 530 it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • the oxide 530 can suppress the diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b. Further, by having the oxide 530c on the oxide 530b, it is possible to suppress the diffusion of impurities into the oxide 530b from the structure formed above the oxide 530c.
  • the oxide 530 has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 530b.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530c a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a is smaller than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530b
  • In-Ga-Zn oxide having a composition of 3 or its vicinity can be used.
  • a metal oxide having a composition in the vicinity of any one can be used.
  • oxides 530a, oxides 530b, and oxides 530c so as to satisfy the above-mentioned atomic number ratio relationship.
  • the above composition indicates the atomic number ratio in the oxide formed on the substrate or the atomic number ratio in the sputtering target.
  • the composition of the oxide 530b by increasing the ratio of In, the on-current of the transistor, the mobility of the field effect, and the like can be increased, which is preferable.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously bonded.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) other than oxygen, so that a mixed layer having a low defect level density is formed.
  • a common element (main component) other than oxygen so that a mixed layer having a low defect level density is formed.
  • the oxide 530b is an In-Ga-Zn oxide, In-Ga-Zn oxide, Ga-Zn oxide, gallium oxide or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of the carrier is oxide 530b.
  • the defect level density at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b that function as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium.
  • Iridium, strontium, lanthanum, or an alloy containing the above-mentioned metal element as a component, or an alloy in which the above-mentioned metal element is combined is preferably used.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single-layer structure, but a laminated structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film may be laminated.
  • the titanium film and the aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a tungsten film. It may have a two-layer structure in which copper films are laminated.
  • a molybdenum nitride film and an aluminum film or a copper film are laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or a molybdenum nitride film is further formed on the aluminum film or the copper film.
  • a transparent conductive material containing indium oxide, tin oxide or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as a low resistance region at the interface of the oxide 530 with the conductor 542a (conductor 542b) and its vicinity.
  • the region 543a functions as one of the source region or the drain region
  • the region 543b functions as the other of the source region or the drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced. Further, in the region 543a (region 543b), a metal compound layer containing the metal contained in the conductor 542a (conductor 542b) and the component of the oxide 530 may be formed. In such a case, the carrier concentration in the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542a and the conductor 542b, and suppresses the oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided so as to cover the side surface of the oxide 530 and come into contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lantern, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride or the like can also be used.
  • the insulator 544 it is preferable to use aluminum or an oxide containing one or both oxides of hafnium, such as aluminum oxide, hafnium oxide, aluminum, and an oxide containing hafnium (hafnium aluminate). ..
  • hafnium aluminate has higher heat resistance than the hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in the heat treatment in the subsequent step.
  • the conductors 542a and 542b are made of a material having oxidation resistance, or if the conductivity does not significantly decrease even if oxygen is absorbed, the insulator 544 is not an essential configuration. It may be appropriately designed according to the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to prevent impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b via the oxide 530c and the insulator 550. Further, it is possible to suppress the oxidation of the conductor 560 due to the excess oxygen contained in the insulator 580.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (upper surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed by using an insulator that contains excess oxygen and releases oxygen by heating, similarly to the above-mentioned insulator 524.
  • silicon oxide having excess oxygen silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, carbon, silicon oxide to which nitrogen is added, and vacancies are used.
  • Silicon oxide having can be used.
  • silicon oxide and silicon oxide nitride are preferable because they are stable against heat.
  • oxygen can be effectively applied from the insulator 550 to the channel forming region of the oxide 530b through the oxide 530c. Can be supplied. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 550 is reduced.
  • the film thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, it is possible to suppress a decrease in the amount of excess oxygen supplied to the oxide 530.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 550 may have a laminated structure as in the case of the second gate insulating film.
  • an insulator that functions as a gate insulating film is made of a high-k material and heat.
  • the conductor 560 that functions as the first gate electrode is shown as a two-layer structure in FIGS. 21A and 21B, but may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 560a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). Since the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 to reduce the conductivity.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • an oxide semiconductor applicable to the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b into a film by a sputtering method, the electric resistance value of the conductor 560a can be lowered to form a conductor. This can be called an OC (Oxide Controller) electrode.
  • OC Oxide Controller
  • the conductor 560b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, since the conductor 560b also functions as wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used. Further, the conductor 560b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon, resin, or the like silicon oxide and silicon oxide nitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having pores are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, the oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. It is preferable that the concentration of impurities such as water and hydrogen in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductor 542a and the conductor 542b.
  • the conductor 560 When miniaturizing a semiconductor device, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. Therefore, if the film thickness of the conductor 560 is increased, the conductor 560 may have a shape having a high aspect ratio. In the present embodiment, since the conductor 560 is provided so as to be embedded in the opening of the insulator 580, even if the conductor 560 has a shape having a high aspect ratio, the conductor 560 is formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580.
  • oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • the insulator 574 use one or more metal oxides selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like. Can be done.
  • the aluminum oxide film formed by the sputtering method can have a function as a barrier film for impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductor 540a and the conductor 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided so as to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as the conductor 546 and the conductor 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, the release of oxygen from the oxides constituting the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546 and the conductor 548. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring for connecting to the capacitance element 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided by using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed so as to surround the transistor 500, and an insulator having a high barrier property to hydrogen or water may be formed so as to cover the opening.
  • an insulator having a high barrier property to hydrogen or water By wrapping the transistor 500 with the above-mentioned insulator having a high barrier property, it is possible to prevent moisture and hydrogen from entering from the outside.
  • a plurality of transistors 500 may be put together and wrapped with an insulator having a high barrier property against hydrogen or water.
  • an opening is formed so as to surround the transistor 500, for example, an opening reaching the insulator 514 or the insulator 522 is formed, and the above-mentioned insulator having a high barrier property is provided so as to be in contact with the insulator 514 or the insulator 522.
  • the insulator having a high barrier property to hydrogen or water for example, the same material as the insulator 522 may be used.
  • the capacitive element 600 has a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 has a function as a plug or wiring for connecting to the transistor 500.
  • the conductor 610 has a function as an electrode of the capacitive element 600.
  • the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to a conductor having a high conductivity may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 620 is provided so as to overlap with the conductor 610 via the insulator 630.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • tungsten When it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum), or the like, which are low resistance metal materials, may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • FIGS. 22A and 22B are modifications of the transistor 500 shown in FIGS. 21A and 21B.
  • FIG. 22A is a sectional view of the transistor 500 in the channel length direction
  • FIG. 22B is a sectional view of the transistor 500 in the channel width direction. It is a figure.
  • the configuration shown in FIGS. 22A and 22B can also be applied to other transistors included in the semiconductor device of one aspect of the present invention, such as the transistor 300.
  • the transistor 500 having the configuration shown in FIGS. 22A and 22B is different from the transistor 500 having the configuration shown in FIGS. 21A and 21B in that it has an insulator 402 and an insulator 404. Further, it is different from the transistor 500 having the configuration shown in FIGS. 21A and 21B in that the insulator 552 is provided in contact with the side surface of the conductor 540a and the insulator 552 is provided in contact with the side surface of the conductor 540b. Further, it is different from the transistor 500 having the configuration shown in FIGS. 21A and 21B in that it does not have the insulator 520.
  • an insulator 402 is provided on the insulator 512. Further, the insulator 404 is provided on the insulator 574 and on the insulator 402.
  • an insulator 514, an insulator 516, an insulator 522, an insulator 524, an insulator 544, an insulator 580, and an insulator 574 are provided, and the insulator 404 is provided.
  • the insulator 404 includes an upper surface of the insulator 574, a side surface of the insulator 574, a side surface of the insulator 580, a side surface of the insulator 544, a side surface of the insulator 524, a side surface of the insulator 522, a side surface of the insulator 516, and an insulator. It is in contact with the side surface of the body 514 and the upper surface of the insulator 402, respectively. As a result, the oxide 530 and the like are separated from the outside by the insulator 404 and the insulator 402.
  • the insulator 402 and the insulator 404 have a high function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.) or water molecule.
  • hydrogen for example, at least one hydrogen atom, hydrogen molecule, etc.
  • the insulator 402 and the insulator 404 it is preferable to use silicon nitride or silicon nitride oxide, which is a material having a high hydrogen barrier property.
  • silicon nitride or silicon nitride oxide which is a material having a high hydrogen barrier property.
  • the insulator 552 is provided in contact with the insulator 581, the insulator 404, the insulator 574, the insulator 580, and the insulator 544.
  • the insulator 552 preferably has a function of suppressing the diffusion of hydrogen or water molecules.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride, which is a material having a high hydrogen barrier property.
  • silicon nitride is a material having a high hydrogen barrier property, it is suitable to be used as an insulator 552.
  • the insulator 552 By using a material having a high hydrogen barrier property as the insulator 552, it is possible to suppress the diffusion of impurities such as water or hydrogen from the insulator 580 or the like to the oxide 530 through the conductor 540a and the conductor 540b. Further, it is possible to suppress the oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b. As described above, the reliability of the semiconductor device according to one aspect of the present invention can be enhanced.
  • FIG. 23 is a cross-sectional view showing a configuration example of a semiconductor device when the transistor 500 and the transistor 300 have the configurations shown in FIGS. 22A and 22B.
  • An insulator 552 is provided on the side surface of the conductor 546.
  • the transistor 500 shown in FIGS. 22A and 22B may have its transistor configuration changed depending on the situation.
  • the transistor 500 of FIGS. 22A and 22B can be the transistor shown in FIG. 24 as a modification.
  • FIG. 24A is a cross-sectional view of the transistor in the channel length direction
  • FIG. 24B is a cross-sectional view of the transistor in the channel width direction.
  • the transistors shown in FIGS. 24A and 24B differ from the transistors shown in FIGS. 22A and 22B in that the oxide 530c has a two-layer structure of an oxide 530c1 and an oxide 530c2.
  • the oxide 530c1 is in contact with the upper surface of the insulator 524, the side surface of the oxide 530a, the upper surface and the side surface of the oxide 530b, the side surface of the conductor 542a and the conductor 542b, the side surface of the insulator 544, and the side surface of the insulator 580.
  • the oxide 530c2 is in contact with the insulator 550.
  • In-Zn oxide can be used as the oxide 530c1.
  • the same material as the material that can be used for the oxide 530c when the oxide 530c has a one-layer structure can be used.
  • n: Ga: Zn 1: 3: 4 [atomic number ratio]
  • Ga: Zn 2: 1 [atomic number ratio]
  • Ga: Zn 2: 5 [atomic number ratio].
  • Metal oxides can be used.
  • the oxide 530c By having the oxide 530c have a two-layer structure of the oxide 530c1 and the oxide 530c2, the on-current of the transistor can be increased as compared with the case where the oxide 530c has a one-layer structure. Therefore, the transistor can be applied as, for example, a power MOS transistor.
  • the oxide 530c of the transistors having the configurations shown in FIGS. 21A and 21B can also have a two-layer structure of oxide 530c1 and oxide 530c2.
  • the transistor having the configuration shown in FIGS. 24A and 24B can be applied to, for example, the transistor 300 shown in FIGS. 19 and 20. Further, for example, as described above, the transistor 300 can be applied to the transistor Tr12 of the memory cell array CA included in the arithmetic circuit MAC1 or the like described in the above embodiment.
  • the transistors shown in FIGS. 24A and 24B can also be applied to transistors other than the transistors 300 and 500 included in the semiconductor device of one aspect of the present invention.
  • FIG. 25 is a cross-sectional view showing a configuration example of a semiconductor device when the transistor 500 has the transistor configuration shown in FIG. 21A and the transistor 300 has the transistor configuration shown in FIG. 24A.
  • the insulator 552 is provided on the side surface of the conductor 546.
  • the transistor 300 and the transistor 500 can both be OS transistors, and the transistor 300 and the transistor 500 can have different configurations.
  • FIG. 26A to 26C show the capacitance element 600A as an example of the capacitance element 600 applicable to the semiconductor device shown in FIG.
  • FIG. 26A is a top view of the capacitive element 600A
  • FIG. 26B is a perspective view showing a cross section of the capacitive element 600A at the alternate long and short dash line L3-L4
  • FIG. 26C shows a cross section of the capacitive element 600A at the alternate long and short dash line W3-L4. It is a perspective view.
  • the conductor 610 functions as one of the pair of electrodes of the capacitance element 600A, and the conductor 620 functions as the other of the pair of electrodes of the capacitance element 600A. Further, the insulator 630 functions as a dielectric material sandwiched between the pair of electrodes.
  • Examples of the insulator 630 include silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, and hafnium nitride. Zirconium oxide or the like may be used, and it can be provided in a laminated or single layer.
  • the capacitive element 600A can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved.
  • the electrostatic breakdown of the element 600A can be suppressed.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • the insulator 630 may include, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST).
  • Insulators containing high-k material may be used in single layers or in layers. For example, when the insulator 630 is laminated, a three-layer laminate in which zirconium oxide, aluminum oxide, and zirconium oxide are formed in this order, or zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are formed. A four-layer laminate or the like formed in order may be used.
  • the insulator 630 a compound containing hafnium and zirconium may be used.
  • problems such as leakage currents in transistors and capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • a high-k material for the gate insulator and the insulator that functions as a dielectric used for the capacitive element it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • the capacitance element 600 is electrically connected to the conductor 546 and the conductor 548 at the lower part of the conductor 610.
  • the conductor 546 and the conductor 548 function as plugs or wirings for connecting to another circuit element. Further, in FIGS. 26A to 26C, the conductor 546 and the conductor 548 are collectively referred to as the conductor 540.
  • FIGS. 26A to 26C in order to clearly show the figure, an insulator 586 in which the conductor 546 and the conductor 548 are embedded, and an insulator 650 covering the conductor 620 and the insulator 630 are shown. Is omitted.
  • the capacitive element 600 shown in FIGS. 19, 20, 26A to 26C is a planar type, but the shape of the capacitive element is not limited to this.
  • the capacitance element 600 may be the cylinder type capacitance element 600B shown in FIGS. 27A to 27C.
  • FIG. 27A is a top view of the capacitive element 600B
  • FIG. 27B is a cross-sectional view taken along the alternate long and short dash line L3-L4 of the capacitive element 600B
  • FIG. 27C is a perspective view showing a sectional view taken along the alternate long and short dash line W3-L4 of the capacitive element 600B. is there.
  • the capacitive element 600B includes a pair of an insulator 631 on an insulator 586 in which a conductor 540 is embedded, an insulator 651 having an opening, and a conductor 610 that functions as one of a pair of electrodes. It has a conductor 620 that functions as the other of the electrodes of the above.
  • the insulator 586, the insulator 650, and the insulator 651 are omitted in order to clearly show the figure.
  • the same material as the insulator 586 can be used.
  • the conductor 611 is embedded so as to be electrically connected to the conductor 540.
  • the conductor 611 for example, the same material as the conductor 330 and the conductor 518 can be used.
  • the same material as the insulator 586 can be used.
  • the insulator 651 has an opening, and the opening is superimposed on the conductor 611.
  • the conductor 610 is formed on the bottom portion and the side surface of the opening. That is, the conductor 610 is superposed on the conductor 611 and is electrically connected to the conductor 611.
  • an opening is formed in the insulator 651 by an etching method or the like, and then the conductor 610 is formed by a sputtering method, an ALD method or the like. After that, the conductor 610 formed on the insulator 651 may be removed while leaving the conductor 610 formed in the opening by a CMP (Chemical Mechanical Polishing) method or the like.
  • CMP Chemical Mechanical Polishing
  • the insulator 630 is located on the insulator 651 and on the forming surface of the conductor 610.
  • the insulator 630 functions as a dielectric sandwiched between a pair of electrodes in the capacitive element.
  • the conductor 620 is formed on the insulator 630 so as to fill the opening of the insulator 651.
  • the insulator 650 is formed so as to cover the insulator 630 and the conductor 620.
  • the cylinder-type capacitive element 600B shown in FIGS. 27A to 27C can have a higher capacitance value than the planar type capacitive element 600A. Therefore, for example, by applying the capacitance element 600B as the capacitance C1 and the capacitance C2 described in the above embodiment, the voltage between the terminals of the capacitance can be maintained for a long time.
  • CAC-OS Cloud-Aligned Composite Oxide Semiconductor
  • CAAC-OS c-axis Aligned Semiconductor Oxide Semiconductor
  • the CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material.
  • the conductive function is the function of allowing electrons (or holes) to flow as carriers
  • the insulating function is the function of allowing electrons (or holes) to be carriers. It is a function that does not shed.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level. Further, the conductive region and the insulating region may be unevenly distributed in the material. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • CAC-OS or CAC-metal oxide when the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to the insulating region and a component having a narrow gap due to the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field effect mobility can be obtained in the ON state of the transistor.
  • CAC-OS or the CAC-metal composite can also be referred to as a matrix composite material (matrix composite) or a metal matrix composite material (metal matrix composite).
  • Oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), and the like. There are amorphous oxide semiconductors and the like.
  • FIG. 28A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • oxide semiconductors typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO is roughly classified into Amorphous (amorphous), Crystalline (crystallinity), and Crystal (crystal).
  • Amorphous includes complete amorphous.
  • the Crystalline includes CAAC (c-axis aligned crystalline), nc (nanocrystalline), and CAC (Cloud-Aligned Composite).
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline
  • CAC Cloud-Aligned Composite
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of Crystal line.
  • Crystal includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 28A is an intermediate state between Amorphous (amorphous) and Crystal (crystal), and belongs to a new boundary region (New crystal line phase).
  • the structure is in the boundary region between Amorphous and Crystal. That is, the structure can be rephrased as a structure completely different from the energetically unstable Amorphous (amorphous) and Crystal (crystal).
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) image.
  • XRD X-ray diffraction
  • FIGS. 28B and 28C the XRD spectra of quartz glass and IGZO (also referred to as crystalline IGZO) having a crystal structure classified into Crystalline are shown in FIGS. 28B and 28C.
  • FIG. 28B is a quartz glass
  • FIG. 28C is an XRD spectrum of crystalline IGZO.
  • the thickness of the crystalline IGZO shown in FIG. 28C is 500 nm.
  • the shape of the peak of the XRD spectrum of quartz glass is almost symmetrical.
  • the peak of the XRD spectrum of crystalline IGZO is asymmetrical.
  • the asymmetrical shape of the peaks in the XRD spectrum clearly indicates the existence of crystals. In other words, if the shape of the peak of the XRD spectrum is not symmetrical, it cannot be said that it is amorphous.
  • the crystal structure of the film can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • a diffraction pattern also referred to as a microelectron diffraction pattern
  • the diffraction pattern of the IGZO film formed with the substrate temperature at room temperature is shown in FIG. 28D.
  • CAAC-OS has c-axis orientation, and has a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and have strain.
  • the strain refers to a region in which a plurality of nanocrystals are connected, in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned.
  • Nanocrystals are basically hexagons, but they are not limited to regular hexagons and may be non-regular hexagons. Further, in the strain, it may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear grain boundary also referred to as grain boundary
  • the distortion of the lattice arrangement suppresses the formation of crystal grain boundaries. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In—Zn oxide and In—Ga—Zn oxide are preferable because they can suppress generation of crystal grain boundaries more than In oxide.
  • CAAC-OS is a layered crystal in which a layer having indium and oxygen (hereinafter, In layer) and a layer having elements M, zinc, and oxygen (hereinafter, (M, Zn) layer) are laminated. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M of the (M,Zn) layer is replaced with indium, it can be expressed as an (In,M,Zn) layer. Further, when the indium of the In layer is replaced with the element M, it can be expressed as the (In, M) layer.
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS since a clear crystal grain boundary cannot be confirmed, it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • the crystallinity of an oxide semiconductor might be lowered due to entry of impurities, generation of defects, or the like; therefore, the CAAC-OS can be referred to as an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor including the CAAC-OS is highly heat resistant and highly reliable. Further, the CAAC-OS is stable even at a high temperature (so-called thermal budget) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, nc-OS may be indistinguishable from a-like OS and amorphous oxide semiconductors depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention may have two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, nc-OS, and CAAC-OS.
  • an oxide semiconductor having a low carrier concentration for the transistor it is preferable to use an oxide semiconductor having a low carrier concentration for the transistor.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density may be referred to as high-purity intrinsic or substantially high-purity intrinsic, and may be referred to as true or substantially true.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms /. It is cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18 Atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, still more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. It is less than 3 , more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the multiplication circuit AME shown in FIG. 29A is a part of an actually prototyped arithmetic circuit, and corresponds to the memory cell AM of the arithmetic circuit MAC1 described in the second embodiment. Therefore, each of the transistor M1 and the capacitance CP included in the multiplication circuit AME corresponds to the transistor M1 and the capacitance C1 included in the memory cell AM shown in FIG. In particular, the transistor M2-1 and the transistor M2-2 included in the multiplication circuit AME correspond to the transistor M2 included in the memory cell AM shown in FIG. That is, the transistor M2-1 and the transistor M2-2 are electrically connected in series, and the gates of each other are electrically connected.
  • the transistor M2-1 and the transistor M2-2 are collectively referred to as a transistor M2.
  • the wiring VY shown in FIG. 29A corresponds to the wiring BL in FIG. 9
  • the wiring BW shown in FIG. 29A corresponds to the wiring WD in FIG. 9
  • the wiring VX shown in FIG. 29A corresponds to the wiring CL in FIG.
  • the wiring WW shown in FIG. 29A corresponds to the wiring WL in FIG.
  • the transistor M1 included in the multiplication circuit AME has a back gate, and the back gate is electrically connected to the wiring BG.
  • the transistor M1 is an OS transistor in which In-Ga-Zn oxide is contained in the channel forming region, and the channel length of the transistor M1 (hereinafter referred to as L length) is 0.35 ⁇ m, and the channel width (channel width (hereinafter referred to as L length)).
  • L length the channel length of the transistor M1
  • W length channel width
  • the transistor M2 is a Si transistor in which single crystal silicon is contained in the channel forming region, and the L length of the transistor M2-1 and the transistor M2-2 is 8 ⁇ m and the W length is 0.32 ⁇ m.
  • FIG. 29B is a photograph of the upper surface of the cell array CA3 having the prototype multiplication circuit AME taken using an optical microscope.
  • the multiplication circuits AME are arranged in a matrix of 9 ⁇ 16.
  • One multiplication circuit AME of the cell array CA3 is electrically connected to each of the electrode pads EP1 to EP6.
  • the electrode pad EP1 is electrically connected to the wiring WW
  • the electrode pad EP2 is electrically connected to the wiring BW
  • the electrode pad EP3 is electrically connected to the wiring VX
  • the electrode pad EP4 is electrically connected to the wiring BG.
  • the electrode pad EP5 is electrically connected to the wiring VY
  • the electrode pad EP6 is electrically connected to the wiring VR.
  • the data to be written to the node NM was a potential V W in the range of 0 V or more and 2.5 V or less in 0.1 V increments, and the potential was given from the wiring BW.
  • the wiring WW is 0V
  • the wiring BW is 0V
  • the wiring VX is 0V
  • the wiring BG is -6V
  • the wiring VY is 0V
  • the wiring VR is 0V.
  • a voltage of 0V was applied to the wiring WW
  • 0V was applied to the wiring BW
  • -6V was applied to the wiring BG
  • 3V was applied to the wiring VY
  • 0V was applied to the wiring VR.
  • the potential given to the wiring VX was set to the potential V X in the range of 0 V or more and 3.0 V or less in 0.1 V increments.
  • the table below summarizes the potentials given to each of the wiring WW, wiring BW, wiring VX, wiring BG, wiring VY, and wiring VR when each of the write operation, data retention, and read operation is performed in the multiplication circuit AME. It was.
  • FIG. 30A shows the characteristics of the potential V W , the potential V X, and the source-drain current I DS (V W , V X ). From FIG 30A, to secure the V X to an arbitrary potential, by increasing the V W, results I DS (V W, V X ) is increased is obtained. In addition, increasing V W corresponds to shifting the threshold value of M2 to minus. In addition, by fixing V W to an arbitrary potential and increasing V X , the result was obtained that IDS (V W , V X ) increased. In addition, the V W and 1.5V, when the V X was set to 1.5V, I DS (V W, V X) was roughly estimated to 1.3 ⁇ A.
  • V W0 and 1.5V, and the V X0 and 1.5V, the I DS (V W0, V X0 ) 1.3 ⁇ A.
  • I DS when given [Delta] V W as a voltage change amount V W0 (V W0 + ⁇ V W , V X0) I DS (V W0 when given [Delta] V X as a voltage change amount V X0, V X0 + [Delta] V X), and provides a [Delta] V W as a voltage change amount V W0, and I DS (V W0 + ⁇ V W when given [Delta] V X as a voltage change amount V X0, consider V X0 + ⁇ V X).
  • ⁇ I y is defined by the following equation.
  • V W0 + ⁇ V W is a voltage given from the wiring BW
  • the voltage range of ⁇ V W is -1V or more and 1V or less.
  • V X0 + ⁇ V X is a voltage given from the wiring BW
  • the voltage range of ⁇ V X is ⁇ 1.5V or more and 1.5V or less.
  • the relationship between ⁇ I y , ⁇ V W , and ⁇ V X can be represented in FIG. 30B. That is, the difference current ⁇ I y is determined according to the product of ⁇ V W and ⁇ V X.
  • the slope differs depending on the temperature
  • the correlation between ⁇ I y and ⁇ V X in each ⁇ V W is 0.989 or more, and the slope can be adjusted by appropriately normalizing the correlation according to the temperature. It is considered that the correction can be easily performed.
  • 32A and 32B are graphs showing the time change of the amount of current flowing between the source and drain of the transistor M2 after the data is held in the node NM.
  • ⁇ V X was set to 1.0V (the potential of the wiring VX was 2.5V)
  • ⁇ V X was set to ⁇ 1.0V (the potential of the wiring VX was 0. 5V).
  • ⁇ I y 1.0 ⁇ V X
  • ⁇ I y 0.5 ⁇ V X
  • ⁇ I y ⁇ 0.5 ⁇ V X
  • ⁇ I y ⁇ 1.0 ⁇ V.
  • the straight line of the linear function of X is shown.
  • ⁇ V X is 1.0 V (the potential of the wiring V X is 2.5 V).
  • a reading operation was performed and the calculation of the difference current ⁇ I y was repeated 50 times, and the average of 50 times was taken as the difference current ⁇ I y at the ⁇ V W. With this as one set, the difference current ⁇ I y for 50 sets was measured for each ⁇ I W.
  • the horizontal axis shows the difference current [Delta] I y, shows a cumulative frequency is on the vertical axis. From FIG. 33B, the variation in data writing is generally within the range of ⁇ 0.4% or more and 0.4% or less.
  • ⁇ I y the dependence of ⁇ I y on the element variation in ⁇ V X is weak, and there is a tendency that ⁇ V W does not depend on the absolute value.
  • the causes of the element variation of ⁇ I y are, for example, the variation in the saturation mobility of the Si transistor and the large contribution of the drain current in the saturation region of the Si transistor deviating from the gradual approximation (square approximation). Conceivable.
  • FIGS. 35A to 35D the results of Monte Carlo analysis are shown in FIGS. 35A to 35D.
  • the model of the neural network is shown in FIG. 36, and the neural network has an input layer, an intermediate layer, and an output layer.
  • the input layer has 784 neurons
  • the middle layer has 100 neurons
  • the output layer has 10 neurons.
  • the neural network was implemented on a computer using the programming language Python, and the weight coefficient was calculated by learning using the handwritten character data set MNIST on the implemented neural network.
  • the arithmetic circuit having the cell array CA3 of FIG. 29B was used as the multiplication in the model of FIG. 36, and the weighting coefficient was held in each of the multiplication circuits AME of the cell array CA3 to perform inference.
  • the activation function in the intermediate layer was defined as the sigmoid function
  • the activation function in the output layer was defined as the softmax function.
  • the inference accuracy in the arithmetic circuit having the cell array CA3 of FIG. 29B was 97.77%.
  • the inference accuracy was 97.89% when the calculation in the product-sum operation was ideal multiplication (calculation is performed on a computer using the programming language Python). Therefore, in the model of FIG. 36, the inference accuracy when the arithmetic circuit of this embodiment is used is almost the same as the inference accuracy when the multiply-accumulate operation is an ideal multiplication.
  • FIG. 37 is an example of a circuit configuration in which the arithmetic circuit MAC1A shown in FIG. 13 is modified. Therefore, in the arithmetic circuit MAC1A shown in FIG. 37, the description of the portion where the content overlaps with the arithmetic circuit MAC1A of FIG. 13 will be omitted.
  • the arithmetic circuit MAC1A shown in FIG. 37 has a configuration in which a plurality of rows of memory cells AM of the memory cell array CA of FIG. 13 are arranged, and the circuit CMS of FIG. 13 and the circuit OFAC of FIG. 13 are modified. Further, the memory cells AM of the memory cell array CA in FIG. 37 may be arranged in a plurality of rows.
  • the circuit CMS of FIG. 37 changes the circuit CMS of FIG. 13 according to the memory cells AM arranged in the plurality of columns.
  • the configuration is as follows.
  • the current mirror circuit CM included in the circuit CMS of FIG. 37 corresponds to the transistor Tr32 [1] and the transistor Tr32 [2] corresponding to the transistor Tr32 of FIG. 13 and the current source circuit CS1 of FIG.
  • Current source circuit CS1 [1] and current source circuit CS1 [2] current source circuit CS2 [1] and current source circuit CS2 [2] corresponding to the current source circuit CS2 in FIG. 13, and the switch in FIG. It has a switch SW3 [1] and a switch SW3 [2], which correspond to SW3.
  • the transistor Tr32 [1], the current source circuit CS1 [1], and the current source circuit CS2 [1] of FIG. 30 are the memory cells AM [1,1] and the memory cells AM [1,1] arranged in the first row of the memory cell array CA. To perform a product-sum calculation of the first data held in the memory cell AM [2,1] and the second data input to the memory cell AM [1,1] and the memory cell AM [2,1]. It is a circuit of. Further, the transistor Tr32 [2], the current source circuit CS1 [2], and the current source circuit CS2 [2] of FIG. 30 are the memory cells AM [1, 2] and the memory cells AM [1, 2] arranged in the first row of the memory cell array CA. To perform a product-sum calculation of the first data held in the memory cell AM [2,2] and the second data input to the memory cell AM [1,2] and the memory cell AM [2,2]. It is a circuit of.
  • the circuit OFAC includes a switch SW4 [1] and a switch SW4 [2] corresponding to the switch SW4 in FIG. 13, a resistor RE [1] and a resistor RE [2] corresponding to the resistor RE in FIG. It has an operational amplifier OP [1] and an operational amplifier OP [2].
  • the first terminal of the switch SW4 [1] is electrically connected to the first terminal of the switch SW3 [1], and the second terminal of the switch SW4 [1] is the first terminal of the resistor RE [1] and the operational amplifier. It is electrically connected to the inverting input terminal of OP [1].
  • the non-inverting input terminal of the operational amplifier OP [1] is electrically connected to the wiring VdL, and the output terminal of the operational amplifier OP [1] is connected to the second terminal of the resistor RE [1] and the wiring NIL [1]. It is electrically connected. That is, the current-voltage conversion circuit is composed of the resistor RE [1] and the operational amplifier OP [1].
  • the switch SW4 [2], the resistor RE [2], and the operational amplifier OP [2] have the same electrical connection configuration as the switch SW4 [1], the resistor RE [1], and the operational amplifier OP [1]. ing. Therefore, a current-voltage conversion circuit is also configured for the resistor RE [2] and the operational amplifier OP [2].
  • Wiring VdL functions as wiring that supplies a constant voltage.
  • the constant voltage is input as a reference potential of the above-mentioned current-voltage conversion circuit.
  • the current-voltage conversion circuit composed of the resistor RE [1] and the operational amplifier OP [1] includes the memory cell AM in the first row of the memory cell array CA, the current source circuit CS1 [1], and the current source circuit CS2 [ It has a function of converting the current I 5 generated by the transistor Tr32 [1] and the current I5 into a voltage.
  • the current-voltage conversion circuit composed of the resistor RE [2] and the operational amplifier OP [2] includes the memory cell AM in the second row of the memory cell array CA, the current source circuit CS1 [2], and the current source circuit. It has a function of converting the current I 5 generated by the CS2 [2] and the transistor Tr32 [2] into a voltage.
  • the memory cell array CA of FIG. 37 is configured such that the memory cells AM are arranged in a matrix of n rows and 1 column, and the product of the first data and the second data in the arithmetic circuit MAC1A using a circuit simulator. The sum operation was performed.
  • the circuit configuration of the memory cell AM and the memory cell AMref is the same as that of the memory cell AM and the memory cell AMref shown in FIG. Further, the transistor Tr12 and the transistors Tr31 to Tr34 are assumed to be Si transistors, and the L length is set to 8 ⁇ m and the W length is set to 0.32 ⁇ m. Further, assuming that the transistor Tr11 is an OS transistor, the L length is 0.35 ⁇ m and the W length is 0.35 ⁇ m.
  • the memory cell AM included in the memory cell array CA of the arithmetic circuit MAC1A input to the circuit simulator is set as the memory cell AM [1,1] to the memory cell AM [25,1], and the wiring CL for inputting the second data is wired.
  • Each of the memory cell AM [1,1] to the memory cell AM [25,1] holds a potential corresponding to "-1" or a potential corresponding to "+1” as the first data (weight coefficient).
  • the potential corresponding to "-1", "0", or "+1” was input to the wiring CL [1] to the wiring CL [25] as the second data (value of the signal of the neuron).
  • FIG. 38A is a graph showing the calculated value of the product-sum calculation under a plurality of conditions calculated by the calculation circuit MAC1A input to the circuit simulator.
  • “+1” is input as the second data (neuron signal value) in the wiring CL [1] to the wiring CL [25] in the period from 25 ⁇ s to 44 ⁇ s, and the period from 44 ⁇ s to 62 ⁇ s.
  • "0” is input as the second data (neuron signal value) in the wiring CL [1] to the wiring CL [25], and the wiring CL [1] to the wiring CL [1] to the wiring CL [1] to 80 ⁇ s in the period from 62 ⁇ s to 80 ⁇ s.
  • FIG. 38B is a graph showing the calculated values of the product-sum operation in each case, where n of the number of rows of the memory cell array CA of the arithmetic circuit MAC1A is 1, 2, 4, 9, 16, and 25.
  • the condition CND1 shows the result of the calculated value when all the first data (weighting coefficient) is set to "+1" and all the second data (the value of the neuron signal) is set to "+1"
  • the condition CND2 is The results of the calculated values when all the first data (weighting coefficients) are set to "0" and all the second data (neuron signal values) are set to "0” are shown, and the condition CND3 is all the first.
  • the result of the calculated value is shown when the data (weight coefficient) is set to "-1" and all the second data (neuron signal values) are set to "+1".
  • FIGS. 39A and 39B are histograms showing how much the product values vary by giving the characteristics of the transistors Tr12 and the transistors Tr31 to Tr34 included in the arithmetic circuit MAC1A in the manufacturing process.
  • the product of the first data (weight coefficient) and the second data (transistor signal value) is calculated for each characteristic variation, and the variation of the value of the product is shown in FIGS. 39A and 39A. It is summarized in 39B.
  • FIG. 39A the degree of variation in the product with the first data (weighting factor) set to “-1” and the second data (neuron signal value) set to “+1” and the first data (weighting factor) set to “+1”. It is a histogram showing the degree of variation of the product with +1 ”and the second data (neuron signal value) as“ -1 ”.
  • FIG. 39B the degree of variation in the product with the first data (weighting coefficient) set to “+1” and the second data (neuron signal value) set to “+1” and the first data (weighting coefficient) are shown. It is a histogram which showed the degree of variation of the product which was set to "-1” and the second data (value of the signal of a neuron) was set to "-1".
  • the arithmetic circuit MAC1A shown in FIG. 37 is configured by the circuit simulator, and the arithmetic circuit MAC1A is operated on the simulation to perform the neural. The result of comparing the inference accuracy of each of the case where the network calculation is performed and the case of performing the network calculation will be described.
  • the neural network used in this calculation is a model of the hierarchical neural network shown in FIG. 36.
  • the input layer has 784 neurons
  • the intermediate layer has 100 neurons
  • the output layer has 10 neurons.
  • the activation function applied to the product-sum calculation result of the weighting coefficient between the input layer and the intermediate layer and the output signal of the neuron is the sigmoid function
  • the product-sum calculation result of the intermediate layer, the output layer, and the output signal of the neuron is the softmax function.
  • the weighting coefficient was obtained by implementing the neural network on a computer in advance using a programming language (Python) and learning using the above-mentioned 60,000 MNIST data sets.
  • the inference accuracy was 96.52%. Further, the inference accuracy when the arithmetic circuit MAC1A is operated on the simulation to perform the above-mentioned neural network arithmetic is 96.25%, which is almost the same as the inference accuracy in the neural network arithmetic using the programming language. The result was.
  • FIG. 40A The result of the output of the neural network is shown in FIG. 40A.
  • the graph on the left side of FIG. 40A is the result of the calculation of the neural network constructed by the circuit simulator, and the graph on the right side of FIG. 40A is the calculation of the neural network constructed by using the programming language (Python). It is the result of being lost.
  • FIG. 40A shows an output when 100 handwritten characters (10 handwritten characters of “0” to “9” each) are given as input images of each neural network from 10,000 test data as an example. It represents the output OUT [0] to OUT [9] of each neuron in the layer.
  • each graph indicates the input of handwritten characters of "0" to "9", and the vertical axis of the graph is the value output from the neurons in the output layer (note that the vertical axis of each graph is the vertical axis of each graph.
  • the range is -20 or more and 20 or less).
  • FIG. 40B shows the correlation between the values of the outputs OUT [0] to OUT [9] of the neurons in each output layer when they are input to each.
  • the horizontal axis is the value output from the neurons in the output layer of the neural network constructed by using the programming language (Python)
  • the vertical axis is the value output from the neuron of the neural network constructed by the circuit simulator. It is the value output from the neurons in the output layer of.
  • the correlation coefficient of each graph shown in FIG. 40B is as shown in the following table. From the table, the correlation coefficient of each of OUT [0] to OUT [9] is 0.99 or more.
  • FIG. 41 shows an example of the output waveforms of the outputs OUT [0] to OUT [9] of the neurons in the output layer in the neural network configured by the above circuit simulator.
  • the delay of the output signal with respect to the input signal is about 40 ns, and the operating frequency can be expected to be about 25 MHz.
  • the power consumption is 15.6 mW. From these, when the calculation efficiency is estimated, 3.2 TOPS / W can be obtained.
  • SIH System, ED: Electronic device, WSV: Electronic device, INTFC: Input / output interface, CTL: Control unit, PTN: Conversion unit, WPTN: Conversion unit, DTB1: Database, DTB2: Database, WDTB1: Database, WDTB2: Database , MP: Storage, INF: External interface, STI01: Step, STI02: Step, STI03: Step, STI04: Step, STI05: Step, STI06: Step, STI07: Step, STI08: Step, PH1: Step, PH2: Step , PH3: Stage, PH4: Stage, PH5: Stage, PH6: Stage, PIC: Image, DOC: Document file, NTL: Netlist, CSW: Name, SPC: Space, CNP: Name, PKEDN: Netlist, PKPN: Net list, HSCN: Net list, HSPN: Net list, PKEDD: Information, PKPD: Information, HSCD: Information, HSPD: Information,

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Abstract

回路図、又は回路構成を示す文書からネットリストを作成するシステムを提供する。 第１電子機器を有し、第１電子機器は、入出力インターフェースと、制御部と、第１変換部と、を 有する、ＡＩシステムであって、入出力インターフェースは、制御部に電気的に接続され、第１変 換部は、制御部に電気的に接続されている。入出力インターフェースは、ユーザが操作することに よって生成された入力データを制御部に送信する機能を有し、制御部は、入力データを第１変換部 に送信する機能を有する。なお、入力データは、回路構成が描かれた回路図、又は回路構成が示さ れた文書ファイルとする。第１変換部は、ニューラルネットワークが構成された回路を有しており、 第１変換部のニューラルネットワークを用いて入力データをネットリストに変換する。

Description

ＡＩシステム、及びＡＩシステムの動作方法
　本発明の一態様は、ＡＩシステム、及びＡＩシステムの動作方法に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　人工ニューラルネットワーク（以下、ニューラルネットワークと呼称する。）は、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
　例えば、特許文献１には、二次電池の充電特性を画像用データに変換して、畳み込みニューラルネットワーク（ＣＮＮ）を用いて、当該画像用データから二次電池の正常な特性と、異常な特性と、を判別する、制御システムが開示されている。また、例えば、特許文献２には、ニューラルネットワークなどを用いて、文献データを解析するシステムが開示されている。
国際公開第２０１９／０２１０９５号 特開２０１８−４９４３０号公報
　電子機器、半導体装置、半導体ウェハなどを作製する場合、例えば、それらの仕様をあらかじめ定めておき、当該仕様に基づいて回路図の作成が行われる。しかし、仕様が同じであっても、回路図の作成者によっては、配線、回路素子などの向き、配置などが異なって設計される場合がある。このため、仕様及び回路構成は同じであっても、回路図の見た目が異なってしまうことがある。
　つまり、仕様及び回路構成が同じであっても、その回路の表し方によっては、数多くのパターンの回路図が存在しえる。このため、ＡＩ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）などによる画像認識の処理を用いて、例えば、あるデータベース内に対して、回路図を入力画像として画像検索を行うとき、当該データベース内に仕様及び回路構成が当該回路図と同じ回路が存在したとしても、見た目が入力画像と異なる場合があるため、当該データベース内の回路は画像検索の結果に出力されないことがある。
　本発明の一態様は、回路構成を示す画像又は文書をネットリストに変換するＡＩシステムを提供することを課題の一とする。又は、本発明の一態様は、回路構成の検索が可能なＡＩシステムを提供することを課題の一とする。又は、本発明の一態様は、新規のＡＩシステムを提供することを課題の一とする。又は、本発明の一態様は、新規のＡＩシステムの動作方法を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１電子機器を有し、第１電子機器は、入出力インターフェースと、制御部と、第１変換部と、を有するＡＩシステムである。入出力インターフェースは、制御部に電気的に接続され、第１変換部は、制御部に電気的に接続されている。また、入出力インターフェースは、ユーザが操作することによって生成された入力データを制御部に送信する機能を有し、制御部は、入力データを第１変換部に送信する機能を有する。第１変換部は、ニューラルネットワークが構成された回路を有し、第１変換部は、ニューラルネットワークによって入力データを第１ネットリストに変換する機能を有する。なお、入力データは、回路構成が描かれた回路図、又は回路構成が示された文書ファイルである。
（２）
　又は、本発明の一態様は、上記（１）の構成において、第１電子機器は、第１データベースと、第２データベースと、を有してもよい。第１データベースは、制御部に電気的に接続され、第２データベースは、制御部に電気的に接続されている。第１データベースには、第２ネットリストが保存されており、第２データベースには、第２ネットリストに紐付けされた文献データが保存されている。制御部は、第１データベースを対象に、第１ネットリストの回路構成の検索を行う機能と、第１ネットリストの回路構成の検索において、第２ネットリストが見つかった場合に、文献データを第２データベースから読み出して、入出力インターフェースに出力する機能と、を有する。
（３）
　又は、本発明の一態様は、上記（１）の構成において、第２電子機器を有し、第１電子機器は、外部インターフェースを有し、第２電子機器は、第３データベースと、第４データベースと、を有してもよい。第３データベースは、外部インターフェースに電気的に接続され、第４データベースは、外部インターフェースに電気的に接続され、第３データベースには、第２ネットリストが保存されており、第４データベースには、第２ネットリストに紐付けされた文献データが保存されている。制御部は、外部インターフェースを介して、第２電子機器と通信を行って、第３データベースを対象に、第１ネットリストの回路構成の検索を行う機能と、第１ネットリストの回路構成の検索において、第３データベースから第２ネットリストが見つかった場合に、文献データを第４データベースから読み出して、入出力インターフェースに出力する機能と、を有する。
（４）
　又は、本発明の一態様は、第１電子機器と、第２電子機器と、を有し、第１電子機器は、入出力インターフェースと、制御部と、外部インターフェースと、を有し、第２電子機器は、第２変換部を有するＡＩシステムである。入出力インターフェースは、制御部に電気的に接続され、外部インターフェースは、制御部と、第２電子機器の第２変換部に電気的に接続されている。また、入出力インターフェースは、ユーザが操作することによって生成された入力データを制御部に送信する機能を有し、制御部は、入力データを、外部インターフェースを介して、第２電子機器の第２変換部に送信する機能を有する。第２変換部は、ニューラルネットワークが構成された回路を有し、第２変換部は、ニューラルネットワークによって入力データを第１ネットリストに変換する機能を有し、制御部は、外部インターフェースを介して、第２電子機器から第１ネットリストを取得する機能を有する。なお、入力データは、回路構成が描かれた回路図、又は回路構成が示された文書ファイルである。
（５）
　又は、本発明の一態様は、上記（４）の構成において、第２電子機器は、第３データベースと、第４データベースと、を有してもよい。第３データベースは、外部インターフェースに電気的に接続され、第４データベースは、外部インターフェースに電気的に接続されている。また、第３データベースには、第２ネットリストが保存されており、第４データベースには、第２ネットリストに紐付けされた文献データが保存されている。制御部は、外部インターフェースを介して、第２電子機器と通信を行って、第３データベースを対象に、第１ネットリストの回路構成の検索を行う機能と、第１ネットリストの回路構成の検索において、第３データベースから第２ネットリストが見つかった場合に、文献データを第４データベースから読み出して、入出力インターフェースに出力する機能と、を有する。
（６）
　又は、本発明の一態様は、入出力インターフェースと、制御部と、第１変換部と、を有するＡＩシステムの動作方法である。第１変換部は、ニューラルネットワークが構成された回路を有しており、入出力インターフェースは、制御部に電気的に接続され、第１変換部は、制御部に電気的に接続されている。ＡＩシステムの動作方法は、第１乃至第３ステップを有する。第１ステップは、ユーザによって作成された入力データが、制御部に入力されるステップを有し、第２ステップは、第１変換部のニューラルネットワークによって、入力データを第１ネットリストに変換するステップを有し、第３ステップは、制御部を介して、入出力インターフェースに出力するステップを有する。
（７）
　又は、本発明の一態様である上記（６）の動作方法は、第４乃至第６ステップを有してもよい。ＡＩシステムは、第１データベースと、第２データベースと、を有し、また、第１データベースは、制御部に電気的に接続され、第２データベースは、制御部に電気的に接続されている。第１データベースには、第２ネットリストが保存されており、第２データベースには、第２ネットリストに紐付けされた文献データが保存されている。第４ステップは、第１データベースを対象に、第１ネットリストの回路構成の検索を行うステップを有し、第５ステップは、第４ステップで第１データベースから第２ネットリストが見つかった場合に、文献データを第２データベースから読み出して、入出力インターフェースに出力するステップを有し、第６ステップは、第４ステップで第１データベースから第２ネットリストが見つからなかった場合に、制御部が、第１ネットリストが第１データベースから見つからなかったという情報を入出力インターフェースに出力するステップを有する。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、抵抗値を有する回路素子、配線などとする。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとする。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「１対の導電体」「１対の導電領域」「１対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　一般的に、「電流」とは、正の荷電体の移動に伴う電荷の移動現象（電気伝導）として定義されているが、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本発明の一態様によって、回路構成を示す画像又は文書をネットリストに変換するＡＩシステムを提供することができる。又は、本発明の一態様によって、回路構成の検索が可能なＡＩシステムを提供することができる。又は、本発明の一態様によって、新規のＡＩシステムを提供することができる。又は、本発明の一態様によって、新規のＡＩシステムの動作方法を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、システムの構成例を示すブロック図である。
図２は、システムの構成例を示すブロック図である。
図３は、システムの動作例を示すフローチャートである。
図４は、システムの動作例を示すフローチャートである。
図５は、回路図からネットリストを作成する手順を説明する図である。
図６は、文書ファイルからネットリストを作成する手順を説明する図である。
図７は、システムの動作例を説明するブロック図である。
図８Ａ及び図８Ｂは、階層型のニューラルネットワークを説明する図である。
図９は、演算回路の構成例を示すブロック図である。
図１０は、演算回路が有する回路の構成例を示す回路図である。
図１１は、演算回路の動作例を示すタイミングチャートである。
図１２は、演算回路の構成例を示すブロック図である。
図１３は、演算回路の構成例を示す回路図である。
図１４は、演算回路の構成例を示す回路図である。
図１５は、演算回路の構成例を示す回路図である。
図１６は、図１５の演算回路の等価回路の例を示す回路図である。
図１７は、演算回路の構成例を示すブロック図である。
図１８は、演算回路の動作例を示すタイミングチャートである。
図１９は、半導体装置の構成を説明する断面模式図である。
図２０は、半導体装置の構成を説明する断面模式図である。
図２１Ａ乃至図２１Ｃは、半導体装置の構成を説明する断面模式図である。
図２２Ａ及び図２２Ｂは、トランジスタの構成例を説明する断面模式図である。
図２３は、半導体装置の構成例を説明する断面模式図である。
図２４Ａ及び図２４Ｂは、トランジスタの構成例を説明する断面模式図である。
図２５は、半導体装置の構成例を説明する断面模式図である。
図２６Ａは容量の構成例を示す上面図であり、図２６Ｂ及び図２６Ｃは容量の構成例を示す断面斜視図である。
図２７Ａは容量の構成例を示す上面図であり、図２７Ｂは容量の構成例を示す断面図であり、図２７Ｃは容量の構成例を示す断面斜視図である。
図２８ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図２８Ｂは石英ガラスのＸＲＤスペクトルを説明する図であり、図２８Ｃは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２８Ｄは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図２９Ａは試作した半導体装置に含まれている乗算回路の構成を示す回路図であり、図２９Ｂは試作した半導体装置を撮影した光学顕微鏡写真である。
図３０Ａは試作した半導体装置に含まれている乗算回路にＶＷに相当するデータを書き込み、配線ＶＸに電圧ＶＸを印加した場合の当該乗算回路のトランジスタＭ２のソース−ドレイン間電流ＩＤＳ（ＶＷ、ＶＸ）を示すグラフであり、図３０Ｂは図３０Ａより算出した試作した半導体装置に含まれている乗算回路の乗算特性を示すグラフである。
図３１は試作した半導体装置に含まれている乗算回路の乗算特性の温度依存性を示すグラフである。
図３２Ａ及び図３２Ｂは、試作した半導体装置に含まれている乗算回路の乗算特性の時間変化を示したグラフである。
図３３Ａは試作した半導体装置に含まれている乗算回路の乗算特性を示したグラフであり、図３３Ｂは試作した半導体装置に含まれている乗算回路に対して、各電位を書き込んだときの乗算特性のばらつきの度合いを示したグラフである。
図３４は試作した半導体装置に含まれている複数の乗算回路のそれぞれの読み出し電流の素子ばらつきの度合いを示したグラフである。
図３５Ａ、図３５Ｂ、図３５Ｃ、図３５Ｄは、モンテカルロ解析によって求められた、複数の乗算回路の構成における読み出し電流の素子ばらつきの度合いを示したグラフである。
図３６は、推論精度を算出するために用いた、階層型の人工ニューラルネットワークのモデルの例を示す図である。
図３７は、半導体装置の構成例を説明する回路図である。
図３８Ａは第１データと第２データとの積の結果を示すグラフであり、図３８Ｂはメモリセルアレイの行数に応じた演算値を示すグラフである。
図３９Ａ及び図３９Ｂは、トランジスタの特性のばらつきを考慮した場合の第１データと第２データとの積の値のばらつきを示したヒストグラムである。
図４０Ａは回路シミュレータによって構成されたニューラルネットワークと、プログラム言語によって構成されたニューラルネットワークと、のそれぞれの出力層から出力された一致度を示すグラフであり、図４０Ｂは回路シミュレータによって構成されたニューラルネットワークと、プログラム言語によって構成されたニューラルネットワークと、のそれぞれの出力層から出力された値の相関を示すグラフである。
図４１は回路シミュレータによって構成されたニューラルネットワークにおける、出力層からの出力波形の一例を示している。
　人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
　また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
　ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ　ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態（又は実施例）に示す構成は、他の実施の形態（又は他の実施例）に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態（又は実施例）の中で述べる内容（一部の内容でもよい）は、その実施の形態（又はその実施例）で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態（又は一つ若しくは複数の別の実施例）で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態（又は実施例）の中で述べる内容とは、各々の実施の形態（又は実施例）において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態（又は実施例）において述べる図（一部でもよい）は、その図の別の部分、その実施の形態（又はその実施例）において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態（又は一つ若しくは複数の別の実施例）において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態（又は実施例）について図面を参照しながら説明している。但し、実施の形態（又は実施例）は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態（又は実施例）の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成（又は実施例の構成）において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以下（０．１＜Ｚｎ≦２）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが１０の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｚｎ＝２：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｚｎは０．２５より大きく０．７５以下（０．２５＜Ｚｎ≦０．７５）とする。また、Ｉｎ：Ｚｎ＝５：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｚｎは０．１２より大きく０．２５以下（０．１２＜Ｚｎ≦０．２５）とする。また、Ｉｎ：Ｚｎ＝１０：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｚｎは０．０７より大きく０．１２以下（０．０７＜Ｚｎ≦０．１２）とする。
（実施の形態１）
　本実施の形態では、本発明の一態様のシステムについて、説明する。
　図１は、ニューラルネットワークを利用したＡＩにおける、“回路図面”や“特許請求の範囲に記載された回路構成”などをネットリストに変換する機能を有するシステム（電子機器と呼称する場合がある。）を示している。また、当該システムは、変換したネットリストを用いて、既存のデータベース内を検索する機能を有する。
　ネットリストとは、電子回路などにおいて、当該電子回路に含まれている回路素子、論理回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路などの接続情報を有するデータである。具体的には、ネットリストは、電子回路に含まれている回路素子、回路などが有する端子の接続先が記載されたデータであり、回路シミュレータや回路設計ソフトウェアなどに用いられる。
　図１に示すシステムＳＩＨは、電子機器ＥＤを有する。電子機器ＥＤは、入出力インターフェースＩＮＴＦＣと、制御部ＣＴＬと、変換部ＰＴＮと、データベースＤＴＢ１と、データベースＤＴＢ２と、記憶部ＭＰと、を有する。
　入出力インターフェースＩＮＴＦＣは、制御部ＣＴＬに電気的に接続されている。入出力インターフェースＩＮＴＦＣは、ユーザがシステムＳＩＨを利用する場合において、ユーザと電子機器ＥＤとの間で情報の入出力を行う機能を有する。入出力インターフェースＩＮＴＦＣとしては、例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ、液晶ディスプレイなどの表示装置、キーボード、ポインティングデバイス（例えば、マウスなどが挙げられる。）などのハードウェアが挙げられる。また、表示装置は、タッチパネルなどの入力デバイスを有してもよい。
　記憶部ＭＰは、制御部ＣＴＬに電気的に接続されている。記憶部ＭＰは、揮発性の記憶装置、不揮発性の記憶装置などを有する。
　揮発性の記憶装置としては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などが挙げられる。揮発性の記憶装置は、例えば、演算の過程やソフトウェアの起動の最中などに必要なデータを一時的に記憶する、などの機能を有する。
　不揮発性の記憶装置としては、例えば、ＨＤＤ（ハードディスクドライブ）、ＳＳＤ（ソリッドステートドライブ）、光学ディスク、磁気テープなどが挙げられる。なお、本明細書等において、光学ディスク、磁気テープなどを用いる場合、読み出し及び書き込みが可能な装置と、光学ディスク、磁気テープなどと、をまとめて不揮発性の記憶装置と呼称する。不揮発性の記憶装置は、例えば、ソフトウェアの実行プログラム、回路構成が描かれた図面、回路構成のネットリストなどを保存する機能を有する。
　変換部ＰＴＮは、制御部ＣＴＬに電気的に接続されている。変換部ＰＴＮは、回路図、回路を文章で表現した文書ファイル（例えば、特許明細書の特許請求の範囲など）などをネットリストに変換する機能を有する。変換部ＰＴＮは、例えば、ニューラルネットワークを構成した演算回路としてもよい。また、変換部ＰＴＮにニューラルネットワークが構成されている場合、当該ニューラルネットワークは既に学習が済んでおり、当該ニューラルネットワークに含まれているニューロン同士の重み係数は定まっているものとする。
　データベースＤＴＢ１は、制御部ＣＴＬに電気的に接続されている。データベースＤＴＢ１は、例えば、特許明細書、論文、資料などの文献データを保存する機能を有する。
　データベースＤＴＢ２は、制御部ＣＴＬに電気的に接続されている。データベースＤＴＢ２は、例えば、データベースＤＴＢ１に保存されている文献データに記載されている回路のネットリストなどを保存する機能を有する。また、当該ネットリストには、当該ネットリストと当該文献データの回路構成とを紐付けするための、管理番号、管理記号などが含まれていてもよい。
　なお、データベースＤＴＢ１、データベースＤＴＢ２は、互いに一つのデータベースとしてまとめてもよい。
　また、データベースＤＴＢ１、データベースＤＴＢ２には、上記の通り、文献データやネットリストなどが保存されているので、データベースＤＴＢ１、データベースＤＴＢ２は、記憶部ＭＰに含まれていてもよい。特に、データベースＤＴＢ１、データベースＤＴＢ２は、記憶部ＭＰの不揮発性の記憶装置とするのが好ましい。
　また、図２に示すとおり、電子機器ＥＤは、外部インターフェースＩＮＦを有してもよい。外部インターフェースＩＮＦは、電子機器ＥＤの外部にある電子機器ＷＳＶと通信を行う機能を有する。そのため、外部インターフェースＩＮＦは、制御部ＣＴＬと、電子機器ＷＳＶと、に電気的に接続されている。
　電子機器ＷＳＶは、例えば、外部サーバなどとすることができる。そのため、外部インターフェースＩＮＦは、インターネット回線などによって、電子機器ＷＳＶに接続されていることが好ましい。
　電子機器ＷＳＶは、例えば、データベースＷＤＴＢ１と、データベースＷＤＴＢ２と、変換部ＷＰＴＮと、を有する。データベースＷＤＴＢ１には、データベースＤＴＢ１と同様に、文献データが格納されている。また、データベースＷＤＴＢ２には、データベースＤＴＢ２と同様に、データベースＷＤＴＢ１の文献データに記載されている回路のネットリストなどが格納されている。変換部ＷＰＴＮは、変換部ＰＴＮと同様に、回路図、回路を文章で表現した文書ファイルなどをネットリストに変換する機能を有する。
　データベースＷＤＴＢ１、データベースＷＤＴＢ２、変換部ＷＰＴＮの少なくとも一は、外部サーバとして機能してもよい。データベースＷＤＴＢ１、データベースＷＤＴＢ２、変換部ＷＰＴＮの少なくとも一を外部サーバとして設けることによって、設けたサーバの規模、記憶容量、演算能力などを高めることができる場合がある。例えば、データベースＷＤＴＢ１を外部サーバとして機能することによって、データベースＷＤＴＢ１は、データベースＤＴＢ１よりも多くの文献データを格納できる場合がある。また、例えば、データベースＷＤＴＢ２を外部サーバとして機能することによって、データベースＷＤＴＢ２は、データベースＤＴＢ２よりも多くのネットリストなどの情報を格納することができる場合がある。また、例えば、変換部ＷＰＴＮは、変換部ＰＴＮよりも規模の大きい演算回路を有することができる場合がある。
＜＜動作例１＞＞
　ここで、図１のシステムＳＩＨにおける動作例について説明する。図３は、システムＳＩＨの動作例を示したフローチャートであって、システムＳＩＨの動作例は、ステップＳＴＩ０１乃至ステップＳＴＩ０３を有する。また、図３には動作例の開始を“ＳＴＡＲＴ”と記載し、動作例の終了を“ＥＮＤ”と記載している。なお、本動作例では、回路図、又は回路を文章で表現した文書ファイルをネットリストに変換する動作について説明する。
　ステップＳＴＩ０１は、ユーザが入出力インターフェースＩＮＴＦＣを用いて、電子機器ＥＤの制御部ＣＴＬに回路図、又は回路を文章で表現した文書ファイルを入力するステップを有する。ユーザによる当該回路図の入力手段としては、例えば、回路設計ソフトウェア、回路シミュレータ、ペイントソフトウェア、ＣＡＤソフトウェアなどを用いて、回路図を作成する手段などが挙げられる。また、ユーザによる当該文書ファイルの入力手段としては、文書作成ソフトウェア、テキストエディタなどを用いて、文書ファイルを作成する手段などが挙げられる。また、作成途中の回路図や文書ファイル、作成された回路図、文書ファイルなどは一時的に記憶部ＭＰに保存されていてもよい。なお、本明細書等では、ステップＳＴＩ０１で作成した回路図、又は文書ファイルを入力データと呼称する。
　なお、ステップＳＴＩ０１において、入力データとしては、作成したもの以外に、データベースＤＴＢ１から読み出した回路図、文書ファイルなどを適用してもよい。
　ステップＳＴＩ０２は、ステップＳＴＩ０１で作成した入力データを変換部ＰＴＮでネットリストに変換するステップを有する。具体的には、例えば、ユーザは、入出力インターフェースＩＮＴＦＣを用いて、制御部ＣＴＬに対して、入力データと、当該入力データをネットリストに変換する命令を含む信号を送信する。制御部ＣＴＬは、当該入力データと当該信号を受け取ることで、当該入力データを変換部ＰＴＮへ送信する。変換部ＰＴＮは、当該入力データを受け取ることで、当該入力データをネットリストへ変換する。
　入力データが回路図である場合、入力データのネットリストへの変換方法としては、例えば、畳み込みニューラルネットワーク（ＣＮＮ）などを用いた方法が好ましい。また、入力データが文書ファイルである場合、入力データなどのネットリストへの変換方法としては、例えば、再帰型ニューラルネットワークなどを用いる方法が好ましい。入力データのネットリストへの変換方法の具体例については、後述する。
　なお、変換されたネットリストは、一時的に記憶部ＭＰに保存してもよい。
　ステップＳＴＩ０３は、ステップＳＴＩ０２で変換されたネットリストを、入出力インターフェースＩＮＴＦＣに含まれている表示装置などに出力するステップを有する。具体的には、例えば、ステップＳＴＩ０２で変換されたネットリストは、制御部ＣＴＬを介して、入出力インターフェースＩＮＴＦＣに含まれている表示装置などに送信される。その後、当該表示装置などで当該ネットリストを表示することで、ユーザが入力データから変換したネットリストの内容を確認することができる。
　ステップＳＴＩ０３が行われた後、本動作は終了する。
＜＜動作例２＞＞
　次に、図３に示すフローチャートとは異なる、図１のシステムＳＩＨにおける動作例について説明する。図４は、システムＳＩＨの動作例を示したフローチャートであって、当該フローチャートは、図３の動作例に更にステップＳＴＩ０４乃至ステップＳＴＩ０８を加えた動作例となっている。なお、本動作例は、変換されたネットリストを用いて回路の検索を行う方法について説明する。
　図４のフローチャートに示す、ステップＳＴＩ０１乃至ステップＳＴＩ０３については、図３のフローチャートのステップＳＴＩ０１乃至ステップＳＴＩ０３の説明の記載を参酌する。
　ステップＳＴＩ０４は、ステップＳＴＩ０２で変換されたネットリストを用いて、データベースＤＴＢ２に対して回路の検索を行うステップを有する。具体的には、例えば、制御部ＣＴＬは、データベースＤＴＢ２に対して、データベースＤＴＢ２に保存されている文献データに紐付けされたネットリストの読み出しを行うための命令を含む信号を送信する。そして、データベースＤＴＢ２は、当該信号を受け取ることによって、ネットリストを読み出して、制御部ＣＴＬに送信し、制御部ＣＴＬは、ステップＳＴＩ０２で変換されたネットリストとデータベースＤＴＢ２に含まれているネットリストとの比較を行う。
　なお、データベースＤＴＢ２からの文献データに紐付けされたネットリストの読み出しは、データベースＤＴＢ２に保存されている全てのネットリストを対象としてもよいし、条件をつけて、データベースＤＴＢ２に保存されている一部のネットリストに絞ってもよい。
　また、ステップＳＴＩ０４で行われる検索は、ステップＳＴＩ０２で変換されたネットリストに完全に一致するものを抽出してもよいし、部分的に一致するもの（類似するもの）を抽出してもよい。
　また、検索に用いる変換されたネットリストは、一時的に記憶部ＭＰに保存してもよい。
　また、ステップＳＴＩ０４において行われる回路の検索は、ＡＩを用いてもよい。具体的には、例えば、ＡＩを用いて、ステップＳＴＩ０２で変換されたネットリストと、データベースＤＴＢ２に保存されている文献データに紐付けされたネットリストと、のそれぞれの記述を比較し、互いのネットリストにおいて、回路素子の種類、数、接続構成などがどのくらい一致しているかを表す類似度を算出して、当該類似度の高いものから検索結果を出力してもよい。
　ステップＳＴＩ０５は、ステップＳＴＩ０４の検索において、ステップＳＴＩ０２で変換されたネットリストがデータベースＤＴＢ２で見つかったか否かの判定を行うステップを有する。ここでいう、データベースＤＴＢ２で見つかったネットリストとは、ステップＳＴＩ０４で検索したネットリストと完全に一致する場合と、部分的に一致する場合と、を含むものとする。当該判定において、ステップＳＴＩ０４で検索したネットリストがデータベースＤＴＢ２で見つかった場合、本動作は、ステップＳＴＩ０６に移行する。また、当該判定において、ステップＳＴＩ０４で検索したネットリストがデータベースＤＴＢ２で見つからなかった場合、本動作は、ステップＳＴＩ０７に移行する。
　ステップＳＴＩ０６は、ステップＳＴＩ０４の検索においてデータベースＤＴＢ２で見つかったネットリストに対応する文献データを、データベースＤＴＢ１から読み出すステップを有する。具体的には、例えば、制御部ＣＴＬは、データベースＤＴＢ１に対して、ステップＳＴＩ０４の検索に引っかかった、データベースＤＴＢ２から読み出したネットリストに対応する文献データを読み出すための命令を含む信号を送信する。データベースＤＴＢ１は、当該信号を受け取ることによって、当該文献データを読み出して、制御部ＣＴＬに送信する。制御部ＣＴＬは、当該文献データを入出力インターフェースＩＮＴＦＣに含まれている表示装置などに送信する。その後、当該表示装置などで当該文献データを表示することで、ユーザが文献データの内容を確認することができる。
　なお、検索に用いた変換されたネットリスト、及びデータベースＤＴＢ１から読み出された文献データは、一時的に記憶部ＭＰに保存してもよい。
　ステップＳＴ１０６が行われた後、本動作は終了する。
　ステップＳＴＩ０７は、ステップＳＴＩ０４の検索において、ステップＳＴＩ０２で変換されたネットリストがデータベースＤＴＢ２から見つからなかった結果を出力するステップを有する。具体的には、例えば、制御部ＣＴＬは、入出力インターフェースＩＮＴＦＣに対して、ステップＳＴＩ０２で変換されたネットリストが、データベースＤＴＢ２で見つからなかったという情報を送信する。これによって、当該表示装置などで当該情報を表示することで、ユーザが、ステップＳＴＩ０２で変換されたネットリストはデータベースＤＴＢ２では見つからなかったという検索結果を確認することができる。
　ステップＳＴＩ０８は、入力データをデータベースＤＴＢ１に格納し、ステップＳＴＩ０２で変換されたネットリストをデータベースＤＴＢ２に格納するステップを有する。具体的には、ユーザは、入出力インターフェースＩＮＴＦＣを用いて、制御部ＣＴＬに対して、入力データと、ステップＳＴＩ０２で変換されたネットリストと、を保存する命令を含む信号を送信する。制御部ＣＴＬは、当該信号を受け取ることで、入力データと、入力データをデータベースＤＴＢ１に書き込む命令を含む信号と、をデータベースＤＴＢ１に送信し、かつステップＳＴＩ０２で変換されたネットリストと、当該ネットリストをデータベースＤＴＢ２に書き込む命令を含む信号と、をデータベースＤＴＢ２に送信する。このとき、データベースＤＴＢ１に送信される入力データと、データベースＤＴＢ２に送信される変換されたネットリストは、一時的にそれらが記憶されている記憶部ＭＰから、制御部ＣＴＬを介して、送信してもよい。
　ステップＳＴＩ０８が行われた後、本動作は終了する。
　なお、本発明の一態様の動作方法は、上述のステップＳＴＩ０１乃至ステップＳＴＩ０８に限定されない。本明細書等において、フローチャートに示す処理は、機能毎に分類し、互いに独立したステップとして示している。しかしながら実際の処理等においては、フローチャートに示す処理を機能毎に切り分けることが難しく、一つのステップに複数のステップが係わる場合や、複数のステップにわたって一つのステップが関わる場合があり得る。そのため、フローチャートに示す処理は、明細書で説明したステップ毎に限定されず、状況に応じて適切に入れ替えることができる。具体的には、状況に応じて、場合によって、又は、必要に応じて、ステップの順序の入れ替え、ステップの追加、及び削除などを行うことができる。例えば、ステップＳＴＩ０８は、ユーザが望まないのであれば、本動作例から削除して、行わなくてもよい。
　なお、本発明の一態様の動作方法は、本実施の形態で説明した動作例に限定されない。例えば、上述では、電子機器ＥＤの変換部ＰＴＮを用いて入力データからネットリストに変換する動作例について説明したが、変換部ＰＴＮは、代わりに電子機器ＷＳＶの変換部ＷＰＴＮを用いてもよい。また、上述では、電子機器ＥＤのデータベースＤＴＢ１、及びデータベースＤＴＢ２を用いてネットリストの回路を検索する動作例を説明したが、データベースＤＴＢ１、及びデータベースＤＴＢ２は、代わりに電子機器ＷＳＶのデータベースＷＤＴＢ１及びデータベースＷＤＴＢ２を用いてもよい。
　また、本発明の一態様によって、電子機器ＥＤと外部の電子機器ＷＳＶとを用いて、入力データからネットリストへの変換を行うサービス、及び／又はネットリストを用いた回路の検索サービスなどを有料とした、ビジネスモデルを提供してもよい。
＜＜ネットリストへの変換方法の例１＞＞
　次に、上記の動作例のステップＳＴＩ０２において、入力データを回路図としたとき、当該回路図をネットリストに変換する場合の方法について説明する。
　図５は、回路図からネットリストに変換する流れを示した模式図である。
　図５の段階ＰＨ１は、ステップＳＴＩ０２に変換部ＰＴＮに入力される入力データとする画像の一例を示している。画像ＰＩＣには、回路図が描かれており、当該回路図は、回路記号と、配線と、それらの接続構成を示している。また、場合によっては、図５の画像ＰＩＣに示すとおり、画像ＰＩＣには、回路記号の名称、配線の名称を示す文字、符号などが含まれていてもよい。また、図５の画像ＰＩＣに示す回路図には、回路記号の名称、配線の名称を示す文字、符号などは含まれていなくてもよい。
　図５の段階ＰＨ２は、変換部ＰＴＮに段階ＰＨ１の画像ＰＩＣが入力されて、画像ＰＩＣに対して、物体領域の認識が行われている一例を示している。図５の段階ＰＨ２の左側の画像ＰＩＣでは、回路記号と、電気的な接続部分（画像ＰＩＣに示す回路図の黒丸などに相当する。）と、を認識して、それぞれを点線で囲んだ様子を示している。また、状況に応じて、物体領域の認識は、配線も含めて行ってもよい。
　上記に示した物体領域の認識の方法としては、例えば、Ｏｂｊｅｃｔｎｅｓｓ、ＣＰＭＣ（Ｃｏｎｓｔｒａｉｎｅｄ　Ｐａｒａｍｅｔｒｉｃ　Ｍｉｎ−Ｃｕｔｓ）、Ｏｂｊｅｃｔ　Ｐｒｏｐｏｓａｌｓなどが挙げられる。
　続いて、物体領域の認識が完了した後には、それぞれの物体領域に対して、画像認識を行う。これによって、点線で囲まれた回路記号がどのような回路素子なのかを変換部ＰＴＮに認識させることができる。例えば、図５の段階ＰＨ２の左側の画像ＰＩＣにおいて、画像認識を行うことで、変換部ＰＴＮは、例えば、太い破線に囲まれた回路記号を容量素子と認識し、また、例えば、太い一点鎖線に囲まれた回路記号をトランジスタと認識することができる。変換部ＰＴＮは、回路記号が何の回路素子を示すかを認識することで、当該回路記号にネットリストに記述するための名称（例えば、文字、略称、符号、単語など）を付することができる。
　また、同様に、画像認識を行うことで、変換部ＰＴＮは、点線で囲まれた電気的な接続部分（黒丸など）を認識することができる。これにより、変換部ＰＴＮは、電気的な接続部分（黒丸など）に対して、ネットリストに記述するための名称（例えば、文字、略称、符号、単語など）を付することができる。
　画像認識を行う方法としては、例えば、ＡＩを用いて、変換部ＰＴＮに対して、あらかじめ教師データとして回路記号を学習させておき、変換部ＰＴＮに入力データとして画像ＰＩＣが与えられたときに、学習された回路記号に基づいて、画像ＰＩＣに含まれている回路記号を抽出する方法が挙げられる。
　また、画像認識を行う方法としては、例えば、畳み込みニューラルネットワーク（ＣＮＮ）などを用いることができる。また、畳み込みニューラルネットワークを用いる場合、あらかじめ、畳み込みニューラルネットワークの畳み込み層のフィルタとして、回路記号の画像、電気的な接続部分（黒丸など）の画像、それらの画像の一部を用いればよい。これにより、畳み込みニューラルネットワークによる計算によって、画像ＰＩＣに含まれている回路記号、電気的な接続部分（黒丸など）などと、当該フィルタと、の類似度を算出することができ、当該類似度から、画像ＰＩＣに含まれている回路記号、電気的な接続部分（黒丸など）などを識別することができる。
　また、電気的な接続部分（黒丸など）と回路記号との接続を、変換部ＰＴＮに認識させる場合、物体領域の認識と画像認識とを繰り返し行うのが好ましい。具体的には、物体領域の認識と画像認識とを一度行って、変換部ＰＴＮに電気的な接続部分（黒丸など）を認識させ、かつ電気的な接続部分（黒丸など）に対してネットリストに記述するための記号を付する。次に、１回目の画像認識によって、電気的な接続部分（黒丸など）に接続されている配線がどの方向に延線しているかを判別し、２回目の物体領域の認識において、当該延線の方向に領域を広げて、配線と電気的な接続部分（黒丸など）とをまとめて物体領域として認識させる。その後、２回目の画像認識で、再度配線がどの方向に延線しているかを判別して、３回目以降は、同様に物体領域の認識と画像認識とを繰り返す。これによって、変換部ＰＴＮは、電気的な接続部分（黒丸など）に接続されている配線を、同様に物体領域の認識と画像認識との繰り返し回数に応じて、認識させることができ、最終的に変換部ＰＴＮは、回路記号と電気的な接続部分（黒丸など）との電気的な接続を認識させることができる。図５の段階ＰＨ２の左側の画像ＰＩＣには、一例として、物体領域の認識と画像認識とを繰り返し行うことによって得られる配線の領域として、太い二点鎖線に囲まれた領域を図示している。
　なお、段階ＰＨ１の画像ＰＩＣに回路記号の名称、配線の名称を示す文字、符号などが含まれている場合、図５の段階ＰＨ２の右側の画像ＰＩＣのとおり、それら名称、文字、符号などを、物体領域の認識の段階で回路記号及び電気的な接続部分と共に認識を行ってもよい。これにより、物体領域の認識により取得したそれら名称、文字、符号などを、同様に物体領域の認識を行った回路記号、電気的な接続部分に対して紐付けを行うことができる。また、回路記号、電気的な接続部分に対して紐付けした名称、文字、符号などをネットリストに記述する記号、文字などとして扱うことができる。
　図５の段階ＰＨ３では、図５の段階ＰＨ２において、変換部ＰＴＮが認識した回路記号と電気的な接続部分（黒丸など）との接続構成をネットリストに記述する一例を示している。
　ネットリストＮＴＬの左端には、画像ＰＩＣで認識した回路記号が、回路素子の名称ＣＳＷ（例えば、文字、略称、符号、単語など）として記載されている。例えば、Ｔｒ［１］、Ｔｒ［２］は、画像ＰＩＣに描かれている回路図のトランジスタを示し、Ｃ［１］は、画像ＰＩＣに描かれている回路図の容量素子を示し、ＥＬ［１］は、画像ＰＩＣに描かれている回路図の発光素子を示している。
　また、ネットリストＮＴＬには、回路記号の接続構成を示す情報として、回路素子の名称ＣＳＷの右側に、スペースＳＰＣを介して、電気的な接続部分（黒丸など）の名称ＣＮＰ（例えば、文字、略称、符号、単語など）が記載されている。なお、回路記号の端子が複数ある場合は、名称ＣＮＰ同士の間にスペースが設けられていることが好ましい。また、電気的な接続部分（黒丸など）の名称ＣＮＰが記載されている順番は、その列に記載されている名称ＣＳＷの回路記号の端子によって定められる。例えば、ネットリストＮＴＬでは、トランジスタの各端子の電気的な接続については、ソース又はドレインの一方、ゲート、ソース又はドレインの他方、の順に記載するように定められている。また、例えば、ネットリストＮＴＬでは、発光素子の各端子の電気的な接続については、入力端子、出力端子の順に記載するように定められている。
　上記のとおり、物体領域の認識と画像認識とを行うことによって、入力データとする回路図をネットリストに変換することができる。
＜＜ネットリストへの変換方法の例２＞＞
　次に、上記の動作例のステップＳＴＩ０２において、入力データを文書ファイルなどとしたとき、当該回路図をネットリストに変換する場合の方法について説明する。
　図６は、文書ファイルからネットリストに変換する流れを示した模式図である。
　図６の段階ＰＨ４は、ステップＳＴＩ０２に変換部ＰＴＮに入力される入力データとする文書ファイルの一例を示している。図６の段階ＰＨ４に示している文書ファイルＤＯＣには、変換部ＰＴＮを用いてネットリストへの変換を行うための情報として、回路構成が文章として記載されている。
　回路構成を文章として表現している文書ファイルＤＯＣとしては、例えば、特許明細書に記載されている回路の説明の箇所、特許明細書に付随する特許請求の範囲、などとすることができる。なお、ここでの変換方法の例としては、文書ファイルＤＯＣには、次の表１に示すとおりの文章が記載されているものとする。
Figure JPOXMLDOC01-appb-T000001
　変換部ＰＴＮは、入力データとして上記のような文書ファイルＤＯＣが入力されたとき、一例として、文書ファイルＤＯＣに対してテキスト分析が行われる。
　また、テキスト分析を行う方法としては、例えば、ＡＩを用いて、変換部ＰＴＮに対して、あらかじめ教師データとして文書ファイル（例えば、論文、特許の公開公報に記載の特許請求の範囲など）とその文書ファイルに対応するネットリストを学習させておくことが好ましい。これにより、変換部ＰＴＮに入力データとして文書ファイルが与えられたときに、学習させた内容に基づいて、当該文書ファイルからネットリストに変換を行うことができる。
　また、上述した教師データの作製方法としては、例えば、ソフトウェアを用いて、１個のネットリストから複数の文書ファイル（例えば、内容が同じであるが、記述が異なる複数の“特許請求の範囲”など。）を生成する方法などが挙げられる。
　また、テキスト分析を行う方法としては、例えば、再帰型ニューラルネットワーク（ＲＮＮ）などを用いることができる。
　文書ファイルＤＯＣに対してテキスト分析が行われることで、変換部ＰＴＮは、文書ファイルＤＯＣに示されている回路構成から回路素子、配線、又は電気的な接続点を認識することができる。例えば、文書ファイルＤＯＣの１段落目の文章に対して、テキスト分析を行うことで、変換部ＰＴＮは、文書ファイルＤＯＣに示されている回路構成には、第１のトランジスタ、第２のトランジスタ、容量素子、発光素子が含まれていることを認識することができる。続いて、例えば、２段落目、３段落目、５段落目、７段落目のそれぞれの文章に対して、テキスト分析を行うことで、変換部ＰＴＮは、文書ファイルＤＯＣに示されている回路構成には、信号線、走査線、第１の電源線、第２の電源線が電気的に接続されているということを認識することができる。ここで、変換部ＰＴＮは、回路素子の名称ＣＳＷ（例えば、文字、略称、符号、単語など）として、例えば、第１のトランジスタをＴｒ［１］、第２のトランジスタをＴｒ［２］、容量素子をＣ［１］、発光素子をＥＬ［１］と名称を付け、かつ電気的な接続点の名称ＣＮＰ（例えば、文字、略称、符号、単語など）として、信号線、走査線、第１の電源線、第２の電源線のそれぞれを、例えば、Ｎ１、Ｎ２、Ｎ５、Ｎ６と名称を付けることによって、この段階において、図６の段階ＰＨ５のネットリストＮＴＬを記述することができる。
　なお、図６の段階ＰＨ５に図示しているネットリストＮＴＬは、上述した図５の段階ＰＨ３に図示したネットリストＮＴＬの記載のルールと同一であるものとする。そのため、回路素子の名称ＣＳＷと電気的な接続点の名称ＣＮＰとの間にはスペースＳＰＣが設けられている。
　段階ＰＨ５から続けて、文書ファイルＤＯＣに対してテキスト分析を行うことによって、変換部ＰＴＮは、より詳細のネットリストＮＴＬを記述することができる。例えば、文書ファイルＤＯＣの４段落目、８段落目の文章に対して、テキスト分析を行うことで、変換部ＰＴＮは、第１のトランジスタのソースと、第２のトランジスタのゲートと、容量素子の一対の電極の一方と、は同じ電気的な接続点に接続していることを認識することができる。ここでは、変換部ＰＴＮは、当該電気的な接続点をＮ３と名称を付けるものとする。
　更に、文書ファイルＤＯＣの６段落目、９段落目の文章に対して、テキスト分析を行うことで、変換部ＰＴＮは、第２のトランジスタのソースと、発光素子の入力端子と、容量素子の一対の電極の他方と、は同じ電気的な接続点に接続していることを認識することができる。ここでは、変換部ＰＴＮは、当該電気的な接続点をＮ４と名称を付けるものとする。
　上記のとおり、文書ファイルＤＯＣに対してテキスト分析を行い、文書ファイルＤＯＣに記載されている回路構成に含まれている回路素子を判定し、かつそれらの電気的な接続を抽出することによって、変換部ＰＴＮは、図６の段階ＰＨ６に図示するネットリストＮＴＬを記述することができる。
　本実施の形態で述べたシステムを用いることによって、回路図、又は文書ファイルからネットリストに変換することができ、かつ、データベースから、変換されたネットリストの検索を行うことができる。また、データベースに、雑誌、理工学書、論文、学会や講演会などにおける資料、特許の公開公報、特許公報などの技術文献が保存されている場合（著作権などの知的財産権の侵害行為、及び知的財産権に関する法律の違反行為が行われていないことを前提とする。）、ユーザは、当該システムを用いることによって、ユーザが作成した回路図、又は文書ファイルが新規事項であるかどうかを判定することができる。また、ユーザは、当該システムを用いることによって、ユーザが作成した回路図、又は文書ファイルが周知事項であるかどうかを判定することができる。つまり、ユーザは、当該システムを用いることで、ユーザが作成した回路図、又は文書ファイルに関して、先行技術の調査をより効率的に行うことができる。
　ここで、具体的に、図１のシステムＳＩＨを用いた、ネットリストの検索例について説明する。
　例えば、図７に示すとおり、図１のシステムＳＩＨにおいて、データベースＤＴＢ１には、情報ＰＫＥＤＤと、情報ＰＫＰＤと、情報ＨＳＣＤと、情報ＨＳＰＤと、が保存され、データベースＤＴＢ２には、ネットリストＰＫＥＤＮと、ネットリストＰＫＰＮと、ネットリストＨＳＣＮと、ネットリストＨＳＰＮと、が保存されている場合を考える（但し、図７には、入出力インターフェースＩＮＴＦＣ、制御部ＣＴＬ、変換部ＰＴＮ、記憶部ＭＰを省略している）。
　情報ＰＫＥＤＤは、例えば、公知の電子機器の回路図、仕様書などを有し、情報ＰＫＰＤは、例えば、ユーザ以外が携わった技術内容（特許明細書、特に特許図面、特許請求の範囲。論文、雑誌など）などを有し、情報ＨＳＣＤは、例えば、ユーザが携わった特許明細書（出願の有無は問わない。）の回路の特許請求の範囲などを有し、情報ＨＳＰＤは、例えば、ユーザが携わった特許明細書（出願の有無は問わない。）の回路の図面などを有する。
　また、ネットリストＰＫＥＤＮは、情報ＰＫＥＤＤに含まれる回路図などに対応するネットリストを有し、ネットリストＰＫＰＮは、情報ＰＫＰＤに含まれる特許図面、特許請求の範囲などに対応するネットリストを有し、ネットリストＨＳＣＮは、情報ＨＳＣＤに含まれる特許請求の範囲などに対応するネットリストを有し、ネットリストＨＳＰＮは、情報ＨＳＰＤに含まれる特許図面などに対応するネットリストと有する。なお、図７には、ネットリストと情報との紐付けの表現として、ネットリストＰＫＥＤＮと情報ＰＫＥＤＤとの間、ネットリストＰＫＰＮと情報ＰＫＰＤとの間、ネットリストＨＳＣＮと情報ＨＳＣＤとの間、ネットリストＨＳＰＮと情報ＨＳＰＤとの間には、太い実線を記載している。
　ここで、第１の検索ＳＲＣ１として、公知の電子機器の回路図に対応する一つのネットリストＰＫＥＤＮを、ユーザが携わった特許出願の特許請求の範囲などの複数のネットリストＨＳＣＮを検索範囲として、検索する場合を考える。このとき、複数のネットリストＨＳＣＮから、ネットリストＰＫＥＤＮに該当するネットリストが見つかり、かつ当該電子機器の公知となった日よりも、見つかったネットリストに対応する特許の出願日が過去であった場合、当該電子機器によるユーザの特許への抵触を見つけることができる。つまり、第１の検索ＳＲＣ１を行うことによって、公知の電子機器を対象にユーザの特許の抵触の調査を行うことができる。
　また、第２の検索ＳＲＣ２として、ユーザが携わる特許出願を行う前の特許請求の範囲の一つのネットリストＨＳＣＮを、公知の電子機器の回路図などに対応する複数のネットリストＰＫＥＤＮと、ユーザ以外が携わった技術内容などに対応する複数のネットリストＰＫＰＮと、を検索範囲として、検索する場合を考える。このとき、複数のネットリストＰＫＥＤＮ及び複数のネットリストＰＫＰＮから、ネットリストＨＳＣＮに該当するネットリストが見つかった場合、ネットリストＨＳＣＮは公知であると判断することができる。つまり、第２の検索ＳＲＣ２を行うことによって、ユーザの携わった発明の新規性の調査を、特許出願の前に行うことができる。これによって、ユーザが携わる特許出願の特許有効性を高めることができる場合がある。
　また、第３の検索ＳＲＣ３として、公知の電子機器の回路図に対応する一つのネットリストＰＫＥＤＮを、ユーザが携わった特許出願の図面などの複数のネットリストＨＳＰＮを検索範囲として、検索する場合を考える。このとき、複数のネットリストＨＳＰＮから、ネットリストＰＫＥＤＮに該当するネットリストが見つかり、かつ当該電子機器の公知となった日よりも、見つかったネットリストに対応する特許の出願日が過去であった場合、当該電子機器は、ユーザが携わった特許出願の内容を利用したものである可能性があるということができる。つまり、第３の検索ＳＲＣ３を行うことによって、公知の電子機器の回路図と、ユーザが携わった特許出願の内容の回路図と、の類似の度合いを調べることができる。
　なお、上記では、第３の検索ＳＲＣ３として、公知の電子機器の回路図に対応する一つのネットリストＰＫＥＤＮを、ユーザが携わった特許出願の図面などの複数のネットリストＨＳＰＮを検索範囲として検索する場合を説明したが、第３の検索ＳＲＣ３は、ユーザが携わった特許出願の図面などの一つのネットリストＨＳＰＮを、公知の電子機器の回路図に対応する複数のネットリストＰＫＥＤＮを検索範囲として検索してもよい。この検索においても、公知の電子機器の回路図と、ユーザが携わった特許出願の内容の回路図と、の類似の度合いを調べることができる。
　また、第１の検索ＳＲＣ１、第３の検索ＳＲＣ３は、同時に行われてもよい。
　また、第１の検索ＳＲＣ１、第２の検索ＳＲＣ２、第３の検索ＳＲＣ３のそれぞれは、ＡＩを用いることができる。例えば、ＡＩを用いることによって、被検索のネットリストと、検索範囲に含まれているネットリストと、のそれぞれの記述を比較し、互いのネットリストにおいて、回路素子の種類、数、接続構成などがどのくらい一致しているかを表す類似度を算出して、当該類似度の高いものから検索結果を出力することができる。
　上記のとおり、図１のシステムＳＩＨでは、データベースＤＴＢ１に保存されている情報ＰＫＥＤＤと、情報ＰＫＰＤと、情報ＨＳＣＤと、情報ＨＳＰＤと、のそれぞれは、データベースＤＴＢ２に保存されているネットリストに紐付けされている。また、第１の検索ＳＲＣ１、第２の検索ＳＲＣ２、第３の検索ＳＲＣ３のそれぞれは、ネットリストを別のファイル（例えば、回路図、文書ファイルなど。）に変換せずに検索を行うことができるため、検索を容易にし、かつ検索の速度を速めることができる。
　また、上記では、図１のシステムＳＩＨを用いた検索例を示したが、図２のシステムＳＩＨを用いても、上記と同様の検索例を行うことができる。
　ところで、変換部ＰＴＮ又は変換部ＷＰＴＮが有するニューラルネットワークに対して、学習を行わせる場合、大量のデータ（ビッグデータと呼ばれる場合がある。）が必要になる。大量のデータを用意する方法としては、例えば、ネットリストを自動的にランダムで生成するプログラムを作成し、その後に回路設計ソフトウェア、回路シミュレータなどを用いて、当該ネットリストから画像データを作成する。このとき、ネットリストの生成と、画像データの作成と、が一連で行えるようにプログラムを組むことが好ましい。これにより、ネットリストと回路の画像データとの組を、学習用のデータとして用意することができる。また、大量のデータを用意する方法としては、例えば、ネットリストを自動的にランダムで生成するプログラムを作成し、更に、自動的に生成されたネットリストから文書ファイルを作成するプログラムを作成する。このとき、ネットリストの生成と、文書ファイルの作成と、が一連で行えるようにプログラムを組むことが好ましい。これにより、ネットリストと文書ファイルの組を、学習用のデータとして用意することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様のシステムに用いられる、ニューラルネットワークの演算を行う演算回路の一例について説明する。
＜階層型のニューラルネットワーク＞
　初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図８Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図８Ａには、中間層として第（ｋ−１）層、第ｋ層（ここでのｋは３以上Ｒ−１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
　ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図８Ａにおいて、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上の整数である。）を有し、第（ｋ−１）層はニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）を有する。
　なお、図８Ａには、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （ｋ−１）、ニューロンＮｍ （ｋ−１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ−１）層のニューロンＮｉ （ｋ−１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
　次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ （ｋ）に着目している。
　図８Ｂは、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
　具体的には、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれの出力信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）が、ニューロンＮｊ （ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
　前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ−１）層のニューロンＮｉ （ｋ−１）と第ｋ層のニューロンＮｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ−１） ｊ （ｋ）としたとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号は、式（Ｄ１）で表すことができる。
Figure JPOXMLDOC01-appb-M000002
　つまり、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）には、それぞれの信号に対応する重み係数（ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ （ｋ）には、ｗ１ （ｋ−１） ｊ （ｋ）・ｚ１ （ｋ−１）乃至ｗｍ （ｋ−１） ｊ （ｋ）・ｚｍ （ｋ−１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号の総和ｕｊ （ｋ）は、式（Ｄ２）となる。
Figure JPOXMLDOC01-appb-M000003
　また、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、ニューロンの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（Ｄ２）は、次の式に書き直すことができる。
Figure JPOXMLDOC01-appb-M000004
　ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここで、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
Figure JPOXMLDOC01-appb-M000005
　関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
　ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線型ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を−１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、この場合、活性化関数は３値以上、例えば出力は−１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、−２、−１、０、１、若しくは２とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などができる。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂの少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることができる。
　ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（Ｄ１）、式（Ｄ２）（又は式（Ｄ３））、式（Ｄ４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
＜演算回路の構成例１＞
　次に、上述のニューラルネットワーク１００において、積和演算及び活性化関数の演算を行う回路の一例について説明する。
　図９は、演算回路ＭＡＣ１の構成例を示している。図９に示す演算回路ＭＡＣ１は、後述するメモリセルに保持された第１データと、入力された第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ、及び第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
　演算回路ＭＡＣ１は、電流源回路ＣＳと、カレントミラー回路ＣＭと、回路ＷＤＤと、回路ＷＬＤと、回路ＣＬＤと、回路ＯＦＳＴと、活性化関数回路ＡＣＴＶと、メモリセルアレイＣＡを有する。
　メモリセルアレイＣＡは、メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、を有する。メモリセルＡＭ［１］、及びメモリセルＡＭ［２］は、第１データを保持する役割を有し、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］は、積和演算を行うために必要になる参照データを保持する機能を有する。なお、参照データも、第１データ、及び第２データと同様に、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
　なお、図９のメモリセルアレイＣＡは、メモリセルが行方向に２個、列方向に２個、マトリクス状に配置されているが、メモリセルアレイＣＡは、メモリセルが行方向に３個以上、列方向に３個以上、マトリクス状に配置されている構成としてもよい。また、積和演算でなく乗算を行う場合、メモリセルアレイＣＡは、メモリセルが行方向に１個、列方向に２個以上、マトリクス状に配置されている構成としてもよい。
　メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、は、それぞれトランジスタＴｒ１１と、トランジスタＴｒ１２と、容量Ｃ１と、を有する。
　なお、トランジスタＴｒ１１は、ＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１１のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１１は、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。
　トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
　また、トランジスタＴｒ１２に対しても、ＯＳトランジスタを用いることで、トランジスタＴｒ１１と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタＴｒ１２のチャネル形成領域には、酸化物でなく、シリコンが含まれていてもよい。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとしてもよい。
　メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、のそれぞれにおいて、トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線ＶＲと電気的に接続されている。容量Ｃ１の第１端子は、トランジスタＴｒ１２のゲートと電気的に接続されている。
　メモリセルＡＭ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図９では、メモリセルＡＭ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭ［１］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［１］とする。
　メモリセルＡＭ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図９では、メモリセルＡＭ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭ［２］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［２］とする。
　メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図９では、メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭｒｅｆ［１］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒｅｆ［１］とする。
　メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図９では、メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭｒｅｆ［２］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒｅｆ［２］とする。
　上述したノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］は、それぞれのメモリセルの保持ノードとして機能する。
　配線ＶＲは、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第１端子−第２端子間に電流を流すための配線である。そのため、配線ＶＲは、所定の電位を与えるための配線として機能する。なお、本実施の形態では、配線ＶＲが与える電位は、基準電位、又は基準電位よりも低い電位とすることができる。
　電流源回路ＣＳは、配線ＢＬと、配線ＢＬｒｅｆと、に電気的に接続されている。電流源回路ＣＳは、配線ＢＬ及び配線ＢＬｒｅｆに対して電流を供給する機能を有する。なお、配線ＢＬ、配線ＢＬｒｅｆのそれぞれに対して供給する電流量は、互いに異なっていてもよい。本構成例では、電流源回路ＣＳから配線ＢＬに流れる電流をＩＣとし、電流源回路ＣＳから配線ＢＬｒｅｆに流れる電流をＩＣｒｅｆとする。
　カレントミラー回路ＣＭは、配線ＩＬと、配線ＩＬｒｅｆと、を有する。配線ＩＬは、配線ＢＬと電気的に接続され、図９では、配線ＩＬと配線ＢＬの接続箇所をノードＮＰとして図示している。配線ＩＬｒｅｆは、配線ＢＬｒｅｆと電気的に接続され、図９では、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆとしている。カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流を、配線ＢＬｒｅｆのノードＮＰｒｅｆから配線ＩＬｒｅｆに排出し、且つ当該電流と同じ量の電流を配線ＢＬのノードＮＰから配線ＩＬに排出する機能を有する。なお、図９では、ノードＮＰから配線ＩＬに排出する電流、及びノードＮＰｒｅｆから配線ＩＬｒｅｆに排出する電流をＩＣＭと記している。加えて、配線ＢＬにおいて、カレントミラー回路ＣＭからメモリセルアレイＣＡに流れる電流をＩＢと記し、配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭからメモリセルアレイＣＡに流れる電流をＩＢｒｅｆと記す。
　回路ＷＤＤは、配線ＷＤと、配線ＷＤｒｅｆと、に電気的に接続されている。回路ＷＤＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルに格納するためのデータを送信する機能を有する。
　回路ＷＬＤは、配線ＷＬ［１］と、配線ＷＬ［２］と、に電気的に接続されている。回路ＷＬＤは、メモリセルアレイＣＡが有するメモリセルにデータを書き込む際に、データの書き込み先となるメモリセルを選択する機能を有する。
　回路ＣＬＤは、配線ＣＬ［１］と、配線ＣＬ［２］と、に電気的に接続されている。回路ＣＬＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルの容量Ｃ１の第２端子に対して、電位を印加する機能を有する。
　回路ＯＦＳＴは、配線ＢＬと、配線ＯＬと、に電気的に接続されている。回路ＯＦＳＴは、配線ＢＬから回路ＯＦＳＴに流れる電流量、及び／又は配線ＢＬから回路ＯＦＳＴに流れる電流の変化量を計測する機能を有する。加えて、回路ＯＦＳＴは、当該計測の結果を配線ＯＬに出力する機能を有する。なお、回路ＯＦＳＴは、当該計測の結果をそのまま電流として配線ＯＬに出力する構成としてもよいし、当該計測の結果を電圧に変換して、配線ＯＬに出力する構成としてもよい。なお、図９では、配線ＢＬから回路ＯＦＳＴに流れる電流をＩαと記している。
　例えば、回路ＯＦＳＴは、図１０に示す構成とすることができる。図１０において、回路ＯＦＳＴは、トランジスタＴｒ２１と、トランジスタＴｒ２２と、トランジスタＴｒ２３と、容量Ｃ２と、抵抗Ｒ１と、を有する。
　容量Ｃ２の第１端子は、配線ＢＬと電気的に接続され、抵抗Ｒ１の第１端子は、配線ＢＬと電気的に接続されている。容量Ｃ２の第２端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ２１の第１端子は、トランジスタＴｒ２２のゲートと電気的に接続されている。トランジスタＴｒ２２の第１端子は、トランジスタＴｒ２３の第１端子と電気的に接続され、トランジスタＴｒ２３の第１端子は、配線ＯＬと電気的に接続されている。なお、容量Ｃ２の第１端子と、抵抗Ｒ１の第１端子と、の電気的接続点をノードＮａとし、容量Ｃ２の第２端子と、トランジスタＴｒ２１の第１端子と、トランジスタＴｒ２２のゲートと、の電気的接続点をノードＮｂとする。
　抵抗Ｒ１の第２端子は、配線ＶｒｅｆＬと電気的に接続されている。トランジスタＴｒ２１の第２端子は、配線ＶａＬと電気的に接続され、トランジスタＴｒ２１のゲートは、配線ＲＳＴと電気的に接続されている。トランジスタＴｒ２２の第２端子は、配線ＶＤＤＬと電気的に接続されている。トランジスタＴｒ２３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ２３のゲートは、配線ＶｂＬと電気的に接続されている。
　配線ＶｒｅｆＬは、電位Ｖｒｅｆを与える配線であり、配線ＶａＬは、電位Ｖａを与える配線であり、配線ＶｂＬは、電位Ｖｂを与える配線である。配線ＶＤＤＬは、電位ＶＤＤを与える配線であり、配線ＶＳＳＬは、電位ＶＳＳを与える配線である。特に、ここでの回路ＯＦＳＴの構成例では、電位ＶＤＤを高レベル電位とし、電位ＶＳＳを低レベル電位としている。配線ＲＳＴは、トランジスタＴｒ２１の導通状態と非導通状態とを切り替えるための電位を与える配線である。
　図１０に示す回路ＯＦＳＴより、トランジスタＴｒ２２と、トランジスタＴｒ２３と、配線ＶＤＤＬと、配線ＶＳＳＬと、配線ＶｂＬと、によって、ソースフォロワ回路が構成されている。
　図１０に示す回路ＯＦＳＴより、抵抗Ｒ１と、配線ＶｒｅｆＬと、によって、ノードＮａには、配線ＢＬから流れてくる電流、及び抵抗Ｒ１の抵抗に応じた電位が与えられる。
　図１０に示す回路ＯＦＳＴの動作例について説明する。配線ＢＬから１回目の電流（以後、第１電流と呼称する。）が流れたとき、抵抗Ｒ１と、配線ＶｒｅｆＬと、により、ノードＮａに第１電流と抵抗Ｒ１の抵抗とに応じた電位が与えられる。また、このとき、トランジスタＴｒ２１を導通状態として、ノードＮｂに電位Ｖａを与える。その後、トランジスタＴｒ２１を非導通状態とする。
　次に、配線ＢＬから２回目の電流（以後、第２電流と呼称する。）が流れたとき、第１電流が流れたときと同様に、抵抗Ｒ１と、配線ＶｒｅｆＬと、により、ノードＮａに第２電流と抵抗Ｒ１の抵抗とに応じた電位が与えられる。このとき、ノードＮｂはフローティング状態となっているので、ノードＮａの電位が変化したことで、容量結合によって、ノードＮｂの電位も変化する。ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１としたとき、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。トランジスタＴｒ２２のしきい値電圧をＶｔｈとしたとき、配線ＯＬから電位Ｖａ＋ΔＶＮａ−Ｖｔｈが出力される。ここで、電位Ｖａをしきい値電圧Ｖｔｈとすることで、配線ＯＬから電位ΔＶＮａを出力することができる。
　電位ΔＶＮａは、第１電流から第２電流への変化量と、抵抗Ｒ１の抵抗値と、電位Ｖｒｅｆと、に応じて定まる。抵抗Ｒ１の抵抗値と、電位Ｖｒｅｆと、は既知とすることができるため、図１０に示す回路ＯＦＳＴを用いることにより、電位ΔＶＮａから、配線ＢＬに流れる電流の変化量を求めることができる。
　活性化関数回路ＡＣＴＶは、配線ＯＬと、配線ＮＩＬと、に電気的に接続されている。活性化関数回路ＡＣＴＶには、配線ＯＬを介して、回路ＯＦＳＴで計測した電流の変化量の結果が入力される。活性化関数回路ＡＣＴＶは、当該結果に対して、あらかじめ定義された関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などを用いることができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される。
＜演算回路の動作例１＞
　次に、演算回路ＭＡＣ１の動作例について説明する。
　図１１に演算回路ＭＡＣ１の動作例のタイミングチャートを示す。図１１のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０９における、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ、配線ＷＤｒｅｆ、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＣＬ［１］、及び配線ＣＬ［２］の電位の変動を示し、電流ＩＢ−Ｉα、及び電流ＩＢｒｅｆの大きさの変動を示している。特に、電流ＩＢ−Ｉαは、配線ＢＬから、メモリセルアレイＣＡのメモリセルＡＭ［１］、メモリセルＡＭ［２］に流れる電流の総和を示している。
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
　時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］に高レベル電位（図１１ではＨｉｇｈと表記している。）が印加され、配線ＷＬ［２］に低レベル電位（図１１ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤには接地電位（図１１ではＧＮＤと表記している。）よりもＶＰＲ−ＶＷ［１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＣＬ［１］、及び配線ＣＬ［２］にはそれぞれ基準電位（図１１ではＲＥＦＰと表記している。）が印加されている。
　なお、電位ＶＷ［１］は、第１データの一に対応する電位である。また、電位ＶＰＲは、参照データに対応する電位である。
　このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は、オン状態となる。そのため、メモリセルＡＭ［１］において、配線ＷＤとノードＮＭ［１］との間が導通状態になるため、ノードＮＭ［１］の電位は、ＶＰＲ−ＶＷ［１］となる。同様に、メモリセルＡＭｒｅｆ［１］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［１］との間が導通状態になるため、ノードＮＭｒｅｆ［１］の電位は、ＶＰＲとなる。
　ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，０としたとき、ＩＡＭ［１］，０は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000006
　ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧である。
　配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，０としたとき、同様に、ＩＡＭｒｅｆ［１］，０は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000007
　なお、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、オフ状態となる。このため、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］への電位の書き込みは行われない。
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
　時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１はオフ状態となる。
　また、配線ＷＬ［２］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から引き続きオフ状態となっている。
　上述のとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１はオフ状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位が保持される。
　特に、演算回路ＭＡＣ１の回路構成の説明で述べたとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジスタＴｒ１１の第１端子−第２端子間に流れるリーク電流を小さくすることができるため、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位を長時間保持することができる。
　時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、オフ状態となっているため、配線ＷＤ、及び配線ＷＤｒｅｆからの電位の印加によって、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれに保持されている電位が書き換えられることは無い。
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
　時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＰＲ−ＶＷ［２］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２以前から引き続き、配線ＣＬ［１］、及び配線ＣＬ［２］には、それぞれ基準電位が印加されている。
　なお、電位ＶＷ［２］は、第１データの一に対応する電位である。
　このとき、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、オン状態となる。そのため、メモリセルＡＭ［２］において、配線ＷＤとノードＮＭ［２］との間が導通状態になるため、ノードＮＭ［２］の電位は、ＶＰＲ−ＶＷ［２］となる。同様に、メモリセルＡＭｒｅｆ［２］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［２］との間が導通状態になるため、ノードＮＭｒｅｆ［２］の電位は、ＶＰＲとなる。
　ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，０としたとき、ＩＡＭ［２］，０は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000008
　配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，０としたとき、同様に、ＩＡＭｒｅｆ［２］，０は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000009
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
　ここで、時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
　配線ＢＬｒｅｆには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬｒｅｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、電流源回路ＣＳから供給される電流をＩＣｒｅｆとし、カレントミラー回路ＣＭによって排出される電流をＩＣＭ，０としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure JPOXMLDOC01-appb-M000010
　配線ＢＬには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、電流源回路ＣＳから供給される電流をＩＣとし、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，０としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure JPOXMLDOC01-appb-M000011
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
　時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
　なお、電位Ｖｘ［１］は、第２データの一に対応する電位である。
　なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＣＬ［１］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ１の容量、トランジスタＴｒ１２のゲート容量、寄生容量などによって算出される。本動作例では、説明の煩雑さを避けるため、配線ＣＬ［１］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］におけるそれぞれの容量結合係数を１としていることに相当する。
　容量結合係数を１としているため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［１］が印加されることによって、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］の電位は、それぞれＶＸ［１］上昇する。
　ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，１としたとき、ＩＡＭ［１］，１は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000012
　つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，１−ＩＡＭ［１］，０（図１１では、ΔＩＡＭ［１］と表記する。）増加する。
　同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，１としたとき、ＩＡＭｒｅｆ［１］，１は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000013
　つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭｒｅｆ［１］，１−ＩＡＭｒｅｆ［１］，０（図１１では、ΔＩＡＭｒｅｆ［１］と表記する。）増加する。
　ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
　配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣｒｅｆが供給される。同時に、配線ＢＬｒｅｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭによって排出される電流をＩＣＭ，１としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure JPOXMLDOC01-appb-M000014
　配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣが供給される。同時に、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，１としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure JPOXMLDOC01-appb-M000015
　時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，０と、時刻Ｔ０５から時刻Ｔ０６までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，１と、の差をΔＩαとする。以後、ΔＩαを、演算回路ＭＡＣ１における、差分電流と呼称する。差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ１０）を用いて、次の式のとおりに表すことができる。
Figure JPOXMLDOC01-appb-M000016
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
　時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＣＬ［１］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］の電位は、それぞれ時刻Ｔ０４から時刻Ｔ０５までの間の電位に戻る。
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
　時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加され、配線ＣＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［１］が印加され、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。
　メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのノードの電位の変化は、時刻Ｔ０５から時刻Ｔ０６までの間の動作を参酌する。メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］についても同様に、それぞれのメモリセルの容量結合係数を１として説明する。
　容量結合係数を１としているため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［２］が印加されることによって、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］の電位は、それぞれＶＸ［２］上昇する。
　ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，１としたとき、ＩＡＭ［２］，１は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000017
　つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，１−ＩＡＭ［２］，０（図１１では、ΔＩＡＭ［２］と表記する。）増加する。
　同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，１としたとき、ＩＡＭｒｅｆ［２］，１は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000018
　つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭｒｅｆ［２］，１−ＩＡＭｒｅｆ［２］，０（図１１では、ΔＩＡＭｒｅｆ［２］と表記する。）増加する。
　ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
　配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣｒｅｆが供給される。同時に、配線ＢＬｒｅｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭによって排出される電流をＩＣＭ，２としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure JPOXMLDOC01-appb-M000019
　配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣが供給される。同時に、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，３としたとき、キルヒホッフの法則により次の式が成り立つ。
Figure JPOXMLDOC01-appb-M000020
　時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，０と、時刻Ｔ０７から時刻Ｔ０８までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，３と、の差となる差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ８）、式（Ｅ１２）乃至式（Ｅ１５）用いて、次の式のとおりに表すことができる。
Figure JPOXMLDOC01-appb-M000021
　式（Ｅ１１）、式（Ｅ１６）に示すとおり、回路ＯＦＳＴに入力される差分電流ΔＩαは、複数の第１データである電位ＶＷと、複数の第２データである電位ＶＸと、の積の和に応じた値となる。つまり、差分電流ΔＩαを回路ＯＦＳＴで計測することによって、第１データと第２データとの積和の値を求めることができる。
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
　時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＣＬ［１］、及び配線ＣＬ［２］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位は、それぞれ時刻Ｔ０６から時刻Ｔ０７までの間の電位に戻る。
　時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］にＶＸ［１］を印加し、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］及び配線ＣＬ［２］にそれぞれＶＸ［１］、ＶＸ［２］を印加したが、配線ＣＬ［１］及び配線ＣＬ［２］に印加する電位は、基準電位ＲＥＦＰよりも低くてもよい。配線ＣＬ［１］、及び／又は配線ＣＬ［２］に、基準電位ＲＥＦＰよりも低い電位を印加した場合、配線ＣＬ［１］、及び／又は配線ＣＬ［２］に接続されているメモリセルの保持ノードの電位を、容量結合によって低くすることができる。これにより、積和演算において、第１データと、負の値である第２データの一との積を行うことができる。例えば、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［２］に、ＶＸ［２］でなく−ＶＸ［２］を印加した場合、差分電流ΔＩαは、次の式の通りに表すことができる。
Figure JPOXMLDOC01-appb-M000022
　なお、本動作例では、２行２列のマトリクス状に配置されているメモリセルを有するメモリセルアレイＣＡについて扱ったが、１行、且つ２列以上のメモリセルアレイ、又は３行以上、且つ３列以上のメモリセルアレイについても同様に、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち１列を、参照データ（電位ＶＰＲ）を保持するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、差分電流ΔＩαは、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000023
　本実施の形態で述べた積和演算回路を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）を第１データとして、同じ列の各メモリセルＡＭに格納し、第（ｋ−１）層の第ｓ［ｋ−１］ニューロンからの出力信号ｚｓ［ｋ−１］ （ｋ−１）を各行の配線ＣＬから印加する電位（第２データ）とすることで、差分電流ΔＩαから第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層の第ｓ［ｋ］ニューロンの出力信号ｚｓ［ｋ］ （ｋ）とすることができる。
　また、本実施の形態で述べた積和演算回路を、上述した出力層として適用する場合、重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）を第１データとして、同じ列の各メモリセルＡＭに格納し、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロンからの出力信号ｚｓ［Ｌ−１］ （Ｌ−１）を各行の配線ＣＬから印加する電位（第２データ）とすることで、差分電流ΔＩαから、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｌ層の第ｓ［Ｌ］ニューロンの出力信号ｚｓ［Ｌ］ （Ｌ）とすることができる。
　なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
　ところで、本実施の形態で述べた演算回路では、メモリセルＡＭの行数が前層のニューロンの数となる。換言すると、メモリセルＡＭの行数は、次層の１つのニューロンに入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルＡＭの列数が、次層のニューロンの数となる。換言すると、メモリセルＡＭの列数は、次層のニューロンから出力される出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
　また、本実施の形態で述べた演算回路は、状況に応じて、構成を変更してもよい。例えば、図９に示した演算回路ＭＡＣ１は、図１２に示す演算回路ＭＡＣ１に変更してもよい。図１２の演算回路ＭＡＣ１は、図９の演算回路ＭＡＣ１に対して、メモリセルアレイＣＡのメモリセルＡＭ［１］及びメモリセルＡＭ［１］が含まれる列にメモリセルＡＭＢを加えた構成となっている。
　メモリセルＡＭＢは、配線ＷＤと、配線ＢＬと、配線ＷＬＢと、配線ＣＬＢと、に電気的に接続されている。また、配線ＷＬＢは、回路ＷＬＤに電気的に接続され、配線ＣＬＢは、回路ＣＬＤに電気的に接続されている。
　メモリセルＡＭＢにおいて、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭＢとしている。
　配線ＷＬＢは、メモリセルＡＭＢにデータを書き込む際に、回路ＷＬＤからメモリセルＡＭＢに対して、選択信号を供給する配線として機能する。また、配線ＣＬＢは、メモリセルＡＭＢの容量Ｃ１の第２端子に対して、定電位を印加する配線として機能する。当該定電位としては、接地電位、又は低レベル電位とするのが好ましい。
　図１２の演算回路ＭＡＣ１の動作例としては、例えば、図１１のタイミングチャートにおいて、時刻Ｔ０１から時刻Ｔ０５までの間では、メモリセルＡＭＢのトランジスタＴｒ１２がオフ状態となるように、ノードＮＭＢに接地電位、低レベル電位、又は配線ＶＲが与える電位を保持する。そして、図１１のタイミングチャートにおいて、時刻Ｔ０５から時刻Ｔ０９までの間では、メモリセルＡＭＢのトランジスタＴｒ１２のソース−ドレイン間に任意の電流ＩＢＩＡＳが流れるように、ノードＮＭＢに電位ＶＢＩＡＳを保持する。このとき、ＩＢＩＡＳは次の式で表される。
Figure JPOXMLDOC01-appb-M000024
　このとき、式（Ｅ１６）、式（Ｅ１８）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000025
Figure JPOXMLDOC01-appb-M000026
　式（Ｅ２０）、式（Ｅ２１）は、積和演算の結果に対して、更に任意のバイアスを与える演算に相当する。つまり、図１２の演算回路ＭＡＣ１を用いることによって、式（Ｄ３）の演算を行うことができる。なお、ＩＢＩＡＳは、ノードＮＭＢの電位でなく、配線ＣＬＢが与える電位によっても決まるため、例えば、図１１のタイミングチャートにおいて、時刻Ｔ０１から時刻Ｔ０５までの間では、メモリセルＡＭＢのトランジスタＴｒ１２がオフ状態となるように、配線ＣＬＢに接地電位を与え、時刻Ｔ０５から時刻Ｔ０９までの間に、配線ＣＬＢの電位を接地電位から任意の電位に変化させて、メモリセルＡＭＢのトランジスタＴｒ１２のソース−ドレイン間に任意の電流ＩＢＩＡＳが流れるようにしてもよい。
　また、例えば、図９に示した演算回路ＭＡＣ１は、図１３に示す演算回路ＭＡＣ１Ａに変更してもよい。図１３の演算回路ＭＡＣ１Ａは、図９の演算回路ＭＡＣ１における電流源回路ＣＳとカレントミラー回路ＣＭとをまとめた回路ＣＭＳと、回路ＯＦＳＴと活性化関数回路ＡＣＴＶとをまとめた回路ＯＦＡＣと、メモリセルアレイＣＡと、を有する。
　回路ＣＭＳは、一例として、カレントミラー回路ＣＭと、電流源回路ＣＳ１と、電流源回路ＣＳ２と、スイッチＳＷ３と、を有する。
　カレントミラー回路ＣＭは、一例として、トランジスタＴｒ３１と、トランジスタＴｒ３２と、を有する。また、電流源回路ＣＳ１は、一例として、トランジスタＴｒ３３と、容量Ｃ６と、スイッチＳＷ１と、を有する。また、電流源回路ＣＳ２は、一例として、トランジスタＴｒ３４と、容量Ｃ７と、スイッチＳＷ２と、を有する。
　回路ＯＦＡＣは、一例として、スイッチＳＷ４と、抵抗ＲＥと、を有する。
　なお、トランジスタＴｒ３１乃至トランジスタＴｒ３３のそれぞれは、図１３に示すとおり、ｐチャネル型トランジスタとすることが好ましい。また、トランジスタＴｒ３４は、図１３に示すとおり、ｎチャネル型トランジスタとすることが好ましい。トランジスタＴｒ３１乃至トランジスタＴｒ３４のそれぞれは、例えば、Ｓｉトランジスタを用いることができる。
　また、トランジスタＴｒ３１乃至トランジスタＴｒ３４は、特に断りの無い場合は、オン状態のときには飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
　なお、スイッチＳＷ１乃至スイッチＳＷ４のそれぞれは、例えば、電気的なスイッチ、機械的なスイッチなどを用いることができる。特に、スイッチＳＷ１乃至スイッチＳＷ４のそれぞれに電気的なスイッチを用いる場合、当該電気的なスイッチとしては、ＯＳトランジスタ、Ｓｉトランジスタなどを用いることができる。
　メモリセルアレイＣＡについては、図９の演算回路ＭＡＣ１のメモリセルアレイＣＡの説明の記載を参酌する。なお、図１３では、回路ＣＬＤと、回路ＷＤＤと、回路ＷＬＤと、のそれぞれを省略している。
　カレントミラー回路ＣＭにおいて、トランジスタＴｒ３１の第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＴｒ３１の第２端子は、トランジスタＴｒ３１のゲートと、配線ＢＬｒｅｆに電気的に接続されている。トランジスタＴｒ３２の第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＴｒ３２の第２端子は、スイッチＳＷ３の第１端子と、回路ＯＦＡＣのスイッチＳＷ４の第１端子と、に電気的に接続されている。
　電流源回路ＣＳ１において、トランジスタＴｒ３３の第１端子は、配線ＶＨＥに電気的に接続され、トランジスタＴｒ３３の第２端子は、スイッチＳＷ１の第１端子と、スイッチＳＷ３の第２端子と、配線ＢＬと、に電気的に接続され、トランジスタＴｒ３３のゲートは、スイッチＳＷ１の第２端子と、容量Ｃ６の第１端子と、に電気的に接続されている。容量Ｃ６の第２端子は、配線ＶＨＥに電気的に接続されている。
　電流源回路ＣＳ２において、トランジスタＴｒ３４の第１端子は、配線ＶＬＥに電気的に接続され、トランジスタＴｒ３４の第２端子は、スイッチＳＷ２の第１端子と、スイッチＳＷ３の第１端子と、回路ＯＦＡＣのスイッチＳＷ４の第１端子と、に電気的に接続され、トランジスタＴｒ３４のゲートは、スイッチＳＷ２の第２端子と、容量Ｃ７の第１端子と、に電気的に接続されている。容量Ｃ７の第２端子は、配線ＶＬＥに電気的に接続されている。
　回路ＯＦＡＣにおいて、スイッチＳＷ４の第２端子は、抵抗ＲＥの第１端子に電気的に接続され、抵抗ＲＥの第２端子は、配線ＶｃＬに電気的に接続されている。
　配線ＶＨＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、高レベル電位などとすることができる。また、配線ＶＬＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。また、配線ＶｃＬは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。
　カレントミラー回路ＣＭは、トランジスタＴｒ３１の第２端子の電位に応じた電流を、配線ＶＨＥからトランジスタＴｒ３１の第２端子に供給し、かつ配線ＶＨＥからトランジスタＴｒ３２の第２端子に供給する機能を有する。なお、このとき、トランジスタＴｒ３１のソース−ドレイン間と、トランジスタＴｒ３２のソース−ドレイン間と、のそれぞれに流れる電流量は、互いに等しいことが好ましい。
　回路ＯＦＡＣに含まれる抵抗ＲＥは、スイッチＳＷ４を介して、抵抗ＲＥの第１端子に入力された電流を電圧に変換する機能を有する。つまり、回路ＯＦＡＣは、例えば、電流電圧変換回路として機能する。
　次に、演算回路ＭＡＣ１Ａの具体的な動作例について説明する。
　初めにメモリセルアレイＣＡに含まれているメモリセルＡＭ［１］、メモリセルＡＭ［２］のそれぞれの保持ノードには、ＶＰＲ−ＶＷ［１］、ＶＰＲ−ＶＷ［２］が保持されているものとする。また、メモリセルアレイＣＡに含まれているメモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれの保持ノードには、両者ともＶＰＲが保持されているものとする。また、配線ＣＬ［１］、配線ＣＬ［２］のそれぞれには、電位ＲＥＦＰが入力されているものとする。
　このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２に流れる電流は、式（Ｅ１）、式（Ｅ３）、式（Ｅ２）、式（Ｅ４）となる。
　次に、図１４に示すとおり、スイッチＳＷ１と、スイッチＳＷ２と、のそれぞれをオン状態にし、スイッチＳＷ３と、スイッチＳＷ４と、のそれぞれをオフ状態にする。
　ここで、配線ＢＬに流れる電流をＩ３としたとき、電流Ｉ３は、メモリセルＡＭ［１］、メモリセルＡＭ［２］のそれぞれのトランジスタＴｒ１２のソース−ドレイン間に流れる電流量の合計となるため、式（Ｅ１）、式（Ｅ３）より、Ｉ３＝ＩＡＭ［１］，０＋ＩＡＭ［２］，０とすることができる。
　また、電流源回路ＣＳ１において、スイッチＳＷ１はオン状態となっているため、トランジスタＴｒ３３はダイオード接続の構成となっている。このため、トランジスタＴｒ３３のゲートは、電流Ｉ３に応じた電位となって、トランジスタＴｒ３３のソース−ドレイン間に電流Ｉ３が流れる。
　そして、このときに、電流源回路ＣＳ１において、スイッチＳＷ１はオフ状態とすることで、トランジスタＴｒ３３のゲートの電流Ｉ３に応じた電位は、容量Ｃ６によって保持される。これによって、電流源回路ＣＳ１は、配線ＢＬに対して出力する電流量をＩ３に固定することができる。
　一方、配線ＢＬｒｅｆに流れる電流をＩ４としたとき、電流Ｉ４は、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のソース−ドレイン間に流れる電流量の合計となるため、式（Ｅ２）、式（Ｅ４）より、Ｉ４＝ＩＡＭｒｅｆ［１］，０＋ＩＡＭｒｅｆ［２］，０とすることができる。
　これにより、カレントミラー回路ＣＭにおいて、トランジスタＴｒ３１のソース−ドレイン間には電流Ｉ４が流れる。このため、トランジスタＴｒ３２のソース−ドレイン間にも電流Ｉ４が流れる。
　トランジスタＴｒ３２のソース−ドレイン間に流れる電流Ｉ４は、電流源回路ＣＳ２に流れる。スイッチＳＷ２はオン状態となっているため、トランジスタＴｒ３４はダイオード接続の構成となっている。このため、トランジスタＴｒ３４のゲートは、電流Ｉ４に応じた電位となって、トランジスタＴｒ３４のソース−ドレイン間に電流Ｉ４が流れる。
　ここで、電流源回路ＣＳ２において、スイッチＳＷ２はオフ状態とすることで、トランジスタＴｒ３４のゲートの電流Ｉ４に応じた電位は、容量Ｃ７によって保持される。これによって、電流源回路ＣＳ２は、配線ＶＬＥに対して出力する電流量をＩ４に固定することができる。
　次に、演算回路ＭＡＣ１Ａが図１４から図１５に動作が変化したとき、配線ＣＬ［１］の電位がＶＸ［１］＋ＲＥＦＰに変化し、かつ配線ＣＬ［２］の電位がＶＸ［２］＋ＲＥＦＰに変化したものとする。
　このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２に流れる電流は、式（Ｅ７）、式（Ｅ１２）、式（Ｅ８）、式（Ｅ１３）に変化する。
　また、図１５に示す通り、スイッチＳＷ３と、スイッチＳＷ４と、のそれぞれをオン状態にする。
　ここで、配線ＢＬに流れる電流をＩ１としたとき、電流Ｉ１は、メモリセルＡＭ［１］、メモリセルＡＭ［２］のそれぞれのトランジスタＴｒ１２のソース−ドレイン間に流れる電流量の合計となるため、式（Ｅ７）、式（Ｅ１２）より、Ｉ１＝ＩＡＭ［１］，１＋ＩＡＭ［２］，１とすることができる。
　また、配線ＢＬｒｅｆに流れる電流をＩ２としたとき、電流Ｉ２は、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のソース−ドレイン間に流れる電流量の合計となるため、式（Ｅ８）、式（Ｅ１３）より、Ｉ２＝ＩＡＭｒｅｆ［１］，１＋ＩＡＭｒｅｆ［２］，１とすることができる。
　これにより、カレントミラー回路ＣＭにおいて、トランジスタＴｒ３１のソース−ドレイン間には電流Ｉ２が流れる。このため、トランジスタＴｒ３２のソース−ドレイン間にも電流Ｉ２が流れる。
　ここで、回路ＯＦＡＣのスイッチＳＷ４がオン状態となっているため、回路ＯＦＡＣと回路ＣＭＳとの間で電流が流れる。スイッチＳＷ４の第１端子−第２端子間に流れる電流をＩ５としたとき、Ｉ５＝Ｉ１−Ｉ２−Ｉ３＋Ｉ４＝２ｋ（ＶＷ［１］ＶＸ［１］＋ＶＷ［２］ＶＸ［２］）と式（Ｅ１６）と同様に積和を算出することができる。
　また、図１５の演算回路ＭＡＣ１Ａの等価回路としては、図１６に示す回路とすることができる。図１６に示す電流源ＣＩ１は、図１５のメモリセルＡＭ［１］とメモリセルＡＭ［２］に相当し、図１６に示す電流源ＣＩ２は、電流源回路ＣＳ１に相当し、図１６に示す電流源ＣＩ３は、電流源回路ＣＳ２に相当し、図１６に示す電流源ＣＩ４は、カレントミラー回路ＣＭ２に相当する。
　なお、図１３の演算回路ＭＡＣ１ＡのメモリセルアレイＣＡは、２行２列のマトリクス状に配置されているメモリセルを有するメモリセルアレイについて扱ったが、１行、且つ２列以上のメモリセルアレイ、又は３行以上、且つ３列以上のメモリセルアレイについても同様に、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち１列を、参照データ（電位ＶＰＲ）を保持するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができるため、この場合、電流Ｉ５は、式（Ｅ１８）と同様にＩ５＝２ｋΣＶＷ［ｉ］ＶＸ［ｉ］と表すことができる。
　ここで、回路ＯＦＡＣにおいて、電流Ｉ５が抵抗ＲＥによって電圧に変換される。図１３には図示していないが、回路ＯＦＡＣは、当該電圧に応じて、あらかじめ定義された活性化関数に従って演算を行う回路とすることによって、図９の演算回路ＭＡＣ１と同様に、階層型のニューラルネットワークの演算を行うことができる。
＜演算回路の構成例２＞
　次に、上述のニューラルネットワーク１００において、演算回路ＭＡＣ１とは回路構成が異なる、積和演算及び活性化関数の演算を行う回路の一例について説明する。
　図１７は、演算回路ＭＡＣ２の構成例を示している。図１７に示す演算回路ＭＡＣ２は、各セルに保持した電圧に応じた第１データと、入力された第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ、及び第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
　演算回路ＭＡＣ２は、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＳＷＳ１と、回路ＳＷＳ２と、セルアレイＣＡ２と、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］と、を有する。
　セルアレイＣＡ２は、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］（ここでの、ｍは１以上の整数であり、ｎは１以上の整数である。）と、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］と、を有する。セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］は、第１データに応じた電流量に相当する電位を保持する機能を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、保持した電位と積和演算を行うために必要になる第２データに応じた電圧を信号線ＸＣＬ［１］乃至ＸＣＬ［ｍ］に供給する機能を有する。
　なお、図１７のセルアレイＣＡ２は、セルが行方向にｎ＋１個、列方向にｍ個、マトリクス状に配置されているが、セルアレイＣＡ２は、セルが行方向に２個以上、列方向に１個以上、マトリクス状に配置されている構成としてもよい。
　セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］は、トランジスタＦ１と、トランジスタＦ２と、容量Ｃ５と、を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、それぞれトランジスタＦ１ｍと、トランジスタＦ２ｍと、容量Ｃ５ｍと、を有する。
　なお、トランジスタＦ１及びトランジスタＦ１ｍは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ１、トランジスタＦ１ｍは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
　また、トランジスタＦ２及びトランジスタＦ２ｍは、特に断りの無い場合は、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ２又はトランジスタＦ２ｍにおいて、ゲート−ソース間電圧がしきい値電圧よりも低い場合）を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＦ２及びトランジスタＦ２ｍは、ソース−ドレイン間にオフ電流が流れるように動作する場合を含む。
　また、トランジスタＦ１、及び／又はトランジスタＦ１ｍは、トランジスタＴｒ１１と同様に、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１、及び／又はトランジスタＦ１ｍは、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。
　トランジスタＦ１、及び／又はトランジスタＦ１ｍとして、ＯＳトランジスタを用いることにより、トランジスタＦ１、及び／又はトランジスタＦ１ｍのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＦ１、及び／又はトランジスタＦ１ｍとして、ＯＳトランジスタを用いることにより、トランジスタＦ１、及び／又はトランジスタＦ１ｍが非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
　また、トランジスタＦ２、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタＦ２、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることで、トランジスタＴｒ１１と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタＦ２、及び／又はトランジスタＦ２ｍは、チャネル形成領域にシリコンを含むトランジスタとしてもよい。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。
　セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれにおいて、トランジスタＦ１の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。トランジスタＦ２の第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。
　ところで、本発明の一態様は、トランジスタのバックゲートの接続構成に依らない。図１７において、トランジスタＦ１、トランジスタＦ２には、バックゲートが図示され、当該バックゲートを有している構成を示している。図１７には、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに電位を与えてもよい。なお、これについては、トランジスタＦ１ｍ、トランジスタＦ２ｍ、後述するトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］、更に、図１７だけでなく明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図１７に図示しているトランジスタＦ１、トランジスタＦ２は、図１７に示すとおり、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。なお、これについては、トランジスタＦ１ｍ、トランジスタＦ２ｍ、後述するトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］、更に、図１７に示す回路図だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　配線ＶＥは、セルＩＭ［１，１］、セルＩＭ［ｍ，１］、セルＩＭ［１，ｎ］、及びセルＩＭ［ｍ，ｎ］のそれぞれのトランジスタＦ２の第１端子−第２端子間に電流を流すための配線であって、また、セルＩＭｒｅｆ［１］、及びセルＩＭｒｅｆ［ｍ］のそれぞれのトランジスタＦ２の第１端子−第２端子間に電流を流すための配線として機能する。一例としては、配線ＶＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
　セルＩＭ［１，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図１７では、セルＩＭ［１，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，１］としている。
　セルＩＭ［ｍ，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図１７では、セルＩＭ［ｍ，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，１］としている。
　セルＩＭ［１，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図１７では、セルＩＭ［１，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，ｎ］としている。
　セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図１７では、セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，ｎ］としている。
　セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図１７では、セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮｒｅｆ［１］としている。
　セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図１７では、セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮｒｅｆ［ｍ］としている。
　上述したノードＮＮ［１，１］、ノードＮＮ［ｍ，１］、ノードＮＮ［１，ｎ］、ノードＮＮ［ｍ，ｎ］、ノードＮＮｒｅｆ［１］、及びノードＮＭｒｅｆ［ｍ］は、それぞれのセルの保持ノードとして機能する。
　回路ＳＷＳ１は、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］を有する。トランジスタＦ３［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ３［１］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［１］のゲートは、配線ＳＷＬ１に電気的に接続されている。トランジスタＦ３［ｍ］の第１端子は、配線ＷＣＬ［ｍ］に電気的に接続され、トランジスタＦ３［ｍ］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［ｍ］のゲートは、配線ＳＷＬ１に電気的に接続されている。
　トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］は、トランジスタＴｒ１１と同様に、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］は、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。
　回路ＳＷＳ１は、回路ＷＣＳと、配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のそれぞれと、の間の導通状態と非導通状態との切り替えを行う回路として機能する。
　回路ＳＷＳ２は、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］を有する。トランジスタＦ４［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ４［１］の第２端子は、変換回路ＩＴＲＺ［１］に電気的に接続され、トランジスタＦ４［１］のゲートは、配線ＳＷＬ２に電気的に接続されている。トランジスタＦ４［ｍ］の第１端子は、配線ＷＣＬ［ｍ］に電気的に接続され、トランジスタＦ４［ｍ］の第２端子は、変換回路ＩＴＲＺ［１］に電気的に接続され、トランジスタＦ４［ｍ］のゲートは、配線ＳＷＬ２に電気的に接続されている。
　トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］は、トランジスタＴｒ１１と同様に、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］は、特に実施の形態３に記載するトランジスタの構造であることが更に好ましい。
　回路ＳＷＳ２は、配線ＷＣＬ［１］と回路ＩＴＲＺ［１］との間、及び配線ＷＣＬ［ｎ］と回路ＩＴＲＺ［ｎ］との間、の導通状態、非導通状態の切り替えを行う回路として機能する。
　回路ＷＣＳは、セルアレイＣＡ２が有するそれぞれのセルに格納するためのデータを送信する機能を有する。
　回路ＸＣＳは、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に電気的に接続されている。回路ＸＣＳは、セルアレイＣＡ２が有するセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに対して、参照データに応じた電流、又は第２データに応じた電流を流す機能を有する。
　回路ＷＳＤは、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に電気的に接続されている。回路ＷＳＤは、セルアレイＣＡ２が有するセルに第１データを書き込む際に、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に所定の信号を送信することによって、データの書き込み先となるメモリセルを選択する機能を有する。
　また、回路ＷＳＤは、配線ＳＷＬ１と、配線ＳＷＬ２と、に電気的に接続されている。回路ＷＳＤは、配線ＳＷＬ１に所定の信号を送信することによって、回路ＷＣＳとセルアレイＣＡ２との間を導通状態又は非導通状態にする機能と、配線ＳＷＬ２に所定の信号を送信することによって、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］とセルアレイＣＡ２との間を導通状態又は非導通状態にする機能と、を有する。
　変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、入力端子と、出力端子と、を有する。変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、入力端子に入力された電流に応じた電圧に変換して、出力端子から出力する機能を有する。変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、一例として、回路ＯＦＳＴを適用することができる。また、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、活性化関数回路ＡＣＴＶを有してもよく、変換された電圧を用いて、活性化関数の演算を行って、当該演算の結果を出力端子に出力してもよい。
＜演算回路の動作例２＞
　次に、演算回路ＭＡＣ２の動作例について説明する。
　図１８に演算回路ＭＡＣ２の動作例のタイミングチャートを示す。図１８のタイミングチャートは、時刻Ｔ１１から時刻Ｔ２３までの間、及びそれらの近傍における、配線ＳＷＬ１、配線ＳＷＬ２、配線ＷＳＬ［ｉ］（ｉは１以上ｍ−１以下の整数とする。）、配線ＷＳＬ［ｉ＋１］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］、ノードＮＮ［ｉ，ｊ］、ノードＮＮｒｅｆ［ｉ］、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒｅｆ［ｉ＋１］の電位の変動を示している。更に、図１８のタイミングチャートには、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流量ＩＦ２［ｉ，ｊ］と、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍの第１端子−第２端子間に流れる電流量ＩＦ２ｍ［ｉ］と、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流量ＩＦ２［ｉ＋１，ｊ］と、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ２ｍの第１端子−第２端子間に流れる電流量ＩＦ２ｍ［ｉ＋１］と、のそれぞれの変動についても示している。
　なお、本動作例において、配線ＶＥの電位は接地電位ＧＮＤとする。また、時刻Ｔ１１より前において、セルＩＭ［ｉ，ｊ］、セルＩＭ［ｉ＋１，ｊ］に含まれているそれぞれのトランジスタＦ１、セルＩＭｒｅｆ［ｉ］、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍをオン状態にして、ノードＮＮ［ｉ，ｊ］、ノードＮＮｒｅｆ［ｉ］、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒｅｆ［ｉ＋１］のそれぞれの電位を、接地電位ＧＮＤにしているものとする。
　また、初期設定として、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているそれぞれのトランジスタＦ１、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍをオン状態にして、ノードＮＮ［１，１］乃至ノードＮＮ［ｍ，ｎ］、ノードＮＮｒｅｆ［１］乃至ノードＮＮｒｅｆ［ｍ］の電位を接地電位ＧＮＤとする。
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
　時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬ１に高レベル電位（図１８ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図１８ではＬｏｗと表記している。）が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオン状態となり、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＳＬ［ｉ］、配線ＷＳＬ［ｉ＋１］には低レベル電位が印加されている。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。また、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］には接地電位ＧＮＤが印加されている。
　また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＣＬ［ｊ］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］には電流が流れない。そのため、ＩＦ２［ｉ，ｊ］、ＩＦ２ｍ［ｉ］ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｍ［ｉ＋１］は０となる。
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
　時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
　更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には低レベル電位が印加される。
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
　時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているので、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れる。
　ところで、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位は、Ｖｇ［ｉ，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート−ソース間電圧がＶｇ［ｉ，ｊ］−ＧＮＤとなり、トランジスタＦ２の第１端子−第２端子間には、電流量Ｉ０［ｉ，ｊ］の電流が流れる。
　ここで、トランジスタＦ２のしきい値電圧をＶｔｈとしたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ，ｊ］は次の式の通りに記述できる。
Figure JPOXMLDOC01-appb-M000027
　なお、ＩａはＶｇがＶｔｈ［ｉ，ｊ］であるときのドレイン電流であって、Ｋは温度、デバイス構造などによって定められる補正係数である。
　また、時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に電流量としてＩｒｅｆ０の電流が流れる。このとき、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ］との間が導通状態となっているので、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０の電流が流れる。
　セルＩＭ［ｉ，ｊ］と同様に、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ，ｊ］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ］）はＶｇｍ［ｉ］になるものとし、また、このときの配線ＸＣＬ［ｉ］の電位もＶｇｍ［ｉ］とする。つまり、トランジスタＦ２ｍにおいて、ゲート−ソース間電圧がＶｇｍ［ｉ］−ＧＮＤとなり、トランジスタＦ２ｍの第１端子−第２端子間には、電流量Ｉｒｅｆ０の電流が流れる。
　ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。なお、補正係数Ｋは、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２と同一とする。例えば、トランジスタのデバイス構造、サイズ（チャネル長、チャネル幅）を同一とする。また、製造上のばらつきにより、各トランジスタの補正係数Ｋはばらつくが、後述の議論が実用上十分な精度で成り立つ程度にばらつきが抑えられているものとする。
Figure JPOXMLDOC01-appb-M000028
　ここで、第１データである重み係数ｗ［ｉ，ｊ］を次の通りに定義する。
Figure JPOXMLDOC01-appb-M000029
　したがって、式（Ｆ１）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000030
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
　時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ［ｉ］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
　セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差であるＶｇ［ｉ，ｊ］−Ｖｇｍ［ｉ］が保持される。また、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差である０が保持される。なお、容量Ｃ５ｍが保持する電位は、時刻Ｔ１３から時刻Ｔ１４の動作においてトランジスタＦ１ｍ、トランジスタＦ２ｍのそれぞれのトランジスタ特性などに応じて０ではない電位（ここではΔとする。）となる場合もある。しかし、ノードＮＮｒｅｆ［ｉ］の電位は、配線ＸＣＬ［ｉ］の電位にΔを加えた電位になると考えることで、以下の議論が成り立つ。
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
　時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＸＣＬ［ｉ］にＧＮＤが印加される。このため、ｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ］の電位が変化する。
　ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ］の電位の変化量に、セルアレイＣＡ２に含まれているそれぞれのセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数をｐとしたとき、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ］−ＧＮＤ）低下する。
　同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ］の電位も変化する。容量Ｃ５ｍによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ］−ＧＮＤ）低下する。
　これによって、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、時刻Ｔ１５から時刻Ｔ１６までの間において、ＩＦ２［ｉ，ｊ］、ＩＦ２ｍ［ｉ］のそれぞれは０となる。
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
　時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ＋１行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
　更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には低レベル電位が印加される。
＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
　時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ＋１，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているので、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
　ところで、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位は、Ｖｇ［ｉ＋１，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート−ソース間電圧がＶｇ［ｉ＋１，ｊ］−ＧＮＤとなり、トランジスタＦ２の第１端子−第２端子間には、電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
　ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ＋１，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ＋１，ｊ］は次の式の通りに記述できる。なお、補正係数は、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍと同様のＫとしている。
Figure JPOXMLDOC01-appb-M000031
　また、時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に電流量としてＩｒｅｆ０の電流が流れる。このとき、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ＋１］との間が導通状態となるので、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れる。
　セルＩＭ［ｉ＋１，ｊ］と同様に、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ＋１，ｊ］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）などによって定められる。本動作例では、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ＋１］）はＶｇｍ［ｉ＋１］になるものとし、また、このときの配線ＸＣＬ［ｉ＋１］の電位もＶｇｍ［ｉ＋１］とする。つまり、トランジスタＦ２ｍにおいて、ゲート−ソース間電圧がＶｇｍ［ｉ＋１］−ＧＮＤとなり、トランジスタＦ２ｍの第１端子−第２端子間には、電流量Ｉｒｅｆ０の電流が流れる。
　ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ＋１，ｊ］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。なお、補正係数Ｋは、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２と同一とする。
Figure JPOXMLDOC01-appb-M000032
　ここで、第１データである重み係数ｗ［ｉ＋１，ｊ］を次の通りに定義する。
Figure JPOXMLDOC01-appb-M000033
　したがって、式（Ｆ５）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000034
＜＜時刻Ｔ１８から時刻Ｔ１９まで＞＞
　時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ［ｉ＋１］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
　セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差であるＶｇ［ｉ＋１，ｊ］−Ｖｇｍ［ｉ＋１］が保持される。また、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ＋１］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差である０が保持される。なお、Ｃ５ｍが保持する電位は、時刻Ｔ１８から時刻Ｔ１９の動作においてトランジスタＦ１ｍやトランジスタＦ２ｍのトランジスタ特性などに応じて０ではない電位（ここでは、Δとする。）となる場合もある。しかし、ノードＮＮｒｅｆ［ｉ］の電位は、配線ＸＣＬ［ｉ］の電位にΔを加えた電位になると考えることで、以下の議論が成り立つ。
＜＜時刻Ｔ１９から時刻Ｔ２０まで＞
　時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ［ｉ＋１］にＧＮＤが印加される。このため、ｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ＋１］の電位が変化する。
　ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ＋１］の電位の変化量に、セルアレイＣＡ２に含まれているそれぞれのセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量などによって算出される。セルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数を、セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおける容量Ｃ５による容量結合係数と同様に、ｐとしたとき、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ＋１］−ＧＮＤ）低下する。
　同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。容量Ｃ５ｍによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点における電位から、ｐ（Ｖｇｍ［ｉ＋１］−ＧＮＤ）低下する。
　これによって、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、時刻Ｔ１９から時刻Ｔ２０までの間において、ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｍ［ｉ＋１］のそれぞれは０となる。
＜＜時刻Ｔ２０から時刻Ｔ２１まで＞＞
　時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオフ状態となる。
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
　時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
　時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に電流量としてＩｒｅｆ０のｘ［ｉ］倍であるｘ［ｉ］Ｉｒｅｆ０の電流が流れる。なお、本動作例では、ｘは、第２データであるニューロンの信号の値に相当する。このとき、配線ＸＣＬ［ｉ］の電位は、０からＶｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
　配線ＸＣＬ［ｉ］の電位が変化することによって、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、Ｖｇ［ｉ，ｊ］＋ｐΔＶ［ｉ］となる。
　同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、Ｖｇｍ［ｉ］＋ｐΔＶ［ｉ］となる。
　これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子−第２端子間に流れる電流Ｉ１［ｉ，ｊ］、トランジスタＦ２ｍの第１端子−第２端子間に流れる電流Ｉｒｅｆ１［ｉ，ｊ］は、次の通りに記述できる。
Figure JPOXMLDOC01-appb-M000035
Figure JPOXMLDOC01-appb-M000036
　式（Ｆ９）、式（Ｆ１０）より、ｘ［ｉ］は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000037
　そのため、式（Ｆ９）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000038
　つまり、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流は、第１データである重み係数ｗ［ｉ，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］と、の積に比例する。
　また、時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に電流量としてＩｒｅｆ０のｘ［ｉ＋１］倍であるｘ［ｉ＋１］Ｉｒｅｆ０の電流が流れる。なお、本動作例では、ｘは、第２データであるニューロンの信号の値に相当する。このとき、配線ＸＣＬ［ｉ＋１］の電位は、０からＶｇｍ［ｉ＋１］＋ΔＶ［ｉ＋１］に変化するものとする。
　配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、Ｖｇ［ｉ＋１，ｊ］＋ｐΔＶ［ｉ＋１］となる。
　同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、Ｖｇｍ［ｉ＋１］＋ｐΔＶ［ｉ＋１］となる。
　これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子−第２端子間に流れる電流Ｉ１［ｉ＋１，ｊ］、トランジスタＦ２ｍの第１端子−第２端子間に流れる電流Ｉｒｅｆ１［ｉ＋１，ｊ］は、次の通りに記述できる。
Figure JPOXMLDOC01-appb-M000039
Figure JPOXMLDOC01-appb-M000040
　式（Ｆ１３）、式（Ｆ１４）より、ｘ［ｉ＋１］は次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000041
　そのため、式（Ｆ１３）は、次の式に書き換えることができる。
Figure JPOXMLDOC01-appb-M000042
　つまり、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子−第２端子間に流れる電流は、第１データである重み係数ｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ＋１］と、の積に比例する。
　ここで、変換回路ＩＴＲＺ［ｊ］から、トランジスタＦ４［ｊ］と配線ＷＣＬ［ｊ］とを介して、セルＩＭ［ｉ，ｊ］及びセルＩＭ［ｉ＋１，ｊ］に流れる電流の総和を考える。当該電流の総和をＩＳ［ｊ］とすると、ＩＳ［ｊ］は、式（Ｆ１２）と式（Ｆ１６）より、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000043
　したがって、変換回路ＩＴＲＺ［ｊ］から出力される電流は、第１データである重み係数ｗ［ｉ，ｊ］及びｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］及びｘ［ｉ＋１］と、の積和に比例した電流となる。
　なお、上述の動作例では、セルＩＭ［ｉ，ｊ］、及びセルＩＭ［ｉ＋１，ｊ］に流れる電流の総和について扱ったが、複数のセルとして、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに流れる電流の総和についても扱ってもよい。この場合、式（Ｆ１７）は、次の式に書き直すことができる。
Figure JPOXMLDOC01-appb-M000044
　このため、３行以上且つ２列以上のセルアレイＣＡ２を有する演算回路ＭＡＣ２の場合でも、上記の通り、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち１列を、電流量としてＩｒｅｆ０、及びｘＩｒｅｆ０を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。
　本実施の形態で述べた積和演算回路を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ］ｓ［ｋ−１］ （ｋ）を第１データとして、第１データに応じた電流量を同じ列の各セルＩＭに順次記憶させて、第（ｋ−１）層の第ｓ［ｋ−１］ニューロンからの出力信号ｚｓ［ｋ−１］ （ｋ−１）を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、回路ＩＴＲＺから出力される電流ＩＳから第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層の第ｓ［ｋ］ニューロンの出力信号ｚｓ［ｋ］ （ｋ）とすることができる。
　また、本実施の形態で述べた積和演算回路を、上述した出力層として適用する場合、重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］ （Ｌ）を第１データとして、第１データに応じた電流量を同じ列の各セルＩＭに順次記憶させて、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロンからの出力信号ｚｓ［Ｌ−１］ （Ｌ−１）を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、回路ＩＴＲＺから出力される電流ＩＳから、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｌ層の第ｓ［Ｌ］ニューロンの出力信号ｚｓ［Ｌ］ （Ｌ）とすることができる。
　なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
　また、本実施の形態では、演算回路ＭＡＣ１及び演算回路ＭＡＣ２に含まれているトランジスタをＯＳトランジスタ、又はＳｉトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算回路ＭＡＣ１及び演算回路ＭＡＣ２に含まれているトランジスタは、例えば、Ｇｅなどの半導体を活性層にしたトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した演算回路の構成例、及び当該演算回路に適用可能なトランジスタの構成例について説明する。
＜半導体装置の構成例＞
　図１９に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図２１Ａはトランジスタ５００のチャネル長方向の断面図であり、図２１Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図２１Ｃはトランジスタ３００のチャネル幅方向の断面図である。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置、例えば、演算回路ＭＡＣ１などに含まれるメモリセルアレイＣＡのトランジスタＴｒ１１などに用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
　本実施の形態で説明する半導体装置は、図１９に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路ＭＡＣ１などに含まれるメモリセルアレイＣＡの容量Ｃ１、回路ＯＦＳＴの容量Ｃ２などとすることができる。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路ＭＡＣ１などに含まれるメモリセルアレイＣＡのトランジスタＴｒ１２などに適用することができる。
　また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いるのが好ましい。
　トランジスタ３００は、図２１Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図１９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２０に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１９において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１９において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１９において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図２１Ａ、図２１Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
　また、図２１Ａ、図２１Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図２１Ａ、図２１Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図２１Ａ、図２１Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
　なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１９、図２１Ａに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３ａは、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ、及び導電体５４２ｂに拡散または捕獲（ゲッタリングともいう）される場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
　なお、図２１Ａ、図２１Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。
　また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３未満であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、および、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合や、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。
　酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
　具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、または１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、または１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、またはＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造などが挙げられる。
　また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍などの組成であるＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
　また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。
　これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、および酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることができるため好適である。
　また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
　また、図２１Ａ、図２１Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図２１Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電体５６０は、図２１Ａ、図２１Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、又は窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
　導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
　続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図１９では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
　次に、図１９、図２０に図示している、ＯＳトランジスタの別の構成例について説明する。図２２Ａ、図２２Ｂは、図２１Ａ、図２１Ｂに示すトランジスタ５００の変形例であって、図２２Ａは、トランジスタ５００のチャネル長方向の断面図であり、図２２Ｂはトランジスタ５００のチャネル幅方向の断面図である。なお、図２２Ａ、図２２Ｂに示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
　図２２Ａ、図２２Ｂに示す構成のトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図２１Ａ、図２１Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図２１Ａ、図２１Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図２１Ａ、図２１Ｂに示す構成のトランジスタ５００と異なる。
　図２２Ａ、図２２Ｂに示す構成のトランジスタ５００は、絶縁体５１２上に絶縁体４０２が設けられている。また、絶縁体５７４上、及び絶縁体４０２上に絶縁体４０４が設けられている。
　図２２Ａ、図２２Ｂに示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
　絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
　絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ及び導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
　図２３は、トランジスタ５００及びトランジスタ３００を図２２Ａ、図２２Ｂに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体５４６の側面に、絶縁体５５２が設けられている。
　また、図２２Ａ、図２２Ｂに示すトランジスタ５００は、状況に応じて、トランジスタの構成を変更してもよい。例えば、図２２Ａ、図２２Ｂのトランジスタ５００は、変更例として、図２４に示すトランジスタにすることができる。図２４Ａはトランジスタのチャネル長方向の断面図であり、図２４Ｂはトランジスタのチャネル幅方向の断面図である。図２４Ａ、図２４Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点で、図２２Ａ、図２２Ｂに示すトランジスタと異なる。
　酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
　酸化物５３０ｃ１として、例えばＩｎ−Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、ｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
　酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図２１Ａ、図２１Ｂに示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
　図２４Ａ、図２４Ｂに示す構成のトランジスタは、例えば、図１９、図２０に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、上記実施の形態で説明した演算回路ＭＡＣ１などに含まれるメモリセルアレイＣＡのトランジスタＴｒ１２などに適用することができる。なお、図２４Ａ、図２４Ｂに示すトランジスタは、本発明の一態様の半導体装置が有する、トランジスタ３００、５００以外のトランジスタにも適用することができる。
　図２５は、トランジスタ５００を図２１Ａに示すトランジスタの構成とし、トランジスタ３００を図２４Ａに示すトランジスタの構成とした場合における、半導体装置の構成例を示す断面図である。なお、図２３と同様に、導電体５４６の側面に絶縁体５５２を設ける構成としている。図２５に示すように、本発明の一態様の半導体装置は、トランジスタ３００とトランジスタ５００を両方ともＯＳトランジスタとしつつ、トランジスタ３００とトランジスタ５００のそれぞれを異なる構成にすることができる。
　次に、図１９、図２０の半導体装置に適用できる容量素子について説明する。
　図２６Ａ乃至図２６Ｃでは、図１９に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図２６Ａは容量素子６００Ａの上面図であり、図２６Ｂは容量素子６００Ａの一点鎖線Ｌ３−Ｌ４における断面を示した斜視図であり、図２６Ｃは容量素子６００Ａの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。
　絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
　また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００Ａは、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図２６Ａ乃至図２６Ｃでは、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
　また、図２６Ａ乃至図２６Ｃでは、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
　なお、図１９、図２０、図２６Ａ乃至図２６Ｃに示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図２７Ａ乃至図２７Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
　図２７Ａは容量素子６００Ｂの上面図であり、図２７Ｂは容量素子６００Ｂの一点鎖線Ｌ３−Ｌ４における断面図であり、図２７Ｃは容量素子６００Ｂの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　図２７Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、一対の電極の一方として機能する導電体６１０と、一対の電極の他方として機能する導電体６２０と、を有する。
　また、図２７Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
　絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
　絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
　導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６１０は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
　なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
　絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、一対の電極に挟まれる誘電体として機能する。
　導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
　絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
　図２７Ａ乃至図２７Ｃに示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した容量Ｃ１、容量Ｃ２などとして、容量素子６００Ｂを適用することによって、長時間、容量の端子間の電圧を維持することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。
＜金属酸化物の構成＞
　ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
　また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２８Ａを用いて説明を行う。図２８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図２８Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓ（無定形）と、Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）と、Ｃｒｙｓｔａｌ（結晶）と、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、Ｃｒｙｓｔａｌｌｉｎｅの分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図２８Ａに示す太枠内の構造は、Ａｍｏｒｐｈｏｕｓ（無定形）と、Ｃｒｙｓｔａｌ（結晶）との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、当該構造は、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓ（無定形）や、Ｃｒｙｓｔａｌ（結晶）とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、及びＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図２８Ｂ、図２８Ｃに示す。また、図２８Ｂが石英ガラス、図２８Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２８Ｃに示す結晶性ＩＧＺＯの組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２８Ｃに示す結晶性ＩＧＺＯの厚さは、５００ｎｍである。
　図２８Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークの形状がほぼ左右対称である。一方で、図２８Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが左右非対称である。ＸＲＤスペクトルのピークの形状が左右非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークの形状が左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。なお、図２８Ｃには、２θ＝３１°、またはその近傍に結晶相（ＩＧＺＯ　ｃｒｙｓｔａｌ　ｐｈａｓｅ）を明記してある。ＸＲＤスペクトルのピークにおいて、形状が左右非対称となる由来は当該結晶相（微結晶）に起因すると推定される。
　具体的には、図２８Ｃに示す、結晶性ＩＧＺＯのＸＲＤスペクトルにおいて、２θ＝３４°またはその近傍にピークを有する。また、微結晶は、２θ＝３１°またはその近傍にピークを有する。酸化物半導体膜を、Ｘ線回折像から評価する場合、図２８Ｃに示すように、２θ＝３４°またはその近傍のピークよりも低角度側のスペクトルの幅が広くなる。これは、酸化物半導体膜中に、２θ＝３１°またはその近傍にピークを有する微結晶が内在することを示唆している。
　また、膜の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。基板温度を室温として成膜したＩＧＺＯ膜の回折パターンを図２８Ｄに示す。なお、図２８Ｄに示すＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である酸化物ターゲットを用いて、スパッタリング法によって成膜される。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われた。
　図２８Ｄに示すように、室温成膜したＩＧＺＯ膜の回折パターンでは、ハローではなく、スポット状のパターンが観察される。このため、室温成膜したＩＧＺＯ膜は、結晶状態でもなく、非晶質状態でもない、中間状態であり、非晶質状態であると結論することはできないと推定される。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界（グレインバウンダリー）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という場合があり、また、真性又は実質的に真性という場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
　本実施例では、実施の形態２で説明した演算回路ＭＡＣ１のメモリセルＡＭにおいて、第１データと第２データとの積の演算が適切に行われているかを確認するため、実際に回路を試作し、各種測定、及び各種計算を行った。
＜測定及び計算＞
　図２９Ａに示す乗算回路ＡＭＥは、実際に試作した演算回路の一部であって、実施の形態２で説明した演算回路ＭＡＣ１のメモリセルＡＭに相当する。そのため、乗算回路ＡＭＥに含まれているトランジスタＭ１、容量ＣＰのそれぞれは、図９に示すメモリセルＡＭに含まれているトランジスタＭ１、容量Ｃ１に相当する。特に、乗算回路ＡＭＥに含まれているトランジスタＭ２−１、トランジスタＭ２−２は、図９に示すメモリセルＡＭに含まれているトランジスタＭ２に相当している。つまり、トランジスタＭ２−１とトランジスタＭ２−２が直列に電気的に接続され、互いのゲートが電気的に接続されている。なお、本実施例では、トランジスタＭ２−１、トランジスタＭ２−２をまとめてトランジスタＭ２と呼称する。また、図２９Ａに示す配線ＶＹは、図９の配線ＢＬに相当し、図２９Ａに示す配線ＢＷは、図９の配線ＷＤに相当し、図２９Ａに示す配線ＶＸは、図９の配線ＣＬに相当し、図２９Ａに示す配線ＷＷは、図９の配線ＷＬに相当する。
　更に、乗算回路ＡＭＥに含まれているトランジスタＭ１はバックゲートを有しており、当該バックゲートは、配線ＢＧに電気的に接続されている。
　トランジスタＭ１は、チャネル形成領域にＩｎ−Ｇａ−Ｚｎ酸化物が含まれているＯＳトランジスタとし、また、トランジスタＭ１のチャネル長（以下、Ｌ長と記載する。）を０．３５μｍとし、チャネル幅（以下、Ｗ長と記載する。）を０．３５μｍとしている。また、トランジスタＭ２は、チャネル形成領域に単結晶シリコンが含まれているＳｉトランジスタとし、また、トランジスタＭ２−１、トランジスタＭ２−２のＬ長を８μｍとし、Ｗ長を０．３２μｍとしている。
　図２９Ｂは、光学顕微鏡を用いて撮影した、試作した乗算回路ＡＭＥを有するセルアレイＣＡ３の上面の写真である。セルアレイＣＡ３において、乗算回路ＡＭＥは、９×１６個のマトリクス状に配置されている。セルアレイＣＡ３の１つの乗算回路ＡＭＥは、電極パッドＥＰ１乃至電極パッドＥＰ６のそれぞれと電気的に接続されている。なお、電極パッドＥＰ１は配線ＷＷに電気的に接続され、電極パッドＥＰ２は配線ＢＷに電気的に接続され、電極パッドＥＰ３は配線ＶＸに電気的に接続され、電極パッドＥＰ４は配線ＢＧに電気的に接続され、電極パッドＥＰ５は配線ＶＹに電気的に接続され、電極パッドＥＰ６は配線ＶＲに電気的に接続されている。
　乗算回路ＡＭＥにおいて、データの書き込み、データの保持、データの読み出しのそれぞれの動作を行った。
　乗算回路ＡＭＥにデータを書き込むとき、配線ＷＷに５Ｖ、配線ＶＸに０Ｖ、配線ＢＧに−６Ｖ、配線ＶＹに３Ｖ、配線ＶＲに０Ｖの電圧を与えた。また、ノードＮＭに書き込むデータは、０．１Ｖ刻みで０Ｖ以上２．５Ｖ以下の範囲の電位ＶＷとし、当該電位を配線ＢＷから与えた。
　乗算回路ＡＭＥに書き込まれたデータを保持するとき、配線ＷＷを０Ｖ、配線ＢＷを０Ｖ、配線ＶＸを０Ｖ、配線ＢＧを−６Ｖ、配線ＶＹを０Ｖ、配線ＶＲを０Ｖとして、乗算回路ＡＭＥに電圧を与えた。
　乗算回路ＡＭＥから書き込まれたデータを読み出すとき、配線ＷＷに０Ｖ、配線ＢＷに０Ｖ、配線ＢＧに−６Ｖ、配線ＶＹに３Ｖ、配線ＶＲに０Ｖの電圧を与えた。また、配線ＶＸに与える電位は、０．１Ｖ刻みで０Ｖ以上３．０Ｖ以下の範囲の電位ＶＸとした。
　乗算回路ＡＭＥにおいて、書き込み動作、データ保持、読み出し動作のそれぞれを行ったときの、配線ＷＷ、配線ＢＷ、配線ＶＸ、配線ＢＧ、配線ＶＹ、配線ＶＲのそれぞれに与えられる電位を下の表にまとめた。
Figure JPOXMLDOC01-appb-T000045
　ここで、乗算回路ＡＭＥに書き込まれたデータを読み出すとき、配線ＶＹから、トランジスタＭ２のソース−ドレイン間を介して、配線ＶＲに流れる電流を測定した。
　図３０Ａは、電位ＶＷと電位ＶＸとソース−ドレイン間電流ＩＤＳ（ＶＷ、ＶＸ）の特性を示している。図３０Ａより、ＶＸを任意の電位に固定して、ＶＷを増加することによって、ＩＤＳ（ＶＷ、ＶＸ）が増加する結果が得られた。なお、ＶＷを増加することは、Ｍ２の閾値をマイナスにシフトする事に相当する。また、ＶＷを任意の電位に固定して、ＶＸを増加することによって、ＩＤＳ（ＶＷ、ＶＸ）が増加する結果が得られた。また、ＶＷを１．５Ｖとし、ＶＸを１．５Ｖとしたとき、ＩＤＳ（ＶＷ、ＶＸ）は概ね１．３μＡと見積もられた。
　ここで、ＶＷ０を１．５Ｖとし、ＶＸ０を１．５Ｖとすると、ＩＤＳ（ＶＷ０、ＶＸ０）＝１．３μＡとなる。更に、ＶＷ０に電圧変化量としてΔＶＷを与えたときのＩＤＳ（ＶＷ０＋ΔＶＷ、ＶＸ０）、ＶＸ０に電圧変化量としてΔＶＸを与えたときのＩＤＳ（ＶＷ０、ＶＸ０＋ΔＶＸ）、そして、ＶＷ０に電圧変化量としてΔＶＷを与え、かつＶＸ０に電圧変化量としてΔＶＸを与えたときのＩＤＳ（ＶＷ０＋ΔＶＷ、ＶＸ０＋ΔＶＸ）を考える。そして、ΔＩｙを次の式で定義する。
Figure JPOXMLDOC01-appb-M000046
　なお、ＶＷ０＋ΔＶＷは、配線ＢＷから与えられる電圧であるため、ΔＶＷの電圧の範囲は−１Ｖ以上１Ｖ以下となる。また、ＶＸ０＋ΔＶＸは、配線ＢＷから与えられる電圧であるため、ΔＶＸの電圧の範囲は−１．５Ｖ以上１．５Ｖ以下となる。
　そして、式（Ｅ１）、式（Ｅ２）、式（Ｅ７）、式（Ｅ８）を利用して、ΔＩｙを計算すると次の式の通りとなる。
Figure JPOXMLDOC01-appb-M000047
　ここで、ｋを１／２とする（適当な値で規格化する）ことによって、ΔＩｙと、ΔＶＷと、ΔＶＸと、の関係は、図３０Ｂで表すことができる。つまり、ΔＶＷとΔＶＸとの積に応じて、差分電流ΔＩｙが定まる。したがって、乗算回路ＡＭＥを用いて、トランジスタＭ２のソース−ドレイン間に流れる電流として、ＩＤＳ（ＶＷ０、ＶＸ０）、ＩＤＳ（ＶＷ０＋ΔＶＷ、ＶＸ０）、ＩＤＳ（ＶＷ０、ＶＸ０＋ΔＶＸ）、ＩＤＳ（ＶＷ０＋ΔＶＷ、ＶＸ０＋ΔＶＸ）のそれぞれを測定し、これらの電流から差分電流ΔＩｙを算出することによって、ΔＶＷとΔＶＸの積を求めることができる。
　図３１は、８５℃、２７℃、−４０℃のそれぞれの温度条件において、乗算回路ＡＭＥのノードＮＭに、０．５Ｖ（ΔＶＷ＝−１．０Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）の電位を書き込んで、その後に読み出し動作を行って得られた、読み出した電流の温度依存性を示したグラフである。図３１より、２７℃と比較した場合、８５℃では傾きが４０％増えており、−４０℃では傾きが３０％減っている結果となった。なお、８５℃、及び−４０℃のそれぞれの場合の結果は、飽和移動度の温度依存性を示している。また、温度により傾きは異なるが、各ΔＶＷにおけるΔＩｙとΔＶＸとの相関は、０．９８９以上となっており、温度に応じて当該相関を適切な規格化を行うことで、傾きの補正を容易に行うことができると考えられる。
　図３２Ａ及び図３２Ｂは、ノードＮＭにデータを保持した後において、トランジスタＭ２のソース−ドレイン間に流れる電流量の時間変化を示したグラフである。図３２Ａの測定条件として、ΔＶＸを１．０Ｖとし（配線ＶＸの電位を２．５Ｖとし）、図３２Ｂの測定条件として、ΔＶＸを−１．０Ｖとした（配線ＶＸの電位を０．５Ｖとした）。図３２Ａ及び図３２Ｂのそれぞれにおいて、ノードＮＭに保持した電位を０．５Ｖ（ΔＶＷ＝−１．０Ｖ）、１．０Ｖ（ΔＶＷ＝−０．５Ｖ）、１．５Ｖ（ΔＶＷ＝０Ｖ）、２．０Ｖ（ΔＶＷ＝０．５Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）の４条件として、それぞれの条件において、トランジスタＭ２のソース−ドレイン間に流れる電流Ｉｙを測定した。
　図３２Ａ及び図３２Ｂのとおり、１．０×１０２秒から１．０×１０５秒までの間では、それぞれの条件において、トランジスタＭ２のソース−ドレイン間に流れる電流Ｉｙが変化しない結果となった。なお、図３２Ａのそれぞれの条件において、１．０×１０５秒までの差分電流ΔＩｙの変化率は４．８％未満であった。また、図３２Ｂのそれぞれの条件において、１．０８×１０５秒までの差分電流ΔＩｙの変化率は４％未満であった。
　図３３Ａは、乗算回路ＡＭＥのノードＮＭに、０．５Ｖ（ΔＶＷ＝−１．０Ｖ）、１．０Ｖ（ΔＶＷ＝−０．５Ｖ）、２．０Ｖ（ΔＶＷ＝０．５Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）の４条件の電位を書き込み、その後に差分電流ΔＩｙを読み出して得られた、乗算回路ＡＭＥにおける乗算特性を示したグラフである。また、図３３Ａには、比較として、ΔＩｙ＝１．０×ＶＸ、ΔＩｙ＝０．５×ＶＸ、ΔＩｙ＝−０．５×ＶＸ、ΔＩｙ＝−１．０×ＶＸの一次関数の直線を図示している。図３３Ａより、乗算回路ＡＭＥにおける乗算特性の結果は、ΔＩｙ＝１．０×ＶＸ、ΔＩｙ＝０．５×ＶＸ、ΔＩｙ＝−０．５×ＶＸ、ΔＩｙ＝−１．０×ＶＸのそれぞれの一次関数に概ね一致していることが分かった。
　図３３Ｂは、乗算回路ＡＭＥのノードＮＭに、０．５Ｖ（ΔＶＷ＝−１．０Ｖ）、１．０Ｖ（ΔＶＷ＝−０．５Ｖ）、２．０Ｖ（ΔＶＷ＝０．５Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）の４条件の電位を書き込み、その後に読み出し動作を行って得られた、データの書き込みのばらつきの度合いを示したグラフである。なお、図３３Ｂの測定条件として、ΔＶＸを１．０Ｖとしている（配線ＶＸの電位を２．５Ｖとしている。）。書き込み動作の後に、読み出し動作をして差分電流ΔＩｙの算出を５０回繰り返して、５０回の平均を当該ΔＶＷでの差分電流ΔＩｙとした。これを１セットとし、各ΔＩＷについて５０セット分の差分電流ΔＩｙの測定を行った。
　図３３Ｂにおいて、横軸には差分電流ΔＩｙを示し、縦軸には累積度数を示している。図３３Ｂより、データの書き込みのばらつきは、概ね−０．４％以上０．４％以下の範囲に収まっている。
　また、１２個の乗算回路ＡＭＥについて、それぞれのノードＮＭに、０．５Ｖ（ΔＶＷ＝−１．０Ｖ）、１．０Ｖ（ΔＶＷ＝−０．５Ｖ）、２．０Ｖ（ΔＶＷ＝０．５Ｖ）、２．５Ｖ（ΔＶＷ＝１．０Ｖ）を書き込んだときの、個々の乗算回路ＡＭＥから読み出したΔＩｙの素子ばらつきの度合いを図３４に示す。図３４は、それぞれのΔＶＷにおけるΔＶＸの依存性を示しており、図３４よりΔＶＸ＝０の近傍（−０．０２より大きく０．０２より小さい領域）を除いて、ΔＩｙの素子ばらつきは、各ΔＶＷ、ΔＶＸについては５％未満となっている。なお、ΔＩｙの素子ばらつきのΔＶＸにおける依存性は弱く、また、ΔＶＷに対しては絶対値に依存しない傾向が示されている。このΔＩｙの素子ばらつきの原因としては、例えば、Ｓｉトランジスタの飽和移動度のばらつき、Ｓｉトランジスタの飽和領域でのドレイン電流がグラデュアル近似（２乗近似）からずれていることによる寄与が大きいと考えられる。なお、図３４における素子ばらつきσｍｅａｓは、（ΔＶＷ，ΔＶＸ）＝（＋１，＋１）のとき、σｍｅａｓ＝０．０２３、（ΔＶＷ，ΔＶＸ）＝（＋１，−１）のとき、σｍｅａｓ＝０．０２５、（ΔＶＷ，ΔＶＸ）＝（−１，＋１）のとき、σｍｅａｓ＝０．０３４、（ΔＶＷ，ΔＶＸ）＝（−１，−１）のとき、σｍｅａｓ＝０．０３２となった。
　また、図３４のΔＩｙの素子ばらつきの原因の妥当性を確認するため、モンテカルロ解析を行った結果を図３５Ａ乃至図３５Ｄに示す。図３５Ａ乃至図３５Ｄには、ローカルばらつきを設定し、図２９Ａの回路構成において、（ΔＶＷ，ΔＶＸ）＝（＋１，＋１）、（＋１，−１）、（−１，＋１）、（−１，−１）のそれぞれの場合でのシミュレーションによって、得られた素子ばらつきを示している。図３５Ａ乃至図３５Ｄにおける素子ばらつきσｓｉｍは、（ΔＶＷ，ΔＶＸ）＝（＋１，＋１）のとき、σｓｉｍ＝０．０５１、（ΔＶＷ，ΔＶＸ）＝（＋１，−１）のとき、σｓｉｍ＝０．０３８、（ΔＶＷ，ΔＶＸ）＝（−１，＋１）のとき、σｓｉｍ＝０．０２５、（ΔＶＷ，ΔＶＸ）＝（−１，−１）のとき、σｓｉｍ＝０．０１７となった。測定で得られた素子ばらつきσｍｅａｓは、図３４より０．０２３以上０．０３４以下となったので、モンテカルロ解析によって求められた素子ばらつきσｓｉｍは、０．０１７以上０．０５１以下と概ね一致していることが確認できた。
　次に、図２９ＢのセルアレイＣＡ３を有する演算回路を用いた場合の、３層全結合型の人工ニューラルネットワークのモデルの推論精度を計算した。当該ニューラルネットワークのモデルは図３６に示しており、当該ニューラルネットワークは、入力層と、中間層と、出力層と、を有する。入力層は７８４個のニューロンを有し、中間層は１００個のニューロンを有し、出力層は１０個のニューロンを有する。
　当該ニューラルネットワークを計算機上で、プログラム言語であるＰｙｔｈｏｎを用いて実装し、かつ実装したニューラルネットワークで手書き文字データセットＭＮＩＳＴを用いた学習により、重み係数を算出した。次に、図２９ＢのセルアレイＣＡ３を有する演算回路を図３６のモデルにおける乗算とし、当該重み係数をセルアレイＣＡ３の乗算回路ＡＭＥのそれぞれに保持して、推論を行った。なお、中間層における活性化関数をシグモイド関数とし、出力層における活性化関数をソフトマックス関数とした。この結果、図２９ＢのセルアレイＣＡ３を有する演算回路における推論精度は、９７．７７％であった。なお、図３６のモデルにおいて、積和演算における演算を理想的な乗算（プログラム言語Ｐｙｔｈｏｎを用いて計算機上で計算を行う）とした場合の推論精度は９７．８９％であった。したがって、図３６のモデルにおいて、本実施例の演算回路を用いた場合の推論精度は、積和演算を理想的な乗算とした場合の推論精度とほぼ変わらない結果となった。
　本実施例では、実施の形態２で説明した演算回路ＭＡＣ１Ａにおいて、第１データと第２データとの積和の演算が適切に行われているかを確認するため、回路シミュレータを用いて、各種計算を行った。
　初めに、各種計算を行うための回路構成について説明する。図３７は、図１３に示す演算回路ＭＡＣ１Ａを変更した回路構成の例である。そのため、図３７に示す演算回路ＭＡＣ１Ａにおいて、図１３の演算回路ＭＡＣ１Ａと内容が重複する箇所については、説明を省略する。
　図３７に示す演算回路ＭＡＣ１Ａは、図１３のメモリセルアレイＣＡのメモリセルＡＭの列を複数配置し、かつ図１３の回路ＣＭＳ及び図１３の回路ＯＦＡＣを変更した構成となっている。また、図３７のメモリセルアレイＣＡのメモリセルＡＭは、複数の行に配置されていてもよい。
　図３７のメモリセルアレイＣＡのメモリセルＡＭは複数の列に配置されているため、図３７の回路ＣＭＳは、複数の列に配置されているメモリセルＡＭに応じて、図１３の回路ＣＭＳを変更した構成としている。例えば、図３７の回路ＣＭＳに含まれているカレントミラー回路ＣＭは、図１３のトランジスタＴｒ３２に相当する、トランジスタＴｒ３２［１］及びトランジスタＴｒ３２［２］と、図１３の電流源回路ＣＳ１に相当する、電流源回路ＣＳ１［１］及び電流源回路ＣＳ１［２］と、図１３の電流源回路ＣＳ２に相当する、電流源回路ＣＳ２［１］及び電流源回路ＣＳ２［２］と、図１３のスイッチＳＷ３に相当する、スイッチＳＷ３［１］及びスイッチＳＷ３［２］と、を有する。
　なお、図３０のトランジスタＴｒ３２［１］、電流源回路ＣＳ１［１］、及び電流源回路ＣＳ２［１］は、メモリセルアレイＣＡの１列目に配置されているメモリセルＡＭ［１，１］及びメモリセルＡＭ［２，１］に保持される第１データと、メモリセルＡＭ［１，１］及びメモリセルＡＭ［２，１］に入力される第２データと、の積和演算を行うための回路である。また、図３０のトランジスタＴｒ３２［２］、電流源回路ＣＳ１［２］、及び電流源回路ＣＳ２［２］は、メモリセルアレイＣＡの１列目に配置されているメモリセルＡＭ［１，２］及びメモリセルＡＭ［２，２］に保持される第１データと、メモリセルＡＭ［１，２］及びメモリセルＡＭ［２，２］に入力される第２データと、の積和演算を行うための回路である。
　また、回路ＯＦＡＣは、図１３のスイッチＳＷ４に相当する、スイッチＳＷ４［１］及びスイッチＳＷ４［２］と、図１３の抵抗ＲＥに相当する、抵抗ＲＥ［１］及び抵抗ＲＥ［２］と、オペアンプＯＰ［１］と、オペアンプＯＰ［２］と、を有する。
　スイッチＳＷ４［１］の第１端子は、スイッチＳＷ３［１］の第１端子に電気的に接続され、スイッチＳＷ４［１］の第２端子は、抵抗ＲＥ［１］の第１端子と、オペアンプＯＰ［１］の反転入力端子と、に電気的に接続されている。オペアンプＯＰ［１］の非反転入力端子は、配線ＶｄＬに電気的に接続され、オペアンプＯＰ［１］の出力端子は、抵抗ＲＥ［１］の第２端子と、配線ＮＩＬ［１］と、に電気的に接続されている。つまり、抵抗ＲＥ［１］とオペアンプＯＰ［１］とによって、電流電圧変換回路が構成されている。
　スイッチＳＷ４［２］、抵抗ＲＥ［２］、及びオペアンプＯＰ［２］については、スイッチＳＷ４［１］、抵抗ＲＥ［１］、及びオペアンプＯＰ［１］と同様の電気的な接続の構成となっている。そのため、抵抗ＲＥ［２］とオペアンプＯＰ［２］についても、電流電圧変換回路が構成されている。
　配線ＶｄＬは、定電圧を供給する配線として機能する。特に、当該定電圧は、上述した電流電圧変換回路の参照電位として入力される。
　抵抗ＲＥ［１］とオペアンプＯＰ［１］とによって構成されている電流電圧変換回路は、メモリセルアレイＣＡの１列目のメモリセルＡＭと、電流源回路ＣＳ１［１］と、電流源回路ＣＳ２［１］と、トランジスタＴｒ３２［１］と、によって生成される電流Ｉ５を電圧に変換する機能を有する。また、抵抗ＲＥ［２］とオペアンプＯＰ［２］とによって構成されている電流電圧変換回路は、メモリセルアレイＣＡの２列目のメモリセルＡＭと、電流源回路ＣＳ１［２］と、電流源回路ＣＳ２［２］と、トランジスタＴｒ３２［２］と、によって生成される電流Ｉ５を電圧に変換する機能を有する。
　ここで、図３７のメモリセルアレイＣＡを、メモリセルＡＭがｎ行１列のマトリクス状に配置された構成として、回路シミュレータを用いて、演算回路ＭＡＣ１Ａにおける、第１データと第２データとの積和演算を行った。
　なお、メモリセルＡＭ、メモリセルＡＭｒｅｆの回路構成は、図１３に示すメモリセルＡＭ、メモリセルＡＭｒｅｆと同様とする。また、トランジスタＴｒ１２と、トランジスタＴｒ３１乃至トランジスタＴｒ３４と、をＳｉトランジスタとして想定し、Ｌ長を８μｍとし、Ｗ長を０．３２μｍとした。また、トランジスタＴｒ１１をＯＳトランジスタと想定し、Ｌ長を０．３５μｍとし、Ｗ長を０．３５μｍとした。
　回路シミュレータに入力した演算回路ＭＡＣ１ＡのメモリセルアレイＣＡに含まれているメモリセルＡＭをメモリセルＡＭ［１，１］乃至メモリセルＡＭ［２５，１］とし、第２データを入力する配線ＣＬを配線ＣＬ［１］乃至配線ＣＬ［２５］とした（つまり、ｎ＝２５とした）。メモリセルＡＭ［１，１］乃至メモリセルＡＭ［２５，１］のそれぞれには、第１データ（重み係数）として“−１”に応じた電位、又は“＋１”に応じた電位を保持し、配線ＣＬ［１］乃至配線ＣＬ［２５］に第２データ（ニューロンの信号の値）として“−１”、“０”、又は“＋１”に応じた電位を入力した。
　図３８Ａは、回路シミュレータに入力した演算回路ＭＡＣ１Ａによって計算された、複数の条件での積和演算の計算値を示すグラフである。本計算では、２５μｓから４４μｓまでの期間において、配線ＣＬ［１］乃至配線ＣＬ［２５］に第２データ（ニューロンの信号の値）として“＋１”を入力し、また、４４μｓから６２μｓまでの期間において、配線ＣＬ［１］乃至配線ＣＬ［２５］に第２データ（ニューロンの信号の値）として“０”を入力し、また、６２μｓから８０μｓまでの期間において、配線ＣＬ［１］乃至配線ＣＬ［２５］に第２データ（ニューロンの信号の値）として“−１”を入力している。また、図３８Ａのグラフの実線は、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［２５，１］のそれぞれに第１データ（重み係数）として“＋１”を保持した条件での計算結果であり、図３８Ａのグラフの破線は、メモリセルＡＭ［１，１］乃至メモリセルＡＭ［２５，１］のそれぞれに第１データ（重み係数）として“−１”を保持した条件での計算結果である。
　図３８Ａのグラフに示す実線のとおり、２５個の第１データ（重み係数）の“＋１”と、２５個の第２データ（ニューロンの信号の値）の“＋１”と、の積和の結果が２５に近い値となった。同様に、２５個の第１データ（重み係数）の“＋１”と、２５個の第２データ（ニューロンの信号の値）の“０”と、の積和の結果がほぼ０となり、また、２５個の第１データ（重み係数）の“＋１”と、２５個の第２データ（ニューロンの信号の値）の“−１”と、の積和の結果がほぼ−２５となった。
　また、図３８Ａのグラフに示す破線のとおり、２５個の第１データ（重み係数）の“−１”と、２５個の第２データ（ニューロンの信号の値）の“＋１”と、の積和の結果が−２５に近い値となった。同様に、２５個の第１データ（重み係数）の“−１”と、２５個の第２データ（ニューロンの信号の値）の“０”と、の積和の結果がほぼ０となり、また、２５個の第１データ（重み係数）の“−１”と、２５個の第２データ（ニューロンの信号の値）の“−１”と、の積和の結果がほぼ２５となった。
　上記の結果より、演算回路ＭＡＣ１Ａによる積和演算がほぼ正確に実現できているといえる。
　図３８Ｂは、演算回路ＭＡＣ１ＡのメモリセルアレイＣＡの行数のｎを１、２、４、９、１６、２５として、それぞれの場合における積和演算の計算値を示したグラフである。条件ＣＮＤ１は、全ての第１データ（重み係数）を“＋１”とし、全ての第２データ（ニューロンの信号の値）を“＋１”とした場合の計算値の結果を示し、条件ＣＮＤ２は、全ての第１データ（重み係数）を“０”とし、全ての第２データ（ニューロンの信号の値）を“０”とした場合の計算値の結果を示し、条件ＣＮＤ３は、全ての第１データ（重み係数）を“−１”とし、全ての第２データ（ニューロンの信号の値）を“＋１”とした場合の計算値の結果を示している。
　上記の結果より、演算回路ＭＡＣ１Ａによる積和演算が行数に比例していることがいえる。
　図３９Ａ及び図３９Ｂは、演算回路ＭＡＣ１Ａに含まれているトランジスタＴｒ１２及びトランジスタＴｒ３１乃至トランジスタＴｒ３４に対して、製造プロセスにおける特性ばらつきを与えて、積の値がどの程度ばらついたかを示すヒストグラムである。具体的には、演算回路ＭＡＣ１ＡのメモリセルアレイＣＡのメモリセルＡＭを１行１列のマトリクスとして配置し（つまりｎ＝１とし）、メモリセルＡＭに含まれているトランジスタＴｒ１２及びトランジスタＴｒ３１乃至トランジスタＴｒ３４に特性ばらつきを与えて、それぞれの特性ばらつきに対して、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積を算出し、当該積の値のばらつきを図３９Ａ及び図３９Ｂにまとめている。
　図３９Ａは、第１データ（重み係数）を“−１”とし、第２データ（ニューロンの信号の値）を“＋１”とした積のばらつきの度合いと、第１データ（重み係数）を“＋１”とし、第２データ（ニューロンの信号の値）を“−１”とした積のばらつきの度合いと、を示したヒストグラムである。また、図３９Ｂは、第１データ（重み係数）を“＋１”とし、第２データ（ニューロンの信号の値）を“＋１”とした積のばらつきの度合いと、第１データ（重み係数）を“−１”とし、第２データ（ニューロンの信号の値）を“−１”とした積のばらつきの度合いと、を示したヒストグラムである。
　標準偏差をσとしたとき、図３９Ａ及び図３９Ｂのそれぞれに示すヒストグラムにおける３σは、０．１未満となった。つまり、演算回路ＭＡＣ１Ａを用いることで、トランジスタＴｒ１１に対して製造プロセスにおける特性ばらつきが発生しても、±１×±１の乗算の結果に表れるばらつきは、十分に許容範囲であるということがいえる。
　次に、プログラム言語（Ｐｙｔｈｏｎ）を用いてニューラルネットワークの演算を全て計算機によって実行した場合と、図３７に示す演算回路ＭＡＣ１Ａを回路シミュレータによって構成して、シミュレーション上で演算回路ＭＡＣ１Ａを動作させてニューラルネットワークの演算を行った場合と、のそれぞれの推論精度を比較した結果について説明する。
　本演算に用いるニューラルネットワークは、図３６に示す階層型のニューラルネットワークのモデルとして、入力層は７８４個のニューロンを有し、中間層は１００個のニューロンを有し、出力層は１０個のニューロンを有するものとした。また、入力層と中間層との間の重み係数とニューロンの出力信号との積和演算結果に施す活性化関数をシグモイド関数と、中間層と出力層とニューロンの出力信号との積和演算結果に施す活性化関数をソフトマックス関数とした。
　また、当該ニューラルネットワークの学習には、ＭＮＩＳＴのデータセットのうち６０，０００個を用いた。また、テストとして、ニューラルネットワークの推論には、１０，０００個を用いた。
　なお、重み係数については、あらかじめ、当該ニューラルネットワークを計算機上でプログラム言語（Ｐｙｔｈｏｎ）を用いて実装して、上述したＭＮＩＳＴのデータセット６０，０００個を用いた学習によって、取得した。
　プログラム言語を用いて上述したニューラルネットワークの演算を全て計算機によって実行した場合、推論精度は９６．５２％であった。また、シミュレーション上で演算回路ＭＡＣ１Ａを動作させて上述したニューラルネットワークの演算を行った場合における推論精度は、９６．２５％であり、プログラム言語を用いたニューラルネットワークの演算での推論精度とほぼ同等の結果となった。
　また、ニューラルネットワークの出力の結果を図４０Ａに示す。図４０Ａの左側のグラフは、回路シミュレータによって構成されたニューラルネットワークの演算が行われた結果であり、図４０Ａの右側のグラフは、プログラム言語（Ｐｙｔｈｏｎ）を用いて構成したニューラルネットワークの演算が行われた結果である。図４０Ａには、テスト用データ１０，０００個から一例として１００個の手書き文字（“０”乃至“９”の手書き文字がそれぞれ１０個）を各ニューラルネットワークの入力画像として与えたときの、出力層の各ニューロンの出力ＯＵＴ［０］乃至ＯＵＴ［９］を表している。それぞれのグラフの横軸は、“０”乃至“９”の手書き文字の入力を示しており、グラフの縦軸は、出力層のニューロンから出力された値（なお、それぞれのグラフの縦軸の範囲を−２０以上２０以下としている）を示している。
　図４０Ａから、回路シミュレータによって構成されたニューラルネットワークを用いた、“０”乃至“９”の手書き文字の識別は、精度良く行われていることが分かる。また、回路シミュレータによって構成されたニューラルネットワークによる演算結果は、プログラム言語（Ｐｙｔｈｏｎ）を用いて構成したニューラルネットワークの場合と、ほぼ同様の結果となることが分かった。
　また、テスト用データ１０，０００個（“０”乃至“９”の手書き文字がそれぞれ１０００個）を、回路シミュレータによって構成されたニューラルネットワーク、及びプログラム言語（Ｐｙｔｈｏｎ）を用いて構成したニューラルネットワークのそれぞれに入力したときの、それぞれの出力層のニューロンの出力ＯＵＴ［０］乃至ＯＵＴ［９］の値の相関を図４０Ｂに示す。図４０Ｂのそれぞれのグラフにおいて、横軸は、プログラム言語（Ｐｙｔｈｏｎ）を用いて構成したニューラルネットワークの出力層のニューロンから出力された値であって、縦軸は、回路シミュレータによって構成されたニューラルネットワークの出力層のニューロンから出力された値となっている。
　図４０Ｂに示すグラフのそれぞれの相関係数は、次の表のとおりである。表より、ＯＵＴ［０］乃至ＯＵＴ［９］のそれぞれの相関係数は、０．９９以上となっている。
Figure JPOXMLDOC01-appb-T000048
　図４１には、上記の回路シミュレータによって構成されたニューラルネットワークにおける、出力層のニューロンの出力ＯＵＴ［０］乃至ＯＵＴ［９］の出力波形の一例を示している。入力信号に対する出力信号の遅延は４０ｎｓ程度であり、動作周波数は２５ＭＨｚ程度が期待できる。また、消費電力は１５．６ｍＷである。これらより、演算効率を見積もると、３．２ＴＯＰＳ／Ｗが得られる。
ＳＩＨ：システム、ＥＤ：電子機器、ＷＳＶ：電子機器、ＩＮＴＦＣ：入出力インターフェース、ＣＴＬ：制御部、ＰＴＮ：変換部、ＷＰＴＮ：変換部、ＤＴＢ１：データベース、ＤＴＢ２：データベース、ＷＤＴＢ１：データベース、ＷＤＴＢ２：データベース、ＭＰ：記憶部、ＩＮＦ：外部インターフェース、ＳＴＩ０１：ステップ、ＳＴＩ０２：ステップ、ＳＴＩ０３：ステップ、ＳＴＩ０４：ステップ、ＳＴＩ０５：ステップ、ＳＴＩ０６：ステップ、ＳＴＩ０７：ステップ、ＳＴＩ０８：ステップ、ＰＨ１：段階、ＰＨ２：段階、ＰＨ３：段階、ＰＨ４：段階、ＰＨ５：段階、ＰＨ６：段階、ＰＩＣ：画像、ＤＯＣ：文書ファイル、ＮＴＬ：ネットリスト、ＣＳＷ：名称、ＳＰＣ：スペース、ＣＮＰ：名称、ＰＫＥＤＮ：ネットリスト、ＰＫＰＮ：ネットリスト、ＨＳＣＮ：ネットリスト、ＨＳＰＮ：ネットリスト、ＰＫＥＤＤ：情報、ＰＫＰＤ：情報、ＨＳＣＤ：情報、ＨＳＰＤ：情報、ＳＲＣ１：第１の検索、ＳＲＣ２：第２の検索、ＳＲＣ３：第３の検索、ＭＡＣ１：演算回路、ＭＡＣ１Ａ：演算回路、ＭＡＣ２：演算回路、ＣＳ：電流源回路、ＣＳ１：電流源回路、ＣＳ２：電流源回路、ＣＭ：カレントミラー回路、ＣＭＳ：回路、ＣＡ：メモリセルアレイ、ＡＭ［１］：メモリセル、ＡＭ［２］：メモリセル、ＡＭｒｅｆ［１］：メモリセル、ＡＭｒｅｆ［２］：メモリセル、ＡＭＢ：メモリセル、ＷＤＤ：回路、ＣＬＤ：回路、ＷＬＤ：回路、ＯＦＳＴ：回路、ＡＣＴＶ：活性化関数回路、ＯＦＡＣ：回路、ＷＣＳ：回路、ＳＷＳ１：回路、ＳＷＳ２：回路、ＷＳＤ：回路、ＸＣＳ：回路、ＩＴＲＺ［１］：変換回路、ＩＴＲＺ［ｍ］：変換回路、ＢＬ：配線、ＢＬｒｅｆ：配線、ＷＤ：配線、ＷＤｒｅｆ：配線、ＩＬ：配線、ＩＬｒｅｆ：配線、ＷＬ［１］：配線、ＷＬ［２］：配線、ＷＬＢ：配線、ＣＬ［１］：配線、ＣＬ［２］：配線、ＣＬＢ：配線、ＯＬ：配線、ＮＩＬ：配線、ＶＲ：配線、ＶａＬ：配線、ＶｂＬ：配線、ＶｃＬ：配線、ＶｒｅｆＬ：配線、ＶＤＤＬ：配線、ＶＳＳＬ：配線、ＲＳＴ：配線、ＷＣＬ［１］：配線、ＷＣＬ［ｎ］：配線、ＷＳＬ［１］：配線、ＷＳＬ［ｍ］：配線、ＸＣＬ［１］：配線、ＸＣＬ［ｍ］：配線、ＶＥ：配線、ＳＷＬ１：配線、ＳＷＬ２：配線、ＢＧ：配線、ＶＨＥ：配線、ＶＬＥ：配線、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２３：トランジスタ、Ｔｒ３１：トランジスタ、Ｔｒ３２：トランジスタ、Ｔｒ３３：トランジスタ、Ｔｒ３４：トランジスタ、ＣＡ２：セルアレイ、ＩＭ［１，１］：セル、ＩＭ［ｍ，１］：セル、ＩＭ［１，ｎ］：セル、ＩＭ［ｍ，ｎ］：セル、Ｃ１：容量、Ｃ２：容量、Ｃ６：容量、Ｃ７：容量、ＳＷ１：スイッチ、ＳＷ２：スイッチ、ＳＷ３：スイッチ、ＳＷ４：スイッチ、ＲＥ：抵抗、Ｆ１：トランジスタ、Ｆ１ｍ：トランジスタ、Ｆ２：トランジスタ、Ｆ２ｍ：トランジスタ、Ｆ３［１］：トランジスタ、Ｆ３［ｎ］：トランジスタ、Ｆ４［１］：トランジスタ、Ｆ４［ｎ］：トランジスタ、Ｃ５：容量、Ｃ５ｍ：容量、ＮＰ：ノード、ＮＰｒｅｆ：ノード、ＮＭ［１］：ノード、ＮＭ［２］：ノード、ＮＭｒｅｆ［１］：ノード、ＮＭｒｅｆ［２］：ノード、Ｎａ：ノード、Ｎｂ：ノード、ＮＭＢ：ノード、ＮＮ［１，１］：ノード、ＮＮ［ｍ，１］：ノード、ＮＮ［１，ｎ］：ノード、ＮＮ［ｍ，ｎ］：ノード、ＮＮｒｅｆ［１］：ノード、ＮＮｒｅｆ［ｍ］：ノード、ＡＭＥ：乗算回路、ＣＡ３：セルアレイ、ＥＰ１：電極パッド、ＥＰ２：電極パッド、ＥＰ３：電極パッド、ＥＰ４：電極パッド、ＥＰ５：電極パッド、ＥＰ６：電極パッド、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ２−１：トランジスタ、Ｍ２−２：トランジスタ、ＣＰ：容量、ＢＷ：配線、ＶＸ：配線、ＶＹ：配線、ＷＷ：配線、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体

Claims (7)

  1. 　第１電子機器を有し、
    　前記第１電子機器は、入出力インターフェースと、制御部と、第１変換部と、を有し、
    　前記入出力インターフェースは、前記制御部に電気的に接続され、
    　前記第１変換部は、前記制御部に電気的に接続され、
    　前記入出力インターフェースは、ユーザが操作することによって生成された入力データを前記制御部に送信する機能を有し、
    　前記制御部は、前記入力データを前記第１変換部に送信する機能を有し、
    　前記第１変換部は、ニューラルネットワークが構成された回路を有し、
    　前記第１変換部は、前記ニューラルネットワークによって前記入力データを第１ネットリストに変換する機能を有し、
    　前記入力データは、回路構成が描かれた回路図、又は前記回路構成が示された文書ファイルである、
    　ＡＩシステム。
  2. 　請求項１において、
    　前記第１電子機器は、第１データベースと、第２データベースと、を有し、
    　前記第１データベースは、前記制御部に電気的に接続され、
    　前記第２データベースは、前記制御部に電気的に接続され、
    　前記第１データベースには、第２ネットリストが保存されており、
    　前記第２データベースには、前記第２ネットリストに紐付けされた文献データが保存されており、
    　前記制御部は、
    　前記第１データベースを対象に、前記第１ネットリストの回路構成の検索を行う機能と、
    　前記第１ネットリストの回路構成の検索において、前記第２ネットリストが見つかった場合に、前記文献データを前記第２データベースから読み出して、前記入出力インターフェースに出力する機能と、を有する、
    　ＡＩシステム。
  3. 　請求項１において、
    　第２電子機器を有し、
    　前記第１電子機器は、外部インターフェースを有し、
    　前記第２電子機器は、第３データベースと、第４データベースと、を有し、
    　前記第３データベースは、前記外部インターフェースに電気的に接続され、
    　前記第４データベースは、前記外部インターフェースに電気的に接続され、
    　前記第３データベースには、第２ネットリストが保存されており、
    　前記第４データベースには、前記第２ネットリストに紐付けされた文献データが保存されており、
    　前記制御部は、前記外部インターフェースを介して、前記第２電子機器と通信を行って、
    　前記第３データベースを対象に、前記第１ネットリストの回路構成の検索を行う機能と、
    　前記第１ネットリストの回路構成の検索において、前記第３データベースから前記第２ネットリストが見つかった場合に、前記文献データを前記第４データベースから読み出して、前記入出力インターフェースに出力する機能と、を有する、
    　ＡＩシステム。
  4. 　第１電子機器と、第２電子機器と、を有し、
    　前記第１電子機器は、入出力インターフェースと、制御部と、外部インターフェースと、を有し、
    　前記第２電子機器は、第２変換部を有し、
    　前記入出力インターフェースは、前記制御部に電気的に接続され、
    　前記外部インターフェースは、前記制御部と、前記第２電子機器の前記第２変換部に電気的に接続され、
    　前記入出力インターフェースは、ユーザが操作することによって生成された入力データを前記制御部に送信する機能を有し、
    　前記制御部は、前記入力データを、前記外部インターフェースを介して、前記第２電子機器の前記第２変換部に送信する機能を有し、
    　前記第２変換部は、ニューラルネットワークが構成された回路を有し、
    　前記第２変換部は、前記ニューラルネットワークによって前記入力データを第１ネットリストに変換する機能を有し、
    　前記制御部は、前記外部インターフェースを介して、前記第２電子機器から前記第１ネットリストを取得する機能を有し、
    　前記入力データは、回路構成が描かれた回路図、又は前記回路構成が示された文書ファイルである、
    　ＡＩシステム。
  5. 　請求項４において、
    　前記第２電子機器は、第３データベースと、第４データベースと、を有し、
    　前記第３データベースは、前記外部インターフェースに電気的に接続され、
    　前記第４データベースは、前記外部インターフェースに電気的に接続され、
    　前記第３データベースには、第２ネットリストが保存されており、
    　前記第４データベースには、前記第２ネットリストに紐付けされた文献データが保存されており、
    　前記制御部は、前記外部インターフェースを介して、前記第２電子機器と通信を行って、
    　前記第３データベースを対象に、前記第１ネットリストの回路構成の検索を行う機能と、
    　前記第１ネットリストの回路構成の検索において、前記第３データベースから前記第２ネットリストが見つかった場合に、前記文献データを前記第４データベースから読み出して、前記入出力インターフェースに出力する機能と、を有する、
    　ＡＩシステム。
  6. 　入出力インターフェースと、制御部と、第１変換部と、を有し、
    　前記第１変換部は、ニューラルネットワークが構成された回路を有し、
    　前記入出力インターフェースは、前記制御部に電気的に接続され、
    　前記第１変換部は、前記制御部に電気的に接続されている、ＡＩシステムの動作方法であって、
    　第１乃至第３ステップを有し、
    　前記第１ステップは、ユーザによって作成された入力データが、前記制御部に入力されるステップを有し、
    　前記第２ステップは、前記第１変換部の前記ニューラルネットワークによって、前記入力データを第１ネットリストに変換するステップを有し、
    　前記第３ステップは、前記制御部を介して、前記入出力インターフェースに出力するステップを有する、
    　ＡＩシステムの動作方法。
  7. 　請求項６において、第４乃至第６ステップを有し、
    　前記ＡＩシステムは、第１データベースと、第２データベースと、を有し、
    　前記第１データベースは、前記制御部に電気的に接続され、
    　前記第２データベースは、前記制御部に電気的に接続され、
    　前記第１データベースには、第２ネットリストが保存されており、
    　前記第２データベースには、前記第２ネットリストに紐付けされた文献データが保存されており、
    　前記第４ステップは、前記第１データベースを対象に、前記第１ネットリストの回路構成の検索を行うステップを有し、
    　前記第５ステップは、前記第４ステップで前記第１データベースから前記第２ネットリストが見つかった場合に、前記文献データを前記第２データベースから読み出して、前記入出力インターフェースに出力するステップを有し、
    　前記第６ステップは、前記第４ステップで前記第１データベースから前記第２ネットリストが見つからなかった場合に、前記制御部が、前記第１ネットリストが前記第１データベースから見つからなかったという情報を前記入出力インターフェースに出力するステップを有する、
    　ＡＩシステムの動作方法。
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