WO2020181815A1 - 拼接式小尺寸单晶薄膜的制备方法、单晶薄膜及谐振器 - Google Patents

拼接式小尺寸单晶薄膜的制备方法、单晶薄膜及谐振器 Download PDF

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WO2020181815A1
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small
size
layer
thin film
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罗文博
吴传贵
帅垚
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电子科技大学
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    • H10N30/85—Piezoelectric or electrostrictive active materials

Definitions

  • the invention relates to the technical field of preparation of single crystal films, and in particular to a method for preparing spliced small-size single crystal films, single crystal films and resonators.
  • the ion implantation stripping method can realize the transfer preparation of almost all single crystal thin film materials, and the prepared thin film materials have crystal structure and electrical properties equivalent to those of single crystal materials.
  • the size of existing silicon wafers is usually 12 inches, while gallium nitride (gallium nitride), gallium arsenide (gallium arsenide), indium phosphide (indium phosphide); lithium niobate (lithium niobate), etc.
  • the wafer size of the material is usually 4-6 inches.
  • gallium nitride gallium nitride
  • gallium arsenide gallium arsenide
  • indium phosphide indium phosphide
  • lithium niobate lithium niobate
  • the present invention urgently needs to provide a method for preparing a spliced small-size single crystal film, a single crystal film and a resonator.
  • the purpose of the present invention is to provide a method for preparing a spliced small-size single crystal film and a spliced small-size single crystal film, which solves the prior art by splicing the small-size single crystal film on a large substrate.
  • the existing small-sized single crystal wafers cannot prepare single crystal thin films larger than its own size, and the existing single crystal thin films cannot meet the technical problems of the application of multifunctional devices.
  • the method for preparing a spliced small-size single crystal film provided by the present invention includes the following preparation steps:
  • a bonding area that matches each small-sized single crystal wafer with a damaged layer is divided, and a bonding layer that matches each small-sized single crystal wafer with a damaged layer is prepared in the bonding area;
  • the small-sized single crystal wafer includes quartz, lithium niobate (LN), lithium tantalate (LT), aluminum nitride, zinc oxide, barium titanate, potassium dihydrogen phosphate, lead magnesium niobate, gallium nitride , Gallium arsenide, indium phosphide, silicon carbide, diamond.
  • the size of the small-size single crystal wafer is 1 ⁇ 1 mm 2 -100 ⁇ 100 mm 2 ; preferably, the size of the small-size single crystal wafer is 5 ⁇ 5 mm 2 -10 ⁇ 10 mm 2 .
  • the wafer splitting treatment includes at least one of annealing treatment or laser focusing heating treatment; preferably, the laser focusing heating treatment process is: setting the laser focusing position and focusing energy corresponding to each small-sized single crystal wafer, Each single crystal thin film layer is heated one by one until the upper piezoelectric layer is peeled off from the single crystal thin film layer.
  • the high-energy ion includes at least one of hydrogen ion (H + ), helium ion (He + ), boron ion (B 3+ ), and arsenic ion (AS 3+ ).
  • H + hydrogen ion
  • He + helium ion
  • B 3+ boron ion
  • AS 3+ arsenic ion
  • the high-energy ion energy is 10keV-500keV; preferably, the high-energy ion energy is 100-200KeV, and the implanted ion dose is 1 ⁇ 10 16 -8 ⁇ 10 16 ions/cm 2 ; preferably, the implanted ion dose is 3 ⁇ 10 16 -5 ⁇ 10 16 ions/cm 2 .
  • the bonding temperature is 150°C-500°C; the bonding time is 10min-600min; the single crystal wafer splitting temperature is 180°C-500°C; and the wafer splitting time is 10min-600min.
  • the bonding layer is made of silicon dioxide (SiO 2 ), Si, Ge, metal, alloy, benzocyclobutene (BCB), silsesquioxane (HSQ) or spin-coated glass (SOG). )
  • the material of the substrate includes one of silicon, silicon on an insulating layer, glass, quartz, lithium niobate, lithium tantalate, silicon carbide, gallium nitride, gallium arsenide, and diamond.
  • it includes a substrate on which at least two small-sized single crystal thin film layers are provided; each small-sized single crystal thin film layer is provided with a bonding layer between the substrate.
  • the method for preparing spliced small-size single crystal films can bond multiple small-size single crystal films on large-size silicon substrates and glass substrates, and can splice multiple small-size single crystal films of the same kind.
  • Crystal thin films can also be spliced with a variety of small-size single crystal films.
  • Single crystal films larger than the size of the small-size single crystal films can be prepared or multiple single crystal films can be spliced together, breaking through the existing small-size single crystal films.
  • the limitation of the circle size increases the application field of small-sized single crystal wafers, and at the same time, the splicing of multiple single crystal films can prepare multifunctional devices.
  • FIG. 2 is a schematic diagram of the steps of the method for preparing the spliced small-size single crystal film in the present invention
  • Fig. 6 is a schematic diagram (top view) of the spliced small-size single crystal film structure of the present invention.
  • the invention provides a method for preparing a spliced small-size single crystal film, which includes the following preparation steps:
  • the small-size single crystal wafer 6 includes quartz, lithium niobate (LN), lithium tantalate (LT), aluminum nitride, zinc oxide, barium titanate, potassium dihydrogen phosphate, lead magnesium niobate, and gallium nitride. , Gallium arsenide, indium phosphide, silicon carbide, diamond.
  • the size of the small-size single crystal wafer is 1 ⁇ 1 mm 2 -100 ⁇ 100 mm 2 ; preferably, the size of the small-size single crystal wafer is 5 ⁇ 5 mm 2 -10 ⁇ 10 mm 2 .
  • the wafer splitting treatment includes at least one of annealing treatment or laser focusing heating treatment; preferably, the laser focusing heating treatment process is: setting the laser focusing position and focusing energy corresponding to each small-sized single crystal wafer, one by one Each single crystal thin film layer is heated until the upper piezoelectric layer is peeled off from the single crystal thin film layer.
  • the high-energy ion includes at least one of hydrogen ion (H + ), helium ion (He + ), boron ion (B 3+ ), and arsenic ion (AS 3+ ).
  • the energy of the high-energy ion A is 10KeV-500keV; preferably, the energy of the high-energy ion A is 100-200KeV, and the implanted ion dose is 1 ⁇ 10 16 -8 ⁇ 10 16 ions/cm 2 ; preferably, the implanted ion dose is 3 ⁇ 10 16 -5 ⁇ 10 16 ions/cm 2 .
  • the bonding temperature is 150°C-500°C; the bonding time is 10min-600min; the single crystal wafer splitting temperature is 180°C-500°C; the wafer splitting time is 10min-600min.
  • the material of the substrate 3 includes one of silicon, silicon on an insulating layer, glass, quartz, lithium niobate, lithium tantalate, silicon carbide, gallium nitride, gallium arsenide, and diamond.
  • the present invention also includes a resonator including the spliced small-size single crystal film as described in any one of the above.
  • the bonding temperature is set to 220°C, 300°C and 500°C, the bonding time is 90min, and the whole wafer split time is 180min; down to room temperature, remove the piezoelectric layer of lithium niobate, gallium nitride, indium phosphide, gallium arsenide, and form a large
  • the gallium nitride single crystal film layer is sprayed with metal
  • the surface of the indium phosphide single crystal film layer is prepared with silicon dioxide (SiO 2 )
  • the gallium arsenide single crystal film layer is sprayed with metal.
  • each single crystal film of lithium niobate, gallium nitride, indium phosphide, and gallium arsenide may be different.
  • the size of the single crystal film of lithium niobate is 1 ⁇ 1mm 2 -100 ⁇ 100mm 2 , preferably, 5 ⁇ 5mm 2 -10 ⁇ 10mm 2 ;
  • the size of the gallium nitride single crystal film is 1 ⁇ 1mm 2 -100 ⁇ 100mm 2 , preferably, 5 ⁇ 5mm 2 -10 ⁇ 10mm 2 ;
  • the size of the gallium arsenide single crystal film is 1 ⁇ 1mm 2- 100 ⁇ 100mm 2 , preferably, 5 ⁇ 5mm 2 -10 ⁇ 10mm 2 ;
  • the size of the indium phosphide single crystal film is 1 ⁇ 1mm 2 -100 ⁇ 100mm 2 , preferably, 5 ⁇ 5mm 2 -10 ⁇ 10mm 2 ;
  • the actual device is adjusted in size and arrangement on the Si substrate.
  • Lithium niobate, gallium nitride, indium phosphide, gallium arsenide single crystal film and Si substrate can be set with multi-layer BCB bonding glue, metal, SiO 2 , guarantee lithium niobate, gallium nitride, indium phosphide, arsenic The gallium fluoride single crystal film and the Si substrate are bonded together.
  • the bonding temperature can also be adjusted according to the thickness of the bonding layer and the bonding material, the bonding temperature is 150°C-500°C; the bonding time can be adjusted according to the thickness of the bonding layer and the bonding material, 30min-600min; The annealing time can be adjusted from 180min to 600min according to the thickness of the bonding layer and the bonding material.
  • Sample 2 preparation select small-size lithium niobate, gallium nitride, indium phosphide, and gallium arsenide as single crystal wafers, and implant them on the lower surface of lithium niobate, gallium nitride, indium phosphide, and gallium arsenide, respectively Helium ions (He + ), He + implantation energy is 100keV, He + implantation dose is 1 ⁇ 10 16 ions/cm 2 , so that lithium niobate, gallium nitride, indium phosphide, and gallium arsenide single crystal wafers are generated separately Damage layer, the damage layer separates lithium niobate into lithium niobate upper piezoelectric layer and lithium niobate single crystal thin film layer; separates gallium nitride into gallium nitride upper piezoelectric layer and gallium nitride single crystal thin film layer; Separate indium phosphide into
  • gallium arsenide into an upper piezoelectric layer of gallium arsenide and a gallium arsenide single crystal thin film layer; Lithium niobate, gallium nitride, indium phosphide, and gallium arsenide single crystal wafers are cut, and the cut size of lithium niobate, gallium nitride, indium phosphide, and gallium arsenide single crystal wafers are all 1 ⁇ 1mm 2 ; Clean the cut lithium niobate, gallium nitride, indium phosphide, and gallium arsenide single crystal wafers; select a glass substrate, and divide the lithium niobate, gallium nitride, and phosphorus into the glass substrate.
  • BCB bonding glue benzocyclobutene bonding glue
  • the glass thickness and peeling temperature of indium and gallium arsenide set the focus energy, and the upper piezoelectric layer on lithium niobate, gallium nitride, indium phosphide, and gallium arsenide is peeled off one by one.
  • benzocyclobutene bonding glue (BCB bonding glue) can also be prepared on the surface of lithium niobate, gallium nitride, indium phosphide, and gallium arsenide single crystal film layers, and then combined with the substrate Bond.
  • multiple lithium niobate single crystal films, multiple gallium nitride single crystal films, multiple gallium arsenide single crystal films, and multiple indium phosphide single crystal films can be bonded to the glass substrate.
  • each single crystal film of lithium niobate, gallium nitride, indium phosphide, and gallium arsenide may be different.
  • the size of the single crystal film of lithium niobate is 1 ⁇ 1mm 2 -100 ⁇ 100mm 2 , preferably, 5 ⁇ 5mm 2 -10 ⁇ 10mm 2 ;
  • the size of the gallium nitride single crystal film is 1 ⁇ 1mm 2 -100 ⁇ 100mm 2 , preferably, 5 ⁇ 5mm 2 -10 ⁇ 10mm 2 ;
  • the size of the gallium arsenide single crystal film is 1 ⁇ 1mm 2- 100 ⁇ 100mm 2 , preferably, 5 ⁇ 5mm 2 -10 ⁇ 10mm 2 ;
  • the size of the indium phosphide single crystal film is 1 ⁇ 1mm 2 -100 ⁇ 100mm 2 , preferably, 5 ⁇ 5mm 2 -10 ⁇ 10mm 2 ;
  • the actual device is adjusted in size and arrangement on the Si substrate.

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Abstract

本发明涉及单晶薄膜制备技术领域，尤其是涉及一种拼接式小尺寸单晶薄膜的制备方法、单晶薄膜及谐振器；包括制备步骤：选择至少两个小尺寸单晶晶圆，在各小尺寸单晶晶圆的下表面注入高能量离子；在衬底的上表面划分出与各小尺寸单晶晶圆匹配的键合区域，在键合区域内制备与小尺寸单晶晶圆匹配的键合层，将各小尺寸单晶薄膜层叠放于一一对应的键合区域内，进行上压电层剥离处理，制得拼接式单晶薄膜。本发明通过将小尺寸的单晶薄膜拼接在一个大的衬底上的设计以解决现有技术存在的小尺寸的单晶晶圆无法制备大于其自身尺寸的单晶薄膜，以及现有的单晶薄膜无法满足多功能器件的应用的技术问题。

Description

拼接式小尺寸单晶薄膜的制备方法、单晶薄膜及谐振器 技术领域
本发明涉及单晶薄膜制备技术领域，尤其是涉及一种拼接式小尺寸单晶薄膜的制备方法、单晶薄膜及谐振器。
背景技术
离子注入剥离方法可以实现几乎所有单晶薄膜材料的转移制备，其制备的薄膜材料具有与单晶材料相当的晶体结构和电学性能。现有的硅晶圆的尺寸通常在12英寸，而氮化镓(氮化镓)、砷化镓(砷化镓)、磷化铟(磷化铟)；铌酸锂(铌酸锂)等材料的晶圆尺寸通常在4-6英寸。由于离子注入剥离方法原理的限制，其将类似氮化镓(氮化镓)等小尺寸晶圆制备超过6英寸的单晶薄膜受到了严重限制，氮化镓(氮化镓)、砷化镓(砷化镓)、磷化铟(磷化铟)；铌酸锂(铌酸锂)等单晶薄膜受到了应用的局限性。
此外，超越摩尔定律发展路线的提出，多功能器件的这一全新集成电路发展路径，这一技术需要在同一衬底上实现多功能器件的集成，目前常见的方法是将基于不同种类材料的器件分别制备，然后通过wire-bonding等方式进行混合集成，限制了系统体积的进一步缩小，不能充分发挥集成技术对增强系统功能和缩小系统体积、重量的作用。
因此，针对上述问题本发明急需提供一种拼接式小尺寸单晶薄膜的制备方法、单晶薄膜及谐振器。
发明内容
本发明的目的在于提供一种拼接式小尺寸单晶薄膜的制备方法及拼接式小尺寸单晶薄膜，通过将小尺寸的单晶薄膜拼接在一个大的衬底上的设计以解决现有技术存在的小尺寸的单晶晶圆无法制备大于其自身尺寸的单晶薄膜，以及现有的单晶薄膜无法满足多功能器件的应用的技术问题。
本发明提供的一种拼接式小尺寸单晶薄膜的制备方法，包括如下制备步骤：
选择至少两个小尺寸单晶晶圆，在各小尺寸单晶晶圆的下表面注入高能量离子，使得各小尺寸单晶晶圆内部形成损伤层，损伤层将小尺寸单晶晶圆分隔成上压电层和单晶薄膜层，得到具有损伤层的小尺寸单晶晶圆；
在衬底的上表面划分出与各具有损伤层的小尺寸单晶晶圆匹配的键合区 域，在键合区域内制备与各具有损伤层的小尺寸单晶晶圆匹配的键合层；
将各具有损伤层的小尺寸单晶晶圆的下表面叠放于一一对应的键合区域内，进行键合处理和晶圆劈裂处理，移除上压电层，制得拼接小尺寸单晶薄膜。
优选地，小尺寸单晶晶圆包括石英、铌酸锂(LN)、钽酸锂(LT)、氮化铝、氧化锌、钛酸钡、磷酸二氢钾、铌镁酸铅、氮化镓、砷化镓、磷化铟、碳化硅、金刚石中的一种。
优选地，小尺寸单晶晶圆的规格为1×1mm 2-100×100mm 2；优选地，小尺寸单晶晶圆的规格为5×5mm 2-10×10mm 2。
优选地，晶圆劈裂处理包括退火处理或激光聚焦加热处理中的至少一种；优选地，激光聚焦加热处理过程为：对应各小尺寸单晶晶圆设定激光聚焦的位置和聚焦能量，逐一对各单晶薄膜层进行加热直到上压电层从单晶薄膜层剥离下来。
优选地，高能量离子包括氢离子(H +)、氦离子(He +)、硼离子(B 3+)、砷离子(AS 3+)中的至少一种。
优选地，高能量离子能量为10keV-500keV；优选地，高能量离子能量为100-200KeV，注入离子剂量为1×10 16-8×10 16ions/cm 2；优选地，注入离子剂量为3×10 16-5×10 16ions/cm 2。
优选地，键合温度为150℃-500℃；键合时间为10min-600min；单晶晶圆劈裂温度为180℃-500℃；晶圆劈裂时间为10min-600min。
优选地，键合层材质采用二氧化硅(SiO 2)、Si、Ge、金属、合金、苯并环丁烯(BCB)、硅倍半环氧乙烷(HSQ)或旋转涂布玻璃(SOG)中的一种；
衬底的材质包括硅、绝缘层上硅、玻璃、石英、铌酸锂、钽酸锂、碳化硅、氮化镓、砷化镓、金刚石中的一种。
本发明还提供一种拼接式小尺寸单晶薄膜，基于如上述中任一所述的拼接式小尺寸单晶薄膜的制备方法制得。
优选地，包括衬底，衬底上设有至少两个小尺寸单晶薄膜层；各小尺寸单晶薄膜层与衬底间设有键合层。
本发明还包括一种谐振器，包括如上述中任一所述的拼接式小尺寸单晶薄膜。
本发明提供的一种拼接式小尺寸单晶薄膜的制备方法、拼接式小尺寸单晶 薄膜及谐振器与现有技术相比具有以下进步：
1、本发明提供的拼接式小尺寸单晶薄膜的制备方法，能够在大尺寸的硅衬底和玻璃衬底上键合多个小尺寸的单晶薄膜，可以拼接多个同种小尺寸单晶薄膜，也可拼接多种小尺寸的单晶薄膜，可以将制备大于小尺寸单晶薄膜自身尺寸的单晶薄膜或将多种单晶薄膜拼接于一体，突破现有的小尺寸单晶晶圆尺寸的限制，提高小尺寸单晶晶圆的应用领域，同时多种单晶薄膜的拼接，可以制备多功能器件。
2、本发明提供的拼接式小尺寸单晶薄膜的制备方法能，在键合过程中，由于键合面积小可以提高键合层气泡的扩散效率，减小薄膜在升温和降温过程中的应力积累，使制得的拼接的小尺寸单晶薄膜表面平整，无气泡，无裂纹。
3、本发明提供的拼接式小尺寸单晶薄膜的制备方法能，扩大较小尺寸单晶薄膜的应用领域，可以为多种膜器件提供功能性单晶薄膜。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中所述拼接式小尺寸单晶薄膜的制备方法步骤框图；
图2为本发明中所述拼接式小尺寸单晶薄膜的制备方法步骤示意图；
图3为本发明中所述拼接式小尺寸单晶薄膜的制备方法步骤示意图；
图4为本发明中所述拼接式小尺寸单晶薄膜的制备方法步骤示意图；
图5为本发明中所述拼接式小尺寸单晶薄膜的制备方法步骤示意图；
图6为本发明中所述拼接式小尺寸单晶薄膜结构示意图(俯视图)；
附图标记说明：
1-单晶薄膜；2-衬底；3-键合层；4-损伤层；5-上压电层。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
本发明提供一种拼接式小尺寸单晶薄膜的制备方法，包括如下制备步骤：
S1)选择至少两个小尺寸单晶晶圆6，在各小尺寸单晶晶圆6的下表面注入高能量离子A，使得各小尺寸单晶晶圆6内部形成损伤层4，损伤层4将小尺寸单晶晶圆6分隔成上压电层5和单晶薄膜层1，得到具有损伤层4的小尺寸单晶晶圆6；
S2)在衬底3的上表面划分出与各具有损伤层的小尺寸单晶晶圆6匹配的键合区域，在键合区域内制备与各具有损伤层的小尺寸单晶晶圆6匹配的键合层2；
S3)将各具有损伤层的小尺寸单晶晶圆6的下表面叠放于一一对应的键合区域内，进行键合处理和晶圆劈裂处理，移除上压电层5，制得拼接小尺寸单晶薄膜。
其中，小尺寸单晶晶圆6包括石英、铌酸锂(LN)、钽酸锂(LT)、氮化铝、氧化锌、钛酸钡、磷酸二氢钾、铌镁酸铅、氮化镓、砷化镓、磷化铟、碳化硅、金刚石中的一种。
其中，小尺寸单晶晶圆的规格为1×1mm 2-100×100mm 2；优选地，小尺寸单晶晶圆的规格为5×5mm 2-10×10mm 2。
其中，晶圆劈裂处理包括退火处理或激光聚焦加热处理中的至少一种；优选地，激光聚焦加热处理过程为：对应各小尺寸单晶晶圆设定激光聚焦的位置和聚焦能量，逐一对各单晶薄膜层进行加热直到上压电层从单晶薄膜层剥离下来。
其中，高能量离子包括氢离子(H +)、氦离子(He +)、硼离子(B 3+)、砷离子(AS 3+)中的至少一种。
其中，高能量离子A能量为10KeV-500keV；优选地，高能量离子A能量为100-200KeV，注入离子剂量为1×10 16-8×10 16ions/cm 2；优选地，注入离子剂量为3×10 16-5×10 16ions/cm 2。
其中，键合温度为150℃-500℃；键合时间为10min-600min；单晶晶圆劈裂温度为180℃-500℃；晶圆劈裂时间为10min-600min。
其中，键合层2材质采用二氧化硅(SiO 2)、Si、Ge、金属、合金、苯并环丁烯(BCB)、硅倍半环氧乙烷(HSQ)或旋转涂布玻璃(SOG)中的一种；
衬底3的材质包括硅、绝缘层上硅、玻璃、石英、铌酸锂、钽酸锂、碳化硅、氮化镓、砷化镓、金刚石中的一种。
本发明还提供一种拼接式小尺寸单晶薄膜，基于如上述中任一所述的拼接式小尺寸单晶薄膜的制备方法制得。
其中，包括衬底3，衬底3上设有至少两个小尺寸单晶薄膜层1；各小尺寸单晶薄膜层与衬底间设有键合层2。
本发明还包括一种谐振器，包括如上述中任一所述的拼接式小尺寸单晶薄膜。
实施例一
样品1制备，选用小尺寸的铌酸锂，氮化镓，磷化铟，砷化镓作为单晶晶圆，分别在铌酸锂，氮化镓，磷化铟，砷化镓的下表面注入氦离子(He +),He +注入能量为100keV,He +注入剂量1×10 16ions/cm 2，使得铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆内部分别产生损伤层，损伤层分别将铌酸锂分隔成铌酸锂上压电层和铌酸锂单晶薄膜层；将氮化镓分隔成氮化镓上压电层和氮化镓单晶薄膜层；将磷化铟分隔成磷化铟上压电层和磷化铟单晶薄膜层优选地，将砷化镓分隔成砷化镓上压电层和砷化镓单晶薄膜层优选地；分别对铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆进行切割，切割后的尺寸铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆均为1×1mm 2；对切割后的铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆进行清洗；选用Si衬底，在Si衬底相应的划分出铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆的键合区域，在铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆的键合区域分别一一对应制备BCB键合胶、喷涂金属，生长二氧化硅(SiO 2)和喷涂金属；将铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆下表面一一对应放于Si衬底上的铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆的键合区域内，放入到管式炉中进行键合和晶圆劈裂处理,键合温度依次设定220℃、300℃和500℃，键合时间为90min,整个晶圆劈裂时间为180min；降至室温，移除铌酸锂，氮化镓，磷化铟，砷化镓上压电层,在Si衬底形成大面积的拼接的多种单晶晶圆的 单晶薄膜；其中，在制备键合层的过程中，也可在铌酸锂单晶薄膜层表面制备苯并环丁烯键合胶(BCB键合胶)，氮化镓单晶薄膜层喷涂金属，磷化铟单晶薄膜层表面制备二氧化硅(SiO 2)，砷化镓单晶薄膜层喷涂金属。
进一步地，可以在Si衬底键合多个铌酸锂单晶薄膜，多个氮化镓单晶薄膜，多个砷化镓单晶薄膜，多个磷化铟单晶薄膜。
各铌酸锂，氮化镓，磷化铟，砷化镓单晶薄膜的尺寸可以不同，铌酸锂单晶薄膜的尺寸为1×1mm 2-100×100mm 2，优选地，5×5mm 2-10×10mm 2；氮化镓单晶薄膜尺寸为1×1mm 2-100×100mm 2，优选地，5×5mm 2-10×10mm 2；砷化镓单晶薄膜尺寸为1×1mm 2-100×100mm 2，优选地，5×5mm 2-10×10mm 2；磷化铟单晶薄膜尺寸为1×1mm 2-100×100mm 2，优选地，5×5mm 2-10×10mm 2；根据实际的器件进行调整尺寸及在Si衬底的布置方式。
铌酸锂，氮化镓，磷化铟，砷化镓单晶薄膜和Si衬底可以设置多层BCB键合胶，金属、SiO 2，保证铌酸锂，氮化镓，磷化铟，砷化镓单晶薄膜和Si衬底键合于一体。
键合温度还可以根据键合层的厚度及键合材料的调整，键合温度为150℃-500℃；键合时间可以根据键合层的厚度及键合材料的调整，30min-600min；整个退火时间可以根据键合层的厚度及键合材料的调整为180min-600min。
实施例二
样品2制备，选用小尺寸的铌酸锂，氮化镓，磷化铟，砷化镓作为单晶晶圆，分别在铌酸锂，氮化镓，磷化铟，砷化镓的下表面注入氦离子(He +),He +注入能量为100keV,He +注入剂量1×10 16ions/cm 2，使得铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆内部分别产生损伤层，损伤层分别将铌酸锂分隔成铌酸锂上压电层和铌酸锂单晶薄膜层；将氮化镓分隔成氮化镓上压电层和氮化镓单晶薄膜层；将磷化铟分隔成磷化铟上压电层和磷化铟单晶薄膜层优选地，将砷化镓分隔成砷化镓上压电层和砷化镓单晶薄膜层优选地；分别对铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆进行切割，切割后的尺寸铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆均为1×1mm 2；对切割后的铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆进行清洗；选用玻璃衬底，在玻璃衬底相应的划分出铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆的键合区域，对铌酸锂单晶薄膜层表面制备苯并环丁烯键合胶(BCB键合胶)，氮化镓单晶薄膜层喷涂金属，磷化铟单晶薄膜层生长二 氧化硅(SiO 2)，砷化镓单晶薄膜层喷涂金属；将铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆一一对应对于放于玻璃衬底上的铌酸锂，氮化镓，磷化铟，砷化镓单晶晶圆的键合区域上，采用激光聚焦加热的方式，根据铌酸锂，氮化镓，磷化铟，砷化镓的玻璃厚度和剥离温度设定聚焦能量，逐一对铌酸锂，氮化镓，磷化铟，砷化镓上的上压电层进行剥离。
在键合过程中，也可分别对铌酸锂，氮化镓，磷化铟，砷化镓单晶薄膜层表面制备苯并环丁烯键合胶(BCB键合胶)，再与衬底键合。
进一步地，可以在玻璃衬底键合多个铌酸锂单晶薄膜，多个氮化镓单晶薄膜，多个砷化镓单晶薄膜，多个磷化铟单晶薄膜。
各铌酸锂，氮化镓，磷化铟，砷化镓单晶薄膜的尺寸可以不同，铌酸锂单晶薄膜的尺寸为1×1mm 2-100×100mm 2，优选地，5×5mm 2-10×10mm 2；氮化镓单晶薄膜尺寸为1×1mm 2-100×100mm 2，优选地，5×5mm 2-10×10mm 2；砷化镓单晶薄膜尺寸为1×1mm 2-100×100mm 2，优选地，5×5mm 2-10×10mm 2；磷化铟单晶薄膜尺寸为1×1mm 2-100×100mm 2，优选地，5×5mm 2-10×10mm 2；根据实际的器件进行调整尺寸及在Si衬底的布置方式。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

  1. 一种拼接式小尺寸单晶薄膜的制备方法，其特征在于：包括如下制备步骤：
    选择至少两个小尺寸单晶晶圆，在各小尺寸单晶晶圆的下表面注入高能量离子，使得各小尺寸单晶晶圆内部形成损伤层，损伤层将小尺寸单晶晶圆分隔成上压电层和单晶薄膜层，得到具有损伤层的小尺寸单晶晶圆；
    在衬底的上表面划分出与各具有损伤层的小尺寸单晶晶圆匹配的键合区域，在键合区域内制备与各具有损伤层的小尺寸单晶晶圆匹配的键合层；
    将各具有损伤层的小尺寸单晶晶圆的下表面叠放于一一对应的键合区域内，进行键合处理和晶圆劈裂处理，移除上压电层，制得拼接小尺寸单晶薄膜。
  2. 根据权利要求1所述的拼接式小尺寸单晶薄膜的制备方法，其特征在于：小尺寸单晶晶圆包括石英、铌酸锂、钽酸锂、氮化铝、氧化锌、钛酸钡、磷酸二氢钾、铌镁酸铅、氮化镓、砷化镓、磷化铟、碳化硅、金刚石中的一种。
  3. 根据权利要求2所述的拼接式小尺寸单晶薄膜的制备方法，其特征在于：小尺寸单晶晶圆的规格为1×1mm 2-100×100mm 2；优选地，小尺寸单晶晶圆的规格为5×5mm 2-10×10mm 2。
  4. 根据权利要求3所述的拼接式小尺寸单晶薄膜的制备方法，其特征在于：晶圆劈裂处理包括退火处理或激光聚焦加热处理中的至少一种；优选地，激光聚焦加热处理过程为：对应各小尺寸单晶晶圆设定激光聚焦的位置和聚焦能量，逐一对各单晶薄膜层进行加热直到上压电层从单晶薄膜层剥离下来。
  5. 根据权利要求4所述的拼接式小尺寸单晶薄膜的制备方法，其特征在于：高能量离子能量为10KeV-500keV；优选地，高能量离子能量为100-200KeV，注入离子剂量为1×10 16-8×10 16ions/cm 2；优选地，注入离子剂量为3×10 16-5×10 16ions/cm 2。
  6. 根据权利要求5所述的拼接式小尺寸单晶薄膜的制备方法，其特征在于：键合温度为150℃-500℃；键合时间为10min-600min；单晶晶圆劈裂温度为180℃-500℃；晶圆劈裂时间为10min-600min。
  7. 根据权利要求6所述的拼接式小尺寸单晶薄膜的制备方法，其特征在于：
    键合层材质采用二氧化硅(SiO2)、Si、Ge、金属、合金、苯并环丁烯(BCB)、硅倍半环氧乙烷(HSQ)或旋转涂布玻璃(SOG)中的一种；
    衬底的材质包括硅(Si)、绝缘层上硅、玻璃、石英、铌酸锂、钽酸锂、碳 化硅、氮化镓、砷化镓、金刚石中的一种。
  8. 一种拼接式小尺寸单晶薄膜，其特征在于：基于如权利要求1-7中任一所述的拼接式小尺寸单晶薄膜的制备方法制得。
  9. 根据权利要求8所述的拼接式小尺寸单晶薄膜，其特征在于：包括衬底，衬底上设有至少两个小尺寸单晶薄膜层；各小尺寸单晶薄膜层与衬底间设有键合层。
  10. 一种谐振器，其特征在于：包括如权利要求8-9中任一所述的拼接式小尺寸单晶薄膜。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013064A (zh) * 2021-02-23 2021-06-22 绍兴同芯成集成电路有限公司 一种基于硅基载板的化合物半导体晶圆制造工艺
CN113013061A (zh) * 2021-02-23 2021-06-22 绍兴同芯成集成电路有限公司 一种利用有机薄膜进行化合物半导体加工的方法
CN117460388A (zh) * 2023-12-25 2024-01-26 天通瑞宏科技有限公司 一种复合衬底及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109989111A (zh) * 2019-03-13 2019-07-09 电子科技大学 拼接式小尺寸单晶薄膜的制备方法、单晶薄膜及谐振器
CN112951713A (zh) * 2021-02-07 2021-06-11 长春长光圆辰微电子技术有限公司 一种小尺寸晶圆的加工方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107508569A (zh) * 2017-08-07 2017-12-22 电子科技大学 一种薄膜体声波谐振器的制备方法
CN108010834A (zh) * 2017-11-22 2018-05-08 电子科技大学 一种柔性单晶薄膜及其制备与转移方法
CN108063185A (zh) * 2017-12-28 2018-05-22 电子科技大学 一种三维堆叠结构的单晶薄膜忆阻交叉阵列制备方法
CN109913954A (zh) * 2019-03-13 2019-06-21 电子科技大学 具有隔离层的单晶薄膜的制备方法、单晶薄膜及谐振器
CN109989111A (zh) * 2019-03-13 2019-07-09 电子科技大学 拼接式小尺寸单晶薄膜的制备方法、单晶薄膜及谐振器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2104645B1 (zh) * 1970-03-23 1973-07-13 Comp Generale Electricite
JP5252867B2 (ja) * 2007-09-21 2013-07-31 株式会社半導体エネルギー研究所 半導体基板の製造方法
US7816234B2 (en) * 2007-11-05 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4849691B2 (ja) * 2008-12-25 2012-01-11 独立行政法人産業技術総合研究所 大面積ダイヤモンド結晶基板及びその製造方法
US10679964B2 (en) * 2014-11-04 2020-06-09 The Regents Of The University Of California Solid-state wafer bonding of functional materials on substrates and self-aligned contacts
CN204577429U (zh) * 2015-03-20 2015-08-19 东莞市中镓半导体科技有限公司 一种阵列化图形转移的GaN基复合衬底
CN107342748B (zh) * 2017-07-04 2020-04-28 浙江大学 一种基于单晶压电薄膜的体声波谐振器及其制备方法
CN108103570A (zh) * 2017-12-11 2018-06-01 湖北碳六科技有限公司 一种拼接生长单晶金刚石的方法及系统
CN108336219A (zh) * 2018-03-15 2018-07-27 中国科学院上海微系统与信息技术研究所 一种薄膜异质结构的制备方法
CN108493334B (zh) * 2018-03-15 2020-06-30 中国科学院上海微系统与信息技术研究所 一种薄膜异质结构的制备方法
CN108493326A (zh) * 2018-04-09 2018-09-04 中国科学院上海微系统与信息技术研究所 基于单晶压电薄膜的声波谐振器及其制备方法
CN109161964A (zh) * 2018-09-30 2019-01-08 济南中乌新材料有限公司 一种大尺寸cvd金刚石晶体的制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107508569A (zh) * 2017-08-07 2017-12-22 电子科技大学 一种薄膜体声波谐振器的制备方法
CN108010834A (zh) * 2017-11-22 2018-05-08 电子科技大学 一种柔性单晶薄膜及其制备与转移方法
CN108063185A (zh) * 2017-12-28 2018-05-22 电子科技大学 一种三维堆叠结构的单晶薄膜忆阻交叉阵列制备方法
CN109913954A (zh) * 2019-03-13 2019-06-21 电子科技大学 具有隔离层的单晶薄膜的制备方法、单晶薄膜及谐振器
CN109989111A (zh) * 2019-03-13 2019-07-09 电子科技大学 拼接式小尺寸单晶薄膜的制备方法、单晶薄膜及谐振器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013064A (zh) * 2021-02-23 2021-06-22 绍兴同芯成集成电路有限公司 一种基于硅基载板的化合物半导体晶圆制造工艺
CN113013061A (zh) * 2021-02-23 2021-06-22 绍兴同芯成集成电路有限公司 一种利用有机薄膜进行化合物半导体加工的方法
CN113013061B (zh) * 2021-02-23 2023-06-02 绍兴同芯成集成电路有限公司 一种利用有机薄膜进行化合物半导体加工的方法
CN117460388A (zh) * 2023-12-25 2024-01-26 天通瑞宏科技有限公司 一种复合衬底及其制备方法

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