WO2020179199A1 - 不揮発性記憶装置およびその製造方法 - Google Patents

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insulating layer
layer metal
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敦史 姫野
早川　幸夫
川嶋　光一
隆太郎 安原
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    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • the present disclosure relates to a non-volatile memory device and a manufacturing method thereof. More specifically, the present invention relates to a non-volatile storage device that stores data using a material whose resistance value is reversibly changed by application of an electric pulse, and a method for manufacturing the same.
  • the use of large-capacity non-volatile memory represented by flash memory is rapidly expanding, but in recent years, as a next-generation new type non-volatile memory replacing this flash memory, resistance change using a so-called resistance change element has been achieved.
  • Type non-volatile memory device is under research and development.
  • the resistance changing element is an element that has a property that the resistance value is reversibly changed by an electric signal and can non-volatilely store information corresponding to the resistance value.
  • the variable resistance layer has a first region including a first oxygen-deficient tantalum oxide having a composition represented by TaO x (where 0 ⁇ x ⁇ 2.5) in the thickness direction.
  • TaO y (where x ⁇ y ⁇ 2.5)
  • a second region containing a second oxygen-deficient tantalum oxide are disclosed. ..
  • Patent Document 2 in a nonvolatile memory device including a variable resistance element between metal wiring layers, by covering the side surface of the variable resistance element with a sidewall protection layer, the interlayer insulating layer after the variable resistance element is formed is formed.
  • a nonvolatile memory device which can prevent oxidation of the side surface portion of the variable resistance element due to a deposition step, a heat treatment step, or the like, and can prevent an unintended leak path formation between the variable resistance element and the upper metal wiring.
  • FIG. 7 is a sectional view showing an example of a schematic configuration of a conventional nonvolatile memory device 400 described in Patent Document 2.
  • the non-volatile storage device 400 disclosed in FIG. 7 is included in the first interlayer insulating layer 11, the second interlayer insulating layer 12, and the third interlayer insulating layer 13 of the storage area 60 and the circuit area 70 arranged on the substrate 10. , And is configured by forming the components described below.
  • the resistance change element 40 is formed in the storage region 60.
  • the resistance change element 40 is formed between the first lower layer metal wiring 20 and the first upper layer metal wiring 23, and the lower electrode 41 and the resistance change layer 42 are formed. And an upper electrode 43. Further, a side wall protective layer 50 is formed on the side surface of the resistance changing element 40. Further, the lower electrode 41 of the resistance changing element 40 is connected to the first lower layer metal wiring 20 via the lower plug 30, and the upper electrode 43 is directly connected to the first upper layer metal wiring 23.
  • the second lower layer metal wiring 21 and the second upper layer metal wiring 24 connected to the second lower layer metal wiring 21 via the first via 31 are formed.
  • the thickness of the resistance changing element or the lower plug is reduced in response to miniaturization, the operating characteristics of the non-volatile storage device will be greatly affected.
  • the present disclosure has been made in view of the above problems, and a nonvolatile memory device including a resistance change element between metal wiring layers of a fine LSI without affecting the operation characteristics of the nonvolatile memory device, and the same.
  • a manufacturing method is provided.
  • Non-volatile memory device of the present disclosure is a non-volatile memory device including a memory area formed on a substrate and a circuit area around the memory area, and a first lower layer metal wiring in the memory area.
  • a lower plug connected to the first lower layer metal wiring, a resistance change element connected to the lower plug, and a first upper layer metal wiring electrically connected to the resistance change element are formed in this order from below.
  • Vias and second upper-layer metal wirings connected to the second vias are formed in this order from below, and the first lower-layer metal wirings and the second lower-layer metal wirings are metal wirings formed in the same layer. And the first upper-layer metal wiring and the second upper-layer metal wiring are metal wirings formed in the same layer, and at least one of upper surfaces and lower surfaces of the variable resistance element and the middle-layer metal wiring. They are located at different heights with respect to the surface of the substrate.
  • one aspect of a method for manufacturing a nonvolatile memory device is a method for manufacturing a nonvolatile memory device including a memory area formed on a substrate and a circuit area around the memory area, wherein A first lower-layer metal wiring, a lower plug connected to the first lower-layer metal wiring, a resistance change element connected to the lower plug, and a first upper-layer metal wiring electrically connected to the resistance change element, From the second lower layer metal wiring, the first via connected to the second lower layer metal wiring, the middle layer metal wiring connected to the first via, and the middle layer metal wiring in the circuit region.
  • a step of forming a second via to be connected and a second upper layer metal wiring to be connected to the second via in this order from below is provided, and the first lower layer metal wiring and the second lower layer metal wiring are formed in the same layer.
  • the first upper-layer metal wiring and the second upper-layer metal wiring are formed in the same layer, and the upper surface of the resistance change element and the upper surface of the middle-layer metal wiring are located at positions different in height from the substrate surface. There is, or the lower surface of the resistance changing element and the lower surface of the middle layer metal wiring are at different heights with respect to the substrate surface, or the upper surface of the resistance changing element and the upper surface of the middle layer metal wiring. Are at different heights with respect to the substrate surface, and the lower surface of the resistance changing element and the lower surface of the middle layer metal wiring are at different heights with respect to the substrate surface.
  • nonvolatile memory device including a resistance change element between metal wiring layers of a fine LSI and a manufacturing method thereof without affecting the operation characteristics of the nonvolatile memory device.
  • FIG. 1 is a cross-sectional view showing an example of a schematic configuration of the nonvolatile memory device according to the first embodiment.
  • FIG. 2A is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2B is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2C is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2D is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2A is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2B is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2C is a cross-
  • FIG. 2E is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2F is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2G is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2H is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • 2I is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2J is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2K is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 2L is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the first embodiment.
  • FIG. 3 is a cross-sectional view showing an example of a schematic configuration of the nonvolatile memory device according to the second embodiment.
  • FIG. 4A is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the second embodiment.
  • FIG. 4B is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the second embodiment.
  • FIG. 4C is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the second embodiment.
  • FIG. 4D is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the second embodiment.
  • FIG. 4E is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the second embodiment.
  • FIG. 4F is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the second embodiment.
  • FIG. 5 is a sectional view showing an example of the schematic configuration of the nonvolatile memory device according to the third embodiment.
  • FIG. 6A is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the third embodiment.
  • FIG. 6B is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the third embodiment.
  • FIG. 6C is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the third embodiment.
  • FIG. 6D is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the third embodiment.
  • FIG. 6E is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the third embodiment.
  • FIG. 6F is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the third embodiment.
  • FIG. 6G is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the third embodiment.
  • FIG. 6H is a cross-sectional view showing the method for manufacturing the nonvolatile memory device according to the example of the third embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a schematic configuration of a conventional non-volatile storage device.
  • the “oxygen deficiency” shown in the embodiment of the present disclosure means that each metal oxide has a stoichiometric composition (when a plurality of stoichiometric compositions are present, the most of them). It refers to the ratio of oxygen deficient to the amount of oxygen that constitutes the oxide having a high resistance stoichiometric composition. In other words, metal oxides of stoichiometric composition are more stable and have higher resistance values than metal oxides of other compositions.
  • the metal is tantalum (Ta)
  • the stoichiometric oxide composition according to the above definition is Ta 2 O 5 , and thus can be expressed as TaO 2.5 .
  • the oxygen deficiency of TaO 2.5 is 0%.
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including both a positive value, 0, and a negative value.
  • an oxide having a small oxygen deficiency has a high resistance value because it is closer to an oxide having a stoichiometric composition, and an oxide having a large oxygen deficiency has a low resistance value because it is closer to a metal constituting the oxide. become. That is, the metal oxide becomes conductive by making it an oxygen-deficient type.
  • the “oxygen content” shown in the embodiments of the present disclosure is represented by the ratio of the number of oxygen atoms contained to the total number of atoms forming the metal oxide.
  • the oxygen content of Ta 2 O 5 is the ratio of the number of oxygen atoms to the total number of atoms (O/(Ta+O)), which is 71.4 atm %. Therefore, the oxygen-deficient tantalum oxide has an oxygen content of more than 0 and less than 71.4 atm%.
  • the oxygen content corresponds to the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is larger than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is smaller than the oxygen deficiency of the first metal oxide.
  • the relationship between the oxygen deficiency and the oxygen content can be paraphrased.
  • the oxygen content of the first metal oxide is smaller than the oxygen content of the second metal oxide.
  • the “insulator” shown in the embodiment of the present disclosure follows a general definition. That is, a material having a resistivity of 10 8 ⁇ cm or more is shown (Non-Patent Document: “Semiconductor Engineering for Integrated Circuits” Industrial Research Group (1992) Akira Usami, Shinji Kanebo, Takao Maekawa, Tomokei Hajime, Morio Inoue). In contrast, “conductor” indicates that resistivity is composed of less than 10 8 [Omega] cm material.
  • the resistivity of the first metal oxide differs from that of the second metal oxide by 4 digits to 6 digits or more. Further, the resistivity of the variable resistance element after the execution of the initial breakdown operation, for example, 10 4 [Omega] cm approximately.
  • the "standard electrode potential" is generally an index of susceptibility to oxidation, and a large value means less oxidization, and a smaller value means oxidization.
  • the nonvolatile memory device it is necessary to make the thickness of the insulating film between the wiring layers of the lower layer metal wiring and the upper layer metal wiring thinner than the thickness of the conventional variable resistance element plus the thickness of the lower plug. The sex is coming out. In order to meet this requirement, for example, in the case of the conventional non-volatile storage device 400 shown in FIG. 7, it is necessary to reduce the thickness of the resistance changing element itself and the thickness of the lower plug.
  • variable resistance element is directly formed on the lower layer metal wiring by omitting the lower plug
  • a process damage such as corrosion of the lower layer metal wiring may occur in a dry etching process when patterning the variable resistance element. The problem of giving it occurs.
  • the non-volatile storage device and the manufacturing method thereof according to one aspect of the present disclosure have the following features.
  • Non-volatile memory device of the present disclosure is a non-volatile memory device including a memory area formed on a substrate and a circuit area around the memory area, and a first lower layer metal wiring in the memory area.
  • a lower plug connected to the first lower layer metal wiring, a resistance change element connected to the lower plug, and a first upper layer metal wiring electrically connected to the resistance change element are formed in this order from below.
  • Vias and second upper-layer metal wirings connected to the second vias are formed in this order from below, and the first lower-layer metal wirings and the second lower-layer metal wirings are metal wirings formed in the same layer. And the first upper-layer metal wiring and the second upper-layer metal wiring are metal wirings formed in the same layer, and at least one of upper surfaces and lower surfaces of the variable resistance element and the middle-layer metal wiring. They are located at different heights with respect to the surface of the substrate.
  • the resistance change element and the middle-layer metal wiring are formed in the same interlayer insulating film, and the upper surface of the resistance change element and the upper surface of the middle-layer metal wiring are May be coplanar.
  • the resistance change element and the middle-layer metal wiring are formed in the same interlayer insulating film, and the upper surface of the resistance change element and the upper surface of the middle-layer metal wiring are Need not be coplanar.
  • the upper surface of the resistance changing element may be located lower than the upper surface of the middle layer metal wiring with respect to the substrate surface.
  • the lower surface of the resistance changing element may be located higher than the upper surface of the middle layer metal wiring with respect to the substrate surface.
  • the upper surface of the resistance changing element may be located higher than the upper surface of the middle layer metal wiring with respect to the substrate surface.
  • the upper surface of the resistance changing element may be in direct contact with the first upper layer metal wiring.
  • one aspect of a method for manufacturing a nonvolatile memory device is a method for manufacturing a nonvolatile memory device including a memory area formed on a substrate and a circuit area around the memory area, wherein A first lower-layer metal wiring, a lower plug connected to the first lower-layer metal wiring, a resistance change element connected to the lower plug, and a first upper-layer metal wiring electrically connected to the resistance change element, From the second lower layer metal wiring, the first via connected to the second lower layer metal wiring, the middle layer metal wiring connected to the first via, and the middle layer metal wiring in the circuit region.
  • a step of forming a second via to be connected and a second upper layer metal wiring to be connected to the second via in this order from below is provided, and the first lower layer metal wiring and the second lower layer metal wiring are formed in the same layer.
  • the first upper-layer metal wiring and the second upper-layer metal wiring are formed in the same layer, and the upper surface of the resistance change element and the upper surface of the middle-layer metal wiring are located at positions different in height from the substrate surface.
  • the lower surface of the variable resistance element and the lower surface of the middle-layer metal wiring are at different heights with respect to the surface of the substrate, or the upper surface of the variable resistance element and the upper surface of the middle-layer metal wiring.
  • the lower surface of the resistance changing element and the lower surface of the middle layer metal wiring are at different heights with respect to the substrate surface.
  • one aspect of the method of manufacturing the non-volatile storage device of the present disclosure is a step of forming a first interlayer insulating layer on the substrate and a first lower layer metal wiring in the storage area of the first interlayer insulating layer. At the same time as forming, forming a second lower layer metal wiring in the circuit region of the first interlayer insulating layer, and on the first interlayer insulating layer including the first lower layer metal wiring and the second lower layer metal wiring.
  • Forming a second interlayer insulating layer, forming a lower plug connected to the first lower layer metal wiring in the storage region of the second interlayer insulating layer, and the second interlayer insulating including the lower plug A step of forming a resistance changing element connected to the lower plug in the storage area on the layer, a step of forming a third interlayer insulating layer on the second interlayer insulating layer including the resistance changing element, and the first step. Forming a first via connected to the second lower metal wiring and an intermediate metal wiring connected to the first via in the circuit region of the second interlayer insulating layer and the third interlayer insulating layer; and the variable resistance element.
  • a second via connecting to the middle layer metal wiring and a second upper layer metal wiring connecting to the second via are formed in the circuit region of the fourth interlayer insulating layer.
  • the upper surface of the variable resistance element and the upper surface of the middle-layer metal wiring are in the same plane, and the thickness of the variable resistance element may be different from the thickness of the middle-layer metal wiring.
  • another aspect of the method for manufacturing the non-volatile storage device of the present disclosure is a step of forming a first interlayer insulating layer on the substrate and a first lower layer metal in the storage region of the first interlayer insulating layer. Forming a wiring and simultaneously forming a second lower layer metal wiring in the circuit region of the first interlayer insulating layer; and the first interlayer insulating layer including the first lower layer metal wiring and the second lower layer metal wiring. Forming a second interlayer insulating layer thereon; forming a lower plug connected to the first lower metal wiring in the storage region of the second interlayer insulating layer; and the second plug including the lower plug.
  • a second via and a second via which form an upper plug connected to the device and a first upper layer metal wiring connected to the upper plug, and simultaneously connect to the middle layer metal wiring in the circuit region of the fourth interlayer insulating layer.
  • the upper surface of the resistance changing element may be located lower than the upper surface of the middle layer metal wiring with respect to the surface of the substrate, which comprises a step of forming a second upper layer metal wiring connected to the above.
  • another aspect of the method for manufacturing the non-volatile storage device of the present disclosure is a step of forming a first interlayer insulating layer on the substrate and a first lower layer metal in the storage region of the first interlayer insulating layer. Forming a wiring and simultaneously forming a second lower layer metal wiring in the circuit region of the first interlayer insulating layer; and the first interlayer insulating layer including the first lower layer metal wiring and the second lower layer metal wiring. Forming a second interlayer insulating layer thereon, and forming a first via connecting to the second lower layer metal wiring and a middle-layer metal wiring connecting to the first via in the circuit region of the second interlayer insulating layer.
  • a second via connecting to the middle metal wiring and a second upper layer metal wiring connecting to the second via are formed in the circuit regions of the third interlayer insulating layer and the fourth interlayer insulating layer.
  • the lower surface of the resistance changing element may be located higher than the upper surface of the middle layer metal wiring with respect to the surface of the substrate, which comprises a step of forming.
  • a nonvolatile memory device having a resistance change element between metal wiring layers, which is compatible with a mass-production process of a fine LSI, and a process for forming a metal wiring by a step of forming the resistance change element. You can suppress damage.
  • FIG. 1 is a cross-sectional view showing an example of a schematic configuration of the nonvolatile memory device 100 according to the first embodiment.
  • the storage area 60 is provided with a large number of resistance changing elements 40, but for simplification of the drawings, only one of the large number of resistance changing elements 40 is shown in the following drawings. In addition, a part of the configuration is shown enlarged for easy understanding. Similarly, only one of a large number of wiring and via connection structures provided in the circuit area 70 adjacent to the storage area 60 is shown.
  • the nonvolatile memory device 100 is characterized in that the upper surface of the resistance change element 40 is formed at the same height as the upper surface of the middle-layer metal wiring 22.
  • the nonvolatile memory device 100 includes a memory region 60 and a circuit region 70, and includes a substrate 10, a first interlayer insulating layer 11 formed on the substrate 10, and a first memory region 60.
  • First lower-layer metal wiring 20 formed in interlayer insulating layer 11, second lower-layer metal wiring 21 formed in first interlayer insulating layer 11 in circuit region 70, first lower-layer metal wiring 20 and second lower-layer
  • a second interlayer insulating layer 12 formed on the first interlayer insulating layer 11 including the metal wiring 21, a lower plug 30 formed in the second interlayer insulating layer 12 and connected to the first lower layer metal wiring 20;
  • a resistance changing element 40 formed on the two-layer insulating layer 12 and the lower plug 30 so as to be connected to the lower plug 30 and composed of a lower electrode 41, a resistance changing layer 42 and an upper electrode 43, and a second interlayer insulating layer.
  • a third interlayer insulating layer 13 formed on 12 to cover the side surface portion of the resistance change element 40, and a first via 31 formed in the second interlayer insulating layer 12 and connected to the second lower metal wiring 21.
  • the third interlayer including the middle-layer metal wiring 22 formed in the second interlayer insulation layer 12 and the third interlayer insulation layer 13 and connected to the first via 31, and the upper electrode 43 of the resistance change element 40 and the middle-layer metal wiring 22.
  • the first upper metal wiring 23, the second via 33 formed in the fourth interlayer insulating layer 14 and connected to the middle metal wiring 22, and the second upper metal wiring 24 connected to the second via 33 are provided. ..
  • the upper surface of the resistance change element 40 and the upper surface of the middle metal wiring 22 are formed at the same height with respect to the surface of the semiconductor substrate.
  • the substrate 10 may be provided with active elements such as transistors electrically connected to the resistance change element 40.
  • the storage area 60 may include a resistance changing element, a plug connected to the resistance changing element, wiring, and the like, as well as a selection transistor and the like in the 1T1R type storage device.
  • the circuit area 70 may include a bit line decoder, a word line decoder, a power supply circuit, and the like, in addition to wirings and vias.
  • the surface (upper surface) of the first lower layer metal wiring 20 and the second lower layer metal wiring 21 is flat, and is formed so as to be substantially flush with the surface of the first interlayer insulating layer 11.
  • variable resistance element 40 can be, for example, a non-volatile memory element whose resistance value is reversibly changed by application of an electric pulse.
  • the resistance changing element 40 may be, for example, a ReRAM (Resistive Random Access Memory).
  • the resistance change element 40 includes a PRAM (Phase-change Random Access Memory) that uses phase change recording, an MRAM (Magnetoresistive Random Access Memory) that uses a magnetoresistive effect, and a FeRAM (RRAMFroFerc) that uses a ferroelectric. Access Memory) or the like may be used.
  • the lower electrode 41 may be made of, for example, tantalum nitride having a thickness of 10 to 30 nm, but may also be made of tungsten, nickel, tantalum, titanium, aluminum, titanium nitride or the like.
  • a transition metal oxide may be used as the metal oxide of the resistance change layer 42.
  • a material that exhibits a standard electrode potential equal to or lower than that of tantalum and is unlikely to change in resistance may be used for the lower electrode 41.
  • At least one material selected from the group consisting of tantalum, tantalum nitride, titanium, titanium nitride, and titanium-aluminum nitride can be used for the lower electrode 41. With a structure made of such a material, stable memory characteristics can be realized.
  • the lower electrode 41 may be physically connected to the lower plug 30 or may be connected to the lower plug 30 via a conductor. In the example shown in FIG. 1, the lower electrode 41 is physically connected to the lower plug 30.
  • the resistance change layer 42 is provided between the lower electrode 41 and the upper electrode 43, and based on an electrical signal provided between the lower electrode 41 and the upper electrode 43, the high resistance state and the high resistance state It reversibly changes between a low resistance state and a low resistance state.
  • the resistance change layer 42 is sandwiched between the lower electrode 41 and the upper electrode 43, and is composed of a layer made of oxygen-deficient tantalum oxide having a thickness of 5 nm or more and 50 nm or less.
  • the resistance changing layer 42 may also be made of titanium oxide, nickel oxide, hafnium oxide, zirconium oxide, niobium oxide, tungsten oxide, aluminum oxide or the like.
  • the resistance change layer 42 may be a single layer or may be composed of a plurality of layers having different oxygen contents. When it is composed of a plurality of layers, a first resistance change layer composed of a first metal oxide and a second resistance change layer composed of a second metal oxide having an oxygen content higher than that of the first metal oxide. At least two layers including and may be provided.
  • the resistance change layer 42 may have a laminated structure including two layers, a first resistance change layer and a second resistance change layer.
  • the first resistance change layer may be made of oxygen-deficient tantalum oxide (TaO x , 0 ⁇ x ⁇ 2.5).
  • the second resistance change layer may be made of tantalum oxide (TaO y , x ⁇ y) having a lower oxygen deficiency than the first resistance change layer.
  • first metal forming the first metal oxide and the second metal forming the second metal oxide are tantalum
  • present invention is not limited to this and other
  • the metal may form the first metal oxide and the second metal oxide.
  • first metal oxide and the second metal oxide may be composed of metal oxides of different metals.
  • first metal oxide and the second metal oxide constituting the resistance changing layer 42 may contain at least one selected from the group consisting of the transition metal oxide and the aluminum oxide, respectively.
  • each of the first metal oxide and the second metal oxide forming the resistance change layer 42 includes at least one selected from the group consisting of tantalum oxide, hafnium oxide, and zirconium oxide. You may stay.
  • first metal and the second metal in addition to tantalum, for example, at least one selected from the group consisting of titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), and tungsten (W).
  • Ti titanium
  • Hf hafnium
  • Zr zirconium
  • Nb niobium
  • W tungsten
  • Two transition metals may be used. Since the transition metal can have a plurality of oxidation states, different resistance states can be realized by a redox reaction. Further, aluminum (Al) may be used as the first metal and the second metal.
  • the composition of the first metal oxide forming the first resistance change layer is HfO x
  • the composition of the second metal oxide forming the second resistance change layer is HfO y
  • x ⁇ y may be satisfied.
  • x and y may be 0.9 ⁇ x ⁇ 1.6 and 1.8 ⁇ y ⁇ 2.0 may be satisfied.
  • the high oxygen deficiency layer (first resistance change layer) using hafnium oxide can be generated by, for example, a reactive sputtering method in which an Hf target is used and sputtering is performed in argon gas and oxygen gas.
  • the oxygen content of the high oxygen deficiency layer can be easily adjusted by changing the flow rate ratio of the oxygen gas to the argon gas during the reactive sputtering, as in the case of the tantalum oxide described above. It is not essential to heat the substrate, and the substrate temperature may be room temperature.
  • the low oxygen deficiency layer (second resistance change layer) using hafnium oxide can be formed, for example, by exposing the surface of the high oxygen deficiency layer to plasma of a mixed gas of argon gas and oxygen gas.
  • the thickness of the low oxygen deficiency layer can be easily adjusted by the exposure time of the mixed gas of argon gas and oxygen gas to the plasma.
  • the thickness of the second resistance change layer may be 3 to 4 nm.
  • x When zirconium oxide is used, when the composition of the first metal oxide forming the first resistance change layer is ZrO x and the composition of the second metal oxide forming the second resistance change layer is ZrO y , x The relationship of ⁇ y may be satisfied. Further, x and y are 0.9 ⁇ x ⁇ 1.4, and 1.9 ⁇ y ⁇ 2.0 may be satisfied.
  • the high oxygen deficiency layer (first resistance change layer) using zirconium oxide can be formed by, for example, a reactive sputtering method in which a Zr target is used and sputtering is performed in argon gas and oxygen gas.
  • the oxygen content of the high oxygen deficiency layer can be easily adjusted by changing the flow rate ratio of the oxygen gas to the argon gas during the reactive sputtering, as in the case of the tantalum oxide described above.
  • the substrate temperature can be room temperature without any particular heating.
  • the low oxygen deficiency layer (second resistance change layer) using zirconium oxide can be formed, for example, by exposing the surface layer portion of the high oxygen deficiency layer to plasma of a mixed gas of argon gas and oxygen gas. ..
  • the thickness of the low oxygen deficiency layer can be easily adjusted by the exposure time of the mixed gas of argon gas and oxygen gas to the plasma.
  • the thickness of the second resistance change layer may be 1 to 5 nm.
  • the hafnium oxide layer and the zirconium oxide layer described above can also be formed by using a CVD (Chemical Vapor Deposition) method or an ALD (Atomic Layer Deposition) method instead of the sputtering method.
  • CVD Chemical Vapor Deposition
  • ALD Atomic Layer Deposition
  • the second metal oxide a material having a smaller oxygen deficiency degree (higher resistance value) than that of the first metal oxide may be selected.
  • the voltage applied between the lower electrode and the upper electrode is more distributed to the second resistance changing layer.
  • oxygen that can contribute to the reaction is also abundant. Therefore, a redox reaction occurs selectively at the interface between the upper electrode and the second variable resistance layer, and stable resistance change can be realized. As a result, the redox reaction can be more likely to occur in the second resistance changing layer.
  • different metals may be used for the first metal constituting the first metal oxide and the second metal constituting the second metal oxide. Since the resistance change phenomenon in the resistance change layer containing the oxygen-deficient metal oxide is manifested by the movement of oxygen, it is sufficient that at least oxygen movement is possible even if the type of the parent metal is different. Therefore, even if different metals are used for the first metal forming the first variable resistance layer and the second metal forming the second variable resistance layer, it is considered that the same effect is achieved.
  • the standard electrode potential of the second metal may be lower than the standard electrode potential of the first metal.
  • the resistance change phenomenon occurs when a redox reaction occurs in a minute filament (conductive path) formed in the second metal oxide forming the second resistance change layer having a high resistance, and the resistance value changes. This is because it is considered.
  • oxygen-deficient tantalum oxide (TaO x ) may be used for the first variable resistance layer
  • aluminum oxide Al 2 O 3 ) may be used for the second variable resistance layer.
  • the high oxygen deficiency layer and the low oxygen deficiency layer may include an oxide layer such as tantalum, hafnium, zirconium, or an aluminum oxide layer as the main resistance change layer that exhibits resistance change. Besides, for example, a trace amount of another element may be contained.
  • the resistance change layer is formed by using the sputtering method
  • unintended trace elements may be mixed in the resistance change layer due to residual gas or gas release from the wall of the vacuum container.
  • it is also included in the scope of the present disclosure.
  • the resistance change layer 42 does not necessarily have to be composed of two layers, and may be composed of three or more layers, or conversely, may be composed of one layer.
  • the upper electrode 43 is an electrode formed above the lower electrode 41.
  • the upper electrode 43 is formed on the resistance change layer 42.
  • the upper electrode 43 may be made of a noble metal material such as iridium, platinum, or palladium having a thickness of 5 nm or more and 50 nm or less.
  • the upper electrode 43 is made of, for example, at least one material selected from the group consisting of iridium, platinum (Pt), and palladium (Pd), and the metal constituting the resistance change layer 42 and the lower electrode 41 are compared with the upper electrode material. It may be made of a material having a higher standard electrode potential. With such a configuration, a redox reaction is selectively generated in the vicinity of the interface between the upper electrode 43 and the resistance change layer 42 in the resistance change layer 42, and a stable resistance change phenomenon is realized.
  • the upper electrode 43 of the storage area 60 and the middle layer metal wiring 22 of the circuit area 70 have flat surfaces (upper surfaces) and are flush with the surface of the third interlayer insulating layer 13. It is formed.
  • the first lower-layer metal wiring 20, the second lower-layer metal wiring 21, the middle-layer metal wiring 22, the first upper-layer metal wiring 23, and the second upper-layer metal wiring 24 all have the same thickness, and the first via 31, the upper plug 32, and the The two vias 33 may all have the same thickness (height).
  • FIGS. 2A to 2L are cross-sectional views showing a method of manufacturing the non-volatile storage device 100 according to the first embodiment.
  • the method for manufacturing the nonvolatile memory device according to the present embodiment will be described with reference to FIGS. 2A to 2L.
  • FIG. 2A is a diagram showing a process of forming the first lower layer metal wiring 20 in the first interlayer insulating layer 11 of the memory area 60 and the second lower layer metal wiring 21 in the first interlayer insulating layer 11 of the circuit area 70. is there.
  • the first interlayer insulating layer 11 is formed on a substrate 10 made of a semiconductor on which an active element or the like (not shown) is formed in advance, and the first lower layer metal wiring 20 and the second lower layer metal wiring are formed by the damascene method. 21 is formed by embedding.
  • the first interlayer insulating layer 11 made of silicon oxide, silicon nitride, silicon oxynitride, silicon oxycarbide, silicon carbonitride, or the like is formed on the substrate 10 by using plasma CVD or the like. To do.
  • a wiring groove for embedding the first lower layer metal wiring 20 and the second lower layer metal wiring 21 in the first interlayer insulating layer 11 is formed by photolithography and dry etching.
  • a barrier metal layer composed of tantalum nitride (5 nm or more and 40 nm or less) and tantalum (5 nm or more and 40 nm or less) and a wiring material of copper (50 nm or more and 300 nm or less) are formed in the formed wiring groove by a sputtering method or the like. To be deposited. Then, by further depositing copper using copper as a seed by an electrolytic plating method or the like, all the wiring grooves are filled with copper as a wiring material and a barrier metal layer.
  • First lower-layer metal wiring 20 and second lower-layer metal wiring 21 are formed so as to be flush with the surface (upper surface).
  • FIG. 2B is a diagram showing a step of forming the second interlayer insulating layer 12 so as to cover the first interlayer insulating layer 11.
  • silicon oxide, silicon nitride, silicon oxynitride, etc. are used on the first interlayer insulating layer 11 on which the first lower layer metal wiring 20 and the second lower layer metal wiring 21 are formed by using plasma CVD or the like.
  • a second interlayer insulating layer 12 made of silicon oxycarbide, silicon carbonitride, or the like is formed.
  • the thickness of the second interlayer insulating layer 12 may be, for example, 30 nm or more and 200 nm or less.
  • FIG. 2C is a diagram showing a process of forming the lower plug 30.
  • the lower plug 30 connected to the first lower layer metal wiring 20 is formed in the second interlayer insulating layer 12.
  • a plug hole for burying and forming a lower plug 30 connected to the first lower layer metal wiring 20 is formed in the second interlayer insulating layer 12.
  • a barrier metal layer composed of tantalum nitride (thickness: 5 nm or more and 40 nm or less) and tantalum (thickness: 5 nm or more and 40 nm or less) is formed on the second interlayer insulating layer 12 including the formed plug hole, and a plug.
  • Copper thickness: 50 nm or more and 300 nm or less
  • copper is further deposited by an electrolytic plating method or the like to fill all the plug holes with the barrier metal layer and copper.
  • tungsten or the like can be adopted in addition to copper.
  • the excess copper and the excess barrier metal layer on the second interlayer insulating layer 12 and the surface of the plug hole are removed by the CMP method to form a flat surface and the surface (upper surface) of the second interlayer insulating layer 12.
  • a lower plug 30 having the same plane is formed.
  • FIG. 2D is a diagram showing a process of forming a resistance changing element 40 connected to the lower plug 30 on the second interlayer insulating layer 12.
  • the lower electrode material layer, the resistance change material layer, and the upper electrode material layer are formed in this order on the second interlayer insulating layer 12 including the lower plug 30.
  • a lower electrode material layer made of tantalum nitride, a resistance change material layer (thickness: 20 nm), and iridium.
  • an upper electrode material layer (thickness: 40 nm) are sequentially deposited by a sputtering method or the like.
  • the resistance-changing material layer is deposited by a reactive sputtering method in which metal tantalum is used as a target and sputtering is performed in an oxygen-containing argon atmosphere.
  • a resist mask for patterning the resistance changing element 40 is formed on the upper electrode material layer using photolithography.
  • the upper electrode material layer, the resistance changing material layer and the lower electrode material layer are sequentially patterned using the resist mask by a dry etching method, and then the resist mask is removed by an ashing treatment. As a result, the resistance change element 40 is formed.
  • the resistance changing element 40 is formed from the surface of the first lower layer metal wiring 20 to the lower plug 30. They can be arranged separated by a height (corresponding to the thickness of the second interlayer insulating layer 12). Therefore, it is possible to prevent the surface of the first lower layer metal wiring 20 from being corroded or altered by chlorine gas or fluorine gas used during dry etching when patterning and forming the resistance changing element 40, oxygen gas used during ashing, or the like.
  • FIG. 2E is a diagram showing a step of forming the third interlayer insulating layer 13 so as to cover the resistance change element 40.
  • the resistance changing element 40 and the second interlayer insulating layer 12 are composed of silicon oxide, silicon nitride, silicon oxynitride, silicon acid carbide, silicon carbonitride, or the like by using plasma CVD or the like.
  • the third interlayer insulating layer 13 is formed.
  • the thickness of the third interlayer insulating layer 13 may be 100 nm or more and 500 nm or less.
  • the storage area 60 in which the resistance changing element 40 is formed and the circuit area 70 in which the resistance changing element is not formed are formed in the third interlayer insulating layer 13.
  • the height of the top surface is different. Therefore, using the CMP method, the heights of the upper surfaces of the third interlayer insulating layer 13 of the storage area 60 and the circuit area 70 are made uniform and flattened.
  • the thickness of the third interlayer insulating layer 13 on the resistance change element 40 after CMP may be 10 nm or more and 100 nm or less.
  • 2F to 2H are diagrams showing a process of forming the first via 31 and the middle-layer metal wiring 22.
  • the third interlayer insulating layer 13 and the second interlayer insulating layer 12 in the circuit region 70 are connected to the second lower metal wiring 21.
  • a first via hole 31a for embedding the first via 31 is formed.
  • a wiring groove 22a for embedding and forming the middle layer metal wiring 22 is formed in the third interlayer insulating layer 13 and the second interlayer insulating layer 12 so as to be connected to the first via hole 31a.
  • the first via hole 31a is formed by photolithography and dry etching. Further, the wiring groove 22a is formed again by using photolithography and dry etching.
  • the first via hole 31a for the first via 31 is formed first by the first photolithography and dry etching, and the wiring for the middle layer metal wiring 22 is formed by the second photolithography and dry etching.
  • the groove 22a is formed, the first via hole 31a may be formed after the wiring groove 22a is formed first.
  • tantalum nitride (thickness: 5 nm or more and 40 nm or less) and tantalum (thickness:: 5 nm or more and 40 nm or less) are formed in the first via hole 31a and the wiring groove 22a.
  • a barrier metal layer composed of 5 nm or more and 40 nm or less) and a wiring material copper (thickness: 50 nm or more and 300 nm or less) are deposited by using a sputtering method or the like.
  • the wiring material and the barrier metal layer 25 are formed by further depositing copper by electrolytic plating or the like, and the first via hole 31a and the wiring groove 22a are all filled with the wiring material copper and the barrier metal layer.
  • the excess copper and the excess barrier metal layer on the surface of the copper deposited by the CMP method are removed, and the surface (upper surface) of the upper electrode 43 of the resistance changing element 40 is further overpolished.
  • the surface of the third interlayer insulating layer 13 and the middle metal wiring 22 is CMP-polished, and the surface of the third interlayer insulating layer 13 and the surface of the upper electrode 43 and the surface of the middle metal wiring 22 are flush with each other. Finish as if to be eggplant.
  • FIG. 2I is a diagram showing a step of forming the fourth interlayer insulating layer 14 on the third interlayer insulating layer 13.
  • a silicon oxide, a silicon nitride, a silicon nitride, a silicon oxycarbide, or a silicon oxycarbide is used by using plasma CVD or the like.
  • a fourth interlayer insulating layer 14 made of silicon carbonitride or the like is formed. The thickness of the fourth interlayer insulating layer 14 may be 100 nm or more and 300 nm or less.
  • 2J to 2L are diagrams showing a process of forming the upper plug 32, the second via 33, the first upper layer metal wiring 23, and the second upper layer metal wiring 24.
  • the upper plug 32 connected to the upper electrode 43 of the resistance changing element 40 is embedded and formed in the fourth interlayer insulating layer 14 of the storage area 60.
  • Upper plug hole 32a is formed.
  • a second via hole 33a for embedding and forming a second via 33 connected to the middle layer metal wiring 22 is formed in the fourth interlayer insulating layer 14 of the circuit region 70.
  • a wiring groove 23a for embedding the first upper layer metal wiring 23 and a second via hole 33a are formed so as to be connected to the upper plug hole 32a.
  • a wiring groove 24a for embedding the upper metal wiring 24 is formed.
  • the upper plug hole 32a and the second via hole 33a are simultaneously formed by photolithography and dry etching. Further, again, the wiring grooves 23a and 24a are simultaneously formed by using photolithography and dry etching.
  • the upper plug hole 32a and the second via hole 33a are formed by the first photolithography and dry etching, and the wiring grooves 23a and 24a are formed by the second photolithography and dry etching.
  • the wiring grooves 23a and 24a may be formed first.
  • a barrier metal layer composed of an object (thickness: 5 nm or more and 40 nm or less) and tantalum (thickness: 5 nm or more and 40 nm or less) and copper (thickness: 50 nm or more and 300 nm or less) as a wiring material are deposited by a sputtering method or the like.
  • the wiring material and the barrier metal layer 25 are formed by further depositing copper by an electrolytic plating method or the like, and the upper plug hole 32a and the second via hole 33a and the wiring grooves 23a and 24a are all made of the wiring material copper and the barrier metal. Fill with layers.
  • a non-volatile storage device having an affinity with the mass production process of existing fine LSIs and having a resistance changing element between metal wiring layers is realized. it can.
  • FIG. 3 is a cross-sectional view showing an example of a schematic configuration of the nonvolatile memory device 200 according to the second embodiment.
  • FIGS. 3 and 4A to 4F are cross-sectional views showing a method for manufacturing the nonvolatile memory device 200 according to the second embodiment.
  • the nonvolatile memory device according to the present embodiment and the manufacturing method thereof will be described with reference to FIGS. 3 and 4A to 4F.
  • the non-volatile storage device 200 is characterized in that the upper surface of the resistance changing element 40 is formed at a position lower than the upper surface of the middle layer metal wiring 22.
  • FIG. 4A a first lower layer metal wiring 20 and a second lower layer metal wiring 21 are formed in a first interlayer insulating layer 11 on a substrate 10, and a first lower layer metal wiring 20 and a second lower layer metal wiring 21 are included.
  • FIG. 6 is a diagram showing a step of forming a second interlayer insulating layer 12 on the interlayer insulating layer 11 and forming a lower plug 30 connected to the first lower layer metal wiring 20 in the second interlayer insulating layer 12 of the storage region 60. ..
  • a plug hole for burying and forming a lower plug 30 connected to the first lower layer metal wiring 20 is formed in the second interlayer insulating layer 12.
  • a barrier metal layer composed of tantalum nitride and tantalum and copper as a plug material are deposited on the second interlayer insulating layer 12 including the formed plug holes by a sputtering method or the like.
  • copper is further deposited by an electrolytic plating method or the like to fill all the plug holes with the barrier metal layer and copper.
  • the surface is flat and flush with the surface of the second interlayer insulating layer 12.
  • the eggplant lower plug 30 is formed.
  • FIG. 4B is a diagram showing a step of forming the resistance change element 40 connected to the lower plug 30 on the second interlayer insulating layer 12.
  • the resistance changing element 40 is formed so as to be connected to the first lower layer metal wiring 20 via the lower plug 30, so that the resistance changing element 40 is formed on the surface of the first lower layer metal wiring 20.
  • the height of the lower plug 30 (corresponding to the thickness of the second interlayer insulating layer 12). Therefore, it is possible to prevent the surface of the first lower layer metal wiring 20 from being corroded or altered by chlorine gas or fluorine gas used during dry etching when patterning and forming the resistance changing element 40, oxygen gas used during ashing, or the like.
  • FIG. 4C is a diagram showing a step of forming the third interlayer insulating layer 13 so as to cover the resistance change element 40.
  • a silicon oxide, a silicon nitride, a silicon oxynitride, a silicon acid carbide, a silicon carbonitride, or the like is formed by using plasma CVD or the like.
  • a third interlayer insulating layer 13 is formed.
  • the thickness of the third interlayer insulating layer 13 may be 100 nm or more and 500 nm or less.
  • the third interlayer insulating layer 13 is formed in the memory region 60 where the resistance change element 40 is formed and the circuit region 70 where the resistance change element is not formed.
  • the height of the upper surface is different. Therefore, the CMP method is used to flatten the upper surfaces of the third interlayer insulating layer 13 in the memory region 60 and the circuit region 70 so as to be uniform in height.
  • the thickness of the third interlayer insulating layer 13 on the resistance change element 40 after CMP may be 10 nm or more and 100 nm or less.
  • FIG. 4D is a diagram showing a step of forming the first via 31 and the middle-layer metal wiring 22.
  • a first via 31 is formed in the third interlayer insulating layer 13 and the second interlayer insulating layer 12 of the circuit region 70 so as to be connected to the second lower metal wiring 21.
  • the middle-layer metal wiring 22 is formed in the third interlayer insulating layer 13 so as to be connected to the first via 31.
  • a via hole is formed by photolithography and dry etching. Further, the wiring groove is formed again by using photolithography and dry etching. Next, a barrier metal layer composed of tantalum nitride and tantalum and copper as a wiring material are deposited in the via hole and the wiring groove by using a sputtering method or the like. Then, the via hole and the wiring groove are all filled with the wiring material copper and the barrier metal layer by further depositing copper by an electrolytic plating method or the like.
  • the via hole for the first via 31 is formed first by the first photolithography and dry etching, and the middle layer metal wiring 22 is formed by the second photolithography and dry etching.
  • the wiring groove for forming is formed, the via hole may be formed after forming the wiring groove first.
  • FIG. 4E is a diagram showing a step of forming the fourth interlayer insulating layer 14 on the third interlayer insulating layer 13.
  • the third interlayer insulating layer 13 including the middle layer metal wiring 22 it is composed of silicon oxide, silicon nitride, silicon oxynitride, silicon acid carbide, silicon carbonitride, etc. by using plasma CVD or the like.
  • a fourth interlayer insulating layer 14 is formed.
  • the thickness of the fourth interlayer insulating layer 14 may be 100 nm or more and 300 nm or less.
  • FIG. 4F is a diagram showing a step of forming the upper plug 32, the second via 33, the first upper layer metal wiring 23, and the second upper layer metal wiring 24.
  • an upper part connected to the upper electrode 43 of the resistance change element 40 is formed in the fourth interlayer insulating layer 14 and the third interlayer insulating layer 13 of the memory region 60.
  • the first upper-layer metal wiring 23 connected to the upper plug 32 is formed in the plug 32 and the fourth interlayer insulating layer 14.
  • the second via 33 connected to the middle layer metal wiring 22 and the second upper layer metal wiring 24 connected to the second via 33 are formed.
  • the upper surface of the resistance change element 40 is arranged at a position lower than the upper surface of the middle-layer metal wiring 22. Therefore, the height of the upper plug 32 is higher than the height of the second via 33, but in the dry etching step when forming the upper plug hole for the upper plug 32 and the second via hole for the second via 33, the first vial is formed. Since the etching rate of the four-layer insulating layer 14 is faster than the etching rate of copper, which is a wiring material constituting the middle layer metal wiring 22, the upper surface of the middle layer metal wiring 22 is hardly etched, because the etching rate selection ratio is high. The upper plug hole and the second via hole can be formed at the same time.
  • FIG. 5 is a cross-sectional view showing an example of a schematic configuration of the nonvolatile memory device 300 according to the third embodiment.
  • FIGS. 5 and 6A to 6H are cross-sectional views showing a method for manufacturing the nonvolatile memory device 300 according to the third embodiment.
  • the nonvolatile memory device according to the present embodiment and the manufacturing method thereof will be described with reference to FIGS. 5 and 6A to 6H.
  • the lower surface of the resistance changing element 40 is formed at a position higher than the upper surface of the middle layer metal wiring 22, and the side wall of the resistance changing element 40. It is characterized in that the side wall protective layer 50 made of an insulator such as silicon nitride is provided in the portion, and the upper surface of the upper electrode 43 of the resistance changing element 40 is directly connected to the lower surface of the first upper metal wiring 23. And.
  • FIG. 6A a first lower layer metal wiring 20 and a second lower layer metal wiring 21 are formed in a first interlayer insulating layer 11 on a substrate 10, and a first lower layer metal wiring 20 and a second lower layer metal wiring 21 are included.
  • a second interlayer insulating layer 12 is formed on the interlayer insulating layer 11, and is connected to the first via 31 and the first via 31 connected to the second lower layer metal wiring 21 in the second interlayer insulating layer 12 of the circuit region 70.
  • FIG. 7 is a diagram showing a step of forming a middle-layer metal wiring 22.
  • FIG. 6B is a diagram showing a process of forming the third interlayer insulating layer 13 on the second interlayer insulating layer 12 including the middle metal wiring 22.
  • a third interlayer insulating layer composed of silicon oxide, silicon nitride, silicon oxynitride, silicon acid carbide, silicon carbonitride, or the like is used by plasma CVD or the like. 13 is formed.
  • the thickness of the third interlayer insulating layer 13 may be 10 nm or more and 100 nm or less.
  • FIG. 6C is a diagram showing a step of forming a lower plug 30 connected to the first lower layer metal wiring 20 in the second interlayer insulating layer 12 and the third interlayer insulating layer 13 of the memory area 60.
  • the resistance change element 40 is formed so that the lower surface of the resistance change element 40 is higher than the upper surface of the middle-layer metal wiring 22, compared to the first embodiment and the second embodiment. It is necessary to increase the height of the lower plug 30. Therefore, the aspect ratio of the lower plug 30 becomes high, and it may be difficult to fill the lower plug 30 with the barrier metal layer and the plug material.
  • the diameter of the lower plug 30 is increased so that the upper surface of the lower plug 30 does not protrude from the lower surface of the resistance changing element 40 formed later, and the frontage is widened to form a barrier metal layer. It suffices to facilitate the filling of the plug material.
  • FIG. 6D is a diagram showing a step of forming the resistance change element 40 connected to the lower plug 30 on the third interlayer insulating layer 13.
  • the resistance change element 40 is arranged above the upper surface of the middle-layer metal wiring 22 by the thickness of the third interlayer insulating layer 13 by the lower plug 30 formed earlier in the cross-sectional view. Therefore, it is possible to prevent the middle layer metal wiring 22 from being corroded or deteriorated by chlorine gas or fluorine gas used during dry etching when patterning and forming the resistance changing element, oxygen gas used during ashing, or the like.
  • FIG. 6E is a diagram showing a step of forming the protective film 50 a so as to cover the surface of the resistance change element 40.
  • a protective film 50a made of, for example, silicon nitride is deposited by using plasma CVD or the like.
  • the thickness of the protective film 50a may be 30 nm or more and 100 nm or less.
  • the protective film 50a uses an oxide, a nitride, or an oxynitride (for example, aluminum oxide or titanium oxide) having an insulating property and an oxygen barrier property. Good.
  • FIG. 6F is a diagram showing a step of forming the sidewall protective layer 50.
  • the protective film 50a is deposited, the protective film 50a other than the side wall portion of the resistance changing element 40 (on the upper electrode 43 and on the third interlayer insulating layer 13) is removed by the etchback method, and the side wall protective layer 50 is removed. To form.
  • FIG. 6G is a diagram showing a step of forming the fourth interlayer insulating layer 14 on the third interlayer insulating layer 13 including the resistance changing element 40 and the side wall protective layer 50.
  • the fourth interlayer insulating layer 14 made of silicon oxide, silicon nitride, silicon oxynitride, silicon oxycarbide, silicon carbonitride, or the like is deposited using plasma CVD or the like, and the CMP method is used. Then, the upper surfaces of the fourth interlayer insulating layer 14 in the memory area 60 and the circuit area 70 are leveled and flattened.
  • the thickness of the fourth interlayer insulating layer 14 on the resistance change element 40 after CMP may be 50 nm or more and 200 nm or less.
  • the sidewall protection layer 50 made of silicon nitride functions as a barrier film against moisture and oxygen. Therefore, in the step of depositing the fourth interlayer insulating layer 14 by covering the side wall portion of the resistance changing element 40 with the side wall protective layer 50, the resistance changing layer 42 of the resistance changing element 40 is formed by the raw material gas, oxygen plasma, or the like. Oxidation from the side wall portion and subsequent heat treatment can prevent oxygen contained in the fourth interlayer insulating layer 14 from diffusing into the resistance change layer 42.
  • FIG. 6H is a diagram showing a process of forming the second via 33, the first upper layer metal wiring 23, and the second upper layer metal wiring 24.
  • the first upper metal wiring 23 connected to the upper electrode 43 of the resistance changing element 40 and the circuit region at the same time in the fourth interlayer insulating layer 14 of the storage area 60.
  • the wiring 24 is formed.
  • the side wall protection layer 50 by covering the side wall portion of the resistance change element 40 with the side wall protection layer 50, even when the wiring groove in which the first upper metal wiring 23 is embedded and formed is deeply dug, the side surface portion of the resistance change layer 42 is formed. Since the side wall protection layer 50 exists, the resistance change layer 42 can be prevented from being exposed in the wiring groove, and thus the first upper metal wiring 23 can be prevented from directly contacting the side surface of the resistance change layer 42. As a result, it is possible to prevent a leak current from flowing from the first upper layer metal wiring 23 to the resistance change layer 42 without going through the upper electrode 43.
  • the nonvolatile memory device includes a variable resistance element between metal wiring layers without affecting the device characteristics of the variable resistance element or the circuit operation of the LSI, and without damaging the manufacturing process. It is particularly useful when mounting a resistance change element on a micro LSI.

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Abstract

不揮発性記憶装置（１００）において、記憶領域（６０）内には、第１下層金属配線（２０）、下部プラグ（３０）、抵抗変化素子（４０）、上部プラグ（３２）、第１上層金属配線（２３）が、下方よりこの順に形成され、回路領域（７０）内には、第２下層金属配線（２１）、第１ビア（３１）、中層金属配線（２２）、第２ビア（３３）、第２上層金属配線（２４）が、下方よりこの順に形成されている。第１、第２下層金属配線（２０、２１）は同層に形成され、第１、第２上層金属配線（２３、２４）は同層に形成されている。抵抗変化素子（４０）と中層金属配線（２２）とは、基板（１０）の表面に対し、上面同士の高さが異なるか、下面同士の高さが異なるか、上面同士の高さおよび下面同士の高さの双方が異なる。

Description

不揮発性記憶装置およびその製造方法
　本開示は、不揮発性記憶装置およびその製造方法に関する。より詳しくは、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶装置およびその製造方法に関する。
　近年、モバイル、クラウド、ＩｏＴやビッグデータ、そして人工知能技術の進歩により、大量のデータが次々と生成されるようになってきた。これらの大量のデータを記憶するために、メモリ技術はこれまで以上の進化が求められている。このようなデジタル技術の進展に伴って、使用される半導体素子の微細化および高速化が急速に進んでいる。
　その中でもフラッシュメモリに代表される大容量の不揮発性メモリの用途が急速に拡大しているが、近年、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の不揮発性記憶装置の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、この抵抗値に対応した情報を不揮発的に記憶することが可能な素子である。
　特許文献１には、抵抗変化層が、厚み方向において、ＴａＯｘ（但し、０＜ｘ＜２．５）で表される組成を有する第１酸素不足型のタンタル酸化物を含む第１領域と、ＴａＯｙ（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２酸素不足型のタンタル酸化物を含む第２領域とを有している不揮発性記憶素子が開示されている。
　また、特許文献２には、金属配線層間に抵抗変化素子を備える不揮発性記憶装置において、抵抗変化素子の側面を側壁保護層で被覆することにより、抵抗変化素子を形成した後の層間絶縁層の堆積工程や熱処理工程等による抵抗変化素子の側面部分の酸化を防止でき、かつ抵抗変化素子と上層金属配線との意図しないリークパス形成を防止できる不揮発性記憶装置が開示されている。
　図７は、特許文献２に記載の従来の不揮発性記憶装置４００の概略構成の一例を示す断面図である。図７に開示された不揮発性記憶装置４００は、基板１０上に配置された記憶領域６０および回路領域７０の第１層間絶縁層１１、第２層間絶縁層１２、第３層間絶縁層１３中に、以下に述べる構成要素を形成して構成されている。
　記憶領域６０には、抵抗変化素子４０が形成されており、抵抗変化素子４０は、第１下層金属配線２０と第１上層金属配線２３との間に形成され、下部電極４１、抵抗変化層４２および上部電極４３とから構成される。また、抵抗変化素子４０の側面には側壁保護層５０が形成されている。また、抵抗変化素子４０の下部電極４１は下部プラグ３０を介して第１下層金属配線２０に接続し、上部電極４３は第１上層金属配線２３に直接接続している。
　一方、回路領域７０には、第２下層金属配線２１と、第１ビア３１を介して第２下層金属配線２１に接続する第２上層金属配線２４とが形成されている。
国際公開第２００８／１４９４８４号 国際公開第２０１２／０７３５０３号
　一方、近年のＬＳＩの微細化に伴い、金属配線の厚みや配線層間の絶縁膜の厚みを薄くすることが必要になってきており、下層金属配線と上層金属配線との配線層間の絶縁膜の厚みを従来の抵抗変化素子の厚みに下部プラグの厚みを加えた厚みよりも薄くする必要性が出てきている。
　しかしながら、微細化への対応として抵抗変化素子や下部プラグの厚みを薄くすると、不揮発性記憶装置としての動作特性に大きな影響を与えてしまう。
　本開示は、上記の課題に鑑みてなされたものであり、不揮発性記憶装置としての動作特性に影響を与えずに、微細ＬＳＩの金属配線層間に抵抗変化素子を備えた不揮発性記憶装置およびその製造方法を提供する。
　本開示の不揮発性記憶装置の一態様は、基板上に形成された記憶領域とその周辺の回路領域とを含む不揮発性記憶装置であって、前記記憶領域内には、第１下層金属配線と、前記第１下層金属配線に接続する下部プラグと、前記下部プラグに接続する抵抗変化素子と、前記抵抗変化素子に電気的に接続する第１上層金属配線が、下方よりこの順に形成されており、前記回路領域内には、第２下層金属配線と、前記第２下層金属配線に接続する第１ビアと、前記第１ビアに接続する中層金属配線と、前記中層金属配線に接続する第２ビアと、前記第２ビアに接続する第２上層金属配線が、下方よりこの順に形成されており、前記第１下層金属配線と前記第２下層金属配線とは同層に形成された金属配線であり、前記第１上層金属配線と前記第２上層金属配線とは同層に形成された金属配線であり、前記抵抗変化素子および前記中層金属配線の上面同士および下面同士のうち、少なくともいずれか一方同士が前記基板表面に対して異なる高さの位置にある。
　また、本開示の不揮発性記憶装置の製造方法の一態様は、基板上に形成された記憶領域とその周辺の回路領域とを含む不揮発性記憶装置の製造方法であって、前記記憶領域内に、第１下層金属配線と、前記第１下層金属配線に接続する下部プラグと、前記下部プラグに接続する抵抗変化素子と、前記抵抗変化素子に電気的に接続する第１上層金属配線を、下方よりこの順に形成し、前記回路領域内に、第２下層金属配線と、前記第２下層金属配線に接続する第１ビアと、前記第１ビアに接続する中層金属配線と、前記中層金属配線に接続する第２ビアと、前記第２ビアに接続する第２上層金属配線を、下方よりこの順に形成する工程を備え、前記第１下層金属配線と前記第２下層金属配線とは同層に形成され、前記第１上層金属配線と前記第２上層金属配線とは同層に形成され、前記抵抗変化素子の上面と前記中層金属配線の上面とが前記基板表面に対して高さが異なる位置にあるか、または、前記抵抗変化素子の下面と前記中層金属配線の下面とが前記基板表面に対して高さが異なる位置にあるか、または、前記抵抗変化素子の上面と前記中層金属配線の上面とが前記基板表面に対して高さが異なる位置にありかつ前記抵抗変化素子の下面と前記中層金属配線の下面とが前記基板表面に対して高さが異なる位置にある。
　本開示によれば、不揮発性記憶装置としての動作特性に影響を与えずに、微細ＬＳＩの金属配線層間に抵抗変化素子を備えた不揮発性記憶装置およびその製造方法を実現することができる。
図１は、第１の実施形態に係る不揮発性記憶装置の概略構成の一例を示す断面図である。 図２Ａは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｂは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｃは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｄは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｅは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｆは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｇは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｈは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｉは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｊは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｋは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図２Ｌは、第１の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図３は、第２の実施形態に係る不揮発性記憶装置の概略構成の一例を示す断面図である。 図４Ａは、第２の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図４Ｂは、第２の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図４Ｃは、第２の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図４Ｄは、第２の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図４Ｅは、第２の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図４Ｆは、第２の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図５は、第３の実施形態に係る不揮発性記憶装置の概略構成の一例を示す断面図である。 図６Ａは、第３の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図６Ｂは、第３の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図６Ｃは、第３の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図６Ｄは、第３の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図６Ｅは、第３の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図６Ｆは、第３の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図６Ｇは、第３の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図６Ｈは、第３の実施形態の実施例に係る不揮発性記憶装置の製造方法を示す断面図である。 図７は、従来の不揮発性記憶装置の概略構成の一例を示す断面図である。
　本開示の実施形態のさらなる利益および／または利点は、明細書および図面から明らかにされる。ここで、利益および／または利点は、明細書および図面が開示する様々な実施形態および特徴によって個別に提供されてもよく、一または複数の利益および／または利点を得るためにすべてを備える必要はない。
　また、本開示の実施形態において示される「酸素不足度」とは、それぞれの金属酸化物において、その化学量論的な組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）を有する酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。換言すれば、化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べてより安定であり、かつ、より高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。
　一例として、ＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰型の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値と０と負の値とのいずれをも含むものとして説明する。
　以上より、酸素不足度の小さい酸化物は、化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低いことになる。つまり、酸素不足型とすることで金属酸化物は導電性を有するようになる。
　また、本開示の実施形態において示される「酸素含有率」は、金属酸化物を構成する総原子数に対する含有酸素原子数の比率で示される。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子数の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。従って、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
　また、第１金属酸化物を構成する金属と、第２金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２金属酸化物の酸素含有率が第１金属酸化物の酸素含有率よりも大きいとき、第２金属酸化物の酸素不足度は第１金属酸化物の酸素不足度より小さい。
　この場合、酸素不足度の大小関係を酸素含有率で言い換えることができる。例えば、第１金属酸化物の酸素不足度が第２金属酸化物の酸素不足度より大きい場合、第１金属酸化物の酸素含有率は第２金属酸化物の酸素含有率より小さいことになる。
　また、本開示の実施形態において示される「絶縁体」は、一般的な定義に従う。すなわち、抵抗率が１０８Ωｃｍ以上の材料で構成されるものを示す（非特許文献：「集積回路のための半導体工学」工業調査会（１９９２年）宇佐美晶、兼房慎二、前川隆雄、友景肇、井上森男）。これに対し、「導電体」は、抵抗率が１０８Ωｃｍ未満の材料で構成されるものを示す。
　また、抵抗変化素子に対する初期ブレイクダウン動作の実行前において、第１金属酸化物と第２金属酸化物の抵抗率は、４桁から６桁以上異なっている。また、初期ブレイクダウン動作の実行後の抵抗変化素子の抵抗率は、例えば１０４Ωｃｍ程度である。
　また、「標準電極電位（ｓｔａｎｄａｒｄ　ｅｌｅｃｔｒｏｄｅ　ｐｏｔｅｎｔｉａｌ）」は、一般的に酸化しやすさの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすいことを意味する。
　なお、電極と酸素不足度の小さい低酸素不足度層（第２抵抗変化層）との標準電極電位の差が大きいほど、酸化還元反応が起こりやすくなり、抵抗変化が起こりやすくなる。また、標準電極電位の差が小さくなるにつれて、酸化還元反応が起こりにくくなり、抵抗変化が起こりにくくなることから、酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしているのではないかと推測される。 
　（本開示の態様）
　本発明者らは、「背景技術」の欄において記載した、不揮発性記憶装置に関し、以下の問題が生じることを見出した。
　前述したように、不揮発性記憶装置において、下層金属配線と上層金属配線との配線層間の絶縁膜の厚みを従来の抵抗変化素子の厚みに下部プラグの厚みとを加えた厚みよりも薄くする必要性が出てきている。この要求に対応するためには、例えば図７に示す従来の不揮発性記憶装置４００の場合、抵抗変化素子自体の厚みや下部プラグの厚みを薄くする必要がある。
　しかしながら、抵抗変化素子を構成する下部電極や抵抗変化層および上部電極の厚みを薄くすることは、抵抗変化素子のデバイス特性に大きな影響を与えるという課題が発生する。
　また、下部プラグを省略して下層金属配線上に抵抗変化素子を直接形成する場合を想定すると、抵抗変化素子をパターニングする際のドライエッチング工程等において、下層金属配線が腐食する等のプロセスダメージを与えてしまうという課題が発生する。
　さらに、微細ＬＳＩの量産プロセスに用いられている金属配線の厚みや配線層間の絶縁膜の厚みを変更することは、配線抵抗や配線容量等のパラメータを変化させてしまうため、ＬＳＩの回路動作そのものに大きな影響を与えるという課題がある。
　このような課題の少なくとも１つを解決するために、本開示の一態様に係る不揮発性記憶装置およびその製造方法は、以下のような特徴を備える。
　本開示の不揮発性記憶装置の一態様は、基板上に形成された記憶領域とその周辺の回路領域とを含む不揮発性記憶装置であって、前記記憶領域内には、第１下層金属配線と、前記第１下層金属配線に接続する下部プラグと、前記下部プラグに接続する抵抗変化素子と、前記抵抗変化素子に電気的に接続する第１上層金属配線が、下方よりこの順に形成されており、前記回路領域内には、第２下層金属配線と、前記第２下層金属配線に接続する第１ビアと、前記第１ビアに接続する中層金属配線と、前記中層金属配線に接続する第２ビアと、前記第２ビアに接続する第２上層金属配線が、下方よりこの順に形成されており、前記第１下層金属配線と前記第２下層金属配線とは同層に形成された金属配線であり、前記第１上層金属配線と前記第２上層金属配線とは同層に形成された金属配線であり、前記抵抗変化素子および前記中層金属配線の上面同士および下面同士のうち、少なくともいずれか一方同士が前記基板表面に対して異なる高さの位置にある。
　また、本開示の不揮発性記憶装置の一態様において、前記抵抗変化素子と前記中層金属配線とは同一層間絶縁膜中に形成されており、前記抵抗変化素子の上面と前記中層金属配線の上面とは同一平面を成していてもよい。
　また、本開示の不揮発性記憶装置の一態様において、前記抵抗変化素子と前記中層金属配線とは同一層間絶縁膜中に形成されており、前記抵抗変化素子の上面と前記中層金属配線の上面とは同一平面にはなくてもよい。
　また、本開示の不揮発性記憶装置の一態様において、前記抵抗変化素子の上面は、前記基板表面に対して前記中層金属配線の上面よりも低い位置にあってもよい。
　また、本開示の不揮発性記憶装置の一態様において、前記抵抗変化素子の下面は、前記基板表面に対して前記中層金属配線の上面よりも高い位置にあってもよい。
　また、本開示の不揮発性記憶装置の一態様において、前記抵抗変化素子の上面は、前記基板表面に対して前記中層金属配線の上面よりも高い位置にあってもよい。
　また、本開示の不揮発性記憶装置の一態様において、前記抵抗変化素子の上面は、前記第１上層金属配線と直接接していてもよい。
　また、本開示の不揮発性記憶装置の製造方法の一態様は、基板上に形成された記憶領域とその周辺の回路領域とを含む不揮発性記憶装置の製造方法であって、前記記憶領域内に、第１下層金属配線と、前記第１下層金属配線に接続する下部プラグと、前記下部プラグに接続する抵抗変化素子と、前記抵抗変化素子に電気的に接続する第１上層金属配線を、下方よりこの順に形成し、前記回路領域内に、第２下層金属配線と、前記第２下層金属配線に接続する第１ビアと、前記第１ビアに接続する中層金属配線と、前記中層金属配線に接続する第２ビアと、前記第２ビアに接続する第２上層金属配線を、下方よりこの順に形成する工程を備え、前記第１下層金属配線と前記第２下層金属配線とは同層に形成され、前記第１上層金属配線と前記第２上層金属配線とは同層に形成され、前記抵抗変化素子の上面と前記中層金属配線の上面とが前記基板表面に対して高さが異なる位置にあるか、または、前記抵抗変化素子の下面と前記中層金属配線の下面とが前記基板表面に対して高さが異なる位置にあるか、または、前記抵抗変化素子の上面と前記中層金属配線の上面とが前記基板表面に対して高さが異なる位置にありかつ前記抵抗変化素子の下面と前記中層金属配線の下面とが前記基板表面に対して高さが異なる位置にある。
　また、本開示の不揮発性記憶装置の製造方法の一態様は、前記基板上に第１層間絶縁層を形成する工程と、前記第１層間絶縁層における前記記憶領域内に第１下層金属配線を形成すると同時に、前記第１層間絶縁層における前記回路領域内に第２下層金属配線を形成する工程と、前記第１下層金属配線および前記第２下層金属配線を含む前記第１層間絶縁層上に第２層間絶縁層を形成する工程と、前記第２層間絶縁層における前記記憶領域内に前記第１下層金属配線と接続する下部プラグを形成する工程と、前記下部プラグを含む前記第２層間絶縁層上における前記記憶領域内に前記下部プラグと接続する抵抗変化素子を形成する工程と、前記抵抗変化素子を含む前記第２層間絶縁層上に第３層間絶縁層を形成する工程と、前記第２層間絶縁層および前記第３層間絶縁層における前記回路領域内に前記第２下層金属配線に接続する第１ビアと前記第１ビアに接続する中層金属配線を形成する工程と、前記抵抗変化素子および前記中層金属配線を含む前記第３層間絶縁層上に第４層間絶縁層を形成する工程と、前記第４層間絶縁層における前記記憶領域内に前記抵抗変化素子に接続する上部プラグと前記上部プラグに接続する第１上層金属配線を形成すると同時に、前記第４層間絶縁層における前記回路領域内に前記中層金属配線に接続する第２ビアと前記第２ビアに接続する第２上層金属配線を形成する工程とを備え、前記抵抗変化素子の上面と前記中層金属配線の上面とは同一平面内にあり、前記抵抗変化素子の厚さは前記中層金属配線の厚さとは異なっていてもよい。
　また、本開示の不揮発性記憶装置の製造方法の別の一態様は、前記基板上に第１層間絶縁層を形成する工程と、前記第１層間絶縁層における前記記憶領域内に第１下層金属配線を形成すると同時に、前記第１層間絶縁層における前記回路領域内に第２下層金属配線を形成する工程と、前記第１下層金属配線および前記第２下層金属配線を含む前記第１層間絶縁層上に第２層間絶縁層を形成する工程と、前記第２層間絶縁層における前記記憶領域内に前記第１下層金属配線と接続する下部プラグを形成する工程と、前記下部プラグを含む前記第２層間絶縁層上における前記記憶領域内に前記下部プラグと接続する抵抗変化素子を形成する工程と、前記抵抗変化素子を含む前記第２層間絶縁層上に第３層間絶縁層を形成する工程と、前記第２層間絶縁層および前記第３層間絶縁層における前記回路領域内に前記第２下層金属配線に接続する第１ビアと前記第１ビアに接続する中層金属配線を形成する工程と、前記抵抗変化素子および前記中層金属配線を含む前記第３層間絶縁層上に第４層間絶縁層を形成する工程と、前記第３層間絶縁層および前記第４層間絶縁層における前記記憶領域内に前記抵抗変化素子に接続する上部プラグと前記上部プラグに接続する第１上層金属配線を形成すると同時に、前記第４層間絶縁層における前記回路領域内に前記中層金属配線に接続する第２ビアと前記第２ビアに接続する第２上層金属配線を形成する工程とを備え、前記抵抗変化素子の上面は、前記基板表面に対して前記中層金属配線の上面よりも低い位置にあってもよい。
　また、本開示の不揮発性記憶装置の製造方法の別の一態様は、前記基板上に第１層間絶縁層を形成する工程と、前記第１層間絶縁層における前記記憶領域内に第１下層金属配線を形成すると同時に、前記第１層間絶縁層における前記回路領域内に第２下層金属配線を形成する工程と、前記第１下層金属配線および前記第２下層金属配線を含む前記第１層間絶縁層上に第２層間絶縁層を形成する工程と、前記第２層間絶縁層における前記回路領域内に前記第２下層金属配線と接続する第１ビアと前記第１ビアに接続する中層金属配線を形成する工程と、前記第１ビアおよび前記中層金属配線を含む前記第２層間絶縁層上に第３層間絶縁層を形成する工程と、前記第２層間絶縁層および前記第３層間絶縁層における前記記憶領域内に前記第１下層金属配線に接続する下部プラグを形成する工程と、前記下部プラグを含む前記第２層間絶縁層上における前記記憶領域内に前記下部プラグと接続する抵抗変化素子を形成する工程と、前記抵抗変化素子を含む前記第３層間絶縁層上に第４層間絶縁層を形成する工程と、前記第４層間絶縁層における前記記憶領域内に前記抵抗変化素子に接続する第１上層金属配線を形成すると同時に、前記第３層間絶縁層および前記第４層間絶縁層における前記回路領域内に前記中層金属配線に接続する第２ビアと前記第２ビアに接続する第２上層金属配線を形成する工程とを備え、前記抵抗変化素子の下面は、前記基板表面に対して前記中層金属配線の上面よりも高い位置にあってもよい。
　このような構成によれば、微細ＬＳＩの量産プロセスと親和性を有し、金属配線層間に抵抗変化素子を備える不揮発性記憶装置を実現でき、かつ抵抗変化素子の形成工程による金属配線へのプロセスダメージを抑制できる。
　以下、図面を参照しつつ、本開示の実施形態について説明する。
　以下で説明する実施形態は、いずれも本開示の一具体例を示すものである。そのため、以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序等は、あくまで一例であり、本開示を限定するものではない。
　また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
　（第１の実施形態）
　以下、図１を参照しつつ、第１の実施形態の不揮発性記憶装置について説明する。
　図１は、第１の実施形態に係る不揮発性記憶装置１００の概略構成の一例を示す断面図である。
　実用の不揮発性記憶装置では、記憶領域６０には多数の抵抗変化素子４０を備えるが、図面の簡略化のため、以降の図面では多数の抵抗変化素子４０のうち１個のみ示している。また、理解しやすいように、構成の一部を拡大して示している。同様に、記憶領域６０と隣接して回路領域７０に設けられる多数の配線およびビアの接続構造のうち１個のみ示す。
　図１に示すように、本実施形態に係る不揮発性記憶装置１００は、抵抗変化素子４０の上面が中層金属配線２２の上面と同じ高さに形成されていることを特徴とする。
　図１に示すように、不揮発性記憶装置１００は、記憶領域６０および回路領域７０から構成され、基板１０と、基板１０上に形成された第１層間絶縁層１１と、記憶領域６０の第１層間絶縁層１１中に形成された第１下層金属配線２０と、回路領域７０の第１層間絶縁層１１中に形成された第２下層金属配線２１と、第１下層金属配線２０および第２下層金属配線２１を含む第１層間絶縁層１１上に形成された第２層間絶縁層１２と、第２層間絶縁層１２中に形成され、第１下層金属配線２０に接続する下部プラグ３０と、第２層間絶縁層１２および下部プラグ３０上に下部プラグ３０に接続するように形成され、下部電極４１と抵抗変化層４２および上部電極４３とから構成された抵抗変化素子４０と、第２層間絶縁層１２上に抵抗変化素子４０の側面部分を覆うように形成された第３層間絶縁層１３と、第２層間絶縁層１２中に形成され、第２下層金属配線２１に接続する第１ビア３１と、第２層間絶縁層１２および第３層間絶縁層１３中に形成され、第１ビア３１に接続する中層金属配線２２と、抵抗変化素子４０の上部電極４３および中層金属配線２２を含む第３層間絶縁層１３上に形成された第４層間絶縁層１４と、第４層間絶縁層１４中に形成され、抵抗変化素子４０の上部電極４３に接続する上部プラグ３２と、上部プラグ３２に接続する第１上層金属配線２３と、第４層間絶縁層１４中に形成され、中層金属配線２２に接続する第２ビア３３と、第２ビア３３に接続する第２上層金属配線２４と、を備えている。ここで、抵抗変化素子４０の上面と中層金属配線２２の上面とは半導体基板表面を基準として同じ高さに形成されている。
　なお、基板１０には、抵抗変化素子４０に電気的に接続されたトランジスタ等の能動素子等が形成されていてもよい。また、記憶領域６０には、抵抗変化素子、抵抗変化素子と接続されるプラグ、配線等の他、１Ｔ１Ｒ型の記憶装置では選択トランジスタ等も含まれていても構わない。さらに、回路領域７０には、配線やビアの他、ビット線デコーダ、ワード線デコーダ、電源回路等が含まれていても構わない。
　第１下層金属配線２０および第２下層金属配線２１は、それらの表面（上面）が平坦で、第１層間絶縁層１１の表面と実質的に同一平面をなすように形成されている。
　抵抗変化素子４０は、例えば、電気的パルスの印加によって抵抗値が可逆的に変化する不揮発性記憶素子とすることができる。
　具体的に、抵抗変化素子４０は、例えば、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）であってもよい。また、抵抗変化素子４０は、その他、相変化記録を利用したＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、磁気抵抗効果を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、強誘電体を用いたＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等でもよい。
　下部電極４１は、例えば、厚さ１０～３０ｎｍのタンタル窒化物で構成しても構わないが、他に、タングステン、ニッケル、タンタル、チタン、アルミニウム、窒化チタン等で構成されてもよい。
　抵抗変化層４２の金属酸化物は遷移金属酸化物を用いてもよい。この場合、遷移金属酸化物に含まれる遷移金属としてタンタルを採用した場合、下部電極４１には、タンタルと同等以下の標準電極電位を示す、抵抗変化が起こりにくい材料を用いてもよい。
　具体的には、下部電極４１に、タンタル、タンタル窒化物、チタン、チタン窒化物、およびチタン－アルミニウム窒化物からなる群より選ばれる少なくとも１つの材料を用いることができる。このような材料からなる構成では、安定なメモリ特性を実現できる。
　下部電極４１は、下部プラグ３０と物理的に接続していてもよいし、下部プラグ３０との間に導電体を介して接続されていてもよい。図１に示す例では、下部電極４１は、下部プラグ３０と物理的に接続している。
　抵抗変化層４２は、下部電極４１と上部電極４３との間に設けられ、下部電極４１と上部電極４３との間に与えられる電気的信号に基づいて、高抵抗状態と、当該高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する。
　図１に示す例では、抵抗変化層４２は、下部電極４１と上部電極４３とに挟持されており、厚さ５ｎｍ以上５０ｎｍ以下の酸素不足型の酸化タンタルからなる層で構成されている。なお、抵抗変化層４２は、他にチタン酸化物、ニッケル酸化物、ハフニウム酸化物、ジルコニウム酸化物、ニオブ酸化物、タングステン酸化物や、アルミニウム酸化物等で構成されてもよい。
　また、抵抗変化層４２は、単層でもよいし酸素含有率が異なる複数の層から構成されていてもよい。複数の層で構成する場合は、第１金属酸化物で構成された第１抵抗変化層と、第１金属酸化物より酸素含有率が高い第２金属酸化物で構成された第２抵抗変化層とを含む、少なくとも２層を備えていてもよい。
　例えば、抵抗変化層４２は、第１抵抗変化層と第２抵抗変化層との２層からなる積層構造となっていてもよい。ここで、第１抵抗変化層は、酸素不足型の酸化タンタル（ＴａＯｘ、０＜ｘ＜２．５）で構成されていてもよい。第２抵抗変化層は、第１抵抗変化層より酸素不足度の小さい酸化タンタル（ＴａＯｙ、ｘ＜ｙ）で構成されていてもよい。
　上記の例では、第１金属酸化物を構成する第１金属および第２金属酸化物を構成する第２金属が、いずれもタンタルである場合を説明したが、これに限るものではなく、その他の金属によって第１金属酸化物および第２金属酸化物を構成してもよい。また、異なる金属の金属酸化物で、第１金属酸化物および第２金属酸化物を構成してもよい。
　また、抵抗変化層４２を構成する第１金属酸化物および第２金属酸化物は、それぞれ、遷移金属酸化物およびアルミニウム酸化物からなる群より選ばれる少なくともいずれか１つを含んでもよい。例えば、抵抗変化層４２を構成する第１金属酸化物および第２金属酸化物は、それぞれ、タンタル酸化物、ハフニウム酸化物、およびジルコニウム酸化物からなる群より選ばれる少なくともいずれか１つを含んでいてもよい。
　第１金属および第２金属としては、タンタル以外にも、例えば、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、およびタングステン（Ｗ）からなる群より選ばれる少なくとも１つの遷移金属を用いても構わない。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。さらに、第１金属および第２金属として、アルミニウム（Ａｌ）を用いてもよい。
　例えば、ハフニウム酸化物を用いる場合は、第１抵抗変化層を構成する第１金属酸化物の組成をＨｆＯｘとし、第２抵抗変化層を構成する第２金属酸化物の組成をＨｆＯｙとし、ｘ＜ｙの関係を充足しても構わない。さらに、ｘ、ｙが０．９≦ｘ≦１．６で、かつ、１．８＜ｙ＜２．０を充足しても構わない。
　この場合において、ハフニウム酸化物を用いた高酸素不足度層（第１抵抗変化層）は、例えば、Ｈｆターゲットを用い、アルゴンガスおよび酸素ガス中でスパッタリングする反応性スパッタリング法で生成できる。高酸素不足度層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板を加熱することは必須ではなく、基板温度は室温としてもよい。
　ハフニウム酸化物を用いた低酸素不足度層（第２抵抗変化層）は、例えば、高酸素不足度層の表面を、アルゴンガスと酸素ガスとの混合ガスのプラズマに暴露することにより形成できる。低酸素不足度層の厚みは、アルゴンガスと酸素ガスとの混合ガスのプラズマへの暴露時間により容易に調整することができる。第２抵抗変化層の厚みは、３～４ｎｍとしてもよい。
　ジルコニウム酸化物を用いる場合は、第１抵抗変化層を構成する第１金属酸化物の組成をＺｒＯｘとし、第２抵抗変化層を構成する第２金属酸化物の組成をＺｒＯｙとすると、ｘ＜ｙの関係を充足しても構わない。さらに、ｘ、ｙが０．９≦ｘ≦１．４で、１．９＜ｙ＜２．０を充足しても構わない。
　この場合において、ジルコニウム酸化物を用いた高酸素不足度層（第１抵抗変化層）は、例えば、Ｚｒターゲットを用い、アルゴンガスおよび酸素ガス中でスパッタリングする反応性スパッタリング法で生成できる。高酸素不足度層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
　ジルコニウム酸化物を用いた低酸素不足度層（第２抵抗変化層）は、例えば、高酸素不足度層の表層部を、アルゴンガスと酸素ガスとの混合ガスのプラズマに暴露することにより形成できる。低酸素不足度層の厚みは、アルゴンガスと酸素ガスとの混合ガスのプラズマへの暴露時間により容易に調整することができる。第２抵抗変化層の厚みは、１～５ｎｍとしてもよい。
　なお、上述したハフニウム酸化物層およびジルコニウム酸化物層は、スパッタリング法に変えて、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いても形成できる。
　第２金属酸化物は、第１金属酸化物よりも酸素不足度が小さい（抵抗値が高い）材料を選択してもよい。このような構成とすることにより、下部電極と上部電極との間に印加された電圧は、第２抵抗変化層により多く分配されることになる。また、上部電極と第２抵抗変化層との界面近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極と第２抵抗変化層との界面で、選択的に酸化還元反応が起こり、安定に抵抗変化を実現することができる。その結果、第２抵抗変化層中で酸化還元反応をより起こしやすくすることができる。
　また、第１金属酸化物を構成する第１金属と、第２金属酸化物を構成する第２金属とは、異なる金属が用いられてもよい。酸素不足型の金属酸化物を含む抵抗変化層における抵抗変化現象は酸素の移動によって発現するため、母体金属の種類が異なっても、少なくとも酸素の移動が可能であればよい。そのため、第１抵抗変化層を構成する第１金属と、第２抵抗変化層を構成する第２金属とは、異なる金属を用いた場合であっても、同様の効果を奏すると考えられる。
　第１金属と第２金属とで異なる金属を用いる場合、第２金属の標準電極電位は第１金属の標準電極電位より低くてもよい。抵抗変化現象は、抵抗が高い第２抵抗変化層を構成する第２金属酸化物中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こって、その抵抗値が変化し、発生すると考えられるからである。
　例えば、第１抵抗変化層に酸素不足型のタンタル酸化物を用い、第２抵抗変化層にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。
　標準電極電位はその値が高いほど酸化しにくい特性を示すため、第２抵抗変化層に第１抵抗変化層より標準電極電位が低い金属の酸化物を配置することにより、酸化しやすい第２抵抗変化層中でより酸化還元反応が発生しやすくなる。
　その他の組み合わせとして、例えば、第１抵抗変化層に、酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２抵抗変化層にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
　高酸素不足度層および低酸素不足度層には、抵抗変化を発現する主たる抵抗変化層としてタンタル、ハフニウム、ジルコニウム等の酸化物層、あるいはアルミニウムの酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。
　抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本開示の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
　スパッタリング法を用いて抵抗変化層を形成した際に、残留ガスや真空容器壁からのガス放出等により意図しない微量の元素が抵抗変化層に混入することがあるが、このような微量の元素が抵抗変化層に混入した場合も当然、本開示の範囲に含まれる。
　なお、図１において、抵抗変化層４２は必ずしも２層で構成されている必要はなく、３層以上の層から構成されてもよいし、逆に１層で構成されてもよい。
　上部電極４３は下部電極４１の上方に形成された電極である。上部電極４３は抵抗変化層４２の上に形成されている。上部電極４３は、例えば厚さ５ｎｍ以上５０ｎｍ以下のイリジウムや白金、パラジウム等の貴金属材料で構成されていてもよい。
　上部電極４３を、例えばイリジウム、白金（Ｐｔ）、パラジウム（Ｐｄ）からなる群より選ばれる少なくとも１つの材料等とし、抵抗変化層４２を構成する金属および下部電極４１を、上部電極材料と比べて標準電極電位がより高い材料で構成してもよい。このような構成とすることにより、抵抗変化層４２内において、上部電極４３と抵抗変化層４２との界面近傍において選択的に酸化還元反応が発生し、安定した抵抗変化現象が実現される。 
　また、抵抗変化素子４０において、記憶領域６０の上部電極４３と回路領域７０の中層金属配線２２は、各表面（上面）が平坦で、第３層間絶縁層１３の表面と同一平面をなすように形成される。
　第１下層金属配線２０、第２下層金属配線２１、中層金属配線２２、第１上層金属配線２３および第２上層金属配線２４は全て同じ厚みを有し、第１ビア３１、上部プラグ３２および第２ビア３３は全て同じ厚み（高さ）を有していてもよい。
　図２Ａ～図２Ｌは、第１の実施形態に係る不揮発性記憶装置１００の製造方法を示す断面図である。以下、図２Ａ～図２Ｌを参照しつつ、本実施形態にかかる不揮発性記憶装置の製造方法について説明する。
　図２Ａは、記憶領域６０の第１層間絶縁層１１中に第１下層金属配線２０と、回路領域７０の第１層間絶縁層１１中に第２下層金属配線２１を形成する工程を示す図である。
　ここでは、能動素子等（図示しない）があらかじめ形成されている半導体から構成される基板１０上に第１層間絶縁層１１を形成し、ダマシン法によって第１下層金属配線２０および第２下層金属配線２１を埋め込み形成する。
　具体的には、基板１０上に、プラズマＣＶＤ等を用いてシリコン酸化物やシリコン窒化物、シリコン酸窒化物、シリコン酸炭化物あるいはシリコン炭窒化物等で構成される第１層間絶縁層１１を形成する。
　続いて、第１層間絶縁層１１中に第１下層金属配線２０および第２下層金属配線２１を埋め込み形成するための配線溝をフォトリソグラフィーおよびドライエッチングにより形成する。
　続いて、形成した配線溝内にタンタル窒化物（５ｎｍ以上４０ｎｍ以下）およびタンタル（５ｎｍ以上４０ｎｍ以下）で構成されるバリアメタル層と、配線材料の銅（５０ｎｍ以上３００ｎｍ以下）を、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで、配線溝を全て配線材料の銅とバリアメタル層とで充填する。
　続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法によって、第１層間絶縁層１１上および配線溝表面の余分な銅および余分なバリアメタル層を除去することにより、表面が平坦で第１層間絶縁層１１の表面（上面）と同一平面をなすように第１下層金属配線２０および第２下層金属配線２１を形成する。
　図２Ｂは、第１層間絶縁層１１を覆うように第２層間絶縁層１２を形成する工程を示す図である。
　ここでは、第１下層金属配線２０および第２下層金属配線２１が形成された第１層間絶縁層１１の上に、プラズマＣＶＤ等を用いて、シリコン酸化物やシリコン窒化物、シリコン酸窒化物、シリコン酸炭化物あるいはシリコン炭窒化物等で構成される第２層間絶縁層１２を形成する。第２層間絶縁層１２の厚みは一例として３０ｎｍ以上２００ｎｍ以下とすればよい。
　図２Ｃは、下部プラグ３０を形成する工程を示す図である。
　ここでは、第２層間絶縁層１２を形成した後、第２層間絶縁層１２中に、第１下層金属配線２０に接続する下部プラグ３０を形成する。
　具体的には、フォトリソグラフィーおよびドライエッチングにより、第２層間絶縁層１２中に、第１下層金属配線２０に接続する下部プラグ３０を埋め込み形成するためのプラグホールを形成する。続いて、形成されたプラグホールを含む第２層間絶縁層１２上に、タンタル窒化物（厚み：５ｎｍ以上４０ｎｍ以下）およびタンタル（厚み：５ｎｍ以上４０ｎｍ以下）で構成されるバリアメタル層と、プラグ材料の銅（厚み：５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積する。そして、電解めっき法等により、銅をさらに堆積させることで、プラグホールを全てバリアメタル層と銅とで充填する。充填する材料としては、銅の他に、タングステン等を採用しうる。
　続いて、ＣＭＰ法によって、第２層間絶縁層１２上およびプラグホール表面の余分な銅および余分なバリアメタル層を除去することにより、表面が平坦で第２層間絶縁層１２の表面（上面）と同一平面をなす、下部プラグ３０を形成する。
　図２Ｄは、第２層間絶縁層１２上に、下部プラグ３０に接続する抵抗変化素子４０を形成する工程を示す図である。
　ここでは、下部プラグ３０が形成された後、下部プラグ３０を含む第２層間絶縁層１２上に、下部電極材料層と抵抗変化材料層と上部電極材料層とをこの順に形成する。
　具体的には、下部プラグ３０を含む第２層間絶縁層１２上に、タンタル窒化物で構成される下部電極材料層（厚み：２０ｎｍ）、抵抗変化材料層（厚み：２０ｎｍ）およびイリジウムで構成される上部電極材料層（厚み：４０ｎｍ）と、を順にスパッタ法等を用いて堆積する。ここで、抵抗変化材料層は、金属タンタルをターゲットに用いて、酸素を含むアルゴン雰囲気中でスパッタする反応性スパッタ法により堆積される。
　次に、上部電極材料層を形成した後、抵抗変化素子４０をパターニングするためのレジストマスクを、フォトリソグラフィーを用いて上部電極材料層上に形成する。
　レジストマスクを形成した後、レジストマスクを用いて、ドライエッチング法を用いて、上部電極材料層、抵抗変化材料層および下部電極材料層を順にパターニングして、その後、アッシング処理によりレジストマスクを除去することで、抵抗変化素子４０を形成する。
　ここで、抵抗変化素子４０を、下部プラグ３０を介して第１下層金属配線２０に接続するように形成することにより、抵抗変化素子４０を、第１下層金属配線２０の表面から下部プラグ３０の高さ（第２層間絶縁層１２の厚みに相当）分だけ離して配置することができる。そのため、抵抗変化素子４０をパターニング形成する際のドライエッチング時に用いる塩素ガスやフッ素ガス、アッシング時に用いる酸素ガス等によって、第１下層金属配線２０の表面が腐食や変質することを防止できる。
　図２Ｅは、抵抗変化素子４０を覆うように第３層間絶縁層１３を形成する工程を示す図である。
　ここでは、抵抗変化素子４０および第２層間絶縁層１２上に、プラズマＣＶＤ等を用いて、シリコン酸化物やシリコン窒化物、シリコン酸窒化物、シリコン酸炭化物あるいはシリコン炭窒化物等で構成される第３層間絶縁層１３を形成する。第３層間絶縁層１３の厚みは、１００ｎｍ以上５００ｎｍ以下としうる。
　プラズマＣＶＤ等により第３層間絶縁層１３の堆積が行われた直後は、抵抗変化素子４０が形成される記憶領域６０と抵抗変化素子が形成されない回路領域７０とで、第３層間絶縁層１３の上面の高さが異なる。そのため、ＣＭＰ法を用いて、記憶領域６０と回路領域７０の第３層間絶縁層１３の上面の高さを揃えて平坦化する。ＣＭＰ後の抵抗変化素子４０上の第３層間絶縁層１３の厚みは、１０ｎｍ以上１００ｎｍ以下としうる。
　図２Ｆ～図２Ｈは、第１ビア３１および中層金属配線２２を形成する工程を示す図である。
　図２Ｆに示すように、第３層間絶縁層１３を平坦化した後、回路領域７０の第３層間絶縁層１３および第２層間絶縁層１２中に、第２下層金属配線２１に接続するように第１ビア３１を埋め込み形成するための第１ビアホール３１ａを形成する。さらに、第３層間絶縁層１３および第２層間絶縁層１２中に、第１ビアホール３１ａに接続するように、中層金属配線２２を埋め込み形成するための配線溝２２ａを形成する。
　具体的には、第３層間絶縁層１３の上面を平坦化した後に、フォトリソグラフィーおよびドライエッチングにより、第１ビアホール３１ａを形成する。さらに、もう一度、フォトリソグラフィーおよびドライエッチングを用いて、配線溝２２ａを形成する。
　なお、一般的には、１回目のフォトリソグラフィーおよびドライエッチングにより、第１ビア３１用の第１ビアホール３１ａを先に形成し、２回目のフォトリソグラフィーおよびドライエッチングにより、中層金属配線２２用の配線溝２２ａを形成するが、配線溝２２ａを先に形成した後に第１ビアホール３１ａを形成しても構わない。
　次に、図２Ｇに示すように、第１ビアホール３１ａと配線溝２２ａとを形成した後、第１ビアホール３１ａおよび配線溝２２ａ内にタンタル窒化物（厚み：５ｎｍ以上４０ｎｍ以下）およびタンタル（厚み：５ｎｍ以上４０ｎｍ以下）で構成されるバリアメタル層と配線材料の銅（厚み：５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積する。そして、電解めっき法等により、銅をさらに堆積させることで、配線材料とバリアメタル層２５を形成し、第１ビアホール３１ａ並びに配線溝２２ａを全て配線材料の銅とバリアメタル層とで充填する。
　続いて、図２Ｈに示すように、ＣＭＰ法によって堆積した銅のうち表面の余分な銅と余分なバリアメタル層を除去し、さらにオーバーポリッシュによって、抵抗変化素子４０の上部電極４３の表面（上面）が露出するところまで第３層間絶縁層１３と中層金属配線２２の表面をＣＭＰ研磨し、第３層間絶縁層１３の表面と上部電極４３の表面および中層金属配線２２の表面とが同一平面をなすように仕上げる。
　図２Ｉは、第３層間絶縁層１３上に、第４層間絶縁層１４を形成する工程を示す図である。
　ここでは、抵抗変化素子４０の上部電極４３と中層金属配線２２および第３層間絶縁層１３上に、プラズマＣＶＤ等を用いて、シリコン酸化物やシリコン窒化物、シリコン酸窒化物、シリコン酸炭化物あるいはシリコン炭窒化物等で構成される第４層間絶縁層１４を形成する。第４層間絶縁層１４の厚みは、１００ｎｍ以上３００ｎｍ以下としうる。
　図２Ｊ～図２Ｌは、上部プラグ３２と第２ビア３３および第１上層金属配線２３と第２上層金属配線２４とを形成する工程を示す図である。
　図２Ｊに示すように、第４層間絶縁層１４を形成した後、記憶領域６０の第４層間絶縁層１４中に、抵抗変化素子４０の上部電極４３に接続する上部プラグ３２を埋め込み形成するための上部プラグホール３２ａを形成する。また、回路領域７０の第４層間絶縁層１４中に、中層金属配線２２に接続する第２ビア３３を埋め込み形成するための第２ビアホール３３ａを形成する。
　図２Ｉにおいて、第３層間絶縁層１３の表面と上部電極４３の表面および中層金属配線２２の表面とが同一平面をなすように平坦化することにより、上部プラグホール３２ａと第２ビアホール３３ａの深さが同じになるため、上部プラグホール３２ａと第２ビアホール３３ａをドライエッチング法によって形成する工程が容易になるとともに、両ホールを同時に形成できる。
　さらに、第４層間絶縁層１４中に、上部プラグホール３２ａに接続するように、第１上層金属配線２３を埋め込み形成するための配線溝２３ａと、第２ビアホール３３ａに接続するように、第２上層金属配線２４を埋め込み形成するための配線溝２４ａとを形成する。
　具体的には、第４層間絶縁層１４を形成した後に、フォトリソグラフィーおよびドライエッチングにより、上部プラグホール３２ａと第２ビアホール３３ａを同時に形成する。さらに、もう一度、フォトリソグラフィーおよびドライエッチングを用いて、配線溝２３ａおよび２４ａを同時に形成する。
　なお、一般的には、１回目のフォトリソグラフィーおよびドライエッチングにより、上部プラグホール３２ａと第２ビアホール３３ａを形成し、２回目のフォトリソグラフィーおよびドライエッチングにより、配線溝２３ａおよび２４ａを形成するが、配線溝２３ａおよび２４ａを先に形成しても構わない。
　次に、図２Ｋに示すように、上部プラグホール３２ａと第２ビアホール３３ａおよび配線溝２３ａと２４ａとを形成した後、上部プラグホール３２ａと第２ビアホール３３ａおよび配線溝２３ａと２４ａ内にタンタル窒化物（厚み：５ｎｍ以上４０ｎｍ以下）およびタンタル（厚み：５ｎｍ以上４０ｎｍ以下）で構成されるバリアメタル層と配線材料の銅（厚み：５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積する。そして、電解めっき法等により、銅をさらに堆積させることで配線材料とバリアメタル層２５を形成し、上部プラグホール３２ａと第２ビアホール３３ａ並びに配線溝２３ａと２４ａを全て配線材料の銅とバリアメタル層とで充填する。
　続いて、図２Ｌに示すように、ＣＭＰ法によって堆積した銅のうち表面の余分な銅と余分なバリアメタル層を除去して、表面が平坦で、第４層間絶縁層１４の表面と同一平面をなす、第１上層金属配線２３および第２上層金属配線２４を形成する。
　以上のように、本実施形態の不揮発性記憶装置とその製造方法によれば、既存の微細ＬＳＩの量産プロセスと親和性を有し、金属配線層間に抵抗変化素子を備える不揮発性記憶装置を実現できる。
　また、かつ従来の半導体製造プロセスに抵抗変化素子の形成工程が追加されても、抵抗変化素子の形成工程に起因する金属配線へのプロセスダメージの発生を抑制することができる。
　（第２の実施形態）
　以下、図３を参照しつつ、第２の実施形態に係る不揮発性記憶装置について説明する。
　図３は、第２の実施形態に係る不揮発性記憶装置２００の概略構成の一例を示す断面図である。
　本実施形態においても、第１の実施形態と同様に、記憶領域６０の抵抗変化素子４０を１個のみと、回路領域７０の同層の配線およびビアの接続構造を１個のみ示す。
　また、図４Ａ～図４Ｆは、第２の実施形態に係る不揮発性記憶装置２００の製造方法を示す断面図である。以下、図３および図４Ａ～図４Ｆを参照しつつ、本実施形態にかかる不揮発性記憶装置およびその製造方法について説明する。
　図３に示すように、第２の実施形態に係る不揮発性記憶装置２００は、抵抗変化素子４０の上面が中層金属配線２２の上面よりも低い位置に形成されていることを特徴とする。
　以降、図４Ａ～図４Ｆを参照して、本実施形態の製造方法を説明するが、第１の実施形態と同一の工程については、一部説明を省略する。
　図４Ａは、基板１０上の第１層間絶縁層１１中に第１下層金属配線２０および第２下層金属配線２１を形成し、第１下層金属配線２０および第２下層金属配線２１を含む第１層間絶縁層１１上に第２層間絶縁層１２を形成し、記憶領域６０の第２層間絶縁層１２中に、第１下層金属配線２０に接続する下部プラグ３０を形成する工程を示す図である。
　具体的には、フォトリソグラフィーおよびドライエッチングにより、第２層間絶縁層１２中に、第１下層金属配線２０に接続する下部プラグ３０を埋め込み形成するためのプラグホールを形成する。
　続いて、形成されたプラグホールを含む第２層間絶縁層１２上に、タンタル窒化物およびタンタルで構成されるバリアメタル層と、プラグ材料の銅とをスパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をさらに堆積させることで、プラグホールを全てバリアメタル層と銅とで充填する。続いて、ＣＭＰ法によって、第２層間絶縁層１２上およびプラグホール表面の余分な銅および余分なバリアメタル層を除去することにより、表面が平坦で第２層間絶縁層１２の表面と同一平面をなす、下部プラグ３０を形成する。
　図４Ｂは、第２層間絶縁層１２上に、下部プラグ３０に接続する抵抗変化素子４０を形成する工程を示す図である。
　抵抗変化素子４０の具体的な形成工程については第１の実施形態の図２Ｄで説明した内容と同一であるため、ここでの詳細説明は省略する。
　なお、本実施形態においても、抵抗変化素子４０を、下部プラグ３０を介して第１下層金属配線２０に接続するように形成することにより、抵抗変化素子４０を、第１下層金属配線２０の表面から下部プラグ３０の高さ（第２層間絶縁層１２の厚みに相当）分だけ離して配置することができる。そのため、抵抗変化素子４０をパターニング形成する際のドライエッチング時に用いる塩素ガスやフッ素ガス、アッシング時に用いる酸素ガス等によって、第１下層金属配線２０の表面が腐食や変質することを防止できる。
　図４Ｃは、抵抗変化素子４０を覆うように第３層間絶縁層１３を形成する工程を示す図である。
　ここでは、抵抗変化素子４０を含む第２層間絶縁層１２上に、プラズマＣＶＤ等を用いて、シリコン酸化物やシリコン窒化物、シリコン酸窒化物、シリコン酸炭化物あるいはシリコン炭窒化物等で構成される第３層間絶縁層１３を形成する。第３層間絶縁層１３の厚みは、１００ｎｍ以上５００ｎｍ以下としうる。
　プラズマＣＶＤ等により、第３層間絶縁層１３の堆積が行われた直後は、抵抗変化素子４０が形成される記憶領域６０と抵抗変化素子が形成されない回路領域７０とで、第３層間絶縁層１３の上面の高さが異なる。そのため、ＣＭＰ法を用いて、記憶領域６０と回路領域７０の第３層間絶縁層１３の上面の高さを揃えて平坦化する。ＣＭＰ後の抵抗変化素子４０上の第３層間絶縁層１３の厚みは、１０ｎｍ以上１００ｎｍ以下としうる。
　図４Ｄは、第１ビア３１および中層金属配線２２を形成する工程を示す図である。
　第３層間絶縁層１３を平坦化した後、回路領域７０の第３層間絶縁層１３および第２層間絶縁層１２中に第２下層金属配線２１に接続するように第１ビア３１を形成し、第３層間絶縁層１３中に第１ビア３１に接続するように中層金属配線２２を形成する。
　具体的には、第３層間絶縁層１３の上面を平坦化した後に、フォトリソグラフィーおよびドライエッチングにより、ビアホールを形成する。さらに、もう一度、フォトリソグラフィーおよびドライエッチングを用いて、配線溝を形成する。次に、ビアホールおよび配線溝内にタンタル窒化物およびタンタルで構成されるバリアメタル層と配線材料の銅とをスパッタ法等を用いて堆積する。そして、電解めっき法等により、銅をさらに堆積させることでビアホール並びに配線溝を全て配線材料の銅とバリアメタル層とで充填する。続いて、ＣＭＰ法によって堆積した銅のうち表面の余分な銅と余分なバリアメタル層を除去して、第１ビア３１を形成するとともに、表面が平坦で、かつ第３層間絶縁層１３の表面と同一平面をなす中層金属配線２２を形成する。
　ここで、本実施形態では、第１の実施形態の製造方法とは異なり、ＣＭＰ法を用いて第３層間絶縁層１３上の余分な銅と余分なバリアメタル層を除去する際に、抵抗変化素子４０の上部電極４３を露出させる必要がない。したがって、ＣＭＰ工程が容易になり、かつ抵抗変化素子４０の上部電極４３は第３層間絶縁層１３に被覆されたままで、ＣＭＰ時に研磨パッドやスラリーに触れないため、上部電極４３表面が削れたり、腐食や変質したりすることがない。
　なお、本実施形態においても、一般的には、１回目のフォトリソグラフィーおよびドライエッチングにより、第１ビア３１用のビアホールを先に形成し、２回目のフォトリソグラフィーおよびドライエッチングにより、中層金属配線２２用の配線溝を形成するが、配線溝を先に形成した後にビアホールを形成しても構わない。
　図４Ｅは、第３層間絶縁層１３上に、第４層間絶縁層１４を形成する工程を示す図である。
　ここでは、中層金属配線２２を含む第３層間絶縁層１３上に、プラズマＣＶＤ等を用いて、シリコン酸化物やシリコン窒化物、シリコン酸窒化物、シリコン酸炭化物あるいはシリコン炭窒化物等で構成される第４層間絶縁層１４を形成する。第４層間絶縁層１４の厚みは、１００ｎｍ以上３００ｎｍ以下としうる。
　図４Ｆは、上部プラグ３２と第２ビア３３および第１上層金属配線２３と第２上層金属配線２４とを形成する工程を示す図である。
　図４Ｅに示すように、第４層間絶縁層１４を形成した後、記憶領域６０の第４層間絶縁層１４と第３層間絶縁層１３中に、抵抗変化素子４０の上部電極４３に接続する上部プラグ３２と、第４層間絶縁層１４中に、上部プラグ３２に接続する第１上層金属配線２３を形成する。
　また、回路領域７０の第４層間絶縁層１４中に、中層金属配線２２に接続する第２ビア３３と、第２ビア３３に接続する第２上層金属配線２４を形成する。
　ここで、本実施形態では、第１の実施形態とは異なり、抵抗変化素子４０の上面が中層金属配線２２の上面よりも低い位置に配置される。そのため、上部プラグ３２の高さが第２ビア３３の高さよりも高くなるが、上部プラグ３２用の上部プラグホールおよび第２ビア３３用の第２ビアホールを形成する際のドライエッチング工程において、第４層間絶縁層１４のエッチングレートは中層金属配線２２を構成する配線材料である銅のエッチングレートに比べて速い（エッチングレート選択比が高い）ため、中層金属配線２２の上面はほとんどエッチングされず、上部プラグホールと第２ビアホールとを同時に形成することができる。
　（第３の実施形態）
　以下、図５を参照しつつ、第３の実施形態に係る不揮発性記憶装置について説明する。
　図５は、第３の実施形態に係る不揮発性記憶装置３００の概略構成の一例を示す断面図である。
　本実施形態においても、第１の実施形態と同様に、記憶領域６０の抵抗変化素子４０を１個のみと、回路領域７０の同層の配線およびビアの接続構造を１個のみ示す。
　また、図６Ａ～図６Ｈは、第３の実施形態に係る不揮発性記憶装置３００の製造方法を示す断面図である。以下、図５および図６Ａ～図６Ｈを参照しつつ、本実施形態にかかる不揮発性記憶装置およびその製造方法について説明する。
　図５に示すように、第３の実施形態に係る不揮発性記憶装置３００は、抵抗変化素子４０の下面が中層金属配線２２の上面よりも高い位置に形成されること、抵抗変化素子４０の側壁部分にシリコン窒化物等の絶縁体で構成される側壁保護層５０を備えること、および、抵抗変化素子４０の上部電極４３の上面が第１上層金属配線２３の下面と直接、接続することを特徴とする。
　以降、図６Ａ～図６Ｈを参照して、本実施形態の製造方法を説明するが、第１の実施形態と同一の工程については、一部説明を省略する。
　図６Ａは、基板１０上の第１層間絶縁層１１中に第１下層金属配線２０および第２下層金属配線２１を形成し、第１下層金属配線２０および第２下層金属配線２１を含む第１層間絶縁層１１上に第２層間絶縁層１２を形成し、回路領域７０の第２層間絶縁層１２中に、第２下層金属配線２１に接続する第１ビア３１と第１ビア３１に接続する中層金属配線２２を形成する工程を示す図である。
　図６Ｂは、中層金属配線２２を含む第２層間絶縁層１２上に第３層間絶縁層１３を形成する工程を示す図である。
　ここでは、第２層間絶縁層１２上に、プラズマＣＶＤ等を用いて、シリコン酸化物やシリコン窒化物、シリコン酸窒化物、シリコン酸炭化物あるいはシリコン炭窒化物等で構成される第３層間絶縁層１３を形成する。第３層間絶縁層１３の厚みは、１０ｎｍ以上１００ｎｍ以下としうる。
　図６Ｃは、記憶領域６０の第２層間絶縁層１２と第３層間絶縁層１３中に、第１下層金属配線２０に接続する下部プラグ３０を形成する工程を示す図である。
　本実施形態では、抵抗変化素子４０の下面が中層金属配線２２の上面よりも高い位置になるように抵抗変化素子４０を形成するために、第１の実施形態や第２の実施形態に比べて、下部プラグ３０の高さを高くする必要がある。そのため、下部プラグ３０のアスペクト比が高くなり、下部プラグ３０をバリアメタル層とプラグ材料で充填することが難しくなる可能性がある。
　しかしながら、その場合には、平面視において、下部プラグ３０の上面が後に形成する抵抗変化素子４０の下面からはみ出さない程度に下部プラグ３０の直径を大きくし、間口を広げることでバリアメタル層とプラグ材料の充填を容易にすれば良い。
　図６Ｄは、第３層間絶縁層１３上に、下部プラグ３０に接続する抵抗変化素子４０を形成する工程を示す図である。
　本実施形態では、断面視において、抵抗変化素子４０は、先に形成した下部プラグ３０によって、中層金属配線２２の上面から第３層間絶縁層１３の厚み分だけ上方に離れて配置することになるため、抵抗変化素子をパターニング形成する際のドライエッチング時に用いる塩素ガスやフッ素ガス、アッシング時に用いる酸素ガス等によって、中層金属配線２２が腐食や変質することを防止できる。
　図６Ｅは、抵抗変化素子４０の表面を覆うように保護膜５０ａを形成する工程を示す図である。
　ここでは、プラズマＣＶＤ等を用いて、例えばシリコン窒化物からなる保護膜５０ａを堆積する。保護膜５０ａの厚みは３０ｎｍ以上１００ｎｍ以下としうる。なお、保護膜５０ａにはシリコン窒化物以外に、絶縁性を有し、かつ酸素バリア性を有する酸化物、窒化物、または酸窒化物（例えば、アルミニウム酸化物またはチタン酸化物等）を用いてもよい。
　図６Ｆは、側壁保護層５０を形成する工程を示す図である。
　ここでは、保護膜５０ａを堆積した後、エッチバック法により、抵抗変化素子４０の側壁部分以外（上部電極４３上および第３層間絶縁層１３上）の保護膜５０ａを除去し、側壁保護層５０を形成する。
　図６Ｇは、抵抗変化素子４０および側壁保護層５０を含む第３層間絶縁層１３上に、第４層間絶縁層１４を形成する工程を示す図である。
　ここでは、プラズマＣＶＤ等を用いて、シリコン酸化物やシリコン窒化物、シリコン酸窒化物、シリコン酸炭化物あるいはシリコン炭窒化物等で構成される第４層間絶縁層１４を堆積し、ＣＭＰ法を用いて、記憶領域６０と回路領域７０の第４層間絶縁層１４の上面の高さを揃えて平坦化する。ＣＭＰ後の抵抗変化素子４０上の第４層間絶縁層１４の厚みは、５０ｎｍ以上２００ｎｍ以下としうる。
　ここで、シリコン窒化物で構成される側壁保護層５０は、水分および酸素などのバリア膜として機能する。そのため、抵抗変化素子４０の側壁部分を側壁保護層５０で被覆することによって、第４層間絶縁層１４を堆積する工程において、原料ガスおよび酸素プラズマ等により、抵抗変化素子４０の抵抗変化層４２が側壁部分から酸化されること、およびその後の熱処理により、第４層間絶縁層１４に含まれる酸素が抵抗変化層４２へ拡散することを防止できる。
　図６Ｈは、第２ビア３３と第１上層金属配線２３および第２上層金属配線２４とを形成する工程を示す図である。
　ここでは、第４層間絶縁層１４を形成した後、記憶領域６０の第４層間絶縁層１４中に、抵抗変化素子４０の上部電極４３に接続する第１上層金属配線２３と、同時に、回路領域７０の第３層間絶縁層１３と第４層間絶縁層１４中に、中層金属配線２２に接続する第２ビア３３と、第４層間絶縁層１４中に第２ビア３３に接続する第２上層金属配線２４を形成する。
　ここで、抵抗変化素子４０の側壁部分を側壁保護層５０で被覆することによって、第１上層金属配線２３を埋め込み形成する配線溝が深く掘れ込んだ場合にも、抵抗変化層４２の側面部分には側壁保護層５０が存在するため、抵抗変化層４２が配線溝内に露出することを防止できるため、第１上層金属配線２３が抵抗変化層４２の側面に直接接することを防止できる。この結果、上部電極４３を介さずに第１上層金属配線２３から抵抗変化層４２にリーク電流が流れることを防止できる。
　上記説明から、当業者にとっては、本開示の多くの改良や他の実施形態が明らかである。したがって、上記説明は、例示としてのみ解釈されるべきであり、本開示の精神を逸脱することなく、その構造および／又は機能の詳細を実質的に変更できる。
　本開示に係る不揮発性記憶装置は、抵抗変化素子のデバイス特性やＬＳＩの回路動作に影響を与えずに、かつ、製造プロセスでのダメージを与えずに、金属配線層間に抵抗変化素子を備えることができるものであり、特に、微細ＬＳＩに抵抗変化素子を搭載する際に有用である。
　１０　　基板
　１１　　第１層間絶縁層
　１２　　第２層間絶縁層
　１３　　第３層間絶縁層
　１４　　第４層間絶縁層
　２０　　第１下層金属配線
　２１　　第２下層金属配線
　２２　　中層金属配線
　２２ａ、２３ａ、２４ａ　配線溝
　２３　　第１上層金属配線
　２４　　第２上層金属配線
　２５　　配線材料とバリアメタル層
　３０　　下部プラグ
　３１　　第１ビア
　３１ａ　第１ビアホール
　３２　　上部プラグ
　３２ａ　上部プラグホール
　３３　　第２ビア
　３３ａ　第２ビアホール
　４０　　抵抗変化素子
　４１　　下部電極
　４２　　抵抗変化層
　４３　　上部電極
　５０　　側壁保護層
　５０ａ　保護膜
　６０　　記憶領域
　７０　　回路領域
　１００　第１の実施形態に係る不揮発性記憶装置
　２００　第２の実施形態に係る不揮発性記憶装置
　３００　第３の実施形態に係る不揮発性記憶装置
　４００　従来の不揮発性記憶装置

Claims (11)

  1. 　基板上に形成された記憶領域とその周辺の回路領域とを含む不揮発性記憶装置であって、
    　前記記憶領域内には、第１下層金属配線と、前記第１下層金属配線に接続する下部プラグと、前記下部プラグに接続する抵抗変化素子と、前記抵抗変化素子に電気的に接続する第１上層金属配線が、下方よりこの順に形成されており、
    　前記回路領域内には、第２下層金属配線と、前記第２下層金属配線に接続する第１ビアと、前記第１ビアに接続する中層金属配線と、前記中層金属配線に接続する第２ビアと、前記第２ビアに接続する第２上層金属配線が、下方よりこの順に形成されており、
    　前記第１下層金属配線と前記第２下層金属配線とは同層に形成された金属配線であり、
    　前記第１上層金属配線と前記第２上層金属配線とは同層に形成された金属配線であり、
    　前記抵抗変化素子および前記中層金属配線の上面同士および下面同士のうち、少なくともいずれか一方同士が前記基板表面に対して異なる高さの位置にある、不揮発性記憶装置。
  2. 　前記抵抗変化素子と前記中層金属配線とは同一層間絶縁膜中に形成されており、
    　前記抵抗変化素子の上面と前記中層金属配線の上面とは同一平面を成す、請求項１に記載の不揮発性記憶装置。
  3. 　前記抵抗変化素子と前記中層金属配線とは同一層間絶縁膜中に形成されており、
    　前記抵抗変化素子の上面と前記中層金属配線の上面とは同一平面にはない、請求項１に記載の不揮発性記憶装置。
  4. 　前記抵抗変化素子の上面は、前記基板表面に対して前記中層金属配線の上面よりも低い位置にある、請求項３に記載の不揮発性記憶装置。
  5. 　前記抵抗変化素子の下面は、前記基板表面に対して前記中層金属配線の上面よりも高い位置にある、請求項１に記載の不揮発性記憶装置。
  6. 　前記抵抗変化素子の上面は、前記基板表面に対して前記中層金属配線の上面よりも高い位置にある、請求項１に記載の不揮発性記憶装置。
  7. 　前記抵抗変化素子の上面は、前記第１上層金属配線と直接接している、請求項５または６に記載の不揮発性記憶装置。
  8. 　基板上に形成された記憶領域とその周辺の回路領域とを含む不揮発性記憶装置の製造方法であって、
    　前記記憶領域内に、第１下層金属配線と、前記第１下層金属配線に接続する下部プラグと、前記下部プラグに接続する抵抗変化素子と、前記抵抗変化素子に電気的に接続する第１上層金属配線を、下方よりこの順に形成し、
    　前記回路領域内に、第２下層金属配線と、前記第２下層金属配線に接続する第１ビアと、前記第１ビアに接続する中層金属配線と、前記中層金属配線に接続する第２ビアと、前記第２ビアに接続する第２上層金属配線を、下方よりこの順に形成する工程を備え、
    　前記第１下層金属配線と前記第２下層金属配線とは同層に形成され、
    　前記第１上層金属配線と前記第２上層金属配線とは同層に形成され、
    　前記抵抗変化素子の上面と前記中層金属配線の上面とが前記基板表面に対して高さが異なる位置にあるか、または、前記抵抗変化素子の下面と前記中層金属配線の下面とが前記基板表面に対して高さが異なる位置にあるか、または、前記抵抗変化素子の上面と前記中層金属配線の上面とが前記基板表面に対して高さが異なる位置にありかつ前記抵抗変化素子の下面と前記中層金属配線の下面とが前記基板表面に対して高さが異なる位置にある、不揮発性記憶装置の製造方法。
  9. 　前記不揮発性記憶装置の製造方法は、
    　前記基板上に第１層間絶縁層を形成する工程と、
    　前記第１層間絶縁層における前記記憶領域内に第１下層金属配線を形成すると同時に、前記第１層間絶縁層における前記回路領域内に第２下層金属配線を形成する工程と、
    　前記第１下層金属配線および前記第２下層金属配線を含む前記第１層間絶縁層上に第２層間絶縁層を形成する工程と、
    　前記第２層間絶縁層における前記記憶領域内に前記第１下層金属配線と接続する下部プラグを形成する工程と、
    　前記下部プラグを含む前記第２層間絶縁層上における前記記憶領域内に前記下部プラグと接続する抵抗変化素子を形成する工程と、
    　前記抵抗変化素子を含む前記第２層間絶縁層上に第３層間絶縁層を形成する工程と、
    　前記第２層間絶縁層および前記第３層間絶縁層における前記回路領域内に前記第２下層金属配線に接続する第１ビアと前記第１ビアに接続する中層金属配線を形成する工程と、
    　前記抵抗変化素子および前記中層金属配線を含む前記第３層間絶縁層上に第４層間絶縁層を形成する工程と、
    　前記第４層間絶縁層における前記記憶領域内に前記抵抗変化素子に接続する上部プラグと前記上部プラグに接続する第１上層金属配線を形成すると同時に、前記第４層間絶縁層における前記回路領域内に前記中層金属配線に接続する第２ビアと前記第２ビアに接続する第２上層金属配線を形成する工程とを備え、
    　前記抵抗変化素子の上面と前記中層金属配線の上面とは同一平面内にあり、
    　前記抵抗変化素子の厚さは前記中層金属配線の厚さとは異なる、請求項８に記載の不揮発性記憶装置の製造方法。
  10. 　前記不揮発性記憶装置の製造方法は、
    　前記基板上に第１層間絶縁層を形成する工程と、
    　前記第１層間絶縁層における前記記憶領域内に第１下層金属配線を形成すると同時に、前記第１層間絶縁層における前記回路領域内に第２下層金属配線を形成する工程と、
    　前記第１下層金属配線および前記第２下層金属配線を含む前記第１層間絶縁層上に第２層間絶縁層を形成する工程と、
    　前記第２層間絶縁層における前記記憶領域内に前記第１下層金属配線と接続する下部プラグを形成する工程と、
    　前記下部プラグを含む前記第２層間絶縁層上における前記記憶領域内に前記下部プラグと接続する抵抗変化素子を形成する工程と、
    　前記抵抗変化素子を含む前記第２層間絶縁層上に第３層間絶縁層を形成する工程と、
    　前記第２層間絶縁層および前記第３層間絶縁層における前記回路領域内に前記第２下層金属配線に接続する第１ビアと前記第１ビアに接続する中層金属配線を形成する工程と、
    　前記抵抗変化素子および前記中層金属配線を含む前記第３層間絶縁層上に第４層間絶縁層を形成する工程と、
    　前記第３層間絶縁層および前記第４層間絶縁層における前記記憶領域内に前記抵抗変化素子に接続する上部プラグと前記上部プラグに接続する第１上層金属配線を形成すると同時に、前記第４層間絶縁層における前記回路領域内に前記中層金属配線に接続する第２ビアと前記第２ビアに接続する第２上層金属配線を形成する工程とを備え、
    　前記抵抗変化素子の上面は、前記基板表面に対して前記中層金属配線の上面よりも低い位置にある、請求項８に記載の不揮発性記憶装置の製造方法。
  11. 　前記不揮発性記憶装置の製造方法は、
    　前記基板上に第１層間絶縁層を形成する工程と、
    　前記第１層間絶縁層における前記記憶領域内に第１下層金属配線を形成すると同時に、前記第１層間絶縁層における前記回路領域内に第２下層金属配線を形成する工程と、
    　前記第１下層金属配線および前記第２下層金属配線を含む前記第１層間絶縁層上に第２層間絶縁層を形成する工程と、
    　前記第２層間絶縁層における前記回路領域内に前記第２下層金属配線と接続する第１ビアと前記第１ビアに接続する中層金属配線を形成する工程と、
    　前記第１ビアおよび前記中層金属配線を含む前記第２層間絶縁層上に第３層間絶縁層を形成する工程と、
    　前記第２層間絶縁層および前記第３層間絶縁層における前記記憶領域内に前記第１下層金属配線に接続する下部プラグを形成する工程と、
    　前記下部プラグを含む前記第２層間絶縁層上における前記記憶領域内に前記下部プラグと接続する抵抗変化素子を形成する工程と、
    　前記抵抗変化素子を含む前記第３層間絶縁層上に第４層間絶縁層を形成する工程と、
    　前記第４層間絶縁層における前記記憶領域内に前記抵抗変化素子に接続する第１上層金属配線を形成すると同時に、前記第３層間絶縁層および前記第４層間絶縁層における前記回路領域内に前記中層金属配線に接続する第２ビアと前記第２ビアに接続する第２上層金属配線を形成する工程とを備え、
    　前記抵抗変化素子の下面は、前記基板表面に対して前記中層金属配線の上面よりも高い位置にある、請求項８に記載の不揮発性記憶装置の製造方法。
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