WO2020155399A1 - 阵列基板及其制作方法 - Google Patents

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gate
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layer
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向明
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates

Definitions

  • This application relates to the field of display, and in particular to an array substrate and a manufacturing method thereof.
  • a lightly doped source/drain structure design is usually adopted. Doping between the source/drain end and the channel with a lower ion implantation amount, forming a concentration buffer (equivalent to a large resistance in series) to reduce the electric field gradient of the source/drain end edge in this area, Thereby reducing the generation probability of hot carriers.
  • the activation process can repair the damaged crystal lattice and allow impurities to enter the active site.
  • the hydrogenation process uses hydrogen atoms to fill the unbound or unsaturated bonds of the polysilicon atoms to reduce the number of unstable states, thereby improving the polysilicon The carrier mobility, and the uniformity of the threshold voltage.
  • the present application provides an array substrate and a manufacturing method thereof to solve the technical problem of improving the carrier mobility of the polysilicon layer in the existing array substrate.
  • This application proposes a method for manufacturing an array substrate, which includes the steps:
  • the orthographic projection of the gate on the channel region coincides with the channel region
  • a first photoresist layer is formed on the gate insulating layer, and the photoresist in the first region and the second region on the first photoresist layer is removed by the second patterning process, the first region and the second region
  • the second area is located on both sides of the gate;
  • a second doping process is performed on the gate insulating layer so that the gate insulating layer corresponding to the first region forms a first protection region, The gate insulating layer corresponding to the second area forms a second protection area;
  • the first photoresist layer is peeled off.
  • the manufacturing method of the array substrate further includes the steps:
  • a flat layer is formed on the source and drain electrodes.
  • the inter-insulating layer includes a first inter-insulating layer on the gate and a second inter-insulating layer on the first inter-insulating layer.
  • the material of the first insulating layer includes silicon nitride
  • the material of the second insulating layer includes silicon oxide.
  • the first photoresist layer and the gate are used as barrier layers, and the gate insulating layer is subjected to a second doping process to make the gate corresponding to the first region
  • the step of forming a first protection region by an insulating layer and forming a second protection region by the gate insulating layer corresponding to the second region includes:
  • the gate insulating layer is doped with a fluorine-containing plasma, so that the gate insulating layer corresponding to the first region forms a fluorine-containing first A protection area, and the gate insulating layer corresponding to the second area forms a second protection area containing fluorine;
  • the first protection area and the second protection area are located on the doped area and are arranged next to the channel area.
  • the materials of the first protection zone and the second protection zone include one or more combinations of silicon oxyfluoride or silicon oxyfluoride.
  • This application also proposes an array substrate, which includes:
  • a gate located on the gate insulating layer
  • a protection area located between the active layer and the gate
  • the protection area is located on both sides of the gate and is arranged in the same layer as the gate insulating layer.
  • the active layer includes a channel region and a doped region
  • the doped region includes a first doped region on one side of the channel region and a second doped region on the other side of the channel region;
  • the orthographic projection of the gate on the channel region coincides with the channel region.
  • the protection area includes a first protection area and a second protection area
  • the first protection area is located on the first doped area
  • the second protection area is located on the second doped area
  • the first protection area and the second protection area are adjacent to the channel District settings.
  • the material of the protection area includes one or more combinations of silicon oxynitride or silicon oxyfluoride.
  • the array substrate further includes an inter-insulating layer on the gate, a source and drain on the inter-insulating layer, and a flat layer on the source and drain;
  • the inter-insulating layer includes a first inter-insulating layer on the gate and a second inter-insulating layer on the first inter-insulating layer;
  • the material of the first insulating layer includes silicon nitride
  • the material of the second insulating layer includes silicon oxide.
  • This application also proposes a method for manufacturing an array substrate, which includes the steps:
  • a first photoresist layer is formed on the gate insulating layer, and the photoresist in the first region and the second region on the first photoresist layer is removed by the second patterning process, the first region and the second region
  • the second area is located on both sides of the gate;
  • a second doping process is performed on the gate insulating layer so that the gate insulating layer corresponding to the first region forms a first protection region, The gate insulating layer corresponding to the second area forms a second protection area;
  • the first photoresist layer is peeled off.
  • the manufacturing method of the array substrate further includes the steps:
  • a flat layer is formed on the source and drain electrodes.
  • the inter-insulating layer includes a first inter-insulating layer on the gate and a second inter-insulating layer on the first inter-insulating layer.
  • the material of the first insulating layer includes silicon nitride
  • the material of the second insulating layer includes silicon oxide.
  • the first photoresist layer and the gate are used as barrier layers, and the gate insulating layer is subjected to a second doping process to make the gate corresponding to the first region
  • the step of forming a first protection region by an insulating layer and forming a second protection region by the gate insulating layer corresponding to the second region includes:
  • the gate insulating layer is doped with a fluorine-containing plasma, so that the gate insulating layer corresponding to the first region forms a fluorine-containing first A protection area, and the gate insulating layer corresponding to the second area forms a second protection area containing fluorine;
  • the first protection area and the second protection area are located on the doped area and are arranged next to the channel area.
  • the materials of the first protection zone and the second protection zone include one or more combinations of silicon oxyfluoride or silicon oxyfluoride.
  • a part of the area on the active layer is set as a fluorine-containing inorganic protective layer to prevent hydrogen atoms from entering the doped region of the active layer during the subsequent hydrogenation process, thereby avoiding the carrier mobility of the active layer.
  • FIG. 1 is a step diagram of a manufacturing method of an array substrate of this application
  • 2A to 2G are process steps diagrams of a manufacturing method of an array substrate of this application.
  • FIG. 3 is a diagram of the film structure of an array substrate of this application.
  • FIG. 1 is a step diagram of a manufacturing method of an array substrate of this application.
  • FIGS. 2A to 2G are process steps diagrams of a manufacturing method of an array substrate of this application.
  • the manufacturing method of the array substrate 100 includes:
  • the raw material of the substrate 101 may be one of a glass substrate, a quartz substrate, and a resin substrate.
  • the substrate 101 may also be a flexible substrate.
  • the material of the flexible substrate may be PI (polyimide).
  • step S20 specifically includes:
  • the buffer layer 102 is formed on the substrate 101, and is mainly used to buffer the pressure between the membrane layer structures, and may also have a certain function of blocking water and oxygen.
  • the material of the active layer 103 is polysilicon, which is patterned to form the pattern shown in FIG. 2A.
  • the gate insulating layer 104 is provided as a whole layer and completely covers the active layer 103.
  • the gate insulating layer 104 is used to isolate the active layer 103 from the metal layer on the gate insulating layer 104.
  • the material of the gate insulating layer 104 is usually silicon nitride, and silicon oxide, silicon oxynitride, etc. may also be used.
  • a first metal layer is formed on the gate insulating layer 104, and the first metal layer is subjected to a first patterning process to form a gate electrode 105;
  • the material of the gate 105 can be one of molybdenum, aluminum, aluminum nickel alloy, molybdenum tungsten alloy, chromium, or copper, or a combination of the foregoing metal materials.
  • the metal material of the gate 105 may be molybdenum.
  • the first metal layer is first formed on the gate insulating layer 104.
  • the first metal layer is formed into the gate 105 shown in FIG. 2B, And peel off the photoresist layer.
  • a first doping process is performed on the active layer 103 so that the active layer 103 forms a doped region and a channel region 1031.
  • the doped region includes a first doped region 1032 and a second doped region 1033, and the first doped region 1032 and the second doped region 1033 are located on both sides of the channel region 1031.
  • the ions doped in the first doping process are high-concentration phosphorus ions.
  • the channel region 1031 is not ion-doped due to the shielding of the gate 105.
  • the orthographic projection of the gate 105 on the channel region 1031 coincides with the channel region 1031.
  • a first photoresist layer is formed on the gate insulating layer 104, and the photoresist in the first region and the second region on the first photoresist layer is removed by a second patterning process.
  • the first region and The second area is located on both sides of the gate 105;
  • the first photoresist layer 106 is formed on the gate insulating layer 104.
  • the first photoresist layer 106 is exposed to a mask (not shown) and developed by a patterning process to remove the photoresist of the first region 1061 and the second region 1062 on the first photoresist layer 106.
  • first region 1061 and the second region 1062 are located on both sides of the gate 105.
  • the first region 1061 corresponds to the first doped region 1032
  • the second region 1062 corresponds to the second doped region 1033.
  • this step mainly uses the first photoresist layer 106 and the gate 105 as barrier layers to perform a second doping process on the gate insulating layer 104.
  • the gate insulating layer 104 corresponding to the first region 1061 and the second region 1062 is not blocked, the gate insulating layer 104 corresponding to the first region 1061 forms a first protection region 1041 The gate insulating layer 104 corresponding to the second region 1062 forms a second protection region 1042.
  • the first protection area 1041 and the second protection area 1042 are located on the doped area, and are arranged next to the channel area 1031.
  • the first protection area 1041 and the second protection area 1042 are located between the gate 105 and the active layer 103.
  • the first protection region 1041 is located on the first doped region 1032, and the area of the first protection region 1041 is not larger than the area of the first doped region 1032.
  • the second protection region 1042 is located on the second doped region 1033, and the area of the second protection region 1042 is not larger than the area of the second doped region 1033.
  • the ions doped in the second doping process are fluoride ions. Since the material of the gate insulating layer 104 generally includes silicon nitride or silicon oxide, after ion doping, silicon oxynitride or silicon fluoride is formed.
  • a first inter-insulating layer 1071 is formed on the gate 105 so that the first inter-insulating layer 1071 covers the gate 105.
  • a second inter-insulating layer 1072 is formed on the first inter-insulating layer 1071.
  • the first via 108 is formed on the first inter-insulating layer 1071 and the second inter-insulating layer 1072 to expose a part of the doped region.
  • the material of the first inter-insulating layer 1071 may include silicon nitride.
  • the material of the second inter-insulating layer 1072 may include silicon oxide.
  • the hydrogen atoms in the first interlayer insulating layer 1071 pass through the insulating layer of the gate 105 into the first doped region 1032 and the second doped region 1033. Since the first protection area 1041 and the second protection area 1042 in the insulating layer of the gate 105 contain fluorine atoms, which can block the downward diffusion of hydrogen atoms, the first protection area 1041 and the second protection area 1041 The polysilicon layer corresponding to the protection area 1042 still retains some lattice defects, which becomes a “buffer” that can reduce the leakage current of the thin film transistor in the working state, and avoids the increase of the carrier mobility of the active layer 103.
  • the source and drain electrodes 109 can be made of one of molybdenum, aluminum, aluminum nickel alloy, molybdenum tungsten alloy, chromium, or copper, or a combination of the foregoing metal materials.
  • the metal material of the source and drain electrodes 109 may be titanium aluminum alloy.
  • the second metal layer is formed on the second inter-insulating layer 1072.
  • the second metal layer is formed into the source and drain electrodes 109 shown in FIG. 2G , And peel off the photoresist layer.
  • the source and drain 109 are electrically connected to the first doped region 1032 and the second doped region 1033 through the first via 108.
  • the flat layer 110 is located on the source and drain 109 to ensure the flatness of the film.
  • the material of the flat layer 110 may be an organic material.
  • a part of the area on the active layer 103 is set as a fluorine-containing inorganic protective layer to prevent hydrogen atoms from entering the doped region of the active layer 103 during the subsequent hydrogenation process, and to prevent the active layer 103 from carrying current.
  • FIG. 3 is a diagram of the film structure of an array substrate of the present application.
  • the array substrate 100 includes a substrate 101 and a thin film transistor layer 200 on the substrate 101.
  • the raw material of the substrate 101 may be one of a glass substrate, a quartz substrate, and a resin substrate.
  • the substrate 101 may also be a flexible substrate.
  • the material of the flexible substrate may be PI (polyimide).
  • the thin film transistor layer 200 includes an etching barrier type, a back channel etching type, or a top gate thin film transistor type structure, which is not specifically limited.
  • the thin film transistor layer 200 of the top gate thin film transistor type includes: a buffer layer 102, an active layer 103, a gate insulating layer 104, a gate electrode 105, an inter insulating layer 107, a source and drain electrode 109, and a flat layer 110.
  • the buffer layer 102 is formed on the substrate 101, and is mainly used to buffer the pressure between the membrane layer structures, and may also have a certain function of blocking water and oxygen.
  • the active layer 103 is formed on the buffer layer 102.
  • the material of the active layer 103 is polysilicon.
  • the active layer 103 undergoes a first doping process to form a doped region and a channel region 1031.
  • the doped region includes a first doped region 1032 and a second doped region 1033, the first doped region 1032 is located on one side of the channel region 1031, and the second doped region 1033 is located on the The other side of the channel region 1031.
  • the ions doped in the first doping process are high-concentration phosphorus ions.
  • the channel region 1031 is not ion-doped due to the shielding of the gate 105.
  • the orthographic projection of the gate 105 on the channel region 1031 coincides with the channel region 1031.
  • the gate insulating layer 104 is formed on the active layer 103.
  • the gate insulating layer 104 is provided as a whole layer and completely covers the active layer 103.
  • the gate insulating layer 104 is used to isolate the active layer 103 from the metal layer on the gate insulating layer 104.
  • the material of the gate insulating layer 104 is usually silicon nitride, and silicon oxide, silicon oxynitride, etc. may also be used.
  • the gate insulating layer 104 is also provided with a protection area.
  • the protection area includes a first protection area 1041 and a second protection area 1042.
  • the first protection area 1041 and the second protection area 1042 are located on the doped area, and are arranged next to the channel area 1031.
  • the first protection area 1041 and the second protection area 1042 are located between the gate 105 and the active layer 103.
  • the first protection region 1041 is located on the first doped region 1032, and the area of the first protection region 1041 is not larger than the area of the first doped region 1032.
  • the second protection region 1042 is located on the second doped region 1033, and the area of the second protection region 1042 is not larger than the area of the second doped region 1033.
  • the protection area is formed by the gate insulating layer 104 corresponding to the protection area through a second doping process.
  • the ions doped in the second doping process are fluoride ions. Since the material of the gate insulating layer 104 generally includes silicon nitride or silicon oxide, after ion doping, silicon oxynitride or silicon fluoride is formed.
  • the material of the protection zone includes one or more combinations of silicon oxyfluoride or silicon oxyfluoride.
  • the gate 105 is formed on the first insulating layer 304.
  • the metal material of the gate 105 can generally be one of molybdenum, aluminum, aluminum-nickel alloy, molybdenum-tungsten alloy, chromium, or copper, or a combination of the foregoing metal materials.
  • the metal material of the gate 105 may be molybdenum.
  • the orthographic projection of the gate 105 on the channel region 1031 coincides with the channel region 1031.
  • the inter-insulating layer 107 is located on the gate 105.
  • the inter-insulating layer 107 includes a first inter-insulating layer 1071 on the gate 105 and a second inter-insulating layer 1072 on the first inter-insulating layer 1071.
  • the material of the first inter-insulating layer 1071 may include silicon nitride.
  • the material of the second inter-insulating layer 1072 may include silicon oxide.
  • a first via 108 which penetrates the first inter-insulating layer 1071 and the second inter-insulating layer 1072, so that part of the first doped region 1032 and the second doped region 1033 nudity.
  • the source and drain electrodes 109 are formed on the second insulating layer 1072.
  • the source and drain 109 are electrically connected to the first doped region 1032 and the second doped region 1033 through the first via 108.
  • the material of the source and drain 109 may be the same as or different from that of the gate 105.
  • the metal material of the source and drain electrodes 109 is titanium aluminum alloy.
  • the flat layer 110 is located on the source and drain 109 to ensure the flatness of the film.
  • the material of the flat layer 110 may be an organic material.
  • the hydrogen atoms in the first interlayer insulating layer 1071 pass through the insulating layer of the gate 105 into the first doped region 1032 and the second doped region 1033. Since the first protection area 1041 and the second protection area 1042 in the insulating layer of the gate 105 contain fluorine atoms, which can block the downward diffusion of hydrogen atoms, the first protection area 1041 and the second protection area 1041 The polysilicon layer corresponding to the protection area 1042 still retains some lattice defects, which becomes a “buffer” that can reduce the leakage current of the thin film transistor in the working state, and avoids the increase of the carrier mobility of the active layer 103.
  • a part of the area on the active layer 103 is set as a fluorine-containing inorganic protective layer to prevent hydrogen atoms from entering the doped region of the active layer 103 during the subsequent hydrogenation process, and to prevent the active layer 103 from carrying current.
  • the array substrate includes a substrate; an active layer on the substrate; a gate insulating layer on the active layer; and a gate insulating layer on the gate insulating layer
  • the gate; the protection area located between the active layer and the gate; the protection area is located on both sides of the gate, and the same layer as the gate insulating layer.
  • a part of the area on the active layer is set as a fluorine-containing inorganic protective layer to prevent hydrogen atoms from entering the doped region of the active layer during the subsequent hydrogenation process, thereby avoiding the carrier mobility of the active layer.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

本申请提出了一种阵列基板及其制作方法，该阵列基板包括基板；位于基板上的有源层；位于有源层上的栅绝缘层；位于栅绝缘层上的栅极；位于有源层及栅极之间的保护区；保护区位于栅极两侧，且与栅绝缘层同层设置。

Description

阵列基板及其制作方法 技术领域
本申请涉及显示领域，特别涉及一种阵列基板及其制作方法。
 背景技术
在现有薄膜晶体管（TFT）结构中，为了增加薄膜晶体管器件的可靠度，减少工作状态下的漏电，通常采用轻掺杂源极/漏极的结构设计。以较低的离子注入量在源极/漏极端与沟道之间掺杂，形成一浓度缓冲区（等效串联了一个大电阻）来降低源极/漏极端边缘在此区域的电场梯度，从而降低了热载流子的产生几率。
当高能量的离子注入到多晶硅时，容易导致多晶硅晶格受到损伤。在后续的氢化活化制程中，活化工艺能够修复受损晶格，让杂质进入活性位置，氢化工艺以氢原子填补多晶硅原子的未结合键或未饱和键，来减少不稳态数目，从而提升多晶硅的载子迁移率，以及阈值电压的均匀性。
因此，目前亟需一种阵列基板以解决上述问题。
 技术问题
本申请提供一种阵列基板及其制作方法，以解决现有阵列基板中多晶硅层载流子迁移率提高的技术问题。
 技术解决方案
本申请提出了一种阵列基板的制作方法，其包括步骤：
提供一基板；
在所述基板上依次形成有源层、栅绝缘层；
在所述栅绝缘层上形成一第一金属层，经第一图案化处理，使所述第一金属层形成栅极；
对所述有源层进行第一掺杂工艺，使所述有源层形成掺杂区和沟道区，
其中，所述栅极在所述沟道区的正投影与所述沟道区重合；
在所述栅绝缘层上形成第一光阻层，经第二图案化处理，去除所述第一光阻层上第一区和第二区的光阻，所述第一区和所述第二区位于所述栅极的两侧；
以所述第一光阻层、所述栅极作为阻挡层，对所述栅绝缘层进行第二掺杂工艺，使所述第一区所对应的所述栅绝缘层形成第一保护区、所述第二区所对应的所述栅绝缘层形成第二保护区；
剥离所述第一光阻层。
在本申请的制作方法中，所述阵列基板的制作方法还包括步骤：
在所述栅极上形成间绝缘层，并在所述间绝缘层上形成第一过孔，使部分所述掺杂区裸露；
在所述间绝缘层上形成第二金属层，经第三图案化处理，使所述第二金属层形成源漏极；
在所述源漏极上形成平坦层。
在本申请的制作方法中，所述间绝缘层包括位于所述栅极上的第一间绝缘层和位于所述第一间绝缘层上的第二间绝缘层。
在本申请的制作方法中，
所述第一间绝缘层的材料包括氮化硅；
所述第二间绝缘层的材料包括氧化硅。
在本申请的制作方法中，以所述第一光阻层、所述栅极作为阻挡层，对所述栅绝缘层进行第二掺杂工艺，使所述第一区所对应的所述栅绝缘层形成第一保护区、所述第二区所对应的所述栅绝缘层形成第二保护区的步骤包括：
以所述第一光阻层、所述栅极为阻挡层，使用含氟的等离子对所述栅绝缘层进行掺杂，使所述第一区所对应的所述栅绝缘层形成含氟的第一保护区、所述第二区所对应的所述栅绝缘层形成含氟的第二保护区；
其中，所述第一保护区及所述第二保护区位于所述掺杂区上，且紧邻所述沟道区设置。
在本申请的制作方法中，所述第一保护区及所述第二保护区的材料包括氮氟化硅或氟氧化硅中的一种或一种以上的组合物。
本申请还提出了一种阵列基板，其包括：
基板；
位于所述基板上的有源层；
位于所述有源层上的栅绝缘层；
位于所述栅绝缘层上的栅极；以及
位于所述有源层及所述栅极之间的保护区；
所述保护区位于所述栅极两侧，且与所述栅绝缘层同层设置。
在本申请的阵列基板中，所述有源层包括沟道区及掺杂区；
所述掺杂区包括位于所述沟道区一侧的第一掺杂区和位于所述沟道区另一侧的第二掺杂区；
所述栅极在所述沟道区的正投影与所述沟道区重合。
在本申请的阵列基板中，所述保护区包括第一保护区和第二保护区；
所述第一保护区位于所述第一掺杂区上，所述第二保护区位于所述第二掺杂区上，所述第一保护区及所述第二保护区紧邻所述沟道区设置。
在本申请的阵列基板中，所述保护区的材料包括氮氟化硅或氟氧化硅中的一种或一种以上的组合物。
在本申请的阵列基板中，所述阵列基板还包括位于所述栅极上的间绝缘层、位于所述间绝缘层上的源漏极及位于所述源漏极上的平坦层；
所述间绝缘层包括位于所述栅极上的第一间绝缘层和位于所述第一间绝缘层上的第二间绝缘层；
在本申请的阵列基板中，
所述第一间绝缘层的材料包括氮化硅；
所述第二间绝缘层的材料包括氧化硅。
本申请还提出了一种阵列基板的制作方法，其包括步骤：
提供一基板；
在所述基板上依次形成有源层、栅绝缘层；
在所述栅绝缘层上形成一第一金属层，经第一图案化处理，使所述第一金属层形成栅极；
对所述有源层进行第一掺杂工艺，使所述有源层形成掺杂区和沟道区；
在所述栅绝缘层上形成第一光阻层，经第二图案化处理，去除所述第一光阻层上第一区和第二区的光阻，所述第一区和所述第二区位于所述栅极的两侧；
以所述第一光阻层、所述栅极作为阻挡层，对所述栅绝缘层进行第二掺杂工艺，使所述第一区所对应的所述栅绝缘层形成第一保护区、所述第二区所对应的所述栅绝缘层形成第二保护区；
剥离所述第一光阻层。
在本申请的制作方法中，所述阵列基板的制作方法还包括步骤：
在所述栅极上形成间绝缘层，并在所述间绝缘层上形成第一过孔，使部分所述掺杂区裸露；
在所述间绝缘层上形成第二金属层，经第三图案化处理，使所述第二金属层形成源漏极；
在所述源漏极上形成平坦层。
在本申请的制作方法中，所述间绝缘层包括位于所述栅极上的第一间绝缘层和位于所述第一间绝缘层上的第二间绝缘层。
在本申请的制作方法中，
所述第一间绝缘层的材料包括氮化硅；
所述第二间绝缘层的材料包括氧化硅。
在本申请的制作方法中，以所述第一光阻层、所述栅极作为阻挡层，对所述栅绝缘层进行第二掺杂工艺，使所述第一区所对应的所述栅绝缘层形成第一保护区、所述第二区所对应的所述栅绝缘层形成第二保护区的步骤包括：
以所述第一光阻层、所述栅极为阻挡层，使用含氟的等离子对所述栅绝缘层进行掺杂，使所述第一区所对应的所述栅绝缘层形成含氟的第一保护区、所述第二区所对应的所述栅绝缘层形成含氟的第二保护区；
其中，所述第一保护区及所述第二保护区位于所述掺杂区上，且紧邻所述沟道区设置。
在本申请的制作方法中，所述第一保护区及所述第二保护区的材料包括氮氟化硅或氟氧化硅中的一种或一种以上的组合物。
 有益效果
本申请通过在将位于所述有源层上的部分区域设置为含氟的无机保护层，防止后续氢化工艺中氢原子进入有源层的掺杂区，避免了有源层载流子迁移率提高的技术问题。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一种阵列基板的制作方法步骤图；
图2A~2G为本申请一种阵列基板的制作方法工艺步骤图；
图3为本申请一种阵列基板的膜层结构图。
 本发明的实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。
请参阅图1，图1为本申请一种阵列基板的制作方法步骤图。
请参阅图2A~2G，图2A~2G为本申请一种阵列基板的制作方法工艺步骤图。
所述阵列基板100的制作方法包括：
S10、提供一基板；
请参阅图2A，在一种实施例中，所述基板101的原材料可以为玻璃基板、石英基板、树脂基板等中的一种。
在一种实施例中，所述基板101还可以为柔性基板。所述柔性基板的材料可以为PI（聚酰亚胺）。
S20、在所述基板上依次形成有源层、栅绝缘层；
请参阅图2A，步骤S20具体包括：
S201、在所述基板上形成一缓冲层；
所述缓冲层102形成于所述基板101上，主要用于缓冲膜层结构之间的压力，并且还可以具有一定阻水氧的功能。
S202、在所述缓冲层102上形成一有源层；
所述有源层103的材料为多晶硅，经图案化处理形成图2A所示的图案。
S203、在所述有源层上形成一栅绝缘层；
所述栅绝缘层104整层设置，且将所述有源层103完全覆盖。所述栅绝缘层104用于将所述有源层103与位于所述栅绝缘层104上的金属层隔离。
在一种实施例中，所述栅绝缘层104的材料通常为氮化硅，也可以使用氧化硅和氮氧化硅等。
S30、在所述栅绝缘层104上形成一第一金属层，经第一图案化处理，使所述第一金属层形成栅极105；
请参阅图2B，所述栅极105的材料可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属中的一种，也可以使用上述几种金属材料的组合物。
在一种实施例中，所述栅极105的金属材料可以为钼。
在本步骤中，首先在所述栅绝缘层104上形成一所述第一金属层。通过对所述第一金属层涂布光阻层，经掩模板（未画出）曝光，显影以及蚀刻的构图工艺处理后，使所述第一金属层形成图2B所示的栅极105，并剥离该光阻层。
S40、对所述有源层103进行第一掺杂工艺，使所述有源层103形成掺杂区和沟道区；
请参阅图2C，以所述栅极105层作为阻挡层，对所述有源层103进行第一掺杂工艺，使所述有源层103形成掺杂区和沟道区1031。所述掺杂区包括第一掺杂区1032和第二掺杂区1033，所述第一掺杂区1032和所述第二掺杂区1033位于所述沟道区1031两侧。
在一种实施例中，所述第一掺杂工艺中所掺杂的离子为高浓度磷离子。所述沟道区1031由于所述栅极105的遮挡未进行离子掺杂。
在一种实施例中，所述栅极105在所述沟道区1031的正投影与所述沟道区1031重合。
S50、在所述栅绝缘层104上形成第一光阻层，经第二图案化处理，去除所述第一光阻层上第一区和第二区的光阻，所述第一区和所述第二区位于所述栅极105的两侧；
请参阅图2D，首先在所述栅绝缘层104上形成一所述第一光阻层106。所述第一光阻层106经掩模板（未画出）曝光，显影的构图工艺处理，去除所述第一光阻层106上第一区1061和第二区1062的光阻。
在一种实施例中，所述第一区1061和所述第二区1062位于所述栅极105的两侧。所述第一区1061与所述第一掺杂区1032对应，所述第二区1062域所述第二掺杂区1033对应。
S60、以所述第一光阻层106、所述栅极105作为阻挡层，对所述栅绝缘层104进行第二掺杂工艺，使所述第一区1061所对应的所述栅绝缘层104形成第一保护区1041、所述第二区1062所对应的所述栅绝缘层104形成第二保护区1042；
请参阅图2E，本步骤主要以所述第一光阻层106、所述栅极105作为阻挡层对所述栅绝缘层104进行第二掺杂工艺。
由于所述第一区1061及所述第二区1062所对应的所述栅绝缘层104未被遮挡，因此所述第一区1061所对应的所述栅绝缘层104形成第一保护区1041、所述第二区1062所对应的所述栅绝缘层104形成第二保护区1042。
所述第一保护区1041及所述第二保护区1042位于所述掺杂区上，且紧邻所述沟道区1031设置。
在一种实施例中，所述第一保护区1041及所述第二保护区1042位于所述栅极105与所述有源层103之间。所述第一保护区1041位于所述第一掺杂区1032上，所述第一保护区1041的面积不大于所述第一掺杂区1032的面积。所述第二保护区1042位于所述第二掺杂区1033上，所述第二保护区1042的面积不大于所述第二掺杂区1033的面积。
在一种实施例中，所述第二掺杂工艺中所掺杂的离子为氟离子。由于所述栅绝缘层104的材料一般包括氮化硅或氧化硅，经离子掺杂后形成氮氟化硅或氟氧化硅。
S70、剥离所述第一光阻层106。
S80、在所述栅极105上形成间绝缘层107，并在所述绝缘层上形成第一过孔，使部分所述掺杂区裸露。
请参阅图2F，首先在所述栅极105上形成第一间绝缘层1071，使所述第一间绝缘层1071覆盖所述栅极105。其次在所述第一间绝缘层1071上形成第二间绝缘层1072。最后在所述第一间绝缘层1071及所述第二间绝缘层1072上形成所述第一过孔108，使部分所述掺杂区裸露。
在一种实施例中，所述第一间绝缘层1071的材料可以包括氮化硅。所述第二间绝缘层1072的材料可以包括氧化硅。
在后续的氢化活化制程中，所述第一间绝缘层1071中的氢原子穿过所述栅极105绝缘层进入所述第一掺杂区1032和所述第二掺杂区1033。由于所述栅极105绝缘层中的所述第一保护区1041和所述第二保护区1042含有氟原子，能够阻挡氢原子向下扩散，因而所述第一保护区1041及所述第二保护区1042所对应的多晶硅层仍保留部分晶格缺陷，成为可以降低薄膜晶体管工作状态下漏电流的“缓冲区”，避免了有源层103载流子迁移率的提高。
S90、在所述间绝缘层107上形成第二金属层，经第三图案化处理，使所述第二金属层形成源漏极；
请参阅图2G，所述源漏极109的材料可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属中的一种，也可以使用上述几种金属材料的组合物。
在一种实施例中，所述源漏极109的金属材料可以为钛铝合金。
在本步骤中，首先在所述第二间绝缘层1072上形成一所述第二金属层。通过对所述第二金属层涂布光阻层，经掩模板（未画出）曝光，显影以及蚀刻的构图工艺处理后，使所述第二金属层形成图2G所示的源漏极109，并剥离该光阻层。
所述源漏极109通过所述第一过孔108与所述第一掺杂区1032及所述第二掺杂区1033电连接。
S100、在所述源漏极109上形成平坦层。
请参阅图2G，所述平坦层110位于所述源漏极109上，用于保证膜层的平整度。在一种实施例中，所述平坦层110的材料可以为有机材料。
本申请通过在将位于所述有源层103上的部分区域设置为含氟的无机保护层，防止后续氢化工艺中氢原子进入有源层103的掺杂区，避免了有源层103载流子迁移率提高的技术问题。
请参阅图3，图3为本申请一种阵列基板的膜层结构图。
所述阵列基板100包括基板101及位于所述基板101上的薄膜晶体管层200。
在一种实施例中，所述基板101的原材料可以为玻璃基板、石英基板、树脂基板等中的一种。
在一种实施例中，所述基板101还可以为柔性基板。所述柔性基板的材料可以为PI（聚酰亚胺）。
所述薄膜晶体管层200包括蚀刻阻挡层型、背沟道蚀刻型或顶栅薄膜晶体管型等结构，具体没有限制。例如顶栅薄膜晶体管型的所述薄膜晶体管层200包括：缓冲层102、有源层103、栅绝缘层104、栅极105、间绝缘层107、源漏极109及平坦层110。
所述缓冲层102形成于所述基板101上，主要用于缓冲膜层结构之间的压力，并且还可以具有一定阻水氧的功能。
所述有源层103形成于所述缓冲层102上。
在一种实施例中，所述有源层103的材料为多晶硅。
所述有源层103经第一掺杂工艺，形成掺杂区和沟道区1031。所述掺杂区包括第一掺杂区1032和第二掺杂区1033，所述第一掺杂区1032位于所述沟道区1031的一侧，所述第二掺杂区1033位于所述沟道区1031的另一侧。
在一种实施例中，所述第一掺杂工艺中所掺杂的离子为高浓度磷离子。所述沟道区1031由于所述栅极105的遮挡未进行离子掺杂。
在一种实施例中，所述栅极105在所述沟道区1031的正投影与所述沟道区1031重合。
所述栅绝缘层104形成于所述有源层103上。所述栅绝缘层104整层设置，且将所述有源层103完全覆盖。所述栅绝缘层104用于将所述有源层103与位于所述栅绝缘层104上的金属层隔离。
在一种实施例中，所述栅绝缘层104的材料通常为氮化硅，也可以使用氧化硅和氮氧化硅等。
所述栅绝缘层104上还设置有保护区。所述保护区包括第一保护区1041和第二保护区1042。所述第一保护区1041及所述第二保护区1042位于所述掺杂区上，且紧邻所述沟道区1031设置。
在一种实施例中，所述第一保护区1041及所述第二保护区1042位于所述栅极105与所述有源层103之间。所述第一保护区1041位于所述第一掺杂区1032上，所述第一保护区1041的面积不大于所述第一掺杂区1032的面积。所述第二保护区1042位于所述第二掺杂区1033上，所述第二保护区1042的面积不大于所述第二掺杂区1033的面积。
在一种实施例中，所述保护区由所述保护区所对应的所述栅绝缘层104经过第二掺杂工艺形成。
在一种实施例中，所述第二掺杂工艺中所掺杂的离子为氟离子。由于所述栅绝缘层104的材料一般包括氮化硅或氧化硅，经离子掺杂后形成氮氟化硅或氟氧化硅。
在一种实施例中，所述保护区的材料包括氮氟化硅或氟氧化硅中的一种或一种以上的组合物。
所述栅极105形成于所述第一绝缘层304上。所述栅极105的金属材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属中的一种，也可以使用上述几种金属材料的组合物。
在一种实施例中，所述栅极105的金属材料可以为钼。
在一种实施例中，所述栅极105在所述沟道区1031的正投影与所述沟道区1031重合。
所述间绝缘层107位于所述栅极105上。所述间绝缘层107包括位于所述栅极105上的第一间绝缘层1071和位于所述第一间绝缘层1071上的第二间绝缘层1072。
在一种实施例中，所述第一间绝缘层1071的材料可以包括氮化硅。所述第二间绝缘层1072的材料可以包括氧化硅。
第一过孔108，所述第一过孔108贯穿所述第一间绝缘层1071和所述第二间绝缘层1072，使部分所述第一掺杂区1032和所述第二掺杂区1033裸露。
所述源漏极109形成于所述第二间绝缘层1072上。所述源漏极109通过所述第一过孔108与所述第一掺杂区1032及所述第二掺杂区1033电连接。
在一种实施例中，所述源漏极109的材料可以与所述栅极105的相同或不同。在一种实施例中，所述源漏极109的金属材料为钛铝合金。
所述平坦层110位于所述源漏极109上，用于保证膜层的平整度。在一种实施例中，所述平坦层110的材料可以为有机材料。
在后续的氢化活化制程中，所述第一间绝缘层1071中的氢原子穿过所述栅极105绝缘层进入所述第一掺杂区1032和所述第二掺杂区1033。由于所述栅极105绝缘层中的所述第一保护区1041和所述第二保护区1042含有氟原子，能够阻挡氢原子向下扩散，因而所述第一保护区1041及所述第二保护区1042所对应的多晶硅层仍保留部分晶格缺陷，成为可以降低薄膜晶体管工作状态下漏电流的“缓冲区”，避免了有源层103载流子迁移率的提高。
本申请通过在将位于所述有源层103上的部分区域设置为含氟的无机保护层，防止后续氢化工艺中氢原子进入有源层103的掺杂区，避免了有源层103载流子迁移率提高的技术问题。
本申请提出了一种阵列基板及其制作方法，所述阵列基板，包括基板；位于所述基板上的有源层；位于所述有源层上的栅绝缘层；位于所述栅绝缘层上的栅极；位于所述有源层及所述栅极之间的保护区；所述保护区位于所述栅极两侧，且与所述栅绝缘层同层设置。本申请通过在将位于所述有源层上的部分区域设置为含氟的无机保护层，防止后续氢化工艺中氢原子进入有源层的掺杂区，避免了有源层载流子迁移率提高的技术问题。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (18)

  1. 一种阵列基板的制作方法，其包括步骤：
    提供一基板；
    在所述基板上依次形成有源层、栅绝缘层；
    在所述栅绝缘层上形成一第一金属层，经第一图案化处理，使所述第一金属层形成栅极；
    对所述有源层进行第一掺杂工艺，使所述有源层形成掺杂区和沟道区，
    其中，所述栅极在所述沟道区的正投影与所述沟道区重合；
    在所述栅绝缘层上形成第一光阻层，经第二图案化处理，去除所述第一光阻层上第一区和第二区的光阻，所述第一区和所述第二区位于所述栅极的两侧；
    以所述第一光阻层、所述栅极作为阻挡层，对所述栅绝缘层进行第二掺杂工艺，使所述第一区所对应的所述栅绝缘层形成第一保护区、所述第二区所对应的所述栅绝缘层形成第二保护区；
    剥离所述第一光阻层。
  2. 根据权利要求1所述的制作方法，其中，所述阵列基板的制作方法还包括步骤：
    在所述栅极上形成间绝缘层，并在所述间绝缘层上形成第一过孔，使部分所述掺杂区裸露；
    在所述间绝缘层上形成第二金属层，经第三图案化处理，使所述第二金属层形成源漏极；
    在所述源漏极上形成平坦层。
  3. 根据权利要求2所述的制作方法，其中，所述间绝缘层包括位于所述栅极上的第一间绝缘层和位于所述第一间绝缘层上的第二间绝缘层。
  4. 根据权利要求3所述的制作方法，其中，
    所述第一间绝缘层的材料包括氮化硅；
    所述第二间绝缘层的材料包括氧化硅。
  5. 根据权利要求1所述的制作方法，其中，以所述第一光阻层、所述栅极作为阻挡层，对所述栅绝缘层进行第二掺杂工艺，使所述第一区所对应的所述栅绝缘层形成第一保护区、所述第二区所对应的所述栅绝缘层形成第二保护区的步骤包括：
    以所述第一光阻层、所述栅极为阻挡层，使用含氟的等离子对所述栅绝缘层进行掺杂，使所述第一区所对应的所述栅绝缘层形成含氟的第一保护区、所述第二区所对应的所述栅绝缘层形成含氟的第二保护区；
    其中，所述第一保护区及所述第二保护区位于所述掺杂区上，且紧邻所述沟道区设置。
  6. 根据权利要求1所述的制作方法，其中，所述第一保护区及所述第二保护区的材料包括氮氟化硅或氟氧化硅中的一种或一种以上的组合物。
  7. 一种阵列基板，其中，包括：
    基板；
    位于所述基板上的有源层；
    位于所述有源层上的栅绝缘层；
    位于所述栅绝缘层上的栅极；以及
    位于所述有源层及所述栅极之间的保护区；
    所述保护区位于所述栅极两侧，且与所述栅绝缘层同层设置。
  8. 根据权利要求7所述的阵列基板，其中，所述有源层包括沟道区及掺杂区；
    所述掺杂区包括位于所述沟道区一侧的第一掺杂区和位于所述沟道区另一侧的第二掺杂区；
    所述栅极在所述沟道区的正投影与所述沟道区重合。
  9. 根据权利要求8所述的阵列基板，其中，所述保护区包括第一保护区和第二保护区；
    所述第一保护区位于所述第一掺杂区上，所述第二保护区位于所述第二掺杂区上，所述第一保护区及所述第二保护区紧邻所述沟道区设置。
  10. 根据权利要求7所述的阵列基板，其中，所述保护区的材料包括氮氟化硅或氟氧化硅中的一种或一种以上的组合物。
  11. 根据权利要求7所述的阵列基板，其中，所述阵列基板还包括位于所述栅极上的间绝缘层、位于所述间绝缘层上的源漏极及位于所述源漏极上的平坦层；
    所述间绝缘层包括位于所述栅极上的第一间绝缘层和位于所述第一间绝缘层上的第二间绝缘层；
  12. 根据权利要求11所述的阵列基板，其中，
    所述第一间绝缘层的材料包括氮化硅；
    所述第二间绝缘层的材料包括氧化硅。
  13. 一种阵列基板的制作方法，其包括步骤：
    提供一基板；
    在所述基板上依次形成有源层、栅绝缘层；
    在所述栅绝缘层上形成一第一金属层，经第一图案化处理，使所述第一金属层形成栅极；
    对所述有源层进行第一掺杂工艺，使所述有源层形成掺杂区和沟道区；
    在所述栅绝缘层上形成第一光阻层，经第二图案化处理，去除所述第一光阻层上第一区和第二区的光阻，所述第一区和所述第二区位于所述栅极的两侧；
    以所述第一光阻层、所述栅极作为阻挡层，对所述栅绝缘层进行第二掺杂工艺，使所述第一区所对应的所述栅绝缘层形成第一保护区、所述第二区所对应的所述栅绝缘层形成第二保护区；
    剥离所述第一光阻层。
  14. 根据权利要求13所述的制作方法，其中，所述阵列基板的制作方法还包括步骤：
    在所述栅极上形成间绝缘层，并在所述间绝缘层上形成第一过孔，使部分所述掺杂区裸露；
    在所述间绝缘层上形成第二金属层，经第三图案化处理，使所述第二金属层形成源漏极；
    在所述源漏极上形成平坦层。
  15. 根据权利要求14所述的制作方法，其中，所述间绝缘层包括位于所述栅极上的第一间绝缘层和位于所述第一间绝缘层上的第二间绝缘层。
  16. 根据权利要求15所述的制作方法，其中，
    所述第一间绝缘层的材料包括氮化硅；
    所述第二间绝缘层的材料包括氧化硅。
  17. 根据权利要求13所述的制作方法，其中，以所述第一光阻层、所述栅极作为阻挡层，对所述栅绝缘层进行第二掺杂工艺，使所述第一区所对应的所述栅绝缘层形成第一保护区、所述第二区所对应的所述栅绝缘层形成第二保护区的步骤包括：
    以所述第一光阻层、所述栅极为阻挡层，使用含氟的等离子对所述栅绝缘层进行掺杂，使所述第一区所对应的所述栅绝缘层形成含氟的第一保护区、所述第二区所对应的所述栅绝缘层形成含氟的第二保护区；
    其中，所述第一保护区及所述第二保护区位于所述掺杂区上，且紧邻所述沟道区设置。
  18. 根据权利要求13所述的制作方法，其中，所述第一保护区及所述第二保护区的材料包括氮氟化硅或氟氧化硅中的一种或一种以上的组合物。
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