WO2020133672A1 - 阵列基板及其制作方法、显示面板 - Google Patents

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WO2020133672A1
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array substrate
active layer
electrode
drain
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陈书志
陈俊吉
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates

Definitions

  • the present application relates to the field of display, in particular to an array substrate, a manufacturing method thereof, and a display panel.
  • metal oxide-based thin film transistors have received more and more attention because of their advantages of high mobility, good light transmittance, stable thin film structure, low manufacturing temperature, and low cost.
  • metal oxide TFTs represented by indium gallium zinc oxide (In-Ga-Zn-O, IGZO) are highly compatible with current a-Si TFTs, and are thus obtained in the production of large-size display panels Has been widely used.
  • the method for preparing a thin film transistor in the prior art includes four photomask steps, respectively:
  • the array substrate manufacturing process adopts a photomask process, which is used many times, and the production process is complicated and the cost is high.
  • an array substrate including:
  • An active layer provided on the substrate
  • a gate insulating layer provided on the active layer
  • the active layer includes source and drain at both ends, and a channel region between the source and the drain.
  • the material for manufacturing the active layer includes one of polysilicon and indium gallium zinc oxide.
  • the preparation material of the active layer includes indium gallium zinc oxide.
  • the active layer further includes a pixel electrode, and the pixel electrode is located on a side of the channel region away from the source electrode.
  • the position and pattern of the gate insulating layer correspond to the position and pattern of the channel region.
  • the array substrate further includes:
  • a passivation layer disposed above the metal layer and covering the active layer
  • a transparent electrode provided on the passivation layer.
  • the pixel electrode, the source electrode and the drain electrode are arranged in the same layer.
  • a method for manufacturing an array substrate including:
  • Step S10 Provide a substrate
  • Step S20 forming a layer patterned channel layer on the substrate through a first photomask process
  • Step S30 forming a stacked patterned gate insulating layer and a patterned metal layer on the substrate through a second photomask process, the gate insulating layer being in contact with the channel layer;
  • Step S40 the metal layer is used as a photomask, and ion implantation is performed on both ends of the channel layer to form an active layer, the active layer includes a channel region in the middle, and Source and drain.
  • the material for manufacturing the active layer includes one of polysilicon and indium gallium zinc oxide.
  • the preparation material of the active layer includes indium gallium zinc oxide
  • the active layer further includes a pixel electrode
  • the pixel electrode is located on a side of the channel region away from the source electrode ,
  • the pixel electrode, the source electrode and the drain electrode are formed in the same ion implantation.
  • a plasma process is used to ion implant the channel layer.
  • the manufacturing method of the array substrate further includes:
  • Step S50 forming a non-metal layer on the metal layer, and patterning the non-metal layer using a third photomask process to form a passivation layer;
  • Step S60 forming a transparent electrode on the passivation layer.
  • a display panel which includes an array substrate and a color filter substrate disposed oppositely, the array substrate including:
  • An active layer provided on the substrate
  • a gate insulating layer provided on the active layer
  • the active layer includes source and drain at both ends, and a channel region between the source and the drain.
  • the material for manufacturing the active layer includes one of polysilicon and indium gallium zinc oxide.
  • the preparation material of the active layer includes indium gallium zinc oxide.
  • the active layer further includes a pixel electrode, and the pixel electrode is located on a side of the channel region away from the source electrode.
  • the position and pattern of the gate insulating layer correspond to the position and pattern of the channel region.
  • the array substrate further includes:
  • a passivation layer disposed above the metal layer and covering the active layer
  • a transparent electrode provided on the passivation layer.
  • the pixel electrode, the source electrode and the drain electrode are arranged in the same layer.
  • FIG. 1 is a schematic structural diagram of an array substrate provided by a first embodiment of this application;
  • FIG. 2 is a schematic structural diagram of an array substrate provided by a second embodiment of this application.
  • FIG. 3 is a schematic structural diagram of an array substrate provided by a third embodiment of the present application.
  • FIG. 4 is a schematic structural diagram of an array substrate provided by a fourth embodiment of the present application.
  • FIG. 5 is a schematic flow chart of a method for manufacturing an array substrate provided by a fifth embodiment of the present application.
  • 6a-6c are schematic structural diagrams of a method for manufacturing an array substrate provided in a fifth embodiment of the present application.
  • FIG. 7 is a schematic structural diagram of an array substrate in a method for manufacturing an array substrate provided in a sixth embodiment of the present application.
  • the present application provides an array substrate, a manufacturing method thereof, and a display panel, to solve the problems that the existing array substrate manufacturing process uses a photomask process more times, the production process is complicated, and the cost is higher.
  • FIG. 1 is a schematic structural diagram of an array substrate according to a first embodiment of the present application.
  • the present application provides an array substrate 100 including a substrate 11, an active layer 12, a gate insulating layer 13, and a metal layer 14.
  • the substrate 11 is one of a flexible substrate and a rigid substrate.
  • the flexible substrate is made of polyimide.
  • the rigid substrate is made of a glass substrate.
  • the material for preparing the active layer 12 includes but is not limited to one of polysilicon and indium gallium zinc oxide (IGZO).
  • IGZO indium gallium zinc oxide
  • the indium gallium zinc oxide is a transparent material.
  • the active layer 12 includes a source 121 and a drain 122 at both ends, and a channel region 123 between the source 121 and the drain 122.
  • the source electrode 121 and the drain electrode 122 in this application are directly disposed on both sides of the channel region 123, thereby avoiding the increase in the number of film layers caused by separately setting the source electrode 121 and the drain electrode 122.
  • the problem of the increase in the mask process further saves the manufacturing cost of the array substrate 100.
  • FIG. 2 is a schematic structural diagram of an array substrate provided by a second embodiment of the present application.
  • the active layer 12 is made of indium gallium zinc oxide. Since the indium gallium zinc oxide is a transparent material, the pixel electrode 124 of the array substrate 100 can also be provided in the same layer as the channel region 123 and the source 121 and the drain 122.
  • the active layer 12 further includes a pixel electrode 124, which is located on the side of the channel region 123 away from the source electrode 121, that is, the source electrode 121 is located on the side of the channel region 123,
  • the drain 122 and the pixel electrode 124 are located on the other side of the channel region 123, thereby avoiding separate preparation of the pixel electrode 124 and simplifying the film layer structure of the array substrate 100.
  • the material for preparing the gate insulating layer 13 includes at least one of silicon nitride and silicon oxide, and the gate insulating layer 13 is used to protect the metal layer 14.
  • the position and pattern of the gate insulating layer 13 correspond to the position and pattern of the channel region 123.
  • the metal layer 14 is a gate metal layer.
  • the material for preparing the metal layer 14 includes one of aluminum, copper, and aluminum neodymium alloy.
  • FIG. 3 is a schematic structural diagram of an array substrate according to a third embodiment of the present application.
  • FIG. 4 is a schematic structural diagram of an array substrate according to a fourth embodiment of the present application.
  • the difference between the third embodiment and the fourth embodiment of the present application lies in whether the pixel electrode 124 in the array substrate 100 is arranged in the same layer as the source 121, the drain 122, and the channel region 123.
  • Specific applications can be set according to actual conditions. Here No limitation.
  • the array substrate 100 further includes a passivation layer 15 and a transparent electrode 16 disposed on the metal layer 14;
  • the passivation layer 15 is disposed above the metal layer 14 and covers the active layer 12;
  • the transparent electrode 16 is provided on the passivation layer 15.
  • FIG. 5 is a schematic flowchart of a method for manufacturing an array substrate according to a fifth embodiment of the present application.
  • a method for manufacturing an array substrate including the following steps.
  • step S10 a substrate 11 is provided.
  • the substrate 11 is one of a flexible substrate and a rigid substrate.
  • the flexible substrate is made of polyimide.
  • the rigid substrate is made of a glass substrate.
  • Step S20 forming a layer patterned channel layer 17 on the substrate through a first photomask process.
  • the channel layer 17 is ion-implanted to form the active layer 12, and the material for preparing the channel layer 17 includes but is not limited to one of polysilicon and indium gallium zinc oxide.
  • step S30 a stacked patterned gate insulating layer 13 and a patterned metal layer 14 are formed on the substrate by a second photomask process, and the gate insulating layer 13 is in contact with the channel layer 17.
  • the step S30 specifically includes: sequentially depositing a non-metallic film layer and a metal film layer on the channel layer 17, and patterning the non-metallic film layer and the metal film layer using a second photomask process to form a pattern Gate insulation layer 13 and patterned metal layer 14.
  • step S40 using the metal layer 14 as a photomask, ion implanting the two ends of the channel layer 17 to form an active layer 12, the active layer 12 includes a channel region 123 in the middle And the source 121 and the drain 122 located at both ends of the channel region 123 respectively.
  • the channel region 123 is an undoped region, which is a semiconductor; the source 121 and the drain 122 at both ends are ion-doped and are conductors .
  • FIG. 7 is a schematic structural diagram of an array substrate in a method for manufacturing an array substrate according to a sixth embodiment of the present application.
  • the preparation material of the active layer 12 includes indium gallium zinc oxide
  • the active layer 12 further includes a pixel electrode 124
  • the pixel electrode 124 is located in the channel region 123 away from the source
  • the pixel electrode 124, the source electrode 121 and the drain electrode 122 are formed in the same ion implantation, thereby avoiding the separate preparation of the pixel electrode 124 and simplifying the film layer structure of the array substrate 100 .
  • a plasma process is used to ion implant the channel layer 17.
  • the manufacturing method of the array substrate 100 further includes:
  • Step S50 forming a non-metal layer on the metal layer 14, and patterning the non-metal layer using a third photomask process to form a passivation layer 15.
  • Step S60 forming a transparent electrode 16 on the passivation layer 15.
  • the step S60 specifically includes: coating a photoresist layer on the passivation layer 15 outside the coverage area of the transparent electrode 16, depositing the transparent electrode 16 on the passivation layer 15, and peeling off The photoresist layer forms a transparent electrode 16.

Landscapes

  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本申请提出了一种阵列基板及其制作方法、显示面板。该阵列基板包括基板。设置在基板上的有源层。设置在有源层上的栅绝缘层。设置在栅绝缘层上的金属层。其中，该有源层包括两端的源极和漏极，以及位于该源极和漏极之间的沟道区。

Description

阵列基板及其制作方法、显示面板 技术领域
本申请涉及显示领域，特别涉及一种阵列基板及其制作方法、显示面板。
 背景技术
近年来，基于金属氧化物的薄膜晶体管因为其迁移率高、透光性好、薄膜结构稳定、制备温度低以及成本低等优点受到越来越多的重视。特别是以铟镓锌氧化物(In-Ga-Zn-O,IGZO)为代表的金属氧化物TFT，与目前a-Si TFT制成兼容性较高，因而在大尺寸显示面板的生产中得到了广泛的应用。
现有技术中制备薄膜晶体管的方法包括四个光罩步骤，分别为：
使用第一光罩在基板上制作有源层图案；
使用第二光罩制作第一绝缘层图案；
使用第三光罩制作金属层图案；
使用第四光罩制作第二绝缘层图案；
使用第五光罩制作漏极和源极图案。
因此，如何节省光罩的成本及简化工艺为业界所持续研究的课题。
 技术问题
阵列基板制程采用光罩工艺使用次数较多，生产工艺复杂且成本较高的问题。
 技术解决方案
为解决上述问题，本申请提供的技术方案如下：
根据本申请的一个方面，提供了一种阵列基板，包括：
基板；
设置在所述基板上的有源层；
设置在所述有源层上的栅绝缘层；
设置在所述栅绝缘层上的金属层；
其中，所述有源层包括两端的源极和漏极，以及位于所述源极和所述漏极之间的沟道区。
根据本申请一实施例，所述有源层的制作材料包括多晶硅和铟镓锌氧化物中的其中一者。
根据本申请一实施例，所述有源层的制备材料包括铟镓锌氧化物。
根据本申请一实施例，所述有源层还包括像素电极，所述像素电极位于所述沟道区远离所述源极的一侧。
根据本申请一实施例，所述栅绝缘层的位置和图案与所述沟道区的位置和图案相对应。
根据本申请一实施例，所述阵列基板还包括：
设置在所述金属层上方并覆盖所述有源层的钝化层；
设置在所述钝化层上的透明电极。
根据本申请一实施例，所述像素电极、所述源极和所述漏极同层设置。
根据本申请的另一个发明、还提供了一种阵列基板的制作方法，包括：
步骤S10、提供一基板；
步骤S20、在所述基板上通过第一光罩工艺形成层图案化的通道层；
步骤S30、在所述基板上通过第二光罩工艺形成层叠设置的图案化的栅绝缘层和图案化的金属层，所述栅绝缘层与所述通道层接触；
步骤S40、以所述金属层作为光罩，对所述通道层的两端进行离子注入以形成有源层，所述有源层包括中间的沟道区以及分别位于所述沟道区两端的源极和漏极。
根据本申请一实施例，所述有源层的制作材料包括多晶硅和铟镓锌氧化物中的其中一者。
根据本申请一实施例，所述有源层的制备材料包括铟镓锌氧化物，所述有源层还包括像素电极，所述像素电极位于所述沟道区远离所述源极的一侧，所述像素电极、所述源极与所述漏极在同一道离子注入中形成。
根据本申请一实施例，采用电浆工艺对所述通道层进行离子注入。
根据本申请一实施例，所述阵列基板的制作方法还包括：
步骤S50、在所述金属层上形成非金属层，采用第三光罩工艺对所述非金属层进行图案化以形成钝化层；
步骤S60、在所述钝化层上形成透明电极。
根据本申请的又一个方面，还提供了一种显示面板，其包括相对设置的阵列基板和彩膜基板，所述阵列基板包括：
基板；
设置在所述基板上的有源层；
设置在所述有源层上的栅绝缘层；
设置在所述栅绝缘层上的金属层；
其中，所述有源层包括两端的源极和漏极，以及位于所述源极和所述漏极之间的沟道区。
根据本申请一实施例，所述有源层的制作材料包括多晶硅和铟镓锌氧化物中的其中一者。
根据本申请一实施例，所述有源层的制备材料包括铟镓锌氧化物.
根据本申请一实施例，所述有源层还包括像素电极，所述像素电极位于所述沟道区远离所述源极的一侧。
根据本申请一实施例，所述栅绝缘层的位置和图案与所述沟道区的位置和图案相对应。
根据本申请一实施例，所述阵列基板还包括：
设置在所述金属层上方并覆盖所述有源层的钝化层；
设置在所述钝化层上的透明电极。
根据本申请一实施例，所述像素电极、所述源极和所述漏极同层设置。
 有益效果
有益效果：本申请通过将有源层的两端直接作为源极和漏极使用，从而在省掉一层绝缘层的基础上，能够减少两道光罩制程，有效的简化了阵列基板的制作工艺，减少了产品的成本。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请第一实施例提供的阵列基板的结构示意图；
图2为本申请第二实施例提供的阵列基板的结构示意图；
图3为本申请第三实施例提供的阵列基板的结构示意图；
图4为本申请第四实施例提供的阵列基板的结构示意图；
图5为本申请第五实施例提供的阵列基板的制作方法的流程示意图；
图6a-6c为本申请第五实施例提供的阵列基板的制作方法的结构示意图；
图7为本申请第六实施例提供的阵列基板的制作方法中阵列基板的结构示意图。
 本发明的实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
本申请提供一种阵列基板及其制作方法、显示面板，以解决现有阵列基板制程采用光罩工艺使用次数较多，生产工艺复杂且成本较高的问题。
请参阅图1，图1为本申请第一实施例提供的阵列基板的结构示意图。
本申请提供了一种阵列基板100，包括基板11、有源层12、栅绝缘层13、金属层14。
在一种实施例中，所述基板11为柔性基板和刚性基板中的其中一者。
在一种实施例中，所述柔性基板的制备材料为聚酰亚胺。
在一种实施例中，所述刚性基板的制备材料为玻璃基板。
在一种实施例中，所述有源层12的制备材料包括但不仅限于多晶硅和铟镓锌氧化物（IGZO）中的其中一者。所述铟镓锌氧化物为透明材料。
所述有源层12包括两端的源极121和漏极122，以及位于所述源极121和所述漏极122之间的沟道区123。
相对于现有的阵列基板，本申请中的源极121与漏极122直接设置在沟道区123的两侧，从而避免了单独设置源极121、漏极122导致的膜层数目增加，光罩工艺增加的问题，进而节省了阵列基板100的制备成本。
请参阅图2，图2为本申请第二实施例提供的阵列基板的结构示意图。
在一种实施例中，所述有源层12的制备材料包括铟镓锌氧化物。由于铟镓锌氧化物为透明材料，因此阵列基板100的像素电极124也能够与沟道区123、源极121个漏极122同层设置。
所述有源层12还包括像素电极124，所述像素电极124位于所述沟道区123远离所述源极121的一侧，即所述源极121位于所述沟道区123一侧，所述漏极122和所述像素电极124位于所述沟道区123的另一侧，从而避免了像素电极124的单独制备，简化了阵列基板100的膜层结构。
在一种实施例中，所述栅绝缘层13的制备材料包括氮化硅和氧化硅中的至少一者，所述栅绝缘层13用于保护所述金属层14。
在一种实施例中，所述栅绝缘层13的位置和图案与所述沟道区123的位置和图案相对应。
在一种实施例中，所述金属层14为栅极金属层。
在一种实施例中，所述金属层14的制备材料包括铝、铜、铝钕合金中的其中一者。
请参阅图3，图3为本申请第三实施例提供的阵列基板的结构示意图。
请参阅图4，图4为本申请第四实施例提供的阵列基板的结构示意图。
本申请第三实施例和第四实施例的区别在于阵列基板100中的像素电极124是否与源极121、漏极122和沟道区123同层设置，具体应用可根据实际情况进行设置，这里不做限定。
在一种实施例中，所述阵列基板100还包括设置在所述金属层14上的钝化层15和透明电极16；
其中，所述钝化层15在设置在所述金属层14上方并覆盖所述有源层12；
所述透明电极16设置在所述钝化层15上。
请参阅图5，图5为本申请第五实施例提供的阵列基板的制作方法的流程示意图。
根据本申请的另一个方面，还提供了一种阵列基板的制作方法，包括以下步骤。
请参阅图6a，步骤S10、提供一种基板11。
在一种实施例中，所述基板11为柔性基板和刚性基板中的其中一者。
在一种实施例中，所述柔性基板的制备材料为聚酰亚胺。
在一种实施例中，所述刚性基板的制备材料为玻璃基板。
步骤S20、在所述基板上通过第一光罩工艺形成层图案化的通道层17。
所述通道层17经过离子注入形成有源层12，所述通道层17的制备材料包括但不仅限于多晶硅和铟镓锌氧化物中的其中一者。
请参阅图6b，步骤S30、在所述基板上通过第二光罩工艺形成层叠设置的图案化的栅绝缘层13和图案化的金属层14，所述栅绝缘层13与通道层17接触。
所述步骤S30具体包括：在所述通道层17上依次沉积非金属膜层和金属膜层，采用第二光罩工艺对所述非金属膜层和所述金属膜层图案化，进而形成图案化的栅绝缘层13和图案化的金属层14。
请参阅图6c，步骤S40、以所述金属层14作为光罩，对所述通道层17的两端进行离子注入以形成有源层12，所述有源层12包括中间的沟道区123以及分别位于所述沟道区123两端的源极121和漏极122。
由于所述沟道区123所在位置被所述金属层14遮挡，因此所述沟道区123为未掺杂区，为半导体；两端的源极121和漏极122均有离子掺杂，为导体。
请参阅图7，为本申请第六实施例提供的阵列基板的制作方法中阵列基板的结构示意图。
在一实施例中，所述有源层12的制备材料包括铟镓锌氧化物，所述有源层12还包括像素电极124，所述像素电极124位于所述沟道区123远离所述源极121的一侧，所述像素电极124、所述源极121与所述漏极122在同一道离子注入中形成，从而避免了像素电极124的单独制备，简化了阵列基板100的膜层结构。
在一实施例中，采用电浆工艺对所述通道层17进行离子注入。
在一实施例中，所述阵列基板100的制作方法还包括：
步骤S50、在所述金属层14上形成非金属层，采用第三光罩工艺对所述非金属层进行图案化以形成钝化层15。
步骤S60、在所述钝化层15上形成透明电极16。
在一实施例中，所述步骤S60具体包括：在所述钝化层15上处透明电极16覆盖区以外的区域涂布光阻层，在所述钝化层15上沉积透明电极16，剥离所述光阻层，形成透明电极16。
有益效果：本申请通过将有源层的两端直接作为源极和漏极使用，从而在省掉一层绝缘层的基础上，能够减少两道光罩制程，有效的简化了阵列基板的制作工艺，减少了产品的成本。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (19)

  1. 一种阵列基板，其包括：
    基板；
    设置在所述基板上的有源层；
    设置在所述有源层上的栅绝缘层；
    设置在所述栅绝缘层上的金属层；
    其中，所述有源层包括两端的源极和漏极，以及位于所述源极和所述漏极之间的沟道区。
  2. 根据权利要求1所述的阵列基板，其中，所述有源层的制作材料包括多晶硅和铟镓锌氧化物中的其中一者。
  3. 根据权利要求1所述的阵列基板，其中，所述有源层的制备材料包括铟镓锌氧化物.
  4. 根据权利要求3所述的阵列基板，其中，所述有源层还包括像素电极，所述像素电极位于所述沟道区远离所述源极的一侧。
  5. 根据权利要求1所述的阵列基板，其中，所述栅绝缘层的位置和图案与所述沟道区的位置和图案相对应。
  6. 根据权利要求1所述的阵列基板，其中，所述阵列基板还包括：
    设置在所述金属层上方并覆盖所述有源层的钝化层；
    设置在所述钝化层上的透明电极。
  7. 根据权利要求1所述的阵列基板，其中，所述像素电极、所述源极和所述漏极同层设置。
  8. 一种阵列基板的制作方法，其包括：
    步骤S10、提供一基板；
    步骤S20、在所述基板上通过第一光罩工艺形成层图案化的通道层；
    步骤S30、在所述通道层上通过第二光罩工艺形成层叠设置的图案化的栅绝缘层和图案化的金属层，所述栅绝缘层与所述通道层接触；
    步骤S40、以所述金属层作为光罩，对所述通道层的两端进行离子注入以形成有源层，所述有源层包括中间的沟道区以及分别位于所述沟道区两端的源极和漏极。
  9. 根据权利要求8所述的阵列基板的制作方法，其中，所述有源层的制作材料包括多晶硅和铟镓锌氧化物中的其中一者。
  10. 根据权利要求8所述的阵列基板的制作方法，其中，所述有源层的制备材料包括铟镓锌氧化物，所述有源层还包括像素电极，所述像素电极位于所述沟道区远离所述源极的一侧，所述像素电极、所述源极与所述漏极在同一道离子注入中形成。
  11. 根据权利要求8所述的阵列基板的制作方法，其中，采用电浆工艺对所述通道层进行离子注入。
  12. 根据权利要求8所述的阵列基板的制作方法，其中，还包括：
    步骤S50、在所述金属层上形成非金属层，采用第三光罩工艺对所述非金属层进行图案化以形成钝化层；
    步骤S60、在所述钝化层上形成透明电极。
  13. 一种显示面板，其包括相对设置的阵列基板和彩膜基板，所述阵列基板包括：
    基板；
    设置在所述基板上的有源层；
    设置在所述有源层上的栅绝缘层；
    设置在所述栅绝缘层上的金属层；
    其中，所述有源层包括两端的源极和漏极，以及位于所述源极和所述漏极之间的沟道区。
  14. 根据权利要求13所述的显示面板，其中，所述有源层的制作材料包括多晶硅和铟镓锌氧化物中的其中一者。
  15. 根据权利要求13所述的显示面板，其中，所述有源层的制备材料包括铟镓锌氧化物.
  16. 根据权利要求15所述的显示面板，其中，所述有源层还包括像素电极，所述像素电极位于所述沟道区远离所述源极的一侧。
  17. 根据权利要求13所述的显示面板，其中，所述栅绝缘层的位置和图案与所述沟道区的位置和图案相对应。
  18. 根据权利要求13所述的显示面板，其中，所述阵列基板还包括：
    设置在所述金属层上方并覆盖所述有源层的钝化层；
    设置在所述钝化层上的透明电极。
  19. 根据权利要求13所述的显示面板，其中，所述像素电极、所述源极和所述漏极同层设置。
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