WO2020129414A1 - 集積回路、電源回路 - Google Patents

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Definitions

  • the present invention relates to an integrated circuit and a power supply circuit.
  • An AC-DC converter is a circuit that generates an output voltage at a target level from an AC voltage. Generally, when the input AC voltage is cut off, the output voltage drops. In such a case, since the load of the AC-DC converter may not operate normally, the AC-DC converter may be provided with a detection circuit that detects that the AC voltage is cut off (for example, Patent Document 1).
  • the detection circuit that detects the interruption of the AC voltage is made up of many discrete components, which leads to an increase in the cost of the AC-DC converter.
  • the present invention has been made in view of the above conventional problems, and an object thereof is to provide an integrated circuit capable of detecting interruption of an AC voltage at low cost.
  • a first aspect of the present invention for solving the above-mentioned problems is based on an inductor current flowing in an inductor to which a voltage from a rectifier circuit that rectifies an AC voltage is applied, and an output voltage generated from the AC voltage.
  • a second aspect of the present invention is a power supply circuit that generates an output voltage from a predetermined AC voltage, and a rectifier circuit that rectifies the predetermined AC voltage and an inductor to which the voltage from the rectifier circuit is applied.
  • an integrated circuit that drives a transistor that controls the inductor current based on the inductor current flowing in the inductor and the output voltage the integrated circuit including: a current value of the inductor current; A state in which the current value of the inductor current is smaller than the first current value based on a comparison circuit that compares the current value and a first comparison result indicating that the current value of the inductor current is larger than the first current value.
  • a timer circuit that outputs a first signal that indicates that the AC voltage has been cut off when the AC voltage continues for a predetermined time.
  • FIG. 3 is a diagram showing an example of an AC-DC converter 10. It is a figure which shows an example of power factor improvement IC25. It is a figure for explaining operation of power factor improvement IC25.
  • FIG. 6 is a diagram for explaining the operation of the AC-DC converter 10 when an AC voltage is input. It is a figure for demonstrating operation
  • FIG. 1 is a diagram showing a configuration of an AC-DC converter 10 which is an embodiment of the present invention.
  • the AC-DC converter 10 is a step-up chopper type power supply circuit that generates an output voltage Vout of a target level from an AC voltage Vac of a commercial power supply.
  • the load 11 is, for example, a DC-DC converter or an electronic device that operates with a DC voltage
  • the microcomputer 12 is a control circuit that reduces the power consumption of the load 11, for example, when the AC voltage Vac is cut off.
  • the AC-DC converter 10 includes a full-wave rectifier circuit 20, capacitors 21, 22, 34, an inductor 23, a diode 24, a power factor correction IC 25, an NMOS transistor 26, and resistors 30 to 33.
  • the full-wave rectifier circuit 20 full-wave rectifies the applied predetermined AC voltage Vac and outputs it as the voltage Vrec to the capacitor 21 and the inductor 23.
  • the AC voltage Vac is, for example, a voltage of 100 to 240 V and a frequency of 50 to 60 Hz.
  • the capacitor 21 smoothes the voltage Vrec, and the capacitor 22 constitutes a step-up chopper circuit together with the inductor 23, the diode 24, and the NMOS transistor 26. Therefore, the charging voltage of the capacitor 22 becomes the DC output voltage Vout.
  • the output voltage Vout is 400V, for example.
  • the power factor correction IC 25 is an integrated circuit that controls switching of the NMOS transistor 26 so that the level of the output voltage Vout becomes a target level (for example, 400 V) while improving the power factor of the AC-DC converter 10. Specifically, the power factor correction IC 25 drives the NMOS transistor 26 based on the inductor current IL flowing in the inductor 23 and the output voltage Vout. Although details of the power factor correction IC 25 will be described later, the power factor correction IC 25 is provided with terminals CS, FB, CONT, COMP, and OUT. The power factor correction IC 25 is provided with terminals other than the above-mentioned five terminals CS, FB, CONT, COMP and OUT, but they are omitted here for convenience.
  • the NMOS transistor 26 is a transistor for controlling electric power to the load 11 of the AC-DC converter 10.
  • the NMOS transistor 26 is a MOS (Metal Oxide Semiconductor) transistor in the present embodiment, the present invention is not limited to this.
  • the NMOS transistor 26 may be, for example, a bipolar transistor or an IGBT (Insulated Gate Bipolar Transistor) as long as it can control power.
  • the gate electrode of the NMOS transistor 26 is connected so as to be driven by the signal from the terminal OUT.
  • the resistor 35, the resistor 36, and the diode 37 are connected between the gate electrode of the NMOS transistor 26 and the terminal OUT.
  • the resistors 30 and 31 form a voltage dividing circuit for dividing the output voltage Vout, and generate a feedback voltage Vfb used when switching the NMOS transistor 26.
  • the feedback voltage Vfb generated at the node to which the resistors 30 and 31 are connected is applied to the terminal FB.
  • the resistor 32 is a resistor for detecting the inductor current IL, one end of which is connected to the source electrode of the NMOS transistor 26 and the other end of which is connected to the terminal CS.
  • the voltage indicating the inductor current IL which is input to the terminal CS, is the voltage Vcs.
  • the voltage Vcs is a voltage applied to the terminal CS from an inverting amplifier circuit (not shown) that inverts and amplifies the voltage generated in the resistor 32 with the source electrode of the grounded NMOS transistor 26 as a reference (0 V), for example. You can In this case, the voltage Vcs applied to the terminal CS increases as the inductor current IL increases. Such positive/negative inversion may be performed inside the power factor correction IC 25.
  • the resistor 33 and the capacitor 34 which will be described in detail later, are elements for phase compensation of the power factor correction IC 25 that is feedback-controlled, and are provided between the terminal COMP and the ground.
  • FIG. 2 is a diagram showing an example of the configuration of the power factor correction IC 25.
  • the power factor correction IC 25 is configured to include a drive signal generation circuit 50, a drive circuit 51, a comparator 52, and a detection circuit 53.
  • the terminals are drawn at positions different from those in FIG. 1 for the sake of convenience, for example, the terminal CONT is provided on the same side as the terminal OUT, but wirings, elements, etc. connected to the respective terminals are not shown in the drawing. 1 and FIG. 2 are the same.
  • the drive signal generation circuit 50 is a circuit that generates a drive signal Vq1 that turns on and off the NMOS transistor 26 based on the voltage Vcs indicating the inductor current IL and the feedback voltage Vfb.
  • the drive signal generation circuit 50 includes comparators 70 and 77, a delay circuit 71, a pulse circuit 72, a turn-on timer circuit 73, OR circuits 74 and 78, an error amplification circuit 75, an oscillation circuit 76, and an SR flip-flop 79. It
  • the comparator 70 is a circuit that detects whether the current value of the inductor current IL is substantially zero. Specifically, the comparator 70 has a voltage Vcs applied to the terminal CS and a reference voltage Vref1 (for example, several mV) which is slightly larger than zero and corresponds to a current value Ia (second current value) of several mA, for example. Are compared with each other to detect whether the current value of the inductor current IL is substantially zero (hereinafter, "nearly zero" is simply referred to as zero for convenience).
  • H-level high-level (hereinafter, referred to as H-level) signal Vz indicating that the inductor current IL is zero is detected by the comparator. It is output from 70.
  • the delay circuit 71 delays and outputs the signal Vz for a predetermined time.
  • the pulse circuit 72 (first pulse circuit) outputs the H-level pulse signal Vp1 (first pulse signal) when the delay circuit 71 outputs the H-level signal Vz.
  • the turn-on timer circuit 73 (second pulse circuit) has a pulse signal Vp2 (second pulse circuit) for turning on the NMOS transistor 26 when the power factor correction IC 25 is activated or when the AC voltage Vac is cut off and the pulse signal Vp1 is not output. 2 pulse signal) is output. Specifically, when the pulse signal Vp1 is not output for a predetermined period, the H-level pulse signal Vp2 is output for each predetermined cycle.
  • the OR circuit 74 calculates and outputs the logical sum of the pulse signals Vp1 and Vp2. Therefore, in this embodiment, the OR circuit 74 outputs the pulse signal Vp1 or the pulse signal Vp2 as the pulse signal Vp3.
  • the error amplification circuit 75 is a circuit that amplifies an error between the feedback voltage Vfb applied to the terminal FB and a predetermined reference voltage Vref0.
  • the reference voltage Vref0 is a voltage determined according to the output voltage Vout of the target level.
  • a resistor 33 and a capacitor 34 for phase compensation are connected between the output of the error amplification circuit 75 and the ground via a terminal COMP.
  • the voltage at the node where the output of the error amplification circuit 75 and the terminal COMP are connected is referred to as voltage Ve.
  • the oscillation circuit 76 outputs a ramp wave Vr whose amplitude gradually increases each time the high-level pulse signal Vp3 is input.
  • the comparator 77 compares the magnitude of the voltage Ve with the magnitude of the ramp wave Vr and outputs a signal Vc1 as a comparison result.
  • the voltage Ve is applied to the inverting input terminal of the error amplifying circuit 75
  • the ramp wave Vr is applied to the non-inverting input terminal of the error amplifying circuit 75. Therefore, when the level of the ramp wave Vr is lower than the level of the voltage Ve, the signal Vc1 becomes low level (hereinafter, referred to as L level), and when the level of the ramp wave Vr becomes higher than the level of the voltage Ve, the signal Vc1 becomes H. It becomes a level.
  • the OR circuit 78 calculates the logical sum of the signal Vc1 and an H level signal Voc (described later) indicating that an overcurrent has occurred, and outputs the result. Therefore, the OR circuit 78 outputs the H-level signal Vc1 or the signal Voc as the pulse signal Vp4.
  • the signal Vp3 is input to the S input of the SR flip-flop 79 (driving signal output circuit), and the signal Vp4 is input to the R input. Therefore, the drive signal Vq1 which is the Q output of the SR flip-flop 79 becomes H level when the signal Vp3 becomes H level. On the other hand, when the signal Vp4 goes high, the drive signal Vq1 goes low.
  • the drive circuit 51 is a buffer circuit that drives the NMOS transistor 26 based on the drive signal Vq1. Specifically, the drive circuit 51 drives the NMOS transistor 26 having a large gate capacitance and the like with the signal Vdr having the same logic level as the input signal. Further, the drive circuit 51 turns on the NMOS transistor 26 based on the H level drive signal Vq1, and turns off the NMOS transistor 26 based on the L level drive signal Vq1.
  • the comparator 52 is a circuit for detecting whether the inductor current IL is in an overcurrent state by comparing the voltage Vcs and the reference voltage Vref2.
  • the “overcurrent” means a state in which the inductor current IL has a current value Ib (for example, a current value which is 90% of the current value allowed for the inductor 23 and the NMOS transistor 26). Therefore, in the present embodiment, the level of the voltage Vref2 is set so that the voltage Vcs becomes higher than the reference voltage Vref2 when the inductor current IL exceeds the current value Ib.
  • the comparator 52 changes the voltage Voc to the H level when the voltage Vcs becomes larger than the reference voltage Vref2 in the overcurrent state. As a result, the drive signal Vq1 becomes L level, and as a result, the NMOS transistor 26 is turned off.
  • the detection circuit 53 is a circuit for detecting whether or not the AC voltage Vac is cut off.
  • the “state in which the AC voltage Vac is cut off” means, for example, a state in which the AC voltage Vac is not supplied to the AC-DC converter 10 and is not applied to the full-wave rectification circuit 20.
  • the detection circuit 53 includes a comparator 100 and a timer circuit 101.
  • the comparator 100 is a circuit that compares the current value of the inductor current IL with the current value Ic based on the magnitude of the voltage Vcs and the voltage Vref3.
  • the “current value Ic (first current value)” is, for example, a positive current value (for example, several tens mA) that is larger than the current value Ia detected by the comparator 70 and is close to zero.
  • the signal Vc2 output as a comparison result from the comparator 100 becomes L level when the current value of the inductor current IL is larger than the current value Ic, and becomes H level when it is smaller than the current value Ic.
  • the timer circuit 101 is a circuit for measuring a state where the current value of the inductor current IL is smaller than the current value Ic.
  • the timer circuit 101 When the current value of the inductor current IL is smaller than the current value Ic for a predetermined time Tx, the timer circuit 101 outputs an H-level signal Vd (first signal) indicating that the AC voltage Vac is cut off. Output.
  • Vd first signal
  • the timer circuit 101 outputs an L level signal.
  • Vd second signal
  • the “predetermined time Tx” is a time set to determine whether or not the AC voltage Vac is cut off based on the state in which the current value of the inductor current IL is smaller than the current value Ic. Therefore, the “predetermined time Tx” is, for example, when the consumption current of the load 11 is a predetermined value, in the half cycle of the AC voltage Vac, the AC voltage Vac is applied to the full-wave rectification circuit 20, and the NMOS transistor is used. It is set so that the inductor current IL when 26 is turned on is longer than the period when it is smaller than the current value Ic and shorter than the half cycle of the AC voltage Vac. For example, when the half cycle of the AC voltage Vac is 10 ms, the predetermined time Tx is 1.5 ms, and a time of about 10 to 20% of the half cycle is set.
  • the timer circuit 101 includes a D flip-flop 110, a counter 111, and a signal output circuit 112.
  • the signal Vc2 is input to the D input of the D flip-flop 110 (holding circuit), and the drive signal Vq1 is inverted and input to the C input. Therefore, when the D input is at the H level at the falling timing (timing at which the NMOS transistor 26 is turned off from on) when the drive signal Vq1 becomes the L level, that is, when the inductor current IL is smaller than the current value Ic, the Q output is output. It becomes H level. On the other hand, when the D input is at the L level at the timing when the drive signal Vq1 becomes the L level, that is, when the inductor current IL is larger than the current value Ic, the Q output becomes the L level.
  • the counter 111 increments the count value C based on the clock signal CLK having a predetermined cycle when the Q output of the D flip-flop 110 is at the H level. Further, the counter 111 resets the count value C when the Q output of the D flip-flop 110 is at the L level. Therefore, the count value C of the counter 111 is incremented when the H level signal Vc2 (first comparison result) indicating that the inductor current IL is smaller than the current value Ic is held in the D flip-flop 110. The count value C of the counter 111 is reset when the L-level signal Vc2 (second comparison result) indicating that the inductor current IL is larger than the current value Ic is held in the D flip-flop 110.
  • the signal output circuit 112 outputs an H level signal Vd (first signal) when the count value C of the counter 111 reaches a predetermined count value C1 corresponding to a predetermined time Tx. On the other hand, the signal output circuit 112 outputs the L-level signal Vd (second signal) until the count value C of the counter 111 reaches the count value C1.
  • the comparator 70 changes the signal Vz to the H level (not shown in FIG. 3). Further, at time t1 after the delay time of the delay circuit 71 has passed from time t0, the pulse circuit 72 outputs the pulse signal Vp1.
  • the SR flip-flop 79 outputs the drive signal Vq1 at H level, so that the signal Vdr also becomes H level.
  • the NMOS transistor 26 is turned on and the inductor current IL increases.
  • the pulse signal Vp1 when the pulse signal Vp1 is output, the pulse signal Vp3 also becomes the H level, so that the amplitude of the ramp wave Vr from the oscillation circuit 76 increases. Then, at time t2, when the amplitude level of the ramp wave Vr becomes higher than the level of the voltage Ve, the comparator 77 changes the signal Vc1 to the H level. As a result, the SR flip-flop 79 is reset and the signal Vdr also becomes L level. When the signal Vdr becomes L level, the NMOS transistor 26 is turned off, and the inductor current IL gradually decreases. When the inductor current IL decreases at time t3 and reaches the current value Ia, the operation at time t0 is repeated.
  • the feedback voltage Vfb becomes constant when the AC-DC converter 10 generates the output voltage Vout of the target level from the predetermined AC voltage Vac and supplies the power to the constant load.
  • the voltage Ve output from the error amplification circuit 75 is also constant, and thus the period during which the NMOS transistor 26 is turned on (for example, the period from time t0 to t1) is also constant.
  • the current value of the inductor current IL is also increased.
  • the peak waveform of the inductor current IL has the same waveform as the voltage Vrec, and the power factor is improved.
  • FIG. 6 is a diagram showing details of changes in main signals of the power factor correction IC 25 from the interruption of the AC voltage Vac to the return thereof.
  • the AC voltage Vac is cut off at time t100 and the AC voltage Vac is restored at time t101.
  • the power factor correction IC 25 operates as shown in FIGS. 3 and 4.
  • the D flip-flop 110 of the timer circuit 101 holds the signal Vc2 which is the comparison result from the comparator 100 at the timing when the signal Vq1 at time t11 becomes L level.
  • the D flip-flop 110 holds the L level signal Vc2.
  • the Q output of the D flip-flop 110 becomes L level, and the count value C of the counter 111 is also reset. Therefore, at time t11, the signal Vd from the signal output circuit 112 also becomes L level.
  • the NMOS transistor 26 When the signal Vq1 becomes H level at time t14 after the inductor current IL becomes zero, the NMOS transistor 26 is turned on.
  • the current value of the inductor current IL is also substantially zero and does not increase.
  • the D flip-flop 110 holds the signal Vc2 which is the comparison result from the comparator 100, as at times t11 and t13.
  • the comparator 100 outputs the H-level signal Vc2, so that the Q output of the D flip-flop 110 changes to the H level.
  • the counter 111 increments the count value C.
  • the turn-on timer circuit 73 outputs the pulse signal Vp2 instead of the pulse circuit 72.
  • the drive signal Vq1 also changes as shown in FIG. From time t16 to time t101 when the AC voltage Vac is restored, the current value of the inductor current IL is substantially zero. Therefore, during this period, the current value of the inductor current IL does not exceed the current value Ic. Therefore, during this period, the counter 111 is not reset and the count value C continues to be incremented.
  • the microcomputer 12 control circuit shown in FIG. 1 can set the load 11 to which the output voltage Vout is applied to a light load or a no load state (a state in which current consumption is small).
  • the NMOS transistor 26 is turned on based on the H-level signal Vq1, and the inductor current IL increases.
  • the microcomputer 12 shown in FIG. 1 stops the control for setting the load 11 to the light load state or the no load state.
  • the pulse circuit 72 restarts operation instead of the turn-on timer circuit 73. After that, for example, the operations from time t10 to t12 are repeated. As a result, the AC-DC converter 10 performs the operation described with reference to FIGS. Note that, as described above, the signal Vd from the detection circuit 53 is output to the terminal CONT. Therefore, the user of the power factor correction IC 25 can grasp that the AC voltage Vac is cut off by monitoring the level of the terminal CONT.
  • the AC-DC converter 10 of this embodiment has been described above.
  • the power factor correction IC 25 includes a detection circuit 53 that detects that the AC voltage Vac is cut off. Therefore, when implementing the AC-DC converter 10, it is not necessary to configure the circuit for detecting the AC voltage Vac with discrete components or the like. Therefore, by using the power factor correction IC 25, the AC-DC converter 10 can detect that the AC voltage Vac is cut off at low cost.
  • the inductor current IL also increases.
  • the interrupted AC voltage Vac is restored based on the signal Vc2 which is the result of comparison between the current value of the inductor current IL and the current value Ic (that is, the AC voltage Vac is completely reduced). Is being applied to the wave rectifier circuit 20). In this way, the power factor correction IC 25 can detect not only the interruption of the AC voltage Vac but also the restoration.
  • timer circuit 101 for example, a charging circuit or the like that charges a capacitor with a predetermined bias current may be used to measure the predetermined time Tx.
  • the use of the counter 111 allows the predetermined time Tx to be measured accurately.
  • the D flip-flop 110 of the present embodiment latches (holds) the signal Vc2 which is the comparison result of the comparator 100 at the falling timing of the drive signal Vq1, which is the timing when the NMOS transistor 26 is turned on. ..
  • the drive signal Vq1 is at the L level
  • the NMOS transistor 26 is in the on state, so that the inductor current IL corresponding to the AC voltage Vac flows in the state where the AC voltage Vac is input. ..
  • the signal Vc2 that is the comparison result of the inductor current IL and the current value Ic can be held at the timing when the NMOS transistor 26 is turned on, not at the timing when the NMOS transistor 26 is turned off. .. Therefore, the detection circuit 53 can accurately detect whether or not the AC voltage Vac is cut off.
  • the turn-on timer circuit 73 since the turn-on timer circuit 73 operates after the AC voltage Vac is cut off, the NMOS transistor 26 is periodically turned on. Therefore, in the present embodiment, the detection of the return of the AC voltage Vac can be performed by the detection circuit 53 at the time of detecting the interruption.
  • the inductor current IL becomes smaller than the current value Ic when the AC voltage Vac is applied to the full-wave rectifier circuit 20 and the NMOS transistor 26 is turned on in the half cycle of the AC voltage Vac. It is set to be longer than the period and shorter than the half cycle of the AC voltage Vac. Therefore, in the present embodiment, it is possible to detect whether or not the AC voltage Vac is cut off in a short time.
  • the microcomputer 12 sets the load 11 in a light load state. Therefore, since the output voltage Vout is prevented from being greatly reduced, it is possible to generate the output voltage Vout of the target level in a short time when the AC voltage Vac is restored.
  • the signal Vd from the detection circuit 53 is output to the terminal CONT, but it is not limited to this.
  • a logic circuit for turning off the NMOS transistor 26 based on the H level signal Vd may be provided.
  • the counter 111 may decrement the count value C without incrementing it. Even when such a counter is used, the timer circuit 101 similar to that of the present embodiment can be realized.

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Abstract

交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、前記インダクタ電流の電流値が前記第１電流値より小さいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続したことを検出すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、を備える。

Description

集積回路、電源回路
　本発明は、集積回路、及び電源回路に関する。
　ＡＣ－ＤＣコンバータは、交流電圧から目的レベルの出力電圧を生成する回路であるが、一般に入力される交流電圧が遮断されると、出力電圧は低下する。このような場合、ＡＣ－ＤＣコンバータの負荷が正常に動作しなくなることがあるため、ＡＣ－ＤＣコンバータには、交流電圧が遮断されたことを検出する検出回路が設けられることがある（例えば、特許文献１）。
特開２００６－２２３０７０号公報
　ところで、一般に交流電圧が遮断されたことを検出する検出回路は、数多くのディスクリート部品で構成されるためＡＣ－ＤＣコンバータのコスト上昇を招くことになる。
　本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、低コストで交流電圧が遮断されたことを検出することができる集積回路を提供することにある。
　前述した課題を解決する本発明の第１の態様は、交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、前記インダクタ電流の電流値が前記第１電流値より小さいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続したことを検出すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、を備えることを特徴とする集積回路である。
　また、本発明の第２の態様は、所定の交流電圧から出力電圧を生成する電源回路であって、前記所定の交流電圧を整流する整流回路と、前記整流回路からの電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路と、を含み、前記集積回路は、前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、前記インダクタ電流の電流値が前記第１電流値より大きいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、を備えることを特徴とする電源回路である。
　本発明によれば、低コストで交流電圧が遮断されたことを検出することができる集積回路を提供することができる。
ＡＣ－ＤＣコンバータ１０の一例を示す図である。 力率改善ＩＣ２５の一例を示す図である。 力率改善ＩＣ２５の動作を説明するための図である。 交流電圧が入力されている際のＡＣ－ＤＣコンバータ１０の動作を説明するための図である。 交流電圧が遮断・復帰した際の力率改善ＩＣ２５の動作を説明するための図である。 交流電圧が遮断・復帰した際の力率改善ＩＣ２５の動作を説明するための図である。
　関連出願の相互参照
　この出願は、２０１８年１２月１８日に出願された日本特許出願、特願２０１８－２３６１６４に基づく優先権を主張し、その内容を援用する。
　本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
　図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。
　負荷１１は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器であり、マイコン１２は、交流電圧Ｖａｃが遮断されると、例えば負荷１１の消費電力を低下させる制御回路である。
＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
　ＡＣ－ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２２，３４、インダクタ２３、ダイオード２４、力率改善ＩＣ２５、ＮＭＯＳトランジスタ２６、及び抵抗３０～３３を含んで構成される。
　全波整流回路２０は、印加される所定の交流電圧Ｖａｃを全波整流し、電圧Ｖｒｅｃとして、コンデンサ２１及びインダクタ２３に出力する。なお、交流電圧Ｖａｃは、例えば、１００～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。
　コンデンサ２１は、電圧Ｖｒｅｃを平滑化し、コンデンサ２２は、インダクタ２３、ダイオード２４、及びＮＭＯＳトランジスタ２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２２の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。
　力率改善ＩＣ２５は、ＡＣ－ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、インダクタ２３に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２６を駆動する。力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＣＳ，ＦＢ，ＣＯＮＴ，ＣＯＭＰ，ＯＵＴが設けられている。なお、力率改善ＩＣ２５には、上述した５つの端子ＣＳ，ＦＢ，ＣＯＮＴ，ＣＯＭＰ，ＯＵＴ以外にも端子が設けられているが、ここでは便宜上省略されている。
　ＮＭＯＳトランジスタ２６は、ＡＣ－ＤＣコンバータ１０の負荷１１への電力を制御するためのトランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２６は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２６は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。また、ＮＭＯＳトランジスタ２６のゲート電極は、端子ＯＵＴからの信号により駆動されるように接続されている。なお、本実施形態では、スイッチングノイズ等を抑制するために、ＮＭＯＳトランジスタ２６のゲート電極と、端子ＯＵＴとの間には、抵抗３５と、抵抗３６及びダイオード３７と、が接続されている。
　抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２６をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
　抵抗３２は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２６のソース電極に接続され、他端は、端子ＣＳに接続されている。なお、本実施形態では、端子ＣＳに入力される、インダクタ電流ＩＬを示す電圧を電圧Ｖｃｓとする。この電圧Ｖｃｓは、例えば、接地されたＮＭＯＳトランジスタ２６のソース電極を基準（０Ｖ）として、抵抗３２に発生する電圧を反転増幅する反転増幅回路（不図示）から端子ＣＳに印加される電圧であってよい。この場合には、インダクタ電流ＩＬの増加に応じて、端子ＣＳに印加される電圧Ｖｃｓが大きくなる。このような正負の反転は、力率改善ＩＣ２５の内部で実施してもよい。
　抵抗３３及びコンデンサ３４は、詳細は後述するが、フィードバック制御される力率改善ＩＣ２５の位相補償用の素子であり、端子ＣＯＭＰと、接地との間に設けられている。
＜＜＜力率改善ＩＣ２５の構成＞＞＞
　図２は、力率改善ＩＣ２５の構成の一例を示す図である。力率改善ＩＣ２５は、駆動信号生成回路５０、駆動回路５１、コンパレータ５２、及び検出回路５３を含んで構成される。なお、図２において、例えば、端子ＣＯＮＴを、端子ＯＵＴと同じ側に設ける等、便宜上、図１と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１及び図２で同じである。
＜＜駆動信号生成回路５０＞＞
　駆動信号生成回路５０は、インダクタ電流ＩＬを示す電圧Ｖｃｓと、帰還電圧Ｖｆｂとに基づいて、ＮＭＯＳトランジスタ２６をオンオフする駆動信号Ｖｑ１を生成する回路である。駆動信号生成回路５０は、コンパレータ７０，７７、遅延回路７１、パルス回路７２、ターンオンタイマ回路７３、ＯＲ回路７４，７８、誤差増幅回路７５、発振回路７６、及びＳＲフリップフロップ７９を含んで構成される。
　コンパレータ７０は、インダクタ電流ＩＬの電流値が、ほぼゼロであるかを検出する回路である。具体的には、コンパレータ７０は、端子ＣＳに印加される電圧Ｖｃｓと、ゼロよりやや大きい、例えば数ｍＡの電流値Ｉａ（第２電流値）に応じた基準電圧Ｖｒｅｆ１（例えば、数ｍＶ）との大小を比較し、インダクタ電流ＩＬの電流値がほぼゼロ（以下、便宜上、「ほぼゼロ」を単にゼロと称する。）であるかを検出する。なお、詳細は後述するが、本実施形態では、電圧Ｖｃｓが基準電圧Ｖｒｅｆ１より小さくなると、インダクタ電流ＩＬがゼロであることを示すハイレベル（以下、Ｈレベルとする。）の信号Ｖｚが、コンパレータ７０から出力される。
　遅延回路７１は、コンパレータ７０からＨレベルの信号Ｖｚが出力されると、所定時間だけ遅延させて出力する。
　パルス回路７２（第１パルス回路）は、遅延回路７１からＨレベルの信号Ｖｚが出力されると、Ｈレベルのパルス信号Ｖｐ１（第１パルス信号）を出力する。
　ターンオンタイマ回路７３（第２パルス回路）は、力率改善ＩＣ２５の起動時や、交流電圧Ｖａｃが遮断され、パルス信号Ｖｐ１が出力されない場合に、ＮＭＯＳトランジスタ２６をオンするためのパルス信号Ｖｐ２（第２パルス信号）を出力する。具体的には、パルス信号Ｖｐ１が所定期間出力されない場合、Ｈレベルのパルス信号Ｖｐ２を所定周期毎に出力する。
　ＯＲ回路７４は、パルス信号Ｖｐ１，Ｖｐ２の論理和を演算して出力する。このため、本実施形態では、ＯＲ回路７４からは、パルス信号Ｖｐ１または、パルス信号Ｖｐ２が、パルス信号Ｖｐ３として出力される。
　誤差増幅回路７５は、端子ＦＢに印加される帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ０との誤差を増幅する回路である。なお、基準電圧Ｖｒｅｆ０は、目的レベルの出力電圧Ｖｏｕｔに応じて定められる電圧である。また、誤差増幅回路７５の出力と接地との間には、端子ＣＯＭＰを介して、位相補償用の抵抗３３及びコンデンサ３４が接続されている。ここで、誤差増幅回路７５の出力と端子ＣＯＭＰとが接続されたノードの電圧を、電圧Ｖｅとする。
　発振回路７６は、ハイレベルのパルス信号Ｖｐ３が入力する毎に、振幅が徐々に大きくなるランプ波Ｖｒを出力する。
　コンパレータ７７は、電圧Ｖｅとランプ波Ｖｒとの大小を比較して、比較結果として信号Ｖｃ１を出力する。ここでは、電圧Ｖｅが誤差増幅回路７５の反転入力端子に印加され、ランプ波Ｖｒが誤差増幅回路７５の非反転入力端子に印加されている。このため、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより低い場合、信号Ｖｃ１はローレベル（以下、Ｌレベルとする。）となり、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより高くなると信号Ｖｃ１はＨレベルとなる。
　ＯＲ回路７８は、信号Ｖｃ１と、過電流が発生したこと示すＨレベルの信号Ｖｏｃ（後述）と、の論理和を演算して出力する。このため、ＯＲ回路７８からは、Ｈレベルの信号Ｖｃ１または、信号Ｖｏｃが、パルス信号Ｖｐ４として出力される。
　ＳＲフリップフロップ７９（駆動信号出力回路）のＳ入力には、信号Ｖｐ３が入力され、Ｒ入力には、信号Ｖｐ４が入力される。このため、ＳＲフリップフロップ７９のＱ出力である駆動信号Ｖｑ１は、信号Ｖｐ３がＨレベルになるとＨレベルとなる。一方、信号Ｖｐ４がＨレベルになると、駆動信号Ｖｑ１は、Ｌレベルになる。
＜＜駆動回路５１＞＞
　駆動回路５１は、駆動信号Ｖｑ１に基づいてＮＭＯＳトランジスタ２６を駆動するバッファ回路である。具体的には、駆動回路５１は、入力される信号と同じ論理レベルの信号Ｖｄｒで、ゲート容量等の大きいＮＭＯＳトランジスタ２６を駆動する。また、駆動回路５１は、Ｈレベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６をオンし、Ｌレベルの駆動信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６をオフする。
＜＜コンパレータ５２＞＞
　コンパレータ５２は、電圧Ｖｃｓと、基準電圧Ｖｒｅｆ２とを比較することにより、インダクタ電流ＩＬが過電流の状態にあるかを検出するための回路である。なお「過電流」とは、インダクタ電流ＩＬが、電流値Ｉｂ（例えば、インダクタ２３やＮＭＯＳトランジスタ２６に許容される電流値の９０％の電流値）となる状態をいう。このため、本実施形態では、インダクタ電流ＩＬが電流値Ｉｂを超えると、電圧Ｖｃｓが基準電圧Ｖｒｅｆ２より大きくなるよう、電圧Ｖｒｅｆ２のレベルが定められている。なお、コンパレータ５２は、過電流状態となり、電圧Ｖｃｓが基準電圧Ｖｒｅｆ２より大きくなると、電圧ＶｏｃをＨレベルに変化させる。この結果、駆動信号Ｖｑ１はＬレベルになるため、結果的に、ＮＭＯＳトランジスタ２６はオフされる。
＜＜検出回路５３＞＞
　検出回路５３は、交流電圧Ｖａｃが遮断された状態であるか否かを検出するための回路である。なお、ここで「交流電圧Ｖａｃが遮断された状態」とは、例えば、交流電圧ＶａｃがＡＣ－ＤＣコンバータ１０に供給されず、全波整流回路２０に印加されていない状態をいう。検出回路５３は、コンパレータ１００、及びタイマ回路１０１を含んで構成される。
　コンパレータ１００は、電圧Ｖｃｓと、電圧Ｖｒｅｆ３との大小に基づいて、インダクタ電流ＩＬの電流値と、電流値Ｉｃとを比較する回路である。ここで、「電流値Ｉｃ（第１電流値）」は、例えば、コンパレータ７０が検出する電流値Ｉａより大きく、ゼロに近い正の電流値（例えば、数十ｍＡ）である。また、コンパレータ１００から比較結果として出力される信号Ｖｃ２は、インダクタ電流ＩＬの電流値が、電流値Ｉｃより大きい場合にＬレベルとなり、電流値Ｉｃより小さい場合にＨレベルとなる。
　タイマ回路１０１は、インダクタ電流ＩＬの電流値が、電流値Ｉｃより小さい状態を計時する回路である。そして、タイマ回路１０１は、インダクタ電流ＩＬの電流値が、電流値Ｉｃより小さい状態が所定の時間Ｔｘ継続すると、交流電圧Ｖａｃが遮断されたことを示すＨレベルの信号Ｖｄ（第１信号）を出力する。一方、タイマ回路１０１は、交流電圧Ｖａｃが遮断されていないこと、つまり、所定の交流電圧ＶａｃがＡＣ－ＤＣコンバータ１０に供給され、全波整流回路２０に印加されている場合、Ｌレベルの信号Ｖｄ（第２信号）を出力する。
　ここで、「所定の時間Ｔｘ」は、交流電圧Ｖａｃが遮断されたか否かを、インダクタ電流ＩＬの電流値が、電流値Ｉｃより小さい状態に基づいて判定するために設定される時間である。このため、「所定の時間Ｔｘ」は、例えば、負荷１１の消費電流が所定値の場合において、交流電圧Ｖａｃの半周期のうち、交流電圧Ｖａｃが全波整流回路２０に印加され、かつＮＭＯＳトランジスタ２６がオンされた際のインダクタ電流ＩＬが電流値Ｉｃより小さくなる期間より長くなり、交流電圧Ｖａｃの半周期より短くなるよう、設定されている。例えば、交流電圧Ｖａｃの半周期が１０ｍｓである場合、所定の時間Ｔｘは、１．５ｍｓであり、半周期の１０～２０％程度の時間が設定される。
　タイマ回路１０１は、Ｄフリップフロップ１１０、カウンタ１１１、及び信号出力回路１１２を含んで構成される。
　Ｄフリップフロップ１１０（保持回路）のＤ入力には信号Ｖｃ２が入力され、Ｃ入力には駆動信号Ｖｑ１が反転して入力される。このため、駆動信号Ｖｑ１がＬレベルとなる立下りタイミング（ＮＭＯＳトランジスタ２６をオンからオフするタイミング）にＤ入力がＨレベルの場合、つまり、インダクタ電流ＩＬが電流値Ｉｃより小さい場合、Ｑ出力はＨレベルとなる。一方、駆動信号Ｖｑ１がＬレベルとなるタイミングにＤ入力がＬレベルの場合、つまり、インダクタ電流ＩＬが電流値Ｉｃより大きい場合、Ｑ出力はＬレベルとなる。
　カウンタ１１１は、Ｄフリップフロップ１１０のＱ出力がＨレベルの場合に、所定周期のクロック信号ＣＬＫに基づいて、カウント値Ｃをインクリメントする。また、カウンタ１１１は、Ｄフリップフロップ１１０のＱ出力がＬレベルの場合、カウント値Ｃをリセットする。このため、カウンタ１１１のカウント値Ｃは、インダクタ電流ＩＬが電流値Ｉｃより小さいことを示すＨレベルの信号Ｖｃ２（第１比較結果）がＤフリップフロップ１１０に保持されると、インクリメントされる。また、カウンタ１１１のカウント値Ｃは、インダクタ電流ＩＬが電流値Ｉｃより大きいことを示すＬレベルの信号Ｖｃ２（第２比較結果）がＤフリップフロップ１１０に保持されると、リセットされる。
　信号出力回路１１２は、カウンタ１１１のカウント値Ｃが、所定の時間Ｔｘに対応する所定のカウント値Ｃ１になると、Ｈレベルの信号Ｖｄ（第１信号）を出力する。一方、信号出力回路１１２は、カウンタ１１１のカウント値Ｃが、カウント値Ｃ１になるまで、Ｌレベルの信号Ｖｄ（第２信号）を出力する。
＝＝＝力率改善ＩＣ２５の動作＝＝＝
＜＜＜交流電圧Ｖａｃが入力されている場合＞＞＞
　図３を参照しつつ、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際の力率改善ＩＣ２５の動作を説明する。なお、ここでは、力率改善ＩＣ２５のうち、駆動信号生成回路５０及び駆動回路５１の動作を中心に説明する。
　まず、時刻ｔ０にインダクタ電流ＩＬが減少し、電流値Ｉａになると、つまり、電圧Ｖｃｓが低下し、基準電圧Ｖｒｅｆ１になると、コンパレータ７０は、信号ＶｚをＨレベルに変化させる（図３では不図示）。また、時刻ｔ０から遅延回路７１の遅延時間だけ経過した時刻ｔ１になると、パルス回路７２は、パルス信号Ｖｐ１を出力する。
　そして、パルス信号Ｖｐ１が出力されると、ＳＲフリップフロップ７９は、Ｈレベルの駆動信号Ｖｑ１を出力するため、信号ＶｄｒもＨレベルとなる。この結果、ＮＭＯＳトランジスタ２６はオンし、インダクタ電流ＩＬは増加することになる。
　また、パルス信号Ｖｐ１が出力されると、パルス信号Ｖｐ３もＨレベルになるため、発振回路７６からのランプ波Ｖｒの振幅が増加する。そして、時刻ｔ２に、ランプ波Ｖｒの振幅レベルが電圧Ｖｅのレベルより高くなると、コンパレータ７７は、信号Ｖｃ１をＨレベルに変化させる。この結果、ＳＲフリップフロップ７９はリセットされ、信号ＶｄｒもＬレベルとなる。信号ＶｄｒがＬレベルとなると、ＮＭＯＳトランジスタ２６はオフするため、インダクタ電流ＩＬは徐々に減少する。また、時刻ｔ３にインダクタ電流ＩＬが減少し、電流値Ｉａになると、時刻ｔ０の動作が繰り返される。
　ここで、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際、帰還電圧Ｖｆｂは一定となる。この結果、誤差増幅回路７５から出力される電圧Ｖｅも一定になるため、ＮＭＯＳトランジスタ２６がオンする期間（例えば、時刻ｔ０～ｔ１までの期間）も一定となる。
　また、ＮＭＯＳトランジスタ２６がオンする際に、交流電圧Ｖａｃを整流した電圧Ｖｒｅｃのレベルが高くなると、インダクタ電流ＩＬの電流値も大きくなる。この結果、図４に示すように、インダクタ電流ＩＬのピークの波形は電圧Ｖｒｅｃと同じ波形となり、力率が改善される。
＜＜＜交流電圧Ｖａｃが遮断された後に復帰した場合＞＞＞
　図５及び図６を参照しつつ、交流電圧Ｖａｃが遮断された際の力率改善ＩＣ２５の動作について説明する。なお、図６は、交流電圧Ｖａｃが遮断から復帰するまでの力率改善ＩＣ２５の主要な信号の変化の詳細を示す図である。本実施形態では、時刻ｔ１００において、交流電圧Ｖａｃが遮断され、時刻ｔ１０１に、交流電圧Ｖａｃが復帰したこととする。また、ここでは、交流電圧Ｖａｃが入力されている際には、力率改善ＩＣ２５は、図３及び図４で示した動作をしている。
　図６に示すように、交流電圧Ｖａｃが遮断される前の時刻ｔ１０において、信号Ｖｑ１がＨレベルになると、ＮＭＯＳトランジスタ２６はオンされ、インダクタ電流ＩＬは増加する。
　時刻ｔ１１に、信号Ｖｑ１がＬレベルになると、ＮＭＯＳトランジスタ２６はオフされ、インダクタ電流ＩＬは減少する。また、タイマ回路１０１のＤフリップフロップ１１０は、時刻ｔ１１の信号Ｖｑ１がＬレベルになるタイミングで、コンパレータ１００から比較結果である信号Ｖｃ２を保持する。なお、ここでは、インダクタ電流ＩＬの電流値は、電流値Ｉｃより大きいため、Ｄフリップフロップ１１０は、Ｌレベルの信号Ｖｃ２を保持する。この結果、Ｄフリップフロップ１１０のＱ出力は、Ｌレベルとなり、カウンタ１１１のカウント値Ｃもリセットされる。したがって、時刻ｔ１１において、信号出力回路１１２からの信号ＶｄもＬレベルになる。
　そして、時刻ｔ１１の後の時刻ｔ１００となると、交流電圧Ｖａｃが遮断されるため、図５に示すように、電圧Ｖｒｅｃのレベルは急激に低下する。
　交流電圧Ｖａｃが遮断され、インダクタ電流ＩＬがゼロとなった後の時刻ｔ１２に信号Ｖｑ１がＨレベルになると、ＮＭＯＳトランジスタ２６はオンとなる。ここで、時刻ｔ１２では、電圧Ｖｒｅｃは、ゼロまで低下していないため、インダクタ電流ＩＬは増加し、例えば電流値Ｉｃより大きくなる。
　時刻ｔ１３に、信号Ｖｑ１がＬレベルになると、ＮＭＯＳトランジスタ２６はオフされ、インダクタ電流ＩＬは減少する。また、時刻ｔ１３においても、時刻ｔ１１と同様に、Ｄフリップフロップ１１０は、Ｌレベルの信号Ｖｃ２を保持する。このため、時刻ｔ１３においても、Ｄフリップフロップ１１０のＱ出力、及び信号Ｖｄは、ともにＬレベルである。
　インダクタ電流ＩＬがゼロとなった後の時刻ｔ１４に信号Ｖｑ１がＨレベルになると、ＮＭＯＳトランジスタ２６はオンとなる。ここで、例えば時刻ｔ１４において、電圧Ｖｒｅｃがゼロまで低下していると、インダクタ電流ＩＬの電流値もほぼゼロであり、増加しない。
　そして、時刻ｔ１５に信号Ｖｑ１がＬレベルになると、時刻ｔ１１，ｔ１３と同様に、Ｄフリップフロップ１１０は、コンパレータ１００から比較結果である信号Ｖｃ２を保持する。ここで、時刻ｔ１５において、コンパレータ１００からは、Ｈレベルの信号Ｖｃ２が出力されているため、Ｄフリップフロップ１１０のＱ出力は、Ｈレベルに変化する。また、Ｄフリップフロップ１１０のＱ出力が、Ｈレベルになると、カウンタ１１１はカウント値Ｃをインクリメントする。
　また、インダクタ電流ＩＬがゼロとなり、パルス回路７２の動作が実質的に停止する時刻ｔ１５から、所定時間経過した時刻ｔ１６になると、パルス回路７２の代わりに、ターンオンタイマ回路７３がパルス信号Ｖｐ２を出力する。この結果、駆動信号Ｖｑ１も図６に示すように変化する。なお、時刻ｔ１６から、交流電圧Ｖａｃが復帰する時刻ｔ１０１までは、インダクタ電流ＩＬの電流値は、ほぼゼロである。したがって、この間、インダクタ電流ＩＬの電流値は、電流値Ｉｃを超えることはない。このため、この期間において、カウンタ１１１は、リセットされず、カウント値Ｃはインクリメントされ続ける。
　そして、時刻ｔ１５から、所定の時間Ｔｘだけ経過した時刻ｔ１７になると、カウント値Ｃは、所定のカウント値Ｃ１になるため、信号出力回路１１２は、Ｈレベルの信号Ｖｄを出力する。この結果、交流電圧Ｖａｃが遮断されたこと示すＨレベルの信号Ｖｄが端子ＣＯＮＴに出力されることになる。したがって、図１に示すマイコン１２（制御回路）は、出力電圧Ｖｏｕｔが印加される負荷１１を軽負荷、若しくは無負荷の状態（消費電流が小さい状態）とすることができる。
　また、時刻ｔ１０１に交流電圧Ｖａｃが復帰すると、図５に示すように電圧Ｖｒｅｃも上昇する。その結果、例えば時刻ｔ１８に、Ｈレベルの信号Ｖｑ１に基づいて、ＮＭＯＳトランジスタ２６はオンすると、インダクタ電流ＩＬは増加する。
　そして、信号Ｖｑ１がＬレベルになる時刻ｔ１９に、インダクタ電流ＩＬの電流値が、電流値Ｉｃより大きいと、コンパレータ１００からの比較結果を示す信号Ｖｃ２は、Ｌレベルとなる。この結果、Ｄフリップフロップ１１０には、Ｌレベルの信号Ｖｃ２が保持されるため、Ｑ出力はＬレベルに変化する。この結果、カウンタ１１１のカウント値Ｃは、リセットされ、信号ＶｄもＬレベルに変化する。さらに、ここでは、交流電圧Ｖａｃが復帰したこと示すＬレベルの信号Ｖｄが端子ＣＯＮＴに出力される。したがって、図１に示すマイコン１２は、負荷１１を軽負荷、若しくは無負荷の状態とする制御を停止する。
　また、インダクタ電流ＩＬが減少して、コンパレータ７０がＨレベルの信号を出力する時刻ｔ２０になると、ターンオンタイマ回路７３の代わりに、パルス回路７２が動作を再開する。以降、例えば、時刻ｔ１０～ｔ１２の動作が繰り返されることになる。この結果、ＡＣ－ＤＣコンバータ１０としては、図３及び図４で説明した動作を行うことになる。なお、上述のように、検出回路５３からの信号Ｖｄは端子ＣＯＮＴに出力される。このため、力率改善ＩＣ２５の利用者は、端子ＣＯＮＴのレベルをモニタすることで、交流電圧Ｖａｃが遮断されたことを把握することができる。
＝＝＝まとめ＝＝＝
　以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。力率改善ＩＣ２５は、交流電圧Ｖａｃが遮断されたことを検出する検出回路５３を含んでいる。このため、ＡＣ－ＤＣコンバータ１０を実現する際には、交流電圧Ｖａｃを検出する回路をディスクリート部品等で構成する必要がない。したがって、力率改善ＩＣ２５を用いることにより、ＡＣ－ＤＣコンバータ１０は、低コストで交流電圧Ｖａｃが遮断されたことを検出することが可能である。
　また、交流電圧Ｖａｃが遮断された後に復帰すると、インダクタ電流ＩＬも増加する。本実施形態の検出回路５３は、インダクタ電流ＩＬの電流値と、電流値Ｉｃとの比較結果である信号Ｖｃ２に基づいて、遮断された交流電圧Ｖａｃが復帰したこと（つまり、交流電圧Ｖａｃが全波整流回路２０に印加されていること）を検出している。このように、力率改善ＩＣ２５は、交流電圧Ｖａｃの遮断のみならず、復帰も検出することができる。
　また、タイマ回路１０１としては、例えば、所定のバイアス電流をコンデンサに充電する充電回路等を用いて、所定の時間Ｔｘを計時しても良い。ただし、バイアス電流やコンデンサの容量のバラツキ等を考慮すると、カウンタ１１１を用いることにより、精度良く所定の時間Ｔｘを計時できる。
　また、本実施形態のＤフリップフロップ１１０は、ＮＭＯＳトランジスタ２６がオンからオフとなるタイミングである、駆動信号Ｖｑ１の立下りのタイミングで、コンパレータ１００の比較結果である信号Ｖｃ２をラッチ（保持）する。一般に、駆動信号Ｖｑ１がＬレベルとなった際には、ＮＭＯＳトランジスタ２６がオンした状態であるため、交流電圧Ｖａｃが入力されている状態では、交流電圧Ｖａｃに応じたインダクタ電流ＩＬが流れている。本実施形態では、ＮＭＯＳトランジスタ２６がオフされているタイミングでなく、ＮＭＯＳトランジスタ２６がオンしているタイミングで、インダクタ電流ＩＬと、電流値Ｉｃとの比較結果である信号Ｖｃ２を保持することができる。したがって、検出回路５３は、精度よく、交流電圧Ｖａｃが遮断されているか否かを検出することができる。
　また、本実施形態では、交流電圧Ｖａｃが遮断された後に、ターンオンタイマ回路７３が動作するため、周期的にＮＭＯＳトランジスタ２６がオンされる。このため、本実施形態では、交流電圧Ｖａｃの復帰検出を、遮断検出をする際の検出回路５３で行うことができる。
　また、所定の時間Ｔｘは、交流電圧Ｖａｃの半周期のうち、交流電圧Ｖａｃが全波整流回路２０に印加され、かつＮＭＯＳトランジスタ２６がオンされた際のインダクタ電流ＩＬが電流値Ｉｃより小さくなる期間より長くなり、交流電圧Ｖａｃの半周期より短くなるよう設定されている。このため、本実施形態では、短時間で、交流電圧Ｖａｃが遮断されたか否かを検出することができる。
　また、交流電圧Ｖａｃの遮断が検出され、Ｈレベルの信号Ｖｄが端子ＣＯＮＴに出力されると、マイコン１２は、負荷１１を軽負荷の状態にする。したがって、出力電圧Ｖｏｕｔが大きく低下することが抑制されるため、交流電圧Ｖａｃが復帰した際、短い時間で目的レベルの出力電圧Ｖｏｕｔの生成が可能となる。
　上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
　なお、本実施形態では、検出回路５３からの信号Ｖｄは端子ＣＯＮＴに出力されることとしたが、これに限られない。例えば、Ｈレベルの信号Ｖｄに基づいて、ＮＭＯＳトランジスタ２６をオフする論理回路等が設けられていても良い。
　また、カウンタ１１１は、カウント値Ｃをインクリメントせず、デクリメント等しても良い。このようなカウンタを用いて場合であっても、本実施形態と同様のタイマ回路１０１を実現できる。
１０　ＡＣ－ＤＣコンバータ
１１　負荷
１２　マイコン
２０　全波整流回路
２１，２２，３４　コンデンサ
２３　インダクタ
２４，３７　ダイオード
２５　力率改善ＩＣ
２６　ＮＭＯＳトランジスタ
３０～３３，３５，３６　抵抗
５０　駆動信号生成回路
５１　駆動回路
５２，７０，７７，１００　コンパレータ
５３　検出回路
７１　遅延回路
７２　パルス回路
７３　ターンオンタイマ回路
７４，７８　ＯＲ回路
７９　ＳＲフリップフロップ
１０１　タイマ回路
１１０　Ｄフリップフロップ
１１１　カウンタ
１１２　信号出力回路

Claims (8)

  1. 　交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、
    　前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、
    　前記インダクタ電流の電流値が前記第１電流値より小さいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続したことを検出すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、
    　を備えることを特徴とする集積回路。
  2. 　請求項１に記載の集積回路であって、
    　前記タイマ回路は、
    　前記インダクタ電流の電流値が前記第１電流値より大きいことを示す第２比較結果に基づいて、前記交流電圧が前記整流回路に印加されたことを示す第２信号を出力すること、
    　を特徴とする集積回路。
  3. 　請求項２に記載の集積回路であって、
    　前記インダクタ電流は、前記交流電圧が前記整流回路に印加されている際に前記トランジスタがオンとなると大きくなる電流であり、
    　前記タイマ回路は、
    　前記トランジスタがオンされる毎に、前記比較回路の比較結果を保持する保持回路と、
    　前記保持回路が、前記第２比較結果を保持している場合にカウント値をリセットし、前記保持回路が、前記第１比較結果を保持している場合に前記カウント値を変化させるカウンタと、
    　前記カウント値が前記所定の時間に対応する所定のカウント値になるまで前記第１信号を出力し、前記カウント値が前記所定のカウント値になると前記第２信号を出力する信号出力回路と、
    　を含むことを特徴とする集積回路。
  4. 　請求項３に記載の集積回路であって、
    　前記保持回路は、
    　前記トランジスタをスイッチングさせるための駆動信号の論理レベルが、前記トランジスタをオフさせる論理レベルとなるタイミングに基づいて、前記比較回路の比較結果を保持すること、
    　を特徴とする集積回路。
  5. 　請求項４に記載の集積回路であって、
    　前記インダクタ電流が減少して第２電流値となる毎に第１パルス信号を出力する第１パルス回路と、
    　前記第１パルス信号の出力が停止されると、所定周期の第２パルス信号を出力する第２パルス回路と、
    　前記第１パルス信号及び前記第２パルス信号に基づいて、前記駆動信号を出力する駆動信号出力回路と、
    　を備えること、
    　を特徴とする集積回路。
  6. 　請求項１～５の何れか一項に記載の集積回路であって、
    　前記所定の時間は、
    　前記交流電圧の半周期の期間のうち、前記交流電圧が前記整流回路に印加され、かつ前記トランジスタがオンされた際に前記インダクタ電流の電流値が前記第１電流値より小さくなる期間より長く、前記半周期の期間より短い時間であること、
    　を特徴とする集積回路。
  7. 　請求項１～６の何れか一項に記載の集積回路であって、
    　前記第１信号が出力される端子を含み、
    　前記端子には、前記第１信号に基づいて、前記出力電圧が印加される負荷の消費電力を低下させる制御回路が接続されること、
    　を特徴とする集積回路。
  8. 　所定の交流電圧から出力電圧を生成する電源回路であって、
    　前記所定の交流電圧を整流する整流回路と、
    　前記整流回路からの電圧が印加されるインダクタと、
    　前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路と、
    　を含み、
    　前記集積回路は、
    　前記インダクタ電流の電流値と、第１電流値とを比較する比較回路と、
    　前記インダクタ電流の電流値が前記第１電流値より大きいことを示す第１比較結果に基づいて、前記インダクタ電流の電流値が前記第１電流値より小さい状態が所定の時間継続すると、前記交流電圧が遮断されたことを示す第１信号を出力するタイマ回路と、
    　を備えることを特徴とする電源回路。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010154642A (ja) * 2008-12-25 2010-07-08 Hitachi Ltd ３相インバータの電源回路保護装置
WO2017010031A1 (ja) * 2015-07-10 2017-01-19 ソニー株式会社 放電装置、電源装置および放電方法
JP2017028778A (ja) * 2015-07-17 2017-02-02 富士電機株式会社 スイッチング電源装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006158097A (ja) * 2004-11-30 2006-06-15 Renesas Technology Corp 電源制御用半導体集積回路および電子部品並びに電源装置
JP2006223070A (ja) 2005-02-14 2006-08-24 Densei Lambda Kk 力率改善回路
JP2006343549A (ja) 2005-06-09 2006-12-21 Canon Inc 画像形成装置
JP2006352976A (ja) 2005-06-14 2006-12-28 Matsushita Electric Ind Co Ltd スイッチング電源用半導体装置
KR100904299B1 (ko) * 2008-11-03 2009-06-25 주식회사 실리콘마이터스 역률 보상 회로 및 그 구동 방법
JP5136364B2 (ja) * 2008-11-06 2013-02-06 富士電機株式会社 力率改善回路の制御方式
KR101739549B1 (ko) * 2010-03-12 2017-05-25 페어차일드코리아반도체 주식회사 역률 보상 회로 및 역률 보상 회로의 구동 방법
JP2012217247A (ja) * 2011-03-31 2012-11-08 Semiconductor Components Industries Llc 電源回路
JP2014099948A (ja) * 2012-11-13 2014-05-29 Mitsumi Electric Co Ltd スイッチング電源装置
JP2015023722A (ja) 2013-07-22 2015-02-02 サンケン電気株式会社 力率改善回路
JP6239370B2 (ja) 2013-12-20 2017-11-29 三菱重工業株式会社 電源装置及び消費電力推定方法
TWI595342B (zh) * 2016-03-22 2017-08-11 台達電子工業股份有限公司 控制模組、切換式電源供應裝置及切換式電源供應裝置之峰值電流模式控制方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010154642A (ja) * 2008-12-25 2010-07-08 Hitachi Ltd ３相インバータの電源回路保護装置
WO2017010031A1 (ja) * 2015-07-10 2017-01-19 ソニー株式会社 放電装置、電源装置および放電方法
JP2017028778A (ja) * 2015-07-17 2017-02-02 富士電機株式会社 スイッチング電源装置

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