WO2020105713A1 - 固体撮像素子 - Google Patents

固体撮像素子

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WO2020105713A1
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transistor
solid
pixel
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哲雄 牛膓
雅海 長田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a solid-state image sensor.
  • the present disclosure proposes a solid-state imaging device capable of fixing the potential of the laminated substrate while securing a space for arranging the transistors.
  • a solid-state imaging device includes a first semiconductor substrate having a photoelectric conversion element, and a second semiconductor substrate facing the first semiconductor substrate with an insulating film interposed therebetween.
  • the substrate has an amplification transistor for amplifying an electric signal output from the photoelectric conversion element on a first main surface, and the second semiconductor on a second main surface opposite to the first main surface. It has a region having a resistance lower than that of the substrate and is grounded through the region.
  • FIG. 1 It is a figure which shows an example of a schematic structure of the solid-state image sensor applied to each embodiment of this indication. It is a figure showing an example of the sensor pixel and read-out circuit of FIG. It is a figure showing an example of the sensor pixel and read-out circuit of FIG. It is a figure showing an example of the sensor pixel and read-out circuit of FIG. It is a figure showing an example of the sensor pixel and read-out circuit of FIG. It is a figure showing an example of the connection mode of a plurality of read-out circuits and a plurality of vertical signal lines. It is a figure showing an example of the cross-sectional structure of the horizontal direction of the solid-state image sensor of FIG.
  • FIG. 9 is a diagram illustrating a modified example of the circuit configuration of the solid-state imaging device according to the configuration of FIG. 1 and the modified example thereof.
  • FIG. 21 is a diagram illustrating an example in which the solid-state imaging device of FIG. 20 is configured by stacking three substrates.
  • FIG. 6 is a diagram illustrating an example in which a logic circuit is divided into a substrate provided with a sensor pixel and a substrate provided with a reading circuit. It is a figure showing the example which formed the logic circuit in the 3rd board
  • FIG. 3 is a diagram showing a part of a cross section of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 3 is a schematic diagram showing the vicinity of the bonding position of the substrate of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a diagram illustrating an example in which a logic circuit is divided into a substrate provided with a sensor pixel and a substrate provided with a reading circuit. It is a figure showing the example which formed the logic circuit in the 3rd board
  • FIG. 3 is a diagram showing a part of a cross section of
  • FIG. 6 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 6 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the first embodiment of the present disclosure. It is a figure which compares the solid-state image sensor concerning Embodiment 1 of this indication, and comparative examples 1 and 2.
  • FIG. 7 is a diagram showing an arrangement of pixel transistors of a solid-state image sensor according to the first embodiment and a comparative example 2 of the present disclosure.
  • FIG. 7 is a diagram showing an arrangement of pixel transistors of a solid-state image sensor according to the first embodiment and a comparative example 2 of the present disclosure.
  • FIG. 11 is a schematic diagram showing the vicinity of a bonding position of a substrate of a solid-state image sensor according to Modification 1 of Embodiment 1 of the present disclosure.
  • FIG. 9 is a schematic diagram showing a vicinity of a bonding position of a substrate of a solid-state image sensor according to Modification 2 of Embodiment 1 of the present disclosure.
  • FIG. 10 is a diagram showing a part of a cross section of a solid-state image sensor according to Modification 3 of Embodiment 1 of the present disclosure.
  • FIG. 10 is a diagram showing a part of a cross section of a solid-state image sensor according to Modification 4 of Embodiment 1 of the present disclosure.
  • FIG. 4 is a schematic diagram showing the vicinity of a bonding position of a substrate of a solid-state image sensor according to the second embodiment of the present disclosure.
  • FIG. 9 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the second embodiment of the present disclosure.
  • FIG. 9 is a flowchart showing an example of a procedure of manufacturing processing of the solid-state imaging device according to the second embodiment of the present disclosure. It is a figure which compares the solid-state image sensor concerning Embodiment 2 of this indication, and comparative examples 1 and 2.
  • FIG. 6 is a diagram showing an arrangement of pixel transistors of a solid-state image sensor according to the second embodiment and the second comparative example of the present disclosure.
  • FIG. 8 is a diagram showing a connection between respective elements of the solid-state image sensor according to the second embodiment of the present disclosure.
  • FIG. 11 is a schematic diagram showing the vicinity of a bonding position of a substrate of a solid-state image sensor according to Modification 1 of Embodiment 2 of the present disclosure.
  • FIG. 10 is a schematic diagram showing a vicinity of a bonding position of a substrate of a solid-state image sensor according to Modification 2 of Embodiment 2 of the present disclosure. It is a figure which compares the solid-state image sensor concerning Embodiment 2 of this indication, its modification 2, and comparative examples 1 and 2.
  • FIG. 11 is a schematic diagram showing the vicinity of a bonding position of a substrate of a solid-state image sensor according to Modification 1 of Embodiment 2 of the present disclosure.
  • FIG. 10 is a schematic diagram showing a vicinity of a bonding position of a substrate of a solid-state image sensor according to Modification 2 of Embodiment 2 of the present disclosure
  • FIG. 11 is a schematic diagram showing the vicinity of a bonding position of a substrate of a solid-state image sensor according to Modification 3 of Embodiment 2 of the present disclosure. It is a figure which shows a part of solid-state image sensor concerning Embodiment 3 of this indication.
  • FIG. 9 is a comparative diagram when the configurations of Embodiments 1 and 2 and Comparative Example 2 of the present disclosure are applied to a solid-state imaging device according to Embodiment 3.
  • FIG. 9 is a schematic diagram showing the vicinity of a bonding position of a substrate when the configuration of the first embodiment of the present disclosure is applied to the semiconductor device according to the fourth embodiment.
  • FIG. 13 is a schematic diagram showing the vicinity of a bonding position of a substrate when the configuration of the second embodiment of the present disclosure is applied to the semiconductor device according to the fourth embodiment.
  • FIG. 11 is a schematic diagram showing the vicinity of a bonding position of a substrate of a semiconductor device according to Modification 1 of Embodiment 4 of the present disclosure.
  • FIG. 13 is a schematic diagram showing the vicinity of a bonding position of a substrate of a semiconductor device according to Modification 2 of Embodiment 4 of the present disclosure.
  • FIG. 11 is a vertical cross-sectional view showing the vicinity of a bonding position of a substrate of a solid-state image sensor according to the fifth embodiment of the present disclosure.
  • FIG. 9 is a horizontal cross-sectional view including a vicinity of a bonding position of a substrate of a solid-state image sensor according to a fifth embodiment of the present disclosure. It is a perspective view showing a part of solid-state image sensing device concerning Embodiment 5 of this indication.
  • FIG. 16 is a flow diagram illustrating an example of a procedure of manufacturing processing of a solid-state image sensor according to the fifth embodiment of the present disclosure.
  • FIG. 16 is a flow diagram illustrating an example of a procedure of manufacturing processing of a solid-state image sensor according to the fifth embodiment of the present disclosure.
  • FIG. 16 is a flow diagram illustrating an example of a procedure of manufacturing processing of a solid-state image sensor according to the fifth embodiment of the present disclosure.
  • FIG. 16 is a flow diagram illustrating an example of a procedure of manufacturing processing of a solid-state image sensor according to the fifth embodiment of the present disclosure.
  • FIG. 16 is a flow diagram illustrating an example of a procedure of manufacturing processing of a solid-state image sensor according to the fifth embodiment of the present disclosure.
  • FIG. 20 is a flow chart showing an example of a procedure of manufacturing processing of a solid-state imaging device according to Modification 1 of Embodiment 5 of the present disclosure.
  • FIG. 20 is a flow chart showing an example of a procedure of manufacturing processing of a solid-state imaging device according to Modification 1 of Embodiment 5 of the present disclosure.
  • FIG. 16 is a flow chart showing an example of a procedure of a manufacturing process of a solid-state image sensor according to Modification 2 of Embodiment 5 of the present disclosure.
  • FIG. 62 is a diagram illustrating an example of an imaging procedure in the imaging system in FIG. 61. It is a block diagram showing an example of a schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part. It is a figure which shows an example of a schematic structure of an endoscopic surgery system. It is a block diagram showing an example of functional composition of a camera head and CCU.
  • FIG. 19 is a block diagram illustrating an example of a functional configuration of an image pickup apparatus according to a seventh embodiment of the present disclosure.
  • FIG. 69 is a schematic plan view illustrating a schematic configuration of the imaging device illustrated in FIG. 67.
  • FIG. 69 is a schematic diagram showing a cross-sectional configuration along the line III-III ′ shown in FIG. 68.
  • FIG. 68 is an equivalent circuit diagram of the pixel sharing unit shown in FIG. 67. It is a figure showing an example of the connection mode of a plurality of pixel sharing units and a plurality of vertical signal lines.
  • FIG. 70 is a schematic cross-sectional view illustrating an example of a specific configuration of the image pickup apparatus illustrated in FIG. 69.
  • FIG. 73 is a schematic diagram illustrating an example of a planar configuration of a main part of the first substrate illustrated in FIG. 72.
  • FIG. 73B is a schematic diagram illustrating a planar configuration of the pad portion together with the main portion of the first substrate illustrated in FIG. 73A.
  • FIG. 73 is a schematic diagram illustrating an example of a planar configuration of the second substrate (semiconductor layer) illustrated in FIG. 72.
  • FIG. 73 is a schematic diagram illustrating an example of a planar configuration of a pixel circuit and a main portion of the first substrate together with the first wiring layer illustrated in FIG. 72.
  • FIG. 73 is a schematic diagram illustrating an example of a planar configuration of the first wiring layer and the second wiring layer illustrated in FIG. 72.
  • FIG. 73 is a schematic diagram illustrating an example of a planar configuration of a second wiring layer and a third wiring layer illustrated in FIG. 72.
  • FIG. 73 is a schematic diagram illustrating an example of a planar configuration of a third wiring layer and a fourth wiring layer illustrated in FIG. 72.
  • FIG. 70 is a schematic diagram for explaining a path of an input signal to the imaging device shown in FIG. 69.
  • FIG. 70 is a schematic diagram for explaining a signal path of a pixel signal of the imaging device shown in FIG. 69.
  • FIG. 77 is a schematic diagram illustrating a modified example of the planar configuration of the second substrate (semiconductor layer) illustrated in FIG. 74.
  • FIG. 82 is a schematic diagram showing a planar configuration of a main portion of a first wiring layer and a first substrate together with the pixel circuit shown in FIG. 81.
  • FIG. 83 is a schematic diagram showing an example of a planar configuration of a second wiring layer together with the first wiring layer shown in FIG. 82.
  • FIG. 84 is a schematic diagram showing an example of a planar configuration of a third wiring layer together with the second wiring layer shown in FIG. 83.
  • FIG. 85 is a schematic diagram showing an example of a planar configuration of a fourth wiring layer together with the third wiring layer shown in FIG. 84.
  • FIG. 73B is a schematic diagram illustrating a modified example of the planar configuration of the first substrate illustrated in FIG. 73A.
  • FIG. 87 is a schematic diagram showing an example of a planar configuration of a second substrate (semiconductor layer) stacked on the first substrate shown in FIG. 86.
  • FIG. 87 is a schematic diagram showing an example of a planar configuration of a second substrate (semiconductor layer) stacked on the first substrate shown in FIG. 86.
  • FIG. 88 is a schematic diagram showing an example of a planar configuration of a first wiring layer together with the pixel circuit shown in FIG. 87.
  • FIG. 90 is a schematic diagram showing an example of a planar configuration of a second wiring layer together with the first wiring layer shown in FIG. 88.
  • FIG. 90 is a schematic diagram showing an example of a planar configuration of a third wiring layer together with the second wiring layer shown in FIG. 89.
  • FIG. 91 is a schematic diagram showing an example of a planar configuration of a fourth wiring layer together with the third wiring layer shown in FIG. 90.
  • FIG. 87 is a schematic diagram illustrating another example of the planar configuration of the first substrate illustrated in FIG. 86.
  • FIG. 87 is a schematic diagram illustrating another example of the planar configuration of the first substrate illustrated in FIG. 86.
  • FIG. 93 is a schematic diagram illustrating an example of a planar configuration of a second substrate (semiconductor layer) stacked on the first substrate illustrated in FIG. 92.
  • FIG. 94 is a schematic diagram illustrating an example of a planar configuration of a first wiring layer together with the pixel circuit illustrated in FIG. 93. It is a schematic diagram showing an example of a planar structure of a 2nd wiring layer with the 1st wiring layer shown in FIG.
  • FIG. 96 is a schematic diagram showing an example of a planar configuration of a third wiring layer together with the second wiring layer shown in FIG. 95. It is a schematic diagram showing an example of a planar structure of a 4th wiring layer with the 3rd wiring layer shown in FIG. FIG.
  • FIG. 70 is a schematic cross-sectional view illustrating another example of the imaging device shown in FIG. 69.
  • FIG. 100 is a schematic diagram for explaining a path of an input signal to the imaging device shown in FIG. 98.
  • FIG. 100 is a schematic diagram for explaining a signal path of a pixel signal of the imaging device shown in FIG. 98.
  • FIG. 73 is a schematic cross-sectional view illustrating another example of the imaging device shown in FIG. 72.
  • FIG. 71 is a diagram illustrating another example of the equivalent circuit illustrated in FIG. 70.
  • FIG. 73 is a schematic plan view illustrating another example of the pixel separation unit illustrated in FIG. 73A and the like.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a solid-state image sensor 1 applied to each embodiment of the present disclosure.
  • the solid-state image sensor 1 converts the received light into an electric signal and outputs it as a pixel signal.
  • the solid-state imaging device 1 is configured as a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1 includes three substrates, a first substrate 10, a second substrate 20, and a third substrate 30.
  • the solid-state image pickup device 1 is an image pickup device having a three-dimensional structure configured by bonding these three substrates.
  • the first substrate 10, the second substrate 20, and the third substrate 30 are laminated in this order.
  • the first substrate 10 includes a semiconductor substrate 11 and a plurality of sensor pixels 12 that perform photoelectric conversion.
  • the plurality of sensor pixels 12 are arranged in a matrix in the pixel region 13 of the first substrate 10.
  • the second substrate 20 includes, on the semiconductor substrate 21, one reading circuit 22 that outputs a pixel signal based on the charges output from the sensor pixels 12 for each of the four sensor pixels 12.
  • the second substrate 20 has a plurality of pixel drive lines 23 extending in the row direction and a plurality of vertical signal lines 24 extending in the column direction.
  • the third substrate 30 includes a semiconductor substrate 31 and a logic circuit 32 that processes pixel signals.
  • the logic circuit 32 has, for example, a vertical drive circuit 33, a column signal processing circuit 34, a horizontal drive circuit 35, and a system control circuit 36.
  • the logic circuit 32 more specifically, the horizontal drive circuit 35 outputs the output voltage Vout for each sensor pixel 12 to the outside.
  • a low resistance region made of silicide such as CoSi 2 or NiSi formed by using a self-aligned silicide (SALICIDE) process on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode. May be formed.
  • SALICIDE self-aligned silicide
  • the vertical drive circuit 33 sequentially selects a plurality of sensor pixels 12 row by row, for example.
  • the column signal processing circuit 34 performs, for example, a correlated double sampling (CDS: Correlated Double Sampling) process on the pixel signal output from each sensor pixel 12 in the row selected by the vertical drive circuit 33.
  • CDS Correlated Double Sampling
  • the column signal processing circuit 34 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data according to the amount of light received by each sensor pixel 12.
  • the horizontal drive circuit 35 sequentially outputs the pixel data held in the column signal processing circuit 34 to the outside, for example.
  • the system control circuit 36 controls the drive of each block of the vertical drive circuit 33, the column signal processing circuit 34, and the horizontal drive circuit 35 in the logic circuit 32, for example.
  • FIGS. 2 to 5 are diagrams showing an example of the sensor pixel 12 and the readout circuit 22.
  • “shared” means that the outputs of the four sensor pixels 12 are input to the common readout circuit 22.
  • the sharing unit does not matter the number of pixels.
  • the output of one sensor pixel 12 may be input to one read circuit 22 as in Embodiments 1 and 2 described later.
  • the outputs of the four sensor pixels 12 may be input to the single readout circuit 22 as in the third embodiment.
  • each sensor pixel 12 has components common to each other.
  • identification numbers 1, 2, 3, and 4 are added to the end of the reference numerals of the constituent elements of each sensor pixel 12.
  • an identification number is given to the end of the reference numeral of the constituent element of each sensor pixel 12.
  • the identification number at the end of the reference numeral of the constituent element of each sensor pixel 12 is omitted.
  • Each sensor pixel 12 has, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion that temporarily holds the charge output from the photodiode PD via the transfer transistor TR. FD and.
  • the photodiode PD corresponds to a specific but not limitative example of “photoelectric conversion element” of the present disclosure.
  • the photodiode PD performs photoelectric conversion to generate electric charges according to the amount of received light.
  • the cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and the anode of the photodiode PD is electrically connected to a reference potential line such as a ground line (GND).
  • the drain of the transfer transistor TR is electrically connected to the floating diffusion FD, and the gate of the transfer transistor TR is electrically connected to the pixel drive line 23 (see FIG. 1).
  • the transfer transistor TR is, for example, a CMOS transistor.
  • the floating diffusions FD of the sensor pixels 12 that share one readout circuit 22 are electrically connected to each other and also to the input end of the common readout circuit 22.
  • the read circuit 22 has, for example, a reset transistor RST, a selection transistor SEL, and an amplification transistor AMP.
  • the selection transistor SEL may be omitted if necessary.
  • the source of the reset transistor RST, which is the input terminal of the read circuit 22, is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power line VDD and the drain of the amplification transistor AMP.
  • the gate of the reset transistor RST is electrically connected to the pixel drive line 23 (see FIG. 1).
  • the source of the amplification transistor AMP is electrically connected to the drain of the selection transistor SEL, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the source of the selection transistor SEL which is the output terminal of the readout circuit 22, is electrically connected to the vertical signal line 24, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 23 (see FIG. 1). ..
  • the transfer transistor TR When the transfer transistor TR is turned on, the charge of the photodiode PD is transferred to the floating diffusion FD.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential.
  • the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 22.
  • the amplification transistor AMP generates, as a pixel signal, a signal having a voltage corresponding to the level of electric charges held in the floating diffusion FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of the charge generated in the photodiode PD.
  • the amplification transistor AMP When the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the column signal processing circuit 34 via the vertical signal line 24.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are CMOS transistors, for example.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 23 (see FIG. 1).
  • the source of the amplification transistor AMP which is the output terminal of the read circuit 22, is electrically connected to the vertical signal line 24, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the FD transfer transistor FDG may be provided between the source of the reset transistor RST and the gate of the amplification transistor AMP.
  • the FD transfer transistor FDG is used when switching the conversion efficiency.
  • the pixel signal is small when shooting in a dark place.
  • the FD capacitance C of the floating diffusion FD is large, the voltage V converted by the amplification transistor AMP becomes small.
  • the pixel signal becomes large. Therefore, if the FD capacitance C is not large, the floating diffusion FD cannot receive the charge of the photodiode PD.
  • the FD capacitance C needs to be large so that the voltage V when converted by the amplification transistor AMP does not become too large. From these points of view, when the FD transfer transistor FDG is turned on, the gate capacitance for the FD transfer transistor FDG increases, so that the entire FD capacitance C increases. On the other hand, when the FD transfer transistor FDG is turned off, the entire FD capacitance C becomes small. In this way, by switching the FD transfer transistor FDG on / off, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • FIG. 6 is a diagram showing an example of a connection mode of the plurality of read circuits 22 and the plurality of vertical signal lines 24.
  • the plurality of vertical signal lines 24 may be assigned to each of the read circuits 22 one by one. ..
  • the four vertical signal lines 24 are assigned to each read circuit 22 one by one. It may be.
  • identification numbers 1, 2, 3, and 4 are given to the end of the reference numerals of each vertical signal line 24.
  • FIGS. 7 and 8 are diagrams showing an example of a horizontal cross-sectional configuration of the solid-state imaging device 1.
  • the upper diagrams of FIGS. 7 and 8 are diagrams showing an example of a cross-sectional configuration in the horizontal direction of the first substrate 10 of FIG. 1.
  • the lower diagrams of FIGS. 7 and 8 are diagrams illustrating an example of a cross-sectional configuration in the horizontal direction of the second substrate 20 of FIG. 1.
  • FIG. 7 illustrates a configuration in which two sets of four 2 ⁇ 2 sensor pixels 12 are arranged in the second direction H
  • FIG. 8 illustrates four sets of four 2 ⁇ 2 sensor pixels 12, A configuration in which they are arranged in the first direction V and the second direction H is illustrated.
  • FIGS. 7 and 8 a diagram showing an example of the surface configuration of the semiconductor substrate 11 is superimposed on a diagram showing an example of the cross-sectional configuration of the first substrate 10 in FIG. 1 in the horizontal direction. .. Further, in the lower sectional views of FIGS. 7 and 8, a diagram showing an example of the surface configuration of the semiconductor substrate 21 is superimposed on a diagram showing an example of the sectional configuration of the second substrate 20 in the horizontal direction of FIG. There is.
  • the plurality of through-wirings 54, the plurality of through-wirings 48, and the plurality of through-wirings 47 are the first direction V which is the vertical direction in FIG. Alternatively, they are arranged side by side in a strip shape in the second direction H, which is the left-right direction in FIG. 7 and 8, a plurality of through wirings 54, a plurality of through wirings 48 and a plurality of through wirings 47 are arranged in two rows in the first direction V or the second direction H by way of example. Has been done.
  • the first direction V or the second direction H is parallel to, for example, a column direction which is one of the two arrangement directions of the plurality of sensor pixels 12 arranged in a matrix, which are the row direction and the column direction. ing.
  • the four floating diffusions FD are arranged close to each other, for example, via the pixel separation unit 43.
  • the gate electrodes TG of the four transfer transistors TR are arranged so as to surround the four floating diffusions FD.
  • the four gate electrodes TG form a ring shape. Is becoming
  • the insulating layer 53 existing in the portion of the semiconductor substrate 21 through which the plurality of through wirings 54 penetrate is composed of a plurality of blocks extending in the first direction V or the second direction H.
  • the semiconductor substrate 21 extends in the first direction V or the second direction H, and has a plurality of island shapes arranged side by side in the first direction V or the second direction H which are orthogonal to each other via the insulating layer 53. It is composed of a block 21A.
  • Each block 21A is provided with, for example, a plurality of sets of reset transistors RST, amplification transistors AMP, and selection transistors SEL.
  • the one readout circuit 22 shared by the four sensor pixels 12 is composed of, for example, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL in a region facing the four sensor pixels 12.
  • One readout circuit 22 shared by the four sensor pixels 12 includes, for example, an amplification transistor AMP in a block 21A on the left side of the insulating layer 53 and a reset transistor RST in a block 21A on the right side of the insulating layer 53. And a selection transistor SEL.
  • 9 to 12 are diagrams showing an example of a wiring layout in the horizontal plane of the solid-state imaging device 1.
  • 9 to 12 exemplify a case where one readout circuit 22 shared by the four sensor pixels 12 is provided in a region facing the four sensor pixels 12.
  • the wirings shown in FIGS. 9 to 12 are provided, for example, in different wiring layers (not shown) provided on the pixel transistor described above.
  • the wiring layer is, for example, a plurality of pixel drive lines 23 and a plurality of vertical signal lines 24, a pad electrode (not shown) exposed on the surface of the wiring layer and used for electrical connection between the second substrate 20 and the third substrate 30. have.
  • the four penetrating wirings 54 adjacent to each other are electrically connected to the connecting wiring 55, for example, as shown in FIG.
  • the four penetrating wirings 54 adjacent to each other are further connected to the gate of the amplification transistor AMP included in the left adjacent block 21A of the insulating layer 53 and the right adjacent block of the insulating layer 53, for example, via the connection wiring 55 and the connection portion 59. It is electrically connected to the gate of the reset transistor RST included in 21A.
  • the power supply line VDD is arranged at a position facing each read circuit 22 arranged side by side in the second direction H, as shown in FIG. 10, for example.
  • the power supply line VDD is electrically connected to the drain of the amplification transistor AMP and the drain of the reset transistor RST of the read circuits 22 arranged side by side in the second direction H, for example, via the connection portion 59.
  • the two pixel drive lines 23 are arranged at positions facing the respective readout circuits 22 arranged side by side in the second direction H.
  • One pixel drive line 23 is, for example, a wiring RSTG electrically connected to the gate of the reset transistor RST of each readout circuit 22 arranged side by side in the second direction H.
  • the other pixel drive line 23 is, for example, a wiring SELG electrically connected to the gate of the selection transistor SEL of each readout circuit 22 arranged side by side in the second direction H.
  • the source of the amplification transistor AMP and the drain of the selection transistor SEL are electrically connected to each other, for example, via the wiring 25.
  • the two power supply lines VSS are arranged, for example, at positions facing the respective read circuits 22 arranged side by side in the second direction H.
  • Each power supply line VSS is electrically connected to the plurality of through wirings 47, for example, at a position facing each sensor pixel 12 arranged side by side in the second direction H.
  • the four pixel drive lines 23 are arranged at positions facing the respective readout circuits 22 arranged side by side in the second direction H.
  • Each of the four pixel drive lines 23 is electrically connected to the through wiring 48 of one of the four sensor pixels 12 corresponding to the readout circuits 22 arranged in the second direction H, for example.
  • the wiring TRG connected to.
  • the four pixel drive lines 23 functioning as control lines are electrically connected to the gate electrodes TG of the transfer transistors TR of the sensor pixels 12 arranged in the second direction H.
  • identifiers 1, 2, 3, 4 are added to the end of each wiring TRG.
  • the vertical signal line 24 is arranged, for example, at a position facing the read circuits 22 arranged side by side in the first direction V.
  • the vertical signal line 24 that functions as an output line is electrically connected to, for example, the source of the amplification transistor AMP, which is the output terminal of each read circuit 22 arranged side by side in the first direction V.
  • FIGS. 13 and 14 are diagrams showing a modification of the horizontal sectional configuration of the solid-state imaging device 1.
  • the upper drawings of FIGS. 13 and 14 are modifications of the horizontal cross-sectional configuration of the first substrate 10 of FIG. 1, and the lower drawings of FIG. 13 are the horizontal direction of the second substrate 20 of FIG. 5 is a modification of the cross-sectional configuration in FIG.
  • a modified example of the surface configuration of the semiconductor substrate 11 of FIG. 1 is shown in a diagram showing a modified example of the sectional configuration of the first substrate 10 in the horizontal direction of FIG.
  • the representations are overlaid.
  • a diagram showing a modified example of the sectional configuration of the second substrate 20 in the horizontal direction of FIG. 1 and a diagram showing a modified example of the surface configuration of the semiconductor substrate 21. Are overlaid.
  • the plurality of through wirings 54, the plurality of through wirings 48, and the plurality of through wirings 47 which are shown as a plurality of dots arranged in a matrix in the drawings, are formed on the first substrate 10.
  • the second direction H which is the left-right direction in FIGS. 13 and 14.
  • 13 and 14 exemplify a case where the plurality of through wirings 54, the plurality of through wirings 48, and the plurality of through wirings 47 are arranged side by side in two rows in the second direction H.
  • the four floating diffusions FD are arranged close to each other, for example, via the pixel separation unit 43.
  • the four transfer gates TG1, TG2, TG3, and TG4 are arranged so as to surround the four floating diffusions FD.
  • the four transfer gates TG form a ring. It has a shape.
  • the insulating layer 53 is composed of a plurality of blocks extending in the second direction H.
  • the semiconductor substrate 21 includes a plurality of island-shaped blocks 21A extending in the second direction H and arranged side by side in the first direction V orthogonal to the second direction H with the insulating layer 53 interposed therebetween. ..
  • Each block 21A is provided with, for example, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the one readout circuit 22 shared by the four sensor pixels 12 is, for example, not arranged so as to face the four sensor pixels 12 but is displaced in the first direction V.
  • one read circuit 22 shared by four sensor pixels 12 is a reset transistor in a region of the second substrate 20 facing the four sensor pixels 12 in the first direction V. It is composed of an RST, an amplification transistor AMP, and a selection transistor SEL.
  • One readout circuit 22 shared by the four sensor pixels 12 is configured by, for example, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL in one block 21A.
  • one read circuit 22 shared by four sensor pixels 12 is a reset transistor in a region of the second substrate 20 which is opposed to the four sensor pixels 12 in the first direction V.
  • One readout circuit 22 shared by the four sensor pixels 12 is configured by, for example, the amplification transistor AMP, the reset transistor RST, the selection transistor SEL, and the FD transfer transistor FDG in one block 21A.
  • the one readout circuit 22 shared by the four sensor pixels 12 is not arranged, for example, so as to face the four sensor pixels 12 first, but from the position directly facing the four sensor pixels 12. They are arranged so as to be displaced in the direction V.
  • the wiring 25 (see FIG. 10) can be shortened, or the wiring 25 can be omitted and the source of the amplification transistor AMP and the drain of the selection transistor SEL can be formed in a common impurity region. It can also be configured. As a result, it is possible to reduce the size of the read circuit 22 and increase the size of other parts in the read circuit 22.
  • FIG. 15 is a diagram showing a modification of the horizontal sectional configuration of the solid-state imaging device 1.
  • FIG. 15 shows a modification of the sectional configuration of FIG. 7.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A arranged side by side in the first direction V and the second direction H with the insulating layer 53 interposed therebetween.
  • Each block 21A is provided with, for example, a set of a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • RST reset transistor
  • AMP amplification transistor
  • SEL selection transistor
  • FIG. 16 is a diagram showing a modification of the horizontal sectional configuration of the solid-state imaging device 1.
  • FIG. 16 shows a modification of the sectional configuration of FIG.
  • one read circuit 22 shared by the four sensor pixels 12 is not arranged, for example, directly facing the four sensor pixels 12, but is arranged in the first direction V with a shift.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A arranged side by side in the first direction V and the second direction H with the insulating layer 53 interposed therebetween. There is.
  • Each block 21A is provided with, for example, a set of a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the plurality of through wirings 47 and the plurality of through wirings 54 are also arranged in the second direction H.
  • the plurality of through wirings 47 share four through wirings 54 that share a certain read circuit 22 and four through wirings that share another read circuit 22 adjacent to the read circuit 22 in the second direction H. 54 and 54.
  • the crosstalk between the read circuits 22 adjacent to each other can be suppressed by the insulating layer 53 and the through wiring 47, and the deterioration of the resolution on the reproduced image and the deterioration of the image quality due to the color mixture can be suppressed.
  • FIG. 17 is a diagram showing an example of a horizontal cross-sectional configuration of the solid-state imaging device 1 described above.
  • FIG. 17 shows a modification of the sectional configuration of FIG.
  • the first substrate 10 has the photodiode PD and the transfer transistor TR for each sensor pixel 12, and the floating diffusion FD is shared by each of the four sensor pixels 12. Therefore, in this modification, one through wiring 54 is provided for each of the four sensor pixels 12.
  • the unit area corresponding to four sensor pixels 12 sharing one floating diffusion FD can be obtained by shifting one sensor pixel 12 in the first direction V.
  • the four sensor pixels 12 corresponding to the area will be referred to as four sensor pixels 12A.
  • the first substrate 10 shares the through wiring 47 for each of the four sensor pixels 12A. Therefore, in this modification, one through wiring 47 is provided for each of the four sensor pixels 12A.
  • the first substrate 10 has a pixel separation unit 43 that separates the photodiode PD and the transfer transistor TR for each sensor pixel 12.
  • the pixel separating unit 43 does not completely surround the sensor pixel 12 when viewed from the normal line direction of the semiconductor substrate 11, and is provided near the through wiring 54 connected to the floating diffusion FD and near the through wiring 47. It has a gap that is an unformed region. The gap allows the four sensor pixels 12 to share one through wiring 54 and the four sensor pixels 12A to share one through wiring 47.
  • the second substrate 20 has the readout circuit 22 for each of the four sensor pixels 12 that share the floating diffusion FD.
  • FIG. 18 is a diagram showing an example of a horizontal sectional configuration of the solid-state imaging device 1 according to the present modification.
  • FIG. 18 shows a modification of the sectional configuration of FIG.
  • the first substrate 10 has the photodiode PD and the transfer transistor TR for each sensor pixel 12, and the floating diffusion FD is shared by each of the four sensor pixels 12. Further, the first substrate 10 has a pixel separation section 43 that separates the photodiode PD and the transfer transistor TR for each sensor pixel 12.
  • FIG. 19 is a diagram showing an example of a horizontal sectional configuration of the solid-state imaging device 1 according to the present modification.
  • FIG. 19 shows a modification of the sectional configuration of FIG.
  • the first substrate 10 has the photodiode PD and the transfer transistor TR for each sensor pixel 12, and the floating diffusion FD is shared by each of the four sensor pixels 12. Further, the first substrate 10 has a pixel separation section 43 that separates the photodiode PD and the transfer transistor TR for each sensor pixel 12.
  • FIG. 20 is a diagram showing an example of a circuit configuration of the solid-state image sensor 1 according to the modification.
  • the solid-state image sensor 1 according to the present modification is a CMOS image sensor equipped with a column parallel ADC.
  • a vertical drive circuit 33 in addition to the pixel region 13 in which a plurality of sensor pixels 12 including photoelectric conversion elements are two-dimensionally arranged in a matrix, a vertical drive circuit 33, It has a configuration including a column signal processing circuit 34, a reference voltage supply unit 38, a horizontal drive circuit 35, a horizontal output line 37, and a system control circuit 36.
  • the system control circuit 36 uses the master clock MCK as a reference clock signal for operations of the vertical drive circuit 33, the column signal processing circuit 34, the reference voltage supply section 38, the horizontal drive circuit 35, and the like.
  • a control signal or the like is generated and given to the vertical drive circuit 33, the column signal processing circuit 34, the reference voltage supply unit 38, the horizontal drive circuit 35, and the like.
  • the vertical drive circuit 33 is also formed on the first substrate 10 together with each sensor pixel 12 in the pixel region 13, and is also formed on the second substrate 20 on which the readout circuit 22 is formed.
  • the column signal processing circuit 34, the reference voltage supply unit 38, the horizontal drive circuit 35, the horizontal output line 37, and the system control circuit 36 are formed on the third substrate 30.
  • the read circuit 22 includes, for example, a reset transistor RST that controls the potential of the floating diffusion FD, an amplification transistor AMP that outputs a signal corresponding to the potential of the floating diffusion FD, and a pixel selection.
  • a three-transistor configuration having a selection transistor SEL for performing the above can be used.
  • the sensor pixels 12 are two-dimensionally arranged, and the pixel drive lines 23 are arranged in each row and the vertical signal lines 24 are arranged in each column with respect to the pixel arrangement of m rows and n columns. There is.
  • One end of each of the plurality of pixel drive lines 23 is connected to each output end corresponding to each row of the vertical drive circuit 33.
  • the vertical drive circuit 33 is configured by a shift register or the like, and controls the row address and the row scan of the pixel region 13 via the plurality of pixel drive lines 23.
  • the column signal processing circuit 34 has, for example, ADCs (analog-digital conversion circuits) 34-1 to 34-m provided for each pixel column of the pixel region 13, that is, for each vertical signal line 24, and the pixel region 13 is provided.
  • ADCs analog-digital conversion circuits
  • the reference voltage supply unit 38 has, for example, a DAC (digital-analog conversion circuit) 38A as a method of generating a reference voltage Vref having a so-called ramp (RAMP) waveform, the level of which changes in an inclined manner as time passes. There is.
  • the method of generating the reference voltage Vref having the ramp waveform is not limited to the DAC 38A.
  • the DAC 38A under the control of the control signal CS1 given from the system control circuit 36, generates the ramp waveform reference voltage Vref based on the clock CK given from the system control circuit 36 to generate the ADC 34-1 of the column processing unit 15. Supply to ⁇ 34-m.
  • each of the ADCs 34-1 to 34-m has an exposure time of 1 / N of the sensor pixel 12 as compared with the normal frame rate mode in the progressive scanning method for reading out all the information of the sensor pixel 12 and the normal frame rate mode. Is set so that the AD conversion operation corresponding to each operation mode such as the high-speed frame rate mode for increasing the frame rate N times, for example, twice, can be selectively performed.
  • the switching of the operation mode is executed by the control by the control signals CS2 and CS3 provided from the system control circuit 36. Further, the system control circuit 36 is provided with instruction information for switching between the normal frame rate mode and each operation mode of the high speed frame rate mode from an external system controller (not shown).
  • the ADCs 34-1 to 34-m have the same configuration, and the ADC 34-m will be described as an example here.
  • the ADC 34-m is configured to include a comparator 34A, a counting unit such as an up / down counter (U / DCNT) 34B, a transfer switch 34C, and a memory device 34D.
  • the comparator 34A includes a signal voltage Vx of the vertical signal line 24 corresponding to a signal output from each sensor pixel 12 in the nth column of the pixel region 13 and a reference voltage Vref of a ramp waveform supplied from the reference voltage supply unit 38. And the output voltage Vco becomes “H” level when the reference voltage Vref becomes higher than the signal voltage Vx, and the output voltage Vco becomes “L” level when the reference voltage Vref is equal to or lower than the signal voltage Vx. ..
  • the up / down counter 34B is an asynchronous counter, and under the control of the control signal CS2 given from the system control circuit 36, the clock CK is given from the system control circuit 36 at the same time as the DAC 18A, and is down in synchronization with the clock CK ( By performing the DOWN) count or the UP (UP) count, the comparison period from the start of the comparison operation in the comparator 34A to the end of the comparison operation is measured.
  • the comparison time at the first read time is measured by counting down during the first read operation, and the second read operation is performed.
  • the comparison time at the second read is measured by counting up during the read operation.
  • the count result for the sensor pixel 12 in a certain row is held as it is, and then the sensor pixel 12 in the next row is down-counted at the first read operation from the previous count result.
  • the comparison time at the time of the first read is measured, and by counting up at the time of the second read operation, the comparison time at the time of the second read is measured.
  • the transfer switch 34C is turned on when the count operation of the up / down counter 34B for the sensor pixel 12 in a certain row is completed in the normal frame rate mode ( In the closed state, the count result of the up / down counter 34B is transferred to the memory device 34D.
  • the analog signal supplied from each sensor pixel 12 in the pixel region 13 via the vertical signal line 24 for each column is supplied to the comparator 34A and the up / down counter 34B in the ADCs 34-1 to 34-m. By each operation, it is converted into an N-bit digital signal and stored in the memory device 34D.
  • the horizontal drive circuit 35 is composed of a shift register or the like, and controls the column address and column scan of the ADCs 34-1 to 34-m in the column signal processing circuit 34. Under the control of the horizontal drive circuit 35, the N-bit digital signal AD-converted by each of the ADCs 34-1 to 34-m is sequentially read out to the horizontal output line 37, and passes through the horizontal output line 37. It is output as imaging data.
  • a circuit or the like for performing various kinds of signal processing on the imaging data output via the horizontal output line 37 may be provided in addition to the above-described constituent elements. Is.
  • the count result of the up / down counter 34B can be selectively transferred to the memory device 34D via the transfer switch 34C. It is possible to independently control the count operation of the / down counter 34B and the read operation of the count result of the up / down counter 34B to the horizontal output line 37.
  • FIG. 21 shows an example in which the solid-state imaging device 1 of FIG. 20 is configured by laminating three substrates of a first substrate 10, a second substrate 20, and a third substrate 30.
  • a pixel region 13 including a plurality of sensor pixels 12 is formed in the central portion of the first substrate 10, and a vertical drive circuit 33 is formed around the pixel region 13.
  • a read circuit area 15 including a plurality of read circuits 22 is formed in the central portion, and a vertical drive circuit 33 is formed around the read circuit area 15.
  • the column signal processing circuit 34, the horizontal drive circuit 35, the system control circuit 36, the horizontal output line 37, and the reference voltage supply unit 38 are formed on the third substrate 30.
  • the vertical drive circuit 33 may be formed only on the first substrate 10 or only on the second substrate 20.
  • FIG. 22 shows a modification of the cross-sectional configuration of the solid-state imaging device 1 according to this modification.
  • the solid-state imaging device 1 is configured by laminating three substrates of the first substrate 10, the second substrate 20, and the third substrate 30.
  • the solid-state imaging device 1 may be configured by stacking two substrates, the first substrate 10 and the second substrate 20.
  • the logic circuit 32 is formed separately on the first substrate 10 and the second substrate 20, as shown in FIG. 22, for example.
  • a high dielectric constant film made of a material (for example, high-k) capable of withstanding a high temperature process and a metal gate electrode are laminated.
  • a transistor having a gate structure is provided.
  • the circuit 32B provided on the second substrate 20 side CoSi 2 or NiSi formed using a self-aligned silicide (SALICIDE) process on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • SALICIDE self-aligned silicide
  • a low resistance region made of silicide or the like is formed. The low resistance region made of silicide is thus formed of the compound of the material of the semiconductor substrate and the metal.
  • FIG. 23 shows a modification of the cross-sectional structure of the solid-state imaging device 1 according to the structure of FIG. 1 and its modification.
  • a self-aligned silicide (SALICIDE) process is formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • the low resistance region 37 made of silicide such as CoSi 2 or NiSi may be formed. This allows a high temperature process such as thermal oxidation to be used when forming the sensor pixel 12.
  • the contact resistance can be reduced. As a result, the calculation speed in the logic circuit 32 can be increased.
  • FIG. 24 is a diagram showing a part of the cross section of the solid-state imaging device 100 according to the first embodiment of the present disclosure.
  • the solid-state imaging device 100 has a structure in which a substrate 200, a substrate 300, and a substrate 400 are bonded together.
  • a surface 501 shown in FIG. 24 is a surface on which the substrate 200 and the substrate 300 are bonded together.
  • a surface 502 shown in FIG. 24 is a surface on which the substrate 300 and the substrate 400 are attached. These substrates 200 to 400 are electrically connected to each other.
  • a substrate 200 which is a semiconductor substrate such as a silicon substrate, includes a plurality of photoelectric conversion elements 102.
  • the photoelectric conversion element 102 converts the received light into an electric signal according to the amount of received light by photoelectric conversion.
  • One photoelectric conversion element 102 corresponds to one pixel.
  • the photoelectric conversion element 102 is composed of, for example, a PN junction photodiode.
  • One photoelectric conversion element 102 may include a plurality of photodiodes.
  • the photoelectric conversion element 102 is composed of an N-type semiconductor region 201 of the substrate 200 and a P-type semiconductor region 202 formed so as to cover the side surface thereof.
  • Each photoelectric conversion element 102 is electrically separated by a pixel separation unit 203 that separates pixels.
  • the pixel separation unit 203 is composed of a metal, an insulating film (eg, SiO 2 ) or a combination thereof.
  • the lower end of the photoelectric conversion element 102, that is, the lower surface of the substrate 200 is covered with an insulating film 211.
  • the insulating film 211 is made of, for example, a film having a fixed charge.
  • a flattening film 213, which is an insulating film or the like, may be further disposed on the lower end of the insulating film 211.
  • the insulating film 211 is, for example, a metal oxide film of hafnium oxide, tantalum oxide, aluminum oxide, or the like.
  • the flattening film 213 is an insulating film such as silicon oxide or silicon nitride.
  • the insulating film 211 and the planarization film 213 may each be provided in a plurality of layers.
  • a color filter 212 is arranged below the insulating film 211.
  • An on-chip lens 214 is arranged below the color filter 212.
  • the on-chip lens 214 collects the emitted light. The condensed light is guided to the photoelectric conversion element 102 via the color filter 212.
  • a P-type semiconductor region 204 (P well) is formed on the photoelectric conversion element 102.
  • the P-type semiconductor region 202 forming the photoelectric conversion element 102 projects so as to cover a part of the side surface of the semiconductor region 204.
  • the depth of the P-type semiconductor region 202 is arbitrary.
  • the upper surface of the semiconductor region 202 and the lower surface of the semiconductor region 204 may have the same height.
  • An N-type transfer transistor 103 is arranged above the photoelectric conversion element 102. Specifically, an N-type drain region 221 and an N-type source region 222 are formed near the surface of the semiconductor region 204. A gate electrode 223 is formed between the N type drain region 221 and the N type source region 222 on the semiconductor region 204. The drain region 221, the source region 222, and the gate electrode 223 form the transfer transistor 103.
  • the gate electrode 223 is connected to the N-type semiconductor region 201 forming the photoelectric conversion element 102.
  • one transfer transistor 103 is provided for each photoelectric conversion element 102.
  • the transfer transistor 103 transfers the electric signal output from the photoelectric conversion element 102 to the pixel transistor.
  • the source region 222 of the transfer transistor 103 functions as a floating diffusion (FD).
  • the floating diffusion temporarily holds the electric signal output from the photoelectric conversion element 102.
  • the transfer transistor 103 including the source region 222 as the floating diffusion is covered with the insulating film 240.
  • the substrate 300 is disposed on the insulating film 240.
  • a substrate 300 which is a semiconductor substrate such as a P-type silicon substrate, includes pixel transistors including a plurality of N-type amplification transistors 104.
  • One pixel transistor such as the amplification transistor 104 is provided for each transfer transistor 103.
  • the pixel transistor performs a process of reading an electric signal according to the amount of light received by the photoelectric conversion element 102.
  • the amplification transistor 104 amplifies and outputs the electric signal transferred from the photoelectric conversion element 102 by the transfer transistor 103.
  • the wiring D1 is connected to the gate electrode 313 of the amplification transistor 104.
  • the wiring D1 is connected to the source region 222 of the transfer transistor 103 as a floating diffusion via the contact Cfd.
  • the wirings D1 to D4 are formed on the substrate 300 in four layers.
  • the wiring D1 is a wiring formed in the lowermost layer of the first layer.
  • the wiring D4 is a wiring formed in the uppermost layer of the fourth layer. Note that the number of wiring layers is not limited to four, and can be arbitrarily changed according to design conditions and the like.
  • the amplification transistor 104 and the wirings D1 to D4 are covered with an insulating film 340.
  • the substrate 400 which is a semiconductor substrate such as a silicon substrate, is turned upside down and bonded onto the wiring D4 of the substrate 300.
  • the junction point 503 of the wiring D4 and the wiring of the substrate 400 overlaps with the pixel area where the pixel is arranged.
  • a plurality of logic transistors Tr are connected to the wiring of the substrate 400.
  • the wiring of the substrate 400 and the logic transistor Tr are covered with the insulating film 440.
  • the wiring of the substrate 400 and the logic transistor Tr form a logic circuit as a signal processing circuit.
  • the logic circuit corresponds to a peripheral circuit of the solid-state image sensor 100 that processes an electric signal or the like generated by the photoelectric conversion element 102.
  • FIG. 25 is a schematic diagram illustrating the vicinity of the bonding position of the substrates 200 and 300 of the solid-state imaging device 100 according to the first embodiment of the present disclosure.
  • 25A is a cross-sectional view showing the vicinity of the bonding positions of the substrates 200 and 300
  • FIG. 25B is a top view of the substrate 300.
  • the position of the contact Cg is displaced.
  • the insulating film 340 and the wiring D1 are omitted.
  • the amplification transistor 104 is shown as an example of the pixel transistor.
  • the solid-state imaging device 100 includes a substrate 200 serving as a first semiconductor substrate having a photoelectric conversion element 102, and a substrate 300 serving as a second semiconductor substrate facing the substrate 200 with an insulating film 240 interposed therebetween. And The substrate 200 is grounded. That is, the potential of the substrate 200 is fixed at 0V.
  • the substrate 200 has a transfer transistor 103 including a gate electrode 223 and an N-type source region 222 as a floating diffusion.
  • the transfer transistor 103 is configured as, for example, a MOS (Metal Oxide Semiconductor) type field effect transistor (MOSFET).
  • MOS Metal Oxide Semiconductor
  • the substrate 300 has an amplification transistor 104 that amplifies an electric signal output from the photoelectric conversion element 102 on the main surface MSa as the first main surface.
  • the amplification transistor 104 is configured as a MOSFET, for example.
  • the amplification transistor 104 has an N-type source region 312 and an N-type drain region 311 provided on the substrate 300.
  • the gate electrode 313 of the amplification transistor 104 is arranged on the substrate 300 between the source region 312 and the drain region 311.
  • the source region 312 is provided with a contact Cs which is connected to an upper layer wiring (not shown).
  • the drain region 311 is provided with a contact Cd such as Cu which is connected to the wiring D1a.
  • the gate electrode 313 is provided with a contact Cg such as Cu connected to the wiring D1.
  • the contact Cfd is connected to the wiring D1.
  • the other end of the contact Cfd is connected to the source region 222 of the transfer transistor 103.
  • Substrate 300 has substrate contact layer 302 as a region having a lower resistance than substrate 300 on main surface MSb as a second main surface opposite to main surface MSa.
  • the substrate 300 has a certain conductivity type, for example, P-type, and the substrate contact layer 302 contains a higher concentration of impurities than the other regions 301 of the substrate 300.
  • the N-type source region 312 and the N-type drain region 311 of the amplification transistor 104 provided on the main surface MSa and the P + -type substrate contact layer 302 provided on the main surface MSb are other regions of the substrate 300. Separated by 301.
  • the substrate contact layer 302 does not necessarily need to have a low resistance as a whole, and does not need to contain a high concentration of impurities. It suffices that at least a part of the substrate contact layer 302 has a lower resistance than the other regions 301 of the substrate 300 and contains a high concentration of impurities. Therefore, the impurity concentration in the substrate contact layer 302 does not need to be uniform over the entire substrate contact layer 302.
  • the substrate 300 is grounded via the substrate contact layer 302.
  • the solid-state imaging device 100 includes a contact Csub extending from the substrate contact layer 302 of the substrate 300 to the substrate 200 side. More specifically, the substrate 300 is arranged with the main surface MSb side facing the substrate 200, and the solid-state imaging device 100 includes a contact Csub that connects the substrate contact layer 302 of the substrate 300 and the substrate 200.
  • the substrate 300 is grounded via the substrate contact layer 302 and the substrate 200. That is, the potential of the substrate 300 is fixed at 0V.
  • FIGS. 26 to 28 are flowcharts showing an example of the procedure of the manufacturing process of the solid-state imaging device 100 according to the first embodiment of the present disclosure.
  • 26 to 28 are cross-sectional views in the manufacturing process of the solid-state imaging device 100.
  • 26 to 28 except for FIG. 26 (a2), are top views in the manufacturing process of the solid-state imaging device 100.
  • the photoelectric conversion element 102 including the N-type semiconductor region 201, the P-type semiconductor region 204, the gate electrode 223 of the transfer transistor 103, and the source region 222 as the floating diffusion are provided on the substrate 200.
  • the gate electrode 223 and the source region 222 are covered with an insulating film 240.
  • a contact Csub is formed by penetrating the insulating film 240 to form a through hole reaching the substrate 200 and burying a conductive material such as W in the through hole.
  • the substrate contact layer 302 is formed on the main surface MSb of the substrate 300 such as a P-type silicon substrate.
  • the substrate contact layer 302 can be formed by, for example, an ion implantation method, a solid phase diffusion method, a plasma doping method, or the like.
  • boron is implanted into the main surface MSb of the substrate 300 at a dose of about 1 ⁇ 10 16 / cm 3 to 1 ⁇ 10 20 / cm 3 , and the temperature is about 600 ° C. to 900 ° C.
  • the substrate contact layer 302 is formed by performing heat treatment.
  • a silicon oxide film such as a borosilicate glass (BSG) film is formed into a B 2 H 6 / SiH 4 / O 2 gas by a low pressure chemical vapor deposition (LP-CVD) method.
  • a film is formed on the main surface MSb of the substrate 300.
  • heat treatment is performed at about 900 ° C. to diffuse boron to the substrate 300 side.
  • the substrate contact layer 302 is formed by removing the BSG film with hydrofluoric acid.
  • the substrate contact layer 302 is formed by exciting the B 2 H 6 / He mixed gas with plasma and diffusing boron toward the main surface MSb side of the substrate 300.
  • the substrate 300 on which the substrate contact layer 302 is formed is attached to the substrate 200 of FIG. 26A1 with the main surface MSb side facing the substrate 200.
  • a pressure of 0.1 MPa to several MPa is applied and heat treatment is performed at about 350 ° C. to 600 ° C.
  • the substrate 300 and the substrate 200 are bonded together via the insulating film 240.
  • the bonding surface of the substrate 300 and the bonding surface of the substrate 200 may be subjected to O 2 plasma treatment, respectively.
  • the substrate 300 was subjected to chemical mechanical polishing (CMP). Grind to a thickness of several ⁇ m to several ⁇ m.
  • CMP chemical mechanical polishing
  • element isolation is performed on the substrate 300 while leaving a region where a pixel transistor such as the amplification transistor 104 is formed.
  • a resist pattern is formed by photolithography in a region where a pixel transistor is formed, and other regions are etched by dry etching.
  • an insulating film 340 such as a silicon oxide film is formed by the CVD method to fill back the portion of the substrate 300 that has been etched and removed. Excessive insulating film 340 is removed by CMP to expose the surface of substrate 300.
  • the amplification transistor 104 is formed on the main surface MSa of the substrate 300.
  • a gate oxide film (not shown) is formed on the surface of the substrate 300 by a thermal oxidation method.
  • a polysilicon film or the like is formed by a CVD method, a resist pattern is formed by photolithography, the polysilicon film is etched, and the resist pattern is ashed to form a gate electrode 313.
  • a source region 312 and a drain region 311 are formed by implanting phosphorus or arsenic into the substrate 300 on both sides of the gate electrode 313 by ion implantation and performing heat treatment by a high temperature rapid annealing (RTA) method.
  • RTA rapid annealing
  • contacts Cg, Cs, Cd, Cfd are formed.
  • an insulating film 340 that covers the amplification transistor 104 is further formed by a CVD method, and the surface of the insulating film 340 is planarized by CMP.
  • a resist pattern is formed on the surface of the insulating film 340 by photolithography, and a through hole reaching the gate electrode 313, the source region 312, the drain region 311, and the substrate 200 is formed by dry etching. After removing the resist pattern by ashing, a W film or the like is filled in each through hole by a CVD method, and an excess W film is removed by CMP.
  • the wirings D1 to D4 are formed, the logic transistor Tr and the substrate 400 on which the wiring is formed are joined, and the manufacturing process of the solid-state imaging device 100 is completed.
  • FIG. 29 is a diagram comparing solid-state imaging devices according to the first embodiment of the present disclosure and comparative examples 1 and 2.
  • the substrate on which the photoelectric conversion element is formed is a floating substrate in which the substrate potential is not fixed because it is bonded to the other substrate via the insulating film. If the substrate potential is indefinite, the operation of the pixel transistor becomes unstable.
  • the substrate contact layer 302 ′ separated from the formation region of the amplification transistor by the element isolation region STI.
  • the substrate potential can be fixed by connecting the substrate contact layer 302 'to the upper ground line.
  • the element isolation region STI and the substrate contact layer 302 ′ are pressed, and the size of the amplification transistor must be reduced, and the effect of dividing the substrate is impaired.
  • the substrate contact layer 302 for fixing the potential of the substrate 300 is arranged on the main surface MSb of the substrate 300 opposite to the side where the amplification transistor 104 is formed.
  • the area on the main surface MSa side is not reduced by the substrate contact layer 302.
  • the merit of dividing the photoelectric conversion element 102 and the pixel transistor into separate substrates 200 and 300 can be fully utilized. That is, the area of each of the photoelectric conversion element 102 and the pixel transistor can be enlarged as compared with the case where the photoelectric conversion element and the pixel transistor are arranged on the same substrate. Moreover, the number of pixels per unit area can be increased.
  • the substrate 200 and the substrate 300 are connected via the contact Cfd. Further, the substrate 300 and the substrate 400 are connected by the wiring D4 of the substrate 300 and the wiring of the substrate 400.
  • TSV Through Silicon Via
  • the contact Cfd and the junction point 503 of the wiring D4 of the substrate 300 and the wiring of the substrate 400 are arranged in the pixel region.
  • the chip size can be further reduced or the pixel area can be enlarged.
  • FIG. 30 shows a more detailed top view of each configuration.
  • FIG. 30 is a diagram showing an arrangement of pixel transistors of the solid-state imaging device according to the first embodiment and the second comparative example of the present disclosure.
  • 30A is a top view of a substrate on which the pixel transistor of Comparative Example 2 is formed
  • FIG. 30B is a top view of the substrate 300 of the first embodiment
  • FIG. 30C is a substrate 200 of the first embodiment.
  • FIG. However, a part of the insulating film is omitted in FIG.
  • the gate electrode 223 of the transfer transistor 103 is formed in a substantially U-shaped crank shape. By disposing both ends of the U-shaped gate electrode 223 on the two photoelectric conversion elements 102, the transfer transistor 103 can receive the electric signal from the photoelectric conversion element 102 and transfer the electric signal to the amplification transistor 104. it can.
  • the gate electrode 223 of the transfer transistor 103 is connected to the upper layer wiring via the contacts Ctga and Ctgb.
  • the substrate 300 of the first embodiment includes an amplification transistor 104, a selection transistor 106, and a reset transistor 105.
  • the amplification transistor 104 has been shown as an example of the pixel transistor, but as described above, the pixel transistor also includes the reset transistor 105, the selection transistor 106, and the like.
  • the selection transistor 106 Since the selection transistor 106 processes the electric signal amplified by the amplification transistor 104, the selection transistor 106 selects whether or not to transmit the electric signal to the upper layer wirings D1 to D4.
  • the selection transistor 106 has a gate electrode 323, a source region 322, and a drain region 321.
  • the gate electrode 323 of the selection transistor 106 is arranged in parallel with the gate electrode 313 of the amplification transistor 104, and is connected to the wirings D1 to D4 in the upper layer via the contact Csg.
  • the source region 322 of the selection transistor 106 is connected to the wirings D1 to D4 in the upper layer via the contact Css.
  • the drain region 321 of the selection transistor 106 is connected to the source region 312 of the amplification transistor 104.
  • the reset transistor 105 resets (initializes) the potential of the gate of the amplification transistor 104 to the power source potential.
  • the reset transistor 105 is also a transistor that resets the potential of the floating diffusion.
  • the reset transistor 105 has a gate electrode 333, a source region 332, and a drain region 331.
  • the gate electrode 333 of the reset transistor 105 is arranged in series with the gate electrode 323 of the selection transistor 106, and is connected to the wirings D1 to D4 in the upper layer via the contact Crg.
  • the source region 332 of the reset transistor 105 is connected to the gate electrode 313 of the amplification transistor 104 via the contacts Crs and Cag and the wiring D1.
  • the drain region 331 of the reset transistor 105 is connected to the wirings D1 to D4 in the upper layer via the contact Crd.
  • the gate electrode 313 of the amplification transistor 104 is connected to the floating diffusion which is the source region 222 of the transfer transistor 103 via the contacts Cag, Cfd and the wiring D1.
  • the drain region 311 of the amplification transistor 104 is connected to the wirings D1 to D4 in the upper layer via the contact Cad.
  • the amplification transistor 104 ′ and the selection transistor 106 ′ are arranged in parallel, and the selection transistor 106 ′ and the reset transistor 105 ′ are arranged in series. ..
  • the size of the amplification transistor 104' is limited.
  • FIG. 31 is a schematic diagram showing the vicinity of the bonding position of the substrates 200 and 300 of the solid-state imaging device according to the first modification of the first embodiment of the present disclosure.
  • the solid-state image sensor of Modification 1 includes a contact Csub in which at least one wiring D0 such as W is interposed.
  • the connection position between the substrate 200 and the substrate contact layer 302 of the substrate 300 can be adjusted appropriately. That is, the connection positions of the substrate 200 and the substrate contact layer 302 of the substrate 300 do not have to overlap in the vertical direction.
  • FIG. 32 is a schematic diagram showing the vicinity of the bonding position of the substrates 200 and 300a of the solid-state imaging device according to the second modification of the first embodiment of the present disclosure.
  • the solid-state imaging device of Modification 2 has a substrate contact layer 302a on a part of the main surface MSb of the substrate 300a.
  • the substrate contact layer 302a does not have to cover the entire main surface MSb of the substrate 300a.
  • the substrate contact layer 302a may have an area in which the amount of positional deviation when the contact Csub is connected is added to the cross-sectional area required by the contact Csub.
  • FIG. 33 is a diagram showing a part of the cross section of the solid-state imaging device 110 according to Modification Example 3 of Embodiment 1 of the present disclosure.
  • the gate electrode 223 of the transfer transistor 103 is arranged on the semiconductor region 204 without being connected to the photoelectric conversion device 102. That is, the transfer transistor 103 may have a form having the gate electrode 223 as a planar transfer gate.
  • FIG. 34 is a diagram showing a part of the cross section of the solid-state imaging device 120 according to Modification 4 of Embodiment 1 of the present disclosure.
  • the electrical connection between the substrate 300 and the substrate 400 is made in a region of the substrate 200 facing the peripheral region 14.
  • the peripheral region 14 corresponds to the frame region of the substrate 200 and is provided on the periphery of the pixel region 13.
  • the substrate 300 has a plurality of pad electrodes 58 in a region facing the peripheral region 14, and the substrate 400 has a plurality of pad electrodes 64 in a region facing the peripheral region 14.
  • the substrate 300 and the substrate 400 are electrically connected to each other by the bonding of the pad electrodes 58 and 64 provided in the region facing the peripheral region 14.
  • the chip size can be reduced as compared with the case where the substrates are connected by the TSV provided in the peripheral region of the substrate, Alternatively, the pixel area can be enlarged.
  • the solid-state imaging device of the second embodiment is different from that of the first embodiment in the shape of the substrate contact layer 302b.
  • FIG. 35 is a schematic diagram illustrating the vicinity of the bonding position of the substrates 200 and 300b of the solid-state imaging device according to the second embodiment of the present disclosure.
  • FIG. 35A is a cross-sectional view showing the vicinity of the bonding positions of the substrates 200 and 300b
  • FIG. 35B is a top view of the substrate 300b.
  • the position of the contact Cg is displaced.
  • the insulating film 340 and the wiring D1 are omitted.
  • an amplification transistor 104b is shown as an example of a pixel transistor.
  • the substrate 300b has a substrate contact layer as a region having a lower resistance than that of the substrate 300b on the main surface MSb as the second main surface on the side opposite to the main surface MSa as the first main surface. It has 302b.
  • the substrate 300b has a certain conductivity type, for example, P type, and the substrate contact layer 302b contains a higher concentration of impurities than the other regions 301b of the substrate 300b. That is, the substrate contact layer 302b is a P + type.
  • it is sufficient that at least a part of the region of the substrate contact layer 302b has a lower resistance than the other region 301b of the substrate 300b and contains a high concentration of impurities.
  • the substrate contact layer 302b of the substrate 300b has an extending portion 303 extending to the outside of the substrate 300b in the direction along the substrate 300b.
  • the direction along the substrate 300b includes a direction horizontal to the substrate 300b. That is, the extending portion 303 extends toward the outside of the substrate 300b in a horizontal direction or a substantially horizontal direction with respect to the substrate 300b. In other words, the extending portion 303 projects from the side surface of the substrate 300b.
  • the substrate 300b is grounded via the substrate contact layer 302b.
  • the solid-state imaging device of the second embodiment includes a contact Csubb extending from the substrate contact layer 302b of the substrate 300b to the side opposite to the substrate 200.
  • the extension part 303 has a main surface MSc as a third main surface facing the same side as the main surface MSa of the substrate 300b, and one end thereof is connected to the main surface MSc of the extension part 303, A contact Csubb whose other end is grounded is provided.
  • the other region 301b of the substrate 300b does not exist on the main surface MSc of the extending portion 303.
  • the contact Csubb connected to the main surface MSc of the extending portion 303 can be extended to the upper layer and connected to the wiring D1 or the like.
  • the substrate 300b can be grounded by connecting to the ground line via the substrate contact layer 302b, the contact Csubb, and the wirings D1 to D4. That is, the potential of the substrate 300b is fixed at 0V.
  • the substrate 300b has, on the main surface MSa, an amplification transistor 104b that amplifies an electric signal output from the photoelectric conversion element 102.
  • the amplification transistor 104b is configured as a MOSFET, for example.
  • the amplification transistor 104b has an N-type source region 312b and an N-type drain region 311b provided on the substrate 300b.
  • the gate electrode 313b of the amplification transistor 104b is arranged on the substrate 300b between the source region 312b and the drain region 311b.
  • the area of the main surface MSa of the substrate 300b is reduced by the area of the extending portion 303 of the substrate contact layer 302b, for example. Accordingly, the size of the amplification transistor 104b also becomes slightly smaller.
  • the size of the amplification transistor 104b is smaller than that of the amplification transistor 104 of the first embodiment and larger than that of the comparison example 2.
  • FIGS. 36 and 37 are flowcharts showing an example of the procedure of the manufacturing process of the solid-state imaging device according to the second embodiment of the present disclosure.
  • 36 and 37 are cross-sectional views in the manufacturing process of the solid-state image sensor.
  • the right views of FIGS. 36 and 37 are top views in the manufacturing process of the solid-state imaging device.
  • the solid-state image sensor of the second embodiment undergoes the same manufacturing process as that of the above-described first embodiment shown in FIGS. Here, an example of subsequent manufacturing processes will be described.
  • an extension portion 303 is formed in a substrate contact layer 302b on a substrate 300b on which element isolation has been performed. Specifically, a resist pattern having an opening at a position corresponding to the extended portion 303 of the substrate 300b is formed by photolithography, the substrate 300b in the opening is etched by dry etching, and the resist pattern is ashed. As a result, the main surface MSc of the stretched portion 303 is exposed.
  • an insulating film 340 such as a silicon oxide film is formed on the main surface MSc of the extending portion 303 by the CVD method, and the portion where the substrate 300b is removed by etching is removed. Backfill. Excess insulating film 340 is removed by CMP to expose the surface of substrate 300b.
  • the amplification transistor 104b is formed on the main surface MSa of the substrate 300b by the same method as the amplification transistor 104 of the first embodiment.
  • contacts Cg, Cs, Cd, and Cfd are formed as in the first embodiment. Further, the contact Csubb can also be formed by the same method as the other contacts Cg, Cs, Cd, Cfd.
  • the wirings D1 to D4 are formed, the logic transistor Tr and the substrate 400 on which the wiring is formed are joined, and the manufacturing process of the solid-state imaging device of the second embodiment is completed.
  • FIG. 38 is a diagram comparing the solid-state imaging devices according to the second embodiment of the present disclosure and the comparative examples 1 and 2.
  • the contact Csubb is connected to the main surface MSc side of the substrate contact layer 302b arranged on the main surface MSb facing the same side as the main surface MSa. Therefore, although the amplification transistor 104b is reduced by the amount that the substrate contact layer 302b has the extending portion 303, the amplification transistor 104b is still superior to Comparative Examples 1 and 2.
  • FIG. 39 shows a more detailed top view of each configuration.
  • FIG. 39 is a diagram showing an arrangement of pixel transistors of the solid-state imaging device according to the second embodiment and the second comparative example of the present disclosure.
  • 39A is a top view of a substrate in which the pixel transistor of Comparative Example 2 is formed
  • FIG. 39B is a top view of the substrate 300b of the second embodiment
  • FIG. 39C is a substrate 200 of the second embodiment. It is a top view. However, a part of the insulating film is omitted in FIG.
  • the solid-state imaging device of the second embodiment also includes the substrate 200 having the same configuration as that of the first embodiment.
  • the solid-state image sensor of the second embodiment also includes an amplification transistor 104b, a selection transistor 106, and a reset transistor 105, which are arranged in substantially the same manner as in the first embodiment.
  • the solid-state imaging device of the second embodiment is different from the first embodiment in that the extension portion 303 of the substrate contact layer 302b occupies a part of the substrate 300b and the amplification transistor 104b is reduced by that amount.
  • FIG. 40 shows a sectional view of each part of FIG. 39.
  • FIG. 40 is a diagram showing connections between the respective elements of the solid-state imaging device according to the second embodiment of the present disclosure.
  • 40A is a top view of the substrate 300b of the second embodiment
  • FIG. 40B is a sectional view taken along the line AA ′ of FIG. 40A
  • FIG. 40C is a sectional view taken along the line BB ′ of FIG. It is a figure and (d) is a CC 'line sectional view of (a).
  • the substrate contact layer 302b is connected to the wirings D1 to D4 in the upper layer via the contact Csubb in the extending portion 303 and is grounded.
  • the drain region 311b of the amplification transistor 104b is connected to the wirings D1 to D4 in the upper layer via the contact Cad.
  • the source region 322 of the selection transistor 106 is connected to the wirings D1 to D4 in the upper layer via the contact Css.
  • the source region 222 as the floating diffusion of the transfer transistor 103 is connected to the wiring D1 via the contact Cfd.
  • the wiring D1 is connected to the gate electrode 313b of the amplification transistor 104b.
  • the gate electrode 223 of the transfer transistor 103 is connected to the wiring D0 such as W via the contact Ctga.
  • the wiring D0 is connected to the upper wiring via the contact Ctgb.
  • the source region 332 of the reset transistor 105 is connected to the wiring D1 via the contact Crs.
  • the wiring D1 is connected to the gate electrode 313b of the amplification transistor 104b as described above.
  • the drain region 331 of the reset transistor 105 is connected to the wirings D1 to D4 in the upper layer via the contact Crd.
  • FIG. 41 is a schematic diagram showing the vicinity of the bonding position of the substrates 200 and 300c of the solid-state imaging device according to the first modification of the second embodiment of the present disclosure.
  • the solid-state imaging device of the first modification includes a contact Csubc that penetrates the extending portion 303c and has one end connected to the substrate 200 and the other end grounded. That is, the substrate contact layer 302c of the substrate 300c has the extending portion 303c through which the contact Csubc penetrates.
  • the contact Csubc is connected to the ground line via the wirings D1 to D4 in the upper layer.
  • the substrate 200 is grounded via the contact Csubc.
  • the substrate 300c is grounded via the extended portion 303c of the substrate contact layer 302c and the contact Csubc.
  • the substrate 200 and the substrate 300c can be grounded by using the common configuration, and the wiring structure can be simplified. Further, the volume occupied by the structure related to grounding can be reduced.
  • FIG. 42 is a schematic diagram showing the vicinity of the bonding position of the substrates 200 and 300d of the solid-state imaging device according to the second modification of the second embodiment of the present disclosure.
  • the solid-state imaging device of the second modification includes a contact Csubd having one end connected to the side surface of the extending portion 303d and the other end grounded. That is, the substrate contact layer 302d of the substrate 300d has the extending portion 303d to which the contact Csubd is connected to the side surface. The contact Csubd is connected to the ground line via the wirings D1 to D4 in the upper layer. The substrate 300d is grounded via the extended portion 303d of the substrate contact layer 302d and the contact Csubd.
  • the substrate 300d has an amplification transistor 104d for amplifying an electric signal output from the photoelectric conversion element 102 on the main surface MSa as a first main surface.
  • the amplification transistor 104d is configured as a MOSFET, for example.
  • the amplification transistor 104d has an N-type source region 312d and an N-type drain region 311d provided on the substrate 300d.
  • the gate electrode 313d of the amplification transistor 104d is arranged on the substrate 300d between the source region 312d and the drain region 311d.
  • the extended portion 303d of the substrate contact layer 302d does not need to have an area in which the cross-sectional area of the contact Csubd is added with the amount of positional displacement at the time of connection, and the extended portion 303d is It can be configured to be smaller than the extending portion 303 in the form 2.
  • the size of the amplification transistor 104d can be slightly increased. The size of the amplification transistor 104d is smaller than that of the amplification transistor 104 of the first embodiment and larger than that of the amplification transistor 104b of the second embodiment.
  • FIG. 43 is a diagram comparing solid-state imaging devices according to the second embodiment of the present disclosure, the second modification thereof, and the first and second comparative examples.
  • the contact Csubd is connected to the side surface of the substrate contact layer 302d arranged on the main surface MSb. Therefore, as compared with Comparative Examples 1 and 2, the solid-state image sensor according to the second embodiment is more superior.
  • FIG. 44 is a schematic diagram showing the vicinity of the bonding position of the substrates 200e and 300e of the solid-state image sensor according to the third modification of the second embodiment of the present disclosure.
  • an amplification transistor is provided according to the number of photoelectric conversion elements 102 and transfer transistors 103 corresponding thereto.
  • the number of 104e can be increased.
  • the substrate 200e includes the photoelectric conversion element 102-1 and the transfer transistor 103-1 corresponding thereto, the photoelectric conversion element 102-2 and the transfer transistor 103-2 corresponding thereto, the photoelectric conversion element 102-3, and And a transfer transistor 103-3 corresponding thereto.
  • the substrate 300e has a photoelectric conversion element 102-1 and an amplification transistor 104e-1 corresponding to the transfer transistor 103-1.
  • the substrate 300e has an amplification transistor 104e-2 corresponding to the photoelectric conversion element 102-2 and the transfer transistor 103-2.
  • the substrate 300e has an amplification transistor 104e-3 corresponding to the photoelectric conversion element 102-3 and the transfer transistor 103-3.
  • the regions where the respective amplification transistors 104e-1 to 104e-3 are provided are connected by the substrate contact layer 302e on the bottom surface of the substrate 300e.
  • the region where the amplification transistor 104e-1 is provided and the region where the amplification transistor 104e-2 is provided are connected by the extending portion 303e-2 of the substrate contact layer 302e.
  • the region where the amplification transistor 104e-2 is provided and the region where the amplification transistor 104e-3 is provided are connected by the extending portion 303e-3 of the substrate contact layer 302e.
  • a contact Csube-1 for grounding the substrate 300e is connected to the extension 303e-1 near the amplification transistor 104e-1.
  • a contact Csube-2 for grounding the substrate 300e is connected to the extension 303e-2 near the amplification transistor 104e-2.
  • the extending portion 303e-2 is provided with a through hole 303th-2 through which Cfd-1 connecting the floating diffusion of the transfer transistor 103-1 and the gate electrode of the amplification transistor 104e-1 is passed.
  • a contact Csube-3 that grounds the substrate 300e is connected to the extension 303e-3 near the amplification transistor 104e-3.
  • the extending portion 303e-3 is provided with a through hole 303th-3 through which Cfd-2 connecting the floating diffusion of the transfer transistor 103-2 and the gate electrode of the amplification transistor 104e-2 is penetrated.
  • the number of amplification transistors 104e can be increased accordingly.
  • the three photoelectric conversion elements 102, the three transfer transistors 103, and the three amplification transistors 104e have a one-to-one correspondence, but the number of these elements is not limited to three. The number of these elements may be two or four or more.
  • the solid-state imaging device 100f of the third embodiment is different from the first and second embodiments in that a plurality of photoelectric conversion elements 102 are collectively handled.
  • FIG. 45 is a diagram showing a part of the solid-state imaging device 100f according to the third embodiment of the present disclosure.
  • 45A is a diagram showing a part of the upper surface of the substrate 200
  • FIG. 45B is a diagram showing a part of the cross section of the solid-state imaging device 100f.
  • the substrate 200 on the substrate 200, four transfer transistors 103 corresponding to the four photoelectric conversion elements 102 are arranged near the center where the four photoelectric conversion elements 102 gather.
  • the source regions 222 which are the floating diffusions of the four transfer transistors 103, are surrounded by the four transfer transistors 103 and are arranged close to each other.
  • these four source regions 222 are integrated into one by the wiring Dx above the substrate 200.
  • the wiring Dx has four leg portions Df connected to the respective source regions 222.
  • one contact Cfd is connected to the upper part of the wiring Dx. The other end of the contact Cfd is connected to the wiring D1.
  • the substrate 300f has one pixel transistor corresponding to each of the four photoelectric conversion elements 102 and the four transfer transistors 103. That is, the substrate 300f has one amplification transistor 104f, one reset transistor 105f, and one selection transistor (not shown) for the four photoelectric conversion elements 102 and the four transfer transistors 103.
  • the wiring D1 to which the contact Cfd is connected is connected to the gate electrode 313f of the amplification transistor 104f.
  • the wiring D1 connects the gate electrode 313f of the amplification transistor 104f and the source region 332f of the reset transistor 105f.
  • FIG. 46 is a comparison diagram when the configurations of the first and second embodiments of the present disclosure and the comparative example 2 are applied to the solid-state imaging device 100f according to the third embodiment.
  • the application example of the first embodiment with respect to the third embodiment is superior to the application example of the second comparative example in the size of the amplification transistor and the noise level of the RTS noise.
  • the application example of the second embodiment with respect to the third embodiment is superior to the application example of the second comparative example in both the size of the amplification transistor and the noise level of the RTS noise.
  • the application example of the first embodiment with respect to the third embodiment is more excellent than the application example of the second embodiment in both the size of the amplification transistor and the noise level of the RTS noise.
  • FIG. 47 is a schematic diagram showing the vicinity of the bonding position of the substrates 500 and 600a when the configuration of the first embodiment of the present disclosure is applied to the semiconductor device according to the fourth embodiment.
  • the semiconductor device of Embodiment 4 includes a substrate 500 as a first semiconductor substrate having a transistor 530 as a first transistor.
  • a substrate 500 such as a silicon substrate is grounded. That is, the potential of the substrate 500 is fixed at 0V.
  • the transistor 530 is configured as a MOSFET, for example.
  • the transistor 530 includes a gate electrode 533, an N-type source region 532, and an N-type drain region 531.
  • the gate electrode 533 is provided with a contact 533c connected to the upper wiring.
  • a contact 532c connected to the upper wiring is provided in the source region 532.
  • the drain region 531 is provided with a contact 531c connected to the upper wiring.
  • the substrate 500 has a P + -type substrate contact layer 510 which is separated from the region where the transistor 530 is arranged by the element isolation region 520.
  • the semiconductor device also includes a substrate 600a as a second semiconductor substrate that faces the substrate 500 with the insulating film 580 interposed therebetween. That is, the substrate 600a and the substrate 500 are bonded.
  • a surface 561 shown in FIG. 47 is a surface on which the substrate 600a and the substrate 500 are bonded.
  • the substrate 600a has a transistor 630 as a second transistor on the main surface MSa as a first main surface.
  • the transistor 630 is configured as a MOSFET, for example.
  • the transistor 630 includes a gate electrode 633, an N-type source region 632, and an N-type drain region 631.
  • the gate electrode 633 is provided with a contact 633c connected to the upper wiring.
  • a contact 632c connected to the upper wiring is provided in the source region 632.
  • a contact 631c connected to the upper wiring is provided in the drain region 631.
  • the transistor 630 is covered with the insulating film 681.
  • Substrate 600a has a substrate contact layer 611 as a region having a lower resistance than substrate 600a on main surface MSb as a second main surface on the side opposite to main surface MSa.
  • the substrate 600a has a certain conductivity type, for example, P type, and the substrate contact layer 611 contains a higher concentration of impurities than the other regions 634 of the substrate 600a. That is, the N-type source region 632 and the N-type drain region 631 of the transistor 630 provided on the main surface MSa and the P + -type substrate contact layer 611 provided on the main surface MSb are different from those of the substrate 600a. Separated by region 634.
  • at least a part of the region of the substrate contact layer 611 has a lower resistance than the other region 634 of the substrate 600a, and contains a high concentration of impurities.
  • the substrate 600a is grounded via the substrate contact layer 611.
  • the semiconductor device of Embodiment 4 includes a contact 611c extending from the substrate contact layer 611 of the substrate 600a to the substrate 500 side. More specifically, the substrate 600a is arranged with the main surface MSb side facing the substrate 500, and the semiconductor device includes a contact 611c that connects the substrate contact layer 611 of the substrate 600a and the substrate contact layer 510 of the substrate 500. ..
  • the substrate 600a is grounded via the substrate contact layer 611 and the substrate 500. That is, the potential of the substrate 600a is fixed at 0V.
  • FIG. 48 is a schematic diagram showing the vicinity of the bonding position of the substrates 500 and 600b when the configuration of the second embodiment of the present disclosure is applied to the semiconductor device according to the fourth embodiment.
  • the semiconductor device includes a substrate 600b as a second semiconductor substrate that faces the substrate 500 with an insulating film 580 interposed therebetween. That is, the substrate 600b and the substrate 500 are joined together.
  • a surface 562 shown in FIG. 48 is a surface on which the substrate 600b and the substrate 500 are joined.
  • the substrate 600b has a transistor 640 as a second transistor on the main surface MSa as the first main surface.
  • the transistor 640 is configured as a MOSFET, for example.
  • the transistor 640 includes a gate electrode 643, an N-type source region 642, and an N-type drain region 641.
  • the gate electrode 643 is provided with a contact 643c connected to the upper wiring.
  • a contact 642c connected to the upper wiring is provided in the source region 642.
  • a contact 641c connected to the upper layer wiring is provided in the drain region 641.
  • the transistor 640 is covered with the insulating film 682.
  • Substrate 600b has a substrate contact layer 612 as a region having a lower resistance than substrate 600b on main surface MSb as a second main surface on the side opposite to main surface MSa.
  • the substrate 600b has a certain conductivity type, for example, P type, and the substrate contact layer 612 contains a higher concentration of impurities than the other regions 644 of the substrate 600b. That is, the N-type source region 642 and the N-type drain region 641 of the transistor 640 provided on the main surface MSa and the P + -type substrate contact layer 612 provided on the main surface MSb are different from those of the substrate 600b. Separated by region 644.
  • it is sufficient that at least a part of the substrate contact layer 612 has a lower resistance than the other region 644 of the substrate 600b and contains a high concentration of impurities.
  • the substrate contact layer 612 of the substrate 600b has an extending portion 613 extending to the outside of the substrate 600b in the direction along the substrate 600b.
  • the substrate 600b is grounded via the substrate contact layer 612.
  • the semiconductor device of Embodiment 4 includes a contact 612c extending from the substrate contact layer 612 of the substrate 600b to the side opposite to the substrate 500.
  • the extending portion 613 has a main surface MSc as a third main surface facing the same side as the main surface MSa of the substrate 600b, and one end thereof is connected to the main surface MSc of the extending portion 613, A contact 612c having the other end grounded is provided.
  • the substrate 600b is grounded via the substrate contact layer 612, the contact 612c, the upper wiring, and the like. That is, the potential of the substrate 600b is fixed at 0V.
  • the applications of the transistor 530 of the substrate 500 and the transistors 630 and 640 of the substrates 600a and 600b can be different.
  • the transistor 530 is suitable for applications requiring high-speed processing.
  • the transistors 630 and 640 are slower in operating speed than the transistor 530 of the substrate 500, but are suitable for applications requiring low noise. Therefore, for example, the transistor 530 can be a transistor included in a logic circuit or the like. Further, the transistors 630 and 640 can be transistors included in an analog circuit or the like.
  • FIG. 49 is a schematic diagram illustrating the vicinity of the bonding position of the substrates 500c and 600c of the semiconductor device according to the first modification of the fourth embodiment of the present disclosure.
  • the semiconductor device of the first modification differs from the above-described fourth embodiment in that N-type transistors 530 and 640 and P-type transistors 540 and 650 are mixed.
  • the semiconductor device of Modification 1 includes a substrate 500c as a first semiconductor substrate having a transistor 530.
  • the substrate 500c includes a transistor 540 which is separated from the transistor 530 by an element isolation region 520 and has a conductivity type different from that of the transistor 530, for example, a P-type fourth transistor 540.
  • the transistor 540 is configured as a MOSFET, for example.
  • the transistor 540 includes a gate electrode 543, a P-type source region 542, and a P-type drain region 541.
  • the gate electrode 543 is provided with a contact 543c connected to the upper wiring.
  • a contact 542c connected to the upper layer wiring is provided in the drain region 541, a contact 541c connected to the upper layer wiring is provided.
  • the semiconductor device of Modification 1 includes a substrate 600c as a second semiconductor substrate that faces the substrate 500c with the insulating film 583 interposed therebetween. That is, the substrate 600c and the substrate 500c are joined together.
  • a surface 563 shown in FIG. 49 is a surface on which the substrate 600c and the substrate 500c are joined.
  • the substrate 600c has the transistor 640 on the main surface MSa.
  • the substrate 600c is separated from the transistor 640 by the element isolation regions 602 and 603 and has a transistor 650 as a fifth transistor of a conductive type different from that of the transistor 640, for example, a P type.
  • the transistor 650 is configured as a MOSFET, for example.
  • the transistor 650 includes a gate electrode 653, a P-type source region 652, and a P-type drain region 651.
  • the gate electrode 653 is provided with a contact 653c connected to the upper wiring. In the source region 652, a contact 652c connected to the upper layer wiring is provided.
  • a contact 651c connected to the upper wiring is provided in the drain region 651.
  • the element isolation region 602 also functions as a through hole for penetrating the contacts 531c to 533c from the lower layer substrate 500c to the upper layer wiring side.
  • the element isolation region 603 also functions as a through hole that penetrates the contacts 541c to 543c from the lower layer substrate 500c to the upper layer wiring side.
  • the entire substrate 600c including the transistors 640 and 650 is covered with the insulating film 683.
  • the substrate 600c has a substrate contact layer 612 having a lower resistance than the region 644 near the transistor 640 of the substrate 600c at a position corresponding to the transistor 640 of the main surface MSb. That is, the region 644 of the substrate 600c is, for example, P-type, and the substrate contact layer 612 is P + -type.
  • the substrate contact layer 612 has an extending portion 613 extending to the outside of the substrate 600c in a direction along the substrate 600c.
  • the substrate 600c has a substrate contact layer 622 having a lower resistance than a region 654 near the transistor 650 of the substrate 600c at a position corresponding to the transistor 650 of the main surface MSb. That is, the region 654 of the substrate 600c is, for example, N-type, and the substrate contact layer 622 is N + -type. Here, at least a part of the substrate contact layer 622 has a lower resistance than the region 654 of the substrate 600c, and may contain a high concentration of impurities.
  • the substrate contact layer 622 has an extending portion 623 extending to the outside of the substrate 600c in the direction along the substrate 600c.
  • the extending portion 623 has a main surface MSc as a third main surface facing the same side as the main surface MSa of the substrate 600c, one end thereof is connected to the main surface MSc of the extending portion 623, and the other end is grounded.
  • a contact 622c is provided.
  • the substrate 600c is grounded via the substrate contact layers 612 and 622.
  • FIG. 50 is a schematic diagram showing the vicinity of the bonding positions of the substrates 500c, 700c, 600c of the semiconductor device according to the second modification of the fourth embodiment of the present disclosure.
  • the semiconductor device of Modification 2 is different from Modification 1 described above in that the substrate 700c is interposed between the substrates 500c and 600c.
  • the semiconductor device of Modification 2 further includes a substrate 700c as a third semiconductor substrate which is a floating substrate facing the substrate 500c, in addition to the configuration of Modification 1. That is, the substrate 700c such as a silicon substrate is bonded to the substrate 500c.
  • a surface 570 shown in FIG. 50 is a surface on which the substrate 500c and the substrate 700c are joined.
  • the substrate 600c is joined to the substrate 700c.
  • a surface 760 shown in FIG. 50 is a surface on which the substrate 700c and the substrate 600c are joined.
  • the board 500c is grounded and the potential is fixed at 0V.
  • the substrate 600c has substrate contact layers 612 and 622, is grounded via contacts 612c and 622c connected to these, and the potential is fixed at 0V.
  • the substrate 700c does not have a substrate contact layer or the like and is not grounded. That is, the substrate 700c is a floating substrate whose substrate potential is indefinite.
  • the substrate 700c has transistors 730 and 740 as third transistors.
  • the transistors 730 and 740 are configured as MOSFETs, for example.
  • the transistor 730 has a gate electrode 733, an N-type source region 732, an N-type drain region 731, and a P-type region 734 sandwiched between these regions.
  • the transistor 730 has a fully depleted silicon-on-insulator (FD-SOI) structure in which an insulating film 583 is arranged immediately below the body of the NPN structure.
  • the transistor 740 has a gate electrode 743, a P-type source region 742, a P-type drain region 741, and an N-type region 744 sandwiched between these regions.
  • the transistor 740 has an FD-SOI structure in which an insulating film 583 is arranged immediately below a PNP structure body.
  • the transistors 730 and 740 of the substrate 700c By configuring the transistors 730 and 740 of the substrate 700c in this way, the transistors 730 and 740 can be miniaturized, and the parasitic capacitance can be suppressed to obtain the high speed transistors 730 and 740.
  • a substrate contact layer may be provided on the substrate 700c as well as the substrate 600c to fix the potential of the substrate 700c.
  • a solid-state image sensor capable of adjusting the threshold voltage of the pixel transistor is proposed.
  • FIG. 51 is a vertical cross-sectional view showing the vicinity of the bonding position of the substrates 200 and 300g of the solid-state imaging device 100g according to the fifth embodiment of the present disclosure.
  • FIG. 52 is a horizontal cross-sectional view including the vicinity of the bonding position of the substrates 200 and 300g of the solid-state imaging device 100g according to the fifth embodiment of the present disclosure.
  • FIG. 52A is a cross-sectional view of the substrate 300g in which the insulating film 340 is omitted.
  • FIG. 52B is a cross-sectional view of the insulating film 240.
  • FIG. 52C is a cross-sectional view of the substrate 200 with the insulating film 240 omitted.
  • the solid-state imaging device 100g of the fifth embodiment has a configuration in which a substrate 200 and a substrate 300g are bonded together.
  • the substrate 200 as the first substrate has, for example, the same configuration as the substrate 200 shown in the above-described first embodiment.
  • FIG. 51 a cross section of a range different from the range shown in the first embodiment is shown. That is, the substrate 200 is provided with the plurality of transfer transistors 103 in the surface layer portion of the P-type semiconductor region 204 with the pixel separation portion 203 interposed therebetween.
  • a P-type diffusion region 230 is provided in a surface layer portion of the P-type semiconductor region 204, which is apart from the formation region of the transfer transistor 103.
  • the diffusion region 230 is connected to, for example, the contact C2vs, and the contact C2vs is connected to the wiring D1vss.
  • the semiconductor region 204 of the substrate 200 is grounded via the contact C2vs and the wiring D1vss.
  • the transfer transistor 103 includes a gate electrode 223 and an N-type source region 222 as a floating diffusion.
  • the gate electrode 223 is connected to the contact Ctg.
  • the source region 222 is connected to the contact Cfd.
  • a substrate 300g as a second substrate has a P-type semiconductor region 301 having a main surface MSa as a first main surface and a main surface MSb as a second main surface. ..
  • the distance between the main surfaces MSa and MSb, that is, the thickness of the semiconductor region 301 is, for example, 100 nm or less.
  • the main surface MSb of the substrate 300g is bonded to the substrate 200 via an insulating film 240 that covers the entire transfer transistor 103 and the like of the substrate 200.
  • the thickness of the insulating film 240 is, for example, about 350 nm.
  • the substrate 300g has a pixel transistor on the main surface MSa side.
  • the pixel transistor processes an electric signal output from the photoelectric conversion element including the N-type semiconductor region 201 included in the substrate 200.
  • FIG. 51 shows a cross section including the selection transistor 106 and the reset transistor 105 as an example of the pixel transistor.
  • a P-type diffusion region 330 is provided in a surface layer portion of the P-type semiconductor region 301, which is apart from the formation regions of the selection transistor 106, the reset transistor 105, and the like.
  • the diffusion region 330 is connected to, for example, the contact C3vs, and the contact C3vs is connected to the wiring D1vss.
  • the semiconductor region 301 of the substrate 300 is grounded via the contact C3vs and the wiring D1vss.
  • the selection transistor 106, the reset transistor 105, and the like are entirely covered with the insulating film 340.
  • the thickness of the insulating film 340 is, for example, about 350 nm.
  • the selection transistor 106 has a gate electrode 323, an N-type source region 322, and an N-type drain region 321.
  • the gate electrode 323 is connected to the contact Csg.
  • the source region 322 is connected to the contact Css, and the contact Css is connected to a source line (not shown) via the wiring D1vsl.
  • the drain region 321 is connected to the contact Csd.
  • the reset transistor 105 has a gate electrode 333, an N-type source region 332, and an N-type drain region 331.
  • the gate electrode 333 is connected to the contact Crg.
  • the source region 332 is connected to the contact Crs, and the contact Crs is connected to the source region 222 of the transfer transistor 103 via the wiring D1 and the contact Cfd.
  • the drain region 331 is connected to the contact Crd, and the contact Crd is connected to a power supply (not shown) via the wiring D1vdd.
  • the amplification transistor 104 has a gate electrode 313, an N-type source region 312, and an N-type drain region 311.
  • the gate electrode 313 is connected to the contact Cag, and the contact Cag is connected to the source region 222 of the transfer transistor 103 via the wiring D1 and the contact Cfd.
  • the source region 312 is connected to the contact Cas.
  • the contact Cas is connected to the contact Csd connected to the drain region 321 of the selection transistor 106.
  • the drain region 311 of the amplification transistor 104 is connected to the contact Cad.
  • the selection transistor 106, the reset transistor 105, and the amplification transistor 104 are isolated from each other by an element isolation region STI formed around each of them.
  • polysilicon or the like is provided at positions corresponding to the selection transistor 106, the reset transistor 105, and the amplification transistor 104, respectively.
  • the back gate electrodes 251s, 251r, 251a configured from are arranged.
  • the back gate electrode 251s as the second electrode is arranged on the back surface of the selection transistor 106.
  • the back gate electrode 251s is preferably at a position overlapping at least the gate electrode 323, the source region 322, and the drain region 321 of the selection transistor 106 in a top view, preferably, the gate electrode 323, the source region 322, and the drain. It is provided so as to completely cover the region 321.
  • a back gate electrode 251r as a third electrode is arranged on the back surface of the reset transistor 105.
  • the back gate electrode 251r is preferably at a position overlapping at least the gate electrode 333, the source region 332, and the drain region 331 of the reset transistor 105 in a top view, and preferably, the gate electrode 333, the source region 332, and the drain. It is provided so as to completely cover the region 331.
  • a back gate electrode 251a as a first electrode is arranged on the back surface of the amplification transistor 104.
  • the back gate electrode 251a is preferably at a position overlapping at least the gate electrode 313, the source region 312, and the drain region 311 of the amplification transistor 104 in a top view, preferably, these gate electrode 313, the source region 312, and the drain. It is provided so as to completely cover the region 311.
  • the distance between these back gate electrodes 251s, 251r, 251a and the main surface MSb of the semiconductor region 301 of the substrate 300g is, for example, 10 nm or less.
  • An insulating film 240 having a thickness of, for example, 10 nm or less is interposed between the back gate electrodes 251s, 251r, 251a and the main surface MSb of the semiconductor region 301.
  • the back gate electrodes 251s, 251r, 251a are connected to contacts Cbgs, Cbgr, Cbga, respectively. As shown in FIG. 52A, these contacts Cbgs, Cbgr, Cbga are connected to the back bias line BBL, respectively.
  • the back bias line BBL is configured to be able to apply a voltage to the back gate electrodes 251s, 251r, 251a via the contacts Cbgs, Cbgr, Cbga. Thereby, a back bias can be applied to the selection transistor 106, the reset transistor 105, and the amplification transistor 104 from the back gate electrodes 251s, 251r, and 251a.
  • the back bias is a bias generated by the difference between the gate voltage of each of the back gate electrodes 251s, 251r, and 251a and the threshold voltage of each of the selection transistor 106, the reset transistor 105, and the amplification transistor 104.
  • FIG. 53 is a perspective view showing a part of the solid-state imaging device 100g according to the fifth embodiment of the present disclosure.
  • the insulating films 240, 340 and the like are omitted.
  • An electric signal from the photoelectric conversion element is transferred by the transfer transistor 103 to the amplification transistor 104 included in the solid-state image sensor 100g.
  • a voltage according to the magnitude of the electric signal from the photoelectric conversion element is applied to the gate electrode 313 of the amplification transistor 104.
  • a predetermined voltage is also applied to the back gate electrode 251a arranged on the back surface of the amplification transistor 104 via the contact Cbga, and the threshold voltage of the amplification transistor 104 is adjusted.
  • the amplification transistor 104 can be turned on at a desired voltage value, and the electric signal from the photoelectric conversion element is amplified.
  • the selection transistor 106 included in the solid-state imaging device 100g a voltage is applied to the gate electrode 323 via the contact Csg. At this time, a predetermined voltage is also applied to the back gate electrode 251s arranged on the back surface of the selection transistor 106 via the contact Cbgs, and the threshold voltage of the selection transistor 106 is adjusted. Accordingly, the selection transistor 106 can be turned on with a desired voltage value, and the electric signal from the photoelectric conversion element amplified by the amplification transistor 104 is transferred through the wiring D1vsl.
  • the back gate electrode 251s can reduce the channel resistance of the selection transistor 106, that is, the on-resistance, and can accelerate the timing at which the selection transistor 106 is turned on. Since it takes time for the source line potential VSL to rise due to the resistance of the contact Css, the wiring D1vsl, and the like, advancing the on timing of the selection transistor 106 shortens the time to wait for the rise of the source line potential VSL.
  • the reset transistor 105 included in the solid-state imaging device 100g a voltage is applied to the gate electrode 333 via the contact Crg. At this time, a predetermined voltage is also applied to the back gate electrode 251r arranged on the back surface of the reset transistor 105 via the contact Cbgr, and the threshold voltage of the reset transistor 105 is adjusted. Accordingly, the reset transistor 105 can be turned on at a desired voltage value, and the potential of the gate electrode 313 of the amplification transistor 104 and the source region 222 of the transfer transistor 103, which is a floating diffusion, is reset to the power supply potential VDD. ..
  • the back gate electrodes 251s and 251r corresponding to the selection transistor 106 and the reset transistor 105 are connected to the common back bias line BBL, but they may be connected to separate back bias lines. Good. Thereby, for example, different voltages may be applied to the back gate electrodes 251s, 251r, and 251a to individually control the threshold voltages of the selection transistor 106, the reset transistor 105, and the amplification transistor 104.
  • FIGS. 54 to 57 are flowcharts illustrating an example of the procedure of the manufacturing process of the solid-state imaging device 100g according to the fifth embodiment of the present disclosure.
  • a photoelectric conversion element including an N-type semiconductor region 201, a P-type semiconductor region 204, a gate electrode 223 of the transfer transistor 103, and a source region 222 as a floating diffusion are formed on a substrate 200.
  • a P-type diffusion region 230 is formed at a position away from the transfer transistor 103.
  • the semiconductor region 204 including the gate electrode 223 and the source region 222 is covered with the insulating film 240.
  • a polysilicon film 250 is formed on the insulating film 240 by, for example, the CVD method.
  • the N-type polysilicon film 251 is formed by doping (ion-implanting) the N-type impurity into the polysilicon film 250.
  • a part of the polysilicon film 51 is etched to form a back gate electrode 251s at a position which will later correspond to the selection transistor 106 and later correspond to the reset transistor 105.
  • the back gate electrode 251r is formed at the position where At this time, a back gate electrode 251a (not shown) is also formed at a position corresponding to the amplification transistor 104 later.
  • an insulating film 240 is further formed so as to cover the back gate electrodes 251s and 251r with a thickness of 10 nm or less, for example.
  • a thick film that is, an unthinned substrate 300 g is bonded onto the insulating film 240 with the main surface MSb facing the insulating film 240.
  • the substrate 300g is ground by a grinder G or the like to mold the semiconductor region 301 so that the thickness thereof is, for example, 100 nm or less.
  • the semiconductor region 301 in the portion where the contacts Cfd, C2vs and the like connected to the substrate 200 are arranged is removed.
  • the selection transistor 106 and the reset transistor 105 are formed on the main surface MSa of the semiconductor region 301.
  • a gate oxide film (not shown) is formed on the main surface MSa of the semiconductor region 301 by a thermal oxidation method.
  • a polysilicon film or the like is formed by the CVD method, and a part thereof is etched to form the gate electrodes 323 and 333 of the selection transistor 106 and the reset transistor 105.
  • N-type impurities are ion-implanted into the semiconductor regions 301 on both sides of the gate electrodes 323 and 333 to form source regions 322 and 332 and drain regions 321 and 331.
  • the amplification transistor 104 not shown is also formed in parallel with this.
  • the element isolation region STI is formed around the selection transistor 106, the reset transistor 105, and the like by a technique such as shallow trench isolation.
  • an insulating film 340 is formed so as to cover the selection transistor 106, the reset transistor 105, and the like.
  • contacts Csg, Crg, Css, Crs, Csd, Crd, C3vs, C2vs, and Cfd are formed.
  • the gate electrodes 323, 333, the source regions 322, 332, the drain regions 321, 33, the through holes reaching the substrate 200 are formed by dry etching, and a W film or the like is formed in each through hole by the CVD method. Fill and remove excess W film by CMP.
  • a contact connected to the amplification transistor 104 (not shown) is also formed in parallel with this.
  • wirings D1, D1dd, D1vsl, D1vss, etc. to which the respective contacts Csg, Crg, Css, Crs, Csd, Crd, C3vs, C2vs, Cfd are connected are formed.
  • an upper layer wiring (not shown) is further formed, the substrates on which the logic transistor and the wiring are formed are joined, and the manufacturing process of the solid-state imaging device 100g is completed.
  • the solid-state imaging device includes a plurality of pixel transistors such as a selection transistor, a reset transistor, and an amplification transistor. These pixel transistors are manufactured into individual pieces by being manufactured in a state of a whole wafer.
  • the threshold voltage of each pixel transistor may vary due to variations in processing conditions within the wafer. That is, the threshold voltage of the pixel transistor may vary between chips of the solid-state imaging device or within the chip.
  • back gate electrodes 251s, 251r, 251a for applying a back bias are provided on the back surfaces of the selection transistor 106, the reset transistor 105, and the amplification transistor 104. Accordingly, the threshold voltages of the selection transistor 106, the reset transistor 105, and the amplification transistor 104 can be adjusted to suppress variations in the threshold voltage. Therefore, noise is reduced.
  • the back gate electrodes 251s, 251r, 251a are used. Apply back bias.
  • the operation margins of the selection transistor 106, the reset transistor 105, and the amplification transistor 104 can be widened, and the reliability is improved.
  • the back gate electrode 251s lowers the on-resistance of the selection transistor 106 and hastens the timing at which the selection transistor 106 turns on. As a result, the waiting time for the source line potential VSL to rise can be shortened.
  • the distance between the back gate electrodes 251s, 251r, 251a and the main surface MSb of the substrate 300g is, for example, 10 nm or less.
  • the thickness of the semiconductor region 301 of the substrate 300g is, for example, 100 nm or less.
  • Modification 1 a solid-state image sensor according to Modification 1 of Embodiment 5 will be described with reference to FIGS. 58 and 59.
  • the solid-state image sensor of Modification 1 is different from that of Embodiment 5 described above in that it is manufactured using the SOI substrate 300h.
  • FIG. 58 and FIG. 59 are flowcharts showing an example of the procedure of the manufacturing process of the solid-state imaging device according to the first modification of the fifth embodiment of the present disclosure.
  • an SOI (Silicon On Insulator) substrate 300h is prepared as a second substrate.
  • the SOI substrate 300h includes, for example, a support substrate 301hdl that is a P-type silicon substrate or the like, a BOX layer 301box that is a silicon oxide layer or the like on the support substrate 301hdl, and an active layer 301act that is a P-type silicon layer or the like on the BOX layer 301box. Equipped with.
  • the BOX layer 301box and the active layer 301act each have a thickness of, for example, several tens of ⁇ m.
  • the SOI substrate 300h is ground from the supporting substrate 301hdl side by a grinder G or the like so that the BOX layer 301box remains 10 nm or less.
  • an active layer 301act having a BOX layer 301box with a thickness of 10 nm or less is attached to the insulating film 240 of the substrate 200 with the BOX layer 301box side facing the insulating film 240 side.
  • the surface of the active layer 301act is ground by a grinder G or the like until the thickness becomes 100 nm or less.
  • the solid-state imaging device of the first modification is manufactured by performing the same processing as that of FIG. 56, FIG. 57, etc. of the above-described fifth embodiment.
  • the SOI substrate 300h is used in the solid-state image sensor of the first modification.
  • the distance between the back gate electrodes 251s, 251r, 251a and the active layer 301act serving as a semiconductor region where various pixel transistors are formed can be accurately controlled.
  • Modification 2 Next, with reference to FIG. 60, a solid-state image sensor according to Modification 2 of Embodiment 5 will be described.
  • the back gate electrodes 252s, 252r and the like are formed using a material different from that of the fifth embodiment.
  • FIG. 60 is a flowchart showing an example of the procedure of a manufacturing process of the solid-state imaging device according to the second modification of the fifth embodiment of the present disclosure.
  • a groove 252tr is formed in the surface layer of the insulating film 240 covering the semiconductor region 204 by etching or the like.
  • a metal film 252 such as a Cu film is formed on the insulating film 240 by, for example, the CVD method. At this time, the inside of the groove 252tr is also filled with the metal film 252.
  • the metal film 252 on the insulating film 240 is removed by, for example, the CMP method.
  • a back gate electrode 252s is formed at a position that will later correspond to the select transistor, and a back gate electrode 252r will be formed at a position that will later correspond to the reset transistor.
  • a back gate electrode (not shown) is also formed at a position corresponding to the amplification transistor later.
  • the solid-state imaging device of the second modification is manufactured by performing the same processing as that of the fifth embodiment or the first modification of the fifth embodiment.
  • the metal film 252 is used to form the back gate electrodes 252s, 252r and the like. As a result, lower resistance back gate electrodes 252s, 252r and the like are obtained.
  • FIG. 61 is a diagram showing an example of a schematic configuration of an image pickup system 2 including any of the solid-state image pickup elements of the first to third and fifth embodiments and their modifications. That is, any of the solid-state image pickup devices according to the first to third embodiments and their modifications can be mounted on the image pickup system 2.
  • the imaging system 2 including the solid-state imaging device 100 according to the first embodiment will be described as an example.
  • the imaging system 2 is, for example, an imaging device such as a digital still camera or a video camera, or an electronic device such as a mobile terminal device such as a smartphone or a tablet type terminal.
  • the imaging system 2 includes, for example, the solid-state imaging device 100 of the first embodiment, the DSP circuit 141, the frame memory 142, the display unit 143, the storage unit 144, the operation unit 145, and the power supply unit 146.
  • the solid-state imaging device 100, the DSP circuit 141, the frame memory 142, the display unit 143, the storage unit 144, the operation unit 145, and the power supply unit 146 are connected to each other via a bus line 147.
  • the solid-state image sensor 100 outputs image data according to incident light.
  • the DSP circuit 141 is a signal processing circuit that processes image data that is a signal output from the solid-state image sensor 100.
  • the frame memory 142 temporarily holds the image data processed by the DSP circuit 141 in frame units.
  • the display unit 143 is composed of, for example, a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state image sensor 100.
  • the storage unit 144 records image data of a moving image or a still image captured by the solid-state image sensor 100 in a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 145 issues operation commands for various functions of the imaging system 2 in accordance with the user's operation.
  • the power supply unit 146 appropriately supplies various power supplies serving as operation power supplies of the solid-state imaging device 100, the DSP circuit 141, the frame memory 142, the display unit 143, the storage unit 144, and the operation unit 145 to these supply targets.
  • FIG. 62 shows an example of a flowchart of the imaging operation in the imaging system 2.
  • the imaging system 2 accepts the start of imaging by the user operating the operation unit 145 or the like (step S101). Then, the operation unit 145 transmits an imaging command to the solid-state imaging device 100 (step S102).
  • the system control circuit of the solid-state image sensor 100 receives the image pickup command, it executes image pickup by a predetermined image pickup method (step S103).
  • the solid-state image sensor 100 outputs the image data obtained by image pickup to the DSP circuit 141.
  • the image data is data for all pixels of the pixel signal generated based on the charges temporarily held in the floating diffusion FD.
  • the DSP circuit 141 performs predetermined signal processing such as noise reduction processing based on the image data input from the solid-state image sensor 100 (step S104).
  • the DSP circuit 141 causes the frame memory 142 to hold the image data subjected to the predetermined signal processing, and the frame memory 142 causes the storage unit 144 to store the image data (step S105). In this way, the image pickup by the image pickup system 2 is performed.
  • the image pickup system 2 includes the solid-state image pickup device 100 that is miniaturized or has high definition, so that the image pickup system 2 having small size or high definition can be provided.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, and a robot. May be.
  • FIG. 63 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio / video output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to wheels, and a steering angle of the vehicle. It functions as a steering mechanism for adjusting and a control device such as a braking device for generating a braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 may receive radio waves or signals of various switches transmitted from a portable device that substitutes for a key.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the vehicle door lock device, the power window device, the lamp, and the like.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the image capturing unit 12031 to capture an image of the vehicle exterior and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform an object detection process such as a person, a car, an obstacle, a sign or a character on the road surface, or a distance detection process based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the image pickup unit 12031 can output the electric signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 uses the detection information input from the driver state detection unit 12041 to determine the degree of fatigue or concentration of the driver. May be calculated or it may be determined whether or not the driver is asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes a function of ADAS (Advanced Driver Assistance System) that includes collision avoidance or impact mitigation of a vehicle, follow-up traveling based on an inter-vehicle distance, vehicle speed maintenance traveling, a vehicle collision warning, or a vehicle lane departure warning. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, or the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver It is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation of.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the voice image output unit 12052 transmits an output signal of at least one of a voice and an image to an output device capable of visually or audibly notifying information to a passenger or outside the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 64 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has image pickup units 12101, 12102, 12103, 12104, 12105 as the image pickup unit 12031.
  • the image capturing units 12101 to 12105 are provided, for example, at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior.
  • the image capturing unit 12101 provided on the front nose and the image capturing unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the image capturing unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the front images acquired by the image capturing units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic signal, a traffic sign, a lane, or the like.
  • FIG. 64 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in a rear bumper or a back door is shown. For example, by overlaying the image data captured by the image capturing units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the image capturing units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of solid-state image pickup devices, or may be a solid-state image pickup device having pixels for phase difference detection.
  • the microcomputer 12051 uses the distance information obtained from the image capturing units 12101 to 12104 to determine the distance to each three-dimensional object within the image capturing range 12111 to 12114 and the temporal change of this distance, that is, the relative distance to the vehicle 12100.
  • the closest three-dimensional object on the traveling path of the vehicle 12100 can be extracted as the preceding vehicle, which is the closest three-dimensional object traveling in the substantially same direction as the vehicle 12100 at a predetermined speed, for example, 0 km / h or more. ..
  • microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control including follow-up stop control, automatic acceleration control including follow-on start control, and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, which autonomously travels without depending on the operation of the driver.
  • the microcomputer 12051 uses the distance information obtained from the image capturing units 12101 to 12104 to convert three-dimensional object data regarding a three-dimensional object to other three-dimensional objects such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified, extracted, and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or more than the set value and there is a possibility of collision, the microcomputer 12051 outputs the audio through the audio speaker 12061 and the display unit 12062. A driver can be assisted for avoiding a collision by outputting an alarm to the driver and performing forced deceleration or avoidance steering through the drive system control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the images captured by the imaging units 12101 to 12104. To recognize such a pedestrian, for example, a procedure of extracting a feature point in an image captured by the image capturing units 12101 to 12104 as infrared cameras, and a pattern matching process on a series of feature points indicating the contour of an object are performed.
  • the audio image output unit 12052 causes the recognized pedestrian to have a rectangular contour line for emphasis.
  • the display unit 12062 is controlled so as to superimpose. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon indicating a pedestrian or the like at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the solid-state image sensor according to the first to third embodiments and their modifications can be applied to the image capturing section 12031.
  • FIG. 65 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure can be applied.
  • FIG. 65 illustrates a situation in which an operator 11131 such as a doctor is operating a patient 11132 on the examination table 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as a pneumoperitoneum tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 includes a lens barrel 11101 into which a region of a predetermined length from the distal end is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid endoscope having the rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. Good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, and the objective It is irradiated toward the observation target in the body cavity of the patient 11132 via the lens.
  • the endoscope 11100 may be a direct-viewing endoscope, a perspective mirror, or a side-viewing endoscope.
  • An optical system and any of the solid-state image pickup devices of the above-described first to third embodiments and their modifications are provided inside the camera head 11102, and the reflected light from the observation target, that is, the observation light is the optical system.
  • the light is focused on the solid-state image sensor by the system.
  • the observation light is photoelectrically converted by the solid-state imaging device, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted to the camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and controls the operations of the endoscope 11100 and the display device 11202 in a centralized manner. Further, the CCU 11201 receives the image signal from the camera head 11102, and performs various image processing such as development processing (demosaic processing) on the image signal for displaying an image based on the image signal.
  • image processing such as development processing (demosaic processing)
  • the display device 11202 displays an image based on the image signal subjected to the image processing by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light when photographing a surgical site or the like.
  • a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light when photographing a surgical site or the like.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various kinds of information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions such as the type of light radiated by the endoscope 11100, the magnification, and the focal length.
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for cauterization of tissue, incision, sealing of blood vessel, or the like.
  • the pneumoperitoneum device 11206 sends gas into the body cavity through the pneumoperitoneum tube 11111 in order to inflate the body cavity of the patient 11132 for the purpose of securing a visual field by the endoscope 11100 and a working space of the operator 11131.
  • the recorder 11207 is a device capable of recording various information regarding surgery.
  • the printer 11208 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for imaging the surgical site can be configured by, for example, an LED, a laser light source, or a white light source configured by a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each wavelength in each color can be controlled with high accuracy, and thus the light source device 11203 adjusts the white balance of the captured image. be able to.
  • laser light from each of the RGB laser light sources is irradiated on the observation target in a time-division manner, and the drive of the solid-state imaging device of the camera head 11102 is controlled in synchronization with the irradiation timing, so that each of the RGB is supplied. It is also possible to take a corresponding image in time division. According to this method, a color image can be obtained without providing a color filter on the solid-state image sensor.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the solid-state image sensor of the camera head 11102 in synchronism with the timing of changing the intensity of light to acquire an image in a time-division manner and combining the images, a high dynamic image without so-called blackout and overexposure is obtained. Images of the range can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of absorption of light in body tissues, by irradiating a narrow band of light as compared with white light that is irradiation light during normal observation, blood vessels in the mucosal surface layer A so-called narrow band imaging (Narrow Band Imaging) is performed to image a predetermined tissue such as a high contrast.
  • narrow band imaging Narrow Band Imaging
  • fluorescence observation in which an image is obtained by fluorescence generated by irradiating the excitation light may be performed.
  • the light source device 11203 can be configured to be able to supply at least one of narrow band light and excitation light compatible with such special light observation.
  • FIG. 66 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a driving unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at the connecting portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup unit 11402 includes a solid-state image pickup element.
  • the solid-state imaging device forming the imaging unit 11402 may be one of a so-called single plate type or a plurality of so-called multi-plate type.
  • image signals corresponding to RGB are generated by each solid-state image pickup element, and these may be combined to obtain a color image.
  • the image capturing unit 11402 may be configured to include a pair of solid-state image capturing elements for respectively acquiring right-eye image signals and left-eye image signals corresponding to 3D (Dimensional) display. By performing the 3D display, the operator 11131 can more accurately grasp the depth of the living tissue in the operation site.
  • a plurality of lens units 11401 may be provided corresponding to each solid-state image pickup element.
  • the image pickup unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and moves the zoom lens and the focus lens of the lens unit 11401 by a predetermined distance along the optical axis under the control of the camera head control unit 11405. Accordingly, the magnification and focus of the image captured by the image capturing unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • control signals include, for example, information specifying a frame rate of a captured image, information specifying an exposure value at the time of image capturing, information specifying a magnification and focus of a captured image, and the like. Contains information about.
  • the image capturing conditions such as the frame rate, the exposure value, the magnification, and the focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. Good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are mounted on the endoscope 11100.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives the image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the driving of the camera head 11102 to the camera head 11102.
  • the image signal and the control signal can be transmitted by electric communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal that is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls regarding imaging of a surgical site or the like by the endoscope 11100 and display of a captured image obtained by imaging the surgical site or the like. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image of the surgical site or the like based on the image signal subjected to the image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape and color of the edge of the object included in the captured image, and thus the surgical instrument 11110 such as forceps, a specific living body part, bleeding, a mist when the energy treatment instrument 11112 is used, and the like. Can be recognized.
  • the control unit 11413 may use the recognition result to superimpose and display various types of surgery support information on the image of the operation unit. By displaying the surgery support information in a superimposed manner and presenting it to the operator 11131, the burden on the operator 11131 can be reduced, and the operator 11131 can proceed with the operation reliably.
  • the transmission cable 11400 that connects the camera head 11102 and the CCU 11201 is an electric signal cable compatible with electric signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be suitably applied to the imaging unit 11402 provided in the camera head 11102 of the endoscope 11100 among the configurations described above.
  • the image capturing unit 11402 can be downsized or highly detailed, and thus the compact or high definition endoscope 11100 can be provided.
  • FIG. 7 is a block diagram showing an example of a functional configuration of an image pickup apparatus (image pickup apparatus 1) according to the seventh embodiment of the present disclosure.
  • the imaging device 1 in FIG. 67 includes, for example, an input unit 510A, a row driving unit 520, a timing control unit 530, a pixel array unit 540, a column signal processing unit 550, an image signal processing unit 560, and an output unit 510B.
  • the pixels 541 are repeatedly arranged in an array in the pixel array unit 540. More specifically, a pixel sharing unit 539 including a plurality of pixels serves as a repeating unit, which is repeatedly arranged in an array having a row direction and a column direction.
  • the row direction may be referred to as the H direction
  • the column direction orthogonal to the row direction may be referred to as the V direction.
  • one pixel sharing unit 539 includes four pixels (pixels 541A, 541B, 541C, 541D). Each of the pixels 541A, 541B, 541C, 541D has a photodiode PD (illustrated in FIG. 72 to be described later).
  • the pixel sharing unit 539 is a unit that shares one pixel circuit (a pixel circuit 210 in FIG. 69 described later).
  • each of the four pixels has one pixel circuit (a pixel circuit 210 described later).
  • the pixel signals of the pixels 541A, 541B, 541C and 541D are sequentially read out.
  • the pixels 541A, 541B, 541C, 541D are arranged, for example, in 2 rows ⁇ 2 columns.
  • the pixel array unit 540 is provided with a plurality of row drive signal lines 542 and a plurality of vertical signal lines (column read lines) 543, along with the pixels 541A, 541B, 541C, and 541D.
  • the row drive signal line 542 drives the pixels 541 included in each of the plurality of pixel sharing units 539 arranged in the row direction in the pixel array unit 540.
  • the pixels arranged side by side in the row direction are driven.
  • the pixel sharing unit 539 is provided with a plurality of transistors.
  • a plurality of row drive signal lines 542 are connected to one pixel sharing unit 539 for driving these plurality of transistors, respectively.
  • the pixel sharing unit 539 is connected to the vertical signal line (column readout line) 543.
  • a pixel signal is read from each of the pixels 541A, 541B, 541C, and 541D included in the pixel sharing unit 539 via a vertical signal line (column read line) 543.
  • the row driving unit 520 is, for example, a row address control unit that determines the position of a row for driving a pixel, in other words, a row decoder unit and a row driving unit that generates signals for driving the pixels 541A, 541B, 541C, and 541D. It includes a circuit part.
  • the column signal processing unit 550 includes, for example, a load circuit unit that is connected to the vertical signal line 543 and forms a source follower circuit with the pixels 541A, 541B, 541C, and 541D (pixel sharing unit 539).
  • the column signal processing unit 550 may include an amplification circuit unit that amplifies the signal read from the pixel sharing unit 539 via the vertical signal line 543.
  • the column signal processing unit 550 may include a noise processing unit. In the noise processing unit, for example, the system noise level is removed from the signal read from the pixel sharing unit 539 as a result of photoelectric conversion.
  • the column signal processing unit 550 has, for example, an analog-digital converter (ADC).
  • ADC analog-digital converter
  • the analog-digital converter converts the signal read from the pixel sharing unit 539 or the noise-processed analog signal into a digital signal.
  • the ADC includes, for example, a comparator section and a counter section. In the comparator section, the analog signal to be converted is compared with the reference signal to be compared.
  • the counter unit measures the time until the comparison result of the comparator unit is inverted.
  • the column signal processing unit 550 may include a horizontal scanning circuit unit that controls scanning of the readout column.
  • the timing control unit 530 supplies a signal for controlling the timing to the row driving unit 520 and the column signal processing unit 550 based on the reference clock signal and the timing control signal input to the device.
  • the image signal processing unit 560 is a circuit that performs various kinds of signal processing on the data obtained as a result of photoelectric conversion, in other words, the data obtained as a result of the image pickup operation in the image pickup apparatus 1.
  • the image signal processing unit 560 includes, for example, an image signal processing circuit unit and a data holding unit.
  • the image signal processing unit 560 may include a processor unit.
  • An example of the signal processing executed by the image signal processing unit 560 is a case where the AD-converted image pickup data is data in which a dark subject is photographed, a large number of gradations are provided, and a bright subject is photographed. Is a tone curve correction process for reducing gradation. In this case, it is desirable to store the tone curve characteristic data in advance in the data holding unit of the image signal processing unit 560, based on which tone curve to correct the gradation of the imaging data.
  • the input unit 510A is, for example, for inputting the reference clock signal, the timing control signal, the characteristic data, and the like to the image pickup apparatus 1 from outside the apparatus.
  • the timing control signal is, for example, a vertical synchronizing signal and a horizontal synchronizing signal.
  • the characteristic data is, for example, to be stored in the data holding unit of the image signal processing unit 560.
  • the input unit 510A includes, for example, an input terminal 511, an input circuit unit 512, an input amplitude changing unit 513, an input data conversion circuit unit 514, and a power supply unit (not shown).
  • the input terminal 511 is an external terminal for inputting data.
  • the input circuit section 512 is for taking in a signal input to the input terminal 511 to the inside of the image pickup apparatus 1.
  • the input amplitude changing unit 513 changes the amplitude of the signal captured by the input circuit unit 512 to an amplitude that can be easily used inside the image pickup apparatus 1.
  • the input data conversion circuit unit 514 the arrangement of the data string of the input data is changed.
  • the input data conversion circuit unit 514 is composed of, for example, a serial / parallel conversion circuit. In this serial-parallel conversion circuit, a serial signal received as input data is converted into a parallel signal.
  • the input amplitude changing unit 513 and the input data conversion circuit unit 514 may be omitted.
  • the power supply unit supplies, based on the power supplied from the outside to the image pickup apparatus 1, the power set to various voltages required inside the image pickup apparatus 1.
  • the input unit 510A may be provided with a memory interface circuit that receives data from the external memory device.
  • the external memory device is, for example, a flash memory, SRAM, DRAM, or the like.
  • the output unit 510B outputs the image data to the outside of the device.
  • This image data is, for example, image data captured by the image capturing apparatus 1 and image data signal-processed by the image signal processing unit 560.
  • the output unit 510B includes, for example, an output data conversion circuit unit 515, an output amplitude changing unit 516, an output circuit unit 517, and an output terminal 518.
  • the output data conversion circuit unit 515 is composed of, for example, a parallel-serial conversion circuit, and the output data conversion circuit unit 515 converts the parallel signal used inside the imaging device 1 into a serial signal.
  • the output amplitude changing unit 516 changes the amplitude of the signal used inside the image pickup apparatus 1. The signal of the changed amplitude becomes easy to use in an external device connected to the outside of the image pickup apparatus 1.
  • the output circuit unit 517 is a circuit that outputs data from the inside of the image pickup apparatus 1 to the outside of the apparatus.
  • the output circuit unit 517 drives the wiring outside the image pickup apparatus 1 connected to the output terminal 518. At the output terminal 518, data is output from the imaging device 1 to the outside of the device.
  • the output data conversion circuit unit 515 and the output amplitude changing unit 516 may be omitted.
  • the output unit 510B may be provided with a memory interface circuit that outputs data to the external memory device.
  • the external memory device is, for example, a flash memory, SRAM, DRAM, or the like.
  • the image pickup apparatus 1 includes three substrates (first substrate 100, second substrate 200, third substrate 300).
  • FIG. 68 schematically shows a planar configuration of each of the first substrate 100, the second substrate 200, and the third substrate 300.
  • FIG. 69 shows the first substrate 100, the second substrate 200, and the second substrate 200, which are stacked on each other.
  • the cross-sectional structure of the third substrate 300 is schematically shown. 69 corresponds to the cross-sectional configuration along the line III-III ′ shown in FIG. 68.
  • the image pickup device 1 is an image pickup device having a three-dimensional structure configured by bonding three substrates (first substrate 100, second substrate 200, third substrate 300).
  • the first substrate 100 includes a semiconductor layer 100S and a wiring layer 100T.
  • the second substrate 200 includes a semiconductor layer 200S and a wiring layer 200T.
  • the third substrate 300 includes a semiconductor layer 300S and a wiring layer 300T.
  • the wirings included in each of the first substrate 100, the second substrate 200, and the third substrate 300 and the interlayer insulating film around the wirings are combined for convenience sake.
  • the wiring layers (100T, 200T, 300T) provided on the substrate 200 and the third substrate 300) are called.
  • the layers 300S are arranged in this order. Specific configurations of the first substrate 100, the second substrate 200, and the third substrate 300 will be described later.
  • the arrow shown in FIG. 69 represents the incident direction of the light L on the imaging device 1.
  • the light incident side of the imaging device 1 is referred to as “lower”, “lower side”, “lower”, and the side opposite to the light incident side is referred to as “upper”, “upper”, “upper”.
  • the wiring layer side may be referred to as the front surface and the semiconductor layer side may be referred to as the back surface with respect to the substrate including the semiconductor layer and the wiring layer. Note that the description in the specification is not limited to the above name.
  • the imaging device 1 is, for example, a backside illumination type imaging device in which light is incident from the backside of the first substrate 100 having a photodiode.
  • the pixel array unit 540 and the pixel sharing unit 539 included in the pixel array unit 540 are both configured by using both the first substrate 100 and the second substrate 200.
  • the first substrate 100 is provided with a plurality of pixels 541A, 541B, 541C, 541D included in the pixel sharing unit 539.
  • Each of these pixels 541 has a photodiode (photodiode PD described later) and a transfer transistor (transfer transistor TR described later).
  • a pixel circuit (a pixel circuit 210 described later) included in the pixel sharing unit 539 is provided on the second substrate 200.
  • the pixel circuit reads the pixel signal transferred from the photodiode of each of the pixels 541A, 541B, 541C, and 541D via the transfer transistor, or resets the photodiode.
  • the second substrate 200 has a plurality of row drive signal lines 542 extending in the row direction and a plurality of vertical signal lines 543 extending in the column direction.
  • the second substrate 200 further has a power supply line 544 extending in the row direction.
  • the third substrate 300 has, for example, an input unit 510A, a row driving unit 520, a timing control unit 530, a column signal processing unit 550, an image signal processing unit 560, and an output unit 510B.
  • the row driving unit 520 is provided in a region that partially overlaps the pixel array unit 540 in the stacking direction of the first substrate 100, the second substrate 200, and the third substrate 300 (hereinafter, simply referred to as stacking direction), for example. .. More specifically, the row drive unit 520 is provided in a region overlapping with the vicinity of the end in the H direction of the pixel array unit 540 in the stacking direction (FIG. 68).
  • the column signal processing unit 550 is provided, for example, in a region that partially overlaps the pixel array unit 540 in the stacking direction. More specifically, the column signal processing unit 550 is provided in a region overlapping with the vicinity of the V direction end of the pixel array unit 540 in the stacking direction (FIG. 68).
  • the input unit 510A and the output unit 510B may be arranged on a portion other than the third substrate 300, for example, may be arranged on the second substrate 200.
  • the input unit 510A and the output unit 510B may be provided on the back surface (light incident surface) side of the first substrate 100.
  • the pixel circuit provided on the second substrate 200 may be referred to as a pixel transistor circuit, a pixel transistor group, a pixel transistor, a pixel readout circuit, or a readout circuit, as another name. In the present embodiment, the name "pixel circuit" is used.
  • the first substrate 100 and the second substrate 200 are electrically connected by, for example, through electrodes (through electrodes 120E and 121E in FIG. 72 described later).
  • the second substrate 200 and the third substrate 300 are electrically connected, for example, via contact portions 201, 202, 301, 302.
  • Contact portions 201 and 202 are provided on the second substrate 200, and contact portions 301 and 302 are provided on the third substrate 300.
  • the contact portion 201 of the second substrate 200 is in contact with the contact portion 301 of the third substrate 300
  • the contact portion 202 of the second substrate 200 is in contact with the contact portion 302 of the third substrate 300.
  • the second substrate 200 has a contact region 201R provided with a plurality of contact portions 201 and a contact region 202R provided with a plurality of contact portions 202.
  • the third substrate 300 has a contact region 301R provided with a plurality of contact portions 301 and a contact region 302R provided with a plurality of contact portions 302.
  • the contact regions 201R and 301R are provided between the pixel array section 540 and the row drive section 520 in the stacking direction (FIG. 69). In other words, the contact regions 201R and 301R are provided, for example, in a region where the row driving unit 520 (third substrate 300) and the pixel array unit 540 (second substrate 200) overlap in the stacking direction, or a region in the vicinity thereof. ing.
  • the contact regions 201R and 301R are, for example, arranged at the ends in the H direction of such regions (FIG. 68).
  • the contact region 301R is provided at a position overlapping a part of the row driving unit 520, specifically, the end of the row driving unit 520 in the H direction (FIGS. 68 and 69).
  • the contact portions 201 and 301 connect, for example, the row drive portion 520 provided on the third substrate 300 and the row drive line 542 provided on the second substrate 200.
  • the contact parts 201 and 301 may connect, for example, the input part 510A provided on the third substrate 300, the power supply line 544, and the reference potential line (reference potential line VSS described later).
  • the contact regions 202R and 302R are provided between the pixel array unit 540 and the column signal processing unit 550 in the stacking direction (FIG. 69).
  • the contact regions 202R and 302R are provided, for example, in a region where the column signal processing unit 550 (third substrate 300) and the pixel array unit 540 (second substrate 200) overlap in the stacking direction, or a region in the vicinity thereof. ing.
  • the contact regions 202R and 302R are, for example, arranged at the ends in the V direction of such regions (FIG. 68).
  • the contact region 301R is provided at a position overlapping a part of the column signal processing unit 550, specifically, the end of the column signal processing unit 550 in the V direction (FIGS. 68 and 69). ).
  • the contact portions 202 and 302 for example, supply pixel signals (a signal corresponding to the amount of charges generated as a result of photoelectric conversion in the photodiode) output from each of the plurality of pixel sharing units 539 included in the pixel array portion 540, It is for connecting to the column signal processing unit 550 provided on the 3rd substrate 300. Pixel signals are sent from the second substrate 200 to the third substrate 300.
  • FIG. 69 is an example of a cross-sectional view of the image pickup apparatus 1 as described above.
  • the first substrate 100, the second substrate 200, and the third substrate 300 are electrically connected via the wiring layers 100T, 200T, 300T.
  • the imaging device 1 has an electrical connection unit that electrically connects the second substrate 200 and the third substrate 300.
  • the contact portions 201, 202, 301, 302 are formed by electrodes made of a conductive material.
  • the conductive material is formed of a metal material such as copper (Cu), aluminum (Al), or gold (Au).
  • the contact regions 201R, 202R, 301R, and 302R electrically connect the second substrate and the third substrate, for example, by directly connecting wirings formed as electrodes, and the second substrate 200 and the third substrate 300. It enables the input and / or output of the signals of and.
  • the electrical connection portion that electrically connects the second substrate 200 and the third substrate 300 can be provided at a desired location.
  • the contact regions 201R, 202R, 301R, and 302R in FIG. 69 they may be provided in regions overlapping the pixel array section 540 in the stacking direction.
  • the electrical connection portion may be provided in a region which does not overlap with the pixel array portion 540 in the stacking direction. Specifically, it may be provided in a region that overlaps with the peripheral portion arranged outside the pixel array unit 540 in the stacking direction.
  • connection hole portions H1 and H2 are provided with connection hole portions H1 and H2, for example.
  • the connection hole portions H1 and H2 penetrate the first substrate 100 and the second substrate 200 (FIG. 69).
  • the connection hole portions H1 and H2 are provided outside the pixel array portion 540 (or a portion overlapping the pixel array portion 540) (FIG. 68).
  • the connection hole portion H1 is arranged outside the pixel array portion 540 in the H direction
  • the connection hole portion H2 is arranged outside the pixel array portion 540 in the V direction.
  • the connection hole portion H1 reaches the input portion 510A provided on the third substrate 300
  • the connection hole portion H2 reaches the output portion 510B provided on the third substrate 300.
  • connection hole portions H1 and H2 may be hollow, and at least a part thereof may contain a conductive material.
  • a bonding wire is connected to the electrodes formed as the input section 510A and / or the output section 510B.
  • the electrodes formed as the input portion 510A and / or the output portion 510B are connected to the conductive material provided in the connection hole portions H1 and H2.
  • the conductive material provided in the connection hole portions H1 and H2 may be embedded in a part or all of the connection hole portions H1 and H2, or the conductive material may be formed on the sidewalls of the connection hole portions H1 and H2. good.
  • the input unit 510A and the output unit 510B are provided on the third substrate 300, but the structure is not limited to this.
  • the input unit 510A and / or the output unit 510B can be provided on the second substrate 200 by sending a signal from the third substrate 300 to the second substrate 200 via the wiring layers 200T and 300T.
  • the input unit 510A and / or the output unit 510B can be provided on the first substrate 100 by sending a signal from the second substrate 200 to the first substrate 1000 via the wiring layers 100T and 200T.
  • FIG. 70 is an equivalent circuit diagram showing an example of the configuration of the pixel sharing unit 539.
  • the pixel sharing unit 539 includes a plurality of pixels 541 (representing four pixels 541 of pixels 541A, 541B, 541C, and 541D in FIG. 70), one pixel circuit 210 connected to the plurality of pixels 541, and a pixel And a vertical signal line 5433 connected to the circuit 210.
  • the pixel circuit 210 includes, for example, four transistors, specifically, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FD.
  • the pixel sharing unit 539 operates the one pixel circuit 210 in a time-division manner, so that the pixel signals of the four pixels 541 (pixels 541A, 541B, 541C, 541D) included in the pixel sharing unit 539 are respectively generated. Are sequentially output to the vertical signal line 543.
  • One pixel circuit 210 is connected to the plurality of pixels 541, and the pixel signals of the plurality of pixels 541 are output by the one pixel circuit 210 in a time division manner. Share the circuit 210.
  • the pixels 541A, 541B, 541C, and 541D have common constituent elements.
  • the suffix of the reference numeral of the constituent element of the pixel 541A is the identification number 1
  • the suffix of the reference numeral of the constituent element of the pixel 541B is the identification number 2.
  • An identification number 3 is given to the end of the code of the constituent element of the pixel 541C
  • an identification number 4 is given to the end of the code of the constituent element of the pixel 541D.
  • the identification numbers at the end of the reference numerals of the constituent elements of the pixels 541A, 541B, 541C, and 541D are omitted.
  • the pixels 541A, 541B, 541C, and 541D include, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion FD electrically connected to the transfer transistor TR.
  • a photodiode PD (PD1, PD2, PD3, PD4)
  • the cathode is electrically connected to the source of the transfer transistor TR
  • the anode is electrically connected to the reference potential line (eg ground).
  • the photodiode PD photoelectrically converts incident light and generates electric charges according to the amount of received light.
  • the transfer transistors TR are, for example, n-type CMOS (Complementary Metal Oxide Semiconductor) transistors.
  • the drain is electrically connected to the floating diffusion FD and the gate is electrically connected to the drive signal line.
  • This drive signal line is a part of a plurality of row drive signal lines 542 (see FIG. 67) connected to one pixel sharing unit 539.
  • the transfer transistor TR transfers the charge generated in the photodiode PD to the floating diffusion FD.
  • the floating diffusion FD (floating diffusion FD1, FD2, FD3, FD4) is an n-type diffusion layer region formed in the p-type semiconductor layer.
  • the floating diffusion FD is a charge holding unit that temporarily holds the charges transferred from the photodiode PD, and is a charge-voltage conversion unit that generates a voltage according to the amount of the charges.
  • the four floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) included in one pixel sharing unit 539 are electrically connected to each other, and the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG. Electrically connected to.
  • the drain of the FD conversion gain switching transistor FDG is connected to the source of the reset transistor RST, and the gate of the FD conversion gain switching transistor FDG is connected to the drive signal line.
  • This drive signal line is a part of a plurality of row drive signal lines 542 connected to one pixel sharing unit 539.
  • the drain of the reset transistor RST is connected to the power supply line VDD, and the gate of the reset transistor RST is connected to the drive signal line.
  • This drive signal line is a part of a plurality of row drive signal lines 542 connected to one pixel sharing unit 539.
  • the gate of the amplification transistor AMP is connected to the floating diffusion FD, the drain of the amplification transistor AMP is connected to the power supply line VDD, and the source of the amplification transistor AMP is connected to the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is connected to the vertical signal line 543, and the gate of the selection transistor SEL is connected to the drive signal line.
  • This drive signal line is a part of a plurality of row drive signal lines 542 connected to one pixel sharing unit 539.
  • the transfer transistor TR transfers the charge of the photodiode PD to the floating diffusion FD when the transfer transistor TR is turned on.
  • the gate of the transfer transistor TR includes, for example, a so-called vertical electrode, and reaches the PD from the surface of the semiconductor layer (semiconductor layer 100S of FIG. 72 described later) as shown in FIG. 72 described later. It is provided to extend to the depth.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential. When the reset transistor RST is turned on, the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 210.
  • the amplification transistor AMP generates, as a pixel signal, a signal having a voltage corresponding to the level of electric charges held in the floating diffusion FD.
  • the amplification transistor AMP is connected to the vertical signal line 543 via the selection transistor SEL.
  • the amplification transistor AMP forms a source follower in the column signal processing unit 550 together with the load circuit unit (see FIG. 67) connected to the vertical signal line 543.
  • the amplification transistor AMP outputs the voltage of the floating diffusion FD to the column signal processing unit 550 via the vertical signal line 543 when the selection transistor SEL is turned on.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are, for example, n-type CMOS transistors.
  • FD conversion gain switching transistor FDG is used when changing the gain of charge-voltage conversion in floating diffusion FD.
  • the pixel signal is small when shooting in a dark place.
  • V the voltage when the voltage is converted by the amplification transistor AMP becomes small.
  • the pixel signal becomes large, and thus the floating diffusion FD cannot receive the charge of the photodiode PD unless the FD capacitance C is large.
  • the FD capacitance C needs to be large so that V when converted into a voltage by the amplification transistor AMP does not become too large (in other words, becomes small).
  • the FD conversion gain switching transistor FDG when the FD conversion gain switching transistor FDG is turned on, the gate capacitance for the FD conversion gain switching transistor FDG increases, so that the entire FD capacitance C increases. On the other hand, when the FD conversion gain switching transistor FDG is turned off, the entire FD capacitance C becomes small. Thus, by switching the FD conversion gain switching transistor FDG on and off, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • the FD conversion gain switching transistor FDG is, for example, an n-type CMOS transistor.
  • the pixel circuit 210 is composed of, for example, three transistors of an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST.
  • the pixel circuit 210 has at least one of pixel transistors such as an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the row drive signal line 542 (see FIG. 67).
  • the source of the amplification transistor AMP (the output end of the pixel circuit 210) is electrically connected to the vertical signal line 543, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the number of pixels 541 sharing one pixel circuit 210 may be other than four. For example, two or eight pixels 541 may share one pixel circuit 210.
  • FIG. 71 shows an example of the connection mode between the plurality of pixel sharing units 539 and the vertical signal lines 543.
  • four pixel sharing units 539 arranged in the column direction are divided into four groups, and the vertical signal line 543 is connected to each of these four groups.
  • FIG. 71 shows an example in which each of the four groups has one pixel sharing unit 539 for the sake of simplicity, but each of the four groups may include a plurality of pixel sharing units 539.
  • the plurality of pixel sharing units 539 arranged in the column direction may be divided into groups including one or a plurality of pixel sharing units 539.
  • a vertical signal line 543 and a column signal processing circuit 550 are connected to each of the groups so that pixel signals can be read out from the respective groups at the same time.
  • one vertical signal line 543 may be connected to the plurality of pixel sharing units 539 arranged in the column direction. At this time, pixel signals are sequentially read out in a time division manner from the plurality of pixel sharing units 539 connected to one vertical signal line 543.
  • FIG. 72 illustrates an example of a cross-sectional configuration in a direction perpendicular to the main surfaces of the first substrate 100, the second substrate 100, and the third substrate 300 of the image pickup device 1.
  • FIG. 72 is a schematic diagram for easy understanding of the positional relationship of the constituent elements, and may differ from the actual cross section.
  • the image pickup apparatus 1 further includes a light receiving lens 401 on the back surface side (light incident surface side) of the first substrate 100.
  • a color filter layer (not shown) may be provided between the light receiving lens 401 and the first substrate 100.
  • the light receiving lens 401 is provided, for example, in each of the pixels 541A, 541B, 541C, 541D.
  • the imaging device 1 is, for example, a backside illumination type imaging device.
  • the image pickup apparatus 1 has a pixel array section 540 arranged in the center and a peripheral section 540B arranged outside the pixel array section 540.
  • the first substrate 100 has an insulating film 111, a fixed charge film 112, a semiconductor layer 100S, and a wiring layer 100T in order from the light receiving lens 401 side.
  • the semiconductor layer 100S is composed of, for example, a silicon substrate.
  • the semiconductor layer 100S has, for example, the p-well layer 115 on a part of the surface (the surface on the wiring layer 100T side) and in the vicinity thereof, and in the other regions (regions deeper than the p-well layer 115), It has an n-type semiconductor region 114.
  • the n-type semiconductor region 114 and the p-well layer 115 form a pn junction photodiode PD.
  • the p well layer 115 is a p type semiconductor region.
  • FIG. 73A shows an example of a planar configuration of the first substrate 100.
  • FIG. 73A mainly shows a planar configuration of the pixel isolation portion 117, the photodiode PD, the floating diffusion FD, the VSS contact region 118, and the transfer transistor TR of the first substrate 100.
  • a configuration of the first substrate 100 will be described with reference to FIG. 73A together with FIG. 72.
  • the floating diffusion FD and the VSS contact region 118 are provided near the surface of the semiconductor layer 100S.
  • the floating diffusion FD is composed of an n-type semiconductor region provided in the p well layer 115.
  • the floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) of the pixels 541A, 541B, 541C, 541D are provided close to each other, for example, in the central portion of the pixel sharing unit 539 (FIG. 73A).
  • the four floating diffusions (floating diffusions FD1, FD2, FD3, FD4) included in the shared unit 539 are electrically connected to each other in the first substrate 100 (more specifically, in the wiring layer 100T).
  • the floating diffusion FD is connected to the second substrate 200 from the first substrate 100 (more specifically, from the wiring layer 100T to the wiring layer 200T) through an electric means (through electrode 120E described later). There is.
  • the floating diffusion FD is electrically connected to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG by this electrical means. There is.
  • the VSS contact region 118 is a region electrically connected to the reference potential line VSS, and is arranged apart from the floating diffusion FD.
  • the floating diffusion FD is arranged at one end in the V direction of each pixel, and the VSS contact region 118 is arranged at the other end (FIG. 73A).
  • the VSS contact region 118 is composed of, for example, a p-type semiconductor region.
  • the VSS contact region 118 is connected to, for example, a ground potential or a fixed potential. As a result, the reference potential is supplied to the semiconductor layer 100S.
  • the first substrate 100 is provided with the photodiode PD, the floating diffusion FD, and the VSS contact region 118, and the transfer transistor TR.
  • the photodiode PD, the floating diffusion FD, the VSS contact region 118, and the transfer transistor TR are provided in each of the pixels 541A, 541B, 541C, 541D.
  • the transfer transistor TR is provided on the front surface side of the semiconductor layer 100S (the side opposite to the light incident surface side, the second substrate 200 side).
  • the transfer transistor TR has a transfer gate TG.
  • the transfer gate TG includes, for example, a horizontal portion TGb facing the surface of the semiconductor layer 100S and a vertical portion TGa provided in the semiconductor layer 100S.
  • the vertical portion TGa extends in the thickness direction of the semiconductor layer 100S. One end of the vertical portion TGa is in contact with the horizontal portion TGb, and the other end is provided in the n-type semiconductor region 114.
  • the horizontal portion TGb of the transfer gate TG extends from a position facing the vertical portion TGa toward, for example, the central portion of the pixel sharing unit 539 in the H direction (FIG. 73A).
  • the position in the H direction of the through electrode (through electrode TGV described later) reaching the transfer gate TG is set to the H direction of the through electrode (through electrode 120E, 121E described below) connected to the floating diffusion FD and the VSS contact region 118. Can be brought closer to the position.
  • the plurality of pixel sharing units 539 provided on the first substrate 100 have the same configuration (FIG. 73A).
  • the semiconductor layer 100S is provided with a pixel separation unit 117 that separates the pixels 541A, 541B, 541C, and 541D from each other.
  • the pixel separating portion 117 is formed to extend in the normal direction of the semiconductor layer 100S (direction perpendicular to the surface of the semiconductor layer 100S).
  • the pixel separation unit 117 is provided so as to partition the pixels 541A, 541B, 541C, and 541D from each other, and has, for example, a grid-like planar shape (FIGS. 73A and 73B).
  • the pixel separation unit 117 electrically and optically separates the pixels 541A, 541B, 541C, and 541D from each other, for example.
  • the pixel separation section 117 includes, for example, a light shielding film 117A and an insulating film 117B.
  • a light shielding film 117A for example, tungsten (W) or the like is used.
  • the insulating film 117B is provided between the light shielding film 117A and the p well layer 115 or the n-type semiconductor region 114.
  • the insulating film 117B is made of, for example, silicon oxide (SiO).
  • the pixel separation unit 117 has, for example, an FTI (Full Trench Isolation) structure and penetrates the semiconductor layer 100S. Although not shown, the pixel separation unit 117 is not limited to the FTI structure penetrating the semiconductor layer 100S.
  • a DTI (Deep Trench Isolation) structure that does not penetrate the semiconductor layer 100S may be used.
  • the pixel isolation portion 117 extends in the normal direction of the semiconductor layer 100S and is formed in a partial region of the semiconductor layer 100S.
  • the semiconductor layer 100S is provided with, for example, a first pinning region 113 and a second pinning region 116.
  • the first pinning region 113 is provided near the back surface of the semiconductor layer 100S and is disposed between the n-type semiconductor region 114 and the fixed charge film 112.
  • the second pinning region 116 is provided on the side surface of the pixel separating unit 117, specifically, between the pixel separating unit 117 and the p well layer 115 or the n-type semiconductor region 114.
  • the first pinning region 113 and the second pinning region 116 are composed of, for example, p-type semiconductor regions.
  • a fixed charge film 112 having a negative fixed charge is provided between the semiconductor layer 100S and the insulating film 111. Due to the electric field induced by the fixed charge film 112, the first pinning region 113 of the hole accumulation layer is formed at the interface on the light receiving surface (back surface) side of the semiconductor layer 100S. As a result, generation of dark current due to the interface state on the light-receiving surface side of the semiconductor layer 100S is suppressed.
  • the fixed charge film 112 is formed of, for example, an insulating film having a negative fixed charge. Examples of the material of the insulating film having the negative fixed charge include hafnium oxide, zircon oxide, aluminum oxide, titanium oxide and tantalum oxide.
  • a light shielding film 117A is provided between the fixed charge film 112 and the insulating film 111.
  • the light-shielding film 117A may be provided continuously with the light-shielding film 117A that constitutes the pixel separating portion 117.
  • the light shielding film 117A between the fixed charge film 112 and the insulating film 111 is selectively provided, for example, at a position facing the pixel separation section 117 in the semiconductor layer 100S.
  • the insulating film 111 is provided so as to cover the light shielding film 117A.
  • the insulating film 111 is made of, for example, silicon oxide.
  • the wiring layer 100T provided between the semiconductor layer 100S and the second substrate 200 includes the interlayer insulating film 119, the pad portions 120 and 121, the passivation film 122, the interlayer insulating film 123, and the bonding film 124 from the semiconductor layer 100S side. Have in this order.
  • the horizontal portion TGb of the transfer gate TG is provided in the wiring layer 100T, for example.
  • the interlayer insulating film 119 is provided over the entire surface of the semiconductor layer 100S and is in contact with the semiconductor layer 100S.
  • the interlayer insulating film 119 is composed of, for example, a silicon oxide film. Note that the structure of the wiring layer 100T is not limited to the above, and may be any structure having wiring and an insulating film.
  • the pad section 120 is for connecting the floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) of the pixels 541A, 541B, 541C, 541D to each other.
  • the pad section 120 is arranged, for example, for each pixel sharing unit 539 in the central portion of the pixel sharing unit 539 in plan view (FIG. 73B).
  • the pad section 120 is provided so as to straddle the pixel separation section 117, and is arranged so as to overlap at least a part of each of the floating diffusions FD1, FD2, FD3, FD4 (FIGS. 72 and 73B).
  • the pad section 120 includes at least a part of each of the floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) that share the pixel circuit 210 and the plurality of photodiodes that share the pixel circuit 210. It is formed in a region that overlaps at least a part of the pixel separation portion 117 formed between the PDs (photodiodes PD1, PD2, PD3, PD4) in the direction perpendicular to the surface of the semiconductor layer 100S.
  • the interlayer insulating film 119 is provided with a connection via 120C for electrically connecting the pad section 120 and the floating diffusions FD1, FD2, FD3, FD4.
  • the connection via 120C is provided in each of the pixels 541A, 541B, 541C, 541D.
  • the pad portion 120 and the floating diffusions FD1, FD2, FD3, FD4 are electrically connected by partially embedding the pad portion 120 in the connection via 120C.
  • the pad portion 121 is for connecting the plurality of VSS contact regions 118 to each other.
  • the VSS contact region 118 provided in the pixels 541C and 541D of one pixel sharing unit 539 adjacent to each other in the V direction and the VSS contact region 118 provided in the pixels 541A and 541B of the other pixel sharing unit 539 are pads. It is electrically connected by the part 121.
  • the pad section 121 is provided, for example, so as to straddle the pixel separation section 117, and is arranged so as to overlap at least a part of each of these four VSS contact regions 118.
  • the pad portion 121 includes a semiconductor layer with respect to at least a portion of each of the VSS contact regions 118 and at least a portion of the pixel isolation portion 117 formed between the VSS contacts 118. It is formed in a region overlapping with a direction perpendicular to the surface of 100S.
  • the interlayer insulating film 119 is provided with a connection via 121C for electrically connecting the pad portion 121 and the VSS contact region 118.
  • the connection via 121C is provided in each of the pixels 541A, 541B, 541C, 541D.
  • the pad portion 121 and the VSS contact region 118 are electrically connected by partially embedding the pad portion 121 in the connection via 121C.
  • the pad section 120 and the pad section 121 of each of the plurality of pixel sharing units 539 arranged in the V direction are arranged at substantially the same position in the H direction (FIG. 73B).
  • the pad section 120 it is possible to reduce the wiring for connecting each floating diffusion FD to the pixel circuit 210 (for example, the gate electrode of the amplification transistor AMP) in the entire chip.
  • the pad portion 121 it is possible to reduce the number of wirings that supply a potential to each VSS contact region 118 in the entire chip. As a result, the area of the entire chip can be reduced, electrical interference between wirings in a miniaturized pixel can be suppressed, and / or cost can be reduced by reducing the number of parts.
  • the pad portions 120 and 121 can be provided at desired positions on the first substrate 100 and the second substrate 200. Specifically, the pad portions 120 and 121 can be provided in either the wiring layer 100T or the insulating region 212 of the semiconductor layer 200S. When provided on the wiring layer 100T, the pad portions 120 and 121 may be brought into direct contact with the semiconductor layer 100S. Specifically, the pad portions 120 and 121 may be directly connected to at least a part of each of the floating diffusion FD and / or the VSS contact region 118.
  • connection vias 120C and 121C are provided from the floating diffusion FD and / or VSS contact region 118 connected to the pad portions 120 and 121, respectively, and the pad portion 120 is provided at a desired position in the insulating layer 2112 of the wiring layer 100T and the semiconductor layer 200S. , 121 may be provided.
  • the wirings connected to the floating diffusion FD and / or the VSS contact region 118 in the insulating region 212 of the semiconductor layer 200S can be reduced. Accordingly, in the second substrate 200 forming the pixel circuit 210, the area of the insulating region 212 for forming the through wiring for connecting the floating diffusion FD to the pixel circuit 210 can be reduced. Therefore, a large area of the second substrate 200 forming the pixel circuit 210 can be secured. By ensuring the area of the pixel circuit 210, the pixel transistor can be formed large, which can contribute to image quality improvement by noise reduction or the like.
  • the floating diffusion FD and / or the VSS contact region 118 is preferably provided in each pixel 541. Therefore, by using the configuration of the pad units 120 and 121, Wiring that connects the substrate 100 and the second substrate 200 can be significantly reduced.
  • a pad portion 120 to which a plurality of floating diffusions FD are connected and a pad portion 121 to which a plurality of VSS contacts 118 are connected are alternately arranged in a straight line in the V direction.
  • the pad portions 120 and 121 are formed at positions surrounded by the plurality of photodiodes PD, the plurality of transfer gates TG, and the plurality of floating diffusions FD.
  • elements other than the floating diffusion FD and the VSS contact region 118 can be freely arranged on the first substrate 100 forming a plurality of elements, and the efficiency of the layout of the entire chip can be improved.
  • the symmetry in the layout of the elements formed in each pixel sharing unit 539 is ensured, and the variation in the characteristics of each pixel 541 can be suppressed.
  • the pad portions 120 and 121 are made of, for example, polysilicon (PolySi), more specifically, doped polysilicon to which impurities are added.
  • the pad portions 120 and 121 are preferably made of a conductive material having high heat resistance such as polysilicon, tungsten (W), titanium (Ti) and titanium nitride (TiN). Accordingly, the pixel circuit 210 can be formed after the semiconductor layer 200S of the second substrate 200 is attached to the first substrate 100. The reason for this will be described below. In the description below, a method of forming the pixel circuit 210 after the semiconductor layers 200S of the first substrate 100 and the second substrate 200 are bonded together is referred to as a first manufacturing method.
  • the second manufacturing method it is possible to form the pixel circuit 210 on the second substrate 200 and then bond the pixel circuit 210 to the first substrate 100 (hereinafter referred to as the second manufacturing method).
  • the second manufacturing method electrodes for electrical connection are formed in advance on each of the surface of the first substrate 100 (the surface of the wiring layer 100T) and the surface of the second substrate 200 (the surface of the wiring layer 200T). ..
  • the electrodes for electrical connection formed on the surface of the first substrate 100 and the surface of the second substrate 200 come into contact with each other.
  • electrical connection is formed between the wiring included in the first substrate 100 and the wiring included in the second substrate 200. Therefore, by adopting the configuration of the image pickup apparatus 1 using the second manufacturing method, it is possible to manufacture by using an appropriate process according to each configuration of the first substrate 100 and the second substrate 200. It is possible to manufacture a high-quality image pickup device.
  • first substrate 100 and the second substrate 200 when the first substrate 100 and the second substrate 200 are bonded together, an alignment error may occur due to the bonding manufacturing apparatus.
  • first substrate 100 and the second substrate 200 have a diameter of, for example, about several tens of cm, but when the first substrate 100 and the second substrate 200 are bonded together, 2
  • the expansion and contraction of the substrate may occur in the microscopic region of each part of the substrate 200.
  • the expansion and contraction of the substrates is caused by a slight shift in the timing of contact between the substrates. Due to such expansion and contraction of the first substrate 100 and the second substrate 200, there is an error in the positions of the electrodes for electrical connection formed on the surface of the first substrate 100 and the surface of the second substrate 200, respectively. May occur.
  • the second manufacturing method it is preferable to take measures so that the electrodes of the first substrate 100 and the second substrate 200 are in contact with each other even if such an error occurs.
  • at least one, preferably both, of the electrodes of the first substrate 100 and the second substrate 200 are made large in consideration of the above error. Therefore, when the second manufacturing method is used, for example, the size of the electrodes formed on the surface of the first substrate 100 or the second substrate 200 (the size in the substrate plane direction) is the first substrate 100 or the second substrate 100. It is larger than the size of the internal electrode extending from the inside of the substrate 200 to the surface in the thickness direction.
  • the first manufacturing method can be used.
  • the first substrate 100 including the photodiode PD and the transfer transistor TR the first substrate 100 and the second substrate 200 (semiconductor layer 2000S) are bonded together.
  • the second substrate 200 is in a state in which patterns such as active elements and wiring layers forming the pixel circuit 210 are not formed. Since the second substrate 200 is in a state before the pattern is formed, even if an error occurs in the bonding position when the first substrate 100 and the second substrate 200 are bonded, this bonding error causes There is no error in the alignment between the pattern of the first substrate 100 and the pattern of the second substrate 200.
  • the pattern of the second substrate 200 is formed after the first substrate 100 and the second substrate 200 are bonded together.
  • the pattern formed on the first substrate is targeted for alignment.
  • the error in the bonding position between the first substrate 100 and the second substrate 200 does not pose a problem in manufacturing the imaging device 1 in the first manufacturing method.
  • the error caused by the expansion and contraction of the substrate generated in the second manufacturing method does not cause a problem in manufacturing the image pickup device 1 in the first manufacturing method.
  • the active element is formed on the second substrate 200 after the first substrate 100 and the second substrate 200 (semiconductor layer 200S) are bonded in this way.
  • the through electrodes 120E and 121E and the through electrode TGV are formed.
  • the through electrode pattern is formed from above the second substrate 200 by using reduction projection exposure by an exposure apparatus. Since reduction exposure projection is used, even if an error occurs in the alignment between the second substrate 200 and the exposure apparatus, the size of the error is the same as the error of the second manufacturing method in the second substrate 200. It is only a fraction (reciprocal of reduced exposure projection magnification). Therefore, with the configuration of the imaging device 1 using the first manufacturing method, the alignment of the elements formed on each of the first substrate 100 and the second substrate 200 becomes easy, and high quality and high performance are achieved. It is possible to manufacture various image pickup devices.
  • the imaging device 1 manufactured by using the first manufacturing method as described above has characteristics different from those of the imaging device manufactured by the second manufacturing method.
  • the through electrodes 120E, 121E, TGV have a substantially constant thickness (substrate) from the second substrate 200 to the first substrate 100. The size in the plane direction).
  • the through electrodes 120E, 121E, TGV have a tapered shape, they have a tapered shape with a certain inclination.
  • the pixels 541 are easily miniaturized.
  • the active element is formed on the second substrate 200 after the first substrate 100 and the second substrate 200 (semiconductor layer 200S) are bonded to each other.
  • the one substrate 100 is also affected by the heat treatment required when forming the active element. Therefore, as described above, it is preferable to use a conductive material having high heat resistance for the pad portions 120 and 121 provided on the first substrate 100.
  • a material having a higher melting point that is, higher heat resistance
  • a conductive material having high heat resistance such as doped polysilicon, tungsten, titanium or titanium nitride is used for the pad portions 120 and 121. This makes it possible to manufacture the image pickup apparatus 1 using the first manufacturing method.
  • the passivation film 122 is provided, for example, over the entire surface of the semiconductor layer 100S so as to cover the pad portions 120 and 121 (FIG. 72).
  • the passivation film 122 is composed of, for example, a silicon nitride (SiN) film.
  • the interlayer insulating film 123 covers the pad portions 120 and 121 with the passivation film 122 interposed therebetween.
  • the interlayer insulating film 123 is provided, for example, over the entire surface of the semiconductor layer 100S.
  • the interlayer insulating film 123 is formed of, for example, a silicon oxide (SiO) film.
  • the bonding film 124 is provided on the bonding surface between the first substrate 100 (specifically, the wiring layer 100T) and the second substrate 200. That is, the bonding film 124 is in contact with the second substrate 200.
  • the bonding film 124 is provided over the entire main surface of the first substrate 100.
  • the bonding film 124 is made of, for example, a silicon
  • the light receiving lens 401 faces the semiconductor layer 100S, for example, with the fixed charge film 112 and the insulating film 111 in between (FIG. 72).
  • the light receiving lens 401 is provided, for example, at a position facing the photodiode PD of each of the pixels 541A, 541B, 541C, and 541D.
  • the second substrate 200 has a semiconductor layer 200S and a wiring layer 200T in this order from the first substrate 100 side.
  • the semiconductor layer 200S is composed of a silicon substrate.
  • the well region 211 is provided in the thickness direction.
  • the well region 211 is, for example, a p-type semiconductor region.
  • the second substrate 20 is provided with a pixel circuit 210 arranged for each pixel sharing unit 539.
  • the pixel circuit 210 is provided, for example, on the front surface side of the semiconductor layer 200S (wiring layer 200T side).
  • the second substrate 200 is attached to the first substrate 100 so that the back surface side (semiconductor layer 200S side) of the second substrate 200 faces the front surface side (wiring layer 100T side) of the first substrate 100. ing. That is, the second substrate 200 is bonded to the first substrate 100 face-to-back.
  • FIG. 74 to 78 schematically show an example of the planar configuration of the second substrate 200.
  • FIG. 74 shows a configuration of the pixel circuit 210 provided near the surface of the semiconductor layer 200S.
  • FIG. 75 schematically shows the structure of the wiring layer 200T (specifically, a first wiring layer W1 described later), the semiconductor layer 200S connected to the wiring layer 200T, and each part of the first substrate 100.
  • 76 to 78 show an example of a planar configuration of the wiring layer 200T.
  • the configuration of the second substrate 200 will be described below with reference to FIGS. 74 to 78 together with FIG. 72. In FIGS.
  • the outer shape of the photodiode PD (the boundary between the pixel separation portion 117 and the photodiode PD) is shown by a broken line, and the semiconductor layer 200S and the element separation in the portion overlapping the gate electrode of each transistor included in the pixel circuit 210 are separated.
  • the boundary with the region 213 or the insulating region 214 is indicated by a dotted line.
  • a boundary between the semiconductor layer 200S and the element isolation region 213 and a boundary between the element isolation region 213 and the insulating region 213 are provided on one side in the channel width direction.
  • the second substrate 200 is provided with an insulating region 212 that divides the semiconductor layer 200S and an element isolation region 213 provided in a part of the semiconductor layer 200S in the thickness direction (FIG. 72).
  • the through electrodes 120E and 121E and the through electrodes TGV are arranged (FIG. 75).
  • the insulating region 212 has substantially the same thickness as the semiconductor layer 200S (FIG. 72).
  • the semiconductor layer 200S is divided by this insulating region 212.
  • the through electrodes 120E and 121E and the through electrode TGV are arranged in the insulating region 212.
  • the insulating region 212 is made of, for example, silicon oxide.
  • the through electrodes 120E and 121E are provided so as to penetrate the insulating region 212 in the thickness direction.
  • the upper ends of the through electrodes 120E and 121E are connected to the wirings of the wiring layer 200T (first wiring W1, second wiring W2, third wiring W3, and fourth wiring W4, which will be described later).
  • the through electrodes 120E and 121E are provided so as to penetrate the insulating region 212, the bonding film 124, the interlayer insulating film 123, and the passivation film 122, and the lower ends thereof are connected to the pad portions 120 and 121 (FIG. 72).
  • the through electrode 120E is for electrically connecting the pad section 120 and the pixel circuit 210.
  • the floating diffusion FD of the first substrate 100 is electrically connected to the pixel circuit 210 of the second substrate 200 by the through electrode 120E.
  • the through electrode 121E is for electrically connecting the pad portion 121 and the reference potential line VSS of the wiring layer 200T. That is, the VSS contact region 118 of the first substrate 100 is electrically connected to the reference potential line VSS of the second substrate 200 by the through electrode 121E.
  • the through electrode TGV is provided so as to penetrate the insulating region 212 in the thickness direction.
  • the upper end of the through electrode TGV is connected to the wiring of the wiring 200T.
  • the through electrode TGV is provided so as to penetrate the insulating region 212, the bonding film 124, the interlayer insulating film 123, the passivation film 122, and the interlayer insulating film 119, and the lower end thereof is connected to the transfer gate TG (FIG. 72).
  • Such penetrating electrodes TGV include transfer gates TG (transfer gates TG1, TG2, TG3, TG4) of the pixels 541A, 541B, 541C, and 541D and wirings of the wiring layer 200T (a part of the row drive signal line 542, specifically, Specifically, it is for electrically connecting to later-described wirings TRG1, TRG2, TRG3, TRG4 in FIG. 77. That is, the transfer gate TG of the first substrate 100 is electrically connected to the wiring TRG of the second substrate 200 by the through electrode TGV, and a drive signal is sent to each of the transfer transistors TR (transfer transistors TR1, TR2, TR3, TR4). It is designed to be used.
  • the insulating region 212 is a region for providing the through electrodes 120E, 121E and the through electrode TGV for electrically connecting the first substrate 100 and the second substrate 200 with each other, being insulated from the semiconductor layer 200S.
  • the through electrodes 120E and 121E and the through electrodes TGV (through electrode) connected to the two pixel circuits 210 are connected.
  • TGV1, TGV2, TGV3, TGV4 are arranged.
  • the insulating region 212 is provided, for example, extending in the V direction (FIGS. 74 and 75).
  • the position of the through electrode TGV in the H direction is closer to the position of the through electrodes 120E and 121E in the H direction than the position of the vertical portion TGa. It is arranged (FIG. 73A, FIG. 75).
  • the through silicon via TGV is arranged at substantially the same position as the through silicon vias 120E and 120E in the H direction.
  • the through electrodes 120E and 121E and the through electrode TGV can be collectively provided in the insulating region 212 extending in the V direction.
  • the penetrating electrode TGV is formed almost directly above the vertical portion TGa, and the penetrating electrode TGV is arranged, for example, in the substantially central portion in the H direction and the V direction of each pixel 541.
  • the positions of the through electrodes TGV in the H direction and the positions of the through electrodes 120E and 121E in the H direction are largely displaced.
  • an insulating region 212 is provided around the through electrode TGV and the through electrodes 120E and 121E in order to electrically insulate the adjacent semiconductor layer 200S.
  • the semiconductor layer 200S is finely divided.
  • the size of the semiconductor layer 200S in the H direction can be increased. Therefore, a large area of the semiconductor element formation region in the semiconductor layer 200S can be secured. Thereby, for example, the size of the amplification transistor AMP can be increased and noise can be suppressed.
  • the pixel sharing unit 539 electrically connects the floating diffusions FD provided in each of the plurality of pixels 541, and these plurality of pixels 541 form one pixel circuit 210.
  • the electrical connection between the floating diffusions FD is made by the pad portion 120 provided on the first substrate 100 (FIG. 72, FIG. 73B).
  • the electrical connection portion (pad portion 120) provided on the first substrate 100 and the pixel circuit 210 provided on the second substrate 200 are electrically connected via one through electrode 120E.
  • the pixel sharing unit 539 is provided with four through electrodes that are connected to the floating diffusions FD1, FD2, FD3, FD4, respectively. Therefore, in the second substrate 200, the number of through electrodes penetrating the semiconductor layer 200S increases, and the insulating region 212 that insulates the periphery of these through electrodes increases.
  • the structure in which the pad portion 120 is provided on the first substrate 100 can reduce the number of through electrodes and the insulating region 212. Therefore, a large area of the semiconductor element formation region in the semiconductor layer 200S can be secured. Thereby, for example, the size of the amplification transistor AMP can be increased and noise can be suppressed.
  • the element isolation region 213 is provided on the front surface side of the semiconductor layer 200S.
  • the element isolation region 213 has an STI (Shallow Trench Isolation) structure.
  • the semiconductor layer 200S is dug in the thickness direction (direction perpendicular to the main surface of the second substrate 200), and an insulating film is buried in the dug. This insulating film is made of, for example, silicon oxide.
  • the element isolation region 213 is for element isolation between a plurality of transistors forming the pixel circuit 210 according to the layout of the pixel circuit 210.
  • the semiconductor layer 200S (specifically, the well region 211) extends below the element isolation region 213 (deep portion of the semiconductor layer 200S).
  • the outer shape of the pixel sharing unit 539 on the first substrate 100 (the outer shape in the substrate plane direction) and the outer shape of the pixel sharing unit 539 on the second substrate 200. The difference from the external shape will be described.
  • the pixel sharing unit 539 is provided over both the first substrate 100 and the second substrate 200.
  • the outer shape of the pixel sharing unit 539 provided on the first substrate 100 and the outer shape of the pixel sharing unit 539 provided on the second substrate 200 are different from each other.
  • the outlines of the pixels 541A, 541B, 541C, and 541D are indicated by alternate long and short dash lines, and the outline shape of the pixel sharing unit 539 is indicated by thick lines.
  • the pixel sharing unit 539 of the first substrate 100 includes two pixels 541 (pixels 541A and 541B) arranged adjacent to each other in the H direction and two pixels 541 (pixels 541 arranged adjacent to each other in the V direction). Pixels 541C and 541D). That is, the pixel sharing unit 539 of the first substrate 100 is composed of four adjacent pixels 541 of 2 rows ⁇ 2 columns, and the pixel sharing unit 539 of the first substrate 100 has a substantially square outer shape. ing.
  • such a pixel sharing unit 539 has a two-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and a two-pixel pitch in the V direction (two pixels 541). (Corresponding pitch), adjacently arranged.
  • the outlines of the pixels 541A, 541B, 541C, and 541D are shown by alternate long and short dash lines, and the outline of the pixel sharing unit 539 is shown by thick lines.
  • the outer shape of the pixel sharing unit 539 of the second substrate 200 is smaller than the pixel sharing unit 539 of the first substrate 100 in the H direction and larger than the pixel sharing unit 539 of the first substrate 100 in the V direction.
  • the pixel sharing unit 539 of the second substrate 200 is formed in a size (area) corresponding to one pixel in the H direction, and is formed in a size corresponding to four pixels in the V direction. ing. That is, the pixel sharing unit 539 of the second substrate 200 is formed in a size corresponding to the pixels arranged in adjacent 1 row ⁇ 4 columns, and the pixel sharing unit 539 of the second substrate 200 has a substantially rectangular shape. It has an outer shape.
  • each pixel circuit 210 the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG are arranged side by side in this order in the V direction (FIG. 74).
  • the outer shape of each pixel circuit 210 in a substantially rectangular shape as described above, four transistors (selection transistor SEL, amplification transistor AMP, reset transistor RST, and FD conversion) are arranged in one direction (V direction in FIG. 74).
  • the gain switching transistors FDG) can be arranged side by side.
  • the drain of the amplification transistor AMP and the drain of the reset transistor RST can be shared by one diffusion region (diffusion region connected to the power supply line VDD).
  • each pixel circuit 210 can be provided in a substantially square shape (see FIG. 87 described later).
  • two transistors are arranged along one direction, and it becomes difficult to share the drain of the amplification transistor AMP and the drain of the reset transistor RST in one diffusion region. Therefore, by providing the formation region of the pixel circuit 210 in a substantially rectangular shape, it becomes easy to arrange the four transistors close to each other, and the formation region of the pixel circuit 210 can be reduced. That is, the pixels can be miniaturized.
  • the formation area of the amplification transistor AMP can be increased to suppress noise.
  • a VSS contact region 218 connected to the reference potential line VSS is provided in addition to the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG. ..
  • the VSS contact region 218 is composed of, for example, a p-type semiconductor region.
  • the VSS contact region 218 is electrically connected to the VSS contact region 118 of the first substrate 100 (semiconductor layer 100S) via the wiring of the wiring layer 200T and the through electrode 121E.
  • the VSS contact region 218 is provided, for example, at a position adjacent to the source of the FD conversion gain switching transistor FDG with the element isolation region 213 interposed therebetween (FIG. 74).
  • one pixel sharing unit 539 (for example, the upper side of the paper in FIG. 73B) is the two pixel sharing units 539 arranged in the H direction of the second substrate 200.
  • the pixel sharing unit 539 is connected to one of the 539 (for example, the left side of the paper surface of FIG. 74).
  • the other pixel sharing unit 539 for example, the lower side of the paper surface of FIG. 73B
  • the internal layout of one pixel sharing unit 539 is the same as the internal layout of the other pixel sharing unit 539 in the V direction and the H direction.
  • the layout is almost the same as the layout reversed in the direction. The effects obtained by this layout will be described below.
  • each pad portion 120 has a central portion of the outer shape of the pixel sharing unit 539, that is, a central portion of the pixel sharing unit 539 in the V direction and the H direction. (FIG. 73B).
  • the pixel sharing unit 539 of the second substrate 200 has a substantially rectangular outer shape that is long in the V direction as described above, for example, the amplification transistor AMP connected to the pad section 120 has a pixel sharing unit.
  • the unit 539 is arranged at a position displaced from the center in the V direction to the upper side of the drawing.
  • the amplification transistor AMP of one of the pixel sharing units 539 and the pad section 120 (for example, the upper side of the paper of FIG. 73B).
  • the distance to the pad section 120) of the pixel sharing unit 539 becomes relatively short.
  • the distance between the amplification transistor AMP of the other pixel sharing unit 539 and the pad section 120 (for example, the pad section 120 of the pixel sharing unit 539 on the lower side of the paper surface of FIG. 73B) becomes long. Therefore, the area of the wiring required to connect the amplification transistor AMP and the pad section 120 becomes large, and the wiring layout of the pixel sharing unit 539 may be complicated. This may affect the miniaturization of the imaging device 1.
  • the internal layouts of the two pixel sharing units 539 are inverted in at least the V direction so that the amplification transistors AMP of both the two pixel sharing units 539 are formed.
  • the distance to the pad section 120 can be shortened. Therefore, it becomes easier to miniaturize the imaging device 1 as compared with the configuration in which the two pixel sharing units 539 arranged in the H direction of the second substrate 200 have the same internal layout.
  • the planar layout of each of the plurality of pixel sharing units 539 on the second substrate 200 is symmetrical in the range shown in FIG. 74, but if the layout of the first wiring layer W1 shown in FIG. It will be left-right asymmetric.
  • the internal layouts of the two pixel sharing units 539 arranged in the H direction on the second substrate 200 are preferably mutually inverted in the H direction. The reason for this will be described below.
  • the two pixel sharing units 539 arranged in the H direction on the second substrate 200 are connected to the pad portions 120 and 121 of the first substrate 100, respectively.
  • the pad portions 120 and 121 are arranged in the central portion in the H direction of the two pixel sharing units 539 arranged in the H direction on the second substrate 200 (between the two pixel sharing units 539 arranged in the H direction).
  • the imaging device 1 by inverting the internal layouts of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 in the H direction, the pixel sharing units 539 of the second substrate 200 and the pad portions 120, The distance from 121 can be reduced. That is, it becomes easier to miniaturize the imaging device 1.
  • the position of the outline of the pixel sharing unit 539 on the second substrate 200 may not be aligned with the position of any outline of the pixel sharing unit 539 on the first substrate 100.
  • one (for example, the left side of the paper surface of FIG. 75) pixel sharing unit 539 has one outer shape in the V direction (for example, the upper surface of the paper surface of FIG. 75).
  • the line is arranged outside one outline line in the V direction of the corresponding pixel sharing unit 539 of the first substrate 100 (for example, the upper side of the paper surface of FIG. 73B).
  • the other pixel sharing unit 539 (for example, the right side of the paper in FIG. 75) has the other pixel sharing unit 539 in the V direction (for example, the lower side of the paper in FIG. 75).
  • the contour line is arranged outside the other contour line in the V direction of the corresponding pixel sharing unit 539 of the first substrate 100 (for example, the lower side of the paper surface of FIG. 73B).
  • the positions of the outlines of the plurality of pixel sharing units 539 on the second substrate 200 may not be aligned with each other.
  • the two pixel sharing units 539 arranged in the H direction on the second substrate 200 are arranged with the positions of the outlines in the V direction shifted.
  • the distance between the amplification transistor AMP and the pad section 120 can be shortened. Therefore, it becomes easy to miniaturize the imaging device 1.
  • the repeated arrangement of the pixel sharing unit 539 in the pixel array unit 540 will be described with reference to FIGS. 73B and 75.
  • the pixel sharing unit 539 of the first substrate 100 has a size of two pixels 541 in the H direction and a size of two pixels 541 in the V direction (FIG. 73B).
  • the pixel sharing unit 539 having a size corresponding to the four pixels 541 has a two-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and , And in the V direction with a two-pixel pitch (a pitch corresponding to two pixels 541) adjacently and repeatedly arranged.
  • the pixel array unit 540 of the first substrate 100 may be provided with a pair of pixel sharing units 539 in which two pixel sharing units 539 are arranged adjacent to each other in the V direction.
  • the pair of pixel sharing units 539 has a two-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and a four-pixel pitch in the V direction ( Pitches corresponding to four pixels 541) are arranged adjacently and repeatedly.
  • the pixel sharing unit 539 of the second substrate 200 has a size of one pixel 541 in the H direction and a size of four pixels 541 in the V direction (FIG. 75).
  • the pixel array unit 540 of the second substrate 200 is provided with a pair of pixel sharing units 539 including two pixel sharing units 539 each having a size corresponding to the four pixels 541.
  • the pixel sharing units 539 are arranged adjacent to each other in the H direction and offset in the V direction.
  • the pair of pixel sharing units 539 has a two-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and a four-pixel pitch in the V direction ( Pitches corresponding to four pixels 541) are arranged adjacent to each other without a gap.
  • the amplification transistor AMP preferably has a three-dimensional structure such as a Fin type (FIG. 72). As a result, the effective gate width is increased and noise can be suppressed.
  • the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG have, for example, a planar structure.
  • the amplification transistor AMP may have a planar structure.
  • the selection transistor SEL, the reset transistor RST, or the FD conversion gain switching transistor FDG may have a three-dimensional structure.
  • the wiring layer 200T includes, for example, a passivation film 221, an interlayer insulating film 222, and a plurality of wirings (first wiring layer W1, second wiring layer W2, third wiring layer W3, fourth wiring layer W4).
  • the passivation film 221 is in contact with, for example, the surface of the semiconductor layer 200S and covers the entire surface of the semiconductor layer 200S.
  • the passivation film 221 covers the gate electrodes of the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG.
  • the interlayer insulating film 222 is provided between the passivation film 221 and the third substrate 300.
  • the interlayer insulating film 222 separates a plurality of wires (first wiring layer W1, second wiring layer W2, third wiring layer W3, fourth wiring layer W4).
  • the interlayer insulating film 222 is made of, for example, silicon oxide.
  • a first wiring layer W1, a second wiring layer W2, a third wiring layer W3, a fourth wiring layer W4, and contact portions 201 and 202 are provided in this order from the semiconductor layer 200S side.
  • the interlayer insulating film 222 is provided with a plurality of connecting portions that connect the first wiring layer W1, the second wiring layer W2, the third wiring layer W3, or the fourth wiring layer W4 and their lower layers.
  • the connection part is a part in which a conductive material is embedded in a connection hole provided in the interlayer insulating film 222.
  • the interlayer insulating film 222 is provided with a connection portion 218V that connects the first wiring layer W1 and the VSS contact region 218 of the semiconductor layer 200S.
  • the hole diameter of the connecting portion that connects the elements of the second substrate 200 as described above is different from the hole diameters of the through electrodes 120E and 121E and the through electrode TGV.
  • the hole diameter of the connection hole that connects the elements of the second substrate 200 is preferably smaller than the hole diameters of the through electrodes 120E and 121E and the through electrode TGV. The reason for this will be described below.
  • connection portion 218V and the like The depth of the connection portion (connection portion 218V and the like) provided in the wiring layer 200T is smaller than the depths of the through electrodes 120E and 121E and the through electrode TGV. Therefore, the connecting portion can easily fill the connecting hole with the conductive material as compared with the through electrodes 120E and 121E and the through electrode TGV. By making the hole diameter of this connecting portion smaller than the hole diameters of the through electrodes 120E and 121E and the through electrode TGV, it is easy to miniaturize the imaging device 1.
  • the first wiring layer W1 connects the through electrode 120E to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG (specifically, the connection hole reaching the source of the FD conversion gain switching transistor FDG). There is.
  • the first wiring layer W1 connects, for example, the through electrode 121E and the connection portion 218V, and thereby the VSS contact region 218 of the semiconductor layer 200S and the VSS contact region 118 of the semiconductor layer 100S are electrically connected. It
  • FIG. 76 shows an example of a planar configuration of the first wiring layer W1 and the second wiring layer W2.
  • FIG. 77 shows an example of a planar configuration of the second wiring layer W2 and the third wiring layer W3.
  • FIG. 78 shows an example of a planar configuration of the third wiring layer W3 and the fourth wiring layer W4.
  • the third wiring layer W3 includes wirings TRG1, TRG2, TRG3, TRG4, SELL, RSTL, FDGL extending in the H direction (row direction) (FIG. 77). These wirings correspond to the plurality of row drive signal lines 542 described with reference to FIG.
  • the wirings TRG1, TRG2, TRG3, TRG4 are for sending drive signals to the transfer gates TG1, TG2, TG3, TG4, respectively.
  • the wirings TRG1, TRG2, TRG3, TRG4 are connected to the transfer gates TG1, TG2, TG3, TG4 via the second wiring layer W2, the first wiring layer W1 and the through electrode 120E, respectively.
  • the wiring SELL is for sending a drive signal to the gate of the selection transistor SEL
  • the wiring RSTL is for the gate of the reset transistor RST
  • the wiring FDGL is for sending a drive signal to the gate of the FD conversion gain switching transistor FDG.
  • the wirings SELL, RSTL, and FDGL are respectively connected to the gates of the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG via the second wiring layer W2, the first wiring layer W1, and the connection portion.
  • the fourth wiring layer W4 includes the power supply line VDD, the reference potential line VSS, and the vertical signal line 543 extending in the V direction (column direction) (FIG. 78).
  • the power supply line VDD is connected to the drain of the amplification transistor AMP and the drain of the reset transistor RST via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1 and the connecting portion.
  • the reference potential line VSS is connected to the VSS contact region 218 via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1 and the connecting portion 218V.
  • the reference potential line VSS is connected to the VSS contact region 118 of the first substrate 100 via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, the through electrode 121E and the pad portion 121.
  • the vertical signal line 543 is connected to the source (Vout) of the selection transistor SEL via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, and the connecting portion.
  • the contact portions 201 and 202 may be provided at a position overlapping the pixel array portion 540 in a plan view (for example, FIG. 69), or may be provided at the peripheral portion 540B outside the pixel array portion 540. (Eg, FIG. 72).
  • the contact portions 201 and 202 are provided on the surface of the second substrate 200 (the surface on the wiring layer 200T side).
  • the contact portions 201 and 202 are made of, for example, a metal such as Cu (copper) and Al (aluminum).
  • the contact portions 201 and 202 are exposed on the surface of the wiring layer 200T (the surface on the third substrate 300 side).
  • the contact portions 201 and 202 are used to electrically connect the second substrate 200 and the third substrate 300 and to bond the second substrate 200 and the third substrate 300 together.
  • FIG. 72 shows an example in which a peripheral circuit is provided in the peripheral portion 540B of the second substrate 200.
  • This peripheral circuit may include a part of the row driving unit 520, a part of the column signal processing unit 550, or the like. Further, as shown in FIG. 69, the peripheral circuit may not be arranged in the peripheral portion 540B of the second substrate 200, and the connection hole portions H1 and H2 may be arranged in the vicinity of the pixel array portion 540.
  • the third substrate 300 has, for example, a wiring layer 300T and a semiconductor layer 300S in this order from the second substrate 200 side.
  • the surface of the semiconductor layer 300S is provided on the second substrate 200 side.
  • the semiconductor layer 300S is composed of a silicon substrate.
  • a circuit is provided on the surface side portion of the semiconductor layer 300S. Specifically, in the portion on the front surface side of the semiconductor layer 300S, for example, of the input unit 510A, the row driving unit 520, the timing control unit 530, the column signal processing unit 550, the image signal processing unit 560, and the output unit 510B. At least a portion is provided.
  • the wiring layer 300T provided between the semiconductor layer 300S and the second substrate 200 includes, for example, an interlayer insulating film, a plurality of wiring layers separated by the interlayer insulating film, and contact portions 301 and 302. There is.
  • the contact portions 301 and 302 are exposed on the surface (the surface on the second substrate 200 side) of the wiring layer 300T, the contact portion 301 is the contact portion 201 of the second substrate 200, and the contact portion 302 is the second substrate 200.
  • the contact portions 202 are in contact with each other.
  • the contact portions 301 and 302 are circuits (for example, at least one of the input portion 510A, the row driving portion 520, the timing control portion 530, the column signal processing portion 550, the image signal processing portion 560, and the output portion 510B) formed in the semiconductor layer 300S. Or) is electrically connected to.
  • the contact portions 301 and 302 are made of, for example, a metal such as Cu (copper) and aluminum (Al).
  • the external terminal TA is connected to the input portion 510A via the connection hole portion H1
  • the external terminal TB is connected to the output portion 510B via the connection hole portion H2.
  • the imaging device is mainly composed of a photodiode and a pixel circuit.
  • the area of the photodiode is increased, the charges generated as a result of photoelectric conversion are increased, and as a result, the signal / noise ratio (S / N ratio) of the pixel signal is improved, and the image pickup apparatus improves the image data (image information). ) Can be output.
  • the size of the transistor included in the pixel circuit in particular, the size of the amplification transistor
  • the S / N ratio of the image pickup signal is improved, and the image pickup apparatus produces a better image.
  • Data (image information) can be output.
  • the size of the transistor included in the pixel circuit becomes smaller. It is possible. Further, if the size of the transistor included in the pixel circuit is increased, the area of the photodiode may be reduced.
  • a plurality of pixels 541 share one pixel circuit 210, and the shared pixel circuit 210 is superimposed on the photodiode PD.
  • the area of the photodiode PD as large as possible and the size of the transistor included in the pixel circuit 210 as large as possible within the limited area of the semiconductor substrate.
  • the S / N ratio of the pixel signal can be improved, and the imaging device 1 can output better image data (image information).
  • the floating diffusion FD of each of the plurality of pixels 541 is connected to one pixel circuit 210.
  • a plurality of wires extend.
  • a plurality of these extending wirings may be connected to each other to form a connection wiring that is integrated.
  • the plurality of wirings extending from the VSS contact region 118 the plurality of wirings that extend can be connected to each other to form a connection wiring that is integrated into one.
  • connection wiring that connects the plurality of wirings extending from the floating diffusion FD of each of the plurality of pixels 541 to each other is formed in the semiconductor substrate 200 forming the pixel circuit 210
  • a transistor included in the pixel circuit 210 is formed. It is conceivable that the area formed will be small.
  • connecting wirings for interconnecting a plurality of wirings extending from the VSS contact region 118 of each of the plurality of pixels 541 to be integrated into one are formed on the semiconductor substrate 200 forming the pixel circuit 210, the wirings are formed. It is conceivable that the area for forming the transistor included in the pixel circuit 210 becomes small.
  • a plurality of pixels 541 share one pixel circuit 210, and the shared pixel circuit 210 is arranged so as to overlap the photodiode PD.
  • a connection wiring that connects the floating diffusions FD of each of the plurality of pixels 541 to each other to form a single connection wire, and a VSS contact region 118 provided in each of the plurality of pixels 541 to each other. It is possible to provide a structure in which the first substrate 100 is provided with a connection wiring that is connected and integrated into one.
  • connection wirings that connect the floating diffusions FD of each of the plurality of pixels 541 to each other to form one connection line and the VSS contact regions 118 of each of the plurality of pixels 541 that connect to each other are connected to each other.
  • the second manufacturing method described above is used as a manufacturing method for providing the connection wirings summarized in 1) on the first substrate 100, for example, it is appropriate according to the configuration of each of the first substrate 100 and the second substrate 200. Can be manufactured by using various processes, and a high quality and high performance imaging device can be manufactured. Further, the connection wiring of the first substrate 100 and the second substrate 200 can be formed by an easy process.
  • the floating diffusion FD is formed on the surface of the first substrate 100 and the surface of the second substrate 200, which are the bonding boundary surfaces of the first substrate 100 and the second substrate 200. And an electrode connected to the VSS contact region 118. Furthermore, when the first substrate 100 and the second substrate 200 are bonded together, the electrodes formed on the surfaces of these two substrates are brought into contact with each other even if a positional deviation occurs between the electrodes provided on the surfaces of these two substrates. It is preferable to enlarge the electrodes formed on the surfaces of these two substrates. In this case, it may be difficult to arrange the electrodes in the limited area of each pixel included in the image pickup apparatus 1.
  • the imaging device 1 of the present embodiment has a plurality of pixels 541 each including one pixel circuit 210.
  • the first manufacturing method described above can be used as a manufacturing method in which the shared and shared pixel circuit 210 is arranged so as to overlap the photodiode PD. This facilitates alignment of the elements formed on each of the first substrate 100 and the second substrate 200, and a high-quality, high-performance imaging device can be manufactured. Furthermore, it is possible to provide a unique structure that is created by using this manufacturing method.
  • the semiconductor layer 100S and the wiring layer 100T of the first substrate 100, the semiconductor layer 200S and the wiring layer 200T of the second substrate 200 are laminated in this order, in other words, the first substrate 100 and the second substrate 200 are face-to-face.
  • the surface of the semiconductor layer 100S of the first substrate 100 has a structure in which the layers are stacked in the back and penetrates the semiconductor layer 200S and the wiring layer 100T of the first substrate 100 from the front surface side of the semiconductor layer 200S of the second substrate 200. Through electrodes 120E and 121E are provided.
  • connection wiring that connects the floating diffusions FD of each of the plurality of pixels 541 to each other to form a connection and a connection wiring that connects the VSS contact regions 118 of each of the plurality of pixels 541 to each other to form a connection.
  • the structure and the second substrate 200 are stacked by using the first manufacturing method to form the pixel circuit 210 on the second substrate 200.
  • the influence of the heat treatment required when forming the active element provided in 210 may reach the connection wiring formed on the first substrate 100.
  • the imaging device 1 of the present embodiment is configured so that the floating of each of the plurality of pixels 541 is performed.
  • Conduction with high heat resistance for connecting wirings that connect the diffusions FDs to each other and combine them into one, and connecting wirings that connect the VSS contact regions 118 of each of the plurality of pixels 541 to each other and combine into one It is desirable to use materials.
  • the conductive material having high heat resistance a material having a melting point higher than that of at least a part of the wiring material included in the wiring layer 200T of the second substrate 200 can be used.
  • the imaging device 1 of the present embodiment has (1) a structure in which the first substrate 100 and the second substrate 200 are stacked face-to-back (specifically, the semiconductor layer 100S of the first substrate 100 and (A structure in which the wiring layer 100T, the semiconductor layer 200S of the second substrate 200, and the wiring layer 200T are stacked in this order), and (2) the semiconductor layer 200S and the first substrate 100 from the front surface side of the semiconductor layer 200S of the second substrate 200.
  • the through electrodes 120E and 121E are provided to reach the surface of the semiconductor layer 100S of the first substrate 100 through the wiring layer 100T, and (3) the floating diffusion FD provided in each of the plurality of pixels 541.
  • connection wiring for connecting the VSS contact regions 118 provided in each of the plurality of pixels 541 to each other and connecting them together by a conductive material having high heat resistance.
  • the first substrate 100 is provided with no space between the floating diffusions FD provided in each of the plurality of pixels 541 without providing a large electrode at the interface between the first substrate 100 and the second substrate 200. It is possible to provide a connection wiring that is connected to each other and is integrated, and a connection wiring that is connected to each other between the VSS contact regions 118 provided in each of the plurality of pixels 541 and is integrated.
  • FIGS. 79 and 80 are obtained by additionally adding arrows representing the paths of the respective signals to FIG. 69.
  • FIG. 79 shows the paths of the input signal input from the outside to the image pickup apparatus 1 and the power supply potential and the reference potential by arrows.
  • FIG. 80 the signal paths of the pixel signals output from the imaging device 1 to the outside are represented by arrows.
  • an input signal for example, a pixel clock and a synchronization signal
  • an input signal for example, a pixel clock and a synchronization signal
  • the row driving unit 520 outputs the row driving signal. Produced.
  • This row drive signal is sent to the second substrate 200 via the contact portions 301 and 201. Further, the row drive signal reaches each of the pixel sharing units 539 of the pixel array unit 540 via the row drive signal line 542 in the wiring layer 200T.
  • the drive signals other than the transfer gate TG are input to the pixel circuit 210, and the transistors included in the pixel circuit 210 are driven.
  • the drive signal of the transfer gate TG is input to the transfer gates TG1, TG2, TG3, TG4 of the first substrate 100 via the through silicon via TGV, and the pixels 541A, 541B, 541C, 541D are driven (FIG. 79).
  • the power supply potential and the reference potential supplied from the outside of the imaging device 1 to the input unit 510A (input terminal 511) of the third substrate 300 are sent to the second substrate 200 via the contact units 301 and 201, and wiring is performed. It is supplied to the pixel circuit 210 of each pixel sharing unit 539 via the wiring in the layer 200T.
  • the reference potential is also supplied to the pixels 541A, 541B, 541C, 541D of the first substrate 100 via the through electrode 121E.
  • the pixel signals photoelectrically converted by the pixels 541A, 541B, 541C, and 541D of the first substrate 100 are sent to the pixel circuit 210 of the second substrate 200 for each pixel sharing unit 539 via the through electrode 120E.
  • a pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact portions 202 and 302.
  • the pixel signal is processed by the column signal processing unit 550 and the image signal processing unit 560 of the third substrate 300, and then output to the outside via the output unit 510B.
  • the pixels 541A, 541B, 541C, 541D (pixel sharing unit 539) and the pixel circuit 210 are provided on different substrates (first substrate 100 and second substrate 200).
  • the areas of the pixels 541A, 541B, 541C, 541D and the pixel circuit 210 can be increased as compared with the case where the pixels 541A, 541B, 541C, 541D and the pixel circuit 210 are formed on the same substrate.
  • the amount of pixel signals obtained by photoelectric conversion can be increased and the transistor noise of the pixel circuit 210 can be reduced.
  • the image pickup apparatus 1 can be miniaturized (in other words, the pixel size can be reduced and the image pickup apparatus 1 can be downsized).
  • the image pickup apparatus 1 can increase the number of pixels per unit area by reducing the pixel size, and can output a high-quality image.
  • the first substrate 100 and the second substrate 200 are electrically connected to each other by the through electrodes 120E and 121E provided in the insulating region 212.
  • a method of connecting the first substrate 100 and the second substrate 200 by bonding pad electrodes to each other, or a method of connecting through a through wiring (for example, TSV (Thorough Si Via)) penetrating the semiconductor layer can be considered.
  • TSV Thirough Si Via
  • the resolution can be further increased by further miniaturizing the area per pixel.
  • the formation area of the pixels 541A, 541B, 541C, 541D and the pixel circuit 210 can be expanded. As a result, it is possible to increase the amount of pixel signals obtained by photoelectric conversion and reduce the noise of the transistors included in the pixel circuit 210. Thereby, the signal / noise ratio of the pixel signal is improved, and the imaging device 1 can output better pixel data (image information).
  • the pixel circuit 210, the column signal processing unit 550, and the image signal processing unit 560 are provided on different substrates (second substrate 200 and third substrate 300).
  • the area of the pixel circuit 210, the area of the column signal processing unit 550, and the area of the image signal processing unit 560 are increased as compared with the case where the pixel circuit 210, the column signal processing unit 550, and the image signal processing unit 560 are formed on the same substrate. And can be expanded.
  • the pixel array unit 540 is provided on the first substrate 100 and the second substrate 200, and the column signal processing unit 550 and the image signal processing unit 560 are provided on the third substrate 300.
  • the contact portions 201, 202, 301, 302 connecting the second substrate 200 and the third substrate 300 are formed above the pixel array portion 540. Therefore, the contact portions 201, 202, 301, 302 can be freely laid out without receiving layout interference from various wirings provided in the pixel array. This makes it possible to use the contact portions 201, 202, 301, 302 for electrical connection between the second substrate 200 and the third substrate 300.
  • the column signal processing unit 550 and the image signal processing unit 560 have a high degree of freedom in layout. As a result, it is possible to reduce noise generated in the column signal processing unit 550 and to install a sophisticated image processing circuit in the image signal processing unit 560. Therefore, the signal / noise ratio of the pixel signal is improved, and the imaging device 1 can output better pixel data (image information).
  • the pixel separation unit 117 penetrates the semiconductor layer 100S. As a result, even if the distances between adjacent pixels (pixels 541A, 541B, 541C, 541D) become closer due to the miniaturization of the area per pixel, the color mixture between the pixels 541A, 541B, 541C, 541D will occur. Can be suppressed. Thereby, the signal / noise ratio of the pixel signal is improved, and the imaging device 1 can output better pixel data (image information).
  • the pixel circuit 210 is provided for each pixel sharing unit 539.
  • the transistors amplification transistor AMP, reset transistor RST, selection transistor SEL, FD conversion gain switching transistor FDG
  • the pixel circuit 210 is formed in each of the pixels 541A, 541B, 541C, 541D. It is possible to increase the formation area of (). For example, noise can be suppressed by increasing the formation region of the amplification transistor AMP. Thereby, the signal / noise ratio of the pixel signal is improved, and the imaging device 1 can output better pixel data (image information).
  • the pad portion 120 that electrically connects the floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) of the four pixels (pixels 541A, 541B, 541C, 541D) includes the first substrate 100. It is provided in. As a result, the number of through electrodes (through electrodes 120E) that connect the first substrate 100 and the second substrate 200 can be reduced as compared with the case where the pad portion 120 is provided on the second substrate 200. Therefore, the insulating region 212 can be made small, and the formation region (semiconductor layer 200S) of the transistor included in the pixel circuit 210 can be secured with a sufficient size. This makes it possible to reduce the noise of the transistor included in the pixel circuit 210, improve the signal / noise ratio of the pixel signal, and allow the imaging device 1 to output better pixel data (image information). Become.
  • FIG. 81 to 85 show a modification of the planar configuration of the image pickup apparatus 1 according to the seventh embodiment.
  • FIG. 81 schematically shows a planar configuration near the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 74 described in the seventh embodiment.
  • FIG. 82 schematically shows the configurations of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1, and the respective parts of the first substrate 100, and the configuration shown in FIG. Corresponding to.
  • FIG. 83 shows an example of a planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 76 described in the seventh embodiment.
  • FIG. 81 to 85 show a modification of the planar configuration of the image pickup apparatus 1 according to the seventh embodiment.
  • FIG. 81 schematically shows a planar configuration near the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 74 described in the seventh embodiment.
  • FIG. 82 schematically shows the configurations of the first
  • FIG. 84 shows an example of a planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 77 described in the seventh embodiment.
  • FIG. 85 shows an example of a planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 78 described in the seventh embodiment.
  • one (for example, the right side of the drawing) of the pixel sharing unit 539 has the other internal layout (for example, The internal layout of the pixel sharing unit 539 on the left side of the paper is inverted only in the H direction. Further, the deviation in the V direction between the outline of one pixel sharing unit 539 and the outline of the other pixel sharing unit 539 is larger than the deviation described in the seventh embodiment (FIG. 75). ..
  • the amplification transistor AMP of the other pixel sharing unit 539 and the pad portion 120 connected to the amplification transistor AMP (two pixels arranged in the V direction shown in FIGS. 73A and 73B). It is possible to reduce the distance between the other of the shared units 539 (the pad portion 120 on the lower side of the paper surface).
  • the area of the two pixel sharing units 539 arranged in the H direction can be changed without reversing the planar layout in the V direction.
  • the area may be the same as that of the pixel sharing unit 539 of the second substrate 200 described in the seventh embodiment.
  • the planar layout of the pixel sharing unit 539 on the first substrate 100 is the same as the planar layout (FIGS. 73A and 73B) described in the seventh embodiment. Therefore, the image pickup apparatus 1 of the present modification can obtain the same effect as the image pickup apparatus 1 described in the seventh embodiment.
  • the arrangement of the pixel sharing units 539 on the second substrate 200 is not limited to the arrangement described in the seventh embodiment and this modification.
  • FIG. 86 to 91 show a modification of the planar configuration of the image pickup apparatus 1 according to the seventh embodiment.
  • FIG. 86 schematically shows the planar configuration of the first substrate 100, and corresponds to FIG. 73A described in the above-described seventh embodiment.
  • FIG. 87 schematically shows a planar configuration near the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 74 described in the above-described seventh embodiment.
  • FIG. 88 schematically shows the configurations of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1, and the respective portions of the first substrate 100, and FIG. 75 described in the seventh embodiment above. Corresponding to. FIG.
  • FIG. 89 shows an example of a planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 76 described in the seventh embodiment.
  • FIG. 90 illustrates an example of a planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 77 described in the seventh embodiment.
  • FIG. 91 shows an example of a planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 78 described in the seventh embodiment.
  • each pixel circuit 210 has a substantially square planar shape (FIG. 87, etc.).
  • the planar configuration of the image pickup apparatus 1 of the present modified example is different from the planar configuration of the image pickup apparatus 1 described in the seventh embodiment.
  • the pixel sharing unit 539 of the first substrate 100 is formed over the pixel region of 2 rows ⁇ 2 columns, and has a substantially square planar shape, as described in the seventh embodiment. (Fig. 86).
  • the direction to be more specific, a direction toward the outer edges of the pixels 541A and 541C and a direction toward the central portion of the pixel sharing unit 539
  • transfer gates of the pixels 541B and 541D in the other pixel column In the direction (to be more specific, a direction toward the outer edges of the pixels 541A and 541C and a direction toward the central portion of the pixel sharing unit 539), and transfer gates of the pixels 541B and 541D in the other pixel column.
  • the pad portion 120 connected to the floating diffusion FD is provided in the central portion of the pixel sharing unit 539 (the central portion in the H direction and the V direction of the pixel sharing unit 539), and the pad portion 121 connected to the VSS contact region 118 is , At least in the H direction (in the H direction and the V direction in FIG. 86) at the end of the pixel sharing unit 539.
  • the semiconductor layer 200S is likely to be finely divided similarly to the case described in the seventh embodiment. Therefore, it becomes difficult to form a large transistor in the pixel circuit 210.
  • the horizontal portion TGb of the transfer gates TG1, TG2, TG3, TG4 is extended in the H direction from the position overlapping the vertical portion TGa as in the above modification, it has been described in the seventh embodiment. Similarly, the width of the semiconductor layer 200S can be increased.
  • the positions of the through electrodes TGV1 and TGV3 connected to the transfer gates TG1 and TG3 in the H direction are arranged close to the positions of the through electrode 120E in the H direction and connected to the transfer gates TG2 and TG4.
  • the positions of the through electrodes TGV2 and TGV4 in the H direction can be arranged close to the positions of the through electrode 121E in the H direction (FIG. 88).
  • the pixel sharing unit 539 of the second substrate 200 has, for example, substantially the same size as the pixel sharing unit 539 of the first substrate 100 in the H direction and the V direction, and corresponds to, for example, a pixel region of approximately 2 rows ⁇ 2 columns. It is provided over the area.
  • the selection transistor SEL and the amplification transistor AMP are arranged side by side in the V direction on one semiconductor layer 200S extending in the V direction, and the FD conversion gain switching transistor FDG and the reset transistor RST are arranged in the V direction.
  • the semiconductor layers 200 ⁇ / b> S that extend are arranged side by side in the V direction.
  • the one semiconductor layer 200S provided with the selection transistor SEL and the amplification transistor AMP and the one semiconductor layer 200S provided with the FD conversion gain switching transistor FDG and the reset transistor RST are arranged in the H direction via the insulating region 212. Lined up. This insulating region 212 extends in the V direction (FIG. 87).
  • the outer shape of the pixel sharing unit 539 of the second substrate 200 will be described with reference to FIGS. 87 and 88.
  • the pixel sharing unit 539 of the first substrate 100 shown in FIG. It is connected to the FD conversion gain switching transistor FDG and the reset transistor RST provided on the other side in the H direction (on the right side in the drawing of FIG. 88).
  • the outer shape of the shared unit 541 of the second substrate 200 including the amplification transistor AMP, the selection transistor SEL, the FD conversion gain switching transistor FDG, and the reset transistor RST is determined by the following four outer edges.
  • the first outer edge is the outer edge of one end in the V direction of the semiconductor layer 200S including the selection transistor SEL and the amplification transistor AMP (the end on the upper side in the drawing of FIG. 88).
  • the first outer edge is provided with the amplification transistor AMP included in the pixel sharing unit 539 and the selection transistor SEL included in the pixel sharing unit 539 adjacent to one side of the pixel sharing unit 539 in the V direction (upper side in the drawing of FIG. 88). It is provided between and. More specifically, the first outer edge is provided at the central portion in the V direction of the element isolation region 213 between the amplification transistor AMP and the selection transistor SEL.
  • the second outer edge is the outer edge of the other end in the V direction of the semiconductor layer 200S including the selection transistor SEL and the amplification transistor AMP (the end on the lower side of the paper surface of FIG. 88).
  • This second outer edge is provided with the selection transistor SEL included in the pixel sharing unit 539 and the amplification transistor included in the pixel sharing unit 539 adjacent to the other of the pixel sharing unit 539 in the V direction (the lower side of the paper surface of FIG. 88). It is provided between the AMP and the AMP. More specifically, the second outer edge is provided in the central portion in the V direction of the element isolation region 213 between the selection transistor SEL and the amplification transistor AMP.
  • the third outer edge is the outer edge of the other end in the V direction (the end on the lower side of the paper of FIG. 88) of the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the third outer edge is included in the FD conversion gain switching transistor FDG included in the pixel sharing unit 539 and the pixel sharing unit 539 adjacent to the other of the pixel sharing unit 539 in the V direction (the lower side of the paper surface of FIG. 88). It is provided between the reset transistor RST and the reset transistor RST. More specifically, the third outer edge is provided at the central portion in the V direction of the element isolation region 213 between the FD conversion gain switching transistor FDG and the reset transistor RST.
  • the fourth outer edge is the outer edge of one end (the upper end in the drawing of FIG. 88) in the V direction of the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the fourth outer edge includes the reset transistor RST included in the pixel sharing unit 539, and the FD conversion gain included in the pixel sharing unit 539 adjacent to one side of the pixel sharing unit 539 in the V direction (upper side in the drawing of FIG. 88). It is provided between the switching transistor FDG (not shown). More specifically, the fourth outer edge is provided in the central portion in the V direction of the element isolation region 213 (not shown) between the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the third and fourth outer edges are different from the first and second outer edges. It is arranged so as to be displaced to one side in the V direction (in other words, offset to one side in the V direction).
  • both the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG can be arranged as close to the pad section 120 as possible. Therefore, the area of the wiring that connects them can be reduced, and the imaging device 1 can be easily miniaturized.
  • the VSS contact region 218 is provided between the semiconductor layer 200S including the selection transistor SEL and the amplification transistor AMP and the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the plurality of pixel circuits 210 have the same arrangement as each other.
  • the image pickup device 1 having such a second substrate 200 can also obtain the same effect as that described in the seventh embodiment.
  • the arrangement of the pixel sharing units 539 on the second substrate 200 is not limited to the arrangement described in the seventh embodiment and this modification.
  • FIG. 92 schematically shows the planar configuration of the first substrate 100, and corresponds to FIG. 73B described in the above-described seventh embodiment.
  • FIG. 93 schematically illustrates a planar configuration near the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 74 described in the seventh embodiment above.
  • FIG. 94 schematically shows the configuration of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1 and each part of the first substrate 100, and FIG. 75 described in the seventh embodiment. Corresponding to. FIG.
  • FIG. 95 illustrates an example of a planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 76 described in the seventh embodiment.
  • FIG. 96 illustrates an example of a planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 77 described in the above-described seventh embodiment.
  • FIG. 97 illustrates an example of a planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 78 described in the seventh embodiment.
  • the semiconductor layer 200S of the second substrate 200 extends in the H direction (Fig. 94). That is, it substantially corresponds to the configuration obtained by rotating the planar configuration of the image pickup apparatus 1 shown in FIG. 87 and the like by 90 degrees.
  • the pixel sharing unit 539 of the first substrate 100 is formed over the pixel region of 2 rows ⁇ 2 columns, and has a substantially square planar shape, as described in the seventh embodiment. ( Figure 92).
  • the transfer gates TG1 and TG2 of the pixels 541A and 541B in one pixel row extend toward the center of the pixel sharing unit 539 in the V direction, and the transfer gates TG1 and TG2 in the other pixel row
  • the transfer gates TG3 and TG4 of the pixel 541C and the pixel 541D extend to the outside of the pixel sharing unit 539 in the V direction.
  • the pad portion 120 connected to the floating diffusion FD is provided in the central portion of the pixel sharing unit 539, and the pad portion 121 connected to the VSS contact region 118 is at least in the V direction (in FIG. 92, in the V direction and the H direction). ) It is provided at the end of the pixel sharing unit 539.
  • the positions of the through electrodes TGV1 and TGV2 of the transfer gates TG1 and TG2 in the V direction approach the positions of the through electrode 120E in the V direction, and the positions of the through electrodes TGV3 and TGV4 of the transfer gates TG3 and TG4 in the V direction are the through electrodes. It approaches the position of 121E in the V direction (FIG. 94). Therefore, for the same reason as described in the seventh embodiment, the width (size in the V direction) of the semiconductor layer 200S extending in the H direction can be increased. Therefore, it is possible to increase the size of the amplification transistor AMP and suppress noise.
  • each pixel circuit 210 the selection transistor SEL and the amplification transistor AMP are arranged side by side in the H direction, and the reset transistor RST is arranged at a position adjacent to each other in the V direction with the selection transistor SEL and the insulating region 212 interposed therebetween (( FIG. 93).
  • the FD conversion gain switching transistor FDG is arranged side by side with the reset transistor RST in the H direction.
  • the VSS contact region 218 is provided in the insulating region 212 in an island shape.
  • the third wiring layer W3 extends in the H direction (FIG. 96)
  • the fourth wiring layer W4 extends in the V direction (FIG. 97).
  • the image pickup device 1 having such a second substrate 200 can also obtain the same effect as that described in the seventh embodiment.
  • the arrangement of the pixel sharing units 539 on the second substrate 200 is not limited to the arrangement described in the seventh embodiment and this modification.
  • the semiconductor layer 200S described in the seventh embodiment and the first modification may extend in the H direction.
  • FIG. 98 schematically shows a modification of the sectional configuration of the image pickup apparatus 1 according to the seventh embodiment.
  • FIG. 98 corresponds to FIG. 69 described in the seventh embodiment.
  • the imaging device 1 has contact portions 203, 204, 303, 304 at positions facing the central portion of the pixel array portion 540, in addition to the contact portions 201, 202, 301, 302.
  • the image pickup apparatus 1 of the present modification example is different from the image pickup apparatus 1 described in the seventh embodiment.
  • the contact portions 203 and 204 are provided on the second substrate 200, and the bonding surface with the third substrate 300 is exposed.
  • the contact portions 303 and 304 are provided on the third substrate 300 and are exposed at the joint surface with the second substrate 200.
  • the contact portion 203 is in contact with the contact portion 303, and the contact portion 204 is in contact with the contact portion 304. That is, in the image pickup apparatus 1, the second substrate 200 and the third substrate 300 are connected by the contact portions 203, 204, 303, 304 in addition to the contact portions 201, 202, 301, 302.
  • FIG. 99 an input signal externally input to the image pickup apparatus 1 and paths of the power supply potential and the reference potential are represented by arrows.
  • FIG. 100 the signal paths of the pixel signals output from the image pickup apparatus 1 to the outside are represented by arrows.
  • an input signal input to the imaging device 1 via the input unit 510A is transmitted to the row driving unit 520 of the third substrate 300, and the row driving unit 520 produces a row driving signal.
  • This row drive signal is sent to the second substrate 200 via the contact portions 303 and 203.
  • the row drive signal reaches each of the pixel sharing units 539 of the pixel array section 540 via the row drive signal line 542 in the wiring layer 200T.
  • the drive signals other than the transfer gate TG are input to the pixel circuit 210, and the transistors included in the pixel circuit 210 are driven.
  • the drive signal of the transfer gate TG is input to the transfer gates TG1, TG2, TG3, TG4 of the first substrate 100 via the through silicon via TGV, and the pixels 541A, 541B, 541C, 541D are driven.
  • the power supply potential and the reference potential supplied from the outside of the image pickup apparatus 1 to the input unit 510A (input terminal 511) of the third substrate 300 are sent to the second substrate 200 via the contact portions 303 and 203, and wiring is performed. It is supplied to the pixel circuit 210 of each pixel sharing unit 539 via the wiring in the layer 200T.
  • the reference potential is also supplied to the pixels 541A, 541B, 541C, 541D of the first substrate 100 via the through electrode 121E.
  • the pixel signals photoelectrically converted by the pixels 541A, 541B, 541C, 541D of the first substrate 100 are sent to the pixel circuit 210 of the second substrate 200 for each pixel sharing unit 539.
  • a pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact portions 204 and 304.
  • the pixel signal is processed by the column signal processing unit 550 and the image signal processing unit 560 of the third substrate 300, and then output to the outside via the output unit 510B.
  • the image pickup device 1 having such contact portions 203, 204, 303, 304 can also obtain the same effect as described in the above-mentioned seventh embodiment.
  • the position and the number of contact portions can be changed according to the design of the circuit or the like of the third substrate 300, which is the connection destination of the wiring via the contact portions 303 and 304.
  • FIG. 101 shows a modification of the sectional configuration of the image pickup apparatus 1 according to the seventh embodiment.
  • FIG. 101 corresponds to FIG. 72 described in the seventh embodiment.
  • the transfer transistor TR having a planar structure is provided on the first substrate 100.
  • the image pickup apparatus 1 of the present modification example is different from the image pickup apparatus 1 described in the seventh embodiment.
  • the transfer gate TG is composed of only the horizontal portion TGb. In other words, the transfer gate TG does not have the vertical portion TGa and is provided so as to face the semiconductor layer 100S.
  • the image pickup device 1 having the transfer transistor TR having such a planar structure can also obtain the same effect as that described in the seventh embodiment. Further, by providing the planar type transfer gate TG on the first substrate 100, the photodiode PD is formed closer to the surface of the semiconductor layer 100S than in the case where the vertical type transfer gate TG is provided on the first substrate 100. Therefore, it may be possible to increase the saturation signal amount (Qs). In addition, the method of forming the planar transfer gate TG on the first substrate 100 has a smaller number of manufacturing steps than the method of forming the vertical transfer gate TG on the first substrate 100, and the photo-process due to the manufacturing process is less likely to occur. It can be considered that the diode PD is less likely to be adversely affected.
  • FIG. 102 shows a modification of the pixel circuit of the image pickup apparatus 1 according to the seventh embodiment.
  • FIG. 102 corresponds to FIG. 70 described in the above seventh embodiment.
  • the pixel circuit 210 is provided for each one pixel (pixel 541A). That is, the pixel circuit 210 is not shared by a plurality of pixels.
  • the image pickup apparatus 1 of the present modification example is different from the image pickup apparatus 1 described in the seventh embodiment.
  • the image pickup apparatus 1 of the present modification is the same as the image pickup apparatus 1 described in the seventh embodiment in that the pixel 541A and the pixel circuit 210 are provided on different substrates (the first substrate 100 and the second substrate 200). is there. Therefore, the imaging device 1 according to the present modification can also obtain the same effects as those described in the seventh embodiment.
  • FIG. 103 illustrates a modification of the planar configuration of the pixel separation unit 117 described in the seventh embodiment.
  • a gap may be provided in the pixel separation portion 117 surrounding each of the pixels 541A, 541B, 541C, 541D. That is, the entire circumference of the pixels 541A, 541B, 541C, 541D may not be surrounded by the pixel separating unit 117.
  • the gap of the pixel separating unit 117 is provided near the pad units 120 and 121 (see FIG. 73B).
  • the pixel separation unit 117 may have a configuration other than the FTI structure.
  • the pixel separation unit 117 does not have to be provided so as to completely penetrate the semiconductor layer 100S, and may have a so-called DTI (Deep Trench Isolation) structure.
  • the main surface MSb side of the second semiconductor substrate is opposed to the first semiconductor substrate, but the present invention is not limited to this.
  • the main surface MSa of the second semiconductor substrate on the side where the transistors are formed may be opposed to the first semiconductor substrate.
  • the substrate contact layer of the second semiconductor substrate may be connected to the upper wiring to be grounded.
  • the substrate contact layer of the second semiconductor substrate may be connected to the first semiconductor substrate to be grounded.
  • the second semiconductor substrate has a conductivity type, The region of low resistance contains a higher concentration of impurities than other regions of the second semiconductor substrate.
  • the second semiconductor substrate is Is arranged with the second main surface side facing the first semiconductor substrate, The solid-state image sensor according to any one of (1) to (4) above.
  • (6) A contact that connects the region of the second semiconductor substrate to the first semiconductor substrate, The solid-state imaging device according to (5) above.
  • the region of the second semiconductor substrate has an extending portion extending to the outside of the second semiconductor substrate in a direction along the second semiconductor substrate.
  • the extending portion has a third main surface facing the same side as the first main surface of the second semiconductor substrate, A contact having one end connected to the third main surface of the extending portion and the other end grounded; The solid-state image sensor according to (7). (9) Penetrating the extending part, A contact having one end connected to the first semiconductor substrate and the other end grounded; The solid-state image sensor according to (7). (10) A contact having one end connected to the side surface of the extending portion and the other end grounded; The solid-state image sensor according to (7). (11)
  • the first semiconductor substrate includes a transfer transistor that transfers the electric signal output from the photoelectric conversion element to the amplification transistor.
  • the solid-state image sensor according to any one of (1) to (10) above.
  • the transfer transistor has a floating diffusion that temporarily holds the electric signal output from the photoelectric conversion element, The solid-state image sensor according to (11).
  • the second semiconductor substrate is A reset transistor that resets the potential of the gate of the amplification transistor to the power supply potential, A selection transistor for selecting whether or not to transmit the electric signal amplified by the amplification transistor to a signal processing circuit, The solid-state image sensor according to any one of (1) to (12) above.
  • the gate of the amplification transistor is connected to the floating diffusion, The solid-state image sensor according to (12).
  • the gate of the amplification transistor is connected to the source of the reset transistor, The solid-state image sensor according to (13).
  • the region of the second semiconductor substrate has an extending portion extending to the outside of the second semiconductor substrate in a direction along the second semiconductor substrate.
  • a third semiconductor substrate, which is a floating substrate facing the first semiconductor substrate, The third semiconductor substrate has a third transistor, The semiconductor device according to (16) or (17).
  • the first semiconductor substrate is A fourth transistor which is separated from the first transistor by an element isolation region and has a conductivity type different from that of the first transistor;
  • the second semiconductor substrate is A fifth transistor which is separated from the second transistor by an element isolation region and has a conductivity type different from that of the second transistor;
  • (22) A wiring for applying the predetermined voltage to the electrode, The solid-state image sensor according to (21).
  • the electrodes are A back gate electrode for applying a back bias to the pixel transistor when the predetermined voltage is applied, The solid-state image sensor according to (21) or (22).
  • the pixel transistor is An amplification transistor for amplifying an electric signal output from the photoelectric conversion element, A selection transistor for controlling transmission of the electric signal amplified by the amplification transistor, A reset transistor for resetting the gate potential of the amplification transistor to a power supply potential,
  • the electrodes are A first electrode arranged at a position corresponding to the gate electrode of the amplification transistor; A second electrode arranged at a position corresponding to the gate electrode of the selection transistor; A third electrode arranged at a position corresponding to the gate electrode of the reset transistor,
  • the solid-state image sensor according to any one of (21) to (23).
  • the first electrode is By applying the predetermined voltage different from the threshold voltage of the amplification transistor, a back bias is applied to the amplification transistor to control the threshold voltage of the amplification transistor
  • the second electrode is By applying the predetermined voltage different from the threshold voltage of the selection transistor, a back bias is applied to the selection transistor to control the threshold voltage of the selection transistor
  • the third electrode is By applying the predetermined voltage different from the threshold voltage of the reset transistor, a back bias is applied to the reset transistor to control the threshold voltage of the reset transistor.
  • the first to third electrodes are Back biases having different values are applied to the amplification transistor, the selection transistor, and the reset transistor to individually control the threshold voltages of the amplification transistor, the selection transistor, and the reset transistor, respectively.
  • the pixel transistor is a selection transistor, The solid-state image sensor according to any one of (21) to (23).
  • the electrodes are Applying a back bias to the select transistor to make the on-resistance of the select transistor different.
  • the distance from the second main surface of the second semiconductor substrate to the electrode is 10 nm or less,
  • (30) The distance between the first main surface and the second main surface of the second semiconductor substrate is 100 nm or less.
  • Solid-state imaging device 200, 300, 300b, 400 Substrate 102 Photoelectric conversion element 103 Transfer transistor 104, 104b Amplification transistor 105 Reset transistor 106 Select transistor 251a, 251r, 251s, 252r, 252s Back gate electrode 302, 302b Substrate contact layer 303 Extension Part BBL Back bias line Cbga, Cbgr, Cbgs, Csub, Csubb contact MSa, MSb, MSc Main surface

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Abstract

本開示にかかる固体撮像素子（１００）は、光電変換素子（１０２）を有する第１の半導体基板（２００）と、第１の半導体基板（２００）に絶縁膜（２４０）を介して対向する第２の半導体基板（３００）と、を備え、第２の半導体基板（３００）は、第１の主面（ＭＳａ）に光電変換素子（１０２）から出力される電気信号を増幅する増幅トランジスタ（１０４）を有し、第１の主面（ＭＳａ）とは反対側の第２の主面（ＭＳｂ）に第２の半導体基板（３００）よりも低抵抗の領域（３０２）を有し、領域（３０２）を介して接地されている。

Description

固体撮像素子
　本開示は、固体撮像素子に関する。
　複数の半導体基板を積層する３次元実装技術がある。例えば固体撮像素子においては、画素領域が形成された第１の半導体基板と、ロジック回路が形成された第２の半導体基板とが積層される構成が知られている（例えば特許文献１参照）。
特開２０１０－２４５５０６号公報
　特許文献１に開示された固体撮像素子では、画素トランジスタを配置するスペースを充分に確保することができない。そこで、例えば光電変換素子が形成される基板と、画素トランジスタが形成される基板とを更に分けて積層することが考えられる。
　しかしながら、このような構成では、画素トランジスタが形成される基板の電位が固定されず、画素トランジスタの動作が不安定になってしまう。
　そこで、本開示では、トランジスタを配置するスペースを確保しつつ、積層基板の電位を固定することが可能な固体撮像素子を提案する。
　本開示にかかる固体撮像素子は、光電変換素子を有する第１の半導体基板と、前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、前記第２の半導体基板は、第１の主面に前記光電変換素子から出力される電気信号を増幅する増幅トランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている。
本開示の各実施形態に適用される固体撮像素子の概略構成の一例を示す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 複数の読み出し回路と複数の垂直信号線との接続態様の一例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の構成およびその変形例にかかる固体撮像素子の回路構成の一変形例を表す図である。 図２０の固体撮像素子を３つの基板を積層して構成した例を表す図である。 ロジック回路を、センサ画素の設けられた基板と、読み出し回路の設けられた基板とに分けて形成した例を表す図である。 ロジック回路を、第３基板に形成した例を表す図である。 本開示の実施形態１にかかる固体撮像素子の断面の一部を示す図である。 本開示の実施形態１にかかる固体撮像素子の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１及び比較例１，２にかかる固体撮像素子を比較する図である。 本開示の実施形態１及び比較例２にかかる固体撮像素子の画素トランジスタの配置を示す図である。 本開示の実施形態１の変形例１にかかる固体撮像素子の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態１の変形例２にかかる固体撮像素子の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態１の変形例３にかかる固体撮像素子の断面の一部を示す図である。 本開示の実施形態１の変形例４にかかる固体撮像素子の断面の一部を示す図である。 本開示の実施形態２にかかる固体撮像素子の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態２及び比較例１，２にかかる固体撮像素子を比較する図である。 本開示の実施形態２及び比較例２にかかる固体撮像素子の画素トランジスタの配置を示す図である。 本開示の実施形態２にかかる固体撮像素子の各要素間の接続を示す図である。 本開示の実施形態２の変形例１にかかる固体撮像素子の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態２の変形例２にかかる固体撮像素子の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態２、その変形例２、及び比較例１，２にかかる固体撮像素子を比較する図である。 本開示の実施形態２の変形例３にかかる固体撮像素子の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態３にかかる固体撮像素子の一部を示す図である。 本開示の実施形態１，２及び比較例２の構成を実施形態３にかかる固体撮像素子に適用した場合の比較図である。 本開示の実施形態１の構成を実施形態４にかかる半導体装置に適用した場合の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態２の構成を実施形態４にかかる半導体装置に適用した場合の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態４の変形例１にかかる半導体装置の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態４の変形例２にかかる半導体装置の基板の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態５にかかる固体撮像素子の基板の貼り合わせ位置近傍を示す縦断面図である。 本開示の実施形態５にかかる固体撮像素子の基板の貼り合わせ位置近傍を含む横断面図である。 本開示の実施形態５にかかる固体撮像素子の一部を示す斜視図である。 本開示の実施形態５にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態５にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態５にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態５にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態５の変形例１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態５の変形例１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態５の変形例２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 上記の固体撮像素子を備えた撮像システムの概略構成の一例を表す図である。 図６１の撮像システムにおける撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 本開示の実施形態７に係る撮像装置の機能構成の一例を表すブロック図である。 図６７に示した撮像装置の概略構成を表す平面模式図である。 図６８に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。 図６７に示した画素共有ユニットの等価回路図である。 複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図６９に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図７２に示した第１基板の要部の平面構成の一例を表す模式図である。 図７３Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図７２に示した第２基板（半導体層）の平面構成の一例を表す模式図である。 図７２に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図７２に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。 図７２に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。 図７２に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。 図６９に示した撮像装置への入力信号の経路について説明するための模式図である。 図６９に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図７４に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。 図８１に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。 図８２に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図８３に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図８４に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図７３Ａに示した第１基板の平面構成の一変形例を表す模式図である。 図８６に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図８７に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図８８に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図８９に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図９０に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図８６に示した第１基板の平面構成の他の例を表す模式図である。 図９２に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図９３に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図９４に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図９５に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図９６に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図６９に示した撮像装置の他の例を表す断面模式図である。 図９８に示した撮像装置への入力信号の経路について説明するための模式図である。 図９８に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図７２に示した撮像装置の他の例を表す断面模式図である。 図７０に示した等価回路の他の例を表す図である。 図７３Ａ等に示した画素分離部の他の例を表す平面模式図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
［固体撮像素子の概略構成例］
　図１～図１９を用いて、固体撮像素子の概略構成例について説明する。
（固体撮像素子の回路構成例）
　図１は、本開示の各実施形態に適用される固体撮像素子１の概略構成の一例を示す図である。固体撮像素子１は、受光した光を電気信号に変換して画素信号として出力する。この例では、固体撮像素子１はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサとして構成されている。
　図１に示すように、固体撮像素子１は、第１基板１０、第２基板２０、及び第３基板３０の３つの基板を備えている。固体撮像素子１は、これらの３つの基板を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０、及び第３基板３０は、この順に積層されている。
　第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５、及びシステム制御回路３６を有している。ロジック回路３２、より具体的には水平駆動回路３５は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｓｉｌｉｃｉｄｅ）プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域が形成されていてもよい。
　垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５の各ブロックの駆動を制御する。
　図２～図５は、センサ画素１２および読み出し回路２２の一例を表した図である。以下では、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。ただし、共有単位は画素数を問わない。例えば、後述する実施形態１，２のように、１つのセンサ画素１２の出力が１つの読み出し回路２２に入力されてもよい。また、本例と同様、実施形態３のように、４つのセンサ画素１２の出力が１つの読み出し回路２２に入力されてもよい。
　図２に示すように、各センサ画素１２は、互いに共通の構成要素を有している。図２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号１，２，３，４が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与する。各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略する。
　各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤに電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本開示の「光電変換素子」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードは転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードは接地線（ＧＮＤ）等の基準電位線に電気的に接続されている。転送トランジスタＴＲのドレインはフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３（図１参照）に電気的に接続されている。転送トランジスタＴＲは、例えばＣＭＯＳトランジスタである。
　１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。読み出し回路２２の入力端であるリセットトランジスタＲＳＴのソースはフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインは電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートはリセットトランジスタＲＳＴのソースに電気的に接続されている。読み出し回路２２の出力端である選択トランジスタＳＥＬのソースは垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートは画素駆動線２３（図１参照）に電気的に接続されている。
　転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷がフローティングディフュージョンＦＤに転送される。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位が電源線ＶＤＤの電位にリセットされる。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬは、例えばＣＭＯＳトランジスタである。
　なお、図３に示すように、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースは増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートは画素駆動線２３（図１参照）に電気的に接続されている。読み出し回路２２の出力端である増幅トランジスタＡＭＰのソースは垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートはリセットトランジスタＲＳＴのソースに電気的に接続されている。
　また、図４及び図５に示すように、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられていてもよい。ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤのＦＤ容量Ｃが大きければ、増幅トランジスタＡＭＰで変換した際の電圧Ｖが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受け切れない。さらに、増幅トランジスタＡＭＰで変換した際の電圧Ｖが大きくなりすぎないように、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオン／オフ切り替えすることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　図６は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表す図である。複数の読み出し回路２２が、垂直信号線２４の延在方向である列方向に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図６に示すように、４つの読み出し回路２２が、垂直信号線２４の延在方向に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図６では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号１，２，３，４が付与されている。
（固体撮像素子の物理構成例）
　図７及び図８は、固体撮像素子１の水平方向の断面構成の一例を表した図である。図７及び図８の上側の図は、図１の第１基板１０の水平方向における断面構成の一例を表す図である。図７及び図８の下側の図は、図１の第２基板２０の水平方向における断面構成の一例を表す図である。図７には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されており、図８には、２×２の４つのセンサ画素１２を４組、第１方向Ｖおよび第２方向Ｈに並べた構成が例示されている。なお、図７及び図８の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされている。また、図７及び図８の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
　図７及び図８に示すように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において、図７の上下方向である第１方向Ｖ、または、図８の左右方向である第２方向Ｈに帯状に並んで配置されている。なお、図７及び図８には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖまたは第２方向Ｈに２列に並んで配置されている場合が例示されている。第１方向Ｖまたは第２方向Ｈは、マトリクス状に配置された複数のセンサ画素１２の２つの配列方向である行方向および列方向のうち、例えば一方の配列方向である列方向と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、画素分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送トランジスタＴＲのゲート電極ＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つのゲート電極ＴＧによって円環形状となっている。
　上述の半導体基板２１のうち複数の貫通配線５４が貫通する部分に存在する絶縁層５３は、第１方向Ｖまたは第２方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖまたは第２方向Ｈに延在するとともに、上記絶縁層５３を介して互いに直交する第１方向Ｖまたは第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、上記絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、上記絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬとによって構成されている。
　図９～図１２は、固体撮像素子１の水平面内での配線レイアウトの一例を表した図である。図９～図１２には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図９～図１２に記載の配線は、例えば、上述の画素トランジスタ上に設けられた図示しない配線層において互いに異なる層内に設けられている。配線層は、例えば複数の画素駆動線２３および複数の垂直信号線２４、配線層の表面に露出し、第２基板２０と第３基板３０との電気的な接続に用いられる図示しないパッド電極等を有している。
　互いに隣接する４つの貫通配線５４は、例えば、図９に示すように、接続配線５５と電気的に接続されている。互いに隣接する４つの貫通配線５４は、さらに、例えば、接続配線５５および接続部５９を介して、絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
　電源線ＶＤＤは、例えば、図１０に示すように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。電源線ＶＤＤは、例えば、接続部５９を介して、第２方向Ｈに並んで配置された各読み出し回路２２の増幅トランジスタＡＭＰのドレイン及びリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２２において、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、配線２５を介して、互いに電気的に接続されている。
　図１１に示すように、２本の電源線ＶＳＳは、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。各電源線ＶＳＳは、例えば、第２方向Ｈに並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３が、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。４本の画素駆動線２３の各々は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２に対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧである。つまり、制御線として機能する４本の画素駆動線２３は、第２方向Ｈに並んで配置された各センサ画素１２の転送トランジスタＴＲのゲート電極ＴＧに電気的に接続されている。図１１では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子１，２，３，４が付与されている。
　図１２に示すように、垂直信号線２４は、例えば、第１方向Ｖに並んで配置された各読み出し回路２２と対向する位置に配置されている。出力線として機能する垂直信号線２４は、例えば、第１方向Ｖに並んで配置された各読み出し回路２２の出力端である増幅トランジスタＡＭＰのソースに電気的に接続されている。
（変形例１）
　図１３及び図１４は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１３及び図１４の上側の図は、図１の第１基板１０の水平方向における断面構成の一変形例であり、図１３の下側の図は、図１の第２基板２０の水平方向における断面構成の一変形例である。なお、図１３及び図１４の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一変形例を表す図に、図１の半導体基板１１の表面構成の一変形例を表す図が重ね合わされている。また、図１３及び図１４の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
　図１３及び図１４に示すように、図中の行列状に配置された複数のドットとして示される、複数の貫通配線５４、複数の貫通配線４８、および複数の貫通配線４７は、第１基板１０の面内において、図１３及び図１４の左右方向である第２方向Ｈに帯状に並んで配置されている。なお、図１３及び図１４には、複数の貫通配線５４、複数の貫通配線４８、および複数の貫通配線４７が第２方向Ｈに２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、画素分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となっている。
　絶縁層５３は、第２方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第２方向Ｈに延在するとともに、絶縁層５３を介して第２方向Ｈと直交する第１方向Ｖに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。
　図１３では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、および選択トランジスタＳＥＬによって構成されている。
　図１４では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、およびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、およびＦＤ転送トランジスタＦＤＧによって構成されている。
　本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第１方向Ｖにずれて配置されている。このようにした場合には、配線２５（図１０参照）を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
（変形例２）
　図１５は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１５には、図７の断面構成の一変形例が示されている。
　本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（変形例３）
　図１６は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１６には、図１５の断面構成の一変形例が示されている。
　本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２が、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。本変形例では、さらに、変形例２と同様、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。本変形例では、さらに、複数の貫通配線４７および複数の貫通配線５４が、第２方向Ｈにも配列されている。具体的には、複数の貫通配線４７が、ある読み出し回路２２を共有する４つの貫通配線５４と、その読み出し回路２２の第２方向Ｈに隣接する他の読み出し回路２２を共有する４つの貫通配線５４との間に配置されている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３および貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（変形例４）
　図１７は、上記の固体撮像素子１の水平方向の断面構成の一例を表した図である。図１７には、図７の断面構成の一変形例が示されている。
　本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。
　マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
　本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。画素分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤに接続される貫通配線５４の近傍と、貫通配線４７の近傍に、未形成領域である隙間を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。
　図１８は、本変形例にかかる固体撮像素子１の水平方向の断面構成の一例を表した図である。図１８には、図１５の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。
　図１９は、本変形例にかかる固体撮像素子１の水平方向の断面構成の一例を表した図である。図１９には、図１６の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。
（変形例５）
　図２０は、変形例にかかる固体撮像素子１の回路構成の一例を表した図である。本変形例にかかる固体撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
　図２０に示すように、本変形例にかかる固体撮像素子１は、光電変換素子を含む複数のセンサ画素１２が行列状に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、およびシステム制御回路３６を有する構成となっている。
　このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、および水平駆動回路３５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、および水平駆動回路３５などに対して与える。
　また、垂直駆動回路３３は、画素領域１３の各センサ画素１２とともに、第１基板１０に形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、及びシステム制御回路３６は、第３基板３０に形成される。
　センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲを有する構成を用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
　画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
　カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、すなわち、垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
　参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手法として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手法としては、ＤＡＣ３８Ａに限られない。
　ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ３４－１～３４－ｍに対して供給する。
　なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（不図示）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
　ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明する。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（Ｕ／ＤＣＮＴ）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
　比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大きくなるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
　アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
　具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
　一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
　転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
　一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
　このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
　水平駆動回路３５は、シフトレジスタなどによって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
　なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
　上記構成の本変形例にかかる列並列ＡＤＣ搭載の固体撮像素子１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
　図２１は、図２０の固体撮像素子１を、第１基板１０、第２基板２０、第３基板３０の３つの基板を積層して構成した例を表す。
　本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。
　また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。
　また、第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７、および参照電圧供給部３８が形成されている。
　上記構成により、上記図１の構成およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の固体撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
（変形例６）
　図２２は、本変形例にかかる固体撮像素子１の断面構成の一変形例を表す。上記図１の構成およびその変形例では、固体撮像素子１は、第１基板１０、第２基板２０、第３基板３０の３つの基板を積層して構成されていた。しかし、上記図１の構成およびその変形例において、固体撮像素子１が、第１基板１０、第２基板２０の２つの基板を積層して構成されていてもよい。
　このとき、ロジック回路３２は、例えば、図２２に示すように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域が形成されている。シリサイドからなる低抵抗領域は、このように、半導体基板の材料と金属との化合物で形成されている。
　これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
　図２３は、上記図１の構成およびその変形例にかかる固体撮像素子１の断面構成の一変形例を表す。上記図１の構成およびその変形例にかかる第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域３７が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
［実施形態１］
　図２４～図３４を用いて、実施形態１の固体撮像素子について説明する。
（固体撮像素子の全体構成例）
　図２４は、本開示の実施形態１にかかる固体撮像素子１００の断面の一部を示す図である。図２４に示すように、固体撮像素子１００は、基板２００と、基板３００と、基板４００と、が貼り合わされた構造を備える。図２４に示す面５０１は、基板２００と基板３００とが貼り合わされる面を示す。また、図２４に示す面５０２は、基板３００と基板４００とが貼り合わされる面を示す。これらの基板２００～４００は互いに電気的に接続されている。
　シリコン基板等の半導体基板である基板２００は、複数の光電変換素子１０２を備える。光電変換素子１０２は、光電変換により、受光した光を受光した光量に応じた電気信号に変換する。１つの光電変換素子１０２は１つの画素に対応する。光電変換素子１０２は、例えばＰＮ接合のフォトダイオードで構成される。１つの光電変換素子１０２が、複数のフォトダイオードを含んでいてもよい。図２４の例では、光電変換素子１０２は、基板２００のＮ型の半導体領域２０１と、その側面を覆うように形成されるＰ型の半導体領域２０２とで構成されている。それぞれの光電変換素子１０２は、画素を分離する画素分離部２０３によって電気的に分離されている。画素分離部２０３は、金属、絶縁膜（例えばＳｉＯ２など）、これらの組み合わせなどで構成される。
　光電変換素子１０２の下端、つまり、基板２００の下面は、絶縁膜２１１で覆われている。絶縁膜２１１は、例えば固定電荷を有する膜等で構成されている。絶縁膜２１１の下端には、絶縁膜等である平坦化膜２１３が更に配置されてもよい。絶縁膜２１１は、例えば酸化ハフニウム、酸化タンタル、酸化アルミニウムなどの金属酸化膜である。平坦化膜２１３は、例えば酸化シリコン、窒化シリコンなどの絶縁膜である。絶縁膜２１１及び平坦化膜２１３は、それぞれ複数層設けられてもよい。
　絶縁膜２１１の下方にはカラーフィルタ２１２が配置される。カラーフィルタ２１２の下にはオンチップレンズ２１４が配置される。オンチップレンズ２１４は、照射された光を集光する。集光された光はカラーフィルタ２１２を介して光電変換素子１０２へと導かれる。
　光電変換素子１０２の上には、Ｐ型の半導体領域２０４（Ｐウェル）が形成されている。図２４の例では、光電変換素子１０２を構成するＰ型の半導体領域２０２は、半導体領域２０４の側面の一部を覆うように突き出ている。ただし、Ｐ型の半導体領域２０２の深さは任意である。例えば半導体領域２０２の上面と半導体領域２０４の下面とが同じ高さであってもよい。
　光電変換素子１０２の更に上方には、Ｎ型の転送トランジスタ１０３が配置されている。具体的には、半導体領域２０４の表面近傍には、Ｎ型のドレイン領域２２１およびＮ型のソース領域２２２が形成されている。半導体領域２０４上のＮ型のドレイン領域２２１とＮ型のソース領域２２２との間にはゲート電極２２３が形成されている。これらのドレイン領域２２１、ソース領域２２２、及びゲート電極２２３が、転送トランジスタ１０３を構成している。
　図２４の例では、ゲート電極２２３は、光電変換素子１０２を構成するＮ型の半導体領域２０１へ繋がっている。このように、転送トランジスタ１０３は、１つの光電変換素子１０２に対して１つ設けられる。転送トランジスタ１０３は、光電変換素子１０２から出力される電気信号を画素トランジスタへ転送する。
　転送トランジスタ１０３のソース領域２２２は、フローティングディフュージョン（ＦＤ）として機能する。フローティングディフュージョンは、光電変換素子１０２から出力される電気信号を一時的に保持する。フローティングディフュージョンとしてのソース領域２２２を含む転送トランジスタ１０３は絶縁膜２４０で覆われている。絶縁膜２４０上には基板３００が配置される。
　Ｐ型のシリコン基板等の半導体基板である基板３００は、複数のＮ型の増幅トランジスタ１０４を含む画素トランジスタを備える。増幅トランジスタ１０４等の画素トランジスタは、１つの転送トランジスタ１０３に対して１つ設けられる。画素トランジスタは、光電変換素子１０２で受光した光量に応じた電気信号を読み出す処理を行う。例えば、増幅トランジスタ１０４は、転送トランジスタ１０３により光電変換素子１０２から転送された電気信号を増幅して出力する。
　増幅トランジスタ１０４のゲート電極３１３には配線Ｄ１が接続される。配線Ｄ１は、コンタクトＣｆｄを介してフローティングディフュージョンとしての、転送トランジスタ１０３のソース領域２２２に接続される。
　図２４の例では、基板３００には、４層に亘って配線Ｄ１～Ｄ４が形成されている。配線Ｄ１は第１層目の最下層に形成される配線である。配線Ｄ４は第４層目の最上層に形成される配線である。なお、配線の層数は４つに限られず、設計条件等に応じて任意に変更可能である。増幅トランジスタ１０４及び配線Ｄ１～Ｄ４は絶縁膜３４０で覆われている。
　シリコン基板等の半導体基板である基板４００は、上下が反転されて基板３００の配線Ｄ４上に接合される。図２４の例では、配線Ｄ４と基板４００の配線との接合点５０３は、画素が配置される画素領域に重畳する。基板４００の配線には、複数のロジックトランジスタＴｒが接続される。基板４００の配線およびロジックトランジスタＴｒは絶縁膜４４０に覆われている。基板４００の配線およびロジックトランジスタＴｒにより信号処理回路としてのロジック回路が構成される。ロジック回路は、光電変換素子１０２で生成された電気信号等を処理する、固体撮像素子１００の周辺回路にあたる。
（固体撮像素子の詳細構成例）
　次に、図２５を用いて、実施形態１の固体撮像素子１００の詳細構成例について説明する。図２５は、本開示の実施形態１にかかる固体撮像素子１００の基板２００，３００の貼り合わせ位置近傍を示す模式図である。図２５（ａ）は基板２００，３００の貼り合わせ位置近傍を示す断面図であり、（ｂ）は基板３００の上面図である。ただし、図２５（ａ）において、コンタクトＣｇの位置はずらされている。また、図２５（ｂ）において、絶縁膜３４０および配線Ｄ１は省略されている。また、図２５においては、画素トランジスタの例として増幅トランジスタ１０４を示す。
　図２５に示すように、固体撮像素子１００は、光電変換素子１０２を有する第１の半導体基板としての基板２００と、基板２００に絶縁膜２４０を介して対向する第２の半導体基板としての基板３００と、を備える。基板２００は接地されている。すなわち、基板２００の電位は０Ｖに固定されている。基板２００は、ゲート電極２２３と、フローティングディフュージョンとしてのＮ型のソース領域２２２とを備える転送トランジスタ１０３を有する。転送トランジスタ１０３は、例えばＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の電界効果トランジスタ（ＭＯＳＦＥＴ）として構成されている。
　基板３００は、第１の主面としての主面ＭＳａに光電変換素子１０２から出力される電気信号を増幅する増幅トランジスタ１０４を有する。増幅トランジスタ１０４は、例えばＭＯＳＦＥＴとして構成されている。増幅トランジスタ１０４は、基板３００に設けられたＮ型のソース領域３１２及びＮ型のドレイン領域３１１を有する。ソース領域３１２及びドレイン領域３１１の間の基板３００上には、増幅トランジスタ１０４のゲート電極３１３が配置されている。ソース領域３１２には図示しない上層の配線と接続されるコンタクトＣｓが設けられている。ドレイン領域３１１にはＣｕ等の配線Ｄ１ａに接続されるコンタクトＣｄが設けられている。ゲート電極３１３にはＣｕ等の配線Ｄ１に接続されるコンタクトＣｇが設けられている。配線Ｄ１にはコンタクトＣｆｄが接続されている。コンタクトＣｆｄの他端は転送トランジスタ１０３のソース領域２２２に接続されている。
　基板３００は、主面ＭＳａとは反対側の第２の主面としての主面ＭＳｂに基板３００よりも低抵抗の領域としての基板コンタクト層３０２を有する。具体的には、基板３００は或る導電型、例えばＰ型を有し、基板コンタクト層３０２は、基板３００の他の領域３０１よりも高濃度の不純物を含む。主面ＭＳａに設けられた増幅トランジスタ１０４のＮ型のソース領域３１２及びＮ型のドレイン領域３１１と、主面ＭＳｂに設けられたＰ＋型の基板コンタクト層３０２とは、基板３００の他の領域３０１により隔てられている。ここで、基板コンタクト層３０２は、必ずしも全体が低抵抗である必要はなく、また、高濃度の不純物を含んでいる必要はない。基板コンタクト層３０２のうち、少なくとも一部の領域が、基板３００の他の領域３０１よりも低抵抗であり、また、高濃度の不純物を含んでいればよい。したがって、基板コンタクト層３０２における不純物濃度は基板コンタクト層３０２全体に亘って均一でなくともよい。
　基板３００は、基板コンタクト層３０２を介して接地されている。具体的には、固体撮像素子１００は、基板３００の基板コンタクト層３０２から基板２００側へと延びるコンタクトＣｓｕｂを備える。より具体的には、基板３００は、基板２００に主面ＭＳｂ側を向けて配置され、固体撮像素子１００は、基板３００の基板コンタクト層３０２と基板２００とを接続するコンタクトＣｓｕｂを備える。これにより、基板３００は、基板コンタクト層３０２及び基板２００を介して接地されることとなる。すなわち、基板３００の電位は０Ｖに固定されている。
（固体撮像素子の製造処理の例）
　次に、図２６～図２８を用いて、実施形態１の固体撮像素子１００の製造処理の例について説明する。図２６～図２８は、本開示の実施形態１にかかる固体撮像素子１００の製造処理の手順の一例を示すフロー図である。なお、図２６～図２８の左図は、固体撮像素子１００の製造処理における断面図である。また、図２６（ａ２）を除く図２６～図２８の右図は、固体撮像素子１００の製造処理における上面図である。
　図２６（ａ１）に示すように、基板２００に、Ｎ型の半導体領域２０１を含む光電変換素子１０２、Ｐ型の半導体領域２０４、転送トランジスタ１０３のゲート電極２２３、フローティングディフュージョンとしてのソース領域２２２を形成する。ゲート電極２２３及びソース領域２２２を絶縁膜２４０で覆う。絶縁膜２４０を貫通させて基板２００に達する貫通孔を形成し、貫通孔にＷ等の導電材料を埋め込むことにより、コンタクトＣｓｕｂを形成する。
　図２６（ａ２）に示すように、Ｐ型のシリコン基板等である基板３００の主面ＭＳｂに、基板コンタクト層３０２を形成する。基板コンタクト層３０２は、例えば、イオン注入法、固相拡散法、またはプラズマドーピング法等で形成することができる。
　イオン注入法を用いる場合には、例えば１×１０１６／ｃｍ３～１×１０２０／ｃｍ３程度のドーズ量で、基板３００の主面ＭＳｂにボロンを注入し、６００℃～９００℃程度の熱処理を施すことで、基板コンタクト層３０２が形成される。
　固相拡散法を用いる場合には、例えばホウケイ酸ガラス（ＢＳＧ）膜等のシリコン酸化膜を、低圧化学気相成長（ＬＰ－ＣＶＤ）法にてＢ２Ｈ６／ＳｉＨ４／Ｏ２ガスで基板３００の主面ＭＳｂに成膜する。そして、９００℃程度の熱処理を施し、基板３００側にボロンを拡散する。その後、フッ酸でＢＳＧ膜を除去することで、基板コンタクト層３０２が形成される。
　プラズマドーピング法を用いる場合には、Ｂ２Ｈ６／Ｈｅ混合ガスをプラズマにて励起させ、基板３００の主面ＭＳｂ側にボロンを拡散させることで、基板コンタクト層３０２が形成される。
　図２６（ｂ１），（ｂ２）に示すように、基板コンタクト層３０２が形成された基板３００を、主面ＭＳｂ側を基板２００に向けて図２６（ａ１）の基板２００に貼り合わせる。このとき、圧力を０．１ＭＰａ～数ＭＰａ加え、３５０℃～６００℃程度の熱処理を施す。これにより、絶縁膜２４０を介して、基板３００と基板２００とが接合される。なお、基板３００と基板２００との貼り合わせ前に、基板３００の貼り合わせ面および基板２００の貼り合わせ面に、それぞれＯ２プラズマ処理を施してもよい。
　図２７（ａ１），（ａ２）に示すように、化学機械研磨（ＣＭＰ）にて基板３００を０．数μｍ～数μｍの厚さまで研削する。
　図２７（ｂ１），（ｂ２）に示すように、増幅トランジスタ１０４等の画素トランジスタが形成される領域を残し、基板３００に対して素子分離を行う。具体的には、画素トランジスタが形成される領域にフォトリソグラフィにてレジストパターンを形成し、ドライエッチングにて、その他の領域をエッチングする。レジストパターンをアッシングした後、ＣＶＤ法にてシリコン酸化膜等の絶縁膜３４０を成膜して、基板３００がエッチング除去された部分を埋め戻す。ＣＭＰにて余分な絶縁膜３４０を除去し、基板３００の表面を露出させる。
　図２８（ａ１），（ａ２）に示すように、基板３００の主面ＭＳａに増幅トランジスタ１０４を形成する。具体的には、熱酸化法にて、基板３００の表面に図示しないゲート酸化膜を形成する。ＣＶＤ法でポリシリコン膜等を成膜し、フォトリソグラフィにてレジストパターンを形成してポリシリコン膜をエッチングし、レジストパターンをアッシングして、ゲート電極３１３を形成する。ゲート電極３１３の両側の基板３００に、イオン注入によりリンまたはヒ素を注入し、高温急冷アニール（ＲＴＡ）法にて熱処理を施すことにより、ソース領域３１２及びドレイン領域３１１を形成する。
　図２８（ｂ１），（ｂ２）に示すように、コンタクトＣｇ，Ｃｓ，Ｃｄ，Ｃｆｄを形成する。具体的には、ＣＶＤ法で、増幅トランジスタ１０４を覆う絶縁膜３４０を更に形成し、ＣＭＰで絶縁膜３４０の表面を平坦化する。フォトリソグラフィにより、絶縁膜３４０の表面にレジストパターンを形成し、ゲート電極３１３、ソース領域３１２、ドレイン領域３１１、基板２００に到達する貫通孔をドライエッチングにて形成する。アッシングによりレジストパターンを除去した後、ＣＶＤ法でＷ膜等を各貫通孔内に充填し、余分なＷ膜をＣＭＰで除去する。
　その後、配線Ｄ１～Ｄ４を形成し、ロジックトランジスタＴｒ及び配線が形成された基板４００が接合されて、固体撮像素子１００の製造処理が終了する。
（比較例）
　次に、図２９を用いて、比較例１，２の構成と実施形態１の構成とを比較する。図２９は、本開示の実施形態１及び比較例１，２にかかる固体撮像素子を比較する図である。
　特許文献１の固体撮像素子においては、画素領域が形成された半導体基板と、ロジック回路が形成された半導体基板とが接合される。つまり、光電変換素子と画素トランジスタとが同一の半導体基板に形成されている。しかしながら、このような構成では、画素トランジスタを配置するスペースを充分に確保することができない。画素トランジスタのうち、例えば増幅トランジスタのサイズが小さいと、ＲＴＳ（Ｒａｎｄｏｍ　Ｔｅｌｅｇｒａｐｈ　Ｓｉｇｎａｌ）ノイズ等のノイズレベルを充分に低減することが困難である。
　そこで、例えば光電変換素子が形成される基板と、画素トランジスタが形成される基板とを分け、それらを接合することが考えられる。このような構成を比較例１として図２９に示す。ここで、画素トランジスタが形成される基板は、絶縁膜を介してもう一方の基板に接合されるため、基板電位が固定されない浮遊基板となっている。基板電位が不定であると画素トランジスタの動作が不安定になってしまう。これを改善するには、例えば、図２９に示す比較例２のように、素子分離領域ＳＴＩによって増幅トランジスタの形成領域と分離された基板コンタクト層３０２’を設けることが考えられる。基板コンタクト層３０２’を上層の接地線に繋ぐことで基板電位を固定することができる。しかしながら、比較例２の構成では、素子分離領域ＳＴＩ及び基板コンタクト層３０２’に圧迫され、増幅トランジスタのサイズを縮小せざるを得ず、基板を分けた効果が損なわれてしまう。
　実施形態１の固体撮像素子１００においては、基板３００の増幅トランジスタ１０４が形成された側とは反対側の主面ＭＳｂに基板３００の電位を固定する基板コンタクト層３０２が配置されている。これにより、主面ＭＳａ側の面積が基板コンタクト層３０２により削減されることが無い。また、基板コンタクト層３０２を分離する素子分離層を別途設ける必要もない。よって、増幅トランジスタ１０４を配置するスペースを確保しつつ、基板３００の電位を固定することができる。
　それぞれの構成との比較でみると、増幅トランジスタのサイズ（ＡＭＰ　Ｔｒサイズ）は、比較例１：比較例２：実施形態１＝３：１：３であり、実施形態１では比較例１と同等のサイズが得られている。これにより、ＲＴＳノイズのノイズレベルは、比較例１：比較例２：実施形態１＝０．３３：１：０．３３であり、実施形態１では充分に低減されている。
　以上のような構成により、実施形態１の固体撮像素子１００においては、光電変換素子１０２と画素トランジスタとを別々の基板２００，３００に分けたことのメリットを充分に活かすことができる。つまり、光電変換素子と画素トランジスタとを同一基板に配置する場合よりも、光電変換素子１０２及び画素トランジスタのいずれの面積をも拡大することができる。また、単位面積あたりの画素数を増加させることができる。
　さらに、実施形態１の固体撮像素子１００においては、基板２００と基板３００とをコンタクトＣｆｄを介して接続している。また、基板３００と基板４００とを、基板３００の配線Ｄ４と基板４００の配線とで接続している。これらの構成により、例えば各基板間を基板の周辺領域に設けたシリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）で接続した場合に比べ、基板間接続に必要な面積が小さくて済む。よって、固体撮像素子１００のチップサイズを縮小することができる。または、同じチップサイズで画素領域を拡大することができる。
　加えて、実施形態１の固体撮像素子１００においては、コンタクトＣｆｄ及び基板３００の配線Ｄ４と基板４００の配線との接合点５０３を、画素領域内に配置している。これにより、よりいっそうチップサイズを縮小し、または、画素領域を拡大することができる。
　ここで、図３０に、各構成のより詳細の上面図を示す。
　図３０は、本開示の実施形態１及び比較例２にかかる固体撮像素子の画素トランジスタの配置を示す図である。図３０（ａ）は、比較例２の画素トランジスタが形成された基板の上面図であり、（ｂ）は実施形態１の基板３００の上面図であり、（ｃ）は実施形態１の基板２００の上面図である。ただし、図３０において絶縁膜の一部は省略されている。
　図３０（ｃ）に示すように、転送トランジスタ１０３のゲート電極２２３は、略Ｕ字形のクランク状に形成されている。Ｕ字のゲート電極２２３の両端部がそれぞれ２つの光電変換素子１０２上に配置されることで、転送トランジスタ１０３は、光電変換素子１０２からの電気信号を受け取り、増幅トランジスタ１０４へと転送することができる。転送トランジスタ１０３のゲート電極２２３は、コンタクトＣｔｇａ，Ｃｔｇｂを介して上層配線に接続されている。
　図３０（ｂ）に示すように、実施形態１の基板３００は、増幅トランジスタ１０４、選択トランジスタ１０６、及びリセットトランジスタ１０５を備える。これまで、画素トランジスタの例として増幅トランジスタ１０４のみを示してきたが、上述のように、画素トランジスタには、リセットトランジスタ１０５、及び選択トランジスタ１０６等も含まれる。
　選択トランジスタ１０６は、増幅トランジスタ１０４で増幅された電気信号を処理するため、上層の配線Ｄ１～Ｄ４へと電気信号を伝送するか否かを選択する。選択トランジスタ１０６は、ゲート電極３２３、ソース領域３２２、及びドレイン領域３２１を有する。選択トランジスタ１０６のゲート電極３２３は、増幅トランジスタ１０４のゲート電極３１３と並列に配置され、コンタクトＣｓｇを介して上層の配線Ｄ１～Ｄ４に接続されている。選択トランジスタ１０６のソース領域３２２は、コンタクトＣｓｓを介して上層の配線Ｄ１～Ｄ４に接続されている。選択トランジスタ１０６のドレイン領域３２１は、増幅トランジスタ１０４のソース領域３１２に接続されている。
　リセットトランジスタ１０５は、増幅トランジスタ１０４のゲートの電位を電源電位にリセット（初期化）する。リセットトランジスタ１０５は、フローティングディフュージョンの電位をリセットするトランジスタでもある。リセットトランジスタ１０５は、ゲート電極３３３、ソース領域３３２、及びドレイン領域３３１を有する。リセットトランジスタ１０５のゲート電極３３３は、選択トランジスタ１０６のゲート電極３２３と直列に配置され、コンタクトＣｒｇを介して上層の配線Ｄ１～Ｄ４に接続されている。リセットトランジスタ１０５のソース領域３３２は、コンタクトＣｒｓ，Ｃａｇ及び配線Ｄ１を介して増幅トランジスタ１０４のゲート電極３１３に接続されている。リセットトランジスタ１０５のドレイン領域３３１は、コンタクトＣｒｄを介して上層の配線Ｄ１～Ｄ４に接続されている。
　増幅トランジスタ１０４のゲート電極３１３は、コンタクトＣａｇ，Ｃｆｄ及び配線Ｄ１を介して転送トランジスタ１０３のソース領域２２２であるフローティングディフュージョンに接続されている。増幅トランジスタ１０４のドレイン領域３１１は、コンタクトＣａｄを介して上層の配線Ｄ１～Ｄ４に接続されている。
　図３０（ａ）に示すように、比較例２の構成においても、増幅トランジスタ１０４’と選択トランジスタ１０６’とが並列に配置され、選択トランジスタ１０６’とリセットトランジスタ１０５’とが直列に配置される。しかし、基板上の一部の領域が基板コンタクト層３０２’及び素子分離領域ＳＴＩによって占められてしまうため、増幅トランジスタ１０４’のサイズが制限されてしまう。
　このように、増幅トランジスタ以外の画素トランジスタを示す詳細の図においても、比較例２の構成に比べて実施形態１の構成にメリットがあることが明らかである。
（変形例１）
　次に、図３１を用いて、実施形態１の変形例１の固体撮像素子について説明する。図３１は、本開示の実施形態１の変形例１にかかる固体撮像素子の基板２００，３００の貼り合わせ位置近傍を示す模式図である。
　図３１に示すように、変形例１の固体撮像素子は、少なくとも１つ以上のＷ等の配線Ｄ０が介在されたコンタクトＣｓｕｂを備える。これにより、基板２００と、基板３００の基板コンタクト層３０２との接続位置を適宜調整することができる。つまり、基板２００と、基板３００の基板コンタクト層３０２との接続位置は垂直方向に重なり合っていなくともよい。
　このように構成することで、基板２００と基板３００との相対位置や、それぞれの基板２００，３００内における各要素の配置等の自由度が増す。
（変形例２）
　次に、図３２を用いて、実施形態１の変形例２の固体撮像素子について説明する。図３２は、本開示の実施形態１の変形例２にかかる固体撮像素子の基板２００，３００ａの貼り合わせ位置近傍を示す模式図である。
　図３２に示すように、変形例２の固体撮像素子は、基板３００ａの主面ＭＳｂの一部に基板コンタクト層３０２ａを有する。このように、基板コンタクト層３０２ａは、基板３００ａの主面ＭＳｂ全体を覆っていなくともよい。基板コンタクト層３０２ａは、原理的には、コンタクトＣｓｕｂが必要とする断面積に、コンタクトＣｓｕｂが接続される際の位置ずれ量を加味した面積を有していればよい。
（変形例３）
　次に、図３３を用いて、実施形態１の変形例３の固体撮像素子１１０について説明する。図３３は、本開示の実施形態１の変形例３にかかる固体撮像素子１１０の断面の一部を示す図である。
　図３３に示すように、変形例２の固体撮像素子１１０においては、転送トランジスタ１０３のゲート電極２２３が、光電変換素子１０２まで繋がらずに、半導体領域２０４上に配置される。つまり、転送トランジスタ１０３が、平面型の転送ゲートとしてのゲート電極２２３を有する形態であってもよい。
（変形例４）
　次に、図３４を用いて、実施形態１の変形例４の固体撮像素子１２０について説明する。図３４は、本開示の実施形態１の変形例４にかかる固体撮像素子１２０の断面の一部を示す図である。
　図３４に示すように、変形例４の固体撮像素子１２０においては、基板３００と基板４００との電気的な接続が、基板２００における周辺領域１４と対向する領域でなされている。周辺領域１４は、基板２００の額縁領域に相当しており、画素領域１３の周縁に設けられている。基板３００は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、基板４００は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。基板３００および基板４００は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
　このように、基板３００および基板４００がパッド電極５８，６４同士の接合によって接続されるので、例えば各基板間を基板の周辺領域に設けたＴＳＶで接続した場合に比べ、チップサイズを縮小し、または、画素領域を拡大することができる。
［実施形態２］
　次に、図３５～図４４を用いて、実施形態２の固体撮像素子について説明する。実施形態２の固体撮像素子は、基板コンタクト層３０２ｂの形状が実施形態１とは異なる。
（固体撮像素子の詳細構成例）
　図３５は、本開示の実施形態２にかかる固体撮像素子の基板２００，３００ｂの貼り合わせ位置近傍を示す模式図である。図３５（ａ）は基板２００，３００ｂの貼り合わせ位置近傍を示す断面図であり、（ｂ）は基板３００ｂの上面図である。ただし、図３５（ａ）において、コンタクトＣｇの位置はずらされている。また、図３５（ｂ）において、絶縁膜３４０および配線Ｄ１は省略されている。また、図３５においては、画素トランジスタの例として増幅トランジスタ１０４ｂを示す。
　図３５に示すように、基板３００ｂは、第１の主面としての主面ＭＳａとは反対側の第２の主面としての主面ＭＳｂに基板３００ｂよりも低抵抗の領域としての基板コンタクト層３０２ｂを有する。具体的には、基板３００ｂは或る導電型、例えばＰ型を有し、基板コンタクト層３０２ｂは、基板３００ｂの他の領域３０１ｂよりも高濃度の不純物を含む。すなわち、基板コンタクト層３０２ｂはＰ＋型である。ここで、基板コンタクト層３０２ｂのうち、少なくとも一部の領域が、基板３００ｂの他の領域３０１ｂよりも低抵抗であり、また、高濃度の不純物を含んでいればよい。
　基板３００ｂの基板コンタクト層３０２ｂは、基板３００ｂに沿う方向に基板３００ｂの外側へと延びる延伸部３０３を有する。基板３００ｂに沿う方向とは、基板３００ｂに対して水平な方向を含む。つまり、延伸部３０３は、基板３００ｂに対して水平な方向または略水平な方向に、基板３００ｂの外側へ向かって延びている。換言すれば、延伸部３０３は基板３００ｂの側面から突出している。
　基板３００ｂは、基板コンタクト層３０２ｂを介して接地されている。具体的には、実施形態２の固体撮像素子は、基板３００ｂの基板コンタクト層３０２ｂから基板２００とは反対側へと延びるコンタクトＣｓｕｂｂを備える。より具体的には、延伸部３０３は、基板３００ｂの主面ＭＳａと同じ側に面する第３の主面としての主面ＭＳｃを有し、一端が延伸部３０３の主面ＭＳｃに接続され、他端が接地されるコンタクトＣｓｕｂｂを備える。延伸部３０３の主面ＭＳｃ上には、基板３００ｂの他の領域３０１ｂ等は存在しない。よって、延伸部３０３の主面ＭＳｃに接続されるコンタクトＣｓｕｂｂを上層に延ばして配線Ｄ１等に接続することができる。これにより、基板コンタクト層３０２ｂ、コンタクトＣｓｕｂｂ、配線Ｄ１～Ｄ４を介して接地線に接続し、基板３００ｂを接地することができる。つまり、基板３００ｂの電位は０Ｖに固定される。
　基板３００ｂは、主面ＭＳａに光電変換素子１０２から出力される電気信号を増幅する増幅トランジスタ１０４ｂを有する。増幅トランジスタ１０４ｂは、例えばＭＯＳＦＥＴとして構成されている。増幅トランジスタ１０４ｂは、基板３００ｂに設けられたＮ型のソース領域３１２ｂ及びＮ型のドレイン領域３１１ｂを有する。ソース領域３１２ｂ及びドレイン領域３１１ｂの間の基板３００ｂ上には、増幅トランジスタ１０４ｂのゲート電極３１３ｂが配置されている。基板３００ｂの主面ＭＳａの面積は、例えば基板コンタクト層３０２ｂの延伸部３０３の面積分小さくなる。これに応じて、増幅トランジスタ１０４ｂのサイズも若干小さくなる。増幅トランジスタ１０４ｂのサイズは、実施形態１の増幅トランジスタ１０４よりも小さく、比較例２の増幅トランジスタよりも大きい。
（固体撮像素子の製造処理の例）
　次に、図３６及び図３７を用いて、実施形態２の固体撮像素子の製造処理の例について説明する。図３６及び図３７は、本開示の実施形態２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。なお、図３６及び図３７の左図は、固体撮像素子の製造処理における断面図である。また、図３６及び図３７の右図は、固体撮像素子の製造処理における上面図である。
　実施形態２の固体撮像素子は、上述の実施形態１の図２６～図２７までと同様の製造処理を経る。ここでは、それ以降の製造処理の例について説明する。
　図３６（ａ１），（ａ２）に示すように、素子分離が行われた基板３００ｂに対し、基板コンタクト層３０２ｂに延伸部３０３を形成する。具体的には、フォトリソグラフィにより、基板３００ｂの延伸部３０３に対応する位置が開口したレジストパターンを形成し、ドライエッチングにて開口部の基板３００ｂをエッチングし、レジストパターンをアッシングする。これにより、延伸部３０３の主面ＭＳｃが露出する。
　図３６（ｂ１），（ｂ２）に示すように、ＣＶＤ法にて延伸部３０３の主面ＭＳｃ上にシリコン酸化膜等の絶縁膜３４０を成膜して、基板３００ｂがエッチング除去された部分を埋め戻す。ＣＭＰにて余分な絶縁膜３４０を除去し、基板３００ｂの表面を露出させる。
　図３７（ａ１），（ａ２）に示すように、実施形態１の増幅トランジスタ１０４と同様の手法で、基板３００ｂの主面ＭＳａに増幅トランジスタ１０４ｂを形成する。
　図３７（ｂ１），（ｂ２）に示すように、実施形態１と同様に、コンタクトＣｇ，Ｃｓ，Ｃｄ，Ｃｆｄを形成する。また、コンタクトＣｓｕｂｂも、他のコンタクトＣｇ，Ｃｓ，Ｃｄ，Ｃｆｄと同様の手法により形成することができる。
　その後、配線Ｄ１～Ｄ４を形成し、ロジックトランジスタＴｒ及び配線が形成された基板４００が接合されて、実施形態２の固体撮像素子の製造処理が終了する。
（比較例）
　次に、図３８を用いて、上述の比較例１，２の構成と実施形態２の構成とを比較する。図３８は、本開示の実施形態２及び比較例１，２にかかる固体撮像素子を比較する図である。
　実施形態２の固体撮像素子においては、主面ＭＳｂに配置された基板コンタクト層３０２ｂの主面ＭＳａと同じ側に面する主面ＭＳｃ側に、コンタクトＣｓｕｂｂが接続される。したがって、基板コンタクト層３０２ｂが延伸部３０３を有する分だけ増幅トランジスタ１０４ｂが縮小されるものの、比較例１，２と比べ、依然、優位性を有する。
　増幅トランジスタのサイズ（ＡＭＰ　Ｔｒサイズ）は、比較例１：比較例２：実施形態２＝３：１：２であり、実施形態２では比較例２よりも大きいサイズが得られている。これにより、ＲＴＳノイズのノイズレベルは、比較例１：比較例２：実施形態２＝０．３３：１：０．５であり、実施形態２においても充分に低減されている。
　ここで、図３９に、各構成のより詳細の上面図を示す。
　図３９は、本開示の実施形態２及び比較例２にかかる固体撮像素子の画素トランジスタの配置を示す図である。図３９（ａ）は比較例２の画素トランジスタが形成された基板の上面図であり、（ｂ）は実施形態２の基板３００ｂの上面図であり、（ｃ）は実施形態２の基板２００の上面図である。ただし、図３９において絶縁膜の一部は省略されている。
　図３９（ｃ）に示すように、実施形態２の固体撮像素子も、実施形態１と同様の構成の基板２００を備える。
　図３９（ｂ）に示すように、実施形態２の固体撮像素子も、実施形態１と略同様に配置される、増幅トランジスタ１０４ｂ、選択トランジスタ１０６、及びリセットトランジスタ１０５を備える。実施形態２の固体撮像素子においては、基板３００ｂの一部の領域を基板コンタクト層３０２ｂの延伸部３０３が占め、その分、増幅トランジスタ１０４ｂが縮小されている点が、実施形態１とは異なる。
　図４０に、図３９の各部断面図を示す。
　図４０は、本開示の実施形態２にかかる固体撮像素子の各要素間の接続を示す図である。図４０（ａ）は実施形態２の基板３００ｂの上面図であり、（ｂ）は（ａ）のＡ－Ａ’線断面図であり、（ｃ）は（ａ）のＢ－Ｂ’線断面図であり、（ｄ）は（ａ）のＣ－Ｃ’線断面図である。
　図４０（ｂ）に示すように、基板コンタクト層３０２ｂは、延伸部３０３において、コンタクトＣｓｕｂｂを介して上層の配線Ｄ１～Ｄ４に接続され、接地される。増幅トランジスタ１０４ｂのドレイン領域３１１ｂは、コンタクトＣａｄを介して上層の配線Ｄ１～Ｄ４に接続される。選択トランジスタ１０６のソース領域３２２は、コンタクトＣｓｓを介して上層の配線Ｄ１～Ｄ４に接続される。
　図４０（ｃ）に示すように、転送トランジスタ１０３のフローティングディフュージョンとしてのソース領域２２２は、コンタクトＣｆｄを介して配線Ｄ１に接続されている。図示されないが、配線Ｄ１は増幅トランジスタ１０４ｂのゲート電極３１３ｂに接続されている。転送トランジスタ１０３のゲート電極２２３は、コンタクトＣｔｇａを介してＷ等の配線Ｄ０に接続される。配線Ｄ０は、コンタクトＣｔｇｂを介して上層配線に接続される。
　図４０（ｄ）に示すように、リセットトランジスタ１０５のソース領域３３２は、コンタクトＣｒｓを介して配線Ｄ１に接続されている。図示されないが、上述のように、配線Ｄ１は増幅トランジスタ１０４ｂのゲート電極３１３ｂに接続されている。リセットトランジスタ１０５のドレイン領域３３１は、コンタクトＣｒｄを介して上層の配線Ｄ１～Ｄ４に接続される。
（変形例１）
　次に、図４１を用いて、実施形態２の変形例１の固体撮像素子について説明する。図４１は、本開示の実施形態２の変形例１にかかる固体撮像素子の基板２００，３００ｃの貼り合わせ位置近傍を示す模式図である。
　図４１に示すように、変形例１の固体撮像素子は、延伸部３０３ｃを貫通し、一端が基板２００に接続され、他端が接地されるコンタクトＣｓｕｂｃを備える。つまり、基板３００ｃの基板コンタクト層３０２ｃは、コンタクトＣｓｕｂｃを貫通させる延伸部３０３ｃを有する。コンタクトＣｓｕｂｃは、上層の配線Ｄ１～Ｄ４を介して接地線に接続される。基板２００は、コンタクトＣｓｕｂｃを介して接地されている。基板３００ｃは、基板コンタクト層３０２ｃの延伸部３０３ｃ、及びコンタクトＣｓｕｂｃを介して接地されている。
　このように構成することで、基板２００と基板３００ｃとを共通の構成を使って接地することができ、配線構造をよりシンプルにすることができる。また、接地にかかる構成の占める容積を低減することができる。
（変形例２）
　次に、図４２及び図４３を用いて、実施形態２の変形例２の固体撮像素子について説明する。図４２は、本開示の実施形態２の変形例２にかかる固体撮像素子の基板２００，３００ｄの貼り合わせ位置近傍を示す模式図である。
　図４２に示すように、変形例２の固体撮像素子は、一端が延伸部３０３ｄの側面に接続され、他端が接地されるコンタクトＣｓｕｂｄを備える。つまり、基板３００ｄの基板コンタクト層３０２ｄは、コンタクトＣｓｕｂｄが側面に接続される延伸部３０３ｄを有する。コンタクトＣｓｕｂｄは、上層の配線Ｄ１～Ｄ４を介して接地線に接続される。基板３００ｄは、基板コンタクト層３０２ｄの延伸部３０３ｄ、及びコンタクトＣｓｕｂｄを介して接地されている。
　基板３００ｄは、第１の主面としての主面ＭＳａに光電変換素子１０２から出力される電気信号を増幅する増幅トランジスタ１０４ｄを有する。増幅トランジスタ１０４ｄは、例えばＭＯＳＦＥＴとして構成されている。増幅トランジスタ１０４ｄは、基板３００ｄに設けられたＮ型のソース領域３１２ｄ及びＮ型のドレイン領域３１１ｄを有する。ソース領域３１２ｄ及びドレイン領域３１１ｄの間の基板３００ｄ上には、増幅トランジスタ１０４ｄのゲート電極３１３ｄが配置されている。
　このように構成することで、基板コンタクト層３０２ｄの延伸部３０３ｄが、コンタクトＣｓｕｂｄの断面積に接続の際の位置ずれ量を加味した面積を有している必要が無く、延伸部３０３ｄを、実施形態２における延伸部３０３よりも小さく構成することができる。これに伴い、増幅トランジスタ１０４ｄのサイズは若干大きくすることができる。増幅トランジスタ１０４ｄのサイズは、実施形態１の増幅トランジスタ１０４よりも小さく、実施形態２の増幅トランジスタ１０４ｂよりも大きい。
　図４３を用いて、上述の比較例１，２の構成と変形例２の構成とを比較する。図４３は、本開示の実施形態２、その変形例２、及び比較例１，２にかかる固体撮像素子を比較する図である。
　変形例２の固体撮像素子においては、主面ＭＳｂに配置された基板コンタクト層３０２ｄの側面にコンタクトＣｓｕｂｄが接続される。したがって、比較例１，２と比べ、実施形態２の固体撮像素子よりも更に優位性を有する。
　増幅トランジスタのサイズ（ＡＭＰ　Ｔｒサイズ）は、比較例１：比較例２：実施形態２：変形例２＝３：１：２：２．５であり、変形例２では実施形態２よりも大きいサイズが得られている。これにより、ＲＴＳノイズのノイズレベルは、比較例１：比較例２：実施形態２：変形例２＝０．３３：１：０．５：０．４であり、変形例２は実施形態２よりも更に良好なノイズレベルを有する。
（変形例３）
　次に、図４４を用いて、実施形態２の変形例３の固体撮像素子について説明する。図４４は、本開示の実施形態２の変形例３にかかる固体撮像素子の基板２００ｅ，３００ｅの貼り合わせ位置近傍を示す模式図である。
　図４４（ａ）の断面図、及び（ｂ）の上面図に示すように、変形例３の固体撮像素子においては、光電変換素子１０２及びそれに対応する転送トランジスタ１０３の個数に応じて、増幅トランジスタ１０４ｅの数を増やしていくことができる。
　具体的には、基板２００ｅは、光電変換素子１０２－１及びそれに対応する転送トランジスタ１０３－１と、光電変換素子１０２－２及びそれに対応する転送トランジスタ１０３－２と、光電変換素子１０２－３及びそれに対応する転送トランジスタ１０３－３と、を有する。
　基板３００ｅは、光電変換素子１０２－１及び転送トランジスタ１０３－１に対応する増幅トランジスタ１０４ｅ－１を有する。また、基板３００ｅは、光電変換素子１０２－２及び転送トランジスタ１０３－２に対応する増幅トランジスタ１０４ｅ－２を有する。また、基板３００ｅは、光電変換素子１０２－３及び転送トランジスタ１０３－３に対応する増幅トランジスタ１０４ｅ－３を有する。
　それぞれの増幅トランジスタ１０４ｅ－１～１０４ｅ－３の設けられた領域は、基板３００ｅ底面の基板コンタクト層３０２ｅで接続されている。増幅トランジスタ１０４ｅ－１の設けられた領域と増幅トランジスタ１０４ｅ－２の設けられた領域とは、基板コンタクト層３０２ｅの延伸部３０３ｅ－２で接続されている。増幅トランジスタ１０４ｅ－２の設けられた領域と増幅トランジスタ１０４ｅ－３の設けられた領域とは、基板コンタクト層３０２ｅの延伸部３０３ｅ－３で接続されている。
　増幅トランジスタ１０４ｅ－１近傍の延伸部３０３ｅ－１には、基板３００ｅを接地するコンタクトＣｓｕｂｅ－１が接続されている。増幅トランジスタ１０４ｅ－２近傍の延伸部３０３ｅ－２には、基板３００ｅを接地するコンタクトＣｓｕｂｅ－２が接続されている。また、延伸部３０３ｅ－２には、転送トランジスタ１０３－１のフローティングディフュージョンと増幅トランジスタ１０４ｅ－１のゲート電極とを接続するＣｆｄ－１を貫通させる貫通孔３０３ｔｈ－２が設けられている。増幅トランジスタ１０４ｅ－３近傍の延伸部３０３ｅ－３には、基板３００ｅを接地するコンタクトＣｓｕｂｅ－３が接続されている。また、延伸部３０３ｅ－３には、転送トランジスタ１０３－２のフローティングディフュージョンと増幅トランジスタ１０４ｅ－２のゲート電極とを接続するＣｆｄ－２を貫通させる貫通孔３０３ｔｈ－３が設けられている。
　このように構成することで、光電変換素子１０２及び転送トランジスタ１０３の個数が増加しても、それに応じて、増幅トランジスタ１０４ｅの個数を増やしていくことができる。図４４の例では、３つの光電変換素子１０２、３つの転送トランジスタ１０３、及び３つの増幅トランジスタ１０４ｅが１対１で対応することとしたが、これらの要素の個数は３つに限られない。これらの要素の個数は２つでもよく、４つ以上でもよい。
［実施形態３］
　次に、図４５及び図４６を用いて、実施形態３の固体撮像素子１００ｆについて説明する。実施形態３の固体撮像素子１００ｆは、複数の光電変換素子１０２が１つに集約されて取り扱われる点が、実施形態１，２とは異なる。
　図４５は、本開示の実施形態３にかかる固体撮像素子１００ｆの一部を示す図である。図４５（ａ）は、基板２００の上面の一部を示す図であり、（ｂ）は固体撮像素子１００ｆの断面の一部を示す図である。
　図４５（ａ）に示すように、基板２００においては、４つの光電変換素子１０２にそれぞれ対応する４つの転送トランジスタ１０３が、４つの光電変換素子１０２が集合する中央付近に配置されている。また、４つの転送トランジスタ１０３のフローティングディフュージョンであるソース領域２２２が、４つの転送トランジスタ１０３に取り囲まれて互いに近接する配置となっている。
　図４５（ａ），（ｂ）に示すように、これらの４つのソース領域２２２は、基板２００の上方で配線Ｄｘにより１つに集約されている。具体的には、配線Ｄｘは、それぞれのソース領域２２２に接続される４つの脚部Ｄｆを有している。また、配線Ｄｘの上部には、１つのコンタクトＣｆｄが接続されている。コンタクトＣｆｄの他端は配線Ｄ１に接続されている。
　基板３００ｆは、４つの光電変換素子１０２及び４つの転送トランジスタ１０３に対応する画素トランジスタを１つずつ有する。すなわち、基板３００ｆは、４つの光電変換素子１０２及び４つの転送トランジスタ１０３に対して、１つの増幅トランジスタ１０４ｆ、１つのリセットトランジスタ１０５ｆ、図示しない１つの選択トランジスタを有する。
　コンタクトＣｆｄが接続される配線Ｄ１は、増幅トランジスタ１０４ｆのゲート電極３１３ｆに接続される。また、配線Ｄ１は、増幅トランジスタ１０４ｆのゲート電極３１３ｆと、リセットトランジスタ１０５ｆのソース領域３３２ｆとを接続する。
　このような固体撮像素子１００ｆに対しても、上述の実施形態１，２等の構成を適用することができる。図４６は、本開示の実施形態１，２及び比較例２の構成を実施形態３にかかる固体撮像素子１００ｆに適用した場合の比較図である。
　図４６に示すように、増幅トランジスタのサイズ（ＡＭＰ　Ｔｒサイズ）は、比較例２：実施形態１：実施形態２＝１：２：１．５であり、ＲＴＳノイズのノイズレベルは、比較例２：実施形態１：実施形態２＝１：０．５：０．６７である。
　このように、実施形態３に対する実施形態１の適用例は、比較例２の適用例に比べて、増幅トランジスタのサイズ、及びＲＴＳノイズのノイズレベルともに優れている。実施形態３に対する実施形態２の適用例は、比較例２の適用例に比べて、増幅トランジスタのサイズ、及びＲＴＳノイズのノイズレベルともに優れている。実施形態３に対する実施形態１の適用例は、実施形態２の適用例よりも、増幅トランジスタのサイズ、及びＲＴＳノイズのノイズレベルともに、いっそう優れている。
［実施形態４］
　上述の実施形態１，２等の構成は、ＭＯＳＦＥＴ等のトランジスタを有する半導体装置に対しても適用可能である。図４７及び図４８にそれぞれの適用例を示す。
　図４７は、本開示の実施形態１の構成を実施形態４にかかる半導体装置に適用した場合の基板５００，６００ａの貼り合わせ位置近傍を示す模式図である。
　図４７に示すように、実施形態４の半導体装置は、第１のトランジスタとしてのトランジスタ５３０を有する第１の半導体基板としての基板５００を備える。シリコン基板等である基板５００は接地されている。すなわち、基板５００の電位は０Ｖに固定されている。トランジスタ５３０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ５３０は、ゲート電極５３３、Ｎ型のソース領域５３２、及びＮ型のドレイン領域５３１を備える。ゲート電極５３３には、上層配線に接続されるコンタクト５３３ｃが設けられている。ソース領域５３２には、上層配線に接続されるコンタクト５３２ｃが設けられている。ドレイン領域５３１には、上層配線に接続されるコンタクト５３１ｃが設けられている。また、基板５００は、トランジスタ５３０が配置される領域とは素子分離領域５２０で分離されたＰ＋型の基板コンタクト層５１０を有する。
　また、実施形態４の半導体装置は、基板５００に絶縁膜５８０を介して対向する第２の半導体基板としての基板６００ａを備える。すなわち、基板６００ａと基板５００とは接合されている。図４７に示す面５６１は、基板６００ａと基板５００とが接合される面を示す。
　基板６００ａは、第１の主面としての主面ＭＳａに第２のトランジスタとしてのトランジスタ６３０を有する。トランジスタ６３０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ６３０は、ゲート電極６３３、Ｎ型のソース領域６３２、及びＮ型のドレイン領域６３１を備える。ゲート電極６３３には、上層配線に接続されるコンタクト６３３ｃが設けられている。ソース領域６３２には、上層配線に接続されるコンタクト６３２ｃが設けられている。ドレイン領域６３１には、上層配線に接続されるコンタクト６３１ｃが設けられている。トランジスタ６３０は、絶縁膜６８１に覆われている。
　基板６００ａは、主面ＭＳａとは反対側の第２の主面としての主面ＭＳｂに基板６００ａよりも低抵抗の領域としての基板コンタクト層６１１を有する。具体的には、基板６００ａは或る導電型、例えばＰ型を有し、基板コンタクト層６１１は、基板６００ａの他の領域６３４よりも高濃度の不純物を含む。すなわち、主面ＭＳａに設けられたトランジスタ６３０のＮ型のソース領域６３２及びＮ型のドレイン領域６３１と、主面ＭＳｂに設けられたＰ＋型の基板コンタクト層６１１とは、基板６００ａの他の領域６３４により隔てられている。ここで、基板コンタクト層６１１のうち、少なくとも一部の領域が、基板６００ａの他の領域６３４よりも低抵抗であり、また、高濃度の不純物を含んでいればよい。
　基板６００ａは、基板コンタクト層６１１を介して接地されている。具体的には、実施形態４の半導体装置は、基板６００ａの基板コンタクト層６１１から基板５００側へと延びるコンタクト６１１ｃを備える。より具体的には、基板６００ａは、基板５００に主面ＭＳｂ側を向けて配置され、半導体装置は、基板６００ａの基板コンタクト層６１１と基板５００の基板コンタクト層５１０とを接続するコンタクト６１１ｃを備える。これにより、基板６００ａは、基板コンタクト層６１１及び基板５００を介して接地されることとなる。すなわち、基板６００ａの電位は０Ｖに固定されている。
　図４８は、本開示の実施形態２の構成を実施形態４にかかる半導体装置に適用した場合の基板５００，６００ｂの貼り合わせ位置近傍を示す模式図である。
　図４８に示すように、実施形態４の半導体装置は、基板５００に絶縁膜５８０を介して対向する第２の半導体基板としての基板６００ｂを備える。すなわち、基板６００ｂと基板５００とは接合されている。図４８に示す面５６２は、基板６００ｂと基板５００とが接合される面を示す。
　基板６００ｂは、第１の主面としての主面ＭＳａに第２のトランジスタとしてのトランジスタ６４０を有する。トランジスタ６４０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ６４０は、ゲート電極６４３、Ｎ型のソース領域６４２、及びＮ型のドレイン領域６４１を備える。ゲート電極６４３には、上層配線に接続されるコンタクト６４３ｃが設けられている。ソース領域６４２には、上層配線に接続されるコンタクト６４２ｃが設けられている。ドレイン領域６４１には、上層配線に接続されるコンタクト６４１ｃが設けられている。トランジスタ６４０は、絶縁膜６８２に覆われている。
　基板６００ｂは、主面ＭＳａとは反対側の第２の主面としての主面ＭＳｂに基板６００ｂよりも低抵抗の領域としての基板コンタクト層６１２を有する。具体的には、基板６００ｂは或る導電型、例えばＰ型を有し、基板コンタクト層６１２は、基板６００ｂの他の領域６４４よりも高濃度の不純物を含む。すなわち、主面ＭＳａに設けられたトランジスタ６４０のＮ型のソース領域６４２及びＮ型のドレイン領域６４１と、主面ＭＳｂに設けられたＰ＋型の基板コンタクト層６１２とは、基板６００ｂの他の領域６４４により隔てられている。ここで、基板コンタクト層６１２のうち、少なくとも一部の領域が、基板６００ｂの他の領域６４４よりも低抵抗であり、また、高濃度の不純物を含んでいればよい。
　基板６００ｂの基板コンタクト層６１２は、基板６００ｂに沿う方向に基板６００ｂの外側へと延びる延伸部６１３を有する。
　基板６００ｂは、基板コンタクト層６１２を介して接地されている。具体的には、実施形態４の半導体装置は、基板６００ｂの基板コンタクト層６１２から基板５００とは反対側へと延びるコンタクト６１２ｃを備える。より具体的には、延伸部６１３は、基板６００ｂの主面ＭＳａと同じ側に面する第３の主面としての主面ＭＳｃを有し、一端が延伸部６１３の主面ＭＳｃに接続され、他端が接地されるコンタクト６１２ｃを備える。これにより、基板コンタクト層６１２、コンタクト６１２ｃ、上層配線等を介して、基板６００ｂが接地されることとなる。つまり、基板６００ｂの電位は０Ｖに固定される。
　実施形態４の半導体装置においては、基板５００のトランジスタ５３０と、基板６００ａ，６００ｂのトランジスタ６３０，６４０との用途を異ならせることができる。トランジスタ５３０は高速処理が要求される用途に向く。トランジスタ６３０，６４０は、基板５００のトランジスタ５３０よりも動作速度は遅いが、低ノイズが要求される用途に向く。そこで、例えば、トランジスタ５３０を、ロジック回路等を構成するトランジスタとすることができる。また、トランジスタ６３０，６４０を、アナログ回路等を構成するトランジスタとすることができる。
（変形例１）
　次に、図４９を用いて、実施形態４の変形例１の半導体装置について説明する。図４９は、本開示の実施形態４の変形例１にかかる半導体装置の基板５００ｃ，６００ｃの貼り合わせ位置近傍を示す模式図である。変形例１の半導体装置では、Ｎ型のトランジスタ５３０，６４０とＰ型のトランジスタ５４０，６５０とが混在している点が、上述の実施形態４とは異なる。
　図４９（ａ）の断面図に示すように、変形例１の半導体装置は、トランジスタ５３０を有する第１の半導体基板としての基板５００ｃを備える。基板５００ｃは、トランジスタ５３０と素子分離領域５２０で隔てられ、トランジスタ５３０とは異なる導電型、例えばＰ型の第４のトランジスタとしてのトランジスタ５４０を有する。トランジスタ５４０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ５４０は、ゲート電極５４３、Ｐ型のソース領域５４２、及びＰ型のドレイン領域５４１を備える。ゲート電極５４３には、上層配線に接続されるコンタクト５４３ｃが設けられている。ソース領域５４２には、上層配線に接続されるコンタクト５４２ｃが設けられている。ドレイン領域５４１には、上層配線に接続されるコンタクト５４１ｃが設けられている。
　変形例１の半導体装置は、基板５００ｃに絶縁膜５８３を介して対向する第２の半導体基板としての基板６００ｃを備える。すなわち、基板６００ｃと基板５００ｃとは接合されている。図４９に示す面５６３は、基板６００ｃと基板５００ｃとが接合される面を示す。
　図４９（ａ）の断面図、及び（ｂ）の上面図に示すように、基板６００ｃは、主面ＭＳａにトランジスタ６４０を有する。また、基板６００ｃは、トランジスタ６４０と素子分離領域６０２，６０３で隔てられ、トランジスタ６４０とは異なる導電型、例えばＰ型の第５のトランジスタとしてのトランジスタ６５０を有する。トランジスタ６５０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ６５０は、ゲート電極６５３、Ｐ型のソース領域６５２、及びＰ型のドレイン領域６５１を備える。ゲート電極６５３には、上層配線に接続されるコンタクト６５３ｃが設けられている。ソース領域６５２には、上層配線に接続されるコンタクト６５２ｃが設けられている。ドレイン領域６５１には、上層配線に接続されるコンタクト６５１ｃが設けられている。素子分離領域６０２は、下層の基板５００ｃからのコンタクト５３１ｃ～５３３ｃを上層配線側へと貫通させる貫通孔としても機能する。素子分離領域６０３は、下層の基板５００ｃからのコンタクト５４１ｃ～５４３ｃを上層配線側へと貫通させる貫通孔としても機能する。トランジスタ６４０，６５０を含む基板６００ｃは、全体が絶縁膜６８３に覆われている。
　基板６００ｃは、主面ＭＳｂのトランジスタ６４０と対応する位置に、基板６００ｃのトランジスタ６４０近傍の領域６４４よりも低抵抗の基板コンタクト層６１２を有する。すなわち、基板６００ｃの領域６４４は例えばＰ型であり、基板コンタクト層６１２はＰ＋型である。基板コンタクト層６１２は、基板６００ｃに沿う方向に基板６００ｃの外側へと延びる延伸部６１３を有する。
　基板６００ｃは、主面ＭＳｂのトランジスタ６５０と対応する位置に、基板６００ｃのトランジスタ６５０近傍の領域６５４よりも低抵抗の基板コンタクト層６２２を有する。すなわち、基板６００ｃの領域６５４は例えばＮ型であり、基板コンタクト層６２２はＮ＋型である。ここで、基板コンタクト層６２２のうち、少なくとも一部の領域が、基板６００ｃの領域６５４よりも低抵抗であり、また、高濃度の不純物を含んでいればよい。
　基板コンタクト層６２２は、基板６００ｃに沿う方向に基板６００ｃの外側へと延びる延伸部６２３を有する。延伸部６２３は、基板６００ｃの主面ＭＳａと同じ側に面する第３の主面としての主面ＭＳｃを有し、一端が延伸部６２３の主面ＭＳｃに接続され、他端が接地されるコンタクト６２２ｃを備える。
　基板６００ｃは、基板コンタクト層６１２，６２２を介して接地されている。
（変形例２）
　次に、図５０を用いて、実施形態４の変形例２の半導体装置について説明する。図５０は、本開示の実施形態４の変形例２にかかる半導体装置の基板５００ｃ，７００ｃ，６００ｃの貼り合わせ位置近傍を示す模式図である。変形例２の半導体装置では、基板５００ｃ，６００ｃに基板７００ｃが介在される点が、上述の変形例１とは異なる。
　図５０に示すように、変形例２の半導体装置は、変形例１の構成に加えて更に、基板５００ｃに対向する浮遊基板である第３の半導体基板としての基板７００ｃを備える。すなわち、シリコン基板等である基板７００ｃは基板５００ｃに接合されている。図５０に示す面５７０は、基板５００ｃと基板７００ｃとが接合される面を示す。また、基板６００ｃは基板７００ｃに接合されている。図５０に示す面７６０は、基板７００ｃと基板６００ｃとが接合される面を示す。
　基板５００ｃは接地されており、電位が０Ｖに固定されている。基板６００ｃは、基板コンタクト層６１２，６２２を有し、これらに接続されるコンタクト６１２ｃ，６２２ｃを介して接地されており、電位が０Ｖに固定されている。基板７００ｃは、基板コンタクト層等を有さず、接地されていない。つまり、基板７００ｃは、基板電位が不定の浮遊基板である。
　基板７００ｃは、第３のトランジスタとしてのトランジスタ７３０，７４０を有する。トランジスタ７３０，７４０は、例えばＭＯＳＦＥＴとして構成されている。トランジスタ７３０は、ゲート電極７３３、Ｎ型のソース領域７３２、Ｎ型のドレイン領域７３１、これらの領域に挟まれたＰ型の領域７３４を有する。トランジスタ７３０は、ＮＰＮ構造のボディの直下に絶縁膜５８３が配置された完全空乏型シリコンオンインシュレータ（ＦＤ－ＳＯＩ）構造を有する。トランジスタ７４０は、ゲート電極７４３、Ｐ型のソース領域７４２、Ｐ型のドレイン領域７４１、これらの領域に挟まれたＮ型の領域７４４を有する。トランジスタ７４０は、ＰＮＰ構造のボディの直下に絶縁膜５８３が配置されたＦＤ－ＳＯＩ構造を有する。
　基板７００ｃのトランジスタ７３０，７４０をこのように構成することで、トランジスタ７３０，７４０を微細化でき、また、寄生容量を抑制して高速のトランジスタ７３０，７４０が得られる。
　なお、ノイズ低減効果を狙って、基板６００ｃと同様、基板７００ｃにも基板コンタクト層を設け、基板７００ｃの電位を固定してもよい。
　また、上述の変形例１，２においては、図４８に示すような実施形態２の構成を適用した例について説明したが、変形例１，２において、図４７に示す実施形態１の構成を適用してもよい。
［実施形態５］
　複数種類の画素トランジスタを備える固体撮像素子においては、各々の画素トランジスタの閾値電圧のばらつきを如何に抑えるかも課題となる。
　実施形態５では、画素トランジスタの閾値電圧を調整することが可能な固体撮像素子を提案する。
（固体撮像素子の詳細構成例）
　図５１は、本開示の実施形態５にかかる固体撮像素子１００ｇの基板２００，３００ｇの貼り合わせ位置近傍を示す縦断面図である。図５２は、本開示の実施形態５にかかる固体撮像素子１００ｇの基板２００，３００ｇの貼り合わせ位置近傍を含む横断面図である。図５２（ａ）は、絶縁膜３４０が省略された基板３００ｇの横断面図である。図５２（ｂ）は、絶縁膜２４０の横断面図である。図５２（ｃ）は、絶縁膜２４０が省略された基板２００の横断面図である。
　図５１に示すように、実施形態５の固体撮像素子１００ｇは、基板２００と基板３００ｇとが貼り合わされた構成を有する。
　第１の基板としての基板２００は、例えば、上述の実施形態１で示した基板２００と同様の構成を有する。図５１においては、上述の実施形態１で示した範囲と異なる範囲の断面が示されている。すなわち、基板２００は、画素分離部２０３を挟んで、Ｐ型の半導体領域２０４の表層部分に複数の転送トランジスタ１０３を備える。Ｐ型の半導体領域２０４の表層部分であって、転送トランジスタ１０３の形成領域から離れた領域には、Ｐ型の拡散領域２３０が設けられている。拡散領域２３０は例えばコンタクトＣ２ｖｓと接続され、コンタクトＣ２ｖｓは配線Ｄ１ｖｓｓと接続される。基板２００の半導体領域２０４は、コンタクトＣ２ｖｓ及び配線Ｄ１ｖｓｓ等を介して接地されている。
　図５１及び図５２（ｃ）に示すように、転送トランジスタ１０３は、ゲート電極２２３、及びフローティングディフュージョンとしてのＮ型のソース領域２２２を備える。ゲート電極２２３はコンタクトＣｔｇと接続される。ソース領域２２２はコンタクトＣｆｄと接続される。
　図５１に示すように、第２の基板としての基板３００ｇは、第１の主面としての主面ＭＳａと、第２の主面としての主面ＭＳｂとを備えるＰ型の半導体領域３０１を有する。主面ＭＳａ，ＭＳｂ間の距離、つまり、半導体領域３０１の厚さは例えば１００ｎｍ以下である。基板３００ｇの主面ＭＳｂは、基板２００の転送トランジスタ１０３等の全体を覆う絶縁膜２４０を介して基板２００と貼り合わされている。絶縁膜２４０の厚さは例えば３５０ｎｍ程度である。
　基板３００ｇは主面ＭＳａ側に画素トランジスタを有する。画素トランジスタは、基板２００が有するＮ型の半導体領域２０１を含む光電変換素子から出力される電気信号を処理する。図５１には、画素トランジスタの一例として、選択トランジスタ１０６及びリセットトランジスタ１０５を含む断面が示されている。
　Ｐ型の半導体領域３０１の表層部分であって、選択トランジスタ１０６及びリセットトランジスタ１０５等の形成領域から離れた領域には、Ｐ型の拡散領域３３０が設けられている。拡散領域３３０は例えばコンタクトＣ３ｖｓと接続され、コンタクトＣ３ｖｓは配線Ｄ１ｖｓｓと接続される。基板３００の半導体領域３０１は、コンタクトＣ３ｖｓ及び配線Ｄ１ｖｓｓ等を介して接地されている。
　基板３００ｇでは、選択トランジスタ１０６及びリセットトランジスタ１０５等の全体が絶縁膜３４０で覆われている。絶縁膜３４０の厚さは例えば３５０ｎｍ程度である。
　図５１及び図５２（ａ）に示すように、選択トランジスタ１０６は、ゲート電極３２３、Ｎ型のソース領域３２２、及びＮ型のドレイン領域３２１を有する。ゲート電極３２３はコンタクトＣｓｇと接続される。ソース領域３２２はコンタクトＣｓｓと接続され、コンタクトＣｓｓは配線Ｄ１ｖｓｌを介して図示しないソース線に接続される。ドレイン領域３２１はコンタクトＣｓｄと接続される。
　リセットトランジスタ１０５は、ゲート電極３３３、Ｎ型のソース領域３３２、及びＮ型のドレイン領域３３１を有する。ゲート電極３３３はコンタクトＣｒｇと接続される。ソース領域３３２はコンタクトＣｒｓと接続され、コンタクトＣｒｓは配線Ｄ１、コンタクトＣｆｄを介して転送トランジスタ１０３のソース領域２２２に接続される。ドレイン領域３３１はコンタクトＣｒｄと接続され、コンタクトＣｒｄは配線Ｄ１ｖｄｄを介して図示しない電源に接続される。
　図５２（ａ）に示すように、増幅トランジスタ１０４は、ゲート電極３１３、Ｎ型のソース領域３１２、及びＮ型のドレイン領域３１１を有する。ゲート電極３１３はコンタクトＣａｇと接続され、コンタクトＣａｇは配線Ｄ１、コンタクトＣｆｄを介して転送トランジスタ１０３のソース領域２２２に接続される。ソース領域３１２はコンタクトＣａｓと接続される。コンタクトＣａｓは、選択トランジスタ１０６のドレイン領域３２１と接続するコンタクトＣｓｄと接続される。増幅トランジスタ１０４のドレイン領域３１１はコンタクトＣａｄと接続される。
　図５１及び図５２（ａ）に示すように、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４は、それぞれの周囲に形成された素子分離領域ＳＴＩにより互いに分離されている。
　図５１及び図５２（ｂ）に示すように、基板３００ｇの半導体領域３０１の主面ＭＳｂ側近傍には、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４に対応する位置に、それぞれポリシリコン等から構成されたバックゲート電極２５１ｓ，２５１ｒ，２５１ａが配置されている。
　すなわち、選択トランジスタ１０６の背面には第２の電極としてのバックゲート電極２５１ｓが配置されている。このとき、バックゲート電極２５１ｓは、上面視で、少なくとも選択トランジスタ１０６のゲート電極３２３、ソース領域３２２、及びドレイン領域３２１と重なる位置に、好ましくは、これらのゲート電極３２３、ソース領域３２２、及びドレイン領域３２１を完全に覆うように設けられている。
　また、リセットトランジスタ１０５の背面には第３の電極としてのバックゲート電極２５１ｒが配置されている。このとき、バックゲート電極２５１ｒは、上面視で、少なくともリセットトランジスタ１０５のゲート電極３３３、ソース領域３３２、及びドレイン領域３３１と重なる位置に、好ましくは、これらのゲート電極３３３、ソース領域３３２、及びドレイン領域３３１を完全に覆うように設けられている。
　また、増幅トランジスタ１０４の背面には第１の電極としてのバックゲート電極２５１ａが配置されている。このとき、バックゲート電極２５１ａは、上面視で、少なくとも増幅トランジスタ１０４のゲート電極３１３、ソース領域３１２、及びドレイン領域３１１と重なる位置に、好ましくは、これらのゲート電極３１３、ソース領域３１２、及びドレイン領域３１１を完全に覆うように設けられている。
　これらのバックゲート電極２５１ｓ，２５１ｒ，２５１ａと基板３００ｇの半導体領域３０１の主面ＭＳｂとの距離は例えば１０ｎｍ以下である。バックゲート電極２５１ｓ，２５１ｒ，２５１ａと半導体領域３０１の主面ＭＳｂとの間には、例えば絶縁膜２４０が１０ｎｍ以下の厚さで介在している。
　図５２（ｂ）に示すように、バックゲート電極２５１ｓ，２５１ｒ，２５１ａは、それぞれコンタクトＣｂｇｓ，Ｃｂｇｒ，Ｃｂｇａと接続されている。図５２（ａ）に示すように、これらのコンタクトＣｂｇｓ，Ｃｂｇｒ，Ｃｂｇａは、それぞれバックバイアス線ＢＢＬと接続されている。
　バックバイアス線ＢＢＬは、コンタクトＣｂｇｓ，Ｃｂｇｒ，Ｃｂｇａを介してバックゲート電極２５１ｓ，２５１ｒ，２５１ａに電圧を印加することが可能に構成されている。これにより、バックゲート電極２５１ｓ，２５１ｒ，２５１ａから、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４にバックバイアスを印加することができる。バックバイアスとは、バックゲート電極２５１ｓ，２５１ｒ，２５１ａのそれぞれのゲート電圧と、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４のそれぞれの閾値電圧との差により生じるバイアスである。
（固体撮像素子の動作例）
　次に、図５３を用いて、実施形態５の固体撮像素子１００ｇの動作例について説明する。図５３は、本開示の実施形態５にかかる固体撮像素子１００ｇの一部を示す斜視図である。図５３においては、絶縁膜２４０，３４０等が省略されている。
　固体撮像素子１００ｇが備える増幅トランジスタ１０４には、光電変換素子からの電気信号が転送トランジスタ１０３により転送される。増幅トランジスタ１０４のゲート電極３１３には、光電変換素子からの電気信号の大きさに応じた電圧が印加される。このとき、増幅トランジスタ１０４の背面に配置されるバックゲート電極２５１ａにも、コンタクトＣｂｇａを介して所定の電圧が印加され、増幅トランジスタ１０４の閾値電圧が調整される。これにより、所望の電圧値にて増幅トランジスタ１０４をオンさせることができ、光電変換素子からの電気信号が増幅される。
　固体撮像素子１００ｇが備える選択トランジスタ１０６において、コンタクトＣｓｇを介してゲート電極３２３に電圧が印加される。このとき、選択トランジスタ１０６の背面に配置されるバックゲート電極２５１ｓにも、コンタクトＣｂｇｓを介して所定の電圧が印加され、選択トランジスタ１０６の閾値電圧が調整される。これにより、所望の電圧値にて選択トランジスタ１０６をオンさせることができ、増幅トランジスタ１０４により増幅された光電変換素子からの電気信号が配線Ｄ１ｖｓｌを介して転送される。
　また、選択トランジスタ１０６においては、バックゲート電極２５１ｓにより、選択トランジスタ１０６のチャネル抵抗、つまり、オン抵抗を低下させ、選択トランジスタ１０６がオンするタイミングを早めることもできる。コンタクトＣｓｓや配線Ｄ１ｖｓｌ等の抵抗によってソース線電位ＶＳＬが立ち上がるまでには時間を要するため、選択トランジスタ１０６のオンタイミングを早めることで、ソース線電位ＶＳＬの立ち上がりを待つ時間が短縮される。
　固体撮像素子１００ｇが備えるリセットトランジスタ１０５において、コンタクトＣｒｇを介してゲート電極３３３に電圧が印加される。このとき、リセットトランジスタ１０５の背面に配置されるバックゲート電極２５１ｒにも、コンタクトＣｂｇｒを介して所定の電圧が印加され、リセットトランジスタ１０５の閾値電圧が調整される。これにより、所望の電圧値にてリセットトランジスタ１０５をオンさせることができ、増幅トランジスタ１０４のゲート電極３１３、及びフローティングディフュージョンである、転送トランジスタ１０３のソース領域２２２の電位が電源電位ＶＤＤにリセットされる。
　なお、図５２及び図５３の例では、選択トランジスタ１０６及びリセットトランジスタ１０５に対応するバックゲート電極２５１ｓ，２５１ｒは共通のバックバイアス線ＢＢＬに接続されるが、別個のバックバイアス線に接続されてもよい。これにより、例えばバックゲート電極２５１ｓ，２５１ｒ，２５１ａのそれぞれに異なる電圧を印加して、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４のそれぞれの閾値電圧を個別に制御してもよい。
（固体撮像素子の製造処理の例）
　次に、図５４～図５７を用いて、実施形態５の固体撮像素子１００ｇの製造処理の例について説明する。図５４～図５７は、本開示の実施形態５にかかる固体撮像素子１００ｇの製造処理の手順の一例を示すフロー図である。
　図５４（ａ）に示すように、基板２００に、Ｎ型の半導体領域２０１を含む光電変換素子、Ｐ型の半導体領域２０４、転送トランジスタ１０３のゲート電極２２３、フローティングディフュージョンとしてのソース領域２２２を形成する。転送トランジスタ１０３から離れた位置にＰ型の拡散領域２３０を形成する。ゲート電極２２３及びソース領域２２２を含む半導体領域２０４を絶縁膜２４０で覆う。絶縁膜２４０上に、例えばＣＶＤ法にてポリシリコン膜２５０を形成する。
　図５４（ｂ）に示すように、ポリシリコン膜２５０にＮ型の不純物をドープ（イオン注入）してＮ型のポリシリコン膜２５１を形成する。
　図５４（ｃ）に示すように、ポリシリコン膜５１の一部をエッチングして、後に選択トランジスタ１０６と対応することとなる位置にバックゲート電極２５１ｓを形成し、後にリセットトランジスタ１０５と対応することとなる位置にバックゲート電極２５１ｒを形成する。このとき、後に増幅トランジスタ１０４と対応することとなる位置に図示しないバックゲート電極２５１ａも形成される。
　図５４（ｄ）に示すように、バックゲート電極２５１ｓ，２５１ｒを、例えば１０ｎｍ以下の厚さで覆うように、更に絶縁膜２４０を形成する。
　図５５（ａ）に示すように、絶縁膜２４０上に、厚膜の、つまり、薄化前の基板３００ｇを、主面ＭＳｂを絶縁膜２４０に向けて貼り合わせる。
　図５５（ｂ）に示すように、グラインダＧ等で基板３００ｇを研削して、半導体領域３０１の厚さが例えば１００ｎｍ以下となるように成形する。
　図５６（ａ）に示すように、基板２００に接続されるコンタクトＣｆｄ，Ｃ２ｖｓ等が配置される部分の半導体領域３０１を除去する。
　図５６（ｂ）に示すように、半導体領域３０１の主面ＭＳａに、選択トランジスタ１０６及びリセットトランジスタ１０５を形成する。具体的には、熱酸化法にて、半導体領域３０１の主面ＭＳａに図示しないゲート酸化膜を形成する。ＣＶＤ法でポリシリコン膜等を成膜し、一部をエッチングして選択トランジスタ１０６及びリセットトランジスタ１０５のゲート電極３２３，３３３を形成する。ゲート電極３２３，３３３のそれぞれの両側の半導体領域３０１にＮ型の不純物をイオン注入し、ソース領域３２２，３３２及びドレイン領域３２１，３３１を形成する。図示しない増幅トランジスタ１０４も、これと並行して同様に形成される。
　その後、シャロウトレンチアイソレーション等の技術により、選択トランジスタ１０６及びリセットトランジスタ１０５等の周囲に素子分離領域ＳＴＩを形成する。
　図５７（ａ）に示すように、選択トランジスタ１０６及びリセットトランジスタ１０５等を覆うように絶縁膜３４０を形成する。
　図５７（ｂ）に示すように、コンタクトＣｓｇ，Ｃｒｇ，Ｃｓｓ，Ｃｒｓ，Ｃｓｄ，Ｃｒｄ，Ｃ３ｖｓ，Ｃ２ｖｓ、Ｃｆｄを形成する。具体的には、ゲート電極３２３，３３３、ソース領域３２２，３３２、ドレイン領域３２１，３３、基板２００に到達する貫通孔をドライエッチングにて形成し、ＣＶＤ法でＷ膜等を各貫通孔内に充填し、余分なＷ膜をＣＭＰで除去する。図示しない増幅トランジスタ１０４に接続されるコンタクトも、これと並行して同様に形成される。
　その後、それぞれのコンタクトＣｓｇ，Ｃｒｇ，Ｃｓｓ，Ｃｒｓ，Ｃｓｄ，Ｃｒｄ，Ｃ３ｖｓ，Ｃ２ｖｓ、Ｃｆｄが接続される配線Ｄ１，Ｄ１ｄｄ，Ｄ１ｖｓｌ，Ｄ１ｖｓｓ等を形成する。
　これ以降、図示しない上層配線を更に形成し、ロジックトランジスタ及び配線が形成された基板が接合されて、固体撮像素子１００ｇの製造処理が終了する。
（比較例）
　固体撮像素子は、選択トランジスタ、リセットトランジスタ、及び増幅トランジスタ等の複数の画素トランジスタを備える。これらの画素トランジスタは、ホールウェハ（Ｗｈｏｌｅ　Ｗａｆｅｒ）の状態で製造されて個片化される。比較例の固体撮像素子においては、ウェハ内での処理条件のばらつきにより、個々の画素トランジスタの閾値電圧がばらついてしまうことがある。つまり、固体撮像素子のチップ間やチップ内で画素トランジスタの閾値電圧のばらつきが生じる場合がある。
　実施形態５の固体撮像素子１００ｇにおいては、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４の背面に、バックバイアスを印加するバックゲート電極２５１ｓ，２５１ｒ，２５１ａを備える。これにより、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４の閾値電圧を調整して閾値電圧のばらつきを抑制することができる。よって、ノイズが低減される。
　なお、各々のバックゲート電極２５１ｓ，２５１ｒ，２５１ａに電圧を印加するバックバイアス線ＢＢＬを分けることで、バックゲート電極２５１ｓ，２５１ｒ，２５１ａに、それぞれ異なる電圧を印加することもできる。これにより、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４の閾値電圧の制御性がよりいっそう向上する。
　実施形態５の固体撮像素子１００ｇにおいては、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４のゲート電極３２３，３３３，３１３に電圧が印加されているときに、バックゲート電極２５１ｓ，２５１ｒ，２５１ａによりバックバイアスを印加する。これにより、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４の動作マージンを広くとることができ、信頼性が向上する。
　実施形態５の固体撮像素子１００ｇにおいては、バックゲート電極２５１ｓにより選択トランジスタ１０６のオン抵抗を低下させ、選択トランジスタ１０６がオンするタイミングを早める。これにより、ソース線電位ＶＳＬの立ち上がり待ち時間を短縮することができる。
　実施形態５の固体撮像素子１００ｇにおいては、バックゲート電極２５１ｓ，２５１ｒ，２５１ａと、基板３００ｇの主面ＭＳｂとの距離が例えば１０ｎｍ以下である。また、基板３００ｇの半導体領域３０１の厚さが例えば１００ｎｍ以下である。このように、バックゲート電極２５１ｓ，２５１ｒ，２５１ａと、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４との距離が充分に近接しているので、閾値電圧を調整するのに充分なバックバイアス効果が得られる。
（変形例１）
　次に、図５８及び図５９を用いて、実施形態５の変形例１の固体撮像素子について説明する。変形例１の固体撮像素子は、ＳＯＩ基板３００ｈを用いて製造される点が、上述の実施形態５とは異なる。
　図５８及び図５９は、本開示の実施形態５の変形例１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
　図５８（ａ）に示すように、第２の基板として、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板３００ｈを用意する。ＳＯＩ基板３００ｈは、例えばＰ型のシリコン基板等である支持基板３０１ｈｄｌ、支持基板３０１ｈｄｌ上のシリコン酸化層等であるＢＯＸ層３０１ｂｏｘ、及びＢＯＸ層３０１ｂｏｘ上のＰ型のシリコン層等である活性層３０１ａｃｔを備える。ＢＯＸ層３０１ｂｏｘ及び活性層３０１ａｃｔの厚さは例えばそれぞれ数十μｍ程度である。
　図５８（ｂ）に示すように、グラインダＧ等により、支持基板３０１ｈｄｌ側からＳＯＩ基板３００ｈを研削し、ＢＯＸ層３０１ｂｏｘが１０ｎｍ以下残った状態とする。
　図５９（ａ）に示すように、基板２００の絶縁膜２４０上に、１０ｎｍ以下のＢＯＸ層３０１ｂｏｘを有する活性層３０１ａｃｔを、ＢＯＸ層３０１ｂｏｘ側を絶縁膜２４０側に向けて貼り合わせる。
　図５９（ｂ）に示すように、活性層３０１ａｃｔの表面を、厚さが１００ｎｍ以下となるまでグラインダＧ等により研削する。
　これ以降、上述の実施形態５の図５６及び図５７等と同様の処理を行うことにより、変形例１の固体撮像素子が製造される。
　変形例１の固体撮像素子においては、ＳＯＩ基板３００ｈを用いる。これにより、バックゲート電極２５１ｓ，２５１ｒ，２５１ａと、各種画素トランジスタが形成される半導体領域となる活性層３０１ａｃｔとの距離を精度よく制御することができる。
（変形例２）
　次に、図６０用いて、実施形態５の変形例２の固体撮像素子について説明する。変形例２の固体撮像素子は、上述の実施形態５とは異なる材料を用いてバックゲート電極２５２ｓ，２５２ｒ等を形成する。
　図６０は、本開示の実施形態５の変形例２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
　図６０（ａ）に示すように、半導体領域２０４を覆う絶縁膜２４０の表層にエッチング等により溝２５２ｔｒを形成する。
　図６０（ｂ）に示すように、例えばＣＶＤ法にて絶縁膜２４０上にＣｕ膜等の金属膜２５２を形成する。このとき、溝２５２ｔｒ内も金属膜２５２により充填される。
　図６０（ｃ）に示すように、例えばＣＭＰ法にて絶縁膜２４０上の金属膜２５２を除去する。このとき、溝２５２ｔｒ内の金属膜２５２を残すことにより、後に選択トランジスタと対応することとなる位置にバックゲート電極２５２ｓを形成し、後にリセットトランジスタと対応することとなる位置にバックゲート電極２５２ｒを形成する。このとき、後に増幅トランジスタと対応することとなる位置にも図示しないバックゲート電極を形成する。
　これ以降、上述の実施形態５または実施形態５の変形例１と同様の処理を行うことにより、変形例２の固体撮像素子が製造される。
　変形例２の固体撮像素子においては、金属膜２５２を用いてバックゲート電極２５２ｓ，２５２ｒ等を形成する。これにより、より低抵抗のバックゲート電極２５２ｓ，２５２ｒ等が得られる。
［実施形態６］
　図６１は、実施形態１～３，５及びそれらの変形例の固体撮像素子のいずれかを備えた撮像システム２の概略構成の一例を表した図である。つまり、撮像システム２には、上述の実施形態１～３及びそれらの変形例の固体撮像素子のいずれであっても搭載することができる。以下の説明では、実施形態１の固体撮像素子１００を搭載した撮像システム２を例に挙げる。
　撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、実施形態１の固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５、および電源部１４６を備えている。撮像システム２において、固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６は、バスライン１４７を介して相互に接続されている。
　固体撮像素子１００は、入射光に応じた画像データを出力する。ＤＳＰ回路１４１は、固体撮像素子１００から出力される信号である画像データを処理する信号処理回路である。フレームメモリ１４２は、ＤＳＰ回路１４１により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３は、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置からなり、固体撮像素子１００で撮像された動画または静止画を表示する。記憶部１４４は、固体撮像素子１００で撮像された動画または静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４６は、固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、および操作部１４５の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム２における撮像手順について説明する。
　図６２は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザによる操作部１４５の操作等により、撮像システム２は撮像開始を受け付ける（ステップＳ１０１）。すると、操作部１４５は、撮像指令を固体撮像素子１００に送信する（ステップＳ１０２）。固体撮像素子１００のシステム制御回路（図１のシステム制御回路３６等参照）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　固体撮像素子１００は、撮像により得られた画像データをＤＳＰ回路１４１に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１は、固体撮像素子１００から入力された画像データに基づいて、例えばノイズ低減処理などの所定の信号処理を行う（ステップＳ１０４）。ＤＳＰ回路１４１は、所定の信号処理がなされた画像データをフレームメモリ１４２に保持させ、フレームメモリ１４２は、画像データを記憶部１４４に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
　撮像システム２には、小型化もしくは高精細化された固体撮像素子１００が搭載されているので、小型もしくは高精細な撮像システム２を提供することができる。
（応用例１）
　本開示にかかる技術は、様々な製品へ応用することができる。例えば、本開示にかかる技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図６３は、本開示にかかる技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６３に示す例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関または駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波または各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波または信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識もしくは路面上の文字等の物体検出処理、または距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い、または集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０または車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構または制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、または車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０または車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて、駆動力発生装置、ステアリング機構または制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車または対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者または車外に対して、視覚的または聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２、及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図６４は、撮像部１２０３１の設置位置の例を示す図である。
　図６４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１～１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア、及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパまたはバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両、歩行者、障害物、信号機、交通標識、または車線等の検出に用いられる。
　なお、図６４には、撮像部１２１０１～１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパまたはバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１～１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１～１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１～１２１０４の少なくとも１つは、複数の固体撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する固体撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を基に、撮像範囲１２１１１～１２１１４内における各立体物までの距離と、この距離の時間的変化、つまり、車両１２１００に対する相対速度を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度、例えば０ｋｍ／ｈ以上で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、追従停止制御を含む自動ブレーキ制御や、追従発進制御を含む自動加速制御等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１～１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１～１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示にかかる技術が適用され得る移動体制御システムの一例について説明した。本開示にかかる技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記の実施形態１～３及びそれらの変形例にかかる固体撮像素子は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示にかかる技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
（応用例２）
　図６５は、本開示にかかる技術が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図６５では、医師等の術者１１１３１が、内視鏡手術システム１１０００を用いて、診察台１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、この光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって鏡筒１１１０１の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡または側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系、および上述の実施形態１～３及びそれらの変形例の固体撮像素子のいずれかが設けられており、観察対象からの反射光、つまり、観察光は当該光学系によって当該固体撮像素子に集光される。当該固体撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち、観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による照射光の種類、倍率、及び焦点距離等の撮像条件を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開または血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者１１１３１の作業空間の確保の目的で、患者１１１３２の体腔を膨らませるために、気腹チューブ１１１１１を介して体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像またはグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源、またはこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色における各波長の出力強度および出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の固体撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該手法によれば、固体撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。光の強度の変更のタイミングに同期してカメラヘッド１１１０２の固体撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光である白色光に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し、体組織からの蛍光を観察する自家蛍光観察、またはインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光および励起光の少なくともいずれかを供給可能に構成され得る。
　図６６は、図６５に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光されてレンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、固体撮像素子で構成される。撮像部１１４０２を構成する固体撮像素子は、いわゆる単板式の１つであってもよいし、いわゆる多板式の複数であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各固体撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の固体撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各固体撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率および焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。このような制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、撮像画像の倍率および焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能、及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具１１１１０、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、またはこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示にかかる技術が適用され得る内視鏡手術システムの一例について説明した。本開示にかかる技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示にかかる技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
［実施形態７］
　実施形態７について説明するにあたっては、上述の各実施形態とは異なる観点から改めて用語の選択および符号の付与を行った。したがって、以下の用語および符号が指す構成が、上述の各実施形態の同様の用語および同様の符号が指す構成とは異なる場合がある。
（撮像装置１の機能構成）
　図６７は、本開示の実施形態７に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
　図６７の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
　画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本実施形態では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図６７の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図７２等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図６９の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図７０を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
　行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
　列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
　列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
　タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
　画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
　画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
　入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
　入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
　撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
　出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
　出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
　撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
（撮像装置１の概略構成）
　図６８および図６９は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図６８は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図６９は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図６９は、図６８に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図６９に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本実施形態では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本実施形態では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
　画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図６８）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図６８）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本実施形態では、画素回路との呼称を用いる。
　第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図７２の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図６９）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図６８）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図６８，図６９）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図６９）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図６８）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図６８，図６９）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
　図６９は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
　第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図６９においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
　第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図６９）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図６８）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
　なお、図６９では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１０００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
　図７０は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図７０では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図６７参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
　１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図７２に示すように、半導体層（後述の図７２の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図６７参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ｎ型のＣＭＯＳトランジスタである。
　ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、ｎ型のＣＭＯＳトランジスタである。
　なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
　選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図６７参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
　図７１は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図７１には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理回路５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
（撮像装置１の具体的構成）
　図７２は、撮像装置１の第１基板１００、第２基板１００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図７２は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
　第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
　図７３Ａは、第１基板１００の平面構成の一例を表したものである。図７３Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図７２とともに、図７３Ａを用いて第１基板１００の構成について説明する。
　半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図７３Ａ）。詳細は後述するが、この共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
　ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図７３Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
　第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
　転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図７３Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図７３Ａ）。
　半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図７３Ａ，図７３Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full　Trench　Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep　Trench　Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
　半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
　半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
　固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
　半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
　図７３Ｂは、図７３Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図７３Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図７２，図７３Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
　パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図７３Ｂ）。
　パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
　パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
　特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
　特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
　また、図７３Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
　パッド部１２０，１２１は、例えば、ポリシリコン（Poly　Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
　ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
　このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
　一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
　第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図７２）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
　このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
　ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
　パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図７２）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
　受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図７２）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
　第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２０には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
　図７４～図７８は、第２基板２００の平面構成の一例を模式的に表している。図７４には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図７５は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図７６～図７８は、配線層２００Ｔの平面構成の一例を表している。以下、図７２とともに、図７４～図７８を用いて第２基板２００の構成について説明する。図７４および図７５ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１４との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１３との境界が設けられている。
　第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図７２)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図７５）。
　絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図７２）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
　貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線Ｗ１，第２配線Ｗ２，第３配線Ｗ３，第４配線Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図７２）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
　貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図７２）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図７７の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
　絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図７４，図７５）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図７３Ａ，図７５）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　画素共有ユニット５３９は、図７０を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図７２、図７３Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図７２，図７３Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow　Trench　Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウエル領域２１１）が延在している。
　ここで、図７３Ａ，図７３Ｂおよび図７４を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
　撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
　図７３Ａ，図７３Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
　図７４および図７５では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
　例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図７４）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図７４ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図８７参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
　例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図７４）。
　次に、図７３Ｂおよび図７４を参照して、第1基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７３Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図７４の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７３Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図７４の紙面右側）の画素共有ユニット５３９に接続されている。
　例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
　第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図７３Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７３Ｂの紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７３Ｂの紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
　これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図７４に記載の範囲では左右対称であるが、後述する図７５に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
　また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図７５に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
　また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７５の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図７５の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７３Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７５の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図７５の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７３Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
　また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
　図７３Ｂおよび図７５を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図７３Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図７５）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
　増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図７２）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
　配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
　配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
　例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
　次に、図７６～図７８を用いて、配線層２００Ｔの平面構成について説明する。図７６は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図７７は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図７８は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
　例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図７７）。これらの配線は、図７０を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
　例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図７８）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
　コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図６９）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図７２）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
　図７２には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図６９に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
　第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
　ここで、撮像装置１の特徴について説明する。
　一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
　しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
　これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
　複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体基板２００の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
　例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体基板２００において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体基板２００に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
　これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
　ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
　第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
　前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２の基板２００とを前記第１の製造方法を用いて積層し第２の基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
　そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
　このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
（撮像装置１の動作）
　次に、図７９および図８０を用いて撮像装置１の動作について説明する。図７９および図８０は、図６９に各信号の経路を表す矢印を追記したものである。図７９は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図８０は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図７９）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
[効果]
　本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
　また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough　Si　Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　以下、上記の実施形態７に係る撮像装置１の変形例について説明する。以下の変形例では、上記の実施形態７と共通の構成に同一の符号を付して説明する。
（変形例１）
　図８１～図８５は、上記の実施形態７に係る撮像装置１の平面構成の一変形例を表したものである。図８１は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記の実施形態７で説明した図７４に対応する。図８２は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記の実施形態７で説明した図７５に対応する。図８３は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記の実施形態７で説明した図７６に対応する。図８４は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記の実施形態７で説明した図７７に対応する。図８５は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記の実施形態７で説明した図７８に対応する。
　本変形例では、図８２に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記の実施形態７で説明したずれ（図７５）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図７３Ａおよび図７３Ｂに記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図８１～図８５に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記の実施形態７で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記の実施形態７で説明した平面レイアウト（図７３Ａ，図７３Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記の実施形態７および本変形例で説明した配置に限定されるものではない。
（変形例２）
　図８６～図９１は、上記の実施形態７に係る撮像装置１の平面構成の一変形例を表したものである。図８６は、第１基板１００の平面構成を模式的に表しており、上記の実施形態７で説明した図７３Ａに対応する。図８７は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記の実施形態７で説明した図７４に対応する。図８８は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記の実施形態７で説明した図７５に対応する。図８９は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記の実施形態７で説明した図７６に対応する。図９０は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記の実施形態７で説明した図７７に対応する。図９１は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記の実施形態７で説明した図７８に対応する。
　本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図８７等）。この点において、本変形例の撮像装置１の平面構成は、上記の実施形態７で説明した撮像装置１の平面構成と異なっている。
　例えば、第１基板１００の画素共有ユニット５３９は、上記の実施形態７で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図８６）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図８６ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
　別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記の実施形態７で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記の実施形態７で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図８８）。これにより、上記の実施形態７で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図８７）。
　ここで、第２基板２００の画素共有ユニット５３９の外形について、図８７および図８８を参照して説明する。例えば、図８６に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図８８の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図８８の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の共有ユニット５４１の外形は、次の４つの外縁により決まる。
　第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図８８の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図８８の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図８８の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図８８の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図８８の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図８８の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図８８の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図８８の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
　このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
　このような第２基板２００を有する撮像装置１も、上記の実施形態７で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記の実施形態７および本変形例で説明した配置に限定されるものではない。
（変形例３）
　図９２～図９７は、上記の実施形態７に係る撮像装置１の平面構成の一変形例を表したものである。図９２は、第１基板１００の平面構成を模式的に表しており、上記の実施形態７で説明した図７３Ｂに対応する。図９３は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記の実施形態７で説明した図７４に対応する。図９４は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記の実施形態７で説明した図７５に対応する。図９５は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記の実施形態７で説明した図７６に対応する。図９６は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記の実施形態７で説明した図７７に対応する。図９７は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記の実施形態７で説明した図７８に対応する。
　本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図９４）。即ち、上記図８７等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。
　例えば、第１基板１００の画素共有ユニット５３９は、上記の実施形態７で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図９２）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図９２ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図９４）。したがって、上記の実施形態７で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図９３）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図９６）、第４配線層Ｗ４はＶ方向に延在している（図９７）。
　このような第２基板２００を有する撮像装置１も、上記の実施形態７で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記の実施形態７および本変形例で説明した配置に限定されるものではない。例えば、上記の実施形態７および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
（変形例４）
　図９８は、上記の実施形態７に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図９８は、上記の実施形態７で説明した図６９に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と異なっている。
　コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
　次に、図９９および図１００を用いてこの撮像装置１の動作について説明する。図９９には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図１００には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
　このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記の実施形態７で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
（変形例５）
　図１０１は、上記の実施形態７に係る撮像装置１の断面構成の一変形例を表したものである。図１０１は、上記の実施形態７で説明した図７２に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と異なっている。
　この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
　このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記の実施形態７で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
（変形例６）
　図１０２は、上記の実施形態７に係る撮像装置１の画素回路の一変形例を表したものである。図１０２は、上上記の実施形態７で説明した図７０に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と異なっている。
　本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記の実施形態７で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記の実施形態７で説明したのと同様の効果を得ることができる。
（変形例７）
　図１０３は、上記の実施形態７で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図７３Ｂ参照）。
　上記の実施形態７では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図７２参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep　Trench　Isolation）構造を有していてもよい。
［その他の実施形態］
　上述の実施形態１～５等においては、第２の半導体基板の主面ＭＳｂ側を第１の半導体基板に対向させる構成としたが、これに限られない。第２の半導体基板のトランジスタが形成された側の主面ＭＳａを、第１の半導体基板に対向させてもよい。その場合、実施形態１の構成において、第２の半導体基板の基板コンタクト層を上層配線に接続することで接地してもよい。また、実施形態２の構成において、第２の半導体基板の基板コンタクト層を第１の半導体基板に接続することで接地してもよい。
　その他、実施形態１～５及びこれらの変形例は、上述した以外にも、適宜、相互に組み合わせることが可能である。
　また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　光電変換素子を有する第１の半導体基板と、
　前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
　前記第２の半導体基板は、
　第１の主面に前記光電変換素子から出力される電気信号を増幅する増幅トランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている、
固体撮像素子。
（２）
　前記第２の半導体基板は或る導電型を有し、
　低抵抗の前記領域は、前記第２の半導体基板の他の領域よりも高濃度の不純物を含む、
前記（１）に記載の固体撮像素子。
（３）
　前記第２の半導体基板の前記領域から前記第１の半導体基板側へと延びるコンタクトを備える、
前記（１）または（２）に記載の固体撮像素子。
（４）
　前記第２の半導体基板の前記領域から前記第１の半導体基板とは反対側へと延びるコンタクトを備える、
前記（１）または（２）に記載の固体撮像素子。
（５）
　前記第２の半導体基板は、
　前記第１の半導体基板に前記第２の主面側を向けて配置される、
前記（１）～（４）のいずれか１つに記載の固体撮像素子。
（６）
　前記第２の半導体基板の前記領域と前記第１の半導体基板とを接続するコンタクトを備える、
前記（５）に記載の固体撮像素子。
（７）
　前記第２の半導体基板の前記領域は、前記第２の半導体基板に沿う方向に前記第２の半導体基板の外側へと延びる延伸部を有する、
前記（５）に記載の固体撮像素子。
（８）
　前記延伸部は、前記第２の半導体基板の前記第１の主面と同じ側に面する第３の主面を有し、
　一端が前記延伸部の前記第３の主面に接続され、他端が接地されるコンタクトを備える、
前記（７）に記載の固体撮像素子。
（９）
　前記延伸部を貫通し、
　一端が前記第１の半導体基板に接続され、他端が接地されるコンタクトを備える、
前記（７）に記載の固体撮像素子。
（１０）
　一端が前記延伸部の側面に接続され、他端が接地されるコンタクトを備える、
前記（７）に記載の固体撮像素子。
（１１）
　前記第１の半導体基板は、前記光電変換素子から出力される前記電気信号を前記増幅トランジスタに転送する転送トランジスタを有する、
前記（１）～（１０）のいずれか１つに記載の固体撮像素子。
（１２）
　前記転送トランジスタは、前記光電変換素子から出力される前記電気信号を一時的に保持するフローティングディフュージョンを有する、
前記（１１）に記載の固体撮像素子。
（１３）
　前記第２の半導体基板は、
　前記増幅トランジスタのゲートの電位を電源電位にリセットするリセットトランジスタと、
　前記増幅トランジスタで増幅された前記電気信号を信号処理回路へ伝送するか否かを選択する選択トランジスタと、を有する、
前記（１）～（１２）のいずれか１つに記載の固体撮像素子。
（１４）
　前記増幅トランジスタのゲートは前記フローティングディフュージョンに接続される、
前記（１２）に記載の固体撮像素子。
（１５）
　前記増幅トランジスタのゲートは前記リセットトランジスタのソースに接続される、
前記（１３）に記載の固体撮像素子。
（１６）
　第１のトランジスタを有する第１の半導体基板と、
　前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
　前記第２の半導体基板は、
　第１の主面に第２のトランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている、
半導体装置。
（１７）
　前記第２の半導体基板の前記領域は、前記第２の半導体基板に沿う方向に前記第２の半導体基板の外側へと延びる延伸部を有する、
前記（１６）に記載の半導体装置。
（１８）
　前記第１の半導体基板に対向する浮遊基板である第３の半導体基板を備え、
　前記第３の半導体基板は第３のトランジスタを有する、
前記（１６）または（１７）に記載の半導体装置。
（１９）
　前記第１の半導体基板は、
　前記第１のトランジスタと素子分離領域で隔てられ、前記第１のトランジスタとは異なる導電型の第４のトランジスタを有する、
前記（１６）～（１８）のいずれか１つに記載の半導体装置。
（２０）
　前記第２の半導体基板は、
　前記第２のトランジスタと素子分離領域で隔てられ、前記第２のトランジスタとは異なる導電型の第５のトランジスタを有する、
前記（１６）～（１９）のいずれか１つに記載の半導体装置。
（２１）
　光電変換素子を有する第１の半導体基板と、
　前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
　前記第２の半導体基板は、
　第１の主面に前記光電変換素子から出力される電気信号を処理する画素トランジスタと、
　前記第１の主面とは反対側の第２の主面の近傍であって前記画素トランジスタのゲート電極と対応する位置に、所定の電圧が印加される電極と、を備える、
固体撮像素子。
（２２）
　前記電極に前記所定の電圧を印加する配線を備える、
前記（２１）に記載の固体撮像素子。
（２３）
　前記電極は、
　前記所定の電圧が印加されることにより、前記画素トランジスタにバックバイアスを印加するバックゲート電極である、
前記（２１）または（２２）に記載の固体撮像素子。
（２４）
　前記画素トランジスタは、
　前記光電変換素子から出力される電気信号を増幅する増幅トランジスタと、
　前記増幅トランジスタで増幅された電気信号の伝送を制御する選択トランジスタと、
　前記増幅トランジスタのゲート電位を電源電位にリセットするリセットトランジスタと、を含み、
　前記電極は、
　前記増幅トランジスタのゲート電極と対応する位置に配置される第１の電極と、
　前記選択トランジスタのゲート電極と対応する位置に配置される第２の電極と、
　前記リセットトランジスタのゲート電極と対応する位置に配置される第３の電極と、を含む、
前記（２１）～（２３）のいずれか１つに記載の固体撮像素子。
（２５）
　前記第１の電極は、
　前記増幅トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記増幅トランジスタにバックバイアスを印加して前記増幅トランジスタの閾値電圧を制御し、
　前記第２の電極は、
　前記選択トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記選択トランジスタにバックバイアスを印加して前記選択トランジスタの閾値電圧を制御し、
　前記第３の電極は、
　前記リセットトランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記リセットトランジスタにバックバイアスを印加して前記リセットトランジスタの閾値電圧を制御する、
前記（２４）に記載の固体撮像素子。
（２６）
　前記第１～第３の電極は、
　前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタに、それぞれ異なる値のバックバイアスを印加して、前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタのそれぞれの閾値電圧を個別に制御する、
前記（２５）に記載の固体撮像素子。
（２７）
　前記画素トランジスタは選択トランジスタである、
前記（２１）～（２３）のいずれか１つに記載の固体撮像素子。
（２８）
　前記電極は、
　前記選択トランジスタにバックバイアスを印加して、前記選択トランジスタのオン抵抗を異ならせる、
前記（２７）に記載の固体撮像素子。
（２９）
　前記第２の半導体基板の前記第２の主面から前記電極までの距離は１０ｎｍ以下である、
前記（２１）～（２８）のいずれか１つに記載の固体撮像素子。
（３０）
　前記第２の半導体基板の前記第１の主面および前記第２の主面間の距離は１００ｎｍ以下である、
前記（２１）～（２９）のいずれか１つに記載の固体撮像素子。
　１００　固体撮像素子
　２００，３００，３００ｂ，４００　基板
　１０２　光電変換素子
　１０３　転送トランジスタ
　１０４，１０４ｂ　増幅トランジスタ
　１０５　リセットトランジスタ
　１０６　選択トランジスタ
　２５１ａ，２５１ｒ，２５１ｓ，２５２ｒ，２５２ｓ　バックゲート電極
　３０２，３０２ｂ　基板コンタクト層
　３０３　延伸部
　ＢＢＬ　バックバイアス線
　Ｃｂｇａ，Ｃｂｇｒ，Ｃｂｇｓ，Ｃｓｕｂ，Ｃｓｕｂｂ　コンタクト
　ＭＳａ，ＭＳｂ，ＭＳｃ　主面

Claims (20)

  1. 　光電変換素子を有する第１の半導体基板と、
    　前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
    　前記第２の半導体基板は、
    　第１の主面に前記光電変換素子から出力される電気信号を増幅する増幅トランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている、
    固体撮像素子。
  2. 　前記第２の半導体基板は或る導電型を有し、
    　低抵抗の前記領域は、前記第２の半導体基板の他の領域よりも高濃度の不純物を含む、
    請求項１に記載の固体撮像素子。
  3. 　前記第２の半導体基板の前記領域から前記第１の半導体基板側へと延びるコンタクトを備える、
    請求項１に記載の固体撮像素子。
  4. 　前記第２の半導体基板の前記領域から前記第１の半導体基板とは反対側へと延びるコンタクトを備える、
    請求項１に記載の固体撮像素子。
  5. 　前記第２の半導体基板は、
    　前記第１の半導体基板に前記第２の主面側を向けて配置される、
    請求項１に記載の固体撮像素子。
  6. 　前記第２の半導体基板の前記領域と前記第１の半導体基板とを接続するコンタクトを備える、
    請求項５に記載の固体撮像素子。
  7. 　前記第２の半導体基板の前記領域は、前記第２の半導体基板に沿う方向に前記第２の半導体基板の外側へと延びる延伸部を有する、
    請求項５に記載の固体撮像素子。
  8. 　前記延伸部は、前記第２の半導体基板の前記第１の主面と同じ側に面する第３の主面を有し、
    　一端が前記延伸部の前記第３の主面に接続され、他端が接地されるコンタクトを備える、
    請求項７に記載の固体撮像素子。
  9. 　前記延伸部を貫通し、
    　一端が前記第１の半導体基板に接続され、他端が接地されるコンタクトを備える、
    請求項７に記載の固体撮像素子。
  10. 　一端が前記延伸部の側面に接続され、他端が接地されるコンタクトを備える、
    請求項７に記載の固体撮像素子。
  11. 　光電変換素子を有する第１の半導体基板と、
    　前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
    　前記第２の半導体基板は、
    　第１の主面に前記光電変換素子から出力される電気信号を処理する画素トランジスタと、
    　前記第１の主面とは反対側の第２の主面の近傍であって前記画素トランジスタのゲート電極と対応する位置に、所定の電圧が印加される電極と、を備える、
    固体撮像素子。
  12. 　前記電極に前記所定の電圧を印加する配線を備える、
    請求項１１に記載の固体撮像素子。
  13. 　前記電極は、
    　前記所定の電圧が印加されることにより、前記画素トランジスタにバックバイアスを印加するバックゲート電極である、
    請求項１１に記載の固体撮像素子。
  14. 　前記画素トランジスタは、
    　前記光電変換素子から出力される電気信号を増幅する増幅トランジスタと、
    　前記増幅トランジスタで増幅された電気信号の伝送を制御する選択トランジスタと、
    　前記増幅トランジスタのゲート電位を電源電位にリセットするリセットトランジスタと、を含み、
    　前記電極は、
    　前記増幅トランジスタのゲート電極と対応する位置に配置される第１の電極と、
    　前記選択トランジスタのゲート電極と対応する位置に配置される第２の電極と、
    　前記リセットトランジスタのゲート電極と対応する位置に配置される第３の電極と、を含む、
    請求項１１に記載の固体撮像素子。
  15. 　前記第１の電極は、
    　前記増幅トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記増幅トランジスタにバックバイアスを印加して前記増幅トランジスタの閾値電圧を制御し、
    　前記第２の電極は、
    　前記選択トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記選択トランジスタにバックバイアスを印加して前記選択トランジスタの閾値電圧を制御し、
    　前記第３の電極は、
    　前記リセットトランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記リセットトランジスタにバックバイアスを印加して前記リセットトランジスタの閾値電圧を制御する、
    請求項１４に記載の固体撮像素子。
  16. 　前記第１～第３の電極は、
    　前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタに、それぞれ異なる値のバックバイアスを印加して、前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタのそれぞれの閾値電圧を個別に制御する、
    請求項１５に記載の固体撮像素子。
  17. 　前記画素トランジスタは選択トランジスタである、
    請求項１１に記載の固体撮像素子。
  18. 　前記電極は、
    　前記選択トランジスタにバックバイアスを印加して、前記選択トランジスタのオン抵抗を異ならせる、
    請求項１７に記載の固体撮像素子。
  19. 　前記第２の半導体基板の前記第２の主面から前記電極までの距離は１０ｎｍ以下である、
    請求項１１に記載の固体撮像素子。
  20. 　前記第２の半導体基板の前記第１の主面および前記第２の主面間の距離は１００ｎｍ以下である、
    請求項１１に記載の固体撮像素子。
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