JP2024019239A - 固体撮像素子 - Google Patents
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Abstract
【課題】トランジスタを配置するスペースを確保しつつ、積層基板の電位を固定することが可能な固体撮像素子を提案する。【解決手段】本開示にかかる固体撮像素子は、光電変換素子を有する第１の半導体基板と、第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、第２の半導体基板は、第１の主面に光電変換素子から出力される電気信号を増幅する増幅トランジスタを有し、第１の主面とは反対側の第２の主面に第２の半導体基板よりも低抵抗の領域を有し、領域を介して接地されている。【選択図】図２５
Description
本開示は、固体撮像素子に関する。
複数の半導体基板を積層する３次元実装技術がある。例えば固体撮像素子においては、画素領域が形成された第１の半導体基板と、ロジック回路が形成された第２の半導体基板とが積層される構成が知られている（例えば特許文献１参照）。
特許文献１に開示された固体撮像素子では、画素トランジスタを配置するスペースを充分に確保することができない。そこで、例えば光電変換素子が形成される基板と、画素トランジスタが形成される基板とを更に分けて積層することが考えられる。
しかしながら、このような構成では、画素トランジスタが形成される基板の電位が固定されず、画素トランジスタの動作が不安定になってしまう。
そこで、本開示では、トランジスタを配置するスペースを確保しつつ、積層基板の電位を固定することが可能な固体撮像素子を提案する。
本開示にかかる固体撮像素子は、光電変換素子を有する第１の半導体基板と、前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、前記第２の半導体基板は、第１の主面に前記光電変換素子から出力される電気信号を増幅する増幅トランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
［固体撮像素子の概略構成例］
図１～図１９を用いて、固体撮像素子の概略構成例について説明する。
図１～図１９を用いて、固体撮像素子の概略構成例について説明する。
（固体撮像素子の回路構成例）
図１は、本開示の各実施形態に適用される固体撮像素子１の概略構成の一例を示す図である。固体撮像素子１は、受光した光を電気信号に変換して画素信号として出力する。この例では、固体撮像素子１はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサとして構成されている。
図１は、本開示の各実施形態に適用される固体撮像素子１の概略構成の一例を示す図である。固体撮像素子１は、受光した光を電気信号に変換して画素信号として出力する。この例では、固体撮像素子１はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサとして構成されている。
図１に示すように、固体撮像素子１は、第１基板１０、第２基板２０、及び第３基板３０の３つの基板を備えている。固体撮像素子１は、これらの３つの基板を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０、及び第３基板３０は、この順に積層されている。
第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５、及びシステム制御回路３６を有している。ロジック回路３２、より具体的には水平駆動回路３５は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域が形成されていてもよい。
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５の各ブロックの駆動を制御する。
図２～図５は、センサ画素１２および読み出し回路２２の一例を表した図である。以下では、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。ただし、共有単位は画素数を問わない。例えば、後述する実施形態１，２のように、１つのセンサ画素１２の出力が１つの読み出し回路２２に入力されてもよい。また、本例と同様、実施形態３のように、４つのセンサ画素１２の出力が１つの読み出し回路２２に入力されてもよい。
図２に示すように、各センサ画素１２は、互いに共通の構成要素を有している。図２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号１，２，３，４が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与する。各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略する。
各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤに電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本開示の「光電変換素子」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードは転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードは接地線（ＧＮＤ）等の基準電位線に電気的に接続されている。転送トランジスタＴＲのドレインはフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３（図１参照）に電気的に接続されている。転送トランジスタＴＲは、例えばＣＭＯＳトランジスタである。
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。読み出し回路２２の入力端であるリセットトランジスタＲＳＴのソースはフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインは電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートはリセットトランジスタＲＳＴのソースに電気的に接続されている。読み出し回路２２の出力端である選択トランジスタＳＥＬのソースは垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートは画素駆動線２３（図１参照）に電気的に接続されている。
転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷がフローティングディフュージョンＦＤに転送される。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位が電源線ＶＤＤの電位にリセットされる。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬは、例えばＣＭＯＳトランジスタである。
なお、図３に示すように、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースは増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートは画素駆動線２３（図１参照）に電気的に接続されている。読み出し回路２２の出力端である増幅トランジスタＡＭＰのソースは垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートはリセットトランジスタＲＳＴのソースに電気的に接続されている。
また、図４及び図５に示すように、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられていてもよい。ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤのＦＤ容量Ｃが大きければ、増幅トランジスタＡＭＰで変換した際の電圧Ｖが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受け切れない。さらに、増幅トランジスタＡＭＰで変換した際の電圧Ｖが大きくなりすぎないように、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオン／オフ切り替えすることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
図６は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表す図である。複数の読み出し回路２２が、垂直信号線２４の延在方向である列方向に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図６に示すように、４つの読み出し回路２２が、垂直信号線２４の延在方向に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図６では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号１，２，３，４が付与されている。
（固体撮像素子の物理構成例）
図７及び図８は、固体撮像素子１の水平方向の断面構成の一例を表した図である。図７及び図８の上側の図は、図１の第１基板１０の水平方向における断面構成の一例を表す図である。図７及び図８の下側の図は、図１の第２基板２０の水平方向における断面構成の一例を表す図である。図７には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されており、図８には、２×２の４つのセンサ画素１２を４組、第１方向Ｖおよび第２方向Ｈに並べた構成が例示されている。なお、図７及び図８の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされている。また、図７及び図８の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
図７及び図８は、固体撮像素子１の水平方向の断面構成の一例を表した図である。図７及び図８の上側の図は、図１の第１基板１０の水平方向における断面構成の一例を表す図である。図７及び図８の下側の図は、図１の第２基板２０の水平方向における断面構成の一例を表す図である。図７には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されており、図８には、２×２の４つのセンサ画素１２を４組、第１方向Ｖおよび第２方向Ｈに並べた構成が例示されている。なお、図７及び図８の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされている。また、図７及び図８の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
図７及び図８に示すように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において、図７の上下方向である第１方向Ｖ、または、図８の左右方向である第２方向Ｈに帯状に並んで配置されている。なお、図７及び図８には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖまたは第２方向Ｈに２列に並んで配置されている場合が例示されている。第１方向Ｖまたは第２方向Ｈは、マトリクス状に配置された複数のセンサ画素１２の２つの配列方向である行方向および列方向のうち、例えば一方の配列方向である列方向と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、画素分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送トランジスタＴＲのゲート電極ＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つのゲート電極ＴＧによって円環形状となっている。
上述の半導体基板２１のうち複数の貫通配線５４が貫通する部分に存在する絶縁層５３は、第１方向Ｖまたは第２方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖまたは第２方向Ｈに延在するとともに、上記絶縁層５３を介して互いに直交する第１方向Ｖまたは第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、上記絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、上記絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬとによって構成されている。
図９～図１２は、固体撮像素子１の水平面内での配線レイアウトの一例を表した図である。図９～図１２には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図９～図１２に記載の配線は、例えば、上述の画素トランジスタ上に設けられた図示しない配線層において互いに異なる層内に設けられている。配線層は、例えば複数の画素駆動線２３および複数の垂直信号線２４、配線層の表面に露出し、第２基板２０と第３基板３０との電気的な接続に用いられる図示しないパッド電極等を有している。
互いに隣接する４つの貫通配線５４は、例えば、図９に示すように、接続配線５５と電気的に接続されている。互いに隣接する４つの貫通配線５４は、さらに、例えば、接続配線５５および接続部５９を介して、絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
電源線ＶＤＤは、例えば、図１０に示すように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。電源線ＶＤＤは、例えば、接続部５９を介して、第２方向Ｈに並んで配置された各読み出し回路２２の増幅トランジスタＡＭＰのドレイン及びリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２２において、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、配線２５を介して、互いに電気的に接続されている。
図１１に示すように、２本の電源線ＶＳＳは、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。各電源線ＶＳＳは、例えば、第２方向Ｈに並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３が、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。４本の画素駆動線２３の各々は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２に対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧである。つまり、制御線として機能する４本の画素駆動線２３は、第２方向Ｈに並んで配置された各センサ画素１２の転送トランジスタＴＲのゲート電極ＴＧに電気的に接続されている。図１１では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子１，２，３，４が付与されている。
図１２に示すように、垂直信号線２４は、例えば、第１方向Ｖに並んで配置された各読み出し回路２２と対向する位置に配置されている。出力線として機能する垂直信号線２４は、例えば、第１方向Ｖに並んで配置された各読み出し回路２２の出力端である増幅トランジスタＡＭＰのソースに電気的に接続されている。
（変形例１）
図１３及び図１４は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１３及び図１４の上側の図は、図１の第１基板１０の水平方向における断面構成の一変形例であり、図１３の下側の図は、図１の第２基板２０の水平方向における断面構成の一変形例である。なお、図１３及び図１４の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一変形例を表す図に、図１の半導体基板１１の表面構成の一変形例を表す図が重ね合わされている。また、図１３及び図１４の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
図１３及び図１４は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１３及び図１４の上側の図は、図１の第１基板１０の水平方向における断面構成の一変形例であり、図１３の下側の図は、図１の第２基板２０の水平方向における断面構成の一変形例である。なお、図１３及び図１４の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一変形例を表す図に、図１の半導体基板１１の表面構成の一変形例を表す図が重ね合わされている。また、図１３及び図１４の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
図１３及び図１４に示すように、図中の行列状に配置された複数のドットとして示される、複数の貫通配線５４、複数の貫通配線４８、および複数の貫通配線４７は、第１基板１０の面内において、図１３及び図１４の左右方向である第２方向Ｈに帯状に並んで配置されている。なお、図１３及び図１４には、複数の貫通配線５４、複数の貫通配線４８、および複数の貫通配線４７が第２方向Ｈに２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、画素分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となっている。
絶縁層５３は、第２方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第２方向Ｈに延在するとともに、絶縁層５３を介して第２方向Ｈと直交する第１方向Ｖに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。
図１３では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、および選択トランジスタＳＥＬによって構成されている。
図１４では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、およびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、およびＦＤ転送トランジスタＦＤＧによって構成されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第１方向Ｖにずれて配置されている。このようにした場合には、配線２５（図１０参照）を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
（変形例２）
図１５は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１５には、図７の断面構成の一変形例が示されている。
図１５は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１５には、図７の断面構成の一変形例が示されている。
本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（変形例３）
図１６は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１６には、図１５の断面構成の一変形例が示されている。
図１６は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１６には、図１５の断面構成の一変形例が示されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２が、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。本変形例では、さらに、変形例２と同様、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。本変形例では、さらに、複数の貫通配線４７および複数の貫通配線５４が、第２方向Ｈにも配列されている。具体的には、複数の貫通配線４７が、ある読み出し回路２２を共有する４つの貫通配線５４と、その読み出し回路２２の第２方向Ｈに隣接する他の読み出し回路２２を共有する４つの貫通配線５４との間に配置されている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３および貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（変形例４）
図１７は、上記の固体撮像素子１の水平方向の断面構成の一例を表した図である。図１７には、図７の断面構成の一変形例が示されている。
図１７は、上記の固体撮像素子１の水平方向の断面構成の一例を表した図である。図１７には、図７の断面構成の一変形例が示されている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。
マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。画素分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤに接続される貫通配線５４の近傍と、貫通配線４７の近傍に、未形成領域である隙間を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。
図１８は、本変形例にかかる固体撮像素子１の水平方向の断面構成の一例を表した図である。図１８には、図１５の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。
図１９は、本変形例にかかる固体撮像素子１の水平方向の断面構成の一例を表した図である。図１９には、図１６の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。
（変形例５）
図２０は、変形例にかかる固体撮像素子１の回路構成の一例を表した図である。本変形例にかかる固体撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図２０は、変形例にかかる固体撮像素子１の回路構成の一例を表した図である。本変形例にかかる固体撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図２０に示すように、本変形例にかかる固体撮像素子１は、光電変換素子を含む複数のセンサ画素１２が行列状に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、およびシステム制御回路３６を有する構成となっている。
このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、および水平駆動回路３５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、および水平駆動回路３５などに対して与える。
また、垂直駆動回路３３は、画素領域１３の各センサ画素１２とともに、第１基板１０に形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、及びシステム制御回路３６は、第３基板３０に形成される。
センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲを有する構成を用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、すなわち、垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手法として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手法としては、ＤＡＣ３８Ａに限られない。
ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ３４－１～３４－ｍに対して供給する。
なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（不図示）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明する。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（Ｕ／ＤＣＮＴ）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大きくなるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
水平駆動回路３５は、シフトレジスタなどによって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
上記構成の本変形例にかかる列並列ＡＤＣ搭載の固体撮像素子１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
図２１は、図２０の固体撮像素子１を、第１基板１０、第２基板２０、第３基板３０の３つの基板を積層して構成した例を表す。
本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。
また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。
また、第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７、および参照電圧供給部３８が形成されている。
上記構成により、上記図１の構成およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の固体撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
（変形例６）
図２２は、本変形例にかかる固体撮像素子１の断面構成の一変形例を表す。上記図１の構成およびその変形例では、固体撮像素子１は、第１基板１０、第２基板２０、第３基板３０の３つの基板を積層して構成されていた。しかし、上記図１の構成およびその変形例において、固体撮像素子１が、第１基板１０、第２基板２０の２つの基板を積層して構成されていてもよい。
図２２は、本変形例にかかる固体撮像素子１の断面構成の一変形例を表す。上記図１の構成およびその変形例では、固体撮像素子１は、第１基板１０、第２基板２０、第３基板３０の３つの基板を積層して構成されていた。しかし、上記図１の構成およびその変形例において、固体撮像素子１が、第１基板１０、第２基板２０の２つの基板を積層して構成されていてもよい。
このとき、ロジック回路３２は、例えば、図２２に示すように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域が形成されている。シリサイドからなる低抵抗領域は、このように、半導体基板の材料と金属との化合物で形成されている。
これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
図２３は、上記図１の構成およびその変形例にかかる固体撮像素子１の断面構成の一変形例を表す。上記図１の構成およびその変形例にかかる第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域３７が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
［実施形態１］
図２４～図３４を用いて、実施形態１の固体撮像素子について説明する。
図２４～図３４を用いて、実施形態１の固体撮像素子について説明する。
（固体撮像素子の全体構成例）
図２４は、本開示の実施形態１にかかる固体撮像素子１００の断面の一部を示す図である。図２４に示すように、固体撮像素子１００は、基板２００と、基板３００と、基板４００と、が貼り合わされた構造を備える。図２４に示す面５０１は、基板２００と基板３００とが貼り合わされる面を示す。また、図２４に示す面５０２は、基板３００と基板４００とが貼り合わされる面を示す。これらの基板２００～４００は互いに電気的に接続されている。
図２４は、本開示の実施形態１にかかる固体撮像素子１００の断面の一部を示す図である。図２４に示すように、固体撮像素子１００は、基板２００と、基板３００と、基板４００と、が貼り合わされた構造を備える。図２４に示す面５０１は、基板２００と基板３００とが貼り合わされる面を示す。また、図２４に示す面５０２は、基板３００と基板４００とが貼り合わされる面を示す。これらの基板２００～４００は互いに電気的に接続されている。
シリコン基板等の半導体基板である基板２００は、複数の光電変換素子１０２を備える。光電変換素子１０２は、光電変換により、受光した光を受光した光量に応じた電気信号に変換する。１つの光電変換素子１０２は１つの画素に対応する。光電変換素子１０２は、例えばＰＮ接合のフォトダイオードで構成される。１つの光電変換素子１０２が、複数のフォトダイオードを含んでいてもよい。図２４の例では、光電変換素子１０２は、基板２００のＮ型の半導体領域２０１と、その側面を覆うように形成されるＰ型の半導体領域２０２とで構成されている。それぞれの光電変換素子１０２は、画素を分離する画素分離部２０３によって電気的に分離されている。画素分離部２０３は、金属、絶縁膜（例えばＳｉＯ２など）、これらの組み合わせなどで構成される。
光電変換素子１０２の下端、つまり、基板２００の下面は、絶縁膜２１１で覆われている。絶縁膜２１１は、例えば固定電荷を有する膜等で構成されている。絶縁膜２１１の下端には、絶縁膜等である平坦化膜２１３が更に配置されてもよい。絶縁膜２１１は、例えば酸化ハフニウム、酸化タンタル、酸化アルミニウムなどの金属酸化膜である。平坦化膜２１３は、例えば酸化シリコン、窒化シリコンなどの絶縁膜である。絶縁膜２１１及び平坦化膜２１３は、それぞれ複数層設けられてもよい。
絶縁膜２１１の下方にはカラーフィルタ２１２が配置される。カラーフィルタ２１２の下にはオンチップレンズ２１４が配置される。オンチップレンズ２１４は、照射された光を集光する。集光された光はカラーフィルタ２１２を介して光電変換素子１０２へと導かれる。
光電変換素子１０２の上には、Ｐ型の半導体領域２０４（Ｐウェル）が形成されている。図２４の例では、光電変換素子１０２を構成するＰ型の半導体領域２０２は、半導体領域２０４の側面の一部を覆うように突き出ている。ただし、Ｐ型の半導体領域２０２の深さは任意である。例えば半導体領域２０２の上面と半導体領域２０４の下面とが同じ高さであってもよい。
光電変換素子１０２の更に上方には、Ｎ型の転送トランジスタ１０３が配置されている。具体的には、半導体領域２０４の表面近傍には、Ｎ型のドレイン領域２２１およびＮ型のソース領域２２２が形成されている。半導体領域２０４上のＮ型のドレイン領域２２１とＮ型のソース領域２２２との間にはゲート電極２２３が形成されている。これらのドレイン領域２２１、ソース領域２２２、及びゲート電極２２３が、転送トランジスタ１０３を構成している。
図２４の例では、ゲート電極２２３は、光電変換素子１０２を構成するＮ型の半導体領域２０１へ繋がっている。このように、転送トランジスタ１０３は、１つの光電変換素子１０２に対して１つ設けられる。転送トランジスタ１０３は、光電変換素子１０２から出力される電気信号を画素トランジスタへ転送する。
転送トランジスタ１０３のソース領域２２２は、フローティングディフュージョン（ＦＤ）として機能する。フローティングディフュージョンは、光電変換素子１０２から出力される電気信号を一時的に保持する。フローティングディフュージョンとしてのソース領域２２２を含む転送トランジスタ１０３は絶縁膜２４０で覆われている。絶縁膜２４０上には基板３００が配置される。
Ｐ型のシリコン基板等の半導体基板である基板３００は、複数のＮ型の増幅トランジスタ１０４を含む画素トランジスタを備える。増幅トランジスタ１０４等の画素トランジスタは、１つの転送トランジスタ１０３に対して１つ設けられる。画素トランジスタは、光電変換素子１０２で受光した光量に応じた電気信号を読み出す処理を行う。例えば、増幅トランジスタ１０４は、転送トランジスタ１０３により光電変換素子１０２から転送された電気信号を増幅して出力する。
増幅トランジスタ１０４のゲート電極３１３には配線Ｄ１が接続される。配線Ｄ１は、コンタクトＣｆｄを介してフローティングディフュージョンとしての、転送トランジスタ１０３のソース領域２２２に接続される。
図２４の例では、基板３００には、４層に亘って配線Ｄ１～Ｄ４が形成されている。配線Ｄ１は第１層目の最下層に形成される配線である。配線Ｄ４は第４層目の最上層に形成される配線である。なお、配線の層数は４つに限られず、設計条件等に応じて任意に変更可能である。増幅トランジスタ１０４及び配線Ｄ１～Ｄ４は絶縁膜３４０で覆われている。
シリコン基板等の半導体基板である基板４００は、上下が反転されて基板３００の配線Ｄ４上に接合される。図２４の例では、配線Ｄ４と基板４００の配線との接合点５０３は、画素が配置される画素領域に重畳する。基板４００の配線には、複数のロジックトランジスタＴｒが接続される。基板４００の配線およびロジックトランジスタＴｒは絶縁膜４４０に覆われている。基板４００の配線およびロジックトランジスタＴｒにより信号処理回路としてのロジック回路が構成される。ロジック回路は、光電変換素子１０２で生成された電気信号等を処理する、固体撮像素子１００の周辺回路にあたる。
（固体撮像素子の詳細構成例）
次に、図２５を用いて、実施形態１の固体撮像素子１００の詳細構成例について説明する。図２５は、本開示の実施形態１にかかる固体撮像素子１００の基板２００，３００の貼り合わせ位置近傍を示す模式図である。図２５（ａ）は基板２００，３００の貼り合わせ位置近傍を示す断面図であり、（ｂ）は基板３００の上面図である。ただし、図２５（ａ）において、コンタクトＣｇの位置はずらされている。また、図２５（ｂ）において、絶縁膜３４０および配線Ｄ１は省略されている。また、図２５においては、画素トランジスタの例として増幅トランジスタ１０４を示す。
次に、図２５を用いて、実施形態１の固体撮像素子１００の詳細構成例について説明する。図２５は、本開示の実施形態１にかかる固体撮像素子１００の基板２００，３００の貼り合わせ位置近傍を示す模式図である。図２５（ａ）は基板２００，３００の貼り合わせ位置近傍を示す断面図であり、（ｂ）は基板３００の上面図である。ただし、図２５（ａ）において、コンタクトＣｇの位置はずらされている。また、図２５（ｂ）において、絶縁膜３４０および配線Ｄ１は省略されている。また、図２５においては、画素トランジスタの例として増幅トランジスタ１０４を示す。
図２５に示すように、固体撮像素子１００は、光電変換素子１０２を有する第１の半導体基板としての基板２００と、基板２００に絶縁膜２４０を介して対向する第２の半導体基板としての基板３００と、を備える。基板２００は接地されている。すなわち、基板２００の電位は０Ｖに固定されている。基板２００は、ゲート電極２２３と、フローティングディフュージョンとしてのＮ型のソース領域２２２とを備える転送トランジスタ１０３を有する。転送トランジスタ１０３は、例えばＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の電界効果トランジスタ（ＭＯＳＦＥＴ）として構成されている。
基板３００は、第１の主面としての主面ＭＳａに光電変換素子１０２から出力される電気信号を増幅する増幅トランジスタ１０４を有する。増幅トランジスタ１０４は、例えばＭＯＳＦＥＴとして構成されている。増幅トランジスタ１０４は、基板３００に設けられたＮ型のソース領域３１２及びＮ型のドレイン領域３１１を有する。ソース領域３１２及びドレイン領域３１１の間の基板３００上には、増幅トランジスタ１０４のゲート電極３１３が配置されている。ソース領域３１２には図示しない上層の配線と接続されるコンタクトＣｓが設けられている。ドレイン領域３１１にはＣｕ等の配線Ｄ１ａに接続されるコンタクトＣｄが設けられている。ゲート電極３１３にはＣｕ等の配線Ｄ１に接続されるコンタクトＣｇが設けられている。配線Ｄ１にはコンタクトＣｆｄが接続されている。コンタクトＣｆｄの他端は転送トランジスタ１０３のソース領域２２２に接続されている。
基板３００は、主面ＭＳａとは反対側の第２の主面としての主面ＭＳｂに基板３００よりも低抵抗の領域としての基板コンタクト層３０２を有する。具体的には、基板３００は或る導電型、例えばＰ型を有し、基板コンタクト層３０２は、基板３００の他の領域３０１よりも高濃度の不純物を含む。主面ＭＳａに設けられた増幅トランジスタ１０４のＮ型のソース領域３１２及びＮ型のドレイン領域３１１と、主面ＭＳｂに設けられたＰ＋型の基板コンタクト層３０２とは、基板３００の他の領域３０１により隔てられている。ここで、基板コンタクト層３０２は、必ずしも全体が低抵抗である必要はなく、また、高濃度の不純物を含んでいる必要はない。基板コンタクト層３０２のうち、少なくとも一部の領域が、基板３００の他の領域３０１よりも低抵抗であり、また、高濃度の不純物を含んでいればよい。したがって、基板コンタクト層３０２における不純物濃度は基板コンタクト層３０２全体に亘って均一でなくともよい。
基板３００は、基板コンタクト層３０２を介して接地されている。具体的には、固体撮像素子１００は、基板３００の基板コンタクト層３０２から基板２００側へと延びるコンタクトＣｓｕｂを備える。より具体的には、基板３００は、基板２００に主面ＭＳｂ側を向けて配置され、固体撮像素子１００は、基板３００の基板コンタクト層３０２と基板２００とを接続するコンタクトＣｓｕｂを備える。これにより、基板３００は、基板コンタクト層３０２及び基板２００を介して接地されることとなる。すなわち、基板３００の電位は０Ｖに固定されている。
（固体撮像素子の製造処理の例）
次に、図２６～図２８を用いて、実施形態１の固体撮像素子１００の製造処理の例について説明する。図２６～図２８は、本開示の実施形態１にかかる固体撮像素子１００の製造処理の手順の一例を示すフロー図である。なお、図２６～図２８の左図は、固体撮像素子１００の製造処理における断面図である。また、図２６（ａ２）を除く図２６～図２８の右図は、固体撮像素子１００の製造処理における上面図である。
次に、図２６～図２８を用いて、実施形態１の固体撮像素子１００の製造処理の例について説明する。図２６～図２８は、本開示の実施形態１にかかる固体撮像素子１００の製造処理の手順の一例を示すフロー図である。なお、図２６～図２８の左図は、固体撮像素子１００の製造処理における断面図である。また、図２６（ａ２）を除く図２６～図２８の右図は、固体撮像素子１００の製造処理における上面図である。
図２６（ａ１）に示すように、基板２００に、Ｎ型の半導体領域２０１を含む光電変換素子１０２、Ｐ型の半導体領域２０４、転送トランジスタ１０３のゲート電極２２３、フローティングディフュージョンとしてのソース領域２２２を形成する。ゲート電極２２３及びソース領域２２２を絶縁膜２４０で覆う。絶縁膜２４０を貫通させて基板２００に達する貫通孔を形成し、貫通孔にＷ等の導電材料を埋め込むことにより、コンタクトＣｓｕｂを形成する。
図２６（ａ２）に示すように、Ｐ型のシリコン基板等である基板３００の主面ＭＳｂに、基板コンタクト層３０２を形成する。基板コンタクト層３０２は、例えば、イオン注入法、固相拡散法、またはプラズマドーピング法等で形成することができる。
イオン注入法を用いる場合には、例えば１×１０１６／ｃｍ３～１×１０２０／ｃｍ３程度のドーズ量で、基板３００の主面ＭＳｂにボロンを注入し、６００℃～９００℃程度の熱処理を施すことで、基板コンタクト層３０２が形成される。
固相拡散法を用いる場合には、例えばホウケイ酸ガラス（ＢＳＧ）膜等のシリコン酸化膜を、低圧化学気相成長（ＬＰ－ＣＶＤ）法にてＢ２Ｈ６／ＳｉＨ４／Ｏ２ガスで基板３００の主面ＭＳｂに成膜する。そして、９００℃程度の熱処理を施し、基板３００側にボロンを拡散する。その後、フッ酸でＢＳＧ膜を除去することで、基板コンタクト層３０２が形成される。
プラズマドーピング法を用いる場合には、Ｂ２Ｈ６／Ｈｅ混合ガスをプラズマにて励起させ、基板３００の主面ＭＳｂ側にボロンを拡散させることで、基板コンタクト層３０２が形成される。
図２６（ｂ１），（ｂ２）に示すように、基板コンタクト層３０２が形成された基板３００を、主面ＭＳｂ側を基板２００に向けて図２６（ａ１）の基板２００に貼り合わせる。このとき、圧力を０．１ＭＰａ～数ＭＰａ加え、３５０℃～６００℃程度の熱処理を施す。これにより、絶縁膜２４０を介して、基板３００と基板２００とが接合される。なお、基板３００と基板２００との貼り合わせ前に、基板３００の貼り合わせ面および基板２００の貼り合わせ面に、それぞれＯ２プラズマ処理を施してもよい。
図２７（ａ１），（ａ２）に示すように、化学機械研磨（ＣＭＰ）にて基板３００を０．数μｍ～数μｍの厚さまで研削する。
図２７（ｂ１），（ｂ２）に示すように、増幅トランジスタ１０４等の画素トランジスタが形成される領域を残し、基板３００に対して素子分離を行う。具体的には、画素トランジスタが形成される領域にフォトリソグラフィにてレジストパターンを形成し、ドライエッチングにて、その他の領域をエッチングする。レジストパターンをアッシングした後、ＣＶＤ法にてシリコン酸化膜等の絶縁膜３４０を成膜して、基板３００がエッチング除去された部分を埋め戻す。ＣＭＰにて余分な絶縁膜３４０を除去し、基板３００の表面を露出させる。
図２８（ａ１），（ａ２）に示すように、基板３００の主面ＭＳａに増幅トランジスタ１０４を形成する。具体的には、熱酸化法にて、基板３００の表面に図示しないゲート酸化膜を形成する。ＣＶＤ法でポリシリコン膜等を成膜し、フォトリソグラフィにてレジストパターンを形成してポリシリコン膜をエッチングし、レジストパターンをアッシングして、ゲート電極３１３を形成する。ゲート電極３１３の両側の基板３００に、イオン注入によりリンまたはヒ素を注入し、高温急冷アニール（ＲＴＡ）法にて熱処理を施すことにより、ソース領域３１２及びドレイン領域３１１を形成する。
図２８（ｂ１），（ｂ２）に示すように、コンタクトＣｇ，Ｃｓ，Ｃｄ，Ｃｆｄを形成する。具体的には、ＣＶＤ法で、増幅トランジスタ１０４を覆う絶縁膜３４０を更に形成し、ＣＭＰで絶縁膜３４０の表面を平坦化する。フォトリソグラフィにより、絶縁膜３４０の表面にレジストパターンを形成し、ゲート電極３１３、ソース領域３１２、ドレイン領域３１１、基板２００に到達する貫通孔をドライエッチングにて形成する。アッシングによりレジストパターンを除去した後、ＣＶＤ法でＷ膜等を各貫通孔内に充填し、余分なＷ膜をＣＭＰで除去する。
その後、配線Ｄ１～Ｄ４を形成し、ロジックトランジスタＴｒ及び配線が形成された基板４００が接合されて、固体撮像素子１００の製造処理が終了する。
（比較例）
次に、図２９を用いて、比較例１，２の構成と実施形態１の構成とを比較する。図２９は、本開示の実施形態１及び比較例１，２にかかる固体撮像素子を比較する図である。
次に、図２９を用いて、比較例１，２の構成と実施形態１の構成とを比較する。図２９は、本開示の実施形態１及び比較例１，２にかかる固体撮像素子を比較する図である。
特許文献１の固体撮像素子においては、画素領域が形成された半導体基板と、ロジック回路が形成された半導体基板とが接合される。つまり、光電変換素子と画素トランジスタとが同一の半導体基板に形成されている。しかしながら、このような構成では、画素トランジスタを配置するスペースを充分に確保することができない。画素トランジスタのうち、例えば増幅トランジスタのサイズが小さいと、ＲＴＳ（Ｒａｎｄｏｍ Ｔｅｌｅｇｒａｐｈ Ｓｉｇｎａｌ）ノイズ等のノイズレベルを充分に低減することが困難である。
そこで、例えば光電変換素子が形成される基板と、画素トランジスタが形成される基板とを分け、それらを接合することが考えられる。このような構成を比較例１として図２９に示す。ここで、画素トランジスタが形成される基板は、絶縁膜を介してもう一方の基板に接合されるため、基板電位が固定されない浮遊基板となっている。基板電位が不定であると画素トランジスタの動作が不安定になってしまう。これを改善するには、例えば、図２９に示す比較例２のように、素子分離領域ＳＴＩによって増幅トランジスタの形成領域と分離された基板コンタクト層３０２’を設けることが考えられる。基板コンタクト層３０２’を上層の接地線に繋ぐことで基板電位を固定することができる。しかしながら、比較例２の構成では、素子分離領域ＳＴＩ及び基板コンタクト層３０２’に圧迫され、増幅トランジスタのサイズを縮小せざるを得ず、基板を分けた効果が損なわれてしまう。
実施形態１の固体撮像素子１００においては、基板３００の増幅トランジスタ１０４が形成された側とは反対側の主面ＭＳｂに基板３００の電位を固定する基板コンタクト層３０２が配置されている。これにより、主面ＭＳａ側の面積が基板コンタクト層３０２により削減されることが無い。また、基板コンタクト層３０２を分離する素子分離層を別途設ける必要もない。よって、増幅トランジスタ１０４を配置するスペースを確保しつつ、基板３００の電位を固定することができる。
それぞれの構成との比較でみると、増幅トランジスタのサイズ（ＡＭＰ Ｔｒサイズ）は、比較例１：比較例２：実施形態１＝３：１：３であり、実施形態１では比較例１と同等のサイズが得られている。これにより、ＲＴＳノイズのノイズレベルは、比較例１：比較例２：実施形態１＝０．３３：１：０．３３であり、実施形態１では充分に低減されている。
以上のような構成により、実施形態１の固体撮像素子１００においては、光電変換素子１０２と画素トランジスタとを別々の基板２００，３００に分けたことのメリットを充分に活かすことができる。つまり、光電変換素子と画素トランジスタとを同一基板に配置する場合よりも、光電変換素子１０２及び画素トランジスタのいずれの面積をも拡大することができる。また、単位面積あたりの画素数を増加させることができる。
さらに、実施形態１の固体撮像素子１００においては、基板２００と基板３００とをコンタクトＣｆｄを介して接続している。また、基板３００と基板４００とを、基板３００の配線Ｄ４と基板４００の配線とで接続している。これらの構成により、例えば各基板間を基板の周辺領域に設けたシリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）で接続した場合に比べ、基板間接続に必要な面積が小さくて済む。よって、固体撮像素子１００のチップサイズを縮小することができる。または、同じチップサイズで画素領域を拡大することができる。
加えて、実施形態１の固体撮像素子１００においては、コンタクトＣｆｄ及び基板３００の配線Ｄ４と基板４００の配線との接合点５０３を、画素領域内に配置している。これにより、よりいっそうチップサイズを縮小し、または、画素領域を拡大することができる。
ここで、図３０に、各構成のより詳細の上面図を示す。
図３０は、本開示の実施形態１及び比較例２にかかる固体撮像素子の画素トランジスタの配置を示す図である。図３０（ａ）は、比較例２の画素トランジスタが形成された基板の上面図であり、（ｂ）は実施形態１の基板３００の上面図であり、（ｃ）は実施形態１の基板２００の上面図である。ただし、図３０において絶縁膜の一部は省略されている。
図３０（ｃ）に示すように、転送トランジスタ１０３のゲート電極２２３は、略Ｕ字形のクランク状に形成されている。Ｕ字のゲート電極２２３の両端部がそれぞれ２つの光電変換素子１０２上に配置されることで、転送トランジスタ１０３は、光電変換素子１０２からの電気信号を受け取り、増幅トランジスタ１０４へと転送することができる。転送トランジスタ１０３のゲート電極２２３は、コンタクトＣｔｇａ，Ｃｔｇｂを介して上層配線に接続されている。
図３０（ｂ）に示すように、実施形態１の基板３００は、増幅トランジスタ１０４、選択トランジスタ１０６、及びリセットトランジスタ１０５を備える。これまで、画素トランジスタの例として増幅トランジスタ１０４のみを示してきたが、上述のように、画素トランジスタには、リセットトランジスタ１０５、及び選択トランジスタ１０６等も含まれる。
選択トランジスタ１０６は、増幅トランジスタ１０４で増幅された電気信号を処理するため、上層の配線Ｄ１～Ｄ４へと電気信号を伝送するか否かを選択する。選択トランジスタ１０６は、ゲート電極３２３、ソース領域３２２、及びドレイン領域３２１を有する。選択トランジスタ１０６のゲート電極３２３は、増幅トランジスタ１０４のゲート電極３１３と並列に配置され、コンタクトＣｓｇを介して上層の配線Ｄ１～Ｄ４に接続されている。選択トランジスタ１０６のソース領域３２２は、コンタクトＣｓｓを介して上層の配線Ｄ１～Ｄ４に接続されている。選択トランジスタ１０６のドレイン領域３２１は、増幅トランジスタ１０４のソース領域３１２に接続されている。
リセットトランジスタ１０５は、増幅トランジスタ１０４のゲートの電位を電源電位にリセット（初期化）する。リセットトランジスタ１０５は、フローティングディフュージョンの電位をリセットするトランジスタでもある。リセットトランジスタ１０５は、ゲート電極３３３、ソース領域３３２、及びドレイン領域３３１を有する。リセットトランジスタ１０５のゲート電極３３３は、選択トランジスタ１０６のゲート電極３２３と直列に配置され、コンタクトＣｒｇを介して上層の配線Ｄ１～Ｄ４に接続されている。リセットトランジスタ１０５のソース領域３３２は、コンタクトＣｒｓ，Ｃａｇ及び配線Ｄ１を介して増幅トランジスタ１０４のゲート電極３１３に接続されている。リセットトランジスタ１０５のドレイン領域３３１は、コンタクトＣｒｄを介して上層の配線Ｄ１～Ｄ４に接続されている。
増幅トランジスタ１０４のゲート電極３１３は、コンタクトＣａｇ，Ｃｆｄ及び配線Ｄ１を介して転送トランジスタ１０３のソース領域２２２であるフローティングディフュージョンに接続されている。増幅トランジスタ１０４のドレイン領域３１１は、コンタクトＣａｄを介して上層の配線Ｄ１～Ｄ４に接続されている。
図３０（ａ）に示すように、比較例２の構成においても、増幅トランジスタ１０４’と選択トランジスタ１０６’とが並列に配置され、選択トランジスタ１０６’とリセットトランジスタ１０５’とが直列に配置される。しかし、基板上の一部の領域が基板コンタクト層３０２’及び素子分離領域ＳＴＩによって占められてしまうため、増幅トランジスタ１０４’のサイズが制限されてしまう。
このように、増幅トランジスタ以外の画素トランジスタを示す詳細の図においても、比較例２の構成に比べて実施形態１の構成にメリットがあることが明らかである。
（変形例１）
次に、図３１を用いて、実施形態１の変形例１の固体撮像素子について説明する。図３１は、本開示の実施形態１の変形例１にかかる固体撮像素子の基板２００，３００の貼り合わせ位置近傍を示す模式図である。
次に、図３１を用いて、実施形態１の変形例１の固体撮像素子について説明する。図３１は、本開示の実施形態１の変形例１にかかる固体撮像素子の基板２００，３００の貼り合わせ位置近傍を示す模式図である。
図３１に示すように、変形例１の固体撮像素子は、少なくとも１つ以上のＷ等の配線Ｄ０が介在されたコンタクトＣｓｕｂを備える。これにより、基板２００と、基板３００の基板コンタクト層３０２との接続位置を適宜調整することができる。つまり、基板２００と、基板３００の基板コンタクト層３０２との接続位置は垂直方向に重なり合っていなくともよい。
このように構成することで、基板２００と基板３００との相対位置や、それぞれの基板２００，３００内における各要素の配置等の自由度が増す。
（変形例２）
次に、図３２を用いて、実施形態１の変形例２の固体撮像素子について説明する。図３２は、本開示の実施形態１の変形例２にかかる固体撮像素子の基板２００，３００ａの貼り合わせ位置近傍を示す模式図である。
次に、図３２を用いて、実施形態１の変形例２の固体撮像素子について説明する。図３２は、本開示の実施形態１の変形例２にかかる固体撮像素子の基板２００，３００ａの貼り合わせ位置近傍を示す模式図である。
図３２に示すように、変形例２の固体撮像素子は、基板３００ａの主面ＭＳｂの一部に基板コンタクト層３０２ａを有する。このように、基板コンタクト層３０２ａは、基板３００ａの主面ＭＳｂ全体を覆っていなくともよい。基板コンタクト層３０２ａは、原理的には、コンタクトＣｓｕｂが必要とする断面積に、コンタクトＣｓｕｂが接続される際の位置ずれ量を加味した面積を有していればよい。
（変形例３）
次に、図３３を用いて、実施形態１の変形例３の固体撮像素子１１０について説明する。図３３は、本開示の実施形態１の変形例３にかかる固体撮像素子１１０の断面の一部を示す図である。
次に、図３３を用いて、実施形態１の変形例３の固体撮像素子１１０について説明する。図３３は、本開示の実施形態１の変形例３にかかる固体撮像素子１１０の断面の一部を示す図である。
図３３に示すように、変形例２の固体撮像素子１１０においては、転送トランジスタ１０３のゲート電極２２３が、光電変換素子１０２まで繋がらずに、半導体領域２０４上に配置される。つまり、転送トランジスタ１０３が、平面型の転送ゲートとしてのゲート電極２２３を有する形態であってもよい。
（変形例４）
次に、図３４を用いて、実施形態１の変形例４の固体撮像素子１２０について説明する。図３４は、本開示の実施形態１の変形例４にかかる固体撮像素子１２０の断面の一部を示す図である。
次に、図３４を用いて、実施形態１の変形例４の固体撮像素子１２０について説明する。図３４は、本開示の実施形態１の変形例４にかかる固体撮像素子１２０の断面の一部を示す図である。
図３４に示すように、変形例４の固体撮像素子１２０においては、基板３００と基板４００との電気的な接続が、基板２００における周辺領域１４と対向する領域でなされている。周辺領域１４は、基板２００の額縁領域に相当しており、画素領域１３の周縁に設けられている。基板３００は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、基板４００は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。基板３００および基板４００は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
このように、基板３００および基板４００がパッド電極５８，６４同士の接合によって接続されるので、例えば各基板間を基板の周辺領域に設けたＴＳＶで接続した場合に比べ、チップサイズを縮小し、または、画素領域を拡大することができる。
［実施形態２］
次に、図３５～図４４を用いて、実施形態２の固体撮像素子について説明する。実施形態２の固体撮像素子は、基板コンタクト層３０２ｂの形状が実施形態１とは異なる。
次に、図３５～図４４を用いて、実施形態２の固体撮像素子について説明する。実施形態２の固体撮像素子は、基板コンタクト層３０２ｂの形状が実施形態１とは異なる。
（固体撮像素子の詳細構成例）
図３５は、本開示の実施形態２にかかる固体撮像素子の基板２００，３００ｂの貼り合わせ位置近傍を示す模式図である。図３５（ａ）は基板２００，３００ｂの貼り合わせ位置近傍を示す断面図であり、（ｂ）は基板３００ｂの上面図である。ただし、図３５（ａ）において、コンタクトＣｇの位置はずらされている。また、図３５（ｂ）において、絶縁膜３４０および配線Ｄ１は省略されている。また、図３５においては、画素トランジスタの例として増幅トランジスタ１０４ｂを示す。
図３５は、本開示の実施形態２にかかる固体撮像素子の基板２００，３００ｂの貼り合わせ位置近傍を示す模式図である。図３５（ａ）は基板２００，３００ｂの貼り合わせ位置近傍を示す断面図であり、（ｂ）は基板３００ｂの上面図である。ただし、図３５（ａ）において、コンタクトＣｇの位置はずらされている。また、図３５（ｂ）において、絶縁膜３４０および配線Ｄ１は省略されている。また、図３５においては、画素トランジスタの例として増幅トランジスタ１０４ｂを示す。
図３５に示すように、基板３００ｂは、第１の主面としての主面ＭＳａとは反対側の第２の主面としての主面ＭＳｂに基板３００ｂよりも低抵抗の領域としての基板コンタクト層３０２ｂを有する。具体的には、基板３００ｂは或る導電型、例えばＰ型を有し、基板コンタクト層３０２ｂは、基板３００ｂの他の領域３０１ｂよりも高濃度の不純物を含む。すなわち、基板コンタクト層３０２ｂはＰ＋型である。ここで、基板コンタクト層３０２ｂのうち、少なくとも一部の領域が、基板３００ｂの他の領域３０１ｂよりも低抵抗であり、また、高濃度の不純物を含んでいればよい。
基板３００ｂの基板コンタクト層３０２ｂは、基板３００ｂに沿う方向に基板３００ｂの外側へと延びる延伸部３０３を有する。基板３００ｂに沿う方向とは、基板３００ｂに対して水平な方向を含む。つまり、延伸部３０３は、基板３００ｂに対して水平な方向または略水平な方向に、基板３００ｂの外側へ向かって延びている。換言すれば、延伸部３０３は基板３００ｂの側面から突出している。
基板３００ｂは、基板コンタクト層３０２ｂを介して接地されている。具体的には、実施形態２の固体撮像素子は、基板３００ｂの基板コンタクト層３０２ｂから基板２００とは反対側へと延びるコンタクトＣｓｕｂｂを備える。より具体的には、延伸部３０３は、基板３００ｂの主面ＭＳａと同じ側に面する第３の主面としての主面ＭＳｃを有し、一端が延伸部３０３の主面ＭＳｃに接続され、他端が接地されるコンタクトＣｓｕｂｂを備える。延伸部３０３の主面ＭＳｃ上には、基板３００ｂの他の領域３０１ｂ等は存在しない。よって、延伸部３０３の主面ＭＳｃに接続されるコンタクトＣｓｕｂｂを上層に延ばして配線Ｄ１等に接続することができる。これにより、基板コンタクト層３０２ｂ、コンタクトＣｓｕｂｂ、配線Ｄ１～Ｄ４を介して接地線に接続し、基板３００ｂを接地することができる。つまり、基板３００ｂの電位は０Ｖに固定される。
基板３００ｂは、主面ＭＳａに光電変換素子１０２から出力される電気信号を増幅する増幅トランジスタ１０４ｂを有する。増幅トランジスタ１０４ｂは、例えばＭＯＳＦＥＴとして構成されている。増幅トランジスタ１０４ｂは、基板３００ｂに設けられたＮ型のソース領域３１２ｂ及びＮ型のドレイン領域３１１ｂを有する。ソース領域３１２ｂ及びドレイン領域３１１ｂの間の基板３００ｂ上には、増幅トランジスタ１０４ｂのゲート電極３１３ｂが配置されている。基板３００ｂの主面ＭＳａの面積は、例えば基板コンタクト層３０２ｂの延伸部３０３の面積分小さくなる。これに応じて、増幅トランジスタ１０４ｂのサイズも若干小さくなる。増幅トランジスタ１０４ｂのサイズは、実施形態１の増幅トランジスタ１０４よりも小さく、比較例２の増幅トランジスタよりも大きい。
（固体撮像素子の製造処理の例）
次に、図３６及び図３７を用いて、実施形態２の固体撮像素子の製造処理の例について説明する。図３６及び図３７は、本開示の実施形態２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。なお、図３６及び図３７の左図は、固体撮像素子の製造処理における断面図である。また、図３６及び図３７の右図は、固体撮像素子の製造処理における上面図である。
次に、図３６及び図３７を用いて、実施形態２の固体撮像素子の製造処理の例について説明する。図３６及び図３７は、本開示の実施形態２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。なお、図３６及び図３７の左図は、固体撮像素子の製造処理における断面図である。また、図３６及び図３７の右図は、固体撮像素子の製造処理における上面図である。
実施形態２の固体撮像素子は、上述の実施形態１の図２６～図２７までと同様の製造処理を経る。ここでは、それ以降の製造処理の例について説明する。
図３６（ａ１），（ａ２）に示すように、素子分離が行われた基板３００ｂに対し、基板コンタクト層３０２ｂに延伸部３０３を形成する。具体的には、フォトリソグラフィにより、基板３００ｂの延伸部３０３に対応する位置が開口したレジストパターンを形成し、ドライエッチングにて開口部の基板３００ｂをエッチングし、レジストパターンをアッシングする。これにより、延伸部３０３の主面ＭＳｃが露出する。
図３６（ｂ１），（ｂ２）に示すように、ＣＶＤ法にて延伸部３０３の主面ＭＳｃ上にシリコン酸化膜等の絶縁膜３４０を成膜して、基板３００ｂがエッチング除去された部分を埋め戻す。ＣＭＰにて余分な絶縁膜３４０を除去し、基板３００ｂの表面を露出させる。
図３７（ａ１），（ａ２）に示すように、実施形態１の増幅トランジスタ１０４と同様の手法で、基板３００ｂの主面ＭＳａに増幅トランジスタ１０４ｂを形成する。
図３７（ｂ１），（ｂ２）に示すように、実施形態１と同様に、コンタクトＣｇ，Ｃｓ，Ｃｄ，Ｃｆｄを形成する。また、コンタクトＣｓｕｂｂも、他のコンタクトＣｇ，Ｃｓ，Ｃｄ，Ｃｆｄと同様の手法により形成することができる。
その後、配線Ｄ１～Ｄ４を形成し、ロジックトランジスタＴｒ及び配線が形成された基板４００が接合されて、実施形態２の固体撮像素子の製造処理が終了する。
（比較例）
次に、図３８を用いて、上述の比較例１，２の構成と実施形態２の構成とを比較する。図３８は、本開示の実施形態２及び比較例１，２にかかる固体撮像素子を比較する図である。
次に、図３８を用いて、上述の比較例１，２の構成と実施形態２の構成とを比較する。図３８は、本開示の実施形態２及び比較例１，２にかかる固体撮像素子を比較する図である。
実施形態２の固体撮像素子においては、主面ＭＳｂに配置された基板コンタクト層３０２ｂの主面ＭＳａと同じ側に面する主面ＭＳｃ側に、コンタクトＣｓｕｂｂが接続される。したがって、基板コンタクト層３０２ｂが延伸部３０３を有する分だけ増幅トランジスタ１０４ｂが縮小されるものの、比較例１，２と比べ、依然、優位性を有する。
増幅トランジスタのサイズ（ＡＭＰ Ｔｒサイズ）は、比較例１：比較例２：実施形態２＝３：１：２であり、実施形態２では比較例２よりも大きいサイズが得られている。これにより、ＲＴＳノイズのノイズレベルは、比較例１：比較例２：実施形態２＝０．３３：１：０．５であり、実施形態２においても充分に低減されている。
ここで、図３９に、各構成のより詳細の上面図を示す。
図３９は、本開示の実施形態２及び比較例２にかかる固体撮像素子の画素トランジスタの配置を示す図である。図３９（ａ）は比較例２の画素トランジスタが形成された基板の上面図であり、（ｂ）は実施形態２の基板３００ｂの上面図であり、（ｃ）は実施形態２の基板２００の上面図である。ただし、図３９において絶縁膜の一部は省略されている。
図３９（ｃ）に示すように、実施形態２の固体撮像素子も、実施形態１と同様の構成の基板２００を備える。
図３９（ｂ）に示すように、実施形態２の固体撮像素子も、実施形態１と略同様に配置される、増幅トランジスタ１０４ｂ、選択トランジスタ１０６、及びリセットトランジスタ１０５を備える。実施形態２の固体撮像素子においては、基板３００ｂの一部の領域を基板コンタクト層３０２ｂの延伸部３０３が占め、その分、増幅トランジスタ１０４ｂが縮小されている点が、実施形態１とは異なる。
図４０に、図３９の各部断面図を示す。
図４０は、本開示の実施形態２にかかる固体撮像素子の各要素間の接続を示す図である。図４０（ａ）は実施形態２の基板３００ｂの上面図であり、（ｂ）は（ａ）のＡ－Ａ’線断面図であり、（ｃ）は（ａ）のＢ－Ｂ’線断面図であり、（ｄ）は（ａ）のＣ－Ｃ’線断面図である。
図４０（ｂ）に示すように、基板コンタクト層３０２ｂは、延伸部３０３において、コンタクトＣｓｕｂｂを介して上層の配線Ｄ１～Ｄ４に接続され、接地される。増幅トランジスタ１０４ｂのドレイン領域３１１ｂは、コンタクトＣａｄを介して上層の配線Ｄ１～Ｄ４に接続される。選択トランジスタ１０６のソース領域３２２は、コンタクトＣｓｓを介して上層の配線Ｄ１～Ｄ４に接続される。
図４０（ｃ）に示すように、転送トランジスタ１０３のフローティングディフュージョンとしてのソース領域２２２は、コンタクトＣｆｄを介して配線Ｄ１に接続されている。図示されないが、配線Ｄ１は増幅トランジスタ１０４ｂのゲート電極３１３ｂに接続されている。転送トランジスタ１０３のゲート電極２２３は、コンタクトＣｔｇａを介してＷ等の配線Ｄ０に接続される。配線Ｄ０は、コンタクトＣｔｇｂを介して上層配線に接続される。
図４０（ｄ）に示すように、リセットトランジスタ１０５のソース領域３３２は、コンタクトＣｒｓを介して配線Ｄ１に接続されている。図示されないが、上述のように、配線Ｄ１は増幅トランジスタ１０４ｂのゲート電極３１３ｂに接続されている。リセットトランジスタ１０５のドレイン領域３３１は、コンタクトＣｒｄを介して上層の配線Ｄ１～Ｄ４に接続される。
（変形例１）
次に、図４１を用いて、実施形態２の変形例１の固体撮像素子について説明する。図４１は、本開示の実施形態２の変形例１にかかる固体撮像素子の基板２００，３００ｃの貼り合わせ位置近傍を示す模式図である。
次に、図４１を用いて、実施形態２の変形例１の固体撮像素子について説明する。図４１は、本開示の実施形態２の変形例１にかかる固体撮像素子の基板２００，３００ｃの貼り合わせ位置近傍を示す模式図である。
図４１に示すように、変形例１の固体撮像素子は、延伸部３０３ｃを貫通し、一端が基板２００に接続され、他端が接地されるコンタクトＣｓｕｂｃを備える。つまり、基板３００ｃの基板コンタクト層３０２ｃは、コンタクトＣｓｕｂｃを貫通させる延伸部３０３ｃを有する。コンタクトＣｓｕｂｃは、上層の配線Ｄ１～Ｄ４を介して接地線に接続される。基板２００は、コンタクトＣｓｕｂｃを介して接地されている。基板３００ｃは、基板コンタクト層３０２ｃの延伸部３０３ｃ、及びコンタクトＣｓｕｂｃを介して接地されている。
このように構成することで、基板２００と基板３００ｃとを共通の構成を使って接地することができ、配線構造をよりシンプルにすることができる。また、接地にかかる構成の占める容積を低減することができる。
（変形例２）
次に、図４２及び図４３を用いて、実施形態２の変形例２の固体撮像素子について説明する。図４２は、本開示の実施形態２の変形例２にかかる固体撮像素子の基板２００，３００ｄの貼り合わせ位置近傍を示す模式図である。
次に、図４２及び図４３を用いて、実施形態２の変形例２の固体撮像素子について説明する。図４２は、本開示の実施形態２の変形例２にかかる固体撮像素子の基板２００，３００ｄの貼り合わせ位置近傍を示す模式図である。
図４２に示すように、変形例２の固体撮像素子は、一端が延伸部３０３ｄの側面に接続され、他端が接地されるコンタクトＣｓｕｂｄを備える。つまり、基板３００ｄの基板コンタクト層３０２ｄは、コンタクトＣｓｕｂｄが側面に接続される延伸部３０３ｄを有する。コンタクトＣｓｕｂｄは、上層の配線Ｄ１～Ｄ４を介して接地線に接続される。基板３００ｄは、基板コンタクト層３０２ｄの延伸部３０３ｄ、及びコンタクトＣｓｕｂｄを介して接地されている。
基板３００ｄは、第１の主面としての主面ＭＳａに光電変換素子１０２から出力される電気信号を増幅する増幅トランジスタ１０４ｄを有する。増幅トランジスタ１０４ｄは、例えばＭＯＳＦＥＴとして構成されている。増幅トランジスタ１０４ｄは、基板３００ｄに設けられたＮ型のソース領域３１２ｄ及びＮ型のドレイン領域３１１ｄを有する。ソース領域３１２ｄ及びドレイン領域３１１ｄの間の基板３００ｄ上には、増幅トランジスタ１０４ｄのゲート電極３１３ｄが配置されている。
このように構成することで、基板コンタクト層３０２ｄの延伸部３０３ｄが、コンタクトＣｓｕｂｄの断面積に接続の際の位置ずれ量を加味した面積を有している必要が無く、延伸部３０３ｄを、実施形態２における延伸部３０３よりも小さく構成することができる。これに伴い、増幅トランジスタ１０４ｄのサイズは若干大きくすることができる。増幅トランジスタ１０４ｄのサイズは、実施形態１の増幅トランジスタ１０４よりも小さく、実施形態２の増幅トランジスタ１０４ｂよりも大きい。
図４３を用いて、上述の比較例１，２の構成と変形例２の構成とを比較する。図４３は、本開示の実施形態２、その変形例２、及び比較例１，２にかかる固体撮像素子を比較する図である。
変形例２の固体撮像素子においては、主面ＭＳｂに配置された基板コンタクト層３０２ｄの側面にコンタクトＣｓｕｂｄが接続される。したがって、比較例１，２と比べ、実施形態２の固体撮像素子よりも更に優位性を有する。
増幅トランジスタのサイズ（ＡＭＰ Ｔｒサイズ）は、比較例１：比較例２：実施形態２：変形例２＝３：１：２：２．５であり、変形例２では実施形態２よりも大きいサイズが得られている。これにより、ＲＴＳノイズのノイズレベルは、比較例１：比較例２：実施形態２：変形例２＝０．３３：１：０．５：０．４であり、変形例２は実施形態２よりも更に良好なノイズレベルを有する。
（変形例３）
次に、図４４を用いて、実施形態２の変形例３の固体撮像素子について説明する。図４４は、本開示の実施形態２の変形例３にかかる固体撮像素子の基板２００ｅ，３００ｅの貼り合わせ位置近傍を示す模式図である。
次に、図４４を用いて、実施形態２の変形例３の固体撮像素子について説明する。図４４は、本開示の実施形態２の変形例３にかかる固体撮像素子の基板２００ｅ，３００ｅの貼り合わせ位置近傍を示す模式図である。
図４４（ａ）の断面図、及び（ｂ）の上面図に示すように、変形例３の固体撮像素子においては、光電変換素子１０２及びそれに対応する転送トランジスタ１０３の個数に応じて、増幅トランジスタ１０４ｅの数を増やしていくことができる。
具体的には、基板２００ｅは、光電変換素子１０２－１及びそれに対応する転送トランジスタ１０３－１と、光電変換素子１０２－２及びそれに対応する転送トランジスタ１０３－２と、光電変換素子１０２－３及びそれに対応する転送トランジスタ１０３－３と、を有する。
基板３００ｅは、光電変換素子１０２－１及び転送トランジスタ１０３－１に対応する増幅トランジスタ１０４ｅ－１を有する。また、基板３００ｅは、光電変換素子１０２－２及び転送トランジスタ１０３－２に対応する増幅トランジスタ１０４ｅ－２を有する。また、基板３００ｅは、光電変換素子１０２－３及び転送トランジスタ１０３－３に対応する増幅トランジスタ１０４ｅ－３を有する。
それぞれの増幅トランジスタ１０４ｅ－１～１０４ｅ－３の設けられた領域は、基板３００ｅ底面の基板コンタクト層３０２ｅで接続されている。増幅トランジスタ１０４ｅ－１の設けられた領域と増幅トランジスタ１０４ｅ－２の設けられた領域とは、基板コンタクト層３０２ｅの延伸部３０３ｅ－２で接続されている。増幅トランジスタ１０４ｅ－２の設けられた領域と増幅トランジスタ１０４ｅ－３の設けられた領域とは、基板コンタクト層３０２ｅの延伸部３０３ｅ－３で接続されている。
増幅トランジスタ１０４ｅ－１近傍の延伸部３０３ｅ－１には、基板３００ｅを接地するコンタクトＣｓｕｂｅ－１が接続されている。増幅トランジスタ１０４ｅ－２近傍の延伸部３０３ｅ－２には、基板３００ｅを接地するコンタクトＣｓｕｂｅ－２が接続されている。また、延伸部３０３ｅ－２には、転送トランジスタ１０３－１のフローティングディフュージョンと増幅トランジスタ１０４ｅ－１のゲート電極とを接続するＣｆｄ－１を貫通させる貫通孔３０３ｔｈ－２が設けられている。増幅トランジスタ１０４ｅ－３近傍の延伸部３０３ｅ－３には、基板３００ｅを接地するコンタクトＣｓｕｂｅ－３が接続されている。また、延伸部３０３ｅ－３には、転送トランジスタ１０３－２のフローティングディフュージョンと増幅トランジスタ１０４ｅ－２のゲート電極とを接続するＣｆｄ－２を貫通させる貫通孔３０３ｔｈ－３が設けられている。
このように構成することで、光電変換素子１０２及び転送トランジスタ１０３の個数が増加しても、それに応じて、増幅トランジスタ１０４ｅの個数を増やしていくことができる。図４４の例では、３つの光電変換素子１０２、３つの転送トランジスタ１０３、及び３つの増幅トランジスタ１０４ｅが１対１で対応することとしたが、これらの要素の個数は３つに限られない。これらの要素の個数は２つでもよく、４つ以上でもよい。
［実施形態３］
次に、図４５及び図４６を用いて、実施形態３の固体撮像素子１００ｆについて説明する。実施形態３の固体撮像素子１００ｆは、複数の光電変換素子１０２が１つに集約されて取り扱われる点が、実施形態１，２とは異なる。
次に、図４５及び図４６を用いて、実施形態３の固体撮像素子１００ｆについて説明する。実施形態３の固体撮像素子１００ｆは、複数の光電変換素子１０２が１つに集約されて取り扱われる点が、実施形態１，２とは異なる。
図４５は、本開示の実施形態３にかかる固体撮像素子１００ｆの一部を示す図である。図４５（ａ）は、基板２００の上面の一部を示す図であり、（ｂ）は固体撮像素子１００ｆの断面の一部を示す図である。
図４５（ａ）に示すように、基板２００においては、４つの光電変換素子１０２にそれぞれ対応する４つの転送トランジスタ１０３が、４つの光電変換素子１０２が集合する中央付近に配置されている。また、４つの転送トランジスタ１０３のフローティングディフュージョンであるソース領域２２２が、４つの転送トランジスタ１０３に取り囲まれて互いに近接する配置となっている。
図４５（ａ），（ｂ）に示すように、これらの４つのソース領域２２２は、基板２００の上方で配線Ｄｘにより１つに集約されている。具体的には、配線Ｄｘは、それぞれのソース領域２２２に接続される４つの脚部Ｄｆを有している。また、配線Ｄｘの上部には、１つのコンタクトＣｆｄが接続されている。コンタクトＣｆｄの他端は配線Ｄ１に接続されている。
基板３００ｆは、４つの光電変換素子１０２及び４つの転送トランジスタ１０３に対応する画素トランジスタを１つずつ有する。すなわち、基板３００ｆは、４つの光電変換素子１０２及び４つの転送トランジスタ１０３に対して、１つの増幅トランジスタ１０４ｆ、１つのリセットトランジスタ１０５ｆ、図示しない１つの選択トランジスタを有する。
コンタクトＣｆｄが接続される配線Ｄ１は、増幅トランジスタ１０４ｆのゲート電極３１３ｆに接続される。また、配線Ｄ１は、増幅トランジスタ１０４ｆのゲート電極３１３ｆと、リセットトランジスタ１０５ｆのソース領域３３２ｆとを接続する。
このような固体撮像素子１００ｆに対しても、上述の実施形態１，２等の構成を適用することができる。図４６は、本開示の実施形態１，２及び比較例２の構成を実施形態３にかかる固体撮像素子１００ｆに適用した場合の比較図である。
図４６に示すように、増幅トランジスタのサイズ（ＡＭＰ Ｔｒサイズ）は、比較例２：実施形態１：実施形態２＝１：２：１．５であり、ＲＴＳノイズのノイズレベルは、比較例２：実施形態１：実施形態２＝１：０．５：０．６７である。
このように、実施形態３に対する実施形態１の適用例は、比較例２の適用例に比べて、増幅トランジスタのサイズ、及びＲＴＳノイズのノイズレベルともに優れている。実施形態３に対する実施形態２の適用例は、比較例２の適用例に比べて、増幅トランジスタのサイズ、及びＲＴＳノイズのノイズレベルともに優れている。実施形態３に対する実施形態１の適用例は、実施形態２の適用例よりも、増幅トランジスタのサイズ、及びＲＴＳノイズのノイズレベルともに、いっそう優れている。
［実施形態４］
上述の実施形態１，２等の構成は、ＭＯＳＦＥＴ等のトランジスタを有する半導体装置に対しても適用可能である。図４７及び図４８にそれぞれの適用例を示す。
上述の実施形態１，２等の構成は、ＭＯＳＦＥＴ等のトランジスタを有する半導体装置に対しても適用可能である。図４７及び図４８にそれぞれの適用例を示す。
図４７は、本開示の実施形態１の構成を実施形態４にかかる半導体装置に適用した場合の基板５００，６００ａの貼り合わせ位置近傍を示す模式図である。
図４７に示すように、実施形態４の半導体装置は、第１のトランジスタとしてのトランジスタ５３０を有する第１の半導体基板としての基板５００を備える。シリコン基板等である基板５００は接地されている。すなわち、基板５００の電位は０Ｖに固定されている。トランジスタ５３０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ５３０は、ゲート電極５３３、Ｎ型のソース領域５３２、及びＮ型のドレイン領域５３１を備える。ゲート電極５３３には、上層配線に接続されるコンタクト５３３ｃが設けられている。ソース領域５３２には、上層配線に接続されるコンタクト５３２ｃが設けられている。ドレイン領域５３１には、上層配線に接続されるコンタクト５３１ｃが設けられている。また、基板５００は、トランジスタ５３０が配置される領域とは素子分離領域５２０で分離されたＰ＋型の基板コンタクト層５１０を有する。
また、実施形態４の半導体装置は、基板５００に絶縁膜５８０を介して対向する第２の半導体基板としての基板６００ａを備える。すなわち、基板６００ａと基板５００とは接合されている。図４７に示す面５６１は、基板６００ａと基板５００とが接合される面を示す。
基板６００ａは、第１の主面としての主面ＭＳａに第２のトランジスタとしてのトランジスタ６３０を有する。トランジスタ６３０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ６３０は、ゲート電極６３３、Ｎ型のソース領域６３２、及びＮ型のドレイン領域６３１を備える。ゲート電極６３３には、上層配線に接続されるコンタクト６３３ｃが設けられている。ソース領域６３２には、上層配線に接続されるコンタクト６３２ｃが設けられている。ドレイン領域６３１には、上層配線に接続されるコンタクト６３１ｃが設けられている。トランジスタ６３０は、絶縁膜６８１に覆われている。
基板６００ａは、主面ＭＳａとは反対側の第２の主面としての主面ＭＳｂに基板６００ａよりも低抵抗の領域としての基板コンタクト層６１１を有する。具体的には、基板６００ａは或る導電型、例えばＰ型を有し、基板コンタクト層６１１は、基板６００ａの他の領域６３４よりも高濃度の不純物を含む。すなわち、主面ＭＳａに設けられたトランジスタ６３０のＮ型のソース領域６３２及びＮ型のドレイン領域６３１と、主面ＭＳｂに設けられたＰ＋型の基板コンタクト層６１１とは、基板６００ａの他の領域６３４により隔てられている。ここで、基板コンタクト層６１１のうち、少なくとも一部の領域が、基板６００ａの他の領域６３４よりも低抵抗であり、また、高濃度の不純物を含んでいればよい。
基板６００ａは、基板コンタクト層６１１を介して接地されている。具体的には、実施形態４の半導体装置は、基板６００ａの基板コンタクト層６１１から基板５００側へと延びるコンタクト６１１ｃを備える。より具体的には、基板６００ａは、基板５００に主面ＭＳｂ側を向けて配置され、半導体装置は、基板６００ａの基板コンタクト層６１１と基板５００の基板コンタクト層５１０とを接続するコンタクト６１１ｃを備える。これにより、基板６００ａは、基板コンタクト層６１１及び基板５００を介して接地されることとなる。すなわち、基板６００ａの電位は０Ｖに固定されている。
図４８は、本開示の実施形態２の構成を実施形態４にかかる半導体装置に適用した場合の基板５００，６００ｂの貼り合わせ位置近傍を示す模式図である。
図４８に示すように、実施形態４の半導体装置は、基板５００に絶縁膜５８０を介して対向する第２の半導体基板としての基板６００ｂを備える。すなわち、基板６００ｂと基板５００とは接合されている。図４８に示す面５６２は、基板６００ｂと基板５００とが接合される面を示す。
基板６００ｂは、第１の主面としての主面ＭＳａに第２のトランジスタとしてのトランジスタ６４０を有する。トランジスタ６４０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ６４０は、ゲート電極６４３、Ｎ型のソース領域６４２、及びＮ型のドレイン領域６４１を備える。ゲート電極６４３には、上層配線に接続されるコンタクト６４３ｃが設けられている。ソース領域６４２には、上層配線に接続されるコンタクト６４２ｃが設けられている。ドレイン領域６４１には、上層配線に接続されるコンタクト６４１ｃが設けられている。トランジスタ６４０は、絶縁膜６８２に覆われている。
基板６００ｂは、主面ＭＳａとは反対側の第２の主面としての主面ＭＳｂに基板６００ｂよりも低抵抗の領域としての基板コンタクト層６１２を有する。具体的には、基板６００ｂは或る導電型、例えばＰ型を有し、基板コンタクト層６１２は、基板６００ｂの他の領域６４４よりも高濃度の不純物を含む。すなわち、主面ＭＳａに設けられたトランジスタ６４０のＮ型のソース領域６４２及びＮ型のドレイン領域６４１と、主面ＭＳｂに設けられたＰ＋型の基板コンタクト層６１２とは、基板６００ｂの他の領域６４４により隔てられている。ここで、基板コンタクト層６１２のうち、少なくとも一部の領域が、基板６００ｂの他の領域６４４よりも低抵抗であり、また、高濃度の不純物を含んでいればよい。
基板６００ｂの基板コンタクト層６１２は、基板６００ｂに沿う方向に基板６００ｂの外側へと延びる延伸部６１３を有する。
基板６００ｂは、基板コンタクト層６１２を介して接地されている。具体的には、実施形態４の半導体装置は、基板６００ｂの基板コンタクト層６１２から基板５００とは反対側へと延びるコンタクト６１２ｃを備える。より具体的には、延伸部６１３は、基板６００ｂの主面ＭＳａと同じ側に面する第３の主面としての主面ＭＳｃを有し、一端が延伸部６１３の主面ＭＳｃに接続され、他端が接地されるコンタクト６１２ｃを備える。これにより、基板コンタクト層６１２、コンタクト６１２ｃ、上層配線等を介して、基板６００ｂが接地されることとなる。つまり、基板６００ｂの電位は０Ｖに固定される。
実施形態４の半導体装置においては、基板５００のトランジスタ５３０と、基板６００ａ，６００ｂのトランジスタ６３０，６４０との用途を異ならせることができる。トランジスタ５３０は高速処理が要求される用途に向く。トランジスタ６３０，６４０は、基板５００のトランジスタ５３０よりも動作速度は遅いが、低ノイズが要求される用途に向く。そこで、例えば、トランジスタ５３０を、ロジック回路等を構成するトランジスタとすることができる。また、トランジスタ６３０，６４０を、アナログ回路等を構成するトランジスタとすることができる。
（変形例１）
次に、図４９を用いて、実施形態４の変形例１の半導体装置について説明する。図４９は、本開示の実施形態４の変形例１にかかる半導体装置の基板５００ｃ，６００ｃの貼り合わせ位置近傍を示す模式図である。変形例１の半導体装置では、Ｎ型のトランジスタ５３０，６４０とＰ型のトランジスタ５４０，６５０とが混在している点が、上述の実施形態４とは異なる。
次に、図４９を用いて、実施形態４の変形例１の半導体装置について説明する。図４９は、本開示の実施形態４の変形例１にかかる半導体装置の基板５００ｃ，６００ｃの貼り合わせ位置近傍を示す模式図である。変形例１の半導体装置では、Ｎ型のトランジスタ５３０，６４０とＰ型のトランジスタ５４０，６５０とが混在している点が、上述の実施形態４とは異なる。
図４９（ａ）の断面図に示すように、変形例１の半導体装置は、トランジスタ５３０を有する第１の半導体基板としての基板５００ｃを備える。基板５００ｃは、トランジスタ５３０と素子分離領域５２０で隔てられ、トランジスタ５３０とは異なる導電型、例えばＰ型の第４のトランジスタとしてのトランジスタ５４０を有する。トランジスタ５４０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ５４０は、ゲート電極５４３、Ｐ型のソース領域５４２、及びＰ型のドレイン領域５４１を備える。ゲート電極５４３には、上層配線に接続されるコンタクト５４３ｃが設けられている。ソース領域５４２には、上層配線に接続されるコンタクト５４２ｃが設けられている。ドレイン領域５４１には、上層配線に接続されるコンタクト５４１ｃが設けられている。
変形例１の半導体装置は、基板５００ｃに絶縁膜５８３を介して対向する第２の半導体基板としての基板６００ｃを備える。すなわち、基板６００ｃと基板５００ｃとは接合されている。図４９に示す面５６３は、基板６００ｃと基板５００ｃとが接合される面を示す。
図４９（ａ）の断面図、及び（ｂ）の上面図に示すように、基板６００ｃは、主面ＭＳａにトランジスタ６４０を有する。また、基板６００ｃは、トランジスタ６４０と素子分離領域６０２，６０３で隔てられ、トランジスタ６４０とは異なる導電型、例えばＰ型の第５のトランジスタとしてのトランジスタ６５０を有する。トランジスタ６５０は、例えばＭＯＳＦＥＴとして構成される。トランジスタ６５０は、ゲート電極６５３、Ｐ型のソース領域６５２、及びＰ型のドレイン領域６５１を備える。ゲート電極６５３には、上層配線に接続されるコンタクト６５３ｃが設けられている。ソース領域６５２には、上層配線に接続されるコンタクト６５２ｃが設けられている。ドレイン領域６５１には、上層配線に接続されるコンタクト６５１ｃが設けられている。素子分離領域６０２は、下層の基板５００ｃからのコンタクト５３１ｃ～５３３ｃを上層配線側へと貫通させる貫通孔としても機能する。素子分離領域６０３は、下層の基板５００ｃからのコンタクト５４１ｃ～５４３ｃを上層配線側へと貫通させる貫通孔としても機能する。トランジスタ６４０，６５０を含む基板６００ｃは、全体が絶縁膜６８３に覆われている。
基板６００ｃは、主面ＭＳｂのトランジスタ６４０と対応する位置に、基板６００ｃのトランジスタ６４０近傍の領域６４４よりも低抵抗の基板コンタクト層６１２を有する。すなわち、基板６００ｃの領域６４４は例えばＰ型であり、基板コンタクト層６１２はＰ＋型である。基板コンタクト層６１２は、基板６００ｃに沿う方向に基板６００ｃの外側へと延びる延伸部６１３を有する。
基板６００ｃは、主面ＭＳｂのトランジスタ６５０と対応する位置に、基板６００ｃのトランジスタ６５０近傍の領域６５４よりも低抵抗の基板コンタクト層６２２を有する。すなわち、基板６００ｃの領域６５４は例えばＮ型であり、基板コンタクト層６２２はＮ＋型である。ここで、基板コンタクト層６２２のうち、少なくとも一部の領域が、基板６００ｃの領域６５４よりも低抵抗であり、また、高濃度の不純物を含んでいればよい。
基板コンタクト層６２２は、基板６００ｃに沿う方向に基板６００ｃの外側へと延びる延伸部６２３を有する。延伸部６２３は、基板６００ｃの主面ＭＳａと同じ側に面する第３の主面としての主面ＭＳｃを有し、一端が延伸部６２３の主面ＭＳｃに接続され、他端が接地されるコンタクト６２２ｃを備える。
基板６００ｃは、基板コンタクト層６１２，６２２を介して接地されている。
（変形例２）
次に、図５０を用いて、実施形態４の変形例２の半導体装置について説明する。図５０は、本開示の実施形態４の変形例２にかかる半導体装置の基板５００ｃ，７００ｃ，６００ｃの貼り合わせ位置近傍を示す模式図である。変形例２の半導体装置では、基板５００ｃ，６００ｃに基板７００ｃが介在される点が、上述の変形例１とは異なる。
次に、図５０を用いて、実施形態４の変形例２の半導体装置について説明する。図５０は、本開示の実施形態４の変形例２にかかる半導体装置の基板５００ｃ，７００ｃ，６００ｃの貼り合わせ位置近傍を示す模式図である。変形例２の半導体装置では、基板５００ｃ，６００ｃに基板７００ｃが介在される点が、上述の変形例１とは異なる。
図５０に示すように、変形例２の半導体装置は、変形例１の構成に加えて更に、基板５００ｃに対向する浮遊基板である第３の半導体基板としての基板７００ｃを備える。すなわち、シリコン基板等である基板７００ｃは基板５００ｃに接合されている。図５０に示す面５７０は、基板５００ｃと基板７００ｃとが接合される面を示す。また、基板６００ｃは基板７００ｃに接合されている。図５０に示す面７６０は、基板７００ｃと基板６００ｃとが接合される面を示す。
基板５００ｃは接地されており、電位が０Ｖに固定されている。基板６００ｃは、基板コンタクト層６１２，６２２を有し、これらに接続されるコンタクト６１２ｃ，６２２ｃを介して接地されており、電位が０Ｖに固定されている。基板７００ｃは、基板コンタクト層等を有さず、接地されていない。つまり、基板７００ｃは、基板電位が不定の浮遊基板である。
基板７００ｃは、第３のトランジスタとしてのトランジスタ７３０，７４０を有する。トランジスタ７３０，７４０は、例えばＭＯＳＦＥＴとして構成されている。トランジスタ７３０は、ゲート電極７３３、Ｎ型のソース領域７３２、Ｎ型のドレイン領域７３１、これらの領域に挟まれたＰ型の領域７３４を有する。トランジスタ７３０は、ＮＰＮ構造のボディの直下に絶縁膜５８３が配置された完全空乏型シリコンオンインシュレータ（ＦＤ－ＳＯＩ）構造を有する。トランジスタ７４０は、ゲート電極７４３、Ｐ型のソース領域７４２、Ｐ型のドレイン領域７４１、これらの領域に挟まれたＮ型の領域７４４を有する。トランジスタ７４０は、ＰＮＰ構造のボディの直下に絶縁膜５８３が配置されたＦＤ－ＳＯＩ構造を有する。
基板７００ｃのトランジスタ７３０，７４０をこのように構成することで、トランジスタ７３０，７４０を微細化でき、また、寄生容量を抑制して高速のトランジスタ７３０，７４０が得られる。
なお、ノイズ低減効果を狙って、基板６００ｃと同様、基板７００ｃにも基板コンタクト層を設け、基板７００ｃの電位を固定してもよい。
また、上述の変形例１，２においては、図４８に示すような実施形態２の構成を適用した例について説明したが、変形例１，２において、図４７に示す実施形態１の構成を適用してもよい。
［実施形態５］
複数種類の画素トランジスタを備える固体撮像素子においては、各々の画素トランジスタの閾値電圧のばらつきを如何に抑えるかも課題となる。
複数種類の画素トランジスタを備える固体撮像素子においては、各々の画素トランジスタの閾値電圧のばらつきを如何に抑えるかも課題となる。
実施形態５では、画素トランジスタの閾値電圧を調整することが可能な固体撮像素子を提案する。
（固体撮像素子の詳細構成例）
図５１は、本開示の実施形態５にかかる固体撮像素子１００ｇの基板２００，３００ｇの貼り合わせ位置近傍を示す縦断面図である。図５２は、本開示の実施形態５にかかる固体撮像素子１００ｇの基板２００，３００ｇの貼り合わせ位置近傍を含む横断面図である。図５２（ａ）は、絶縁膜３４０が省略された基板３００ｇの横断面図である。図５２（ｂ）は、絶縁膜２４０の横断面図である。図５２（ｃ）は、絶縁膜２４０が省略された基板２００の横断面図である。
図５１は、本開示の実施形態５にかかる固体撮像素子１００ｇの基板２００，３００ｇの貼り合わせ位置近傍を示す縦断面図である。図５２は、本開示の実施形態５にかかる固体撮像素子１００ｇの基板２００，３００ｇの貼り合わせ位置近傍を含む横断面図である。図５２（ａ）は、絶縁膜３４０が省略された基板３００ｇの横断面図である。図５２（ｂ）は、絶縁膜２４０の横断面図である。図５２（ｃ）は、絶縁膜２４０が省略された基板２００の横断面図である。
図５１に示すように、実施形態５の固体撮像素子１００ｇは、基板２００と基板３００ｇとが貼り合わされた構成を有する。
第１の基板としての基板２００は、例えば、上述の実施形態１で示した基板２００と同様の構成を有する。図５１においては、上述の実施形態１で示した範囲と異なる範囲の断面が示されている。すなわち、基板２００は、画素分離部２０３を挟んで、Ｐ型の半導体領域２０４の表層部分に複数の転送トランジスタ１０３を備える。Ｐ型の半導体領域２０４の表層部分であって、転送トランジスタ１０３の形成領域から離れた領域には、Ｐ型の拡散領域２３０が設けられている。拡散領域２３０は例えばコンタクトＣ２ｖｓと接続され、コンタクトＣ２ｖｓは配線Ｄ１ｖｓｓと接続される。基板２００の半導体領域２０４は、コンタクトＣ２ｖｓ及び配線Ｄ１ｖｓｓ等を介して接地されている。
図５１及び図５２（ｃ）に示すように、転送トランジスタ１０３は、ゲート電極２２３、及びフローティングディフュージョンとしてのＮ型のソース領域２２２を備える。ゲート電極２２３はコンタクトＣｔｇと接続される。ソース領域２２２はコンタクトＣｆｄと接続される。
図５１に示すように、第２の基板としての基板３００ｇは、第１の主面としての主面ＭＳａと、第２の主面としての主面ＭＳｂとを備えるＰ型の半導体領域３０１を有する。主面ＭＳａ，ＭＳｂ間の距離、つまり、半導体領域３０１の厚さは例えば１００ｎｍ以下である。基板３００ｇの主面ＭＳｂは、基板２００の転送トランジスタ１０３等の全体を覆う絶縁膜２４０を介して基板２００と貼り合わされている。絶縁膜２４０の厚さは例えば３５０ｎｍ程度である。
基板３００ｇは主面ＭＳａ側に画素トランジスタを有する。画素トランジスタは、基板２００が有するＮ型の半導体領域２０１を含む光電変換素子から出力される電気信号を処理する。図５１には、画素トランジスタの一例として、選択トランジスタ１０６及びリセットトランジスタ１０５を含む断面が示されている。
Ｐ型の半導体領域３０１の表層部分であって、選択トランジスタ１０６及びリセットトランジスタ１０５等の形成領域から離れた領域には、Ｐ型の拡散領域３３０が設けられている。拡散領域３３０は例えばコンタクトＣ３ｖｓと接続され、コンタクトＣ３ｖｓは配線Ｄ１ｖｓｓと接続される。基板３００の半導体領域３０１は、コンタクトＣ３ｖｓ及び配線Ｄ１ｖｓｓ等を介して接地されている。
基板３００ｇでは、選択トランジスタ１０６及びリセットトランジスタ１０５等の全体が絶縁膜３４０で覆われている。絶縁膜３４０の厚さは例えば３５０ｎｍ程度である。
図５１及び図５２（ａ）に示すように、選択トランジスタ１０６は、ゲート電極３２３、Ｎ型のソース領域３２２、及びＮ型のドレイン領域３２１を有する。ゲート電極３２３はコンタクトＣｓｇと接続される。ソース領域３２２はコンタクトＣｓｓと接続され、コンタクトＣｓｓは配線Ｄ１ｖｓｌを介して図示しないソース線に接続される。ドレイン領域３２１はコンタクトＣｓｄと接続される。
リセットトランジスタ１０５は、ゲート電極３３３、Ｎ型のソース領域３３２、及びＮ型のドレイン領域３３１を有する。ゲート電極３３３はコンタクトＣｒｇと接続される。ソース領域３３２はコンタクトＣｒｓと接続され、コンタクトＣｒｓは配線Ｄ１、コンタクトＣｆｄを介して転送トランジスタ１０３のソース領域２２２に接続される。ドレイン領域３３１はコンタクトＣｒｄと接続され、コンタクトＣｒｄは配線Ｄ１ｖｄｄを介して図示しない電源に接続される。
図５２（ａ）に示すように、増幅トランジスタ１０４は、ゲート電極３１３、Ｎ型のソース領域３１２、及びＮ型のドレイン領域３１１を有する。ゲート電極３１３はコンタクトＣａｇと接続され、コンタクトＣａｇは配線Ｄ１、コンタクトＣｆｄを介して転送トランジスタ１０３のソース領域２２２に接続される。ソース領域３１２はコンタクトＣａｓと接続される。コンタクトＣａｓは、選択トランジスタ１０６のドレイン領域３２１と接続するコンタクトＣｓｄと接続される。増幅トランジスタ１０４のドレイン領域３１１はコンタクトＣａｄと接続される。
図５１及び図５２（ａ）に示すように、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４は、それぞれの周囲に形成された素子分離領域ＳＴＩにより互いに分離されている。
図５１及び図５２（ｂ）に示すように、基板３００ｇの半導体領域３０１の主面ＭＳｂ側近傍には、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４に対応する位置に、それぞれポリシリコン等から構成されたバックゲート電極２５１ｓ，２５１ｒ，２５１ａが配置されている。
すなわち、選択トランジスタ１０６の背面には第２の電極としてのバックゲート電極２５１ｓが配置されている。このとき、バックゲート電極２５１ｓは、上面視で、少なくとも選択トランジスタ１０６のゲート電極３２３、ソース領域３２２、及びドレイン領域３２１と重なる位置に、好ましくは、これらのゲート電極３２３、ソース領域３２２、及びドレイン領域３２１を完全に覆うように設けられている。
また、リセットトランジスタ１０５の背面には第３の電極としてのバックゲート電極２５１ｒが配置されている。このとき、バックゲート電極２５１ｒは、上面視で、少なくともリセットトランジスタ１０５のゲート電極３３３、ソース領域３３２、及びドレイン領域３３１と重なる位置に、好ましくは、これらのゲート電極３３３、ソース領域３３２、及びドレイン領域３３１を完全に覆うように設けられている。
また、増幅トランジスタ１０４の背面には第１の電極としてのバックゲート電極２５１ａが配置されている。このとき、バックゲート電極２５１ａは、上面視で、少なくとも増幅トランジスタ１０４のゲート電極３１３、ソース領域３１２、及びドレイン領域３１１と重なる位置に、好ましくは、これらのゲート電極３１３、ソース領域３１２、及びドレイン領域３１１を完全に覆うように設けられている。
これらのバックゲート電極２５１ｓ，２５１ｒ，２５１ａと基板３００ｇの半導体領域３０１の主面ＭＳｂとの距離は例えば１０ｎｍ以下である。バックゲート電極２５１ｓ，２５１ｒ，２５１ａと半導体領域３０１の主面ＭＳｂとの間には、例えば絶縁膜２４０が１０ｎｍ以下の厚さで介在している。
図５２（ｂ）に示すように、バックゲート電極２５１ｓ，２５１ｒ，２５１ａは、それぞれコンタクトＣｂｇｓ，Ｃｂｇｒ，Ｃｂｇａと接続されている。図５２（ａ）に示すように、これらのコンタクトＣｂｇｓ，Ｃｂｇｒ，Ｃｂｇａは、それぞれバックバイアス線ＢＢＬと接続されている。
バックバイアス線ＢＢＬは、コンタクトＣｂｇｓ，Ｃｂｇｒ，Ｃｂｇａを介してバックゲート電極２５１ｓ，２５１ｒ，２５１ａに電圧を印加することが可能に構成されている。これにより、バックゲート電極２５１ｓ，２５１ｒ，２５１ａから、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４にバックバイアスを印加することができる。バックバイアスとは、バックゲート電極２５１ｓ，２５１ｒ，２５１ａのそれぞれのゲート電圧と、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４のそれぞれの閾値電圧との差により生じるバイアスである。
（固体撮像素子の動作例）
次に、図５３を用いて、実施形態５の固体撮像素子１００ｇの動作例について説明する。図５３は、本開示の実施形態５にかかる固体撮像素子１００ｇの一部を示す斜視図である。図５３においては、絶縁膜２４０，３４０等が省略されている。
次に、図５３を用いて、実施形態５の固体撮像素子１００ｇの動作例について説明する。図５３は、本開示の実施形態５にかかる固体撮像素子１００ｇの一部を示す斜視図である。図５３においては、絶縁膜２４０，３４０等が省略されている。
固体撮像素子１００ｇが備える増幅トランジスタ１０４には、光電変換素子からの電気信号が転送トランジスタ１０３により転送される。増幅トランジスタ１０４のゲート電極３１３には、光電変換素子からの電気信号の大きさに応じた電圧が印加される。このとき、増幅トランジスタ１０４の背面に配置されるバックゲート電極２５１ａにも、コンタクトＣｂｇａを介して所定の電圧が印加され、増幅トランジスタ１０４の閾値電圧が調整される。これにより、所望の電圧値にて増幅トランジスタ１０４をオンさせることができ、光電変換素子からの電気信号が増幅される。
固体撮像素子１００ｇが備える選択トランジスタ１０６において、コンタクトＣｓｇを介してゲート電極３２３に電圧が印加される。このとき、選択トランジスタ１０６の背面に配置されるバックゲート電極２５１ｓにも、コンタクトＣｂｇｓを介して所定の電圧が印加され、選択トランジスタ１０６の閾値電圧が調整される。これにより、所望の電圧値にて選択トランジスタ１０６をオンさせることができ、増幅トランジスタ１０４により増幅された光電変換素子からの電気信号が配線Ｄ１ｖｓｌを介して転送される。
また、選択トランジスタ１０６においては、バックゲート電極２５１ｓにより、選択トランジスタ１０６のチャネル抵抗、つまり、オン抵抗を低下させ、選択トランジスタ１０６がオンするタイミングを早めることもできる。コンタクトＣｓｓや配線Ｄ１ｖｓｌ等の抵抗によってソース線電位ＶＳＬが立ち上がるまでには時間を要するため、選択トランジスタ１０６のオンタイミングを早めることで、ソース線電位ＶＳＬの立ち上がりを待つ時間が短縮される。
固体撮像素子１００ｇが備えるリセットトランジスタ１０５において、コンタクトＣｒｇを介してゲート電極３３３に電圧が印加される。このとき、リセットトランジスタ１０５の背面に配置されるバックゲート電極２５１ｒにも、コンタクトＣｂｇｒを介して所定の電圧が印加され、リセットトランジスタ１０５の閾値電圧が調整される。これにより、所望の電圧値にてリセットトランジスタ１０５をオンさせることができ、増幅トランジスタ１０４のゲート電極３１３、及びフローティングディフュージョンである、転送トランジスタ１０３のソース領域２２２の電位が電源電位ＶＤＤにリセットされる。
なお、図５２及び図５３の例では、選択トランジスタ１０６及びリセットトランジスタ１０５に対応するバックゲート電極２５１ｓ，２５１ｒは共通のバックバイアス線ＢＢＬに接続されるが、別個のバックバイアス線に接続されてもよい。これにより、例えばバックゲート電極２５１ｓ，２５１ｒ，２５１ａのそれぞれに異なる電圧を印加して、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４のそれぞれの閾値電圧を個別に制御してもよい。
（固体撮像素子の製造処理の例）
次に、図５４～図５７を用いて、実施形態５の固体撮像素子１００ｇの製造処理の例について説明する。図５４～図５７は、本開示の実施形態５にかかる固体撮像素子１００ｇの製造処理の手順の一例を示すフロー図である。
次に、図５４～図５７を用いて、実施形態５の固体撮像素子１００ｇの製造処理の例について説明する。図５４～図５７は、本開示の実施形態５にかかる固体撮像素子１００ｇの製造処理の手順の一例を示すフロー図である。
図５４（ａ）に示すように、基板２００に、Ｎ型の半導体領域２０１を含む光電変換素子、Ｐ型の半導体領域２０４、転送トランジスタ１０３のゲート電極２２３、フローティングディフュージョンとしてのソース領域２２２を形成する。転送トランジスタ１０３から離れた位置にＰ型の拡散領域２３０を形成する。ゲート電極２２３及びソース領域２２２を含む半導体領域２０４を絶縁膜２４０で覆う。絶縁膜２４０上に、例えばＣＶＤ法にてポリシリコン膜２５０を形成する。
図５４（ｂ）に示すように、ポリシリコン膜２５０にＮ型の不純物をドープ（イオン注入）してＮ型のポリシリコン膜２５１を形成する。
図５４（ｃ）に示すように、ポリシリコン膜５１の一部をエッチングして、後に選択トランジスタ１０６と対応することとなる位置にバックゲート電極２５１ｓを形成し、後にリセットトランジスタ１０５と対応することとなる位置にバックゲート電極２５１ｒを形成する。このとき、後に増幅トランジスタ１０４と対応することとなる位置に図示しないバックゲート電極２５１ａも形成される。
図５４（ｄ）に示すように、バックゲート電極２５１ｓ，２５１ｒを、例えば１０ｎｍ以下の厚さで覆うように、更に絶縁膜２４０を形成する。
図５５（ａ）に示すように、絶縁膜２４０上に、厚膜の、つまり、薄化前の基板３００ｇを、主面ＭＳｂを絶縁膜２４０に向けて貼り合わせる。
図５５（ｂ）に示すように、グラインダＧ等で基板３００ｇを研削して、半導体領域３０１の厚さが例えば１００ｎｍ以下となるように成形する。
図５６（ａ）に示すように、基板２００に接続されるコンタクトＣｆｄ，Ｃ２ｖｓ等が配置される部分の半導体領域３０１を除去する。
図５６（ｂ）に示すように、半導体領域３０１の主面ＭＳａに、選択トランジスタ１０６及びリセットトランジスタ１０５を形成する。具体的には、熱酸化法にて、半導体領域３０１の主面ＭＳａに図示しないゲート酸化膜を形成する。ＣＶＤ法でポリシリコン膜等を成膜し、一部をエッチングして選択トランジスタ１０６及びリセットトランジスタ１０５のゲート電極３２３，３３３を形成する。ゲート電極３２３，３３３のそれぞれの両側の半導体領域３０１にＮ型の不純物をイオン注入し、ソース領域３２２，３３２及びドレイン領域３２１，３３１を形成する。図示しない増幅トランジスタ１０４も、これと並行して同様に形成される。
その後、シャロウトレンチアイソレーション等の技術により、選択トランジスタ１０６及びリセットトランジスタ１０５等の周囲に素子分離領域ＳＴＩを形成する。
図５７（ａ）に示すように、選択トランジスタ１０６及びリセットトランジスタ１０５等を覆うように絶縁膜３４０を形成する。
図５７（ｂ）に示すように、コンタクトＣｓｇ，Ｃｒｇ，Ｃｓｓ，Ｃｒｓ，Ｃｓｄ，Ｃｒｄ，Ｃ３ｖｓ，Ｃ２ｖｓ、Ｃｆｄを形成する。具体的には、ゲート電極３２３，３３３、ソース領域３２２，３３２、ドレイン領域３２１，３３、基板２００に到達する貫通孔をドライエッチングにて形成し、ＣＶＤ法でＷ膜等を各貫通孔内に充填し、余分なＷ膜をＣＭＰで除去する。図示しない増幅トランジスタ１０４に接続されるコンタクトも、これと並行して同様に形成される。
その後、それぞれのコンタクトＣｓｇ，Ｃｒｇ，Ｃｓｓ，Ｃｒｓ，Ｃｓｄ，Ｃｒｄ，Ｃ３ｖｓ，Ｃ２ｖｓ、Ｃｆｄが接続される配線Ｄ１，Ｄ１ｄｄ，Ｄ１ｖｓｌ，Ｄ１ｖｓｓ等を形成する。
これ以降、図示しない上層配線を更に形成し、ロジックトランジスタ及び配線が形成された基板が接合されて、固体撮像素子１００ｇの製造処理が終了する。
（比較例）
固体撮像素子は、選択トランジスタ、リセットトランジスタ、及び増幅トランジスタ等の複数の画素トランジスタを備える。これらの画素トランジスタは、ホールウェハ（Ｗｈｏｌｅ Ｗａｆｅｒ）の状態で製造されて個片化される。比較例の固体撮像素子においては、ウェハ内での処理条件のばらつきにより、個々の画素トランジスタの閾値電圧がばらついてしまうことがある。つまり、固体撮像素子のチップ間やチップ内で画素トランジスタの閾値電圧のばらつきが生じる場合がある。
固体撮像素子は、選択トランジスタ、リセットトランジスタ、及び増幅トランジスタ等の複数の画素トランジスタを備える。これらの画素トランジスタは、ホールウェハ（Ｗｈｏｌｅ Ｗａｆｅｒ）の状態で製造されて個片化される。比較例の固体撮像素子においては、ウェハ内での処理条件のばらつきにより、個々の画素トランジスタの閾値電圧がばらついてしまうことがある。つまり、固体撮像素子のチップ間やチップ内で画素トランジスタの閾値電圧のばらつきが生じる場合がある。
実施形態５の固体撮像素子１００ｇにおいては、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４の背面に、バックバイアスを印加するバックゲート電極２５１ｓ，２５１ｒ，２５１ａを備える。これにより、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４の閾値電圧を調整して閾値電圧のばらつきを抑制することができる。よって、ノイズが低減される。
なお、各々のバックゲート電極２５１ｓ，２５１ｒ，２５１ａに電圧を印加するバックバイアス線ＢＢＬを分けることで、バックゲート電極２５１ｓ，２５１ｒ，２５１ａに、それぞれ異なる電圧を印加することもできる。これにより、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４の閾値電圧の制御性がよりいっそう向上する。
実施形態５の固体撮像素子１００ｇにおいては、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４のゲート電極３２３，３３３，３１３に電圧が印加されているときに、バックゲート電極２５１ｓ，２５１ｒ，２５１ａによりバックバイアスを印加する。これにより、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４の動作マージンを広くとることができ、信頼性が向上する。
実施形態５の固体撮像素子１００ｇにおいては、バックゲート電極２５１ｓにより選択トランジスタ１０６のオン抵抗を低下させ、選択トランジスタ１０６がオンするタイミングを早める。これにより、ソース線電位ＶＳＬの立ち上がり待ち時間を短縮することができる。
実施形態５の固体撮像素子１００ｇにおいては、バックゲート電極２５１ｓ，２５１ｒ，２５１ａと、基板３００ｇの主面ＭＳｂとの距離が例えば１０ｎｍ以下である。また、基板３００ｇの半導体領域３０１の厚さが例えば１００ｎｍ以下である。このように、バックゲート電極２５１ｓ，２５１ｒ，２５１ａと、選択トランジスタ１０６、リセットトランジスタ１０５、及び増幅トランジスタ１０４との距離が充分に近接しているので、閾値電圧を調整するのに充分なバックバイアス効果が得られる。
（変形例１）
次に、図５８及び図５９を用いて、実施形態５の変形例１の固体撮像素子について説明する。変形例１の固体撮像素子は、ＳＯＩ基板３００ｈを用いて製造される点が、上述の実施形態５とは異なる。
次に、図５８及び図５９を用いて、実施形態５の変形例１の固体撮像素子について説明する。変形例１の固体撮像素子は、ＳＯＩ基板３００ｈを用いて製造される点が、上述の実施形態５とは異なる。
図５８及び図５９は、本開示の実施形態５の変形例１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
図５８（ａ）に示すように、第２の基板として、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板３００ｈを用意する。ＳＯＩ基板３００ｈは、例えばＰ型のシリコン基板等である支持基板３０１ｈｄｌ、支持基板３０１ｈｄｌ上のシリコン酸化層等であるＢＯＸ層３０１ｂｏｘ、及びＢＯＸ層３０１ｂｏｘ上のＰ型のシリコン層等である活性層３０１ａｃｔを備える。ＢＯＸ層３０１ｂｏｘ及び活性層３０１ａｃｔの厚さは例えばそれぞれ数十μｍ程度である。
図５８（ｂ）に示すように、グラインダＧ等により、支持基板３０１ｈｄｌ側からＳＯＩ基板３００ｈを研削し、ＢＯＸ層３０１ｂｏｘが１０ｎｍ以下残った状態とする。
図５９（ａ）に示すように、基板２００の絶縁膜２４０上に、１０ｎｍ以下のＢＯＸ層３０１ｂｏｘを有する活性層３０１ａｃｔを、ＢＯＸ層３０１ｂｏｘ側を絶縁膜２４０側に向けて貼り合わせる。
図５９（ｂ）に示すように、活性層３０１ａｃｔの表面を、厚さが１００ｎｍ以下となるまでグラインダＧ等により研削する。
これ以降、上述の実施形態５の図５６及び図５７等と同様の処理を行うことにより、変形例１の固体撮像素子が製造される。
変形例１の固体撮像素子においては、ＳＯＩ基板３００ｈを用いる。これにより、バックゲート電極２５１ｓ，２５１ｒ，２５１ａと、各種画素トランジスタが形成される半導体領域となる活性層３０１ａｃｔとの距離を精度よく制御することができる。
（変形例２）
次に、図６０用いて、実施形態５の変形例２の固体撮像素子について説明する。変形例２の固体撮像素子は、上述の実施形態５とは異なる材料を用いてバックゲート電極２５２ｓ，２５２ｒ等を形成する。
次に、図６０用いて、実施形態５の変形例２の固体撮像素子について説明する。変形例２の固体撮像素子は、上述の実施形態５とは異なる材料を用いてバックゲート電極２５２ｓ，２５２ｒ等を形成する。
図６０は、本開示の実施形態５の変形例２にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。
図６０（ａ）に示すように、半導体領域２０４を覆う絶縁膜２４０の表層にエッチング等により溝２５２ｔｒを形成する。
図６０（ｂ）に示すように、例えばＣＶＤ法にて絶縁膜２４０上にＣｕ膜等の金属膜２５２を形成する。このとき、溝２５２ｔｒ内も金属膜２５２により充填される。
図６０（ｃ）に示すように、例えばＣＭＰ法にて絶縁膜２４０上の金属膜２５２を除去する。このとき、溝２５２ｔｒ内の金属膜２５２を残すことにより、後に選択トランジスタと対応することとなる位置にバックゲート電極２５２ｓを形成し、後にリセットトランジスタと対応することとなる位置にバックゲート電極２５２ｒを形成する。このとき、後に増幅トランジスタと対応することとなる位置にも図示しないバックゲート電極を形成する。
これ以降、上述の実施形態５または実施形態５の変形例１と同様の処理を行うことにより、変形例２の固体撮像素子が製造される。
変形例２の固体撮像素子においては、金属膜２５２を用いてバックゲート電極２５２ｓ，２５２ｒ等を形成する。これにより、より低抵抗のバックゲート電極２５２ｓ，２５２ｒ等が得られる。
［実施形態６］
図６１は、実施形態１～３，５及びそれらの変形例の固体撮像素子のいずれかを備えた撮像システム２の概略構成の一例を表した図である。つまり、撮像システム２には、上述の実施形態１～３及びそれらの変形例の固体撮像素子のいずれであっても搭載することができる。以下の説明では、実施形態１の固体撮像素子１００を搭載した撮像システム２を例に挙げる。
図６１は、実施形態１～３，５及びそれらの変形例の固体撮像素子のいずれかを備えた撮像システム２の概略構成の一例を表した図である。つまり、撮像システム２には、上述の実施形態１～３及びそれらの変形例の固体撮像素子のいずれであっても搭載することができる。以下の説明では、実施形態１の固体撮像素子１００を搭載した撮像システム２を例に挙げる。
撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、実施形態１の固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５、および電源部１４６を備えている。撮像システム２において、固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６は、バスライン１４７を介して相互に接続されている。
固体撮像素子１００は、入射光に応じた画像データを出力する。ＤＳＰ回路１４１は、固体撮像素子１００から出力される信号である画像データを処理する信号処理回路である。フレームメモリ１４２は、ＤＳＰ回路１４１により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３は、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置からなり、固体撮像素子１００で撮像された動画または静止画を表示する。記憶部１４４は、固体撮像素子１００で撮像された動画または静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４６は、固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、および操作部１４５の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム２における撮像手順について説明する。
図６２は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザによる操作部１４５の操作等により、撮像システム２は撮像開始を受け付ける（ステップＳ１０１）。すると、操作部１４５は、撮像指令を固体撮像素子１００に送信する（ステップＳ１０２）。固体撮像素子１００のシステム制御回路（図１のシステム制御回路３６等参照）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
固体撮像素子１００は、撮像により得られた画像データをＤＳＰ回路１４１に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１は、固体撮像素子１００から入力された画像データに基づいて、例えばノイズ低減処理などの所定の信号処理を行う（ステップＳ１０４）。ＤＳＰ回路１４１は、所定の信号処理がなされた画像データをフレームメモリ１４２に保持させ、フレームメモリ１４２は、画像データを記憶部１４４に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
撮像システム２には、小型化もしくは高精細化された固体撮像素子１００が搭載されているので、小型もしくは高精細な撮像システム２を提供することができる。
（応用例１）
本開示にかかる技術は、様々な製品へ応用することができる。例えば、本開示にかかる技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示にかかる技術は、様々な製品へ応用することができる。例えば、本開示にかかる技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図６３は、本開示にかかる技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６３に示す例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関または駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波または各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波または信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識もしくは路面上の文字等の物体検出処理、または距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い、または集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０または車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構または制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、または車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０または車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて、駆動力発生装置、ステアリング機構または制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車または対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者または車外に対して、視覚的または聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２、及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図６４は、撮像部１２０３１の設置位置の例を示す図である。
図６４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１～１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア、及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパまたはバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両、歩行者、障害物、信号機、交通標識、または車線等の検出に用いられる。
なお、図６４には、撮像部１２１０１～１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパまたはバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１～１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１～１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１～１２１０４の少なくとも１つは、複数の固体撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する固体撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を基に、撮像範囲１２１１１～１２１１４内における各立体物までの距離と、この距離の時間的変化、つまり、車両１２１００に対する相対速度を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度、例えば０ｋｍ／ｈ以上で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、追従停止制御を含む自動ブレーキ制御や、追従発進制御を含む自動加速制御等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１～１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１～１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示にかかる技術が適用され得る移動体制御システムの一例について説明した。本開示にかかる技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記の実施形態１～３及びそれらの変形例にかかる固体撮像素子は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示にかかる技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
（応用例２）
図６５は、本開示にかかる技術が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図６５は、本開示にかかる技術が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図６５では、医師等の術者１１１３１が、内視鏡手術システム１１０００を用いて、診察台１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、この光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって鏡筒１１１０１の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡または側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系、および上述の実施形態１～３及びそれらの変形例の固体撮像素子のいずれかが設けられており、観察対象からの反射光、つまり、観察光は当該光学系によって当該固体撮像素子に集光される。当該固体撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち、観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による照射光の種類、倍率、及び焦点距離等の撮像条件を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開または血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者１１１３１の作業空間の確保の目的で、患者１１１３２の体腔を膨らませるために、気腹チューブ１１１１１を介して体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像またはグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源、またはこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色における各波長の出力強度および出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の固体撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該手法によれば、固体撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。光の強度の変更のタイミングに同期してカメラヘッド１１１０２の固体撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光である白色光に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し、体組織からの蛍光を観察する自家蛍光観察、またはインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光および励起光の少なくともいずれかを供給可能に構成され得る。
図６６は、図６５に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光されてレンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、固体撮像素子で構成される。撮像部１１４０２を構成する固体撮像素子は、いわゆる単板式の１つであってもよいし、いわゆる多板式の複数であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各固体撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の固体撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各固体撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率および焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。このような制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、撮像画像の倍率および焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能、及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具１１１１０、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、またはこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示にかかる技術が適用され得る内視鏡手術システムの一例について説明した。本開示にかかる技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示にかかる技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
［実施形態７］
実施形態７について説明するにあたっては、上述の各実施形態とは異なる観点から改めて用語の選択および符号の付与を行った。したがって、以下の用語および符号が指す構成が、上述の各実施形態の同様の用語および同様の符号が指す構成とは異なる場合がある。
（撮像装置１の機能構成）
図６７は、本開示の実施形態７に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
実施形態７について説明するにあたっては、上述の各実施形態とは異なる観点から改めて用語の選択および符号の付与を行った。したがって、以下の用語および符号が指す構成が、上述の各実施形態の同様の用語および同様の符号が指す構成とは異なる場合がある。
（撮像装置１の機能構成）
図６７は、本開示の実施形態７に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
図６７の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本実施形態では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図６７の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図７２等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図６９の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図７０を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
（撮像装置１の概略構成）
図６８および図６９は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図６８は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図６９は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図６９は、図６８に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図６９に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本実施形態では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本実施形態では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
図６８および図６９は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図６８は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図６９は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図６９は、図６８に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図６９に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本実施形態では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本実施形態では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図６８）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図６８）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本実施形態では、画素回路との呼称を用いる。
第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図７２の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図６９）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図６８）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図６８，図６９）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図６９）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図６８）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図６８，図６９）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
図６９は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図６９においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図６９）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図６８）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
なお、図６９では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１０００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
図７０は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図７０では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図６７参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図７２に示すように、半導体層（後述の図７２の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図６７参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ｎ型のＣＭＯＳトランジスタである。
ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、ｎ型のＣＭＯＳトランジスタである。
なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図６７参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
図７１は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図７１には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理回路５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
（撮像装置１の具体的構成）
図７２は、撮像装置１の第１基板１００、第２基板１００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図７２は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
図７２は、撮像装置１の第１基板１００、第２基板１００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図７２は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
図７３Ａは、第１基板１００の平面構成の一例を表したものである。図７３Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図７２とともに、図７３Ａを用いて第１基板１００の構成について説明する。
半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図７３Ａ）。詳細は後述するが、この共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図７３Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図７３Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図７３Ａ）。
半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図７３Ａ，図７３Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
図７３Ｂは、図７３Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図７３Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図７２，図７３Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図７３Ｂ）。
パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
また、図７３Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図７２）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図７２）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図７２）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２０には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
図７４～図７８は、第２基板２００の平面構成の一例を模式的に表している。図７４には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図７５は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図７６～図７８は、配線層２００Ｔの平面構成の一例を表している。以下、図７２とともに、図７４～図７８を用いて第２基板２００の構成について説明する。図７４および図７５ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１４との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１３との境界が設けられている。
第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図７２)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図７５）。
絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図７２）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線Ｗ１，第２配線Ｗ２，第３配線Ｗ３，第４配線Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図７２）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図７２）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図７７の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図７４，図７５）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図７３Ａ，図７５）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
画素共有ユニット５３９は、図７０を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図７２、図７３Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図７２，図７３Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウエル領域２１１）が延在している。
ここで、図７３Ａ，図７３Ｂおよび図７４を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
図７３Ａ，図７３Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
図７４および図７５では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図７４）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図７４ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図８７参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図７４）。
次に、図７３Ｂおよび図７４を参照して、第1基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７３Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図７４の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７３Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図７４の紙面右側）の画素共有ユニット５３９に接続されている。
例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図７３Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７３Ｂの紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７３Ｂの紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図７４に記載の範囲では左右対称であるが、後述する図７５に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図７５に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７５の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図７５の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７３Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７５の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図７５の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７３Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
図７３Ｂおよび図７５を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図７３Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図７５）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図７２）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
次に、図７６～図７８を用いて、配線層２００Ｔの平面構成について説明する。図７６は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図７７は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図７８は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図７７）。これらの配線は、図７０を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図７８）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図６９）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図７２）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
図７２には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図６９に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
ここで、撮像装置１の特徴について説明する。
一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体基板２００の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体基板２００において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体基板２００に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２の基板２００とを前記第１の製造方法を用いて積層し第２の基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
（撮像装置１の動作）
次に、図７９および図８０を用いて撮像装置１の動作について説明する。図７９および図８０は、図６９に各信号の経路を表す矢印を追記したものである。図７９は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図８０は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図７９）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
次に、図７９および図８０を用いて撮像装置１の動作について説明する。図７９および図８０は、図６９に各信号の経路を表す矢印を追記したものである。図７９は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図８０は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図７９）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
[効果]
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
以下、上記の実施形態７に係る撮像装置１の変形例について説明する。以下の変形例では、上記の実施形態７と共通の構成に同一の符号を付して説明する。
（変形例１）
図８１～図８５は、上記の実施形態７に係る撮像装置１の平面構成の一変形例を表したものである。図８１は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記の実施形態７で説明した図７４に対応する。図８２は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記の実施形態７で説明した図７５に対応する。図８３は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記の実施形態７で説明した図７６に対応する。図８４は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記の実施形態７で説明した図７７に対応する。図８５は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記の実施形態７で説明した図７８に対応する。
図８１～図８５は、上記の実施形態７に係る撮像装置１の平面構成の一変形例を表したものである。図８１は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記の実施形態７で説明した図７４に対応する。図８２は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記の実施形態７で説明した図７５に対応する。図８３は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記の実施形態７で説明した図７６に対応する。図８４は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記の実施形態７で説明した図７７に対応する。図８５は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記の実施形態７で説明した図７８に対応する。
本変形例では、図８２に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記の実施形態７で説明したずれ（図７５）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図７３Ａおよび図７３Ｂに記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図８１～図８５に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記の実施形態７で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記の実施形態７で説明した平面レイアウト（図７３Ａ，図７３Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記の実施形態７および本変形例で説明した配置に限定されるものではない。
（変形例２）
図８６～図９１は、上記の実施形態７に係る撮像装置１の平面構成の一変形例を表したものである。図８６は、第１基板１００の平面構成を模式的に表しており、上記の実施形態７で説明した図７３Ａに対応する。図８７は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記の実施形態７で説明した図７４に対応する。図８８は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記の実施形態７で説明した図７５に対応する。図８９は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記の実施形態７で説明した図７６に対応する。図９０は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記の実施形態７で説明した図７７に対応する。図９１は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記の実施形態７で説明した図７８に対応する。
図８６～図９１は、上記の実施形態７に係る撮像装置１の平面構成の一変形例を表したものである。図８６は、第１基板１００の平面構成を模式的に表しており、上記の実施形態７で説明した図７３Ａに対応する。図８７は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記の実施形態７で説明した図７４に対応する。図８８は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記の実施形態７で説明した図７５に対応する。図８９は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記の実施形態７で説明した図７６に対応する。図９０は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記の実施形態７で説明した図７７に対応する。図９１は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記の実施形態７で説明した図７８に対応する。
本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図８７等）。この点において、本変形例の撮像装置１の平面構成は、上記の実施形態７で説明した撮像装置１の平面構成と異なっている。
例えば、第１基板１００の画素共有ユニット５３９は、上記の実施形態７で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図８６）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図８６ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記の実施形態７で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記の実施形態７で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図８８）。これにより、上記の実施形態７で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図８７）。
ここで、第２基板２００の画素共有ユニット５３９の外形について、図８７および図８８を参照して説明する。例えば、図８６に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図８８の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図８８の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の共有ユニット５４１の外形は、次の４つの外縁により決まる。
第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図８８の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図８８の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図８８の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図８８の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図８８の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図８８の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図８８の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図８８の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
このような第２基板２００を有する撮像装置１も、上記の実施形態７で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記の実施形態７および本変形例で説明した配置に限定されるものではない。
（変形例３）
図９２～図９７は、上記の実施形態７に係る撮像装置１の平面構成の一変形例を表したものである。図９２は、第１基板１００の平面構成を模式的に表しており、上記の実施形態７で説明した図７３Ｂに対応する。図９３は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記の実施形態７で説明した図７４に対応する。図９４は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記の実施形態７で説明した図７５に対応する。図９５は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記の実施形態７で説明した図７６に対応する。図９６は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記の実施形態７で説明した図７７に対応する。図９７は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記の実施形態７で説明した図７８に対応する。
図９２～図９７は、上記の実施形態７に係る撮像装置１の平面構成の一変形例を表したものである。図９２は、第１基板１００の平面構成を模式的に表しており、上記の実施形態７で説明した図７３Ｂに対応する。図９３は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記の実施形態７で説明した図７４に対応する。図９４は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記の実施形態７で説明した図７５に対応する。図９５は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記の実施形態７で説明した図７６に対応する。図９６は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記の実施形態７で説明した図７７に対応する。図９７は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記の実施形態７で説明した図７８に対応する。
本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図９４）。即ち、上記図８７等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。
例えば、第１基板１００の画素共有ユニット５３９は、上記の実施形態７で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図９２）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図９２ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図９４）。したがって、上記の実施形態７で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図９３）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図９６）、第４配線層Ｗ４はＶ方向に延在している（図９７）。
このような第２基板２００を有する撮像装置１も、上記の実施形態７で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記の実施形態７および本変形例で説明した配置に限定されるものではない。例えば、上記の実施形態７および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
（変形例４）
図９８は、上記の実施形態７に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図９８は、上記の実施形態７で説明した図６９に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と異なっている。
図９８は、上記の実施形態７に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図９８は、上記の実施形態７で説明した図６９に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と異なっている。
コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
次に、図９９および図１００を用いてこの撮像装置１の動作について説明する。図９９には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図１００には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記の実施形態７で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
（変形例５）
図１０１は、上記の実施形態７に係る撮像装置１の断面構成の一変形例を表したものである。図１０１は、上記の実施形態７で説明した図７２に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と異なっている。
図１０１は、上記の実施形態７に係る撮像装置１の断面構成の一変形例を表したものである。図１０１は、上記の実施形態７で説明した図７２に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と異なっている。
この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記の実施形態７で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
（変形例６）
図１０２は、上記の実施形態７に係る撮像装置１の画素回路の一変形例を表したものである。図１０２は、上上記の実施形態７で説明した図７０に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と異なっている。
図１０２は、上記の実施形態７に係る撮像装置１の画素回路の一変形例を表したものである。図１０２は、上上記の実施形態７で説明した図７０に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記の実施形態７で説明した撮像装置１と異なっている。
本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記の実施形態７で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記の実施形態７で説明したのと同様の効果を得ることができる。
（変形例７）
図１０３は、上記の実施形態７で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図７３Ｂ参照）。
図１０３は、上記の実施形態７で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図７３Ｂ参照）。
上記の実施形態７では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図７２参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していてもよい。
［その他の実施形態］
上述の実施形態１～５等においては、第２の半導体基板の主面ＭＳｂ側を第１の半導体基板に対向させる構成としたが、これに限られない。第２の半導体基板のトランジスタが形成された側の主面ＭＳａを、第１の半導体基板に対向させてもよい。その場合、実施形態１の構成において、第２の半導体基板の基板コンタクト層を上層配線に接続することで接地してもよい。また、実施形態２の構成において、第２の半導体基板の基板コンタクト層を第１の半導体基板に接続することで接地してもよい。
上述の実施形態１～５等においては、第２の半導体基板の主面ＭＳｂ側を第１の半導体基板に対向させる構成としたが、これに限られない。第２の半導体基板のトランジスタが形成された側の主面ＭＳａを、第１の半導体基板に対向させてもよい。その場合、実施形態１の構成において、第２の半導体基板の基板コンタクト層を上層配線に接続することで接地してもよい。また、実施形態２の構成において、第２の半導体基板の基板コンタクト層を第１の半導体基板に接続することで接地してもよい。
その他、実施形態１～５及びこれらの変形例は、上述した以外にも、適宜、相互に組み合わせることが可能である。
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
光電変換素子を有する第１の半導体基板と、
前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
第１の主面に前記光電変換素子から出力される電気信号を増幅する増幅トランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている、
固体撮像素子。
（２）
前記第２の半導体基板は或る導電型を有し、
低抵抗の前記領域は、前記第２の半導体基板の他の領域よりも高濃度の不純物を含む、
前記（１）に記載の固体撮像素子。
（３）
前記第２の半導体基板の前記領域から前記第１の半導体基板側へと延びるコンタクトを備える、
前記（１）または（２）に記載の固体撮像素子。
（４）
前記第２の半導体基板の前記領域から前記第１の半導体基板とは反対側へと延びるコンタクトを備える、
前記（１）または（２）に記載の固体撮像素子。
（５）
前記第２の半導体基板は、
前記第１の半導体基板に前記第２の主面側を向けて配置される、
前記（１）～（４）のいずれか１つに記載の固体撮像素子。
（６）
前記第２の半導体基板の前記領域と前記第１の半導体基板とを接続するコンタクトを備える、
前記（５）に記載の固体撮像素子。
（７）
前記第２の半導体基板の前記領域は、前記第２の半導体基板に沿う方向に前記第２の半導体基板の外側へと延びる延伸部を有する、
前記（５）に記載の固体撮像素子。
（８）
前記延伸部は、前記第２の半導体基板の前記第１の主面と同じ側に面する第３の主面を有し、
一端が前記延伸部の前記第３の主面に接続され、他端が接地されるコンタクトを備える、
前記（７）に記載の固体撮像素子。
（９）
前記延伸部を貫通し、
一端が前記第１の半導体基板に接続され、他端が接地されるコンタクトを備える、
前記（７）に記載の固体撮像素子。
（１０）
一端が前記延伸部の側面に接続され、他端が接地されるコンタクトを備える、
前記（７）に記載の固体撮像素子。
（１１）
前記第１の半導体基板は、前記光電変換素子から出力される前記電気信号を前記増幅トランジスタに転送する転送トランジスタを有する、
前記（１）～（１０）のいずれか１つに記載の固体撮像素子。
（１２）
前記転送トランジスタは、前記光電変換素子から出力される前記電気信号を一時的に保持するフローティングディフュージョンを有する、
前記（１１）に記載の固体撮像素子。
（１３）
前記第２の半導体基板は、
前記増幅トランジスタのゲートの電位を電源電位にリセットするリセットトランジスタと、
前記増幅トランジスタで増幅された前記電気信号を信号処理回路へ伝送するか否かを選択する選択トランジスタと、を有する、
前記（１）～（１２）のいずれか１つに記載の固体撮像素子。
（１４）
前記増幅トランジスタのゲートは前記フローティングディフュージョンに接続される、
前記（１２）に記載の固体撮像素子。
（１５）
前記増幅トランジスタのゲートは前記リセットトランジスタのソースに接続される、
前記（１３）に記載の固体撮像素子。
（１６）
第１のトランジスタを有する第１の半導体基板と、
前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
第１の主面に第２のトランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている、
半導体装置。
（１７）
前記第２の半導体基板の前記領域は、前記第２の半導体基板に沿う方向に前記第２の半導体基板の外側へと延びる延伸部を有する、
前記（１６）に記載の半導体装置。
（１８）
前記第１の半導体基板に対向する浮遊基板である第３の半導体基板を備え、
前記第３の半導体基板は第３のトランジスタを有する、
前記（１６）または（１７）に記載の半導体装置。
（１９）
前記第１の半導体基板は、
前記第１のトランジスタと素子分離領域で隔てられ、前記第１のトランジスタとは異なる導電型の第４のトランジスタを有する、
前記（１６）～（１８）のいずれか１つに記載の半導体装置。
（２０）
前記第２の半導体基板は、
前記第２のトランジスタと素子分離領域で隔てられ、前記第２のトランジスタとは異なる導電型の第５のトランジスタを有する、
前記（１６）～（１９）のいずれか１つに記載の半導体装置。
（２１）
光電変換素子を有する第１の半導体基板と、
前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
第１の主面に前記光電変換素子から出力される電気信号を処理する画素トランジスタと、
前記第１の主面とは反対側の第２の主面の近傍であって前記画素トランジスタのゲート電極と対応する位置に、所定の電圧が印加される電極と、を備える、
固体撮像素子。
（２２）
前記電極に前記所定の電圧を印加する配線を備える、
前記（２１）に記載の固体撮像素子。
（２３）
前記電極は、
前記所定の電圧が印加されることにより、前記画素トランジスタにバックバイアスを印加するバックゲート電極である、
前記（２１）または（２２）に記載の固体撮像素子。
（２４）
前記画素トランジスタは、
前記光電変換素子から出力される電気信号を増幅する増幅トランジスタと、
前記増幅トランジスタで増幅された電気信号の伝送を制御する選択トランジスタと、
前記増幅トランジスタのゲート電位を電源電位にリセットするリセットトランジスタと、を含み、
前記電極は、
前記増幅トランジスタのゲート電極と対応する位置に配置される第１の電極と、
前記選択トランジスタのゲート電極と対応する位置に配置される第２の電極と、
前記リセットトランジスタのゲート電極と対応する位置に配置される第３の電極と、を含む、
前記（２１）～（２３）のいずれか１つに記載の固体撮像素子。
（２５）
前記第１の電極は、
前記増幅トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記増幅トランジスタにバックバイアスを印加して前記増幅トランジスタの閾値電圧を制御し、
前記第２の電極は、
前記選択トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記選択トランジスタにバックバイアスを印加して前記選択トランジスタの閾値電圧を制御し、
前記第３の電極は、
前記リセットトランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記リセットトランジスタにバックバイアスを印加して前記リセットトランジスタの閾値電圧を制御する、
前記（２４）に記載の固体撮像素子。
（２６）
前記第１～第３の電極は、
前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタに、それぞれ異なる値のバックバイアスを印加して、前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタのそれぞれの閾値電圧を個別に制御する、
前記（２５）に記載の固体撮像素子。
（２７）
前記画素トランジスタは選択トランジスタである、
前記（２１）～（２３）のいずれか１つに記載の固体撮像素子。
（２８）
前記電極は、
前記選択トランジスタにバックバイアスを印加して、前記選択トランジスタのオン抵抗を異ならせる、
前記（２７）に記載の固体撮像素子。
（２９）
前記第２の半導体基板の前記第２の主面から前記電極までの距離は１０ｎｍ以下である、
前記（２１）～（２８）のいずれか１つに記載の固体撮像素子。
（３０）
前記第２の半導体基板の前記第１の主面および前記第２の主面間の距離は１００ｎｍ以下である、
前記（２１）～（２９）のいずれか１つに記載の固体撮像素子。
（１）
光電変換素子を有する第１の半導体基板と、
前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
第１の主面に前記光電変換素子から出力される電気信号を増幅する増幅トランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている、
固体撮像素子。
（２）
前記第２の半導体基板は或る導電型を有し、
低抵抗の前記領域は、前記第２の半導体基板の他の領域よりも高濃度の不純物を含む、
前記（１）に記載の固体撮像素子。
（３）
前記第２の半導体基板の前記領域から前記第１の半導体基板側へと延びるコンタクトを備える、
前記（１）または（２）に記載の固体撮像素子。
（４）
前記第２の半導体基板の前記領域から前記第１の半導体基板とは反対側へと延びるコンタクトを備える、
前記（１）または（２）に記載の固体撮像素子。
（５）
前記第２の半導体基板は、
前記第１の半導体基板に前記第２の主面側を向けて配置される、
前記（１）～（４）のいずれか１つに記載の固体撮像素子。
（６）
前記第２の半導体基板の前記領域と前記第１の半導体基板とを接続するコンタクトを備える、
前記（５）に記載の固体撮像素子。
（７）
前記第２の半導体基板の前記領域は、前記第２の半導体基板に沿う方向に前記第２の半導体基板の外側へと延びる延伸部を有する、
前記（５）に記載の固体撮像素子。
（８）
前記延伸部は、前記第２の半導体基板の前記第１の主面と同じ側に面する第３の主面を有し、
一端が前記延伸部の前記第３の主面に接続され、他端が接地されるコンタクトを備える、
前記（７）に記載の固体撮像素子。
（９）
前記延伸部を貫通し、
一端が前記第１の半導体基板に接続され、他端が接地されるコンタクトを備える、
前記（７）に記載の固体撮像素子。
（１０）
一端が前記延伸部の側面に接続され、他端が接地されるコンタクトを備える、
前記（７）に記載の固体撮像素子。
（１１）
前記第１の半導体基板は、前記光電変換素子から出力される前記電気信号を前記増幅トランジスタに転送する転送トランジスタを有する、
前記（１）～（１０）のいずれか１つに記載の固体撮像素子。
（１２）
前記転送トランジスタは、前記光電変換素子から出力される前記電気信号を一時的に保持するフローティングディフュージョンを有する、
前記（１１）に記載の固体撮像素子。
（１３）
前記第２の半導体基板は、
前記増幅トランジスタのゲートの電位を電源電位にリセットするリセットトランジスタと、
前記増幅トランジスタで増幅された前記電気信号を信号処理回路へ伝送するか否かを選択する選択トランジスタと、を有する、
前記（１）～（１２）のいずれか１つに記載の固体撮像素子。
（１４）
前記増幅トランジスタのゲートは前記フローティングディフュージョンに接続される、
前記（１２）に記載の固体撮像素子。
（１５）
前記増幅トランジスタのゲートは前記リセットトランジスタのソースに接続される、
前記（１３）に記載の固体撮像素子。
（１６）
第１のトランジスタを有する第１の半導体基板と、
前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
第１の主面に第２のトランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている、
半導体装置。
（１７）
前記第２の半導体基板の前記領域は、前記第２の半導体基板に沿う方向に前記第２の半導体基板の外側へと延びる延伸部を有する、
前記（１６）に記載の半導体装置。
（１８）
前記第１の半導体基板に対向する浮遊基板である第３の半導体基板を備え、
前記第３の半導体基板は第３のトランジスタを有する、
前記（１６）または（１７）に記載の半導体装置。
（１９）
前記第１の半導体基板は、
前記第１のトランジスタと素子分離領域で隔てられ、前記第１のトランジスタとは異なる導電型の第４のトランジスタを有する、
前記（１６）～（１８）のいずれか１つに記載の半導体装置。
（２０）
前記第２の半導体基板は、
前記第２のトランジスタと素子分離領域で隔てられ、前記第２のトランジスタとは異なる導電型の第５のトランジスタを有する、
前記（１６）～（１９）のいずれか１つに記載の半導体装置。
（２１）
光電変換素子を有する第１の半導体基板と、
前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
第１の主面に前記光電変換素子から出力される電気信号を処理する画素トランジスタと、
前記第１の主面とは反対側の第２の主面の近傍であって前記画素トランジスタのゲート電極と対応する位置に、所定の電圧が印加される電極と、を備える、
固体撮像素子。
（２２）
前記電極に前記所定の電圧を印加する配線を備える、
前記（２１）に記載の固体撮像素子。
（２３）
前記電極は、
前記所定の電圧が印加されることにより、前記画素トランジスタにバックバイアスを印加するバックゲート電極である、
前記（２１）または（２２）に記載の固体撮像素子。
（２４）
前記画素トランジスタは、
前記光電変換素子から出力される電気信号を増幅する増幅トランジスタと、
前記増幅トランジスタで増幅された電気信号の伝送を制御する選択トランジスタと、
前記増幅トランジスタのゲート電位を電源電位にリセットするリセットトランジスタと、を含み、
前記電極は、
前記増幅トランジスタのゲート電極と対応する位置に配置される第１の電極と、
前記選択トランジスタのゲート電極と対応する位置に配置される第２の電極と、
前記リセットトランジスタのゲート電極と対応する位置に配置される第３の電極と、を含む、
前記（２１）～（２３）のいずれか１つに記載の固体撮像素子。
（２５）
前記第１の電極は、
前記増幅トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記増幅トランジスタにバックバイアスを印加して前記増幅トランジスタの閾値電圧を制御し、
前記第２の電極は、
前記選択トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記選択トランジスタにバックバイアスを印加して前記選択トランジスタの閾値電圧を制御し、
前記第３の電極は、
前記リセットトランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記リセットトランジスタにバックバイアスを印加して前記リセットトランジスタの閾値電圧を制御する、
前記（２４）に記載の固体撮像素子。
（２６）
前記第１～第３の電極は、
前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタに、それぞれ異なる値のバックバイアスを印加して、前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタのそれぞれの閾値電圧を個別に制御する、
前記（２５）に記載の固体撮像素子。
（２７）
前記画素トランジスタは選択トランジスタである、
前記（２１）～（２３）のいずれか１つに記載の固体撮像素子。
（２８）
前記電極は、
前記選択トランジスタにバックバイアスを印加して、前記選択トランジスタのオン抵抗を異ならせる、
前記（２７）に記載の固体撮像素子。
（２９）
前記第２の半導体基板の前記第２の主面から前記電極までの距離は１０ｎｍ以下である、
前記（２１）～（２８）のいずれか１つに記載の固体撮像素子。
（３０）
前記第２の半導体基板の前記第１の主面および前記第２の主面間の距離は１００ｎｍ以下である、
前記（２１）～（２９）のいずれか１つに記載の固体撮像素子。
１００ 固体撮像素子
２００，３００，３００ｂ，４００ 基板
１０２ 光電変換素子
１０３ 転送トランジスタ
１０４，１０４ｂ 増幅トランジスタ
１０５ リセットトランジスタ
１０６ 選択トランジスタ
２５１ａ，２５１ｒ，２５１ｓ，２５２ｒ，２５２ｓ バックゲート電極
３０２，３０２ｂ 基板コンタクト層
３０３ 延伸部
ＢＢＬ バックバイアス線
Ｃｂｇａ，Ｃｂｇｒ，Ｃｂｇｓ，Ｃｓｕｂ，Ｃｓｕｂｂ コンタクト
ＭＳａ，ＭＳｂ，ＭＳｃ 主面
２００，３００，３００ｂ，４００ 基板
１０２ 光電変換素子
１０３ 転送トランジスタ
１０４，１０４ｂ 増幅トランジスタ
１０５ リセットトランジスタ
１０６ 選択トランジスタ
２５１ａ，２５１ｒ，２５１ｓ，２５２ｒ，２５２ｓ バックゲート電極
３０２，３０２ｂ 基板コンタクト層
３０３ 延伸部
ＢＢＬ バックバイアス線
Ｃｂｇａ，Ｃｂｇｒ，Ｃｂｇｓ，Ｃｓｕｂ，Ｃｓｕｂｂ コンタクト
ＭＳａ，ＭＳｂ，ＭＳｃ 主面
Claims (20)
- 光電変換素子を有する第１の半導体基板と、
前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
第１の主面に前記光電変換素子から出力される電気信号を増幅する増幅トランジスタを有し、前記第１の主面とは反対側の第２の主面に前記第２の半導体基板よりも低抵抗の領域を有し、前記領域を介して接地されている、
固体撮像素子。 - 前記第２の半導体基板は或る導電型を有し、
低抵抗の前記領域は、前記第２の半導体基板の他の領域よりも高濃度の不純物を含む、
請求項１に記載の固体撮像素子。 - 前記第２の半導体基板の前記領域から前記第１の半導体基板側へと延びるコンタクトを備える、
請求項１に記載の固体撮像素子。 - 前記第２の半導体基板の前記領域から前記第１の半導体基板とは反対側へと延びるコンタクトを備える、
請求項１に記載の固体撮像素子。 - 前記第２の半導体基板は、
前記第１の半導体基板に前記第２の主面側を向けて配置される、
請求項１に記載の固体撮像素子。 - 前記第２の半導体基板の前記領域と前記第１の半導体基板とを接続するコンタクトを備える、
請求項５に記載の固体撮像素子。 - 前記第２の半導体基板の前記領域は、前記第２の半導体基板に沿う方向に前記第２の半導体基板の外側へと延びる延伸部を有する、
請求項５に記載の固体撮像素子。 - 前記延伸部は、前記第２の半導体基板の前記第１の主面と同じ側に面する第３の主面を有し、
一端が前記延伸部の前記第３の主面に接続され、他端が接地されるコンタクトを備える、
請求項７に記載の固体撮像素子。 - 前記延伸部を貫通し、
一端が前記第１の半導体基板に接続され、他端が接地されるコンタクトを備える、
請求項７に記載の固体撮像素子。 - 一端が前記延伸部の側面に接続され、他端が接地されるコンタクトを備える、
請求項７に記載の固体撮像素子。 - 光電変換素子を有する第１の半導体基板と、
前記第１の半導体基板に絶縁膜を介して対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
第１の主面に前記光電変換素子から出力される電気信号を処理する画素トランジスタと、
前記第１の主面とは反対側の第２の主面の近傍であって前記画素トランジスタのゲート電極と対応する位置に、所定の電圧が印加される電極と、を備える、
固体撮像素子。 - 前記電極に前記所定の電圧を印加する配線を備える、
請求項１１に記載の固体撮像素子。 - 前記電極は、
前記所定の電圧が印加されることにより、前記画素トランジスタにバックバイアスを印加するバックゲート電極である、
請求項１１に記載の固体撮像素子。 - 前記画素トランジスタは、
前記光電変換素子から出力される電気信号を増幅する増幅トランジスタと、
前記増幅トランジスタで増幅された電気信号の伝送を制御する選択トランジスタと、
前記増幅トランジスタのゲート電位を電源電位にリセットするリセットトランジスタと、を含み、
前記電極は、
前記増幅トランジスタのゲート電極と対応する位置に配置される第１の電極と、
前記選択トランジスタのゲート電極と対応する位置に配置される第２の電極と、
前記リセットトランジスタのゲート電極と対応する位置に配置される第３の電極と、を含む、
請求項１１に記載の固体撮像素子。 - 前記第１の電極は、
前記増幅トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記増幅トランジスタにバックバイアスを印加して前記増幅トランジスタの閾値電圧を制御し、
前記第２の電極は、
前記選択トランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記選択トランジスタにバックバイアスを印加して前記選択トランジスタの閾値電圧を制御し、
前記第３の電極は、
前記リセットトランジスタの閾値電圧とは異なる前記所定の電圧が印加されることにより、前記リセットトランジスタにバックバイアスを印加して前記リセットトランジスタの閾値電圧を制御する、
請求項１４に記載の固体撮像素子。 - 前記第１～第３の電極は、
前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタに、それぞれ異なる値のバックバイアスを印加して、前記増幅トランジスタ、前記選択トランジスタ、及び前記リセットトランジスタのそれぞれの閾値電圧を個別に制御する、
請求項１５に記載の固体撮像素子。 - 前記画素トランジスタは選択トランジスタである、
請求項１１に記載の固体撮像素子。 - 前記電極は、
前記選択トランジスタにバックバイアスを印加して、前記選択トランジスタのオン抵抗を異ならせる、
請求項１７に記載の固体撮像素子。 - 前記第２の半導体基板の前記第２の主面から前記電極までの距離は１０ｎｍ以下である、
請求項１１に記載の固体撮像素子。 - 前記第２の半導体基板の前記第１の主面および前記第２の主面間の距離は１００ｎｍ以下である、
請求項１１に記載の固体撮像素子。
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