WO2020105429A1 - 電源管理回路および電子機器 - Google Patents

電源管理回路および電子機器

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WO2020105429A1
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和則 伊藤
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ローム株式会社
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a power management circuit.
  • Electronic devices such as mobile phones, tablet terminals, notebook personal computers (PCs), desktop PCs, and game devices include arithmetic processing including processors such as CPUs (Central Processing Units) and GPUs (Graphics Processing Units), and memories. Equipped with a system.
  • the arithmetic processing system may be integrated like a microcontroller or a SoC (System on Chip).
  • the arithmetic processing system is subdivided into multiple circuit blocks, and each circuit block is configured to be able to supply a power supply voltage independently.
  • a PMIC Power Management Integrated Circuit
  • a PMIC is used to control a plurality of power supply systems corresponding to a plurality of circuit blocks.
  • the PMIC is adopted, it is possible to finely control the on / off of a plurality of power supplies and the set level of the output voltage according to a predetermined sequence, and it is possible to improve the system performance.
  • PMICs are optimally designed for each platform, and the situation arises that PMICs optimized for one platform cannot be used for another platform. Therefore, in a platform where the number of shipped units is not expected to be large, it is difficult to design the PMIC for exclusive use from the viewpoint of recovering the design cost, and there are cases where the adoption of the PMIC must be abandoned.
  • the present invention has been made in such a situation, and one of the illustrative purposes of a certain aspect thereof is to provide a power management circuit with enhanced versatility.
  • the power management circuit includes a first feedback pin, a second feedback pin, a first circuit block including a first feedback controller and a first predriver, and a second circuit block including a second feedback controller and a second predriver.
  • the first feedback controller generates the first control signal based on the signal of the first feedback pin
  • the first pre-driver operates according to the first control signal
  • the second feedback controller A second control signal is generated based on the signal of the second feedback pin
  • the second pre-driver operates according to the second control signal.
  • the first feedback controller generates the first control signal based on the signal of the first feedback pin
  • the first pre-driver operates according to the first control signal
  • the second pre-driver It operates according to the third control signal from the first circuit block.
  • the versatility of the power management circuit can be improved.
  • the power management circuit includes a first feedback pin, a second feedback pin, a first circuit block including a first feedback controller and a first predriver, and a second circuit block including a second feedback controller and a second predriver.
  • the first feedback controller generates the first control signal based on the signal of the first feedback pin
  • the first pre-driver operates according to the first control signal
  • the second feedback controller A second control signal is generated based on the signal of the second feedback pin
  • the second pre-driver operates according to the second control signal.
  • the first feedback controller generates the first control signal based on the signal of the first feedback pin
  • the first pre-driver operates according to the first control signal
  • the second pre-driver It operates according to the third control signal from the first circuit block.
  • the second mode is set, the outputs for two channels are combined into one system, and connected to a single inductor, so that it can be operated as a one-channel DC / DC converter.
  • the operation of the second feedback controller may be stopped in the second mode. This can reduce power consumption.
  • the power management circuit may further include a mode selector that selects one of the first mode and the second mode based on the electrical state of the second feedback pin at the time of startup.
  • a mode selector that selects one of the first mode and the second mode based on the electrical state of the second feedback pin at the time of startup.
  • the first circuit block and the second circuit block may have the same core. This can simplify the circuit design.
  • a signal path for transmitting a signal for dead time control may be further provided between the first pre-driver and the second pre-driver. Accordingly, the high-side transistor (low-side transistor) driven by the first pre-driver and the low-side transistor (high-side transistor) driven by the second pre-driver can be prevented from turning on at the same time.
  • the power management circuit may further include a first input pin, a first output pin, a first ground pin, a first input pin, a second input pin, a second output pin, and a second ground pin.
  • the first circuit block may further include a first high-side transistor provided between the first output pins and a first low-side transistor provided between the first output pin and the first ground pin.
  • the second circuit block may further include a second high-side transistor provided between the second input pin and the second output pin, and a second low-side transistor provided between the second output pin and the second ground pin. ..
  • the power management circuit compares a current flowing through the first high-side transistor with a first overcurrent threshold, and a current flowing through the second high-side transistor with a second overcurrent threshold. And a second overcurrent detection circuit for performing the above.
  • the first overcurrent detection circuit and the second overcurrent detection circuit are enabled in the first mode, and the first overcurrent detection circuit is enabled and the second overcurrent detection circuit is disabled in the second mode. May be. In the second mode, power consumption can be reduced by enabling only the first overcurrent detection circuit.
  • Both the first overcurrent detection circuit and the second overcurrent detection circuit may be operated in the second mode.
  • the protection may be applied based on one of the outputs which has detected the overcurrent earlier.
  • the first overcurrent detection circuit may be configured to be able to compare the voltage across the first high-side transistor with the first threshold voltage according to the first overcurrent threshold.
  • the first threshold voltage may be scaled in the second mode. In the second mode, the two high side transistors are connected in parallel, and their ON resistances are halved. In addition to this, by scaling the first threshold voltage, correct overcurrent determination can be performed.
  • the first overcurrent detection circuit includes a dummy transistor whose one end is connected to the first input pin, a current source which is connected to the other end of the dummy transistor and supplies a current to the dummy transistor, and a voltage across the first high side transistor. And a comparator for comparing with the potential of the connection node between the dummy transistor and the current source.
  • the amount of current generated by the current source may be different between the first mode and the second mode. This allows the first overcurrent threshold to be scaled.
  • the power management circuit includes a first peak current detection circuit that compares the current flowing through the first high-side transistor with a first peak threshold value, and a first peak current detection circuit that compares the current flowing through the second high-side transistor with a second peak threshold value.
  • a two-peak current detection circuit may be further provided. In the first mode, the first peak current detection circuit and the second peak current detection circuit are enabled, and in the second mode, the first peak current detection circuit is enabled and the second peak current detection circuit is disabled, resulting in the first peak.
  • the threshold may be scaled. In the second mode, power consumption can be reduced by enabling only the first peak current detection circuit.
  • Both the first peak current detection circuit and the second peak current detection circuit may be operated in the second mode.
  • one of the outputs that has reacted earlier may be used for protection processing or feedback control.
  • the first peak current detection circuit may be configured to be able to compare the voltage across the first high-side transistor with the second threshold voltage according to the first peak threshold.
  • the second threshold voltage may be scaled in the second mode. In the second mode, the two high side transistors are connected in parallel, and their ON resistances are halved. Along with this, scaling of the second threshold voltage enables correct peak current detection.
  • the first peak current detection circuit includes a dummy transistor whose one end is connected to the first input pin, a current source which is connected to the other end of the dummy transistor and supplies a current to the dummy transistor, and a voltage across the first high-side transistor. And a comparator for comparing with the potential of the connection node between the dummy transistor and the current source.
  • the dummy transistor may include a plurality of transistor elements connected in series, and a part of the plurality of transistor elements may be bypassed in the second mode. This allows scaling of the first peak threshold.
  • Power management circuit may further comprise a low-side current detection circuit which compares a negative threshold zero or near zero the current flowing through the first low-side transistor.
  • the first feedback controller and the second feedback controller In the first mode, the first feedback controller and the second feedback controller generate the first control signal and the second control signal according to the output of the low-side current detection circuit, and in the second mode, the first feedback controller detects the low-side current.
  • the first control signal may be generated according to the output of the circuit.
  • the output of the low-side current detection circuit is used to operate in a diode rectification mode in a light load state, and is mainly used to improve efficiency.
  • the output of the low-side current detection circuit is used for NCP (Negative Current Protection) that limits the negative current so that it does not become too large. These functions are less severe than overcurrent detection. Therefore, regardless of the mode, power consumption can be reduced by monitoring only the current of the first low-side transistor.
  • NCP Negative Current Protection
  • the threshold for zero cross detection may be shifted in the first mode and the second mode.
  • the first ground pin and the second ground pin may be shared. This can reduce the number of pins.
  • the first output stage including the first high-side transistor and the first low-side transistor of the first circuit block and the second output stage of the second high-side transistor and the second low-side transistor of the second circuit block are laid out in a mirror image. Good. As a result, the symmetry of the circuit can be improved and the two output stages in the second mode can be operated uniformly.
  • the first ground pin and the second ground pin may be shared.
  • the part including the first output stage and the first pre-driver and the part including the second output stage and the second pre-driver may be configured by the same core. Also, they may be laid out in a mirror image. By arranging symmetrically including the pre-driver, the uniformity of operation can be improved.
  • the state in which the member A is connected to the member B means that the members A and B are electrically connected to each other in addition to the case where the members A and B are physically directly connected. It also includes the case of being indirectly connected via another member that does not substantially affect the general connection state or does not impair the function and effect achieved by their connection.
  • the state in which the member C is provided between the member A and the member B means that the members A and C or the members B and C are directly connected and their electrical It also includes the case of being indirectly connected via another member that does not substantially affect the general connection state or does not impair the function and effect achieved by their connection.
  • FIG. 1 is a block diagram of a power management circuit 100 according to the embodiment.
  • the power management circuit 100 has a first input (VIN1) pin, a first output (LX1) pin, a first ground (PGND1) pin, a first feedback (FB1) pin FB1, a second input (VIN2) pin, and a second output. It has a (LX2) pin, a second ground (PGND2) pin, a second feedback (FB2) pin, and a ground (GND) pin, and is accommodated in one package.
  • the power management circuit 100 includes a first feedback controller 110_1, a second feedback controller 110_2, a first pre-driver 120_1, a second pre-driver 120_2, a first high side transistor MH1, a first low side transistor ML1 and a second high side transistor MH2.
  • the second low-side transistor ML2, the mode selector 130, and the sequencer 140 are provided.
  • the power management circuit 100 can select the first mode and the second mode.
  • the first mode and the second mode are fixedly set in the platform on which the power management circuit 100 is mounted.
  • the mode selector 130 selects one of the first mode and the second mode according to the setting from the outside.
  • the first feedback controller 110_1, the first pre-driver 120_1, the first high side transistor MH1 and the second low side transistor ML1 form a first circuit block BLK1.
  • the second feedback controller 110_2, the second pre-driver 120_2, the second high side transistor MH2, and the second low side transistor ML2 form a second circuit block BLK2.
  • the first circuit block BLK1 and the second circuit block BLK2 can have the same core. Therefore, the feedback controllers 110_1 and 110_2 have the same function / configuration, and the pre-drivers 120_1 and 120_2 have the same function / configuration.
  • the first high-side transistor MH1 and the second high-side transistor MH2 have the same size, and the first low-side transistor ML1 and the second low-side transistor ML2 have the same size.
  • the sequencer 140 controls the start and stop timings of the first circuit block BLK1 and the second circuit block BLK2.
  • the first mode is a mode in which the first circuit block BLK1 and the second circuit block BLK2 operate completely independently, and the power management circuit 100 is a 2-output (2-channel) DC / DC converter together with external components. To form.
  • the feedback signal V FB1 corresponding to the output signal of the first channel DC / DC converter and the feedback signal V corresponding to the output signal of the second channel DC / DC converter are respectively applied to the FB1 pin and the FB2 pin.
  • FB2 is fed back.
  • First feedback controller 110_1 generates the first control signal S CTRL 1 on the basis of the feedback signal V FB1 of FB1 pin.
  • Second feedback controller 110_2 generates a second control signal S CTRL 2 based on FB2 pin of the feedback signal V FB2.
  • the configuration and control method of the feedback controller 110 are not particularly limited.
  • the feedback controller 110 may be a voltage mode controller, or a peak current mode or average current mode controller.
  • the feedback controller 110 may be a ripple control controller such as hysteresis control (Bang-Bang control), bottom detection ON time fixed control, peak detection OFF time fixed control, or the like.
  • the first pre-driver 120_1 operates according to the first control signal S CTRL 1
  • the second pre-driver 120_2 operates according to the second control signal S CTRL 2.
  • the first pre-driver 120_1 drives the first high-side transistor MH1 and the first low-side transistor ML1 according to the first control signal S CTRL 1
  • the second pre-driver 120_2 has the second control signal S CTRL1.
  • the second high side transistor MH2 and the second low side transistor ML2 are driven according to CTRL 2.
  • the first control signal SCTRL1 includes at least a pulse signal that defines the duty ratio (or ON time) of the first high-side transistor MH1, and the second control signal SCTRL2 at least includes the duty ratio of the second high-side transistor MH2. It may include a pulse signal defining a ratio (or on-time).
  • the sequencer 140 activates the first circuit block BLK1 and the second circuit block BLK2 at different timings by using a system activation instruction or power-on as a trigger. Further, in an application that supports a sleep mode, a standby mode, or the like, only one output of the first circuit block BLK1 or the second circuit block BLK2 may be stopped in response to a command from the host processor. When receiving the instruction to stop the system, the first circuit block BLK1 and the second circuit block BLK2 are stopped at different timings. The start timing and the stop timing of the two blocks BLK1 and BLK2 may be settable by a register.
  • the power management circuit 100 forms a one-output (one-channel) DC / DC converter together with external components.
  • a common inductor is connected to the LX1 pin and the LX2 pin, a pair of the first high side transistor MH1 and the second high side transistor MH2 is electrically connected in parallel, and the first low side transistor ML1 and the first low side transistor ML1 are connected to each other.
  • a pair of two low side transistors ML2 are electrically connected in parallel.
  • the feedback signal V FB1 according to the output signal of the common DC / DC converter is fed back to the FB1 pin.
  • the FB2 pin can be non-connected (NC). Alternatively, as will be described later, the FB2 pin may be used as a mode setting pin.
  • the first feedback controller 110_1 In the second mode, the first feedback controller 110_1 generates the first control signal S CTRL 1 based on FB1 pin signal. The operation of the second feedback controller 110_2 stops.
  • the first feedback controller 110_1 and the second circuit block BLK2 (second pre-driver 120_2) are connected via the signal path 102, and the third control signal S CTRL 3 receives the second pre-driver via the signal path 102. It can be supplied to 120_2.
  • the third control signal S CTRL 3 includes a replica of a high side pulse that instructs turning on and off of the first high side transistor MH1 and a replica of a low side pulse that instructs turning on and off of the first low side transistor ML1. But it's okay.
  • the first pre-driver 120_1 operates according to the first control signal S CTRL 1.
  • the second pre-driver 120_2, instead of the second control signal S CTRL 2 operates according to the third control signal S CTRL 3 from the first feedback controller 110_1.
  • the first high-side transistor MH1 and the second high-side transistor MH2 are turned on and off at substantially the same time, and the first low-side transistor ML1 and the second low-side transistor ML2 are turned on and off at substantially the same time.
  • the fourth control signal SCTRL4 supplied from the second pre-driver 120_2 to the first pre-driver 120_1 indicates a signal indicating the on / off state of the second high side transistor MH2 and the on / off state of the second low side transistor ML2. And a signal to indicate.
  • the turn-on of the first low-side transistor ML1 is permitted after the turn-off of the first high-side transistor MH1 and the second high-side transistor MH2 is completed.
  • the turn-on of the first high-side transistor MH1 is permitted after the turn-off of the first low-side transistor ML1 and the second low-side transistor ML2 is completed.
  • the power management circuit 100 transmits the signal path 104 for transmitting the control signal S CTRL4 for dead time control (prevention of shoot- through current) between the first pre-driver 120_1 and the second pre-driver 120_2. Equipped with. This ensures that the high-side transistors MH1 and MH2 are turned on after both the first low-side transistor ML1 and the second low-side transistor ML2 are turned off. Further, the first low-side transistor ML1 and the second low-side transistor ML2 are guaranteed to be turned on after both the high-side transistors MH1 and MH2 are turned off.
  • the sequencer 140 activates the first circuit block BLK1 and the second circuit block BLK2 at the same timing by using a system activation instruction or power-on as a trigger.
  • the system stop instruction When receiving the system stop instruction, the first circuit block BLK1 and the second circuit block BLK2 are stopped.
  • the above is the configuration of the power management circuit 100. Next, the operation will be described.
  • FIG. 2 is a block diagram of the first system 201 including the power management circuit 100.
  • the power management circuit 100 is set to the first mode.
  • An inductor L1 and an output capacitor Co1 are connected to the LX1 pin to form a DC / DC converter for the first channel CH1.
  • Resistor voltage dividing circuits R11 and R12 are connected to the FB1 pin, and the feedback signal V FB1 according to the output voltage V OUT1 is fed back.
  • the signal path 102 and the signal path 104 are unused.
  • An inductor L2 and an output capacitor Co2 are connected to the LX2 pin to form a DC / DC converter for the second channel CH2.
  • Resistor voltage dividing circuits R21 and R22 are connected to the FB2 pin, and a feedback signal V FB2 according to the output voltage V OUT2 is fed back.
  • the resistors R11, R12 and R21, R22 may be incorporated in the power management circuit 100. Alternatively, when the target value of the output voltage V OUT is low, the output voltage V OUT may be directly input to the FB pin.
  • Feedback is applied by the first circuit block BLK1 so that the first feedback signal V FB1 approaches the reference voltage V REF1 , and the output voltage V OUT1 is stabilized at the target voltage V OUT1 (REF) .
  • feedback is applied by the second circuit block BLK2 so that the second feedback signal V FB2 approaches the reference voltage V REF2 , and the output voltage V OUT2 is stabilized at the target voltage V OUT2 (REF) .
  • FIG. 3 is a block diagram of the second system 202 including the power management circuit 100.
  • the power management circuit 100 is set to the second mode.
  • a common inductor L1 is connected to the LX1 pin and the LX2 pin to form a 1-channel DC / DC converter.
  • the first circuit block BLK1 operates as a master and the second circuit block BLK2 operates as a slave.
  • Resistor voltage dividing circuits R11 and R12 are connected to the FB1 pin, and the feedback signal V FB1 according to the output voltage V OUT1 is fed back.
  • the second feedback controller 110_2 may be stopped and the generation of the second control signal S CTRL 2 may be stopped, which can reduce the power consumption.
  • the second control signal S CTRL 2 may be unused.
  • the power management circuit 100 a certain platform can be set to the first mode and operated as a 2-channel DC / DC converter.
  • the second mode is set, the outputs for two channels are combined into one system, and connected to a single inductor, so that it can be operated as a one-channel DC / DC converter.
  • the first high-side transistor MH1 and the second high-side transistor MH2 are connected in parallel, and the first low-side transistor ML1 and the second low-side transistor ML2 are connected in parallel, so that the current supply capability can be increased.
  • the present invention extends to various devices and methods understood as the block diagram and circuit diagram of FIG. 1 or derived from the above description, and is not limited to a specific configuration.
  • more specific configuration examples and examples will be described in order to help understanding of the essence and operation of the invention and to clarify them, not to narrow the scope of the invention.
  • FIG. 4 is a circuit diagram showing a configuration example of the mode selector 130.
  • the mode selector 130 includes resistors R31 and R32 provided between the FB2 pin and the ground, a switch SW31, and a comparator CMP31.
  • the switch SW31 is turned on during the determination period immediately after the power management circuit 100 is activated, and is turned off after the determination is completed. As a result, it is possible to prevent unnecessary current from flowing through the resistors R31 and R32.
  • the FB2 pin is connected to the output capacitor Co2 directly or via the resistance voltage divider circuit.
  • the output voltage V OUT2 is zero, so the voltage V FB2 at the FB2 pin is also zero. Therefore, the comparator CMP31 determines that V FB2 ⁇ V TH, and the mode signal MODE has a level (for example, high) indicating the first mode.
  • the FB2 pin is pulled up to a high level voltage (for example, a power supply voltage of about 5V or other voltage) via the resistor R33.
  • a high level voltage for example, a power supply voltage of about 5V or other voltage
  • the switch SW31 is turned on, and a voltage proportional to the high level voltage 5V is input to the comparator CMP31.
  • the comparator CMP31 determines that V FB2 > V TH, and the mode signal MODE takes a level (for example, low) indicating the second mode.
  • this mode selector 130 since the mode can be set by using the FB2 pin, there is an advantage that it is not necessary to add a pin for mode setting.
  • a pin for mode setting may be added to the power management circuit 100, and the mode may be determined by accessing the non-volatile memory when the power management circuit 100 is activated.
  • FIG. 5 is a block diagram showing a configuration example of the first pre-driver and the second pre-driver.
  • the first feedback controller 110_1 includes a dead time controller 111, a dead time controller 112, a control logic 113, a control logic 114, a buffer 115, and a buffer 116.
  • the control logics 113 and 114 generate control pulses S H1 and S L1 for instructing on / off of the high side transistor MH1 and the low side transistor ML2, respectively, based on the control signal S CTRL1 .
  • Buffer 115 of the first feedback controller 110_1 side drives the first high-side transistor MH1 on the basis of the control pulse S H1.
  • the buffer 116 on the first feedback controller 110_1 side drives the first low-side transistor ML1 based on the control pulse S L1 .
  • the third control signal S CTRL 3 including a replica of the control pulses S H1, S L1 is supplied to the second feedback controller 110_2 via signal path 102.
  • the control logic 113 monitors the signal of the internal node of the buffer 116, and the first low-side transistor ML1 is instructed to be turned on. During the period, the control pulse SH1 is fixed to the off level. Similarly, the control logic 114 monitors the signal of the internal node of the buffer 115, and the control pulse S L1 is fixed to the off level during the period when the first high side transistor MH1 is instructed to be turned on.
  • the gate signals V GH2 and V GL2 of the second high side transistor MH2 and the second low side transistor ML2 are supplied to the first feedback controller 110_1 as the fourth control signal S CTRL4 in the second mode.
  • a gate pulse V GH1 of the first high-side transistor MH1 (in the second mode, a gate pulse V GH2 of the second high-side transistor MH2) is input to the dead time controller 111.
  • the dead time controller 111 sets a predetermined time as a dead time after the gate signal V GH1 transitions to a high level (off level) in the first mode. During the dead time, the control pulse SL1 is fixed at the off level.
  • the dead time controller 111 sets a predetermined time as a dead time after both the gate signals V GH1 and V GH2 have changed to a high level (off level). During the dead time, the control pulse SH1 is fixed at the off level.
  • the gate pulse V GL1 of the first low-side transistor ML1 (in the second mode, the gate pulse V GL2 of the second low-side transistor ML2) is input to the dead time controller 112.
  • the dead time controller 112 sets a predetermined time as a dead time after the gate signal V GL1 transits to a low level (off level) in the first mode. During the dead time, the control pulse SL1 is fixed at the off level.
  • the dead time controller 112 sets a predetermined time as a dead time after both the gate signals V GL1 and V GL2 transit to the low level (off level) in the second mode. During the dead time, the control pulse SL1 is fixed at the off level.
  • the configuration of the second feedback controller 110_2 is the same as that of the first feedback controller 110_1.
  • the second feedback controller 110_2 operates similarly to the first feedback controller 110_1 in the first mode, but in the second mode, the dead time controller 111, the dead time controller 112, the control logic 113, and the control logic 114 stop.
  • the first feedback controller 110_1 for the second feedback controller 110_2 the third control signal S CTRL 3 is supplied including the control pulse S H1, S L1.
  • the buffer 115 drives the second high-side transistor MH2 based on the control pulse S H1
  • the buffer 116 drives the second low-side transistor ML2 based on the control pulse S L1 .
  • FIG. 6A and 6B are circuit diagrams of the overcurrent protection circuit.
  • FIG. 6A shows the state of the first mode
  • FIG. 6B shows the state of the second mode.
  • the first circuit block BLK1 and the second circuit block BLK2 include a first overcurrent detection circuit 150_1 and a second overcurrent detection circuit 150_2, respectively.
  • the first overcurrent detection circuit 150_1 compares the current I MH1 flowing through the first high-side transistor MH1 with the first overcurrent threshold I OCP1 .
  • the second overcurrent detection circuit 150_2 compares the current I MH2 flowing through the second high-side transistor MH2 with the second overcurrent threshold I OCP2 .
  • overcurrent protection is performed.
  • the second mode only the first overcurrent detection circuit 150_1 is valid and the second overcurrent detection circuit 150_2 is invalid.
  • the two circuit blocks BLK1 and BLK2 perform overcurrent protection according to the output of the first overcurrent detection circuit 150_1.
  • the second mode power consumption can be reduced by enabling only the first overcurrent detection circuit 150_1. Further, in the second mode, when the two overcurrent detection circuits 150_1 and 150_2 are used together, when there is a variation in the detection conditions or the response speed, operation mismatch occurs, but only one of the overcurrent detection circuits 150_1 The inconsistency can be eliminated by making effective.
  • the first overcurrent detection circuit 150_1 is configured to be able to compare the voltage V DS1 across the first high-side transistor MH1 with the first threshold voltage ⁇ V OCP1 according to the first overcurrent threshold I OCP1. .. The same applies to the second overcurrent detection circuit 150_2.
  • the first threshold voltage ⁇ V OCP1 is scaled.
  • the two high side transistors MH1 and MH2 are connected in parallel, and the ON resistances thereof are halved.
  • scaling of the first threshold voltage ⁇ V OCP1 enables correct overcurrent determination.
  • the first overcurrent detection circuit 150_1 includes a replica transistor 152, a current source 154, and a comparator 156.
  • the replica transistor 152 is a replica of the first high side transistor MH1, and its one end, the source, is connected to the VIN1 pin.
  • the gate of the replica transistor 152 is biased to be in the same state as the first high side transistor MH1.
  • the current source 154 is connected to the other end (drain) of the replica transistor 152 and supplies a current to the replica transistor 152.
  • the voltage ⁇ V OCP1 across the replica transistor 152 is specified according to the current generated by the current source 154.
  • the comparator 156 compares the voltage across the first high-side transistor (voltage between drain and source) with the voltage ⁇ V OCP across the replica transistor 152. The amount of current generated by the current source 154 differs between the first mode and the second mode.
  • the current source 154 may include a constant current source 154a and a current DAC 154b, and the total of their output currents may be supplied to the replica transistor 152.
  • the threshold value ⁇ V OCP1 can be scaled by changing the digital input value of the current DAC 154b in the first mode and the second mode.
  • Peak current detection Detects that the high-side transistor has reached a specified peak current when adopting a peak current mode feedback controller or for performing PFM (Pulse Frequency Modulation) control (also called intermittent mode control) at light load
  • PFM Pulse Frequency Modulation
  • FIG. 7A and 7B are circuit diagrams of the peak current detection circuit.
  • FIG. 7A shows the state of the first mode
  • FIG. 7B shows the state of the second mode.
  • the first circuit block BLK1 and the second circuit block BLK2 include a first peak current detection circuit 160_1 and a second peak current detection circuit 160_2, respectively.
  • the first peak current detection circuit 160_1 compares the current I MH1 flowing through the first high side transistor MH1 with the first peak threshold value I PEAK1 .
  • the second peak current detection circuit 160_2 compares the current I MH2 flowing through the second high side transistor MH2 with the second peak threshold value I PEAK2 .
  • the two circuit blocks BLK1 and BLK2 operate according to the output of the first peak current detection circuit 160_1.
  • the first peak current detection circuit 160_1 is configured to be able to compare the voltage V DS1 across the first high-side transistor MH1 with a threshold voltage ⁇ V IPEAK1 according to the first peak threshold I PEAK1 .
  • the threshold voltage ⁇ V IPEAK1 is scaled.
  • the two high side transistors MH1 and MH2 are connected in parallel, and the ON resistances thereof are halved.
  • scaling of the threshold voltage ⁇ V IPEAK1 enables correct peak current detection.
  • the peak current detection circuits 160_1 and 160_2 can be configured similarly to the overcurrent detection circuits 150_1 and 150_2.
  • the first peak current detection circuit 160_1 includes a replica transistor 162, a current source 164, and a comparator 166.
  • Replica transistor 162 includes a plurality of transistor elements connected in series, and in the second mode, a part of the plurality of transistor elements can be bypassed by switch SW41. When the switch SW41 is turned on, the voltage drop of the replica transistor 162 becomes 1/2, and the threshold voltage ⁇ V IPEAK1 can be appropriately scaled.
  • the current source 164 includes a constant current source 164a and a current DAC 164b.
  • Both zero current detection and negative current detection are common in that the current of the low-side transistor is compared with zero or a negative threshold value near zero.
  • FIG. 8A and 8B are circuit diagrams of the low-side current detection circuit.
  • the monitoring of the current of the low-side transistor ML does not require as severe accuracy as the overcurrent detection and the peak current detection. Therefore, in one embodiment, the low-side current detection circuit 170_1 is provided only in the first circuit block BLK1 and is not provided in the second block BLK2.
  • FIG. 8A shows the state of the first mode
  • FIG. 8B shows the state of the second mode.
  • the low-side current detection circuit 170_1 compares the current I ML1 flowing through the first low-side transistor ML1 with zero or a negative threshold value near zero.
  • the low-side current detection circuit 170 is a voltage comparator with an offset, and compares the drain voltage and the source voltage of the first low-side transistor ML1.
  • the low-side current detection circuit 170_1 includes a differential amplifier 172 with an offset and a voltage comparator 174.
  • the differential amplifier 172 includes a tail current source 172a, an input differential pair 172b, and a resistance load 172c.
  • the resistance value of the resistive load 172c is configured to be switchable according to the mode.
  • the output of the low side current detection circuit 170_1 is supplied to the first feedback controller 110_1 and the second feedback controller 110_2.
  • the output of the low side current detection circuit 170_1 is supplied to the first feedback controller 110_1.
  • switches SW51 and SW52 When used for zero-cross detection, switches SW51 and SW52 are turned off. When used for NCP, by turning on one of the switches SW51 and SW52, an offset can be introduced and a negative threshold value can be set. The threshold value can be scaled by switching the switches SW51 and SW52 to be turned on in the first mode and the second mode.
  • FIG. 9 is an exemplary layout diagram of the power management circuit 100.
  • the two circuit blocks BLK1 and BLK2 are laid out so as to be a mirror image. Accordingly, the impedance between the circuit block BLK1 and the inductor L1 and the impedance between the circuit block BLK2 and the inductor L1 can be made uniform.
  • the ground pins PGND1 and PGND2 of the circuit blocks BLK1 and BLK2 are shared (PGND pin) and are arranged at the boundary between the two blocks.
  • PGND pin shared (PGND pin)
  • the two circuit blocks BLK1 and BLK2 do not necessarily have to be arranged in a mirror image.
  • FIGS. 10A and 10B are block diagrams of electronic devices including a power management circuit.
  • 10A shows an electronic device 301 having a first platform
  • FIG. 10B shows an electronic device 302 having a second platform.
  • external inductors and capacitors are omitted.
  • the electronic device 301 includes an SOC 311, a power management circuit 100 that supplies a power voltage to the SOC 311, and a plurality of power circuits 330.
  • the power management circuit 100 includes controllers of DC / DC converters of four channels CH0 to CH3, two channels CH1 and CH of which are configured using the above-described architecture. The remaining two channels CH0 and CH3 operate independently.
  • the SOC 311 includes a core 320, a memory 322, and other blocks.
  • the power management circuit 100 mainly supplies the power supply voltage to the core 320, and the other power supply circuits 330 supply the power supply voltage to the memory 322 and other blocks.
  • the SOC 311 used for the platform of FIG. 10A has four independent power supply pins VDD0 to VDD3.
  • the power management circuit 100 is set to the first mode, the two channels CH1 and CH2 operate independently, and operate as a 4-channel DC / DC converter.
  • the SOC 312 used in the platform of FIG. 10B has three independent power supply pins, one of which VDD1 has a larger current amount than the other channels.
  • the power management circuit 100 is set to the second mode, the two channels CH1 and CH2 operate as a single channel, and operate as a three-channel DC / DC converter as a whole.
  • the first output stage including the first high-side transistor and the first low-side transistor of the first circuit block, and the second output stage including the second high-side transistor and the second low-side transistor of the second circuit block may have the same core. May be designed with.
  • the two output stages may be laid out on the semiconductor chip so as to be mirror images.
  • the portion including the first output stage and the first pre-driver and the portion including the second output stage and the second pre-driver may be designed with the same core.
  • the two parts may be laid out on the semiconductor chip so as to be mirror images.
  • the size of the power transistor MH (ML) corresponding to the output stage may be different.
  • Modification 2 In the embodiment, the configuration in which the power management circuit 100 includes the power transistor in the output stage of the DC / DC converter has been described, but the present invention is not limited to this, and a discrete component may be externally attached to the power transistor.
  • the number of output channels of the power management circuit 100 is not particularly limited. In the case of having four channels CH0 to CH3, each pair may be formed as the above-mentioned two circuit blocks BLK1 and BLK2 by using the channels CH0 and CH1 as a pair and CH2 and CH3 as a pair. In this case, the output of the power management circuit 100 can be changed between 2 channels and 4 channels, and more platforms can be supported.
  • the second overcurrent detection circuit 150_2 on the slave side (or the second peak current detection circuit 160_2) is disabled, but this is not the only case, and the first overcurrent on the master side is not limited. It may be operated in parallel with the detection circuit 150_1 (first peak current detection circuit 160_1). In this case, one of the two detection circuits 150_1 and 150_2 (160_1 and 160_2) that reacts earlier may be used for control or protection.
  • Modification 5 In the embodiment, the configuration of two channels has been described , but the present invention can be applied to any number of channels N of 3 or more. In this case, a mode in which all N channels are operated independently, and a mode in which M channels (M ⁇ N) of the N channels are connected to a common inductor and one of the M channels operates as a master and the rest operate as slaves, May be configured to be selectable.
  • the first circuit block BLK1 is fixed as the master and the second circuit block BLK2 is fixed as the slave.
  • the third circuit block BLK2 operates as the master and the first circuit block BLK1 operates as the slave. Modes may be further supported.
  • a signal path for transmitting a feedback control signal is added from the second circuit block BLK2 to the first circuit block BLK1, and the first circuit block BLK1 to the second circuit block BLK2 is added.
  • a signal path for transmitting the control signal SCTRL4 for dead time control prevention of shoot- through current
  • the mode selector 130 may be configured to be able to select any of the first mode to the third mode.
  • the mode selector 130 of FIG. 4 may be added to the FB1 pin side.
  • the first mode to the third mode may be selected by combining the electrical states of the FB1 pin and the FB2 pin.
  • the mode and the pin state may be associated as follows. (I) First mode Both FB1 and FB2 pins are masters (ii) Second mode FB1 pin is master, FB2 pin is slave (iii) Third mode FB1 pin is slave, FB2 pin is master
  • the low-side current detection circuit is provided only on the first low-side transistor side, but the present invention is not limited to this, and the low-side current detection circuit may be provided for each of the first low-side transistor and the second low-side transistor.
  • the present invention relates to a power management circuit.

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Abstract

第１モードにおいて、第１フィードバックコントローラ１１０＿１は、第１フィードバックピンＦＢ１の信号にもとづいて第１制御信号ＳＣＴＲＬ１を生成し、第１プリドライバ１２０＿１を制御する。第２フィードバックコントローラ１１０＿２は、第２フィードバックピンＦＢ２の信号にもとづいて第２制御信号ＳＣＴＲＬ２を生成し、第２プリドライバ１２０＿２を制御する。第２モードにおいて、第１フィードバックコントローラ１１０＿１は、第１フィードバックピンＦＢ１の信号にもとづいて第１制御信号ＳＣＴＲＬ１を生成し、第１プリドライバ１２０＿１を制御する。第２プリドライバ１２０＿２は、第１回路ブロックＢＬＫ１からの第３制御信号ＳＣＴＲＬ３にもとづいて第２プリドライバ１２０＿２を駆動する。

Description

電源管理回路および電子機器
　本発明は、電源管理回路に関する。
　携帯電話、タブレット端末、ノート型パーソナルコンピュータ（ＰＣ）、デスクトップＰＣ、ゲーム機器などの電子機器は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）などのプロセッサと、メモリと、を含む演算処理システムを備える。演算処理システムは、マイクロコントローラやＳｏＣ（System on Chip）のように一体化される場合もある。
　低消費電力化の要請にともない、演算処理システムは複数の回路ブロックに細分化されており、回路ブロックごとに独立して電源電圧を供給可能に構成される。複数の回路ブロックに対応する複数の電源系統を制御するために、ＰＭＩＣ（Power Management Integrated Circuit）が使用される。ＰＭＩＣを採用すると、複数の電源のオン、オフや出力電圧の設定レベルを、所定のシーケンスにしたがって細かに制御することができ、システムのパフォーマンスを高めることができる。
特開２０１３－０８９０６０号公報 特許第３７３８２４５号公報
　従来において、ＰＭＩＣは、プラットフォームごとに最適設計されており、あるプラットフォームに最適化されたＰＭＩＣは、別のプラットフォームに利用することができないという状況が生ずる。そのため、出荷台数が多く見込まれないプラットフォームでは、ＰＭＩＣを専用設計することは設計コスト回収の観点から難しく、ＰＭＩＣの採用を断念せざるを得ない場合があった。
　本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、汎用性を高めた電源管理回路の提供にある。
　本発明の一態様は、電源管理回路に関する。電源管理回路は、第１フィードバックピンと、第２フィードバックピンと、第１フィードバックコントローラおよび第１プリドライバを含む第１回路ブロックと、第２フィードバックコントローラおよび第２プリドライバを含む第２回路ブロックと、を備える。第１モードにおいて、第１フィードバックコントローラは、第１フィードバックピンの信号にもとづいて第１制御信号を生成し、第１プリドライバは、第１制御信号に応じて動作し、第２フィードバックコントローラは、第２フィードバックピンの信号にもとづいて第２制御信号を生成し、第２プリドライバは、第２制御信号に応じて動作する。第２モードにおいて、第１フィードバックコントローラは、第１フィードバックピンの信号にもとづいて第１制御信号を生成し、第１プリドライバは、第１制御信号に応じて動作し、第２プリドライバは、第１回路ブロックからの第３制御信号に応じて動作する。
　なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、電源管理回路の汎用性を高めることができる。
実施の形態に係る電源管理回路のブロック図である。 電源管理回路を備える第１のシステムのブロック図である。 電源管理回路を備える第２のシステムのブロック図である。 モードセレクタの構成例を示す回路図である。 第１プリドライバおよび第２プリドライバの構成例を示すブロック図である。 図６（ａ）、（ｂ）は、過電流保護回路の回路図である。 図７（ａ）、（ｂ）は、ピーク電流検出回路の回路図である。 図８（ａ）、（ｂ）は、ローサイド電流検出回路の回路図である。 電源管理回路のレイアウト図である。 図１０（ａ）、（ｂ）は、電源管理回路を備える電子機器のブロック図である。
（実施の形態の概要）
　本明細書に開示される一実施の形態は、電源管理回路に関する。電源管理回路は、第１フィードバックピンと、第２フィードバックピンと、第１フィードバックコントローラおよび第１プリドライバを含む第１回路ブロックと、第２フィードバックコントローラおよび第２プリドライバを含む第２回路ブロックと、を備える。第１モードにおいて、第１フィードバックコントローラは、第１フィードバックピンの信号にもとづいて第１制御信号を生成し、第１プリドライバは、第１制御信号に応じて動作し、第２フィードバックコントローラは、第２フィードバックピンの信号にもとづいて第２制御信号を生成し、第２プリドライバは、第２制御信号に応じて動作する。第２モードにおいて、第１フィードバックコントローラは、第１フィードバックピンの信号にもとづいて第１制御信号を生成し、第１プリドライバは、第１制御信号に応じて動作し、第２プリドライバは、第１回路ブロックからの第３制御信号に応じて動作する。
　あるプラットフォームでは第１モードに設定し、２チャンネルのＤＣ／ＤＣコンバータとして動作させることができる。また別のプラットフォームでは第２モードに設定し、２チャンネル分の出力を１系統にまとめて、単一のインダクタと接続することで、１チャンネルのＤＣ／ＤＣコンバータとして動作させることができる。
　第２モードにおいて、第２フィードバックコントローラの動作を停止してもよい。これにより消費電力を低減できる。
　電源管理回路は、起動時に、第２フィードバックピンの電気的状態にもとづいて、第１モードと第２モードの一方が選択するモードセレクタをさらに備えてもよい。第２フィードバックピンを、モード設定に利用することで、電源管理回路のピン数の増加を抑制できる。
　第１回路ブロックと第２回路ブロックは、同一コアであってもよい。これにより回路設計を簡素化できる。
　第２モードにおいて、第１プリドライバと第２プリドライバとの間で、デッドタイム制御のための信号を伝送するための信号パスをさらに備えてもよい。これにより第１プリドライバが駆動するハイサイドトランジスタ（ローサイドトランジスタ）と、第２プリドライバが駆動するローサイドトランジスタ（ハイサイドトランジスタ）との同時オンを防止できる。
　電源管理回路は、第１入力ピンと、第１出力ピンと、第１接地ピンと、第１入力ピンと、第２入力ピンと、第２出力ピンと、第２接地ピンと、をさらに備えてもよい。第１回路ブロックは、第１出力ピンの間に設けられる第１ハイサイドトランジスタと、第１出力ピンと第１接地ピンの間に設けられる第１ローサイドトランジスタと、をさらに含んでもよい。第２回路ブロックは、第２入力ピンと第２出力ピンの間に設けられる第２ハイサイドトランジスタと、第２出力ピンと第２接地ピンの間に設けられる第２ローサイドトランジスタと、をさらに含んでもよい。
　電源管理回路は、第１ハイサイドトランジスタに流れる電流を第１過電流しきい値と比較する第１過電流検出回路と、第２ハイサイドトランジスタに流れる電流を第２過電流しきい値と比較する第２過電流検出回路と、をさらに備えてもよい。第１モードにおいて、第１過電流検出回路と第２過電流検出回路が有効（enabled）となり、第２モードにおいて、第１過電流検出回路が有効、第２過電流検出回路が無効(disable)となってもよい。第２モードでは、第１過電流検出回路のみを有効とすることで、消費電力を低減できる。
　第２モードにおいて、第１過電流検出回路と第２過電流検出回路の両方を動作させてもよい。この場合、早く過電流を検出した一方の出力にもとづいて保護をかけてもよい。
　第１過電流検出回路は、第１ハイサイドトランジスタの両端間電圧を、第１過電流しきい値に応じた第１しきい値電圧と比較可能に構成されてもよい。第２モードにおいて第１しきい値電圧はスケーリングされてもよい。第２モードでは２つのハイサイドトランジスタが並列に接続され、それらのオン抵抗が１／２倍となる。これに併せて、第１しきい値電圧をスケーリングすることで、正しい過電流判定が可能となる。
　第１過電流検出回路は、一端が第１入力ピンと接続されるダミートランジスタと、ダミートランジスタの他端と接続され、ダミートランジスタに電流を供給する電流源と、第１ハイサイドトランジスタの両端間電圧をダミートランジスタと電流源の接続ノードの電位と比較するコンパレータと、を含んでもよい。
　第１モードと第２モードにおいて、電流源が生成する電流量が異なってもよい。これにより第１過電流しきい値をスケーリングできる。
　電源管理回路は、第１ハイサイドトランジスタに流れる電流を第１ピークしきい値と比較する第１ピーク電流検出回路と、第２ハイサイドトランジスタに流れる電流を第２ピークしきい値と比較する第２ピーク電流検出回路と、をさらに備えてもよい。第１モードにおいて、第１ピーク電流検出回路と第２ピーク電流検出回路が有効となり、第２モードにおいて、第１ピーク電流検出回路が有効、第２ピーク電流検出回路が無効となり、第１ピークしきい値がスケーリングされてもよい。第２モードでは、第１ピーク電流検出回路のみを有効とすることで、消費電力を低減できる。
　第２モードにおいて、第１ピーク電流検出回路と第２ピーク電流検出回路の両方を動作させてもよい。この場合、早く反応した一方の出力を、保護処理やフィードバック制御に利用してもよい。
　第１ピーク電流検出回路は、第１ハイサイドトランジスタの両端間電圧を、第１ピークしきい値に応じた第２しきい値電圧と比較可能に構成されてもよい。第２モードにおいて第２しきい値電圧はスケーリングされてもよい。第２モードでは２つのハイサイドトランジスタが並列に接続され、それらのオン抵抗が１／２倍となる。これに併せて、第２しきい値電圧をスケーリングすることで、正しいピーク電流検出が可能となる。
　第１ピーク電流検出回路は、一端が第１入力ピンと接続されるダミートランジスタと、ダミートランジスタの他端と接続され、ダミートランジスタに電流を供給する電流源と、第１ハイサイドトランジスタの両端間電圧をダミートランジスタと電流源の接続ノードの電位と比較するコンパレータと、を含んでもよい。
　ダミートランジスタは、直列に接続される複数のトランジスタ素子を含み、第２モードにおいて複数のトランジスタ素子の一部がバイパスされてもよい。これにより第１ピークしきい値をスケーリングできる。
　電源管理回路は、第１ローサイドトランジスタに流れる電流をゼロまたはゼロ近傍の負のしきい値と比較するローサイド電流検出回路をさらに備えてもよい。第１モードにおいて第１フィードバックコントローラおよび第２フィードバックコントローラは、ローサイド電流検出回路の出力に応じて第１制御信号および第２制御信号を生成し、第２モードにおいて第１フィードバックコントローラは、ローサイド電流検出回路の出力に応じて第１制御信号を生成してもよい。ローサイド電流検出回路の出力は、軽負荷状態において、ダイオード整流モードで動作させるために利用され、主として効率改善のために使用される。あるいはローサイド電流検出回路の出力は、負電流が大きくなりすぎないように制限するＮＣＰ（Negative Current Protection）に用いられる。これらの機能は過電流検出に比べるとシビアではない。そこでモードにかかわらず、第１ローサイドトランジスタの電流のみを監視することで、消費電力を削減できる。
　第１モードと第２モードにおいて、ゼロクロス検出のためのしきい値がシフトされてもよい。
　第１接地ピンと第２接地ピンは共通化されてもよい。これによりピン数を削減できる。
　第１回路ブロックの第１ハイサイドトランジスタと第１ローサイドトランジスタを含む第１出力段と、第２回路ブロックの第２ハイサイドトランジスタと第２ローサイドトランジスタの第２出力段は、鏡像にレイアウトされてもよい。これにより、回路の対称性を高め、第２モードにおける２つの出力段を均等に動作させることができる。第１接地ピンと第２接地ピンは共通化されてもよい。
　第１出力段と第１プリドライバを含む部分と、第２出力段と第２プリドライバを含む部分とを同一コアで構成してもよい。またそれらを鏡像にレイアウトしてもよい。プリドライバも含めて対称に配置することで、動作の均一性を高めることができる。
（実施の形態）
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
　図１は、実施の形態に係る電源管理回路１００のブロック図である。電源管理回路１００は、第１入力（ＶＩＮ１）ピン、第１出力（ＬＸ１）ピン、第１接地（ＰＧＮＤ１）ピン、第１フィードバック（ＦＢ１）ピンＦＢ１、第２入力（ＶＩＮ２）ピン、第２出力（ＬＸ２）ピン、第２接地（ＰＧＮＤ２）ピン、第２フィードバック（ＦＢ２）ピン、接地（ＧＮＤ）ピンを有し、１つのパッケージに収容される。
　電源管理回路１００は、第１フィードバックコントローラ１１０＿１、第２フィードバックコントローラ１１０＿２、第１プリドライバ１２０＿１、第２プリドライバ１２０＿２、第１ハイサイドトランジスタＭＨ１、第１ローサイドトランジスタＭＬ１、第２ハイサイドトランジスタＭＨ２、第２ローサイドトランジスタＭＬ２、モードセレクタ１３０、シーケンサ１４０を備える。
　電源管理回路１００は、第１モードと第２モードを選択可能である。第１モードと第２モードは、電源管理回路１００が実装されるプラットフォームにおいて固定的に設定される。モードセレクタ１３０は、外部からの設定に応じて、第１モードと第２モードの一方を選択する。
　第１フィードバックコントローラ１１０＿１、第１プリドライバ１２０＿１、第１ハイサイドトランジスタＭＨ１、第２ローサイドトランジスタＭＬ１は第１回路ブロックＢＬＫ１を形成する。また第２フィードバックコントローラ１１０＿２、第２プリドライバ１２０＿２、第２ハイサイドトランジスタＭＨ２、第２ローサイドトランジスタＭＬ２は第２回路ブロックＢＬＫ２を形成する。第１回路ブロックＢＬＫ１と第２回路ブロックＢＬＫ２は、同一のコアとすることができる。したがって、フィードバックコントローラ１１０＿１と１１０＿２は同一の機能・構成を有し、プリドライバ１２０＿１と１２０＿２は同一の機能・構成を有する。また、第１ハイサイドトランジスタＭＨ１と第２ハイサイドトランジスタＭＨ２のサイズは等しく、第１ローサイドトランジスタＭＬ１と第２ローサイドトランジスタＭＬ２のサイズも等しい。
　シーケンサ１４０は、第１回路ブロックＢＬＫ１、第２回路ブロックＢＬＫ２それぞれの起動、停止のタイミングを制御する。
（第１モード）
　第１モードは、第１回路ブロックＢＬＫ１と第２回路ブロックＢＬＫ２が完全に独立して動作するモードであり、電源管理回路１００は、外付けの部品とともに２出力（２チャンネル）のＤＣ／ＤＣコンバータを形成する。
　第１モードにおいて、ＦＢ１ピン、ＦＢ２ピンにはそれぞれ、第１チャンネルのＤＣ／ＤＣコンバータの出力信号に応じたフィードバック信号ＶＦＢ１、第２チャンネルのＤＣ／ＤＣコンバータの出力信号に応じたフィードバック信号ＶＦＢ２がフィードバックされる。第１フィードバックコントローラ１１０＿１は、ＦＢ１ピンのフィードバック信号ＶＦＢ１にもとづいて第１制御信号ＳＣＴＲＬ１を生成する。第２フィードバックコントローラ１１０＿２は、ＦＢ２ピンのフィードバック信号ＶＦＢ２にもとづいて第２制御信号ＳＣＴＲＬ２を生成する。
　フィードバックコントローラ１１０の構成や制御方式は特に限定されない。たとえばフィードバックコントローラ１１０は、電圧モードのコントローラであってもよいし、ピーク電流モードや平均電流モードのコントローラであってもよい。あるいはフィードバックコントローラ１１０は、ヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定制御、ピーク検出オフ時間固定制御などの、リップル制御のコントローラであってもよい。
　第１プリドライバ１２０＿１は、第１制御信号ＳＣＴＲＬ１に応じて動作し、第２プリドライバ１２０＿２は、第２制御信号ＳＣＴＲＬ２に応じて動作する。具体的には第１プリドライバ１２０＿１は、第１制御信号ＳＣＴＲＬ１に応じて、第１ハイサイドトランジスタＭＨ１と第１ローサイドトランジスタＭＬ１を駆動し、第２プリドライバ１２０＿２は、第２制御信号ＳＣＴＲＬ２に応じて、第２ハイサイドトランジスタＭＨ２と第２ローサイドトランジスタＭＬ２を駆動する。第１制御信号ＳＣＴＲＬ１は少なくとも、第１ハイサイドトランジスタＭＨ１のデューティ比（あるいはオン時間）を規定するパルス信号を含み、第２制御信号ＳＣＴＲＬ２は少なくとも、第２ハイサイドトランジスタＭＨ２のデューティ比（あるいはオン時間）を規定するパルス信号を含みうる。
　シーケンサ１４０は第１モードにおいて、システムの起動の指示あるいは電源の投入等をトリガーとして、第１回路ブロックＢＬＫ１と第２回路ブロックＢＬＫ２を、異なるタイミングで起動する。またスリープモードやスタンバイモードなどをサポートするアプリケーションでは、ホストプロセッサからの指令に応じて、第１回路ブロックＢＬＫ１、第２回路ブロックＢＬＫ２の一方の出力のみを停止可能であってもよい。またシステムの停止の指示を受けると、第１回路ブロックＢＬＫ１と第２回路ブロックＢＬＫ２を異なるタイミングで停止する。２つのブロックＢＬＫ１，ＢＬＫ２の起動タイミング、停止タイミングは、レジスタにより設定可能であってもよい。
（第２モード）
　第２モードでは、電源管理回路１００が外付けの部品とともに１出力（１チャンネル）のＤＣ／ＤＣコンバータを形成する。具体的には、ＬＸ１ピン、ＬＸ２ピンに、共通のインダクタが接続され、第１ハイサイドトランジスタＭＨ１と第２ハイサイドトランジスタＭＨ２のペアが電気的に並列に接続され、第１ローサイドトランジスタＭＬ１と第２ローサイドトランジスタＭＬ２のペアが電気的に並列に接続される。
　第２モードにおいてＦＢ１ピンには、共通のＤＣ／ＤＣコンバータの出力信号に応じたフィードバック信号ＶＦＢ１がフィードバックされる。ＦＢ２ピンは非接続（ＮＣ：Non-connection）とすることができる。あるいは後述のように、ＦＢ２ピンをモード設定用のピンとして用いてもよい。
　第２モードにおいて、第１フィードバックコントローラ１１０＿１は、ＦＢ１ピンの信号にもとづいて第１制御信号ＳＣＴＲＬ１を生成する。第２フィードバックコントローラ１１０＿２の動作は停止する。第１フィードバックコントローラ１１０＿１と第２回路ブロックＢＬＫ２（第２プリドライバ１２０＿２）は、信号パス１０２を介して接続されており、第３制御信号ＳＣＴＲＬ３が、信号パス１０２を介して第２プリドライバ１２０＿２に供給可能である。たとえば第３制御信号ＳＣＴＲＬ３は、第１ハイサイドトランジスタＭＨ１のオン、オフを指示するハイサイドパルスのレプリカと、第１ローサイドトランジスタＭＬ１のオン、オフを指示するローサイドパルスのレプリカと、を含んでもよい。
　第１プリドライバ１２０＿１は、第１制御信号ＳＣＴＲＬ１に応じて動作する。また、第２プリドライバ１２０＿２は、第２制御信号ＳＣＴＲＬ２に代えて、第１フィードバックコントローラ１１０＿１からの第３制御信号ＳＣＴＲＬ３に応じて動作する。
　これにより、第１ハイサイドトランジスタＭＨ１と第２ハイサイドトランジスタＭＨ２は実質的に同時にターンオン、ターンオフし、第１ローサイドトランジスタＭＬ１と第２ローサイドトランジスタＭＬ２は実質的に同時にターンオン、ターンオフする。
　第２プリドライバ１２０＿２から第１プリドライバ１２０＿１に供給される第４制御信号ＳＣＴＲＬ４は、第２ハイサイドトランジスタＭＨ２のオン、オフ状態を示す信号と、第２ローサイドトランジスタＭＬ２のオン、オフ状態を示す信号と、を含む。第１プリドライバ１２０＿１において、第１ハイサイドトランジスタＭＨ１および第２ハイサイドトランジスタＭＨ２のターンオフの完了後に、第１ローサイドトランジスタＭＬ１のターンオンが許可される。また第１プリドライバ１２０＿１において、第１ローサイドトランジスタＭＬ１および第２ローサイドトランジスタＭＬ２のターンオフの完了後に、第１ハイサイドトランジスタＭＨ１のターンオンが許可される。
　電源管理回路１００は、第２モードにおいて、第１プリドライバ１２０＿１と第２プリドライバ１２０＿２との間で、デッドタイム制御（貫通電流防止）のための制御信号ＳＣＴＲＬ４を伝送するための信号パス１０４を備える。これにより、ハイサイドトランジスタＭＨ１，ＭＨ２は、第１ローサイドトランジスタＭＬ１、第２ローサイドトランジスタＭＬ２の両方がターンオフしてから、ターンオンすることが保証される。また第１ローサイドトランジスタＭＬ１、第２ローサイドトランジスタＭＬ２は、ハイサイドトランジスタＭＨ１，ＭＨ２の両方がターンオフしてから、ターンオンすることが保証される。
　第２モードでは、第１回路ブロックＢＬＫ１と第２回路ブロックＢＬＫ２は、単一のチャンネルを形成する。したがってシーケンサ１４０は第２モードにおいて、システムの起動の指示あるいは電源投入をトリガーとして、第１回路ブロックＢＬＫ１と第２回路ブロックＢＬＫ２を同じタイミングで起動する。またシステムの停止指示を受けると、第１回路ブロックＢＬＫ１、第２回路ブロックＢＬＫ２を停止させる。
　以上が電源管理回路１００の構成である。続いてその動作を説明する。
　図２は、電源管理回路１００を備える第１のシステム２０１のブロック図である。システム２０１において、電源管理回路１００は、第１モードに設定される。ＬＸ１ピンには、インダクタＬ１、出力キャパシタＣｏ１が接続され、第１チャンネルＣＨ１のＤＣ／ＤＣコンバータが形成される。ＦＢ１ピンには、抵抗分圧回路Ｒ１１，Ｒ１２が接続され、出力電圧ＶＯＵＴ１に応じたフィードバック信号ＶＦＢ１がフィードバックされる。第１モードでは、信号パス１０２および信号パス１０４は不使用である。
　ＬＸ２ピンには、インダクタＬ２、出力キャパシタＣｏ２が接続され、第２チャンネルＣＨ２のＤＣ／ＤＣコンバータが形成される。ＦＢ２ピンには、抵抗分圧回路Ｒ２１，Ｒ２２が接続され、出力電圧ＶＯＵＴ２に応じたフィードバック信号ＶＦＢ２がフィードバックされる。抵抗Ｒ１１，Ｒ１２およびＲ２１，Ｒ２２は、電源管理回路１００に内蔵されてもよい。あるいは、出力電圧ＶＯＵＴの目標値が低い場合には、出力電圧ＶＯＵＴを直接、ＦＢピンに入力してもよい。
　第１回路ブロックＢＬＫ１によって、第１フィードバック信号ＶＦＢ１が基準電圧ＶＲＥＦ１に近づくようにフィードバックがかかり、出力電圧ＶＯＵＴ１が目標電圧ＶＯＵＴ１（ＲＥＦ）に安定化される。同様に、第２回路ブロックＢＬＫ２によって、第２フィードバック信号ＶＦＢ２が基準電圧ＶＲＥＦ２に近づくようにフィードバックがかかり、出力電圧ＶＯＵＴ２が目標電圧ＶＯＵＴ２（ＲＥＦ）に安定化される。
　図３は、電源管理回路１００を備える第２のシステム２０２のブロック図である。システム２０２において、電源管理回路１００は、第２モードに設定される。ＬＸ１ピンおよびＬＸ２ピンには、共通のインダクタＬ１が接続され、１チャンネルのＤＣ／ＤＣコンバータが形成される。
　第２モードでは、第１回路ブロックＢＬＫ１がマスター、第２回路ブロックＢＬＫ２がスレーブとして動作する。ＦＢ１ピンには、抵抗分圧回路Ｒ１１，Ｒ１２が接続され、出力電圧ＶＯＵＴ１に応じたフィードバック信号ＶＦＢ１がフィードバックされる。第２モードでは第２フィードバックコントローラ１１０＿２は停止し、第２制御信号ＳＣＴＲＬ２の生成を停止してもよく、これにより消費電力を低減できる。第２プリドライバ１２０＿２は、第１フィードバックコントローラ１１０＿１から供給される第３制御信号ＳＣＴＲＬ３にもとづいて、第２ハイサイドトランジスタＭＨ２、第２ローサイドトランジスタＭＬ２を駆動する。これにより出力電圧ＶＯＵＴ１は目標電圧ＶＯＵＴ１（ＲＥＦ）に安定化される。なお、第２モードにおいて、第２フィードバックコントローラ１１０＿２の動作を維持して、第２制御信号ＳＣＴＲＬ２を不使用としてもよい。
　以上が電源管理回路１００の動作である。電源管理回路１００によれば、あるプラットフォームでは第１モードに設定し、２チャンネルのＤＣ／ＤＣコンバータとして動作させることができる。また別のプラットフォームでは第２モードに設定し、２チャンネル分の出力を１系統にまとめて、単一のインダクタと接続することで、１チャンネルのＤＣ／ＤＣコンバータとして動作させることができる。第２モードでは、第１ハイサイドトランジスタＭＨ１と第２ハイサイドトランジスタＭＨ２が並列に、第１ローサイドトランジスタＭＬ１と第２ローサイドトランジスタＭＬ２が並列に接続されるため、電流供給能力を増大させることができ、第１モードに比べて重たい負荷（動作電流の大きい負荷）の電源として用いることができる。
　本発明は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
（モード選択）
　モードの指定に、第２フィードバックピンＦＢ２を用いることができる。図４は、モードセレクタ１３０の構成例を示す回路図である。モードセレクタ１３０は、ＦＢ２ピンと接地の間に設けられる抵抗Ｒ３１，Ｒ３２、スイッチＳＷ３１、コンパレータＣＭＰ３１を含む。スイッチＳＷ３１は、電源管理回路１００の起動直後の判定期間の間、オンとなり、判定終了後はオフとなる。これにより、抵抗Ｒ３１，Ｒ３２を介して無駄な電流が流れるのを防止できる。
　第１モードＭＯＤＥ１に設定すべきアプリケーション（システム）では、ＦＢ２ピンは、直接、あるいは抵抗分圧回路を介して、出力キャパシタＣｏ２と接続される。モード判定時には、出力電圧ＶＯＵＴ２はゼロであるから、ＦＢ２ピンの電圧ＶＦＢ２もゼロである。したがってコンパレータＣＭＰ３１によって、ＶＦＢ２＜ＶＴＨと判定され、モード信号ＭＯＤＥは、第１モードを示すレベル（たとえばハイ）をとる。
　第２モードＭＯＤＥ２に設定すべきアプリケーション（システム）では、ＦＢ２ピンを、抵抗Ｒ３３を介してハイレベル電圧（たとえば５Ｖ程度の電源電圧やその他の電圧）にプルアップするように定めておく。モード判定時にスイッチＳＷ３１がオンとなり、ハイレベル電圧５Ｖに比例した電圧がコンパレータＣＭＰ３１に入力される。その結果、コンパレータＣＭＰ３１によって、ＶＦＢ２＞ＶＴＨと判定され、モード信号ＭＯＤＥは、第２モードを示すレベル（たとえばロー）をとる。
　このモードセレクタ１３０によれば、ＦＢ２ピンを利用してモードを設定できるため、モード設定用のピンを追加する必要がないという利点がある。
　ピンの個数に余裕がある場合には、モード設定用のピンを追加し、その電気的状態にもとづいてモードを指定するようにしてもよい。あるいは、電源管理回路１００のレジスタに外部から、モード設定のためのデータを書き込むようにしてもよい。あるいは、モード設定のための不揮発性メモリを電源管理回路１００に設け、電源管理回路１００の起動時に不揮発性メモリにアクセスしてモードを判定してもよい。
（プリドライバ）
　図５は、第１プリドライバおよび第２プリドライバの構成例を示すブロック図である。はじめに第１フィードバックコントローラ１１０＿１について説明する。第１フィードバックコントローラ１１０＿１は、デッドタイムコントローラ１１１、デッドタイムコントローラ１１２、コントロールロジック１１３、コントロールロジック１１４、バッファ１１５、バッファ１１６を含む。
　コントロールロジック１１３、１１４はそれぞれ、制御信号ＳＣＴＲＬ１にもとづいて、ハイサイドトランジスタＭＨ１、ローサイドトランジスタＭＬ２のオン、オフを指示する制御パルスＳＨ１、ＳＬ１を生成する。
　第１フィードバックコントローラ１１０＿１側のバッファ１１５は、制御パルスＳＨ１にもとづいて第１ハイサイドトランジスタＭＨ１を駆動する。第１フィードバックコントローラ１１０＿１側のバッファ１１６は、制御パルスＳＬ１にもとづいて第１ローサイドトランジスタＭＬ１を駆動する。第２モードにおいて、制御パルスＳＨ１，ＳＬ１のレプリカを含む第３制御信号ＳＣＴＲＬ３が、信号パス１０２を介して第２フィードバックコントローラ１１０＿２に供給される。
　第１ハイサイドトランジスタＭＨ１と第２ハイサイドトランジスタＭＨ２の貫通電流を防止するために、コントロールロジック１１３は、バッファ１１６の内部ノードの信号を監視し、第１ローサイドトランジスタＭＬ１のオンが指示されている期間は、制御パルスＳＨ１がオフレベルに固定される。同様に、コントロールロジック１１４は、バッファ１１５の内部ノードの信号を監視し、第１ハイサイドトランジスタＭＨ１のオンが指示されている期間は、制御パルスＳＬ１がオフレベルに固定される。
　デッドタイム制御のために、第２モードにおいて、第２ハイサイドトランジスタＭＨ２および第２ローサイドトランジスタＭＬ２のゲート信号ＶＧＨ２，ＶＧＬ２が、第４制御信号ＳＣＴＲＬ４として、第１フィードバックコントローラ１１０＿１に供給される。
　デッドタイムコントローラ１１１には、第１ハイサイドトランジスタＭＨ１のゲートパルスＶＧＨ１（第２モードでは、さらに第２ハイサイドトランジスタＭＨ２のゲートパルスＶＧＨ２）が入力される。
　デッドタイムコントローラ１１１は、第１モードにおいて、ゲート信号ＶＧＨ１がハイレベル（オフレベル）に遷移してから所定時間をデッドタイムに設定する。デッドタイムの間、制御パルスＳＬ１はオフレベルに固定される。
　デッドタイムコントローラ１１１は、第２モードにおいて、ゲート信号ＶＧＨ１およびＶＧＨ２の両方がハイレベル（オフレベル）に遷移してから所定時間をデッドタイムに設定する。デッドタイムの間、制御パルスＳＨ１はオフレベルに固定される。
　デッドタイムコントローラ１１２には、第１ローサイドトランジスタＭＬ１のゲートパルスＶＧＬ１（第２モードでは、さらに第２ローサイドトランジスタＭＬ２のゲートパルスＶＧＬ２）が入力される。
　デッドタイムコントローラ１１２は、第１モードにおいて、ゲート信号ＶＧＬ１がローレベル（オフレベル）に遷移してから所定時間をデッドタイムに設定する。デッドタイムの間、制御パルスＳＬ１はオフレベルに固定される。
　デッドタイムコントローラ１１２は、第２モードにおいて、ゲート信号ＶＧＬ１およびＶＧＬ２の両方がローレベル（オフレベル）に遷移してから所定時間をデッドタイムに設定する。デッドタイムの間、制御パルスＳＬ１はオフレベルに固定される。
　第２フィードバックコントローラ１１０＿２の構成は、第１フィードバックコントローラ１１０＿１と同様である。第２フィードバックコントローラ１１０＿２は、第１モードでは第１フィードバックコントローラ１１０＿１と同様に動作するが、第２モードでは、デッドタイムコントローラ１１１、デッドタイムコントローラ１１２、コントロールロジック１１３、コントロールロジック１１４が停止する。第２モードでは、第１フィードバックコントローラ１１０＿１から第２フィードバックコントローラ１１０＿２に対して、制御パルスＳＨ１，ＳＬ１を含む第３制御信号ＳＣＴＲＬ３が供給される。第２モードにおいて、バッファ１１５は制御パルスＳＨ１にもとづいて、第２ハイサイドトランジスタＭＨ２を駆動し、バッファ１１６は制御パルスＳＬ１にもとづいて第２ローサイドトランジスタＭＬ２を駆動する。
　当業者によればフィードバックコントローラ１１０の構成が図５のそれに限定されないことが理解される。
（過電流保護）
　図６（ａ）、（ｂ）は、過電流保護回路の回路図である。図６（ａ）には、第１モードの状態が、図６（ｂ）には第２モードの状態が示される。第１回路ブロックＢＬＫ１、第２回路ブロックＢＬＫ２はそれぞれ、第１過電流検出回路１５０＿１、第２過電流検出回路１５０＿２を含む。
　第１過電流検出回路１５０＿１は、第１ハイサイドトランジスタＭＨ１に流れる電流ＩＭＨ１を第１過電流しきい値ＩＯＣＰ１と比較する。第２過電流検出回路１５０＿２は、第２ハイサイドトランジスタＭＨ２に流れる電流ＩＭＨ２を第２過電流しきい値ＩＯＣＰ２と比較する。第１モードにおいて、第１過電流検出回路１５０＿１と第２過電流検出回路１５０＿２の両方が有効となり、各回路ブロックＢＬＫ＃（＃＝１，２）は、対応する過電流検出回路１５０＿＃の出力に応じて過電流保護を行う。第２モードにおいては、第１過電流検出回路１５０＿１のみが有効、第２過電流検出回路１５０＿２は無効となる。２つの回路ブロックＢＬＫ１，ＢＬＫ２は、第１過電流検出回路１５０＿１の出力に応じて過電流保護を行う。
　第２モードでは、第１過電流検出回路１５０＿１のみを有効とすることで、消費電力を低減できる。また第２モードにおいて、２つの過電流検出回路１５０＿１，１５０＿２を併用すると、それらの検出条件や応答速度にばらつきが存在する場合に、動作の不整合が生ずるところ、一方の過電流検出回路１５０＿１のみを有効とすることで、不整合を解消できる。
　第１過電流検出回路１５０＿１は、第１ハイサイドトランジスタＭＨ１の両端間電圧ＶＤＳ１を、第１過電流しきい値ＩＯＣＰ１に応じた第１しきい値電圧ΔＶＯＣＰ１と比較可能に構成される。第２過電流検出回路１５０＿２も同様である。第２モードにおいて第１しきい値電圧ΔＶＯＣＰ１はスケーリングされる。第２モードでは２つのハイサイドトランジスタＭＨ１，ＭＨ２が並列に接続され、それらのオン抵抗が１／２倍となる。これに併せて、第１しきい値電圧ΔＶＯＣＰ１をスケーリングすることで、正しい過電流判定が可能となる。
　第１過電流検出回路１５０＿１は、レプリカトランジスタ１５２、電流源１５４、コンパレータ１５６を含む。レプリカトランジスタ１５２は第１ハイサイドトランジスタＭＨ１のレプリカであり、その一端であるソースは、ＶＩＮ１ピンと接続される。レプリカトランジスタ１５２のゲートは、第１ハイサイドトランジスタＭＨ１と同じ状態となるようにバイアスされる。電流源１５４は、レプリカトランジスタ１５２の他端（ドレイン）と接続され、レプリカトランジスタ１５２に電流を供給する。レプリカトランジスタ１５２の両端間電圧ΔＶＯＣＰ１は、電流源１５４が生成する電流に応じて規定される。
　コンパレータ１５６は、第１ハイサイドトランジスタの両端間電圧（ドレインソース間電圧）をレプリカトランジスタ１５２の両端間電圧ΔＶＯＣＰと比較する。第１モードと第２モードにおいて、電流源１５４が生成する電流量が異なる。
　電流源１５４は、定電流源１５４ａと電流ＤＡＣ１５４ｂを含み、それらの出力電流の合計が、レプリカトランジスタ１５２に供給されてもよい。電流ＤＡＣ１５４ｂのデジタル入力値を、第１モードと第２モードで変化させることで、しきい値ΔＶＯＣＰ１をスケーリングできる。
（ピーク電流検出）
　ピーク電流モードのフィードバックコントローラを採用する場合、あるいは軽負荷時のＰＦＭ（Pulse Frequency Modulation）制御（間欠モード制御ともいう）を行うために、ハイサイドトランジスタが、所定のピーク電流に達したことを検出するピーク電流検出回路が設けられる。
　図７（ａ）、（ｂ）は、ピーク電流検出回路の回路図である。図７（ａ）には、第１モードの状態が、図７（ｂ）には第２モードの状態が示される。第１回路ブロックＢＬＫ１、第２回路ブロックＢＬＫ２はそれぞれ、第１ピーク電流検出回路１６０＿１、第２ピーク電流検出回路１６０＿２を含む。
　第１ピーク電流検出回路１６０＿１は、第１ハイサイドトランジスタＭＨ１に流れる電流ＩＭＨ１を第１ピークしきい値ＩＰＥＡＫ１と比較する。第２ピーク電流検出回路１６０＿２は、第２ハイサイドトランジスタＭＨ２に流れる電流ＩＭＨ２を第２ピークしきい値ＩＰＥＡＫ２と比較する。
　第１モードにおいて、第１ピーク電流検出回路１６０＿１と第２ピーク電流検出回路１６０＿２が有効となり、各回路ブロックＢＬＫ＿＃（＃＝１，２）は、対応するピーク電流検出回路１６０＿＃の出力に応じて動作する。
　第２モードにおいては、第１ピーク電流検出回路１６０＿１のみが有効、第２ピーク電流検出回路１６０＿２は無効となる。２つの回路ブロックＢＬＫ１，ＢＬＫ２は、第１ピーク電流検出回路１６０＿１の出力に応じて動作する。
　第２モードでは、第１ピーク電流検出回路１６０＿１のみを有効とすることで、消費電力を低減できる。また第２モードにおいて、２つのピーク電流検出回路を併用すると、それらの検出条件や応答速度にばらつきが存在する場合に、動作の不整合が生ずるところ、一方のピーク電流検出回路のみを有効とすることで、不整合を解消できる。
　第１ピーク電流検出回路１６０＿１は、第１ハイサイドトランジスタＭＨ１の両端間電圧ＶＤＳ１を、第１ピークしきい値ＩＰＥＡＫ１に応じたしきい値電圧ΔＶＩＰＥＡＫ１と比較可能に構成される。第２ピーク電流検出回路１６０＿２も同様である。第２モードにおいてしきい値電圧ΔＶＩＰＥＡＫ１はスケーリングされる。第２モードでは２つのハイサイドトランジスタＭＨ１，ＭＨ２が並列に接続され、それらのオン抵抗が１／２倍となる。これに併せて、しきい値電圧ΔＶＩＰＥＡＫ１をスケーリングすることで、正しいピーク電流検出が可能となる。
　ピーク電流検出回路１６０＿１，１６０＿２は、過電流検出回路１５０＿１，１５０＿２と同様に構成できる。第１ピーク電流検出回路１６０＿１は、レプリカトランジスタ１６２、電流源１６４、コンパレータ１６６を含む。レプリカトランジスタ１６２は、直列に接続された複数のトランジスタ素子を含み、第２モードにおいて、複数のトランジスタ素子の一部が、スイッチＳＷ４１によってバイパス可能となっている。スイッチＳＷ４１をオンすると、レプリカトランジスタ１６２の電圧降下が１／２になり、しきい値電圧ΔＶＩＰＥＡＫ１を適切にスケーリングできる。電流源１６４は、定電流源１６４ａおよび電流ＤＡＣ１６４ｂを含む。
（ゼロ電流検出・負電流検出）
　同期整流型のＤＣ／ＤＣコンバータでは、整流素子であるローサイドトランジスタに逆電流が流れると、効率が低下する。そこで、ローサイドトランジスタに流れる電流のゼロクロスを検出すると、あるいは負電流を検出すると、ローサイドトランジスタを強制的にオフし、ダイオード整流モードに移行する制御が導入される場合がある。
　あるいは、ローサイドトランジスタに負電流（逆電流）を許容するアプリケーションも存在する。この場合において、ローサイドトランジスタに流れる逆電流が大きくなりすぎると、発熱などの問題が生ずる。また、インダクタに大きな逆電流が流れている状態で、ハイサイドトランジスタやローサイドトランジスタがスイッチングすると、ＬＸピンやその他の電圧に大きな電圧振動が誘起され、望ましくない。そこで逆電流を許容するアプリケーションに使用される制御回路には、ＮＣＰ（Negative Current Protection）機能が実装される。
　ゼロ電流検出、負電流検出は、いずれもローサイドトランジスタの電流を、ゼロ、またはゼロ近傍の負のしきい値と比較する点で共通する。
　図８（ａ）、（ｂ）は、ローサイド電流検出回路の回路図である。ローサイドトランジスタＭＬの電流の監視は、過電流検出やピーク電流検出ほどシビアな精度は要求されない。そこで一実施例において、第１回路ブロックＢＬＫ１にのみローサイド電流検出回路１７０＿１を設け、第２ブロックＢＬＫ２には設けないこととする。図８（ａ）には、第１モードの状態が、図８（ｂ）には第２モードの状態が示される。
　ローサイド電流検出回路１７０＿１は、第１ローサイドトランジスタＭＬ１に流れる電流ＩＭＬ１を、ゼロまたはゼロ近傍の負のしきい値と比較する。ローサイド電流検出回路１７０は、オフセット付きの電圧コンパレータであり、第１ローサイドトランジスタＭＬ１のドレイン電圧とソース電圧を比較する。
　ローサイド電流検出回路１７０＿１は、オフセット付きの差動アンプ１７２と、電圧コンパレータ１７４を含む。差動アンプ１７２は、テイル電流源１７２ａ、入力差動対１７２ｂ、抵抗負荷１７２ｃを含む。抵抗負荷１７２ｃの抵抗値が、モードに応じて切り替え可能に構成される。
　図８（ａ）に示すように、第１モードでは、ローサイド電流検出回路１７０＿１の出力は、第１フィードバックコントローラ１１０＿１、第２フィードバックコントローラ１１０＿２に供給される。図８（ｂ）に示すように、第２モードでは、ローサイド電流検出回路１７０＿１の出力は、第１フィードバックコントローラ１１０＿１に供給される。
　ゼロクロス検出として用いる場合は、スイッチＳＷ５１，ＳＷ５２がオフとなる。ＮＣＰに用いる場合には、スイッチＳＷ５１，ＳＷ５２の一方をオンすることで、オフセットを導入でき、負のしきい値を設定できる。第１モードと第２モードとで、オンするスイッチＳＷ５１，ＳＷ５２を切り替えることで、しきい値をスケーリングできる。
（レイアウト）
　続いて電源管理回路１００の好ましいレイアウトを説明する。第２モードにおいて、２つの回路ブロックＢＬＫ１，ＢＬＫ２は、共通のインダクタに接続され、それらは実質的に同じタイミングで動作することが求められる。
　図９は、電源管理回路１００の例示的なレイアウト図である。２つの回路ブロックＢＬＫ１，ＢＬＫ２は、鏡像となるようにレイアウトされる。これにより、回路ブロックＢＬＫ１とインダクタＬ１の間のインピーダンス、回路ブロックＢＬＫ２とインダクタＬ１の間のインピーダンスを揃えことができる。
　また回路ブロックＢＬＫ１，ＢＬＫ２の接地ピンＰＧＮＤ１，ＰＧＮＤ２は共通化され（ＰＧＮＤピン）、２つのブロックの境界部分に配置される。これにより、ＬＸ１ピンとＬＸ２ピンの距離を近づけることができ、共通のインダクタに接続する際の、インピーダンスの差を小さくできる。なお、必ずしも２つの回路ブロックＢＬＫ１，ＢＬＫ２を鏡像に配置しなくてもよい。
（アプリケーション）
　図１０（ａ）、（ｂ）は、電源管理回路を備える電子機器のブロック図である。図１０（ａ）は、第１プラットフォームを有する電子機器３０１であり、図１０（ｂ）は、第２プラットフォームを有する電子機器３０２である。図１０（ａ）、（ｂ）において、外付けのインダクタやキャパシタは省略している。
　図１０（ａ）を参照する。電子機器３０１は、ＳＯＣ３１１と、ＳＯＣ３１１に電源電圧を供給する電源管理回路１００および複数の電源回路３３０を含む。
　電源管理回路１００は、４チャンネルＣＨ０～ＣＨ３のＤＣ／ＤＣコンバータのコントローラを含み、そのうちの２チャンネルＣＨ１，ＣＨが、上述のアーキテクチャを用いて構成される。残りの２チャンネルＣＨ０，ＣＨ３は、単独で動作する。
　ＳＯＣ３１１は、コア３２０、メモリ３２２、その他のブロックを含む。電源管理回路１００は、主としてコア３２０に電源電圧を供給し、その他の電源回路３３０は、メモリ３２２やその他のブロックに電源電圧を供給する。
　図１０（ａ）のプラットフォームに使用されるＳＯＣ３１１は、独立した４系統の電源ピンＶＤＤ０～ＶＤＤ３を備える。この場合、電源管理回路１００は、第１モードに設定され、２つのチャンネルＣＨ１，ＣＨ２が独立に動作し、４チャンネルのＤＣ／ＤＣコンバータとして動作する。
　図１０（ｂ）のプラットフォームに使用されるＳＯＣ３１２は、独立した３系統の電源ピンを備え、そのうちのひとつＶＤＤ１は、他のチャンネルよりも電流量が大きい。この場合、電源管理回路１００は、第２モードに設定され、２つのチャンネルＣＨ１，ＣＨ２が単一チャンネルとして動作し、全体として３チャンネルのＤＣ／ＤＣコンバータとして動作する。
　以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（変形例１）
　第１回路ブロックＢＬＫ１、第２回路ブロックＢＬＫ２を同一コアとして説明したがその限りでない。
　たとえば、第１回路ブロックの第１ハイサイドトランジスタと第１ローサイドトランジスタを含む第１出力段と、第２回路ブロックの第２ハイサイドトランジスタと第２ローサイドトランジスタを含む第２出力段を、同一コアで設計してもよい。この場合、２つの出力段を鏡像となるように半導体チップ上にレイアウトするとよい。
　あるいは、第１出力段と第１プリドライバを含む部分と、第２出力段と第２プリドライバを含む部分と、を同一コアで設計してもよい。この場合に、２つの部分を鏡像となるように半導体チップ上にレイアウトしてもよい。
　また２つの回路ブロックＢＬＫ１，ＢＬＫ２で、出力段の対応するパワートランジスタＭＨ（ＭＬ）のサイズが異なっていてもよい。
（変形例２）
　実施の形態では、電源管理回路１００に、ＤＣ／ＤＣコンバータの出力段のパワートランジスタが内蔵される構成を説明したがその限りでなく、パワートランジスタは、ディスクリート部品を外付けしてもよい。
（変形例３）
　電源管理回路１００の出力のチャンネル数は特に限定されない。４チャンネルＣＨ０～ＣＨ３を有する場合において、チャンネルＣＨ０，ＣＨ１同士、ＣＨ２，ＣＨ３同士をペタとして、各ペアを、上述の２つの回路ブロックＢＬＫ１，ＢＬＫ２として形成してもよい。この場合、電源管理回路１００の出力を、２チャンネル～４チャンネルで変化させることができ、より多くのプラットフォームに対応できる。
（変形例４）
　図６（あるいは図７）において、第２モードではスレーブ側の第２過電流検出回路１５０＿２（あるいは第２ピーク電流検出回路１６０＿２）を無効としたがその限りでなく、マスター側の第１過電流検出回路１５０＿１（第１ピーク電流検出回路１６０＿１）と並行して動作させてもよい。この場合、２つの検出回路１５０＿１，１５０＿２（１６０＿１，１６０＿２）のうち、早く反応した一方の出力を、制御や保護に利用してもよい。
（変形例５）
　実施の形態では、２チャンネルの構成を説明したが、３以上の任意のチャンネル数Ｎにも本発明は適用可能である。この場合、Ｎチャンネルをすべて独立に動作させるモードと、ＮチャンネルのうちＭチャンネル（Ｍ≦Ｎ）を共通のインダクタに接続し、Ｍチャンネルのうちひとつをマスター、残りをスレーブとして動作させるモードと、を選択可能に構成してもよい。
（変形例６）
　実施の形態では、第１回路ブロックＢＬＫ１がマスター、第２回路ブロックＢＬＫ２がスレーブとして固定されたがその限りでなく、第２回路ブロックＢＬＫ２をマスター、第１回路ブロックＢＬＫ１をスレーブとして動作する第３モードをさらにサポートしてもよい。この場合、第３モードにおいて、第２回路ブロックＢＬＫ２から第１回路ブロックＢＬＫ１に対してフィードバックの制御信号を伝送するための信号パスを追加し、第１回路ブロックＢＬＫ１から第２回路ブロックＢＬＫ２に対して、デッドタイム制御（貫通電流防止）のための制御信号ＳＣＴＲＬ４を伝送するための信号パスを追加すればよい。
　モードセレクタ１３０は、第１モードから第３モードのいずれかを選択可能に構成すればよい。たとえば図４のモードセレクタ１３０を、ＦＢ１ピン側にも追加してもよい。そして、ＦＢ１ピン、ＦＢ２ピンの電気的状態の組み合わせにより、第１モード～第３モードを選択してもよい。＃番目のＦＢ＃ピン（＃＝１，２）は、対応するブロックＢＬＫ＃について、マスターかスレーブを指定するピンと把握してもよい。この場合、モードとピンの状態を以下のように対応付けてもよい。
（i）第１モード
　ＦＢ１，ＦＢ２ピンの両方がマスター
（ii）第２モード
　ＦＢ１ピンがマスター、ＦＢ２ピンがスレーブ
（iii）第３モード
　ＦＢ１ピンがスレーブ、ＦＢ２ピンがマスター
（変形例７）
　実施の形態では、ローサイド電流検出回路を、第１ローサイドトランジスタ側にのみ設けたがその限りでなく、第１ローサイドトランジスタ、第２ローサイドトランジスタそれぞれについて、ローサイド電流検出回路を設けてもよい。
　実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
　本発明は、電源管理回路に関する。
　ＭＨ１　第１ハイサイドトランジスタ
　ＭＬ１　第１ローサイドトランジスタ
　ＢＬＫ１　第１回路ブロック
　ＳＣＴＲＬ１　第１制御信号
　ＦＢ１　第１フィードバックピン
　ＶＩＮ１　第１入力ピン
　ＬＸ１　第１出力ピン
　ＰＧＮＤ１　第１接地ピン
　ＭＨ２　第２ハイサイドトランジスタ
　ＭＬ２　第２ローサイドトランジスタ
　ＢＬＫ２　第２回路ブロック
　ＳＣＴＲＬ２　第２制御信号
　ＦＢ２　第２フィードバックピン
　ＶＩＮ２　第２入力ピン
　ＬＸ２　第２出力ピン
　ＰＧＮＤ２　第２接地ピン
　ＳＣＴＲＬ３　第３制御信号
　ＳＣＴＲＬ４　第４制御信号
　１００　電源管理回路
　１０２，１０４　信号パス
　１１０　フィードバックコントローラ
　１１０＿１　第１フィードバックコントローラ
　１１０＿２　第２フィードバックコントローラ
　１１１，１１２　デッドタイムコントローラ
　１１３，１１４　コントロールロジック
　１１５，１１６　バッファ
　１２０＿１　第１プリドライバ
　１２０＿２　第２プリドライバ
　１２０　プリドライバ
　１３０　モードセレクタ
　１４０　シーケンサ
　１５０＿１　第１過電流検出回路
　１５０＿２　第２過電流検出回路
　１５２　レプリカトランジスタ
　１５４　電流源
　１５４ａ　定電流源
　１５４ｂ　電流ＤＡＣ
　１５６　コンパレータ
　１６０＿１　第１ピーク電流検出回路
　ＧＮＤ　接地ピン
　１６０＿２　第２ピーク電流検出回路
　１６２　レプリカトランジスタ
　１６４　電流源
　１６４ａ　定電流源
　１６４ｂ　電流ＤＡＣ
　１６６　コンパレータ
　１７０＿１　ローサイド電流検出回路
　１７２　差動アンプ
　１７４　コンパレータ
　２０１，２０２　システム
　３０１，３０２　電子機器

Claims (21)

  1. 　第１フィードバックピンと、
    　第２フィードバックピンと、
    　第１フィードバックコントローラおよび第１プリドライバを含む第１回路ブロックと、
    　第２フィードバックコントローラおよび第２プリドライバを含む第２回路ブロックと、
    　を備え、
    　第１モードにおいて、前記第１フィードバックコントローラは、前記第１フィードバックピンの信号にもとづいて第１制御信号を生成し、前記第１プリドライバは、前記第１制御信号に応じて動作し、前記第２フィードバックコントローラは、前記第２フィードバックピンの信号にもとづいて第２制御信号を生成し、前記第２プリドライバは、前記第２制御信号に応じて動作し、
    　第２モードにおいて、前記第１フィードバックコントローラは、前記第１フィードバックピンの信号にもとづいて前記第１制御信号を生成し、前記第１プリドライバは、前記第１制御信号に応じて動作し、前記第２プリドライバは、前記第１回路ブロックからの第３制御信号に応じて動作することを特徴とする電源管理回路。
  2. 　前記第２モードにおいて、前記第２フィードバックコントローラの動作は停止することを特徴とする請求項１に記載の電源管理回路。
  3. 　起動時に、前記第２フィードバックピンの電気的状態にもとづいて、前記第１モードと前記第２モードの一方を選択するモードセレクタをさらに備えることを特徴とする請求項１または２に記載の電源管理回路。
  4. 　前記第１回路ブロックと前記第２回路ブロックは、同一コアであることを特徴とする請求項１から３のいずれかに記載の電源管理回路。
  5. 　前記第２モードにおいて、前記第１プリドライバと前記第２プリドライバとの間で、デッドタイム制御のための信号を伝送するための信号パスをさらに備えることを特徴とする請求項１から４のいずれかに記載の電源管理回路。
  6. 　第１入力ピンと、
    　第１出力ピンと、
    　第１接地ピンと、
    　第２入力ピンと、
    　第２出力ピンと、
    　第２接地ピンと、
    　をさらに備え、
    　前記第１回路ブロックは、
    　前記第１入力ピンと前記第１出力ピンの間に設けられる第１ハイサイドトランジスタと、
    　前記第１出力ピンと前記第１接地ピンの間に設けられる第１ローサイドトランジスタと、
    　をさらに含み、
    　前記第２回路ブロックは、
    　前記第２入力ピンと前記第２出力ピンの間に設けられる第２ハイサイドトランジスタと、
    　前記第２出力ピンと前記第２接地ピンの間に設けられる第２ローサイドトランジスタと、
    　をさらに含むことを特徴とする請求項１から５のいずれかに記載の電源管理回路。
  7. 　前記第１ハイサイドトランジスタに流れる電流を第１過電流しきい値と比較する第１過電流検出回路と、
    　前記第２ハイサイドトランジスタに流れる電流を第２過電流しきい値と比較する第２過電流検出回路と、
    　をさらに備え、
    　前記第１モードにおいて、前記第１過電流検出回路と前記第２過電流検出回路が有効となり、
    　前記第２モードにおいて、前記第１過電流検出回路が有効、前記第２過電流検出回路が無効となることを特徴とする請求項６に記載の電源管理回路。
  8. 　前記第１過電流検出回路は、前記第１ハイサイドトランジスタの両端間電圧を、前記第１過電流しきい値に応じた第１しきい値電圧と比較可能に構成され、
    　前記第２モードにおいて前記第１しきい値電圧はスケーリングされることを特徴とする請求項７に記載の電源管理回路。
  9. 　前記第１過電流検出回路は、
    　一端が前記第１入力ピンと接続される第１レプリカトランジスタと、
    　前記第１レプリカトランジスタの他端と接続され、前記第１レプリカトランジスタに電流を供給する電流源と、
    　前記第１ハイサイドトランジスタの両端間電圧を前記第１レプリカトランジスタの両端間電圧と比較するコンパレータと、
    　を含むことを特徴とする請求項７または８に記載の電源管理回路。
  10. 　前記第１モードと前記第２モードにおいて、前記電流源が生成する電流量が異なることを特徴とする請求項９に記載の電源管理回路。
  11. 　前記第１ハイサイドトランジスタに流れる電流を第１ピークしきい値と比較する第１ピーク電流検出回路と、
    　前記第２ハイサイドトランジスタに流れる電流を第２ピークしきい値と比較する第２ピーク電流検出回路と、
    　をさらに備え、
    　前記第１モードにおいて、前記第１ピーク電流検出回路と前記第２ピーク電流検出回路が有効となり、
    　前記第２モードにおいて、前記第１ピーク電流検出回路が有効、前記第２ピーク電流検出回路が無効となることを特徴とする請求項６から１０のいずれかに記載の電源管理回路。
  12. 　前記第１ピーク電流検出回路は、前記第１ハイサイドトランジスタの両端間電圧を、前記第１ピークしきい値に応じた第２しきい値電圧と比較可能に構成され、
    　前記第２モードにおいて前記第２しきい値電圧はスケーリングされることを特徴とする請求項１１に記載の電源管理回路。
  13. 　前記第１ピーク電流検出回路は、
    　一端が前記第１入力ピンと接続される第２レプリカトランジスタと、
    　前記第２レプリカトランジスタの他端と接続され、前記第２レプリカトランジスタに電流を供給する電流源と、
    　前記第１ハイサイドトランジスタの両端間電圧を前記第２レプリカトランジスタの両端間電圧と比較するコンパレータと、
    　を含むことを特徴とする請求項１１または１２に記載の電源管理回路。
  14. 　前記第２レプリカトランジスタは、直列に接続される複数のトランジスタ素子を含み、前記第２モードにおいて前記複数のトランジスタ素子の一部がバイパスされることを特徴とする請求項１３に記載の電源管理回路。
  15. 　前記第１ローサイドトランジスタに流れる電流を、ゼロまたはゼロ近傍の負のしきい値と比較するローサイド電流検出回路をさらに備え、
    　前記第１モードにおいて、前記第１フィードバックコントローラおよび前記第２フィードバックコントローラは、前記ローサイド電流検出回路の出力に応じて前記第１制御信号および前記第２制御信号を生成し、
    　前記第２モードにおいて、前記第１フィードバックコントローラは、前記ローサイド電流検出回路の出力に応じて前記第１制御信号を生成することを特徴とする請求項６から１４のいずれかに記載の電源管理回路。
  16. 　前記第１モードと前記第２モードにおいて、前記ゼロまたはゼロ近傍の負のしきい値がシフトされることを特徴とする請求項１５に記載の電源管理回路。
  17. 　前記第１接地ピンと前記第２接地ピンは共通化されていることを特徴とする請求項６から１６のいずれかに記載の電源管理回路。
  18. 　前記第１回路ブロックの前記第１ハイサイドトランジスタと前記第１ローサイドトランジスタを含む第１出力段と、前記第２回路ブロックの前記第２ハイサイドトランジスタと前記第２ローサイドトランジスタを含む第２出力段は、鏡像にレイアウトされることを特徴とする請求項６から１７のいずれかに記載の電源管理回路。
  19. 　前記第１モードおよび前記第２モードに加えて、第３モードが選択可能であり、
    　前記第３モードにおいて、前記第２フィードバックコントローラは、前記第２フィードバックピンの信号にもとづいて前記第２制御信号を生成し、前記第２プリドライバは、前記第２制御信号に応じて動作し、前記第１プリドライバは、前記第２回路ブロックからの第４制御信号に応じて動作することを特徴とする請求項１から１８のいずれかに記載の電源管理回路。
  20. 　Ｎチャンネル（Ｎ≧２）の電源管理回路であって、
    　Ｎ個（Ｎ≧２）のフィードバックピンと、
    　Ｎ個の第２フィードバックピンと、
    　それぞれが、フィードバックコントローラおよびプリドライバを含むＮ個の回路ブロックと、
    　を備え、
    　Ｎ個の回路ブロックそれぞれが独立に動作する第１モードであって、各回路ブロックにおいて、前記フィードバックコントローラは、対応するフィードバックピンの信号にもとづいて第１制御信号を生成し、前記プリドライバは、前記第１制御信号に応じて動作する第１モードと、
    　Ｎ個の回路ブロックのうちＭ個が協調的に動作する第２モードであって、（i）Ｍ個の回路ブロックのうち１個であるマスター回路ブロックにおいて、前記フィードバックコントローラは、対応するフィードバックピンの信号にもとづいて前記第１制御信号を生成し、前記プリドライバは、前記第１制御信号に応じて動作し、（ii）前記Ｍ個のうち、前記マスター回路ブロック以外の回路ブロックにおいて、前記プリドライバは、前記マスター回路ブロックからの第３制御信号に応じて動作する第２モードと、
    　が切り替え可能であることを特徴とする電源管理回路。
  21. 　請求項１から２０のいずれかに記載の電源管理回路を備えることを特徴とする電子機器。
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