JP2009148066A - スイッチングレギュレータの制御回路 - Google Patents
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Abstract
【解決手段】制御回路100は、2チャンネルのダイオード整流方式のスイッチングレギュレータを制御対象するとき第1モードに、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータを制御対象とするとき第2モードに設定される。第1モードにおいて、ドライバDRV1、DRV2の出力信号Sd1、Sd2は、2チャンネルのスイッチングレギュレータそれぞれのハイサイドトランジスタに供給される。第2モードにおいて、第1ドライバDRV1の出力信号Sd1はスイッチングレギュレータのハイサイドトランジスタに供給される。第2ドライバDRV2の出力信号Sd2は、そのデューティ比が第1帰還電圧Vfb1に応じた値に設定されて、スイッチングレギュレータのローサイドトランジスタに供給される。
【選択図】図1
Description
この構成によれば、第2ドライバの出力信号のデューティ比を、第1帰還電圧に応じた値に設定することができる。
第1誤差電圧に応じた電圧を、第1誤差電圧をレベルシフトして生成することにより、ハイサイドトランジスタとローサイドトランジスタにデッドタイムを設定することができる。
この場合、スイッチがオンすることにより抵抗に電流が流れ、電圧降下が発生する。したがって、第1誤差増幅器から出力される第1誤差電圧を、この電圧降下分レベルシフトすることができ、抵抗の値に応じてデッドタイムの長さを調節できる。
図1は、第1の実施の形態に係る降圧型のスイッチングレギュレータの制御回路100の構成を示す回路図である。制御回路100は、一つの半導体基板上に一体集積化された機能ICであり、第1入力端子Pi1、第2入力端子Pi2、第1出力端子Po1、第2出力端子Po2を備える。
制御回路100は、周辺回路素子の配置に応じて、2チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御する第1モードと、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータを制御する第2モードと、が切りかえ可能に構成される。
第2モードでは、第1誤差増幅器EA1を利用した帰還ループが無効化される。第2ドライバDRV2の出力信号Sd2は、そのデューティ比が第1帰還電圧Vfb1に応じた値に設定されて、スイッチングレギュレータ200bの第1ローサイドトランジスタML1に供給される。
図4は、第2の実施の形態に係る降圧型のスイッチングレギュレータの制御回路100aの構成を示す回路図である。制御回路100aは、図1の制御回路100に加えて、第3入力端子Pi3、第3出力端子Po3を備える。以下、図1のとの相違点を中心に説明する。
第4モードでは、第1誤差増幅器EA1を利用した帰還ループと、第3誤差増幅器EA3を利用した帰還ループが無効化される。第2ドライバDRV2の出力信号Sd2は、そのデューティ比が第1帰還電圧Vfb1に応じた値に設定されて、スイッチングレギュレータ200dの第1ローサイドトランジスタML1のゲートに供給される。この動作は、図1の制御回路100の第2モードと同様である。
第2ドライバDRV2の機能、動作は第4モードと同じである。
つまり通常モード(第5モード)とオルタナティブモード(第4モード)を切りかえ可能とすることにより、制御回路100aの汎用性を高めることができる。
この場合、第2ドライバDRV2の前段に、第1パルス信号Spwm1に応じた信号と、第2パルス信号Spwm2とのいずれかを選択するセレクタを設ければよい。
一般化すると、n(自然数)個の連続するパルスを1セットとして2つのパルスのセットを生成し、各セットをハイサイドトランジスタMH1、MH2に分配してもよい。すなわち図7のタイムチャートはn=1の場合を示すが、nは2以上であってもよい。
Claims (8)
- 第1チャンネルの出力電圧に応じた第1帰還電圧を帰還するための第1入力端子と、
第2チャンネルの出力電圧に応じた第2帰還電圧を帰還するための第2入力端子と、
前記第1帰還電圧と所定の基準電圧の誤差を増幅する第1誤差増幅器と、
前記第2帰還電圧と所定の基準電圧の誤差を増幅する第2誤差増幅器と、
前記第1誤差増幅器から出力される第1誤差電圧を所定の周期電圧と比較する第1パルス変調コンパレータと、
前記第2誤差増幅器から出力される第2誤差電圧を所定の周期電圧と比較する第2パルス変調コンパレータと、
前記第1パルス変調コンパレータからの第1パルス信号を増幅する第1ドライバと、
前記第2パルス変調コンパレータからの第2パルス信号を増幅する第2ドライバと、
を備え、
当該制御回路は、2チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御対象するとき第1モードに設定され、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータを制御対象とするとき第2モードに設定され、
前記第1モードにおいて、前記第1、第2ドライバの出力信号は、前記第1、第2チャンネルのダイオード整流方式の降圧型スイッチングレギュレータそれぞれのハイサイドトランジスタに供給され、
前記第2モードにおいて、前記第1ドライバの出力信号は単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのハイサイドトランジスタに供給され、前記第2ドライバの出力信号は、そのデューティ比が前記第1帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されることを特徴とするスイッチングレギュレータの制御回路。 - 前記第2パルス変調コンパレータは、前記第1モードにおいて、前記第2誤差増幅器から出力される第2誤差電圧を所定の周期電圧と比較し、前記第2モードにおいて、前記第1誤差増幅器から出力される第1誤差電圧に応じた電圧を所定の周期電圧と比較することを特徴とする請求項1に記載の制御回路。
- 前記第2パルス変調コンパレータは、前記第2モードにおいて、前記第1誤差電圧をレベルシフトした電圧を前記周期電圧と比較することを特徴とする請求項2に記載の制御回路。
- 前記第1誤差増幅器の出力端子と前記第2誤差増幅器の出力端子の間に直列に設けられたスイッチおよび抵抗をさらに備え、
前記スイッチは、前記第1モードにおいてオフ、前記第2モードにおいてオンすることを特徴とする請求項3に記載の制御回路。 - 前記第2ドライバは、前記第1モードにおいて、前記第2パルス変調コンパレータからの第2パルス信号を増幅し、前記第2モードにおいて、前記第1パルス変調コンパレータからの前記第1パルス信号に応じたデューティ比を有する信号を増幅することを特徴とする請求項1に記載の制御回路。
- 第3チャンネルの出力電圧に応じた第3帰還電圧を帰還するための第3入力端子と、
前記第3帰還電圧と所定の基準電圧の誤差を増幅する第3誤差増幅器と、
前記第3誤差増幅器から出力される第3誤差電圧を所定の周期電圧と比較する第3パルス変調コンパレータと、
前記第3パルス変調コンパレータからの第3パルス信号を増幅する第3ドライバと、
をさらに備え、
当該制御回路は、3チャンネルのダイオード整流方式の降圧型スイッチングレギュレータを制御対象するとき第3モードに設定され、
前記第3モードにおいて、前記第1から前記第3ドライバの出力信号は、前記第1から第3チャンネルのダイオード整流方式の降圧型スイッチングレギュレータそれぞれのハイサイドトランジスタに供給されることを特徴とする請求項1から5のいずれかに記載の制御回路。 - 当該制御回路は、並列接続された2つのハイサイドトランジスタを備える同期整流方式の降圧型スイッチングレギュレータを制御対象とし、かつ前記2つのハイサイドトランジスタを相補的にオンするとき第4モードに設定され、
前記第4モードにおいて、前記第1パルス信号は分周されて前記第1、第3ドライバに分配され、前記第1、第3ドライバの出力信号は前記2つのハイサイドトランジスタに供給され、前記第2ドライバの出力信号は、そのデューティ比が前記第1帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されることを特徴とする請求項1から5のいずれかに記載の制御回路。 - 当該制御回路は、並列接続された2つのハイサイドトランジスタを備える同期整流方式の降圧型スイッチングレギュレータを制御対象とし、かつ前記2つのハイサイドトランジスタを同時にオンするとき第5モードに設定され、
前記第5モードにおいて、前記第1パルス信号は前記第1、第3ドライバに分配され、前記第1、第3ドライバの出力信号は前記2つのハイサイドトランジスタに供給され、前記第2ドライバの出力信号は、そのデューティ比が前記第1帰還電圧に応じた値に設定されて、単一チャンネルの同期整流方式の降圧型スイッチングレギュレータのローサイドトランジスタに供給されることを特徴とする請求項1から5のいずれかに記載の制御回路。
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