WO2020100947A1 - 半導体装置 - Google Patents

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Rohm Co Ltd
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Definitions

  • the present invention relates to a semiconductor device having rewiring.
  • Patent Document 1 discloses a WL-CSP (wafer level chip size package) type semiconductor device.
  • This semiconductor device has a silicon substrate, a terminal pad (electrode) formed on the silicon substrate, a rewiring connected to the terminal pad, a copper post connected to the rewiring, and a redistribution on the silicon substrate. And a mold resin (resin) that seals the wiring and the copper post (post electrode).
  • One embodiment of the present invention provides a semiconductor device capable of suppressing resin peeling.
  • a semiconductor layer having a main surface, an electrode pad formed on the main surface, a first wiring surface connected to the electrode pad, and an opposite side of the first wiring surface.
  • a rewiring formed on the main surface so as to be drawn out to a region outside the electrode pad, and the second wiring surface on the main surface.
  • a resin that covers two wiring surfaces and seals the rewiring.
  • the adhesion of the resin to the rewiring can be enhanced by the roughened second wiring surface. Therefore, it is possible to provide a semiconductor device capable of suppressing peeling of the resin.
  • One embodiment of the present invention is a semiconductor layer having a main surface, an electrode pad formed on the main surface, the main surface so as to be connected to the electrode pad and be drawn to a region outside the electrode pad. And a first electrode surface connected to the rewiring, a second electrode surface located on the opposite side of the first electrode surface, and the first electrode surface and the second electrode A surface of the post electrode having a roughened electrode side surface and a surface of the post electrode having a roughened electrode side surface, and exposing the second electrode surface on the main surface to cover the electrode side surface.
  • a semiconductor device including a sealing resin.
  • the adhesion of the resin to the post electrode can be enhanced by the roughened electrode side surface. Therefore, it is possible to provide a semiconductor device capable of suppressing peeling of the resin.
  • FIG. 1 is a schematic perspective view of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing the structure on the first main surface of the semiconductor layer shown in FIG. 1 through the sealing resin layer.
  • FIG. 3 is an enlarged view of the region III shown in FIG.
  • FIG. 4 is an enlarged view of the area IV shown in FIG.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor device shown in FIG.
  • FIG. 6 is an enlarged view of area VI in FIG.
  • FIG. 7 is an enlarged view of the area VII of FIG.
  • FIG. 8 is an enlarged view of the area VIII in FIG. 7.
  • FIG. 9 is an enlarged view of the area IX in FIG. FIG.
  • 10A is a sectional view for explaining the example of the method for manufacturing the semiconductor device shown in FIG. 1.
  • 10B is a cross-sectional view showing a step after FIG. 10A.
  • FIG. 10C is a cross-sectional view showing a step after FIG. 10B.
  • 10D is a cross-sectional view showing a step after FIG. 10C.
  • 10E is a cross-sectional view showing a step after FIG. 10D.
  • 10F is a cross-sectional view showing a step after FIG. 10E.
  • FIG. 10G is a sectional view showing a step after FIG. 10F.
  • 10H is a cross-sectional view showing a step after FIG. 10G.
  • 10I is a cross-sectional view showing a step after FIG. 10H.
  • 10J is a cross-sectional view showing a step after FIG. 10I.
  • FIG. 10K is a sectional view showing a step after FIG. 10J.
  • 10L is a cross-sectional view showing a step after FIG. 10K.
  • 10M is a cross-sectional view showing a step after FIG. 10L.
  • 10N is a cross-sectional view showing a step after FIG. 10M.
  • 10O is a sectional view showing a step after FIG. 10N.
  • 10P is a cross-sectional view showing a step after FIG. 10O.
  • 10Q is a cross-sectional view showing a step after FIG. 10P.
  • 10R is a cross-sectional view showing a step after FIG. 10Q.
  • FIG. 10I is a cross-sectional view showing a step after FIG. 10I.
  • FIG. 10K is a sectional view showing a step after FIG. 10J.
  • 10L is a cross-sectional view showing
  • FIG. 11 is a cross-sectional view corresponding to FIG. 5, and is a schematic cross-sectional view of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 12 is a cross-sectional view corresponding to FIG. 5, and is a schematic cross-sectional view of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 13 is an enlarged view of the area XIII in FIG.
  • FIG. 14 is an enlarged view of the area XIV in FIG.
  • FIG. 1 is a schematic perspective view of a semiconductor device 1 according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing the structure on the first main surface 13 of the semiconductor layer 12 shown in FIG. 1 through the sealing resin layer 93.
  • FIG. 3 is an enlarged view of the region III shown in FIG.
  • FIG. 4 is an enlarged view of the area IV shown in FIG.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor device 1 shown in FIG.
  • FIG. 6 is an enlarged view of area VI in FIG.
  • FIG. 7 is an enlarged view of the area VII of FIG.
  • FIG. 8 is an enlarged view of the area VIII in FIG. 7.
  • FIG. 9 is an enlarged view of the area IX in FIG.
  • FIG. 5 schematically shows a configuration necessary for the description, and does not show a cross section of a specific portion of the semiconductor device 1.
  • the semiconductor device 1 is an electronic component to which a WL-CSP (Wafer Level-Chip Size Package) is applied as a package type.
  • the semiconductor device 1 includes a device body 2 formed in a rectangular parallelepiped shape.
  • the device body 2 includes a first device main surface 3 on one side, a second device main surface 4 on the other side, and device side surfaces 5A, 5B, 5C connecting the first device main surface 3 and the second device main surface 4. , 5D.
  • the first device main surface 3 and the second device main surface 4 are formed in a quadrangular shape (square shape in this embodiment) in a plan view (hereinafter, simply referred to as “plan view”) viewed from the normal direction Z thereof. ing.
  • the first device main surface 3 is formed as a mounting surface that faces the mounting board when mounted on a connection target such as the mounting board.
  • the device side surfaces 5A to 5D extend in a plane along the normal direction Z.
  • the device side surface 5A and the device side surface 5C extend in the first direction X and face each other in the second direction Y intersecting the first direction X.
  • the device side surface 5B and the device side surface 5D extend along the second direction Y and face each other in the first direction X.
  • the second direction Y is more specifically orthogonal to the first direction X.
  • the length L1 of the device side surface 5A and the device side surface 5C may be 0.1 mm or more and 10 mm or less.
  • the length L1 may be 0.1 mm or more and 2 mm or less, 2 mm or more and 4 mm or less, 4 mm or more and 6 mm or less, 6 mm or more and 8 mm or less, or 8 mm or more and 10 mm or less.
  • the length L2 of the device side surface 5B and the device side surface 5D may be 0.1 mm or more and 10 mm or less.
  • the length L1 may be 0.1 mm or more and 2 mm or less, 2 mm or more and 4 mm or less, 4 mm or more and 6 mm or less, 6 mm or more and 8 mm or less, or 8 mm or more and 10 mm or less.
  • the thickness T of the device body 2 may be 100 ⁇ m or more and 1500 ⁇ m or less.
  • the thickness T may be 100 ⁇ m or more and 250 ⁇ m or less, 250 ⁇ m or more and 500 ⁇ m or less, 500 ⁇ m or more and 750 ⁇ m or less, 750 ⁇ m or more and 1000 ⁇ m or less, 1000 ⁇ m or more and 1250 ⁇ m or less, or 1250 ⁇ m or more and 1500 ⁇ m or less.
  • the device body 2 includes a semiconductor layer 12.
  • the semiconductor layer 12 is formed in a rectangular parallelepiped shape.
  • the semiconductor layer 12 may be a Si semiconductor layer containing Si (silicon).
  • the Si semiconductor layer may have a laminated structure including a Si semiconductor substrate and a Si epitaxial layer.
  • the Si semiconductor layer may have a single layer structure composed of a Si semiconductor substrate.
  • the semiconductor layer 12 may be a wide band gap semiconductor layer containing a wide band gap semiconductor material having a band gap of 2.0 eV or more.
  • the semiconductor layer 12 may be a SiC semiconductor layer containing SiC (silicon carbide) as an example of a wide band gap semiconductor material.
  • the SiC semiconductor layer may have a laminated structure including a SiC semiconductor substrate and a SiC epitaxial layer.
  • the SiC semiconductor layer may have a single layer structure made of a SiC semiconductor substrate.
  • the semiconductor layer 12 may be a compound semiconductor layer containing a compound semiconductor material.
  • the compound semiconductor layer may have a laminated structure including a compound semiconductor substrate and a compound semiconductor epitaxial layer.
  • the compound semiconductor layer may have a single layer structure composed of a compound semiconductor substrate.
  • the compound semiconductor material may be a III-V group compound semiconductor material.
  • the III-V compound semiconductor material may include at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride), and GaAs (gallium arsenide).
  • the semiconductor layer 12 includes a first main surface 13 on one side, a second main surface 14 on the other side, and side surfaces 15A, 15B, 15C, 15D connecting the first main surface 13 and the second main surface 14.
  • the side surfaces 15A to 15D form part of the device side surfaces 5A to 5D, respectively.
  • the side surfaces 15A to 15D are grinding surfaces in this embodiment.
  • the thickness of the semiconductor layer 12 may be 50 ⁇ m or more and 1000 ⁇ m or less.
  • the thickness of the semiconductor layer 12 may be 50 ⁇ m or more and 200 ⁇ m or less, 200 ⁇ m or more and 400 ⁇ m or less, 400 ⁇ m or more and 600 ⁇ m or less, 600 ⁇ m or more and 800 ⁇ m or less, or 800 ⁇ m or more and 1000 ⁇ m or less.
  • the first main surface 13 is formed as a device formation surface on which the main structure of the functional device 16 is formed.
  • the functional device 16 is formed by utilizing the surface layer portion of the first main surface 13 of the semiconductor layer 12 and / or the region on the first main surface 13 of the semiconductor layer 12. In FIG. 5, the functional device 16 is simplified by the broken line shown in the surface layer portion of the first main surface 13 of the semiconductor layer 12.
  • the functional device 16 may include at least one of a passive device, a semiconductor rectifying device, and a semiconductor switching device.
  • Passive devices may include semiconductor passive devices.
  • the passive device semiconductor passive device
  • the passive device may include at least one of a resistor, a capacitor, and a coil.
  • the semiconductor rectifying device may include at least one of a pn junction diode, a Zener diode, a Schottky barrier diode, and a fast recovery diode.
  • the semiconductor switching device includes at least one of BJT (Bipolar Junction Transistor), MISFET (Metal Insulator Field Effect Transistor), IGBT (Insulated Gate Bipolar Junction Transistor), and JFET (Junction Field Effect Transistor). Good.
  • BJT Bipolar Junction Transistor
  • MISFET Metal Insulator Field Effect Transistor
  • IGBT Insulated Gate Bipolar Junction Transistor
  • JFET Joint Field Effect Transistor
  • the functional device 16 may include a circuit network in which any two or more devices selected from passive devices (semiconductor passive devices), semiconductor rectifying devices, and semiconductor switching devices are selectively combined.
  • the circuitry may form part or all of an integrated circuit.
  • the integrated circuit may include SSI (Small Scale Integration), LSI (Large Scale Integration), MSI (Medium Scale Integration), VLSI (Very Large Scale Integration), or ULSI (Ultra-Very Large Scale Integration).
  • the device body 2 includes a main surface insulating layer 21.
  • the main surface insulating layer 21 covers the first main surface 13 of the semiconductor layer 12.
  • the principal surface insulating layer 21 may have a single layer structure composed of a single insulating layer.
  • the main surface insulating layer 21 may have a laminated structure in which a plurality of insulating layers are laminated.
  • the single or multiple insulating layers applied as the main surface insulating layer 21 may include a silicon oxide layer and / or a silicon nitride layer.
  • the main surface insulating layer 21 may have a multilayer wiring structure.
  • the multilayer wiring structure may include a plurality of insulating layers and one or a plurality of wiring layers selectively interposed in a region between the plurality of insulating layers.
  • the plurality of wiring layers are electrically connected to the functional device 16.
  • the device body 2 includes a plurality of wiring electrodes 22 formed on the main surface insulating layer 21. Each of the plurality of wiring electrodes 22 is selectively routed on the main surface insulating layer 21. The plurality of wiring electrodes 22 are electrically connected to the functional device 16. The plurality of wiring electrodes 22 may include one or more electrically opened wiring electrodes 22.
  • the planar shape of the plurality of wiring electrodes 22 is arbitrary and is not limited to a particular shape.
  • the wiring electrode 22 may include at least one of aluminum, copper, an aluminum alloy, and a copper alloy.
  • the wiring electrode 22 may include at least one of an Al-Si-Cu (aluminum-silicon-copper) alloy, an Al-Si (aluminum-silicon) alloy, and an Al-Cu (aluminum-copper) alloy. Good.
  • the wiring electrode 22 preferably contains aluminum.
  • the device body 2 includes a protective insulating layer 23.
  • the protective insulating layer 23 collectively covers the plurality of wiring electrodes 22 on the main surface insulating layer 21.
  • the protective insulating layer 23 protects the underlying structure including the plurality of wiring electrodes 22.
  • the protective insulating layer 23 is also called a passivation layer.
  • the protective insulating layer 23 may have a single layer structure composed of a single insulating layer.
  • the protective insulating layer 23 may have a laminated structure in which a plurality of insulating layers are laminated.
  • the single or multiple insulating layers applied as protective insulating layer 23 may include silicon oxide layers and / or silicon nitride layers. In this form, the protective insulating layer 23 has a single-layer structure made of a silicon nitride layer.
  • the protective insulating layer 23 has a plurality of first pad openings 25.
  • the plurality of first pad openings 25 expose part of regions of the plurality of wiring electrodes 22 as electrode pads 24, respectively.
  • the planar shape of each first pad opening 25 is arbitrary and is not limited to a specific shape.
  • Each first pad opening 25 may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, a hexagonal shape, or the like in a plan view, or may be formed in a circular shape or an elliptical shape.
  • the plurality of electrode pads 24 may be regularly arranged or may be irregularly arranged.
  • the plurality of electrode pads 24 may form a plurality of groups according to their arrangement.
  • FIG. 2 shows a form in which the plurality of electrode pads 24 include a first electrode pad group 26, a second electrode pad group 27, and a third electrode pad group 28.
  • the first electrode pad group 26 includes a plurality of electrode pads 24 arranged in a row at equal intervals along the first direction X or the second direction Y.
  • the second electrode pad group 27 is arranged in a row at equal intervals along the first direction X, and is arranged in a row at equal intervals along the second direction Y. It includes a plurality of electrode pads 24.
  • the third electrode pad group 28 includes a plurality of electrode pads 24 that are irregularly arranged at different intervals.
  • the device body 2 includes a rewiring structure 31.
  • the rewiring structure 31 covers the plurality of wiring electrodes 22 on the main surface insulating layer 21.
  • the redistribution structure 31 includes a base layer 32 and a plurality of redistribution layers 33 (redistribution).
  • the base layer 32 covers the plurality of wiring electrodes 22 on the protective insulating layer 23.
  • the base layer 32 has a plurality of second pad openings 35.
  • the plurality of second pad openings 35 respectively expose the corresponding electrode pads 24. More specifically, the plurality of second pad openings 35 expose the corresponding electrode pads 24 in a one-to-one correspondence relationship.
  • each second pad opening 35 is arbitrary and is not limited to a specific shape.
  • Each second pad opening 35 may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, or a hexagonal shape in a plan view, or may be formed in a circular shape or an elliptical shape.
  • Each second pad opening 35 includes an inner wall located in a region surrounded by the inner wall of each first pad opening 25 in this embodiment. That is, in this embodiment, the base layer 32 enters each first pad opening 25 from above the protective insulating layer 23 to expose each electrode pad 24. The base layer 32 covers the inner wall of each first pad opening 25 and a part of each electrode pad 24 in each first pad opening 25.
  • each second pad opening 35 may communicate with the inner wall of each first pad opening 25.
  • the inner wall of each second pad opening 35 may be formed flush with the inner wall of each first pad opening 25, or may be formed outside the inner wall of each first pad opening 25. ..
  • the base layer 32 includes an organic insulating material.
  • the base layer 32 contains a photosensitive resin as an example of an organic insulating material.
  • the base layer 32 may include a polyimide resin as an example of a negative type photosensitive resin.
  • the base layer 32 may include polybenzoxazole as an example of a positive type photosensitive resin.
  • the thickness of the base layer 32 may be 1 ⁇ m or more and 20 ⁇ m.
  • the thickness of the underlayer 32 may be 1 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less.
  • Each rewiring layer 33 is connected to the corresponding electrode pad 24.
  • Each redistribution layer 33 is drawn out from the corresponding electrode pad 24 onto the base layer 32. Most of each redistribution layer 33 is located in a region outside the corresponding electrode pad 24.
  • each rewiring layer 33 has a pad connecting portion 36, an electrode connecting portion 37, and a wiring portion 38.
  • the pad connecting portion 36 covers the electrode pad 24 and is electrically connected to the electrode pad 24 in the second pad opening 35.
  • the planar shape of the pad connecting portion 36 is arbitrary and is not limited to a specific shape.
  • the electrode connecting portion 37 is formed on the base layer 32 with a space from the pad connecting portion 36.
  • the electrode connecting portion 37 has a plane area that exceeds the plane area of the electrode pad 24.
  • the planar shape of the electrode connecting portion 37 is arbitrary and is not limited to a specific shape.
  • the wiring portion 38 connects the pad connecting portion 36 and the electrode connecting portion 37.
  • the wiring portion 38 extends in a region between the pad connecting portion 36 and the electrode connecting portion 37.
  • the planar shape of the wiring portion 38 is arbitrary and is not limited to a specific shape.
  • the plurality of rewiring layers 33 may have a plurality of types of names depending on the connection mode with the electrode pads 24.
  • the plurality of redistribution layers 33 may include a first redistribution layer 33A and a second redistribution layer 33B.
  • the first redistribution layer 33A is connected to only one electrode pad 24.
  • the second redistribution layer 33B is connected to the plurality of electrode pads 24.
  • the first redistribution layer 33A includes a first pad connecting portion 36A, a first electrode connecting portion 37A, and a first wiring portion 38A.
  • the first pad connecting portion 36A covers the corresponding one electrode pad 24 and is electrically connected to the electrode pad 24 in the second pad opening 35.
  • the planar shape of the first pad connecting portion 36A is arbitrary and is not limited to a specific shape.
  • the first pad connecting portion 36A may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, or a hexagonal shape in a plan view, or may be formed in a circular shape or an elliptical shape.
  • the first electrode connecting portion 37A is formed on the base layer 32 with a space from the first pad connecting portion 36A.
  • the first electrode connecting portion 37A has a plane area that exceeds the plane area of one corresponding electrode pad 24.
  • the first electrode connecting portion 37A has an arbitrary planar shape and is not limited to a specific shape.
  • the first electrode connecting portion 37A may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, or a hexagonal shape in a plan view, or may be formed in a circular shape or an elliptical shape.
  • the first wiring portion 38A connects the first pad connecting portion 36A and the first electrode connecting portion 37A.
  • the first wiring portion 38A extends in a region between the first pad connecting portion 36A and the first electrode connecting portion 37A.
  • the planar shape of the first wiring portion 38A is arbitrary and is not limited to a specific shape.
  • the first wiring portion 38A may extend in a region between the first pad connecting portion 36A and the first electrode connecting portion 37A in a strip shape, a linear shape, an L shape, or a zigzag shape.
  • the first wiring portion 38A may cross the other rewiring layer 33 along the first direction X and / or the second direction Y.
  • the first wiring portion 38A may extend so as not to cross the other rewiring layer 33 along the first direction X and / or the second direction Y.
  • the first pad connecting portion 36A, the first electrode connecting portion 37A, and the first wiring portion 38A may be formed in a polygonal shape as a whole without distinguishing their respective planar shapes.
  • the second rewiring layer 33B has a second pad connecting portion 36B, a second electrode connecting portion 37B, and a second wiring portion 38B.
  • the second redistribution layer 33B includes a plurality of (two in this embodiment) second electrode connecting portions 37B and a plurality of (two in this embodiment) second wiring portions 38B in this embodiment.
  • the second pad connecting portion 36B collectively covers a plurality of corresponding electrode pads 24.
  • the second pad connecting portion 36B is electrically connected to the corresponding electrode pad 24 in the corresponding plurality of second pad openings 35.
  • the planar shape of the second pad connecting portion 36B is arbitrary and is not limited to a specific shape.
  • the plurality of second electrode connecting portions 37B are formed on the base layer 32 at intervals from the second pad connecting portions 36B.
  • Each second electrode connecting portion 37B has a plane area that exceeds the plane area of the electrode pad 24.
  • the planar shape of each second electrode connecting portion 37B is arbitrary and is not limited to a specific shape.
  • the plurality of second wiring portions 38B respectively connect the second pad connecting portions 36B and the corresponding second electrode connecting portions 37B.
  • Each second wiring portion 38B extends in a region between the second pad connecting portion 36B and the corresponding second electrode connecting portion 37B.
  • the planar shape of each second wiring portion 38B is arbitrary and is not limited to a specific shape.
  • Each second wiring portion 38B may extend in a region between the second pad connecting portion 36B and the corresponding second electrode connecting portion 37B in a strip shape, a linear shape, an L shape, or a zigzag shape.
  • Each second wiring portion 38B may cross the other rewiring layer 33 along the first direction X and / or the second direction Y.
  • Each second wiring part 38B may extend so as not to cross the other rewiring layer 33 along the first direction X and / or the second direction Y.
  • the second pad connecting portion 36B, the second electrode connecting portion 37B, and the second wiring portion 38B may be formed in a polygonal shape as a whole without distinguishing the respective planar shapes.
  • each redistribution layer 33 includes a first wiring surface 41 on the semiconductor layer 12 side and a second wiring surface 42 located on the opposite side of the first wiring surface 41.
  • the first wiring surface 41 has one or a plurality of contact portions 43 connected to the corresponding one or a plurality of electrode pads 24.
  • the second wiring surface 42 is roughened.
  • the second wiring surface 42 has a first arithmetic average roughness Ra1.
  • the first arithmetic average roughness Ra1 is defined by the following equation (1).
  • “L1” in the above formula (1) is an arbitrary length extracted from the roughness curve formed on the second wiring surface 42 along the direction along the average line of the roughness curve.
  • the unit of the first arithmetic average roughness Ra1 is “ ⁇ m”.
  • the first arithmetic average roughness Ra1 may be 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the first arithmetic average roughness Ra1 is 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.25 ⁇ m or less, 1.25 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 1.75 ⁇ m or less, Alternatively, it may be 1.75 ⁇ m or more and 2 ⁇ m or less.
  • the first arithmetic average roughness Ra1 is preferably 0.65 ⁇ m or more and 1.3 ⁇ m or less.
  • the second wiring surface 42 includes a plurality of wiring recesses 44 and is roughened by the plurality of wiring recesses 44.
  • the plurality of wiring recesses 44 are recessed in an irregular shape from the second wiring surface 42 toward the first wiring surface 41. As a result, the irregular wiring structure is formed on the second wiring surface 42.
  • the plurality of wiring recesses 44 may include one or more tapered recesses 45.
  • the thickened recess 45 has an opening edge 46 and an internal space 47 in which the opening width increases from the opening edge 46 toward the first wiring surface 41.
  • the plurality of wiring recesses 44 may include one or more tapered recesses 48.
  • the tapered recess 48 has an opening edge 49 and an internal space 50 having an opening width narrowed from the opening edge 49 toward the first wiring surface 41.
  • second wiring surface 42 has roughened roughened surface area 51 (first area) and non-roughened surface area 52 (second area) having a surface roughness smaller than that of roughened surface area 51. )including.
  • the rough surface region 51 includes a plurality of wiring recesses 44 and has a first arithmetic average roughness Ra1.
  • the non-roughened surface area 52 is an area not including the wiring recess 44.
  • the non-rough surface area 52 has an arithmetic average roughness of less than the first arithmetic average roughness Ra1 (less than 0.5 ⁇ m).
  • the rough surface area 51 is formed on the second wiring surface 42 of the pad connecting portion 36, the electrode connecting portion 37, and the wiring portion 38.
  • the non-rough surface region 52 is formed in a region of the second wiring surface 42 of the electrode connecting portion 37, to which a post electrode 70 described later is connected.
  • the rough surface area 51 is formed over the entire area other than the non-rough surface area 52.
  • each rewiring layer 33 has a laminated structure in which a plurality of wiring layers are laminated in this form.
  • Each redistribution layer 33 includes a base wiring layer 55 and a body wiring layer 56 that are stacked in this order from the wiring electrode 22 side.
  • the base wiring layer 55 may be referred to as UBM (Under Bump Metal).
  • the base wiring layer 55 forms the first wiring surface 41 of the rewiring layer 33.
  • the base wiring layer 55 is formed in a film shape along the inner surfaces of the base layer 32 and the second pad openings 35.
  • the underlying wiring layer 55 defines a concave space in the second pad opening 35.
  • the underlying wiring layer 55 has a laminated structure including a first wiring layer 57 and a second wiring layer 58 which are laminated in this order from the wiring electrode 22 side.
  • the second wiring layer 58 contains a conductive material different from that of the first wiring layer 57.
  • the first wiring layer 57 includes a Ti layer containing Ti (titanium) as a main component.
  • the Ti layer may be a Ti barrier layer.
  • the second wiring layer 58 includes a Cu layer containing Cu (copper) as a main component.
  • the Cu layer may be a Cu seed layer.
  • the body wiring layer 56 forms the second wiring surface 42 of the rewiring layer 33.
  • the body wiring layer 56 is formed in a film shape on the base wiring layer 55, following the base wiring layer 55.
  • the body wiring layer 56 enters into the concave space defined by the base wiring layer 55 in the second pad opening 35.
  • the body wiring layer 56 includes a Cu layer containing Cu (copper) as a main component.
  • the body wiring layer 56 has a single layer structure including a Cu layer.
  • the Cu layer of the body wiring layer 56 may be a Cu plating layer.
  • the body wiring layer 56 may be integrated with the second wiring layer 58.
  • the body wiring layer 56 may be formed so that the interface with the second wiring layer 58 disappears.
  • the body wiring layer 56 may be formed such that the interface with the second wiring layer 58 remains.
  • the first wiring layer 57 has a first peripheral edge 57A.
  • the second wiring layer 58 has a second peripheral edge 58A protruding outward from the first peripheral edge 57A.
  • the body wiring layer 56 has a third peripheral edge 56A protruding outward from the first peripheral edge 57A.
  • the third peripheral edge 56A of the body wiring layer 56 is continuous with the second peripheral edge 58A of the second wiring layer 58. More specifically, the third peripheral edge 56A of the body wiring layer 56 is formed flush with the second peripheral edge 58A of the second wiring layer 58.
  • the first peripheral edge 57A, the second peripheral edge 58A, and the third peripheral edge 56A form the peripheral edge of the redistribution layer 33.
  • the total thickness of the redistribution layer 33 may be 5 ⁇ m or more and 15 ⁇ m or less.
  • the total thickness of the redistribution layer 33 may be 5 ⁇ m or more and 7.5 ⁇ m or less, 7.5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 12.5 ⁇ m or less, or 12.5 ⁇ m or more and 15 ⁇ m or less.
  • the underlayer 32 has anchor recesses 61 recessed toward the semiconductor layer 12.
  • the anchor recess 61 is formed in a portion of the base layer 32 exposed from the redistribution layer 33.
  • the anchor recess 61 includes a bottom wall and a side wall.
  • the bottom wall of the anchor recess 61 is located on the first main surface 13 side of the semiconductor layer 12 with respect to the first wiring surface 41 of the redistribution layer 33.
  • the bottom wall of the anchor recess 61 may be formed in an uneven shape by rising and / or sinking.
  • the sidewall of the anchor recess 61 is located on the inner side of the redistribution layer 33 with respect to the peripheral edge of the redistribution layer 33.
  • the bottom wall of the anchor recess 61 includes the exposed portion 62 exposed from the redistribution layer 33 in a plan view and the concealing portion 63 overlapping the redistribution layer 33 in a plan view.
  • the concealing portion 63 is formed over the entire periphery of each redistribution layer 33.
  • the concealment portion 63 is formed independently of each redistribution layer 33, and has the same contour as the redistribution layer 33 in a plan view.
  • Each concealing portion 63 has a curved surface facing the first main surface 13 of the semiconductor layer 12.
  • the anchor recess 61 is formed in the entire region of the underlying layer 32 exposed from the redistribution layer 33, and extends between the redistribution layers 33 adjacent to each other. Therefore, the concealing portion 63 of the rewiring layer 33 on one side (for example, the rewiring layer 33 on the left side of FIG. 5) and the rewiring layer 33 on the other side (for example, the rewiring layer 33 on the right side of FIG. 5) are included.
  • the concealing portion 63 is continuous through the common exposing portion 62.
  • the depth of the anchor recess 61 may be more than 0 ⁇ m and 10 ⁇ m or less.
  • the depth of the anchor recess 61 may be more than 0 ⁇ m and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, or 8 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the anchor recess 61 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the device body 2 includes a plurality of post electrodes 70.
  • the plurality of post electrodes 70 are formed at intervals along the first direction X and the second direction Y in a plan view.
  • the plurality of post electrodes 70 are arranged in a matrix in a plan view.
  • the plurality of post electrodes 70 are connected to the corresponding electrode connection portions 37 of the rewiring layer 33. More specifically, the plurality of post electrodes 70 are connected to the non-rough surface region 52 at the electrode connection portion 37 of the corresponding redistribution layer 33. One post electrode 70 is connected to one electrode connection portion 37 of the first redistribution layer 33A. One post electrode 70 is connected to each of the two electrode connecting portions 37 of the second redistribution layer 33B.
  • the plurality of post electrodes 70 are each formed in a columnar shape extending along the normal line direction (normal line direction Z) of the second wiring surface 42 of the rewiring layer 33.
  • the post electrode 70 is also called a pillar electrode.
  • the plurality of post electrodes 70 may be formed in a polygonal columnar shape such as a square columnar shape, a hexagonal columnar shape, or a cylindrical shape or an elliptic cylindrical shape.
  • the plurality of post electrodes 70 are formed in a cylindrical shape in this form.
  • the plurality of post electrodes 70 include a first electrode surface 71 connected to the second wiring surface 42 in the corresponding rewiring layer 33, a second electrode surface 72 located on the opposite side of the first electrode surface 71, and a first electrode surface 71. It has the electrode side surface 73 which connects the electrode surface 71 and the 2nd electrode surface 72, respectively.
  • the second electrode surface 72 has a flat surface.
  • the second electrode surface 72 is formed parallel to the first main surface 13 of the semiconductor layer 12. More specifically, the second electrode surface 72 is a ground surface.
  • the second electrode surface 72 functions as a mounting terminal. That is, the semiconductor device 1 is mounted on a connection target such as a mounting board by bonding the second electrode surface 72 to the connection target.
  • the electrode side surface 73 extends in a plane along the normal direction Z.
  • the plurality of post electrodes 70 may include one or a plurality of tapered post electrodes 70 formed in a tapered shape from the second electrode surface 72 toward the first electrode surface 71.
  • the tapered post electrode 70 includes the first electrode surface 71 having the first plane area, the second electrode surface 72 having the second plane area exceeding the first plane area, and the first to second electrode surfaces 71 to 71. It has an electrode side surface 73 that is inclined downward toward the electrode surface 72.
  • the tapered post electrode 70 may be formed asymmetrically (more specifically, a non-symmetrical shape) with respect to the normal line of the first electrode surface 71 in a cross-sectional view. That is, the tapered post electrode 70 may be formed such that the inclination angle of the electrode side surface 73 on one side is different from the inclination angle of the electrode side surface 73 on the other side in cross-sectional view. Of course, all post electrodes 70 may be tapered.
  • the post electrode 70 has a thickness exceeding the thickness of the rewiring layer 33.
  • the ratio of the thickness of the post electrode 70 to the thickness of the redistribution layer 33 may be more than 1 and 30 or less.
  • the ratio of the thickness of the post electrode 70 to the thickness of the redistribution layer 33 is more than 1 and 5 or less, 5 or more and 10 or less, 10 or more and 15 or less, 15 or more and 20 or less, 20 or more and 25 or less, or 25 or more and 30 or more. It may be the following.
  • the thickness of the post electrode 70 may be 50 ⁇ m or more and 150 ⁇ m or less.
  • the thickness of the post electrode 70 may be 50 ⁇ m or more and 75 ⁇ m or less, 75 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 125 ⁇ m or less, or 125 ⁇ m or more and 150 ⁇ m or less.
  • the thickness of the post electrode 70 is preferably 90 ⁇ m or more and 110 ⁇ m or less.
  • the electrode side surface 73 is roughened.
  • the electrode side surface 73 has a second arithmetic average roughness Ra2.
  • the second arithmetic average roughness Ra2 is defined by the following equation (2).
  • “L2” in the above equation (2) is an arbitrary length extracted from the roughness curve formed on the electrode side surface 73 along the direction along the average line of the roughness curve.
  • the unit of the second arithmetic average roughness Ra2 is “ ⁇ m”.
  • the second arithmetic average roughness Ra2 of the electrode side surface 73 is less than the first arithmetic average roughness Ra1 of the second wiring surface 42 (Ra1> Ra2).
  • the second arithmetic average roughness Ra2 may be more than 0 ⁇ m and less than 0.5 ⁇ m.
  • the second arithmetic average roughness Ra2 exceeds 0 ⁇ m and is 0.1 ⁇ m or less, 0.1 ⁇ m or more and 0.2 ⁇ m or less, 0.2 ⁇ m or more and 0.3 ⁇ m or less, 0.3 ⁇ m or more and 0.4 ⁇ m or less, or 0.4 ⁇ m. It may be 0.5 ⁇ m or less.
  • the second arithmetic average roughness Ra2 is preferably 0.1 ⁇ m or more and 0.3 ⁇ m or less.
  • the electrode side surface 73 includes a plurality of electrode recesses 74, and is roughened by the plurality of electrode recesses 74.
  • the plurality of electrode recesses 74 are recessed in an irregular shape from the electrode side surface 73 toward the inside. As a result, an irregular concavo-convex structure is formed on the electrode side surface 73.
  • the plurality of electrode recesses 74 may include one or more tapered recesses 75.
  • the thickened recess 75 has an opening edge 76 and an internal space 77 in which the opening width expands inward from the opening edge 76.
  • the plurality of electrode recesses 74 may include one or more tapered recesses 78.
  • the tapered recess 78 has an opening edge 79 and an internal space 80 in which the opening width narrows inward from the opening edge 79.
  • the electrode side surface 73 may include a wiring / electrode recess 81 that is integral with the wiring recess 44 at the connection portion with the second wiring surface 42. From the wiring / electrode recess 81, the rewiring layer 33 and the post electrode 70 are exposed.
  • the wiring / electrode recess 81 includes an opening edge 82 and an internal space 83.
  • the wiring / electrode recess 81 may have an internal space 83 extending from the opening edge 82 along the lateral direction parallel to the second wiring surface 42.
  • the wiring / electrode recess 81 may be a thickened recess having an internal space 83 whose opening width expands inward from the opening edge 82.
  • the wiring / electrode recess 81 may be a tapered recess having an internal space 83 whose opening width narrows inward from the opening edge 82.
  • the device body 2 includes a sealing resin layer 93 (resin).
  • the sealing resin layer 93 forms the first device main surface 3.
  • the encapsulating resin layer 93 includes the plurality of redistribution layers 33 and the plurality of post electrodes 70 on the first main surface 13 of the semiconductor layer 12 so as to expose the second electrode surfaces 72 of the plurality of post electrodes 70. It covers all at once.
  • the sealing resin layer 93 includes a resin main surface 94 and resin side surfaces 95A, 95B, 95C, 95D.
  • the resin main surface 94 is continuous with the second electrode surface 72 of the plurality of post electrodes 70.
  • the resin main surface 94 is formed flush with the second electrode surface 72 of the plurality of post electrodes 70. More specifically, the resin main surface 94 forms one ground surface with the second electrode surfaces 72 of the plurality of post electrodes 70.
  • the resin side surfaces 95A to 95D extend from the peripheral edge of the resin main surface 94 toward the semiconductor layer 12, and are connected to the side surfaces 15A to 15D.
  • the resin side surfaces 95A to 95D are continuous with the side surfaces 15A to 15D. More specifically, the resin side surfaces 95A to 95D are formed flush with the side surfaces 15A to 15D.
  • the resin side surfaces 95A to 95D form one grinding surface with the side surfaces 15A to 15D.
  • the thickness of the sealing resin layer 93 may be 50 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the sealing resin layer 93 may be 50 ⁇ m or more and 75 ⁇ m or less, 75 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 125 ⁇ m or less, 125 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 175 ⁇ m or less, or 175 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the sealing resin layer 93 is preferably 100 ⁇ m or more and 120 ⁇ m or less.
  • the portion of the sealing resin layer 93 that covers the second wiring surface 42 of the rewiring layer 33 enters the plurality of wiring recesses 44.
  • the adhesion of the sealing resin layer 93 to the plurality of rewiring layers 33 is enhanced.
  • the portion of the sealing resin layer 93 that covers the electrode side surface 73 of the post electrode 70 enters into the plurality of electrode recesses 74 (wiring / electrode recesses 81).
  • the adhesion of the sealing resin layer 93 to the plurality of post electrodes 70 is increased.
  • the portion of the sealing resin layer 93 that covers the base layer 32 is in the anchor recess 61.
  • the adhesion of the sealing resin layer 93 to the base layer 32 is enhanced.
  • a portion of the sealing resin layer 93 located inside the anchor recess 61 fills the exposed portion 62 and the concealing portion 63 of the anchor recess 61.
  • the adhesion of the sealing resin layer 93 to the base layer 32 is enhanced.
  • a part of the sealing resin layer 93 located inside the anchor recess 61 meshes with a part defined by the anchor recess 61 and the rewiring layer 33. Further, the sealing resin layer 93 sandwiches the first wiring surface 41 and the second wiring surface 42 of the rewiring layer 33 from the inside and the outside of the anchor recess 61. Thereby, the adhesive force of the sealing resin layer 93 to the base layer 32 is appropriately increased.
  • sealing resin layer 93 includes a thermosetting resin as an example of a mold resin.
  • the thermosetting resin may include an epoxy resin.
  • the sealing resin layer 93 includes a matrix resin 96 and a plurality of fillers 97 added (filled) to the matrix resin 96.
  • the matrix resin 96 includes an epoxy resin in this form.
  • the plurality of fillers 97 include silicon oxide and are formed into particles or spheres each having a non-uniform diameter (size).
  • the plurality of fillers 97 include a plurality of large diameter fillers 98 and a plurality of small diameter fillers 99.
  • the plurality of large-diameter fillers 98 include a plurality of fillers 97 having a diameter exceeding the opening width of the wiring recess 44 and the opening width of the electrode recess 74.
  • the plurality of small-diameter fillers 99 include a plurality of fillers 97 having a diameter smaller than the opening width of the wiring recess 44 and the opening width of the electrode recess 74.
  • the diameter of the plurality of large-diameter fillers 98 may be more than 5 ⁇ m and 15 ⁇ m or less.
  • the diameter of the plurality of large-diameter fillers 98 may be more than 5 ⁇ m and 7.5 ⁇ m or less, 7.5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 12.5 ⁇ m or less, or 12.5 ⁇ m or more and 15 ⁇ m or less.
  • the diameter of the plurality of small-diameter fillers 99 may be more than 0 ⁇ m and 5 ⁇ m or less.
  • the diameters of the plurality of small-diameter fillers 99 are more than 0 ⁇ m and 0.1 ⁇ m or less, 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more.
  • It may be 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, or 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the plurality of large-diameter fillers 98 seal the rewiring layer 33 and the post electrode 70 together with the matrix resin 96 in the regions outside the plurality of wiring recesses 44 and the plurality of electrode recesses 74.
  • the plurality of small diameter fillers 99 enter the plurality of wiring recesses 44 and the plurality of electrode recesses 74.
  • the plurality of small-diameter fillers 99 having a diameter of 1 ⁇ m or less among the plurality of small-diameter fillers 99 easily enter the plurality of wiring recesses 44 and the plurality of electrode recesses 74.
  • the plurality of small diameter fillers 99 fill the plurality of wiring recesses 44 and the plurality of electrode recesses 74 together with the matrix resin 96.
  • the plurality of small diameter fillers 99 guide the matrix resin 96 into the plurality of wiring recesses 44 and the plurality of electrode recesses 74. In this way, the adhesion of the sealing resin layer 93 to the plurality of redistribution layers 33 and the plurality of post electrodes 70 is enhanced.
  • the plurality of small-diameter fillers 99 also enter the tapered recess 45 of the wiring recess 44 and the tapered recess 75 of the electrode recess 74.
  • the plurality of small-diameter fillers 99 fill the thickened recesses 45 and the thickened recesses 75 together with the matrix resin 96.
  • the plurality of small-diameter fillers 99 have entered the anchor recess 61.
  • the plurality of small-diameter fillers 99 fill the anchor recess 61 together with the matrix resin 96.
  • the plurality of large-diameter fillers 98 may enter the anchor recess 61.
  • the plurality of large-diameter fillers 98 may fill the anchor recess 61 together with the matrix resin 96.
  • the sealing resin layer 93 may include bubbles (not shown) having a diameter of more than 0 ⁇ m and not more than 2 ⁇ m.
  • the sealing resin layer 93 having such bubbles is formed by the compression molding method.
  • the diameters of the bubbles are more than 0 ⁇ m and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1.25 ⁇ m or more and 1.5 ⁇ m or less, 1. It may be 5 ⁇ m or more and 1.75 ⁇ m or less, or 1.75 ⁇ m or more and 2 ⁇ m or less.
  • the diameter of the bubbles is preferably 1 ⁇ m or less.
  • Bubbles may serve as a starting point of peeling of the sealing resin layer 93. Therefore, by limiting the diameter of the bubbles to 2 ⁇ m or less (preferably 1 ⁇ m or less), the peeling of the sealing resin layer 93 originating from the bubbles can be suppressed.
  • the contact area of the sealing resin layer 93 with the rewiring layer 33 can be increased by limiting the bubble diameter to 2 ⁇ m or less (preferably 1 ⁇ m or less). The peeling of the sealing resin layer 93 from the rewiring layer 33 can be appropriately suppressed.
  • the contact area of the sealing resin layer 93 with the post electrode 70 can be increased.
  • the peeling of the sealing resin layer 93 from the electrode 70 can be appropriately suppressed.
  • the anchor recess 61 is formed and the diameter of the bubbles is limited to 2 ⁇ m or less (preferably 1 ⁇ m or less), the contact area of the sealing resin layer 93 with the base layer 32 can be increased. The peeling of the sealing resin layer 93 from the ground layer 32 can be appropriately suppressed.
  • the sealing resin layer 93 containing the large-diameter filler 98 and the small-diameter filler 99 in these structures the separation of the sealing resin layer 93 from the anchor recess 61, the rewiring layer 33, and the post electrode 70 is appropriately performed. Can be suppressed.
  • the device body 2 includes a main surface protective layer 100.
  • the main surface protection layer 100 is formed on the second main surface 14 of the semiconductor layer 12.
  • the main surface protective layer 100 may cover the entire surface of the second main surface 14 of the semiconductor layer 12, or may expose a part of the second main surface 14 (for example, the peripheral portion of the second main surface 14). Good.
  • the main surface protection layer 100 forms the second device main surface 4 and part of the device side surfaces 5A to 5D.
  • the main surface protective layer 100 may have a single layer structure composed of an organic insulating material layer.
  • the main surface protection layer 100 may include a thermosetting resin as an example of an organic insulating material layer.
  • the main surface protective layer 100 may include an epoxy resin.
  • the thickness of the main surface protective layer 100 may be 5 ⁇ m or more and 100 ⁇ m or less.
  • the thickness of the main surface protective layer 100 may be 5 ⁇ m or more and 25 ⁇ m or less, 25 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 75 ⁇ m or less, or 75 ⁇ m or more and 100 ⁇ m or less.
  • the device body 2 includes a plurality of conductive bonding materials 101.
  • the plurality of conductive bonding materials 101 are respectively formed on the second electrode surface 72 of the post electrode 70 exposed from the resin main surface 94.
  • the plurality of conductive bonding materials 101 are formed in a one-to-one correspondence with the corresponding second electrode surfaces 72. Therefore, the plurality of conductive bonding materials 101 are formed at intervals along the first direction X and the second direction Y.
  • the plurality of conductive bonding materials 101 are arranged in a matrix in a plan view.
  • the plurality of conductive bonding materials 101 are each formed in a hemispherical shape protruding from the second electrode surface 72.
  • the plurality of conductive bonding materials 101 each include solder or metal paste.
  • the solder is preferably lead-free.
  • the solder may contain Sn (tin).
  • the solder may contain at least one of SnAg alloy, SnSb alloy, SnAgCu alloy, SnZnBi alloy, SnCu alloy, SnCuNi alloy, and SnSbNi alloy.
  • the metal paste may contain at least one of aluminum, copper, silver, and gold.
  • the semiconductor layer 12 includes a peripheral recess 102 formed on the peripheral edge of the first main surface 13.
  • the peripheral recess 102 is recessed from the first main surface 13 toward the second main surface 14. More specifically, the peripheral recess 102 penetrates the underlayer 32, the protective insulating layer 23, and the main surface insulating layer 21, and is formed on the first main surface 13.
  • the peripheral recess 102 extends in a band shape along the peripheral edge of the first main surface 13 in a plan view. More specifically, the peripheral edge recess 102 is formed in an annular shape (square annular shape in this embodiment) extending along the peripheral edge of the first main surface 13 in a plan view.
  • the peripheral recess 102 has a first wall surface 103 located on the first main surface 13 side and a second wall surface 104 located on the second main surface 14 side.
  • the first wall surface 103 is inclined with respect to the first main surface 13.
  • the second wall surface 104 is inclined with respect to the first wall surface 103.
  • the second wall surface 104 is inclined at an angle different from that of the first wall surface 103.
  • the recess angle formed by the second wall surface 104 with the first wall surface 103 in the peripheral recess 102 may be more than 90 ° and not more than 150 °.
  • the recess angle is more than 90 ° and 100 ° or less, 100 ° or more and 110 ° or less, 110 ° or more and 120 ° or less, 120 ° or more and 130 ° or less, 130 ° or more and 140 ° or less, or 140 ° or more and 150 ° or less. It may be.
  • the sealing resin layer 93 has entered the peripheral recess 102.
  • the resin side surfaces 95A to 95D are formed by the portion of the sealing resin layer 93 that has entered the peripheral recess 102.
  • the plurality of small diameter fillers 99 may enter the peripheral recess 102.
  • the plurality of small-diameter fillers 99 may fill the anchor recess 61 together with the matrix resin 96.
  • the plurality of large-diameter fillers 98 may enter the anchor recess 61.
  • the plurality of large-diameter fillers 98 may fill the anchor recess 61 together with the matrix resin 96.
  • FIGS. 10A to 10R are cross-sectional views for explaining an example of a method of manufacturing the semiconductor device 1 shown in FIG.
  • the plurality of semiconductor devices 1 are manufactured at the same time, but for convenience, the region where the two semiconductor devices 1 are manufactured is shown.
  • a wafer-shaped semiconductor layer 12 is prepared.
  • the semiconductor layer 12 may have a thickness of 200 ⁇ m or more and 1000 ⁇ m or less.
  • the functional device 16 is formed on the semiconductor layer 12.
  • the main surface insulating layer 21 is formed on the first main surface 13.
  • the wiring electrode 22 is formed on the main surface insulating layer 21.
  • the protective insulating layer 23 is formed on the main surface insulating layer 21.
  • the protective insulating layer 23 covers the wiring electrodes 22 on the main surface insulating layer 21.
  • a first pad opening 25 exposing a part of the wiring electrode 22 as an electrode pad 24 is formed in the protective insulating layer 23.
  • the first pad opening 25 is formed by removing an unnecessary portion of the protective insulating layer 23.
  • the unnecessary portion of the protective insulating layer 23 may be removed by an etching method using a mask (not shown).
  • the base layer 32 is formed on the protective insulating layer 23.
  • the base layer 32 is made of a photosensitive resin in this embodiment.
  • the underlayer 32 may be formed by a spin coating method, a spray coating method, or the like.
  • the second pad opening 35 exposing the electrode pad 24 is formed in the base layer 32.
  • the second pad opening 35 is formed by exposing the underlying layer 32 in a predetermined pattern and then developing it.
  • the base wiring layer 55 is formed on the base layer 32.
  • a first wiring layer 57 containing Ti (titanium) as a main component and a second wiring layer 58 containing Cu (copper) as a main component are formed in this order from above the base layer 32.
  • Including the step of The first wiring layer 57 and the second wiring layer 58 may be respectively formed by a sputtering method.
  • a mask 111 having a predetermined pattern is formed on the underlying wiring layer 55.
  • the base wiring layer 55 has a plurality of openings 112 that expose a region where the body wiring layer 56 is to be formed.
  • body wiring layer 56 containing Cu (copper) as a main component is formed on base wiring layer 55.
  • the body wiring layer 56 is formed on a portion of the base wiring layer 55 exposed from the plurality of openings 112.
  • the body wiring layer 56 may be formed by a copper plating method.
  • the mask 111 is removed.
  • a mask 113 is formed on the underlying wiring layer 55 so as to cover the body wiring layer 56.
  • the mask 113 may be formed by applying a photosensitive resin.
  • the mask 113 may be formed by attaching a mask material such as a dry film made of a photosensitive resin.
  • a plurality of openings 114 that respectively expose the regions where the post electrodes 70 are to be formed are formed in the mask 113.
  • the plurality of openings 114 are formed by exposing the mask 113 with a predetermined pattern and then developing it.
  • the post electrode 70 containing Cu (copper) as a main component is formed on the body wiring layer 56.
  • the post electrode 70 is formed on a portion of the body wiring layer 56 exposed from the plurality of openings 114.
  • the post electrode 70 may be formed by a copper plating method.
  • the mask 113 is removed.
  • unnecessary portions of the underlying wiring layer 55 are removed.
  • the unnecessary portion of the underlying wiring layer 55 may be removed by an etching method through a mask (not shown).
  • the etching method may be a wet etching method.
  • the second wiring layer 58 exposed from the body wiring layer 56 is removed.
  • the first wiring layer 57 exposed from the second wiring layer 58 is removed.
  • the redistribution layer 33 including the base wiring layer 55 and the body wiring layer 56 is formed.
  • the groove 115 is formed in the first main surface 13.
  • the groove 115 is formed in the first main surface 13 by penetrating the base layer 32, the protective insulating layer 23, and the main surface insulating layer 21.
  • the groove 115 serves as a base of the peripheral recess 102.
  • the groove 115 may be formed by a grinding method using a grinding member such as a dicing blade.
  • the inner wall of the groove 115 is formed in a shape corresponding to the shape of the cutting edge of the grinding member.
  • the groove 115 having the first wall surface 103 located on the first main surface 13 side and the second wall surface 104 located on the second main surface 14 side is formed.
  • the first wall surface 103 is inclined with respect to the first main surface 13.
  • the second wall surface 104 is inclined at an angle different from that of the first wall surface 103.
  • the angle (recess angle) formed by the second wall surface 104 with the first wall surface 103 in the groove 115 may be more than 90 ° and 150 ° or less.
  • the anchor recess 61 is formed in a portion of the base layer 32 exposed from the rewiring.
  • the anchor recess 61 may be formed by an ashing treatment method for the base layer 32. In the ashing method, unnecessary portions of the base layer 32 are isotropically removed. As a result, the anchor recess 61 having the exposed portion 62 and the concealing portion 63 is formed.
  • the outer surface of the redistribution layer 33 is roughened, and the outer surface of the post electrode 70 is roughened.
  • the step of roughening the redistribution layer 33 and the step of roughening the post electrode 70 are performed simultaneously.
  • the outer surface of the redistribution layer 33 and the outer surface of the post electrode 70 are roughened by a wet etching method using a roughening etching liquid that reacts with copper.
  • the roughening etching solution may be an aqueous solution containing sulfuric acid and hydrogen peroxide.
  • the roughening etching solution may be supplied onto the first main surface 13 of the semiconductor layer 12 in a state where the semiconductor layer 12 is rotated around the rotation axis along the normal direction Z.
  • the roughening etching liquid receives the centrifugal force caused by the rotation of the semiconductor layer 12 and is discharged to the outside of the semiconductor layer 12.
  • a plurality of wiring recesses 44 are formed on the outer surface of the redistribution layer 33, and a plurality of electrode recesses 74 are formed on the outer surface of the post electrode 70.
  • the roughening etching liquid forms a discharge flow path (see an arrow in FIG. 10M) from the central portion of the semiconductor layer 12 toward the peripheral portion in a state where the semiconductor layer 12 is rotated.
  • a region of the post electrode 70 located on the upstream side of the discharge flow path on the electrode side surface 73 partially blocks the roughening etching solution.
  • the region of the electrode side surface 73 of the post electrode 70 located on the upstream side of the discharge channel may be over-etched.
  • the post electrode 70 having a tapered shape in cross section may be formed. More specifically, the post electrode 70 may be formed asymmetrically (more specifically, in a non-axisymmetric shape) with respect to the normal line of the first electrode surface 71 in cross-sectional view.
  • Rinsing process may be performed after the roughening process.
  • the rinse liquid may be supplied onto the first main surface 13 of the semiconductor layer 12 in a state where the semiconductor layer 12 is rotated around the rotation axis along the normal direction Z.
  • the roughening etching liquid remaining on the first main surface 13 is washed away by the rinse liquid.
  • the rinse liquid may include at least one of pure water (deionized water), carbonated water, electrolytic ion water, hydrogen water, ozone water, and hydrochloric acid water having a dilute concentration.
  • the sealing resin layer 93 is formed on the first main surface 13 of the semiconductor layer 12.
  • the sealing resin layer 93 collectively covers the redistribution layer 33 and the post electrode 70.
  • the sealing resin layer 93 includes a matrix resin 96 (epoxy resin) and a plurality of fillers 97 added (filled) to the matrix resin 96 and having a non-uniform diameter.
  • the plurality of fillers 97 include a plurality of large diameter fillers 98 and a plurality of small diameter fillers 99.
  • the sealing resin layer 93 is formed by being pressed and solidified by a compression molding method under a reduced pressure atmosphere.
  • the air pressure at the time of forming the sealing resin layer 93 is set so that the diameter of the bubbles in the sealing resin layer 93 is 2 ⁇ m or less (preferably 1 ⁇ m or less).
  • the sealing resin layer 93 that fills the wiring recess 44, the electrode recess 74, the anchor recess 61, and the groove 115 and collectively covers the rewiring layer 33 and the post electrode 70 is formed.
  • a step of forming an oxidation suppressing film that collectively covers the redistribution layer 33 and the post electrode 70 may be performed prior to the step of forming the sealing resin layer 93.
  • the oxidation suppressing film protects the redistribution layer 33 and the post electrode 70 from oxidation.
  • the oxidation suppressing film may be an organic thin film containing an organic insulating material.
  • the organic thin film may have a thickness of 0.1 nm or more and 10 nm or less.
  • the organic thin film may contain an epoxy resin.
  • the sealing resin layer 93 is formed integrally with the oxidation suppressing film in the step of forming the sealing resin layer 93. That is, the oxidation suppression film is incorporated as a part of the sealing resin layer 93.
  • the sealing resin layer 93 may be formed in such a manner that the interface with the oxidation suppressing film remains.
  • the resin main surface 94 of the sealing resin layer 93 is ground until the post electrode 70 is exposed.
  • the sealing resin layer 93 may be ground by a CMP (Chemical Mechanical Polishing) method.
  • CMP Chemical Mechanical Polishing
  • the second electrode surface 72 of the post electrode 70 is ground together with the resin main surface 94 of the sealing resin layer 93.
  • the resin main surface 94 of the sealing resin layer 93 forms one ground surface together with the second electrode surface 72 of the post electrode 70.
  • the semiconductor layer 12 is thinned to a desired thickness by grinding from the second major surface 14 side.
  • the semiconductor layer 12 may be ground by the CMP method.
  • the main surface protection layer 100 is formed on the second main surface 14 of the semiconductor layer 12.
  • the main surface protective layer 100 contains an epoxy resin.
  • the main surface protective layer 100 may be formed by a spin coating method, a spray coating method, or the like.
  • the conductive bonding material 101 is formed on the second electrode surface 72 of the post electrode 70.
  • the conductive bonding material 101 may include solder.
  • the reflow process may be performed at a temperature at which the solder melts.
  • the wafer-shaped semiconductor layer 12 is cut along the grooves 115.
  • a plurality of semiconductor devices 1 are cut out from one wafer-shaped semiconductor layer 12.
  • the semiconductor layer 12 is cut by a grinding member such as a dicing blade.
  • a dicing blade having a cutting edge smaller than the width of the groove 115 may be used.
  • a portion of the sealing resin layer 93 that covers the groove 115 is a part of the device side surfaces 5A to 5D of the device body 2.
  • the semiconductor device 1 is manufactured through the steps including the above.
  • the process order of FIGS. 10A to 10R is an example, and the process order is not limited.
  • the roughening step (see FIG. 10M) may be performed prior to the groove forming step (see FIG. 10K).
  • the roughening step for the redistribution layer 33 and the roughening step for the post electrode 70 (see FIG. 10M) may be performed at different timings.
  • the roughening step (see FIG. 10M) for the redistribution layer 33 is performed after the forming step of the body wiring layer 56 (see FIG. 10E) and prior to the forming step of the post electrode 70 (see FIG. 10I). Good. In this case, the entire area of the second wiring surface 42 of the rewiring layer 33 is roughened.
  • the roughening step (see FIG. 10M) for the post electrode 70 may be performed at any timing after the step of forming the post electrode 70 (see FIG. 10I).
  • the post electrode 70 is formed on the roughened second wiring surface 42 in the redistribution layer 33.
  • the post electrode 70 is formed in the non-roughened region (non-roughened region 52) of the second wiring surface 42. Therefore, it is preferable that the surface roughening step for the redistribution layer 33 and the surface roughening step for the post electrodes 70 be performed at the same time.
  • the adhesion of the sealing resin layer 93 to the rewiring layer 33 can be increased by the roughened second wiring surface 42. Further, according to the semiconductor device 1, the adhesion force of the sealing resin layer 93 to the post electrode 70 can be enhanced by the roughened electrode side surface 73. Therefore, peeling of the sealing resin layer 93 can be suppressed.
  • the post electrode 70 is formed on the non-rough surface region 52 on the second wiring surface 42 of the rewiring layer 33.
  • the adhesiveness of the sealing resin layer 93 can be increased while improving the film forming property of the post electrode 70 on the redistribution layer 33.
  • the sealing resin layer 93 includes the matrix resin 96 and the plurality of fillers 97 each having a non-uniform diameter.
  • the plurality of large-diameter fillers 98 of the plurality of fillers 97 seal the redistribution layer 33 and the post electrode 70 together with the matrix resin 96 in the regions outside the plurality of wiring recesses 44 and the plurality of electrode recesses 74.
  • the plurality of small diameter fillers 99 among the plurality of fillers 97 fill the plurality of wiring recesses 44 and the plurality of electrode recesses 74 together with the matrix resin 96.
  • the adhesion of the sealing resin layer 93 to the rewiring layer 33 and the post electrode 70 can be appropriately increased, so that peeling of the sealing resin layer 93 can be appropriately suppressed.
  • the anchors of the sealing resin layer 93 for the plurality of wiring recesses 44 and the plurality of electrode recesses 74 can be enhanced.
  • the small diameter filler 99 can properly guide the matrix resin 96 into the thickened recesses 45 and the thickened recesses 75. Thereby, the anchor effect of the sealing resin layer 93 with respect to the plurality of wiring recesses 44 and the plurality of electrode recesses 74 can be appropriately enhanced.
  • the encapsulating resin layer 93 enters the anchor recess 61 formed in the base layer 32.
  • the adhesion of the sealing resin layer 93 to the base layer 32 can be increased, so that peeling of the sealing resin layer 93 can be suppressed.
  • the bottom wall of the anchor recess 61 is formed in a concavo-convex shape by rising and / or sinking. As a result, the contact area of the sealing resin layer 93 with the bottom wall of the anchor recess 61 can be increased, so that the adhesion of the sealing resin layer 93 to the base layer 32 can be appropriately increased.
  • the bottom wall of the anchor recess 61 includes the exposed portion 62 exposed from the rewiring layer 33 in a plan view and the concealing portion 63 overlapping the rewiring layer 33 in a plan view.
  • the sealing resin layer 93 enters the anchor recess 61 from above the redistribution layer 33, and sandwiches the first wiring surface 41 and the second wiring surface 42 of the redistribution layer 33. Thereby, the anchor effect of the sealing resin layer 93 on the anchor recess 61 can be enhanced. Therefore, peeling of the sealing resin layer 93 can be appropriately suppressed.
  • the sealing resin layer 93 includes bubbles (not shown) having a diameter of more than 0 ⁇ m and not more than 2 ⁇ m. Bubbles in the sealing resin layer 93 may serve as a starting point of peeling of the sealing resin layer 93. Therefore, by limiting the diameter of the bubbles to 2 ⁇ m or less (preferably 1 ⁇ m or less), the contact area of the encapsulating resin layer 93 with the underlying layer 32, the rewiring layer 33, and the post electrode 70 can be appropriately increased. As a result, the peeling of the sealing resin layer 93 from the underlying layer 32, the redistribution layer 33, and the post electrode 70 originating from the bubbles can be appropriately suppressed.
  • FIG. 11 is a cross-sectional view corresponding to FIG. 5, and is a schematic cross-sectional view of the semiconductor device 121 according to the second embodiment of the present invention.
  • FIG. 11 schematically shows a configuration necessary for the description, and does not show a cross section of a specific portion of the semiconductor device 121.
  • structures corresponding to those described for the semiconductor device 1 are designated by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device 1 has a post electrode 70.
  • the conductive bonding material 101 is electrically connected to the rewiring layer 33 without the interposition of the post electrode 70.
  • the structure of the semiconductor device 121 will be specifically described below.
  • the sealing resin layer 93 has a plurality of openings 122 in this embodiment.
  • the plurality of openings 122 respectively expose the corresponding electrode connection portions 37 of the redistribution layer 33.
  • the entire area of the second wiring surface 42 of the rewiring layer 33 is roughened by the plurality of wiring recesses 44. Therefore, the portion of the electrode connecting portion 37 exposed from the opening 122 is the rough surface region 51.
  • the portion of the electrode connecting portion 37 exposed from the opening 122 may be the non-rough surface area 52.
  • the device body 2 includes a plurality of base electrode layers 123 in this form.
  • the base electrode layer 123 is also referred to as a UBM layer.
  • Each base electrode layer 123 is formed in the corresponding opening 122.
  • Each base electrode layer 123 is electrically connected to the redistribution layer 33 in the corresponding opening 122.
  • Each base electrode layer 123 extends in a film shape along the inner wall of the corresponding opening 122 and is drawn out onto the resin main surface 94.
  • Each base electrode layer 123 defines a concave space in the corresponding opening 122.
  • Each base electrode layer 123 has a laminated structure in which a plurality of electrode layers are laminated in this form.
  • the plurality of electrode layers include a first electrode layer 124 and a second electrode layer 125 that are stacked in this order from the redistribution layer 33 side.
  • the first electrode layer 124 may include a Ti layer containing Ti (titanium) as a main component.
  • the second electrode layer 125 may include a Cu layer containing Cu (copper) as a main component.
  • the plurality of conductive bonding materials 101 are connected to the plurality of base electrode layers 123 in a one-to-one correspondence.
  • each of the plurality of conductive bonding materials 101 functions as an external terminal connected to a connection target such as a mounting board.
  • Each conductive bonding material 101 includes a buried portion 126 and a protruding portion 127.
  • the embedded portion 126 of each conductive bonding material 101 is located in a concave space defined by the base electrode layer 123 in the corresponding opening 122.
  • the protruding portion 127 of each conductive bonding material 101 covers the base electrode layer 123 on the resin main surface 94 and protrudes in a hemispherical shape.
  • the effect related to the post electrode 70 cannot be obtained, but other than that, the same effect as the effect described for the semiconductor device 1 can be obtained.
  • FIG. 12 is a cross-sectional view corresponding to FIG. 5, and is a schematic cross-sectional view of the semiconductor device 131 according to the third embodiment of the present invention.
  • FIG. 13 is an enlarged view of the area XIII in FIG.
  • FIG. 14 is an enlarged view of the area XIV in FIG.
  • structures corresponding to those described for the semiconductor device 1 are designated by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device 131 is an electronic component to which WL-CSP (Wafer Level-Chip Size Package) is applied as a package type. Unlike the semiconductor device 1, the semiconductor device 131 does not have the redistribution layer 33.
  • the semiconductor device 131 includes a plurality of UBM (Under Bump (Barrier) Metal) electrodes 132 instead of the redistribution layer 33.
  • the plurality of UBM electrodes 132 are respectively connected to the corresponding electrode pads 24.
  • each UBM electrode 132 is connected to the corresponding electrode pad 24 in the corresponding second pad opening 35.
  • Each UBM electrode 132 is formed in a film shape along the wall surfaces of the electrode pad 24 and the second pad opening 35, and is drawn from above the electrode pad 24 onto the underlayer 32.
  • each UBM electrode 132 faces the first main surface 13 of the semiconductor layer 12, and is located on the electrode surface 133 which is recessed toward the semiconductor layer 12 side following the second pad opening 35 and the underlying layer 32. It has an electrode side surface 134 to operate.
  • the electrode side surface 134 extends substantially perpendicular to the base layer 32.
  • the electrode surface 133 does not necessarily have to be recessed toward the semiconductor layer 12 side.
  • the electrode surface 133 may have a flat surface extending parallel to the first main surface 13.
  • the planar shape of each UBM electrode 132 is arbitrary and is not limited to a specific shape.
  • Each UBM electrode 132 has a laminated structure in which a plurality of electrode layers are laminated.
  • each UBM electrode 132 includes a base electrode layer 135 and a body electrode layer 136 laminated in this order from the wiring electrode 22 side.
  • the base electrode layer 135 includes a Ti layer containing Ti (titanium) as a main component.
  • the Ti layer may be a Ti barrier layer.
  • the body electrode layer 136 is a Cu layer containing Cu (copper) as a main component.
  • the body electrode layer 136 may protrude to the outside of the base electrode layer 135 and partition a space from the base layer 32.
  • the base electrode layer 135 may be formed by a sputtering method.
  • the body electrode layer 136 may be formed by a sputtering method and / or a copper plating method.
  • Each UBM electrode 132 may not have the base electrode layer 135 and may have a single layer structure composed of the body electrode layer 136.
  • the electrode side surface 134 of each UBM electrode 132 includes a plurality of electrode recesses 74, and is roughened by the plurality of electrode recesses 74, like the electrode side surface 73 according to the first embodiment.
  • the plurality of electrode recesses 74 are formed in the body electrode layer 136 on the electrode side surface 134.
  • the plurality of electrode recesses 74 may be formed on the lower surface of the body electrode layer 136 exposed from the base electrode layer 135.
  • the electrode side surface 134 of each UBM electrode 132 has a second arithmetic average roughness Ra2, similarly to the electrode side surface 73 according to the first embodiment.
  • the plurality of electrode recesses 74 are formed by performing a roughening process on the electrode side surfaces 134 of the plurality of UBM electrodes 132.
  • the electrode side surfaces 134 of the plurality of UBM electrodes 132 are roughened by a wet etching method using a roughening etching liquid that reacts with copper.
  • the roughening etching solution may be an aqueous solution containing sulfuric acid and hydrogen peroxide.
  • the plurality of electrode recesses 74 are recessed in an irregular shape from the electrode side surface 134 toward the inside of the UBM electrode 132. As a result, an irregular concavo-convex structure is formed on the electrode side surface 134.
  • the plurality of electrode recesses 74 may include one or a plurality of tapered recesses 75, similarly to the electrode recesses 74 according to the first embodiment. Further, the plurality of electrode recesses 74 may include one or a plurality of tapered recesses 78, similar to the electrode recess 74 according to the first embodiment.
  • the sealing resin layer 93 described above covers the base layer 32 and the electrode side surfaces 134 of the plurality of UBM electrodes 132 on the first main surface 13 of the semiconductor layer 12, and the electrodes of the plurality of UBM electrodes 132.
  • the surface 133 is exposed.
  • the sealing resin layer 93 preferably covers the entire electrode side surface 134 of the plurality of UBM electrodes 132.
  • the resin main surface 94 of the sealing resin layer 93 may be formed flush with the electrode surface 133 of the UBM electrode 132.
  • the resin main surface 94 of the sealing resin layer 93 may protrude toward the side opposite to the semiconductor layer 12 with respect to the electrode surface 133 of the UBM electrode 132.
  • the resin main surface 94 of the sealing resin layer 93 may be located on the semiconductor layer 12 side with respect to the electrode surface 133 of the UBM electrode 132. That is, the sealing resin layer 93 may expose a part of the electrode side surfaces 134 of the plurality of UBM electrodes 132.
  • the sealing resin layer 93 includes a matrix resin 96 and a plurality of fillers 97 added (filled) to the matrix resin 96.
  • the plurality of large-diameter fillers 98 among the plurality of fillers 97 seal the electrode side surfaces 134 of the plurality of UBM electrodes 132 and the underlayer 32 together with the matrix resin 96 in the regions outside the plurality of electrode recesses 74.
  • the plurality of large-diameter fillers 98 may fill the space defined between the body electrode layer 136 and the base layer 32 together with the matrix resin 96.
  • the plurality of small-diameter fillers 99 (not shown in FIG. 14) among the plurality of fillers 97 enter the plurality of electrode recesses 74.
  • the plurality of small diameter fillers 99 having a diameter of 1 ⁇ m or less easily enter the plurality of electrode recesses 74.
  • the plurality of small-diameter fillers 99 fill the plurality of electrode recesses 74 together with the matrix resin 96.
  • the plurality of small diameter fillers 99 guide the matrix resin 96 into the plurality of electrode recesses 74. In this way, the adhesion of the sealing resin layer 93 to the plurality of UBM electrodes 132 is enhanced.
  • the plurality of small-diameter fillers 99 may fill the space defined between the body electrode layer 136 and the base layer 32 together with the matrix resin 96.
  • the plurality of conductive bonding materials 101 described above are respectively formed on the electrode surface 133 of the corresponding UBM electrode 132 in a one-to-one correspondence.
  • the plurality of conductive bonding materials 101 are connected to the corresponding electrode pads 24 via the corresponding UBM electrodes 132.
  • the plurality of conductive bonding materials 101 are each formed in a hemispherical shape protruding from the resin main surface 94 of the sealing resin layer 93.
  • the adhesion of the sealing resin layer 93 to the UBM electrode 132 can be enhanced by the roughened electrode side surface 134 of the UBM electrode 132.
  • the electrode surface 133 of the plurality of UBM electrodes 132 may include the plurality of electrode recesses 74 and may be roughened by the plurality of electrode recesses 74, similarly to the electrode side surface 134.
  • the electrode surfaces 133 and the electrode side surfaces 134 of the plurality of UBM electrodes 132 may be roughened simultaneously.
  • the electrode surface 133 of the plurality of UBM electrodes 132 may have the first arithmetic average roughness Ra1 similarly to the second wiring surface 42 according to the first embodiment.
  • the example in which the plurality of conductive bonding materials 101 are formed on the second electrode surface 72 of the post electrode 70 has been described.
  • the plurality of conductive bonding materials 101 may be removed.
  • the base electrode layer 123 may be removed.
  • the plurality of conductive bonding materials 101 may be directly connected to the redistribution layer 33 in the corresponding openings 122.
  • the peripheral recess 102 may be removed.
  • the device side surfaces 5A to 5D may be formed by the main surface insulating layer 21, the protective insulating layer 23, and the base layer 32, in addition to the semiconductor layer 12 and the sealing resin layer 93.
  • Such a form is formed by cutting the semiconductor layer 12 with a grinding member having a blade edge exceeding the width of the groove 115 in the individualizing step (see FIG. 10R).
  • the example in which the roughened electrode is covered with the resin has been described.
  • the form in which the roughened electrode is covered with a resin can be applied to a semiconductor package.
  • semiconductor packages TOP (Transistor Outline Package), SOP (Small Outline Package), QFN (Quad For Non Lead Package), DFP (Dual Flat Package), DIP (Dual Inline Package), QFP (Quad Flat Package), SIP (SIP) Single Inline Package), SOJ (Small Outline J-leaded Package), or various packages similar to these may be applied.
  • the semiconductor package includes a lead frame, a semiconductor chip, a bonding material, a conductive wire, and a molding resin.
  • the lead frame includes a plurality of parts that are molded into various shapes according to the type of package and that are electrically separated. A part or the entire area of the outer surface of the lead frame includes a plurality of recesses and is roughened by the plurality of recesses.
  • the semiconductor chip is placed on any part of the lead frame.
  • the bonding material is a metal bonding material or an insulating bonding material.
  • the bonding material is interposed between the lead frame and the semiconductor chip to bond the semiconductor chip to the lead frame.
  • the conductive wire is made of, for example, a bonding wire, and is connected to an arbitrary region of the semiconductor chip and an arbitrary portion of the lead frame.
  • Mold resin forms the package body of the semiconductor package.
  • the molding resin seals the lead frame, the semiconductor chip, the conductive wire, and the bonding material, and exposes arbitrary plural parts of the lead frame as external terminals.
  • the molding resin fills a plurality of recesses formed on the outer surface of the lead frame.
  • the mold resin specifically includes a matrix resin and a plurality of fillers added (filled) to the matrix resin.
  • the matrix resin includes an epoxy resin.
  • the plurality of fillers include an insulator (for example, silicon oxide) and are formed into particles or spheres each having a nonuniform diameter (size).
  • the plurality of large-diameter fillers among the plurality of fillers seal the lead frame, the semiconductor chip, the conductive wire, and the bonding material together with the matrix resin in the regions outside the plurality of recesses.
  • a plurality of small-diameter fillers out of a plurality of fillers fill a plurality of recesses of the lead frame together with the matrix resin.
  • the plurality of small diameter fillers guide the matrix resin into the plurality of recesses of the lead frame.
  • the plurality of small diameter fillers having a diameter of 1 ⁇ m or less easily enter the plurality of recesses of the lead frame. In this way, the mold resin meshes with the recesses of the lead frame, and the adhesion of the mold resin to the lead frame is enhanced.
  • the process of preparing the lead frame is performed.
  • a step of bonding the semiconductor chip onto an arbitrary portion of the lead frame via a bonding material is performed.
  • a step of connecting a conductive wire to an arbitrary region of the semiconductor chip and an arbitrary portion of the lead frame is performed.
  • a step of encapsulating the lead frame, the semiconductor chip, the conductive wire, and the bonding material with a molding resin is performed so as to expose arbitrary plural parts of the lead frame as external terminals.
  • a step of cutting the semiconductor package may be performed by cutting the sealing structure including the lead frame, the semiconductor chip, the conductive wire, the bonding material, and the molding resin according to the type of the package.
  • the surface roughening process of the lead frame can be performed at any timing before the sealing process with the mold resin.
  • the roughening step of the lead frame may be performed before the step of joining the semiconductor chip to the lead frame. In this case, a part of the outer surface of the lead frame may be roughened, or the entire outer surface of the lead frame may be roughened.
  • the roughening etchant for the lead frame is selected according to the material of the lead frame.
  • the molding resin fills a plurality of recesses formed on the outer surface of the lead frame and seals the lead frame, the semiconductor chip, the conductive wire, and the bonding material. This enhances the adhesion of the mold resin to the lead frame.
  • [A1] to [A9] are intended to provide a semiconductor device capable of increasing the adhesion of a resin to a UBM (Under Bump (Barrier) Metal) electrode.
  • UBM Under Bump (Barrier) Metal
  • a semiconductor layer having a main surface, an electrode pad formed on the main surface, an underlayer having a pad opening that covers the main surface and exposes the electrode pad, and in the pad opening
  • a UBM electrode that is connected to the electrode pad and is drawn out onto the underlayer, and has an electrode surface facing the main surface and an electrode side surface that is located on the underlayer and is roughened.
  • a semiconductor device comprising: a UBM electrode having; and a resin that covers the electrode side surface of the base layer and the UBM electrode and exposes the electrode surface of the UBM electrode.
  • the adhesion of the resin to the UBM electrode can be increased by the roughened electrode side surface of the UBM electrode.
  • A2 The semiconductor device according to A1, further including a conductive bonding material formed on the electrode surface.
  • the electrode side face of the UBM electrode is roughened by a plurality of recesses, and the resin covers a plurality of regions outside the recess together with the matrix resin to cover the base layer and the electrode side face.
  • the semiconductor device according to A4 including the large-diameter filler, and a plurality of small-diameter fillers that fill the plurality of recesses together with the matrix resin.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

半導体装置は、主面を有する半導体層と、前記主面の上に形成された電極パッドと、前記電極パッドに接続された第１配線面、および、前記第１配線面の反対側に位置し、粗面化された第２配線面を有し、前記電極パッド外の領域に引き出されるように前記主面の上に形成された再配線と、前記主面の上において前記第２配線面を被覆し、前記再配線を封止する樹脂と、を含む。

Description

半導体装置
　本発明は、再配線を有する半導体装置に関する。
　特許文献１は、ＷＬ－ＣＳＰ（ウェハーレベル・チップサイズパッケージ）型の半導体装置を開示している。この半導体装置は、シリコン基板と、シリコン基板の上に形成された端子パッド（電極）と、端子パッドに接続された再配線と、再配線に接続された銅ポストと、シリコン基板の上で再配線および銅ポスト（ポスト電極）を封止するモールド樹脂（樹脂）と、を含む。
特開２００７－１３４５５２号公報
　本発明の一実施形態は、樹脂の剥離を抑制できる半導体装置を提供する。
　本発明の一実施形態は、主面を有する半導体層と、前記主面の上に形成された電極パッドと、前記電極パッドに接続された第１配線面、および、前記第１配線面の反対側に位置し、粗面化された第２配線面を有し、前記電極パッド外の領域に引き出されるように前記主面の上に形成された再配線と、前記主面の上において前記第２配線面を被覆し、前記再配線を封止する樹脂と、を含む、半導体装置を提供する。
　この半導体装置によれば、粗面化された第２配線面によって再配線に対する樹脂の密着力を高めることができる。よって、樹脂の剥離を抑制できる半導体装置を提供できる。
　本発明の一実施形態は、主面を有する半導体層と、前記主面の上に形成された電極パッドと、前記電極パッドに接続され、前記電極パッド外の領域に引き出されるように前記主面の上に形成された再配線と、前記再配線に接続された第１電極面、前記第１電極面の反対側に位置する第２電極面、ならびに、前記第１電極面および前記第２電極面を接続し、粗面化された電極側面を有するポスト電極と、前記主面の上において前記第２電極面を露出させ、前記電極側面を被覆するように、前記再配線および前記ポスト電極を封止する樹脂と、を含む、半導体装置を提供する。
　この半導体装置によれば、粗面化された電極側面によってポスト電極に対する樹脂の密着力を高めることができる。よって、樹脂の剥離を抑制できる半導体装置を提供できる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な斜視図である。 図２は、図１に示す半導体層の第１主面の上の構造を、封止樹脂層を透過して示す平面図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図２に示す領域IVの拡大図である。 図５は、図１に示す半導体装置の模式的な断面図である。 図６は、図５の領域VIの拡大図である。 図７は、図６の領域VIIの拡大図である。 図８は、図７の領域VIIIの拡大図である。 図９は、図７の領域IXの拡大図である。 図１０Ａは、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図１０Ｂは、図１０Ａの後の工程を示す断面図である。 図１０Ｃは、図１０Ｂの後の工程を示す断面図である。 図１０Ｄは、図１０Ｃの後の工程を示す断面図である。 図１０Ｅは、図１０Ｄの後の工程を示す断面図である。 図１０Ｆは、図１０Ｅの後の工程を示す断面図である。 図１０Ｇは、図１０Ｆの後の工程を示す断面図である。 図１０Ｈは、図１０Ｇの後の工程を示す断面図である。 図１０Ｉは、図１０Ｈの後の工程を示す断面図である。 図１０Ｊは、図１０Ｉの後の工程を示す断面図である。 図１０Ｋは、図１０Ｊの後の工程を示す断面図である。 図１０Ｌは、図１０Ｋの後の工程を示す断面図である。 図１０Ｍは、図１０Ｌの後の工程を示す断面図である。 図１０Ｎは、図１０Ｍの後の工程を示す断面図である。 図１０Ｏは、図１０Ｎの後の工程を示す断面図である。 図１０Ｐは、図１０Ｏの後の工程を示す断面図である。 図１０Ｑは、図１０Ｐの後の工程を示す断面図である。 図１０Ｒは、図１０Ｑの後の工程を示す断面図である。 図１１は、図５に対応する断面図であって、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図１２は、図５に対応する断面図であって、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図１３は、図１２の領域XIIIの拡大図である。 図１４は、図１３の領域XIVの拡大図である。
　図１は、本発明の第１実施形態に係る半導体装置１の模式的な斜視図である。図２は、図１に示す半導体層１２の第１主面１３の上の構造を、封止樹脂層９３を透過して示す平面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す領域IVの拡大図である。図５は、図１に示す半導体装置１の模式的な断面図である。図６は、図５の領域VIの拡大図である。図７は、図６の領域VIIの拡大図である。図８は、図７の領域VIIIの拡大図である。図９は、図７の領域IXの拡大図である。図５は、説明に必要な構成を模式的に示したものであり、半導体装置１の特定箇所の断面を示すものではない。
　図１～図５を参照して、半導体装置１は、ＷＬ－ＣＳＰ（Wafer Level - Chip Size Package）がパッケージタイプとして適用された電子部品である。半導体装置１は、直方体形状に形成されたデバイス本体２を含む。デバイス本体２は、一方側の第１デバイス主面３、他方側の第２デバイス主面４、ならびに、第１デバイス主面３および第２デバイス主面４を接続するデバイス側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。
　第１デバイス主面３および第２デバイス主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では正方形状）に形成されている。第１デバイス主面３は、この形態では、実装基板等の接続対象に実装される際に当該実装基板に対向する実装面として形成されている。
　デバイス側面５Ａ～５Ｄは、法線方向Ｚに沿って平面的に延びている。デバイス側面５Ａおよびデバイス側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。デバイス側面５Ｂおよびデバイス側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。
　デバイス側面５Ａおよびデバイス側面５Ｃの長さＬ１は、０．１ｍｍ以上１０ｍｍ以下であってもよい。長さＬ１は、０．１ｍｍ以上２ｍｍ以下、２ｍｍ以上４ｍｍ以下、４ｍｍ以上６ｍｍ以下、６ｍｍ以上８ｍｍ以下、または、８ｍｍ以上１０ｍｍ以下であってもよい。
　デバイス側面５Ｂおよびデバイス側面５Ｄの長さＬ２は、０．１ｍｍ以上１０ｍｍ以下であってもよい。長さＬ１は、０．１ｍｍ以上２ｍｍ以下、２ｍｍ以上４ｍｍ以下、４ｍｍ以上６ｍｍ以下、６ｍｍ以上８ｍｍ以下、または、８ｍｍ以上１０ｍｍ以下であってもよい。
　デバイス本体２の厚さＴは、１００μｍ以上１５００μｍ以下であってもよい。厚さＴは、１００μｍ以上２５０μｍ以下、２５０μｍ以上５００μｍ以下、５００μｍ以上７５０μｍ以下、７５０μｍ以上１０００μｍ以下、１０００μｍ以上１２５０μｍ以下、または、１２５０μｍ以上１５００μｍ以下であってもよい。
　デバイス本体２は、半導体層１２を含む。半導体層１２は、直方体形状に形成されている。半導体層１２は、Ｓｉ（シリコン）を含むＳｉ半導体層であってもよい。Ｓｉ半導体層は、Ｓｉ半導体基板およびＳｉエピタキシャル層を含む積層構造を有していてもよい。Ｓｉ半導体層は、Ｓｉ半導体基板からなる単層構造を有していてもよい。
　半導体層１２は、２．０ｅＶ以上のバンドギャップを有するワイドバンドギャップ半導体材料を含むワイドバンドギャップ半導体層であってもよい。半導体層１２は、ワイドバンドギャップ半導体材料の一例としてのＳｉＣ（炭化シリコン）を含むＳｉＣ半導体層であってもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有していてもよい。ＳｉＣ半導体層は、ＳｉＣ半導体基板からなる単層構造を有していてもよい。
　半導体層１２は、化合物半導体材料を含む化合物半導体層であってもよい。化合物半導体層は、化合物半導体基板および化合物半導体エピタキシャル層を含む積層構造を有していてもよい。化合物半導体層は、化合物半導体基板からなる単層構造を有していてもよい。化合物半導体材料は、III-V族化合物半導体材料であってもよい。III-V族化合物半導体材料は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）、および、ＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
　半導体層１２は、一方側の第１主面１３、他方側の第２主面１４、ならびに、第１主面１３および第２主面１４を接続する側面１５Ａ，１５Ｂ，１５Ｃ，１５Ｄを含む。側面１５Ａ～１５Ｄは、デバイス側面５Ａ～５Ｄの一部をそれぞれ形成している。側面１５Ａ～１５Ｄは、この形態では、研削面からなる。
　半導体層１２の厚さは、５０μｍ以上１０００μｍ以下であってもよい。半導体層１２の厚さは、５０μｍ以上２００μｍ以下、２００μｍ以上４００μｍ以下、４００μｍ以上６００μｍ以下、６００μｍ以上８００μｍ以下、または、８００μｍ以上１０００μｍ以下であってもよい。
　第１主面１３は、機能デバイス１６の主たる構造が形成されるデバイス形成面として形成されている。機能デバイス１６は、半導体層１２の第１主面１３の表層部、および／または、半導体層１２の第１主面１３の上の領域を利用して形成される。図５では、半導体層１２の第１主面１３の表層部に示された破線によって、機能デバイス１６を簡略化して示している。
　機能デバイス１６は、受動デバイス、半導体整流デバイス、および、半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイス（半導体受動デバイス）は、抵抗、コンデンサ、および、コイルのうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオード、および、ファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。
　半導体スイッチングデバイスは、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）、および、ＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。
　機能デバイス１６は、受動デバイス（半導体受動デバイス）、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。集積回路は、ＳＳＩ（Small Scale Integration），ＬＳＩ（Large Scale Integration），ＭＳＩ（Medium Scale Integration），ＶＬＳＩ（Very Large Scale Integration）またはＵＬＳＩ（Ultra-Very Large Scale Integration）を含んでいてもよい。
　デバイス本体２は、主面絶縁層２１を含む。主面絶縁層２１は、半導体層１２の第１主面１３を被覆している。主面絶縁層２１は、単一の絶縁層からなる単層構造を有していてもよい。主面絶縁層２１は、複数の絶縁層が積層された積層構造を有していてもよい。主面絶縁層２１として適用される単一のまたは複数の絶縁層は、酸化シリコン層および／または窒化シリコン層を含んでいてもよい。
　主面絶縁層２１は、多層配線構造を有していてもよい。多層配線構造は、複数の絶縁層、および、複数の絶縁層の間の領域に選択的に介在された１つまたは複数の配線層を含んでいてもよい。複数の配線層は、機能デバイス１６に電気的に接続される。
　デバイス本体２は、主面絶縁層２１の上に形成された複数の配線電極２２を含む。複数の配線電極２２は、それぞれ、主面絶縁層２１の上に選択的に引き回されている。複数の配線電極２２は、機能デバイス１６に電気的に接続されている。複数の配線電極２２は、電気的に開放された１つまたは複数の配線電極２２を含んでいてもよい。複数の配線電極２２の平面形状は、任意であり、特定の形状に限定されない。
　配線電極２２は、アルミニウム、銅、アルミニウム合金、および、銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。配線電極２２は、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、および、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。配線電極２２は、アルミニウムを含む好ましい。
　図５を参照して、デバイス本体２は、保護絶縁層２３を含む。保護絶縁層２３は、主面絶縁層２１の上において複数の配線電極２２を一括して被覆している。保護絶縁層２３は、複数の配線電極２２をはじめとする下層の構造を保護する。保護絶縁層２３は、パッシベーション層とも称される。
　保護絶縁層２３は、単一の絶縁層からなる単層構造を有していてもよい。保護絶縁層２３は、複数の絶縁層が積層された積層構造を有していてもよい。保護絶縁層２３として適用される単一のまたは複数の絶縁層は、酸化シリコン層および／または窒化シリコン層を含んでいてもよい。保護絶縁層２３は、この形態では、窒化シリコン層からなる単層構造を有している。
　保護絶縁層２３は、複数の第１パッド開口２５を有している。複数の第１パッド開口２５は、複数の配線電極２２の一部の領域を電極パッド２４としてそれぞれ露出させている。各第１パッド開口２５の平面形状は任意であり、特定の形状に限定されない。各第１パッド開口２５は、平面視において三角形状、四角形状、六角形状等の多角形状に形成されていてもよいし、円形状または楕円形状に形成されていてもよい。
　複数の電極パッド２４は、規則的に配列されていてもよいし、不規則的に配列されていてもよい。複数の電極パッド２４は、その配列に応じて、複数の群を形成していてもよい。図２では、複数の電極パッド２４が、第１電極パッド群２６、第２電極パッド群２７および第３電極パッド群２８を含む形態が示されている。
　第１電極パッド群２６は、第１方向Ｘまたは第２方向Ｙに沿って等しい間隔を空けて一列に配列された複数の電極パッド２４を含む。第２電極パッド群２７は、第１方向Ｘに沿って等しい間隔を空けて一列に配列された複数の電極パッド２４、および、第２方向Ｙに沿って等しい間隔を空けて一列に配列された複数の電極パッド２４を含む。第３電極パッド群２８は、互いに異なる間隔を空けて不規則に配列された複数の電極パッド２４を含む。
　デバイス本体２は、再配線構造３１を含む。再配線構造３１は、主面絶縁層２１の上において複数の配線電極２２を被覆している。再配線構造３１は、この形態では、下地層３２および複数の再配線層３３（再配線）を含む。
　下地層３２は、保護絶縁層２３の上において複数の配線電極２２を被覆している。下地層３２は、複数の第２パッド開口３５を有している。複数の第２パッド開口３５は、対応する電極パッド２４をそれぞれ露出させている。複数の第２パッド開口３５は、より具体的には、対応する電極パッド２４を１対１対応の関係でそれぞれ露出させている。
　各第２パッド開口３５の平面形状は任意であり、特定の形状に限定されない。各第２パッド開口３５は、平面視において三角形状、四角形状、六角形状等の多角形状に形成されていてもよいし、円形状または楕円形状に形成されていてもよい。
　各第２パッド開口３５は、この形態では、各第１パッド開口２５の内壁に取り囲まれた領域に位置する内壁を含む。つまり、下地層３２は、この形態では、保護絶縁層２３の上から各第１パッド開口２５に入り込み、各電極パッド２４を露出させている。下地層３２は、各第１パッド開口２５内において、各第１パッド開口２５の内壁および各電極パッド２４の一部を被覆している。
　各第２パッド開口３５の内壁は、各第１パッド開口２５の内壁に連通していてもよい。この場合、各第２パッド開口３５の内壁は、各第１パッド開口２５の内壁に面一に形成されていてもよいし、各第１パッド開口２５の内壁の外側に形成されていてもよい。
　下地層３２は、有機系の絶縁材料を含む。下地層３２は、この形態では、有機系の絶縁材料の一例としての感光性樹脂を含む。下地層３２は、ネガティブタイプの感光性樹脂の一例としてのポリイミド樹脂を含んでいてもよい。下地層３２は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
　下地層３２の厚さは、１μｍ以上２０μｍであってもよい。下地層３２の厚さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　各再配線層３３は、対応する電極パッド２４に接続されている。各再配線層３３は、対応する電極パッド２４から下地層３２の上に引き出されている。各再配線層３３の大部分は、対応する電極パッド２４外の領域に位置している。
　各再配線層３３は、より具体的には、パッド接続部３６、電極接続部３７および配線部３８を有している。パッド接続部３６は、電極パッド２４を被覆し、第２パッド開口３５内において電極パッド２４に電気的に接続されている。パッド接続部３６の平面形状は任意であり、特定の形状に限定されない。
　電極接続部３７は、パッド接続部３６から間隔を空けて下地層３２の上に形成されている。電極接続部３７は、電極パッド２４の平面面積を超える平面面積を有している。電極接続部３７の平面形状は任意であり、特定の形状に限定されない。
　配線部３８は、パッド接続部３６および電極接続部３７を接続している。配線部３８は、パッド接続部３６および電極接続部３７の間の領域を延びている。配線部３８の平面形状は任意であり、特定の形状に限定されない。
　複数の再配線層３３は、電極パッド２４との接続態様に応じて、複数種の称呼を有していてもよい。図２～図４を参照して、複数の再配線層３３は、第１再配線層３３Ａおよび第２再配線層３３Ｂを含んでいてもよい。第１再配線層３３Ａは、１つの電極パッド２４だけに接続されている。第２再配線層３３Ｂは、複数の電極パッド２４に接続されている。
　図３を参照して、第１再配線層３３Ａは、第１パッド接続部３６Ａ、第１電極接続部３７Ａおよび第１配線部３８Ａを含む。第１パッド接続部３６Ａは、対応する１つの電極パッド２４を被覆し、第２パッド開口３５内において当該電極パッド２４に電気的に接続されている。第１パッド接続部３６Ａの平面形状は任意であり、特定の形状に限定されない。第１パッド接続部３６Ａは、平面視において三角形状、四角形状、六角形状等の多角形状に形成されていてもよいし、円形状または楕円形状に形成されていてもよい。
　第１電極接続部３７Ａは、第１パッド接続部３６Ａから間隔を空けて下地層３２の上に形成されている。第１電極接続部３７Ａは、対応する１つの電極パッド２４の平面面積を超える平面面積を有している。第１電極接続部３７Ａの平面形状は任意であり、特定の形状に限定されない。第１電極接続部３７Ａは、平面視において三角形状、四角形状、六角形状等の多角形状に形成されていてもよいし、円形状または楕円形状に形成されていてもよい。
　第１配線部３８Ａは、第１パッド接続部３６Ａおよび第１電極接続部３７Ａを接続している。第１配線部３８Ａは、第１パッド接続部３６Ａおよび第１電極接続部３７Ａの間の領域を延びている。第１配線部３８Ａの平面形状は任意であり、特定の形状に限定されない。第１配線部３８Ａは、第１パッド接続部３６Ａおよび第１電極接続部３７Ａの間の領域を帯状、直線状、Ｌ字状または葛折り状に延びていてもよい。
　第１配線部３８Ａは、他の再配線層３３を第１方向Ｘおよび／または第２方向Ｙに沿って横切っていてもよい。第１配線部３８Ａは、他の再配線層３３を第１方向Ｘおよび／または第２方向Ｙに沿って横切らないように延びていてもよい。第１パッド接続部３６Ａ、第１電極接続部３７Ａおよび第１配線部３８Ａは、個々の平面形状が区別されず、全体として多角形状に形成されていてもよい。
　図４を参照して、第２再配線層３３Ｂは、第２パッド接続部３６Ｂ、第２電極接続部３７Ｂおよび第２配線部３８Ｂを有している。第２再配線層３３Ｂは、この形態では、複数（この形態では２つ）の第２電極接続部３７Ｂ、および、複数（この形態では２つ）の第２配線部３８Ｂを含む。
　第２パッド接続部３６Ｂは、対応する複数の電極パッド２４を一括して被覆している。第２パッド接続部３６Ｂは、対応する複数の第２パッド開口３５内において対応する電極パッド２４に電気的に接続されている。第２パッド接続部３６Ｂの平面形状は任意であり、特定の形状に限定されない。
　複数の第２電極接続部３７Ｂは、第２パッド接続部３６Ｂから間隔を空けて下地層３２の上にそれぞれ形成されている。各第２電極接続部３７Ｂは、電極パッド２４の平面面積を超える平面面積を有している。各第２電極接続部３７Ｂの平面形状は任意であり、特定の形状に限定されない。
　複数の第２配線部３８Ｂは、第２パッド接続部３６Ｂおよび対応する第２電極接続部３７Ｂをそれぞれ接続している。各第２配線部３８Ｂは、第２パッド接続部３６Ｂおよび対応する第２電極接続部３７Ｂの間の領域を延びている。各第２配線部３８Ｂの平面形状は任意であり、特定の形状に限定されない。各第２配線部３８Ｂは、第２パッド接続部３６Ｂおよび対応する第２電極接続部３７Ｂの間の領域を帯状、直線状、Ｌ字状または葛折り状に延びていてもよい。
　各第２配線部３８Ｂは、他の再配線層３３を第１方向Ｘおよび／または第２方向Ｙに沿って横切っていてもよい。各第２配線部３８Ｂは、他の再配線層３３を第１方向Ｘおよび／または第２方向Ｙに沿って横切らないように延びていてもよい。第２パッド接続部３６Ｂ、第２電極接続部３７Ｂおよび第２配線部３８Ｂは、個々の平面形状が区別されず、全体として多角形状に形成されていてもよい。
　図５～図８を参照して、各再配線層３３は、半導体層１２側の第１配線面４１、および、第１配線面４１の反対側に位置する第２配線面４２を含む。第１配線面４１は、対応する１つのまたは複数の電極パッド２４に接続された１つのまたは複数のコンタクト部４３を有している。
　第２配線面４２は、粗面化されている。第２配線面４２は、第１算術平均粗さＲａ１を有している。第１算術平均粗さＲａ１は、下記式（１）によって定義される。
Figure JPOXMLDOC01-appb-M000001
　上記式（１）において「Ｌ１」は、第２配線面４２に形成された粗さ曲線から当該粗さ曲線の平均線に沿う方向に沿って抜き取られる任意の長さである。「ｆ（ａ）」は、平均線に沿う方向にａ軸を設定し、法線方向Ｚにｚ軸を設定したとき、ａ軸およびｚ軸によって表される粗さ曲線の関数（ｚ＝ｆ（ａ））である。第１算術平均粗さＲａ１の単位は、「μｍ」である。
　第１算術平均粗さＲａ１は、０．５μｍ以上２μｍ以下であってもよい。第１算術平均粗さＲａ１は、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、または、１．７５μｍ以上２μｍ以下であってもよい。第１算術平均粗さＲａ１は、０．６５μｍ以上１．３μｍ以下であることが好ましい。
　第２配線面４２は、より具体的には、複数の配線リセス４４を含み、複数の配線リセス４４によって粗面化されている。複数の配線リセス４４は、第２配線面４２から第１配線面４１に向かって不規則な形状でそれぞれ窪んでいる。これにより、第２配線面４２には、不規則な凹凸構造が形成されている。
　図７および図８を参照して、複数の配線リセス４４は、１つまたは複数の先太りリセス４５を含んでいてもよい。先太りリセス４５は、開口縁４６、および、開口縁４６から第１配線面４１に向けて開口幅が拡がる内部空間４７を有している。複数の配線リセス４４は、１つまたは複数の先細りリセス４８を含んでいてもよい。先細りリセス４８は、開口縁４９、および、開口縁４９から第１配線面４１に向けて開口幅が狭まる内部空間５０を有している。
　図７を参照して、第２配線面４２は、粗面化された粗面領域５１（第１領域）および粗面領域５１に対して面粗さの小さい非粗面領域５２（第２領域）を含む。粗面領域５１は、複数の配線リセス４４を含み、第１算術平均粗さＲａ１を有している。非粗面領域５２は、配線リセス４４を含まない領域である。非粗面領域５２は、第１算術平均粗さＲａ１未満（０．５μｍ未満）の算術平均粗さを有している。
　粗面領域５１は、パッド接続部３６、電極接続部３７および配線部３８の第２配線面４２に形成されている。非粗面領域５２は、電極接続部３７の第２配線面４２において後述するポスト電極７０が接続される領域に形成されている。粗面領域５１は、この形態では、非粗面領域５２以外の領域の全域に形成されている。
　図５および図６を参照して、各再配線層３３は、この形態では、複数の配線層が積層された積層構造を有している。各再配線層３３は、配線電極２２側からこの順に積層された下地配線層５５およびボディ配線層５６を含む。下地配線層５５は、ＵＢＭ（Under Bump Metal）と称されてもよい。
　下地配線層５５は、再配線層３３の第１配線面４１を形成している。下地配線層５５は、下地層３２および第２パッド開口３５の内面に沿う膜状に形成されている。下地配線層５５は、第２パッド開口３５内において凹状の空間を区画している。
　下地配線層５５は、この形態では、配線電極２２側からこの順に積層された第１配線層５７および第２配線層５８を含む積層構造を有している。第２配線層５８は、第１配線層５７とは異なる導電材料を含む。第１配線層５７は、Ｔｉ（チタン）を主成分に含むＴｉ層を含む。Ｔｉ層は、Ｔｉバリア層であってもよい。第２配線層５８は、Ｃｕ（銅）を主成分に含むＣｕ層を含む。Ｃｕ層は、Ｃｕシード層であってもよい。
　ボディ配線層５６は、再配線層３３の第２配線面４２を形成している。ボディ配線層５６は、下地配線層５５の上において下地配線層５５に倣って膜状に形成されている。ボディ配線層５６は、第２パッド開口３５内において下地配線層５５によって区画された凹状の空間に入り込んでいる。
　ボディ配線層５６は、Ｃｕ（銅）を主成分に含むＣｕ層を含む。ボディ配線層５６は、Ｃｕ層を含む単層構造を有している。ボディ配線層５６のＣｕ層は、Ｃｕめっき層であってもよい。ボディ配線層５６は、第２配線層５８と一体を成していてもよい。ボディ配線層５６は、第２配線層５８との界面が消失する態様で形成されていてもよい。ボディ配線層５６は、第２配線層５８との界面が残存する態様で形成されていてもよい。
　図６を参照して、第１配線層５７は、第１周縁５７Ａを有している。第２配線層５８は、第１周縁５７Ａに対して外側に突出した第２周縁５８Ａを有している。ボディ配線層５６は、第１周縁５７Ａに対して外側に突出した第３周縁５６Ａを有している。
　ボディ配線層５６の第３周縁５６Ａは、第２配線層５８の第２周縁５８Ａに連なっている。ボディ配線層５６の第３周縁５６Ａは、より具体的には、第２配線層５８の第２周縁５８Ａに面一に形成されている。第１周縁５７Ａ、第２周縁５８Ａおよび第３周縁５６Ａによって、再配線層３３の周縁が形成されている。
　再配線層３３の総厚さは、５μｍ以上１５μｍ以下であってもよい。再配線層３３の総厚さは、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上１２．５μｍ以下、または、１２．５μｍ以上１５μｍ以下であってもよい。
　図３～図６を参照して、下地層３２には、半導体層１２に向かって窪んだアンカーリセス６１が形成されている。アンカーリセス６１は、下地層３２において再配線層３３から露出する部分に形成されている。アンカーリセス６１は、底壁および側壁を含む。アンカーリセス６１の底壁は、再配線層３３の第１配線面４１に対して半導体層１２の第１主面１３側に位置している。アンカーリセス６１の底壁は、隆起および／または沈下することによって凹凸状に形成されていてもよい。
　アンカーリセス６１の側壁は、この形態では、再配線層３３の周縁に対して再配線層３３の内方側に位置している。これにより、アンカーリセス６１の底壁は、平面視において再配線層３３から露出する露出部６２、および、平面視において再配線層３３に重なる隠蔽部６３を含む。隠蔽部６３は、各再配線層３３の周縁全周に亘って形成されている。隠蔽部６３は、各再配線層３３に独立して形成され、平面視において再配線層３３と同じ輪郭を有している。各隠蔽部６３は、半導体層１２の第１主面１３に向かう湾曲面を有している。
　図５を参照して、アンカーリセス６１は、下地層３２において再配線層３３から露出する部分の全域に形成され、互いに隣り合う再配線層３３の間に跨っている。したがって、一方側の再配線層３３（たとえば、図５の紙面左側の再配線層３３）の隠蔽部６３および他方側の再配線層３３（たとえば、図５の紙面右側の再配線層３３）の隠蔽部６３は、共通の露出部６２を介して連続している。
　アンカーリセス６１の深さは、０μｍを超えて１０μｍ以下であってもよい。アンカーリセス６１の深さは、０μｍを超えて２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。アンカーリセス６１の深さは、１μｍ以上５μｍ以下であることが好ましい。
　図２、図５および図７を参照して、デバイス本体２は、複数のポスト電極７０を含む。複数のポスト電極７０は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて形成されている。複数のポスト電極７０は、平面視において行列状に配列されている。
　複数のポスト電極７０は、対応する再配線層３３の電極接続部３７にそれぞれ接続されている。複数のポスト電極７０は、より具体的には、対応する再配線層３３の電極接続部３７において非粗面領域５２に接続されている。第１再配線層３３Ａの１つの電極接続部３７には、１つのポスト電極７０が接続されている。第２再配線層３３Ｂの２つの電極接続部３７には、ポスト電極７０が１つずつ接続されている。
　複数のポスト電極７０は、再配線層３３の第２配線面４２の法線方向（法線方向Ｚ）に沿って延びる柱状にそれぞれ形成されている。ポスト電極７０は、ピラー電極とも称される。複数のポスト電極７０は、四角柱状、六角柱状等の多角柱状、または、円柱状または楕円柱状それぞれ形成されていてもよい。複数のポスト電極７０は、この形態では、円柱状に形成されている。
　複数のポスト電極７０は、対応する再配線層３３において第２配線面４２に接続された第１電極面７１、第１電極面７１の反対側に位置する第２電極面７２、ならびに、第１電極面７１および第２電極面７２を接続する電極側面７３をそれぞれ有している。
　第２電極面７２は、平坦面を有している。第２電極面７２は、半導体層１２の第１主面１３に平行に形成されている。第２電極面７２は、より具体的には、研削面である。第２電極面７２は、実装端子として機能する。つまり、半導体装置１は、実装基板等の接続対象に第２電極面７２が接合されることによって、当該接続対象に実装される。
　電極側面７３は、法線方向Ｚに沿って平面的に延びている。複数のポスト電極７０は、第２電極面７２から第１電極面７１に向けて先細り形状に形成された１つまたは複数の先細りのポスト電極７０を含んでいてもよい。この場合、先細りのポスト電極７０は、第１平面面積を有する第１電極面７１、第１平面面積を超える第２平面面積を有する第２電極面７２、および、第１電極面７１から第２電極面７２に向けて下り傾斜した電極側面７３を有している。
　図５を参照して、先細りのポスト電極７０は、断面視において第１電極面７１の法線に対して非対象（より具体的には非線対称形状）に形成されていてもよい。つまり、先細りのポスト電極７０は、断面視において一方側の電極側面７３の傾斜角が他方側の電極側面７３の傾斜角と異なるように形成されていてもよい。むろん、全てのポスト電極７０が、先細りに形成されていてもよい。
　ポスト電極７０は、再配線層３３の厚さを超える厚さを有している。再配線層３３の厚さに対するポスト電極７０の厚さの比は、１を超えて３０以下であってもよい。再配線層３３の厚さに対するポスト電極７０の厚さの比は、１を超えて５以下、５以上１０以下、１０以上１５以下、１５以上２０以下、２０以上２５以下、または、２５以上３０以下であってもよい。
　ポスト電極７０の厚さは、５０μｍ以上１５０μｍ以下であってもよい。ポスト電極７０の厚さは、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、または、１２５μｍ以上１５０μｍ以下であってもよい。ポスト電極７０の厚さは、９０μｍ以上１１０μｍ以下であることが好ましい。
　図７および図９を参照して、電極側面７３は、粗面化されている。電極側面７３は、第２算術平均粗さＲａ２を有している。第２算術平均粗さＲａ２は、下記式（２）によって定義される。
Figure JPOXMLDOC01-appb-M000002
　上記式（２）において「Ｌ２」は、電極側面７３に形成された粗さ曲線から当該粗さ曲線の平均線に沿う方向に沿って抜き取られる任意の長さである。「ｆ（ｂ）」は、平均線に沿う方向にｂ軸を設定し、電極側面７３の法線方向Ｚｅにｚｅ軸を設定したとき、ｂ軸およびｚｅ軸によって表される粗さ曲線の関数（ｚｅ＝ｆ（ｂ））である。第２算術平均粗さＲａ２の単位は、「μｍ」である。
　電極側面７３の第２算術平均粗さＲａ２は、第２配線面４２の第１算術平均粗さＲａ１未満（Ｒａ１＞Ｒａ２）である。第２算術平均粗さＲａ２は、０μｍを超えて０．５μｍ未満であってもよい。第２算術平均粗さＲａ２は、０μｍを超えて０．１μｍ以下、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．３μｍ以下、０．３μｍ以上０．４μｍ以下、または、０．４μｍ以上０．５μｍ以下であってもよい。第２算術平均粗さＲａ２は、０．１μｍ以上０．３μｍ以下であることが好ましい。
　図７および図９を参照して、電極側面７３は、より具体的には、複数の電極リセス７４を含み、複数の電極リセス７４によって粗面化されている。複数の電極リセス７４は、電極側面７３から内方に向かって不規則な形状でそれぞれ窪んでいる。これにより、電極側面７３には、不規則な凹凸構造が形成されている。
　複数の電極リセス７４は、１つまたは複数の先太りリセス７５を含んでいてもよい。先太りリセス７５は、開口縁７６、および、開口縁７６から内方に向けて開口幅が拡がる内部空間７７を有している。複数の電極リセス７４は、１つまたは複数の先細りリセス７８を含んでいてもよい。先細りリセス７８は、開口縁７９、および、開口縁７９から内方に向けて開口幅が狭まる内部空間８０を有している。
　電極側面７３は、第２配線面４２との接続部において配線リセス４４と一体を成す配線／電極リセス８１を含んでいてもよい。配線／電極リセス８１からは、再配線層３３およびポスト電極７０が露出している。
　配線／電極リセス８１は、開口縁８２および内部空間８３を含む。配線／電極リセス８１は、開口縁８２から第２配線面４２に平行な横方向に沿って延びる内部空間８３を有していてもよい。配線／電極リセス８１は、開口縁８２から内方に向けて開口幅が拡がる内部空間８３を有する先太りリセスであってもよい。配線／電極リセス８１は、開口縁８２から内方に向けて開口幅が狭まる内部空間８３を有する先細りリセスであってもよい。
　デバイス本体２は、封止樹脂層９３（樹脂）を含む。封止樹脂層９３は、第１デバイス主面３を形成している。封止樹脂層９３は、半導体層１２の第１主面１３の上において、複数のポスト電極７０の第２電極面７２を露出させるように、複数の再配線層３３および複数のポスト電極７０を一括して被覆している。
　封止樹脂層９３は、樹脂主面９４および樹脂側面９５Ａ，９５Ｂ，９５Ｃ，９５Ｄを含む。樹脂主面９４は、複数のポスト電極７０の第２電極面７２に連なっている。樹脂主面９４は、複数のポスト電極７０の第２電極面７２に面一に形成されている。樹脂主面９４は、より具体的には、複数のポスト電極７０の第２電極面７２との間で１つの研削面を形成している。
　樹脂側面９５Ａ～９５Ｄは、樹脂主面９４の周縁から半導体層１２に向けて延び、側面１５Ａ～１５Ｄに接続されている。樹脂側面９５Ａ～９５Ｄは、側面１５Ａ～１５Ｄに連なっている。樹脂側面９５Ａ～９５Ｄは、より具体的には、側面１５Ａ～１５Ｄに対して面一に形成されている。樹脂側面９５Ａ～９５Ｄは、側面１５Ａ～１５Ｄとの間で１つの研削面を形成している。
　封止樹脂層９３の厚さは、５０μｍ以上２００μｍ以下であってもよい。封止樹脂層９３の厚さは、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、または、１７５μｍ以上２００μｍ以下であってもよい。封止樹脂層９３の厚さは、１００μｍ以上１２０μｍ以下であることが好ましい。
　図７～図９を参照して、封止樹脂層９３において再配線層３３の第２配線面４２を被覆する部分は、複数の配線リセス４４に入り込んでいる。これにより、複数の再配線層３３に対する封止樹脂層９３の密着力が高められている。また、封止樹脂層９３においてポスト電極７０の電極側面７３を被覆する部分は、複数の電極リセス７４（配線／電極リセス８１）に入り込んでいる。これにより、複数のポスト電極７０に対する封止樹脂層９３の密着力が高められている。
　さらに、封止樹脂層９３において下地層３２を被覆する部分は、アンカーリセス６１に入り込んでいる。これにより、下地層３２に対する封止樹脂層９３の密着力が高められている。封止樹脂層９３においてアンカーリセス６１内に位置する部分は、アンカーリセス６１の露出部６２および隠蔽部６３を埋めている。これにより、下地層３２に対する封止樹脂層９３の密着力が高められている。
　封止樹脂層９３においてアンカーリセス６１内に位置する部分は、アンカーリセス６１および再配線層３３によって区画された部分に噛み合っている。また、封止樹脂層９３は、再配線層３３の第１配線面４１および第２配線面４２を、アンカーリセス６１の内側および外側から挟み込んでいる。これにより、下地層３２に対する封止樹脂層９３の密着力が適切に高められている。
　図７～図９を参照して、封止樹脂層９３は、モールド樹脂の一例としての熱硬化性樹脂を含む。熱硬化性樹脂は、エポキシ樹脂を含んでいてもよい。封止樹脂層９３は、マトリックス樹脂９６、および、マトリックス樹脂９６に添加（充填）された複数のフィラー９７を含む。マトリックス樹脂９６は、この形態では、エポキシ樹脂を含む。複数のフィラー９７は、この形態では、酸化シリコンを含み、不均一な径（サイズ）をそれぞれ有する粒子状または球体状に形成されている。
　複数のフィラー９７は、より具体的には、複数の大径フィラー９８および複数の小径フィラー９９を含む。複数の大径フィラー９８は、配線リセス４４の開口幅および電極リセス７４の開口幅を超える径を有する複数のフィラー９７を含む。複数の小径フィラー９９は、配線リセス４４の開口幅および電極リセス７４の開口幅未満の径を有する複数のフィラー９７を含む。
　複数の大径フィラー９８の径は、５μｍを超えて１５μｍ以下であってもよい。複数の大径フィラー９８の径は、５μｍを超えて７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上１２．５μｍ以下、または、１２．５μｍ以上１５μｍ以下であってもよい。
　複数の小径フィラー９９の径は、０μｍを超えて５μｍ以下であってもよい。複数の小径フィラー９９の径は、０μｍを超えて０．１μｍ以下、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。
　複数の大径フィラー９８は、複数の配線リセス４４外の領域および複数の電極リセス７４外の領域においてマトリックス樹脂９６と共に再配線層３３およびポスト電極７０をそれぞれ封止している。
　一方、複数の小径フィラー９９は、複数の配線リセス４４および複数の電極リセス７４に入り込んでいる。とりわけ、複数の小径フィラー９９のうちの１μｍ以下の径を有する複数の小径フィラー９９は、複数の配線リセス４４および複数の電極リセス７４に入り込みやすい。
　複数の小径フィラー９９は、マトリックス樹脂９６と共に複数の配線リセス４４および複数の電極リセス７４をそれぞれ埋めている。複数の小径フィラー９９は、マトリックス樹脂９６を複数の配線リセス４４内および複数の電極リセス７４内に導く。このようにして、複数の再配線層３３および複数のポスト電極７０に対する封止樹脂層９３の密着力が高められている。
　また、複数の小径フィラー９９は、配線リセス４４の先太りリセス４５および電極リセス７４の先太りリセス７５にも入り込んでいる。複数の小径フィラー９９は、マトリックス樹脂９６と共に先太りリセス４５および先太りリセス７５を埋めている。このような構造によれば、複数の再配線層３３および複数のポスト電極７０に対する封止樹脂層９３のアンカー効果を高めることができる。
　図示は省略されるが、複数の小径フィラー９９は、アンカーリセス６１に入り込んでいる。複数の小径フィラー９９は、マトリックス樹脂９６と共にアンカーリセス６１を埋めている。また、複数の大径フィラー９８は、アンカーリセス６１に入り込んでいてもよい。複数の大径フィラー９８は、マトリックス樹脂９６と共にアンカーリセス６１を埋めていてもよい。
　封止樹脂層９３は、０μｍを超えて２μｍ以下の径を有する気泡（図示略）を含んでいてもよい。このような気泡を有する封止樹脂層９３は、コンプレッションモールド法によって形成される。
　気泡の径は、０μｍを超えて０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、または、１．７５μｍ以上２μｍ以下であってもよい。気泡の径は、１μｍ以下であることが好ましい。
　気泡は、封止樹脂層９３の剥離起点になる可能性がある。したがって、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、気泡を起点とする封止樹脂層９３の剥離を抑制できる。
　さらに、配線リセス４４を形成したうえで、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、再配線層３３に対する封止樹脂層９３の接触面積を増加させることができるから、再配線層３３からの封止樹脂層９３の剥離を適切に抑制できる。
　また、電極リセス７４を形成したうえで、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、ポスト電極７０に対する封止樹脂層９３の接触面積を増加させることができるから、ポスト電極７０からの封止樹脂層９３の剥離を適切に抑制できる。
　また、アンカーリセス６１を形成したうえで、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、下地層３２に対する封止樹脂層９３の接触面積を増加させることができるから、下地層３２からの封止樹脂層９３の剥離を適切に抑制できる。
　また、これらの構造において大径フィラー９８および小径フィラー９９を含む封止樹脂層９３を適用することにより、アンカーリセス６１、再配線層３３およびポスト電極７０からの封止樹脂層９３の剥離を適切に抑制できる。
　図１および図５を参照して、デバイス本体２は、主面保護層１００を含む。主面保護層１００は、半導体層１２の第２主面１４の上に形成されている。主面保護層１００は、半導体層１２の第２主面１４の全面を覆っていてもよいし、第２主面１４の一部（たとえば第２主面１４の周縁部）を露出させていてもよい。主面保護層１００は、第２デバイス主面４、および、デバイス側面５Ａ～５Ｄの一部を形成している。
　主面保護層１００は、有機系の絶縁材料層からなる単層構造を有していてもよい。主面保護層１００は、有機系の絶縁材料層の一例としての熱硬化性樹脂を含んでいてもよい。主面保護層１００は、エポキシ樹脂を含んでいてもよい。
　主面保護層１００の厚さは、５μｍ以上１００μｍ以下であってもよい。主面保護層１００の厚さは、５μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、または、７５μｍ以上１００μｍ以下であってもよい。
　デバイス本体２は、複数の導電接合材１０１を含む。複数の導電接合材１０１は、樹脂主面９４から露出するポスト電極７０の第２電極面７２の上にそれぞれ形成されている。複数の導電接合材１０１は、対応する第２電極面７２に対して１対１対応の関係で形成されている。したがって、複数の導電接合材１０１は、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて形成されている。複数の導電接合材１０１は、平面視において行列状に配列されている。
　複数の導電接合材１０１は、第２電極面７２から突出した半球状にそれぞれ形成されている。複数の導電接合材１０１は、半田または金属ペーストをそれぞれ含む。半田は、鉛フリーであることが好ましい。
　半田は、Ｓｎ（錫）を含んでいてもよい。半田は、ＳｎＡｇ合金、ＳｎＳｂ合金、ＳｎＡｇＣｕ合金、ＳｎＺｎＢｉ合金、ＳｎＣｕ合金、ＳｎＣｕＮｉ合金、および、ＳｎＳｂＮｉ合金のうちの少なくとも１種を含んでいてもよい。金属ペーストは、アルミニウム、銅、銀、および、金のうちの少なくとも１種を含んでいてもよい。
　半導体層１２は、この形態では、第１主面１３の周縁に形成された周縁リセス１０２を含む。周縁リセス１０２は、第１主面１３から第２主面１４に向けて窪んでいる。周縁リセス１０２は、より具体的には、下地層３２、保護絶縁層２３および主面絶縁層２１を貫通し、第１主面１３に形成されている。
　周縁リセス１０２は、平面視において第１主面１３の周縁に沿って帯状に延びている。周縁リセス１０２は、より具体的には、平面視において第１主面１３の周縁に沿って延びる環状（この形態では四角環状）に形成されている。
　周縁リセス１０２は、第１主面１３側に位置する第１壁面１０３および第２主面１４側に位置する第２壁面１０４を有している。第１壁面１０３は、第１主面１３に対して傾斜している。第２壁面１０４は、第１壁面１０３に対して傾斜している。第２壁面１０４は、第１壁面１０３とは異なる角度で傾斜している。
　第２壁面１０４が周縁リセス１０２内において第１壁面１０３との間で成すリセス角度は、９０°を超えて１５０°以下であってもよい。リセス角度は、９０°を超えて１００°以下、１００°以上１１０°以下、１１０°以上１２０°以下、１２０°以上１３０°以下、１３０°以上１４０°以下、または、１４０°以上１５０°以下であってもよい。
　封止樹脂層９３は、周縁リセス１０２に入り込んでいる。封止樹脂層９３において周縁リセス１０２に入り込んだ部分によって、樹脂側面９５Ａ～９５Ｄが形成されている。図示は省略されるが、複数の小径フィラー９９は、周縁リセス１０２に入り込んでいてもよい。複数の小径フィラー９９は、マトリックス樹脂９６と共にアンカーリセス６１を埋めていてもよい。また、複数の大径フィラー９８は、アンカーリセス６１に入り込んでいてもよい。複数の大径フィラー９８は、マトリックス樹脂９６と共にアンカーリセス６１を埋めていてもよい。
　図１０Ａ～図１０Ｒは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。図１０Ａ～図１０Ｒの製造方法では、複数の半導体装置１が同時に製造されるが、便宜的に、２つの半導体装置１が製造される領域を示している。
　まず、図１０Ａを参照して、ウエハ状の半導体層１２が用意される。半導体層１２は、２００μｍ以上１０００μｍ以下の厚さを有していてもよい。次に、機能デバイス１６が、半導体層１２に形成される。次に、主面絶縁層２１が、第１主面１３の上に形成される。次に、配線電極２２が、主面絶縁層２１の上に形成される。
　次に、保護絶縁層２３が、主面絶縁層２１の上に形成される。保護絶縁層２３は、主面絶縁層２１の上において配線電極２２を被覆する。次に、配線電極２２の一部の領域を電極パッド２４として露出させる第１パッド開口２５が、保護絶縁層２３に形成される。第１パッド開口２５は、保護絶縁層２３の不要な部分を除去することによって形成される。保護絶縁層２３の不要な部分は、マスク（図示せず）を介するエッチング法によって除去されてもよい。
　次に、下地層３２が、保護絶縁層２３の上に形成される。下地層３２は、この形態では、感光性樹脂からなる。下地層３２は、スピンコート法やスプレーコート法等によって形成されてもよい。次に、電極パッド２４を露出させる第２パッド開口３５が、下地層３２に形成される。第２パッド開口３５は、下地層３２を予め定められたパターンで露光した後、現像することによって形成される。
　次に、図１０Ｂを参照して、下地配線層５５が、下地層３２の上に形成される。下地配線層５５の形成工程は、Ｔｉ（チタン）を主成分に含む第１配線層５７、および、Ｃｕ（銅）を主成分に含む第２配線層５８を下地層３２の上からこの順に形成する工程を含む。第１配線層５７および第２配線層５８は、スパッタ法によってそれぞれ形成されてもよい。
　次に、図１０Ｃを参照して、所定パターンを有するマスク１１１が、下地配線層５５の上に形成される。下地配線層５５は、ボディ配線層５６を形成すべき領域を露出させる複数の開口１１２を有している。
　次に、図１０Ｄを参照して、Ｃｕ（銅）を主成分に含むボディ配線層５６が、下地配線層５５の上に形成される。ボディ配線層５６は、下地配線層５５において複数の開口１１２から露出する部分の上に形成される。ボディ配線層５６は、銅めっき法によって形成されてもよい。
　次に、図１０Ｅを参照して、マスク１１１が除去される。
　次に、図１０Ｆを参照して、マスク１１３が、ボディ配線層５６を被覆するよう下地配線層５５の上に形成される。マスク１１３は、感光性樹脂を塗布することによって形成されてもよい。マスク１１３は、感光性樹脂製のドライフィルム等のマスク材料が貼着されることによって形成されてもよい。
　次に、図１０Ｇを参照して、ポスト電極７０を形成すべき領域をそれぞれ露出させる複数の開口１１４が、マスク１１３に形成される。複数の開口１１４は、マスク１１３を予め定められたパターンで露光した後、現像することによって形成される。
　次に、図１０Ｈを参照して、Ｃｕ（銅）を主成分に含むポスト電極７０が、ボディ配線層５６の上に形成される。ポスト電極７０は、ボディ配線層５６において複数の開口１１４から露出する部分の上に形成される。ポスト電極７０は、銅めっき法によって形成されてもよい。
　次に、図１０Ｉを参照して、マスク１１３が除去される。
　次に、図１０Ｊを参照して、下地配線層５５の不要な部分が、除去される。下地配線層５５の不要な部分は、マスク（図示せず）を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法であってもよい。
　この工程では、まず、ボディ配線層５６から露出する第２配線層５８が、除去される。次に、第２配線層５８から露出する第１配線層５７が、除去される。これにより、下地配線層５５およびボディ配線層５６を含む再配線層３３が、形成される。
　次に、図１０Ｋを参照して、溝１１５が、第１主面１３に形成される。溝１１５は、下地層３２、保護絶縁層２３および主面絶縁層２１を貫通して、第１主面１３に形成される。溝１１５は、周縁リセス１０２のベースとなる。溝１１５は、ダイシングブレード等による研削部材を用いた研削法によって形成されてもよい。溝１１５の内壁は、研削部材の刃先の形状に応じた形状に形成される。
　この工程では、第１主面１３側に位置する第１壁面１０３および第２主面１４側に位置する第２壁面１０４を有する溝１１５が形成される。第１壁面１０３は、第１主面１３に対して傾斜している。第２壁面１０４は、第１壁面１０３とは異なる角度で傾斜している。第２壁面１０４が溝１１５内において第１壁面１０３との間で成す角度（リセス角度）は、９０°を超えて１５０°以下であってもよい。
　次に、図１０Ｌを参照して、アンカーリセス６１が、下地層３２において再配線から露出する部分に形成される。アンカーリセス６１は、下地層３２に対するアッシング処理法によって形成されてもよい。アッシング処理法では、下地層３２の不要な部分が等方的に除去される。これにより、露出部６２および隠蔽部６３を有するアンカーリセス６１が形成される。
　次に、図１０Ｍを参照して、再配線層３３の外面が粗面化され、ポスト電極７０の外面が粗面化される。再配線層３３の粗面化工程およびポスト電極７０の粗面化工程は同時に実施される。この工程では、銅に反応する粗化エッチング液を利用したウエットエッチング法によって、再配線層３３の外面およびポスト電極７０の外面がそれぞれ粗面化される。粗化エッチング液は、硫酸および過酸化水素を含む水溶液であってもよい。
　粗化エッチング液は、半導体層１２を法線方向Ｚに沿う回転軸回りに回転させた状態で、半導体層１２の第１主面１３の上に供給されてもよい。この場合、粗化エッチング液は、半導体層１２の回転に起因する遠心力を受けて、半導体層１２外に排出される。これにより、再配線層３３の外面に複数の配線リセス４４が形成され、ポスト電極７０の外面に複数の電極リセス７４が形成される。
　粗化エッチング液は、半導体層１２が回転された状態において、半導体層１２の中央部から周縁部に向かう排出流路（図１０Ｍの矢印参照）を形成する。ポスト電極７０の電極側面７３において排出流路の上流側に位置する領域は、粗化エッチング液を部分的に堰き止める。
　これにより、ポスト電極７０の電極側面７３において排出流路の上流側に位置する領域がオーバエッチングされてもよい。この場合、断面視において先細り形状のポスト電極７０が形成されてもよい。ポスト電極７０は、より具体的には、断面視において第１電極面７１の法線に対して非対象（より具体的には非線対称形状）に形成されていてもよい。
　粗面化工程の後、リンス工程が実施されてもよい。リンス液は、半導体層１２を法線方向Ｚに沿う回転軸回りに回転させた状態で、半導体層１２の第１主面１３の上に供給されてもよい。第１主面１３の上に残存した粗化エッチング液は、リンス液によって洗い流される。リンス液は、純水（脱イオン水：Deionized Water）、炭酸水、電解イオン水、水素水、オゾン水、および、希釈濃度の塩酸水のうちの少なくとも１つを含んでいてもよい。
　次に、図１０Ｎを参照して、封止樹脂層９３が、半導体層１２の第１主面１３の上に形成される。封止樹脂層９３は、再配線層３３およびポスト電極７０を一括して被覆する。封止樹脂層９３は、この形態では、マトリックス樹脂９６（エポキシ樹脂）、および、マトリックス樹脂９６に添加（充填）された不均一な径をそれぞれ有する複数のフィラー９７を含む。複数のフィラー９７は、複数の大径フィラー９８および複数の小径フィラー９９を含む。
　封止樹脂層９３は、減圧雰囲気の下で、コンプレッションモールド法によって押し固められることにより形成される。封止樹脂層９３の形成時の気圧は、封止樹脂層９３内の気泡の径が２μｍ以下（好ましくは１μｍ以下）となる程度に設定される。これにより、配線リセス４４、電極リセス７４、アンカーリセス６１および溝１１５を埋めて、再配線層３３およびポスト電極７０を一括して被覆する封止樹脂層９３が形成される。
　封止樹脂層９３の形成工程に先立って、再配線層３３およびポスト電極７０を一括して被覆する酸化抑制膜を形成する工程が実施されてもよい。酸化抑制膜は、再配線層３３およびポスト電極７０を酸化から保護する。酸化抑制膜は、有機系の絶縁材料を含む有機薄膜であってもよい。有機薄膜は、０．１ｎｍ以上１０ｎｍ以下の厚さを有していてもよい。有機薄膜は、エポキシ樹脂を含んでいてもよい。
　この場合、封止樹脂層９３は、封止樹脂層９３の形成工程において、酸化抑制膜と一体的に形成される。つまり、酸化抑制膜は、封止樹脂層９３の一部として組み込まれる。むろん、封止樹脂層９３は、酸化抑制膜との界面が残存する態様で形成されていてもよい。
　次に、図１０Ｏを参照して、封止樹脂層９３の樹脂主面９４が、ポスト電極７０が露出するまで研削される。封止樹脂層９３は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削されてもよい。この工程において、ポスト電極７０の第２電極面７２は、封止樹脂層９３の樹脂主面９４と共に研削される。これにより、封止樹脂層９３の樹脂主面９４は、ポスト電極７０の第２電極面７２との間で一つの研削面を形成する。
　次に、図１０Ｐを参照して、半導体層１２が、第２主面１４側から研削されることにより、所望の厚さになるまで薄化される。半導体層１２は、ＣＭＰ法によって研削されてもよい。次に、半導体層１２の第２主面１４の上に、主面保護層１００が形成される。主面保護層１００は、エポキシ樹脂を含む。主面保護層１００は、スピンコート法やスプレーコート法等によって形成されてもよい。
　次に、図１０Ｑを参照して、導電接合材１０１が、ポスト電極７０の第２電極面７２の上に形成される。導電接合材１０１は、半田を含んでいてもよい。導電接合材１０１が半田を含む場合、半田が溶融する温度でリフロー処理が施されてもよい。
　次に、図１０Ｒを参照して、ウエハ状の半導体層１２が、溝１１５に沿って切断される。これにより、１枚のウエハ状の半導体層１２から複数の半導体装置１が切り出される。半導体層１２は、ダイシングブレード等による研削部材によって切断される。この工程において、溝１１５の幅未満の刃先を有するダイシングブレードが用いられてもよい。封止樹脂層９３のうち、溝１１５を被覆する部分は、デバイス本体２のデバイス側面５Ａ～５Ｄの一部となる。以上を含む工程を経て、半導体装置１が製造される。
　図１０Ａ～図１０Ｒの工程順は一例であり、前記工程順に限定されるものではない。たとえば、粗面化工程（図１０Ｍ参照）は、溝形成工程（図１０Ｋ参照）に先立って実施されてもよい。また、再配線層３３に対する粗面化工程およびポスト電極７０に対する粗面化工程（図１０Ｍ参照）は、異なるタイミングで実施されてもよい。
　たとえば、再配線層３３に対する粗面化工程（図１０Ｍ参照）は、ボディ配線層５６の形成工程（図１０Ｅ参照）の後、ポスト電極７０の形成工程（図１０Ｉ参照）に先立って実施されてもよい。この場合、再配線層３３の第２配線面４２の全域が粗面化される。
　そして、ポスト電極７０に対する粗面化工程（図１０Ｍ参照）は、ポスト電極７０の形成工程（図１０Ｉ参照）後の任意のタイミングで実施されてもよい。この場合、ポスト電極７０は、再配線層３３において粗面化された第２配線面４２の上に形成される。
　成膜性を鑑みると、ポスト電極７０は、第２配線面４２において粗面化されていない領域（非粗面領域５２）に形成されることが好ましい。したがって、再配線層３３に対する粗面化工程およびポスト電極７０に対する粗面化工程は、同時に実施されることが好ましい。
　以上、半導体装置１によれば、粗面化された第２配線面４２によって再配線層３３に対する封止樹脂層９３の密着力を高めることができる。また、半導体装置１によれば、粗面化された電極側面７３によってポスト電極７０に対する封止樹脂層９３の密着力を高めることができる。よって、封止樹脂層９３の剥離を抑制できる。
　また、半導体装置１によれば、ポスト電極７０は、再配線層３３の第２配線面４２において非粗面領域５２の上に形成されている。これにより、再配線層３３に対するポスト電極７０の成膜性を高めながら、封止樹脂層９３の密着力を高めることができる。
　また、半導体装置１によれば、封止樹脂層９３が、マトリックス樹脂９６および不均一な径をそれぞれ有する複数のフィラー９７を含む。複数のフィラー９７のうちの複数の大径フィラー９８は、複数の配線リセス４４外の領域および複数の電極リセス７４外の領域においてマトリックス樹脂９６と共に再配線層３３およびポスト電極７０を封止する。
　また、複数のフィラー９７のうちの複数の小径フィラー９９は、マトリックス樹脂９６と共に複数の配線リセス４４および複数の電極リセス７４を埋める。これにより、再配線層３３およびポスト電極７０に対する封止樹脂層９３の密着力を適切に高めることができるから、封止樹脂層９３の剥離を適切に抑制できる。
　とりわけ、複数の配線リセス４４が先太りリセス４５を含み、複数の電極リセス７４が先太りリセス７５を含む場合には、複数の配線リセス４４および複数の電極リセス７４に対する封止樹脂層９３のアンカー効果を高めることができる。
　複数のフィラー９７が小径フィラー９９を含む場合には、小径フィラー９９によってマトリックス樹脂９６を先太りリセス４５および先太りリセス７５内に適切に導くことができる。これにより、複数の配線リセス４４および複数の電極リセス７４に対する封止樹脂層９３のアンカー効果を適切に高めることができる。
　また、半導体装置１によれば、封止樹脂層９３が下地層３２に形成されたアンカーリセス６１に入り込んでいる。これにより、下地層３２に対する封止樹脂層９３の密着力を高めることができるから、封止樹脂層９３の剥離を抑制できる。
　この場合、アンカーリセス６１の底壁は、隆起および／または沈下することによって凹凸状に形成されていることが好ましい。これにより、アンカーリセス６１の底壁に対する封止樹脂層９３の接触面積を増加させることができるから、下地層３２に対する封止樹脂層９３の密着力を適切に高めることができる。
　また、半導体装置１によれば、アンカーリセス６１の底壁が、平面視において再配線層３３から露出する露出部６２、および、平面視において再配線層３３に重なる隠蔽部６３を含む。封止樹脂層９３は、再配線層３３の上からアンカーリセス６１に入り込み、再配線層３３の第１配線面４１および第２配線面４２を挟み込んでいる。これにより、アンカーリセス６１に対する封止樹脂層９３のアンカー効果を高めることができる。よって、封止樹脂層９３の剥離を適切に抑制できる。
　また、半導体装置１によれば、封止樹脂層９３は、０μｍを超えて２μｍ以下の径を有する気泡（図示略）を含む。封止樹脂層９３内の気泡は、封止樹脂層９３の剥離起点になる可能性がある。したがって、気泡の径を２μｍ以下（好ましくは１μｍ以下）に制限することにより、下地層３２、再配線層３３およびポスト電極７０に対する封止樹脂層９３の接触面積を適切に増加させることができる。これにより、気泡を起点とする下地層３２、再配線層３３およびポスト電極７０からの封止樹脂層９３の剥離を適切に抑制できる。
　図１１は、図５に対応する断面図であって、本発明の第２実施形態に係る半導体装置１２１の模式的な断面図である。図１１は、説明に必要な構成を模式的に示したものであり、半導体装置１２１の特定箇所の断面を示すものではない。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　半導体装置１は、ポスト電極７０を有している。これに対して、半導体装置１２１では、導電接合材１０１が、ポスト電極７０を介さずに再配線層３３に電気的に接続されている。以下、半導体装置１２１の構造について具体的に説明する。
　図１１を参照して、封止樹脂層９３は、この形態では、複数の開口１２２を有している。複数の開口１２２は、対応する再配線層３３の電極接続部３７をそれぞれ露出させている。再配線層３３の第２配線面４２の全域は、この形態では、複数の配線リセス４４によって粗面化されている。したがって、電極接続部３７において開口１２２から露出する部分は、粗面領域５１からなる。むろん、電極接続部３７において開口１２２から露出する部分は、非粗面領域５２であってもよい。
　デバイス本体２は、この形態では、複数の下地電極層１２３を含む。下地電極層１２３は、ＵＢＭ層とも称される。各下地電極層１２３は、対応する開口１２２内に形成されている。各下地電極層１２３は、対応する開口１２２内において再配線層３３に電気的に接続されている。各下地電極層１２３は、対応する開口１２２の内壁に沿って膜状に延び、樹脂主面９４の上に引き出されている。各下地電極層１２３は、対応する開口１２２内において凹状の空間を区画している。
　各下地電極層１２３は、この形態では、複数の電極層が積層された積層構造を有している。複数の電極層は、この形態では、再配線層３３側からこの順に積層された第１電極層１２４および第２電極層１２５を含む。第１電極層１２４は、Ｔｉ（チタン）を主成分に含むＴｉ層を含んでいてもよい。第２電極層１２５は、Ｃｕ（銅）を主成分に含むＣｕ層を含んでいてもよい。
　複数の導電接合材１０１は、１対１対応の関係で複数の下地電極層１２３にそれぞれ接続されている。複数の導電接合材１０１は、この形態では、実装基板等の接続対象に接続される外部端子としてそれぞれ機能する。各導電接合材１０１は、埋設部１２６および突出部１２７を含む。各導電接合材１０１の埋設部１２６は、対応する開口１２２内において下地電極層１２３によって区画された凹状の空間に位置している。各導電接合材１０１の突出部１２７は、樹脂主面９４の上において下地電極層１２３を被覆し、半球状に突出している。
　以上、半導体装置１２１によれば、ポスト電極７０に係る効果を得ることはできないが、それ以外については、半導体装置１に対して述べた効果と同様の効果を奏することができる。
　図１２は、図５に対応する断面図であって、本発明の第３実施形態に係る半導体装置１３１の模式的な断面図である。図１３は、図１２の領域XIIIの拡大図である。図１４は、図１３の領域XIVの拡大図である。半導体装置１３１において半導体装置１に対して述べた構造に対応した構造については同一の参照符号を付して説明を省略する。
　図１２を参照して、半導体装置１３１は、半導体装置１と同様に、ＷＬ－ＣＳＰ（Wafer Level - Chip Size Package）がパッケージタイプとして適用された電子部品である。半導体装置１３１は、半導体装置１とは異なり、再配線層３３を有していない。半導体装置１３１は、再配線層３３に代えて、複数のＵＢＭ（Under Bump (Barrier) Metal）電極１３２を含む。複数のＵＢＭ電極１３２は、対応する電極パッド２４にそれぞれ接続されている。
　各ＵＢＭ電極１３２は、具体的には、対応する第２パッド開口３５内において対応する電極パッド２４に接続されている。各ＵＢＭ電極１３２は、電極パッド２４および第２パッド開口３５の壁面に沿って膜状に形成され、電極パッド２４の上から下地層３２の上に引き出されている。
　これにより、各ＵＢＭ電極１３２は、半導体層１２の第１主面１３に対向し、第２パッド開口３５に倣って半導体層１２側に窪んだ電極面１３３、および、下地層３２の上に位置する電極側面１３４を有している。電極側面１３４は、下地層３２に対してほぼ垂直に延びている。電極面１３３は、必ずしも半導体層１２側に窪んでいる必要はない。電極面１３３は、第１主面１３に対して平行に延びる平坦面を有していてもよい。各ＵＢＭ電極１３２の平面形状は任意であり、特定の形状に限定されない。
　各ＵＢＭ電極１３２は、複数の電極層が積層された積層構造を有している。各ＵＢＭ電極１３２は、この形態では、配線電極２２側からこの順に積層された下地電極層１３５およびボディ電極層１３６を含む。下地電極層１３５は、Ｔｉ（チタン）を主成分に含むＴｉ層を含む。Ｔｉ層は、Ｔｉバリア層であってもよい。ボディ電極層１３６は、Ｃｕ（銅）を主成分に含むＣｕ層からなる。ボディ電極層１３６は、下地電極層１３５よりも外側に突出し、下地層３２との間で空間を区画していてもよい。
　下地電極層１３５は、スパッタ法によって形成されてもよい。ボディ電極層１３６は、スパッタ法および／または銅めっき法によって形成されてもよい。各ＵＢＭ電極１３２は、下地電極層１３５を有さず、ボディ電極層１３６からなる単層構造を有していてもよい。
　図１４を参照して、各ＵＢＭ電極１３２の電極側面１３４は、第１実施形態に係る電極側面７３と同様、複数の電極リセス７４を含み、複数の電極リセス７４によって粗面化されている。複数の電極リセス７４は、具体的には、電極側面１３４においてボディ電極層１３６に形成されている。複数の電極リセス７４は、下地電極層１３５から露出するボディ電極層１３６の下面に形成されていてもよい。各ＵＢＭ電極１３２の電極側面１３４は、第１実施形態に係る電極側面７３と同様、第２算術平均粗さＲａ２を有している。
　複数の電極リセス７４は、複数のＵＢＭ電極１３２の電極側面１３４に対して粗面化工程を実施することによって形成されている。この工程では、銅に反応する粗化エッチング液を利用したウエットエッチング法によって、複数のＵＢＭ電極１３２の電極側面１３４が粗面化されている。粗化エッチング液は、硫酸および過酸化水素を含む水溶液であってもよい。
　複数の電極リセス７４は、電極側面１３４からＵＢＭ電極１３２の内方に向かって不規則な形状でそれぞれ窪んでいる。これにより、電極側面１３４には、不規則な凹凸構造が形成されている。複数の電極リセス７４は、第１実施形態に係る電極リセス７４と同様に、１つまたは複数の先太りリセス７５を含んでいてもよい。また、複数の電極リセス７４は、第１実施形態に係る電極リセス７４と同様に、１つまたは複数の先細りリセス７８を含んでいてもよい。
　前述の封止樹脂層９３は、この形態では、半導体層１２の第１主面１３の上において、下地層３２および複数のＵＢＭ電極１３２の電極側面１３４を被覆し、複数のＵＢＭ電極１３２の電極面１３３を露出させている。封止樹脂層９３は、複数のＵＢＭ電極１３２の電極側面１３４の全域を被覆していることが好ましい。
　封止樹脂層９３の樹脂主面９４は、ＵＢＭ電極１３２の電極面１３３に対して面一に形成されていてもよい。封止樹脂層９３の樹脂主面９４は、ＵＢＭ電極１３２の電極面１３３に対して半導体層１２とは反対側に向けて突出していてもよい。むろん、封止樹脂層９３の樹脂主面９４は、ＵＢＭ電極１３２の電極面１３３に対して半導体層１２側に位置していてもよい。つまり、封止樹脂層９３は、複数のＵＢＭ電極１３２の電極側面１３４の一部を露出させていてもよい。
　図１４を参照して、封止樹脂層９３は、マトリックス樹脂９６、および、マトリックス樹脂９６に添加（充填）された複数のフィラー９７を含む。複数のフィラー９７のうちの複数の大径フィラー９８は、複数の電極リセス７４外の領域においてマトリックス樹脂９６と共に複数のＵＢＭ電極１３２の電極側面１３４および下地層３２をそれぞれ封止している。複数の大径フィラー９８は、マトリックス樹脂９６と共に、ボディ電極層１３６および下地層３２の間に区画された空間を埋めていてもよい。
　一方、複数のフィラー９７のうちの複数の小径フィラー９９（図１４では図示せず）は、複数の電極リセス７４に入り込んでいる。とりわけ、複数の小径フィラー９９のうちの１μｍ以下の径を有する複数の小径フィラー９９は、複数の電極リセス７４に入り込みやすい。複数の小径フィラー９９は、マトリックス樹脂９６と共に複数の電極リセス７４をそれぞれ埋めている。複数の小径フィラー９９は、マトリックス樹脂９６を複数の電極リセス７４内に導く。このようにして、複数のＵＢＭ電極１３２に対する封止樹脂層９３の密着力が高められている。複数の小径フィラー９９は、マトリックス樹脂９６と共に、ボディ電極層１３６および下地層３２の間に区画された空間を埋めていてもよい。
　前述の複数の導電接合材１０１は、対応するＵＢＭ電極１３２の電極面１３３の上に１対１対応の関係でそれぞれ形成されている。複数の導電接合材１０１は、対応するＵＢＭ電極１３２を介して対応する電極パッド２４に接続されている。複数の導電接合材１０１は、封止樹脂層９３の樹脂主面９４から突出した半球状にそれぞれ形成されている。
　以上、半導体装置１３１によれば、粗面化されたＵＢＭ電極１３２の電極側面１３４によってＵＢＭ電極１３２に対する封止樹脂層９３の密着力を高めることができる。
　この形態では、複数のＵＢＭ電極１３２の電極側面１３４が粗面化されている例について説明した。しかし、複数のＵＢＭ電極１３２の電極面１３３も、電極側面１３４と同様に、複数の電極リセス７４を含み、複数の電極リセス７４によって粗面化されていてもよい。この場合、複数のＵＢＭ電極１３２の電極面１３３および電極側面１３４を同時に粗面化すればよい。複数のＵＢＭ電極１３２の電極面１３３は、第１実施形態に係る第２配線面４２と同様に、第１算術平均粗さＲａ１を有していてもよい。
　本発明の実施形態は、他の形態で実施できる。
　前述の第１実施形態では、複数の導電接合材１０１が、ポスト電極７０の第２電極面７２の上にそれぞれ形成された例を説明した。しかし、複数の導電接合材１０１は、取り除かれてもよい。
　前述の第２実施形態では、下地電極層１２３が形成された例について説明した。しかし、下地電極層１２３は、取り除かれてもよい。この場合、複数の導電接合材１０１は、対応する開口１２２内において、再配線層３３に直接接続されてもよい。
　前述の各実施形態では、半導体層１２の第１主面１３に周縁リセス１０２が形成された例を説明した。しかし、周縁リセス１０２は、取り除かれてもよい。この場合、デバイス側面５Ａ～５Ｄは、半導体層１２および封止樹脂層９３に加えて、主面絶縁層２１、保護絶縁層２３および下地層３２によって形成されてもよい。このような形態は、個片化工程（図１０Ｒ参照）において、溝１１５の幅を超える刃先を有する研削部材によって半導体層１２を切断することによって形成される。
　前述の各実施形態では、粗面化された電極が樹脂によって被覆された例について説明した。粗面化された電極が樹脂によって被覆された形態は、半導体パッケージにも適用できる。半導体パッケージとして、ＴＯＰ（Transistor Outline Package）、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々のパッケージが適用されてもよい。
　半導体パッケージは、リードフレーム、半導体チップ、接合材、導線およびモールド樹脂を含む。リードフレームは、パッケージの種類に応じて種々の形態に成形され、電気的に分離された複数の部分を含む。リードフレームの外面の一部または全域は、複数のリセスを含み、当該複数のリセスによって粗面化されている。
　半導体チップは、リードフレームの任意の部分の上に配置されている。接合材は、金属接合材または絶縁接合材からなる。接合材は、リードフレームおよび半導体チップの間に介在し、半導体チップをリードフレームに接合している。導線は、たとえばボンディングワイヤからなり、半導体チップの任意の領域およびリードフレームの任意の部分に接続されている。
　モールド樹脂は、半導体パッケージのパッケージ本体を形成する。モールド樹脂は、リードフレーム、半導体チップ、導線および接合材を封止し、リードフレームの任意の複数の部分を外部端子として露出させている。モールド樹脂は、リードフレームの外面に形成された複数のリセスを埋めている。
　モールド樹脂は、具体的には、マトリックス樹脂、および、マトリックス樹脂に添加（充填）された複数のフィラーを含む。マトリックス樹脂は、エポキシ樹脂を含む。複数のフィラーは、絶縁体（たとえば酸化シリコン）を含み、不均一な径（サイズ）をそれぞれ有する粒子状または球体状に形成されている。複数のフィラーのうちの複数の大径フィラーは、複数のリセス外の領域においてマトリックス樹脂と共にリードフレーム、半導体チップ、導線および接合材をそれぞれ封止している。
　一方、複数のフィラーのうちの複数の小径フィラーは、マトリックス樹脂と共にリードフレームの複数のリセスをそれぞれ埋めている。複数の小径フィラーは、マトリックス樹脂をリードフレームの複数のリセス内に導く。とりわけ、複数の小径フィラーのうちの１μｍ以下の径を有する複数の小径フィラーは、リードフレームの複数のリセスに入り込みやすい。このようにして、モールド樹脂がリードフレームの複数のリセスに噛み合い、リードフレームに対するモールド樹脂の密着力が高められている。
　半導体パッケージの製造工程では、まず、リードフレームを用意する工程が実施される。次に、接合材を介して半導体チップをリードフレームの任意の部分の上に接合する工程が実施される。次に、半導体チップの任意の領域およびリードフレームの任意の部分に導線を接続する工程が実施される。次に、リードフレームの任意の複数の部分を外部端子として露出させるように、リードフレーム、半導体チップ、導線および接合材をモールド樹脂によって封止する工程が実施される。この工程の後、パッケージの種類に応じて、リードフレーム、半導体チップ、導線、接合材およびモールド樹脂を含む封止構造を切断し、半導体パッケージを切り出す工程が実施されてもよい。
　リードフレームの粗面化工程は、モールド樹脂による封止工程の前に、任意のタイミングで実施できる。リードフレームの粗面化工程は、半導体チップをリードフレームに接合する工程の前に実施されてもよい。この場合、リードフレームの外面の一部が粗面化されてもよいし、リードフレームの外面の全域が粗面化されてもよい。リードフレームに対する粗化エッチング液は、リードフレームの材質に応じて選択される。モールド樹脂は、リードフレームの外面に形成された複数のリセスを埋めて、リードフレーム、半導体チップ、導線および接合材を封止する。これにより、リードフレームに対するモールド樹脂の密着力が高められる。
　以下、この明細書および図面（特に図１２～図１４）から抽出される特徴の例を示す。以下の［Ａ１］～［Ａ９］は、ＵＢＭ（Under Bump (Barrier) Metal）電極に対する樹脂の密着力を高めることができる半導体装置を提供することを目的としている。
　［Ａ１］主面を有する半導体層と、前記主面の上に形成された電極パッドと、前記主面を被覆し、前記電極パッドを露出させるパッド開口を有する下地層と、前記パッド開口内において前記電極パッドに接続され、前記下地層の上に引き出されたＵＢＭ電極であって、前記主面に対向する電極面、および、前記下地層の上に位置し、粗面化された電極側面を有するＵＢＭ電極と、前記下地層および前記ＵＢＭ電極の前記電極側面を被覆し、前記ＵＢＭ電極の前記電極面を露出させる樹脂と、を含む、半導体装置。
　この半導体装置によれば、ＵＢＭ電極の粗面化された電極側面によってＵＢＭ電極に対する樹脂の密着力を高めることができる。
　［Ａ２］前記電極面の上に形成された導電接合材をさらに含む、Ａ１に記載の半導体装置。
　［Ａ３］前記ＵＢＭ電極は、銅を含む、Ａ１またはＡ２に記載の半導体装置。
　［Ａ４］前記樹脂は、マトリックス樹脂、および、前記マトリックス樹脂に添加され、不均一な径をそれぞれ有する複数のフィラーを含む、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
　［Ａ５］前記ＵＢＭ電極の前記電極側面は、複数のリセスによって粗面化されており、前記樹脂は、複数の前記リセス外の領域において前記マトリックス樹脂と共に前記下地層および前記電極側面を被覆する複数の大径フィラー、ならびに、前記マトリックス樹脂と共に複数の前記リセスを埋める複数の小径フィラーを含む、Ａ４に記載の半導体装置。
　［Ａ６］前記マトリックス樹脂は、エポキシ樹脂からなる、Ａ４またはＡ５に記載の半導体装置。
　［Ａ７］前記ＵＢＭ電極は、前記電極パッドおよび前記パッド開口の内壁に沿って膜状に形成されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置。
　［Ａ８］前記下地層は、感光性樹脂からなる、Ａ１～Ａ７のいずれか一つに記載の半導体装置。
　［Ａ９］チップサイズパッケージからなる、Ａ１～Ａ８のいずれか一つに記載の半導体装置。
　この出願は、２０１８年１１月１５日に日本国特許庁に提出された特願２０１８－２１４８６７号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１　　　半導体装置
１２　　半導体層
１３　　第１主面
２３　　保護絶縁層
２４　　電極パッド
３３　　再配線層
４１　　第１配線面
４２　　第２配線面
４４　　配線リセス
５１　　非粗面領域
５２　　粗面領域
７０　　ポスト電極
７１　　第１電極面
７２　　第２電極面
７３　　電極側面
７４　　電極リセス
９３　　封止樹脂層
９４　　樹脂主面
９６　　マトリックス樹脂
９７　　フィラー
９８　　大径フィラー
９９　　小径フィラー
１００　導電接合材
１２１　半導体装置

Claims (20)

  1. 　主面を有する半導体層と、
    　前記主面の上に形成された電極パッドと、
    　前記電極パッドに接続された第１配線面、および、前記第１配線面の反対側に位置し、粗面化された第２配線面を有し、前記電極パッド外の領域に引き出されるように前記主面の上に形成された再配線と、
    　前記主面の上において前記第２配線面を被覆し、前記再配線を封止する樹脂と、を含む、半導体装置。
  2. 　前記第２配線面に接続されたポスト電極をさらに含み、
    　前記樹脂は、前記ポスト電極の一部を露出させるように、前記再配線および前記ポスト電極を封止している、請求項１に記載の半導体装置。
  3. 　前記第２配線面は、粗面化された第１領域および前記第１領域に対して面粗さの小さい第２領域を含み、
    　前記ポスト電極は、前記第２領域に接続されている、請求項２に記載の半導体装置。
  4. 　前記ポスト電極は、前記第２配線面に接続された第１電極面、前記第１電極面の反対側に位置する第２電極面、ならびに、前記第１電極面および前記第２電極面を接続し、粗面化された電極側面を有しており、
    　前記樹脂は、前記第２電極面を露出させ、前記電極側面を被覆するように前記ポスト電極を封止している、請求項２または３に記載の半導体装置。
  5. 　前記第２配線面は、第１算術平均粗さを有しており、
    　前記電極側面は、前記第１算術平均粗さ未満の第２算術平均粗さを有している、請求項４に記載の半導体装置。
  6. 　前記第１算術平均粗さは、０．５μｍ以上２．０μｍ以下である、請求項５に記載の半導体装置。
  7. 　前記第２算術平均粗さは、０μｍを超えて０．５μｍ未満である、請求項５または６に記載の半導体装置。
  8. 　前記ポスト電極は、前記再配線の厚さを超える厚さを有している、請求項２～７のいずれか一項に記載の半導体装置。
  9. 　前記ポスト電極は、前記第２配線面の法線方向に沿って延びる柱状に形成されている、請求項２～８のいずれか一項に記載の半導体装置。
  10. 　前記ポスト電極は、前記再配線から前記半導体層とは反対方向に向けて先細り形状に形成されている、請求項２～９のいずれか一項に記載の半導体装置。
  11. 　前記ポスト電極は、銅を含む、請求項２～１０のいずれか一項に記載の半導体装置。
  12. 　前記ポスト電極に接続された導電接合材をさらに含む、請求項２～１１のいずれか一項に記載の半導体装置。
  13. 　前記樹脂は、マトリックス樹脂、および、前記マトリックス樹脂に添加され、不均一な径をそれぞれ有する複数のフィラーを含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記再配線の前記第２配線面は、複数の配線リセスによって粗面化されており、
    　前記樹脂は、複数の前記配線リセス外の領域において前記マトリックス樹脂と共に前記再配線を封止する複数の大径フィラー、および、前記マトリックス樹脂と共に複数の前記配線リセスを埋める複数の小径フィラーを含む、請求項１３に記載の半導体装置。
  15. 　前記再配線は、銅を含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記主面の上に形成され、前記電極パッドを露出させる開口を有する下地層をさらに含み、
    　前記再配線は、前記開口内において前記電極パッドに接続され、前記開口から前記下地層の上に引き出されている、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　主面を有する半導体層と、
    　前記主面の上に形成された電極パッドと、
    　前記電極パッドに接続され、前記電極パッド外の領域に引き出されるように前記主面の上に形成された再配線と、
    　前記再配線に接続された第１電極面、前記第１電極面の反対側に位置する第２電極面、ならびに、前記第１電極面および前記第２電極面を接続し、粗面化された電極側面を有するポスト電極と、
    　前記主面の上において前記第２電極面を露出させ、前記電極側面を被覆するように、前記再配線および前記ポスト電極を封止する樹脂と、を含む、半導体装置。
  18. 　前記樹脂は、前記第２電極面に連なる樹脂主面を有している、請求項１７に記載の半導体装置。
  19. 　前記樹脂は、マトリックス樹脂、および、前記マトリックス樹脂に添加され、不均一な径をそれぞれ有する複数のフィラーを含む、請求項１７または１８に記載の半導体装置。
  20. 　前記ポスト電極の前記電極側面は、複数の電極リセスによって粗面化されており、
    　前記樹脂は、複数の前記電極リセス外の領域において前記マトリックス樹脂と共に前記再配線および前記ポスト電極を封止する複数の大径フィラー、および、前記マトリックス樹脂と共に複数の前記電極リセスを埋める複数の小径フィラーを含む、請求項１９に記載の半導体装置。
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