WO2020067503A1 - 撮像素子および撮像装置 - Google Patents

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Definitions

  • the present invention relates to an imaging device and an imaging device.
  • Patent Document 1 an image sensor using a part of a pixel as an element for detecting a focus of an image formed by an image sensor is known (for example, Patent Document 1).
  • the output signal value differs between the pixel used for focus detection and the pixel used for imaging.
  • an image sensor includes: a first photoelectric conversion unit configured to generate a charge by photoelectrically converting light; a first storage unit configured to store the charge generated by the first photoelectric conversion unit; A first pixel having a first output unit that outputs a first signal based on a voltage of the first storage unit, a second photoelectric conversion unit that photoelectrically converts light to generate electric charges, and a second pixel that is generated by the second photoelectric conversion unit A second pixel having a second storage unit for storing the stored charge, and a second output unit for outputting a second signal based on the voltage of the second storage unit; the first output unit and the second output unit; Is connected, an output line from which the first signal and the second signal are output, and the voltage of the first storage unit can be controlled to a first voltage, and the voltage of the second storage unit is set to the first voltage.
  • an imaging device includes the imaging device according to the first aspect, and a generation unit that generates image data based on the first signal.
  • FIG. 2 is a cross-sectional view schematically illustrating a configuration of an imaging device.
  • FIG. 2 is a plan view of the imaging device as viewed from an imaging surface side.
  • FIG. 2A is an overall view of an image sensor, and
  • FIG. 2B is an enlarged view of a part thereof.
  • FIG. 3 is a circuit diagram of a part of a pixel of an imaging element and a readout circuit.
  • FIG. 3 is a circuit diagram of a control unit of the imaging device.
  • 5 is a timing chart illustrating an operation example of an imaging element.
  • FIG. 3 is a cross-sectional view of an imaging element.
  • FIG. 3 is a cross-sectional view of an imaging pixel and a focus detection pixel.
  • FIG. 1 is a cross-sectional view schematically illustrating a configuration of an imaging device using the imaging device according to the first embodiment.
  • the imaging device 1 includes an imaging optical system 2, an imaging element 3, a control unit 4, a lens moving unit 5, and a display unit 6.
  • the imaging optical system 2 forms a subject image on the imaging surface of the imaging device 3.
  • the imaging optical system 2 includes a lens 2a, a focusing lens 2b, and a lens 2c.
  • the focusing lens 2b is a lens for adjusting the focus of the imaging optical system 2.
  • the focusing lens 2b is configured to be movable in the optical axis Z direction.
  • the lens moving unit 5 has an actuator (not shown).
  • the lens moving unit 5 moves the focusing lens 2b in the optical axis Z direction by the actuator.
  • the imaging element 3 captures a subject image and outputs a signal.
  • the imaging element 3 has an imaging pixel and an AF pixel (focus detection pixel).
  • the imaging pixel outputs a signal (image signal) used for generating an image.
  • the AF pixel outputs a signal (focus detection signal) used for focus detection.
  • the control unit 4 controls each unit such as the image sensor 3.
  • the control unit 4 performs image processing or the like on the image signal output from the image sensor 3 to generate image data.
  • the control unit 4 records image data on a recording medium (not shown), and displays an image based on the image data on the display unit 6.
  • the control unit 4 can also be interpreted as a generation unit that generates an image based on an image signal.
  • the display unit 6 is a display device having a display member such as a liquid crystal panel.
  • the control unit 4 performs a focus detection process necessary for automatic focusing (AF) of the imaging optical system 2 by a known phase difference detection method. Specifically, the control unit 4 detects a focus position of the focusing lens 2b for forming an image by the imaging optical system 2 on the imaging surface of the imaging device 3. The control unit 4 detects the image shift amounts of the first and second images based on a pair of focus detection signals output from the image sensor 3. The control unit 4 calculates a shift amount (defocus amount) between the current position of the focusing lens 2b and the focus position based on the detected image shift amount. The focusing is automatically performed by driving the focusing lens 2b according to the defocus amount.
  • FIG. 2A is a diagram of the image sensor 3 according to the embodiment of the present invention viewed from the image pickup surface side, that is, from the ⁇ Z side in FIG.
  • the image sensor 3 has a plurality of pixels 30 arranged in the x direction and the y direction in FIG. Although a part is omitted in FIG. 2, a large number of pixels 30 may be arranged in, for example, 1000 or more in the x direction and the y direction.
  • a horizontal control section HC is provided at the left end in the drawing of an area (imaging area) in which the plurality of pixels 30 are arranged, and a vertical control section VC is provided at the top end in the drawing.
  • the horizontal control unit HC and the vertical control unit VC are also referred to as a control unit CU.
  • the image sensor 3 has a plurality of pixel blocks BC.
  • one pixel block BC has a plurality of pixels 30 arranged in the x direction and the y direction in a region surrounded by a boundary line BB indicated by a broken line.
  • the area surrounded by the boundary line BB forms one pixel block BC.
  • Each of the plurality of pixels 30 in each of the pixel blocks BC has an output unit connected to one output line, and each pixel 30 is connected to one readout unit, as described later.
  • the plurality of pixels 30 in each of the pixel blocks BC may be connected to a plurality of output lines and a plurality of readout units.
  • a portion corresponding to one pixel block BC is hatched for easy explanation.
  • each area surrounded by each boundary line BB indicated by a broken line is a pixel block BC.
  • the plurality of pixels 30 are divided and arranged in the plurality of pixel blocks BC.
  • a total of 16 pixels 30 arranged in four in the x direction and four in the y direction constitute one pixel block BC.
  • the number of pixels arranged in the x direction and the y direction in one pixel block BC is not limited to four, but may be another number such as six or eight.
  • the number of arrays may be different between the x direction and the y direction.
  • the outer shape of the pixel block BC is not limited to the rectangle shown in FIG. 2, and may be any shape including a plurality of pixels 30.
  • the shape of the boundary line BB is not a simple straight line but a shape in which a plurality of straight lines are bent and connected.
  • FIG. 2B is an enlarged view of two pixel blocks BC1 and BC2 adjacent in the x direction among the pixel blocks BC shown in FIG. 2A.
  • the plurality of pixels 30 include, for example, one of three color filters (color filters) having different spectral characteristics of R (red), G (green), and B (blue).
  • the R color filter mainly transmits light in the red wavelength range
  • the G color filter mainly transmits light in the green wavelength range
  • the B color filter mainly transmits light in the blue wavelength range.
  • Pixels have different spectral characteristics depending on the arranged color filters.
  • the pixels 30 include a pixel having sensitivity to red (R) light (hereinafter, referred to as R pixel R), a pixel having sensitivity to green (G) light (hereinafter, referred to as G pixel G), and blue.
  • R pixel R red
  • G pixel G green
  • B pixel B a pixel having sensitivity to the light of (B).
  • These pixels 30 are arranged in a so-called Bayer arrangement.
  • the G pixel Gb is a G pixel arranged in the same y direction as the B pixel B
  • the G pixel Gr is a G pixel arranged in the same y direction as the R pixel R.
  • the pixel block BC1 has four G pixels Gb, G pixels Gr, R pixels R, and B pixels B arranged in a Bayer arrangement. These pixels 30 are imaging pixels Gb, Gr, R, and B (hereinafter, also collectively referred to as imaging pixels 30c) used for imaging an optical image formed on the imaging surface of the imaging element 3. is there.
  • the arrangement of the pixels 30 in the pixel block BC2 is almost the same as that of the pixel block BC1, but in the pixel block BC1, some of the pixels where the B pixels B are arranged are different from the above-described imaging pixels 30c. It is replaced with different special pixels Z1 and Z2 (also collectively referred to as special pixel ZZ).
  • the special pixel ZZ is, for example, an AF pixel, and its configuration will be described later.
  • the special pixel ZZ is not limited to the AF pixel, and may be a pixel whose sensitivity is different from any of the above-described imaging pixels 30c. Further, a pixel having a color filter whose spectral characteristic is different from any of the above-described imaging pixels 30c may be used.
  • the pixel block BC2 includes at least one special pixel ZZ as the plurality of pixels 30, and has a plurality of imaging pixels 30c. At least one pixel block BC among the plurality of pixel blocks BC includes at least one special pixel ZZ and a plurality of imaging pixels 30c like the pixel block BC2.
  • the plurality of pixel blocks BC of the image sensor 3 may be all configured by the pixel blocks BC2 including the special pixels ZZ. At least one of the plurality of pixel blocks BC of the imaging element 3 may be the pixel block BC2 including the special pixel ZZ, and the other pixel blocks BC may be the pixel block BC including all the imaging pixels 30c.
  • vertical selection lines VS1 to VS8 (collectively, vertical) connected to a selection unit TV (shown in FIG. 3) described later provided in each pixel 30 are provided.
  • Selection line VS) extends in the y direction.
  • horizontal selection lines HS1 to HS4 (collectively referred to as horizontal selection lines HS) connected to a selection unit TH2 (shown in FIG. 3) described later provided in each imaging pixel 30c. It extends in the x direction.
  • a special horizontal selection line ZS connected to a later-described selection unit of each of the special pixels Z1 and Z2 also extends in the x direction.
  • reset voltage lines HR1 to HR4 (collectively referred to as reset voltage lines HR) connected to a reset unit of each pixel 30 described later extend in the x direction.
  • each of the vertical selection lines VS1 to VS8 is shared by a plurality of pixels 30 arranged in the y direction
  • each of the horizontal selection lines HS1 to HS4 is arranged in a plurality of pixels arranged in the x direction. It is shared by the imaging pixels 30c.
  • the special horizontal selection line ZS is shared by a plurality of special pixels ZZ arranged in the x direction.
  • Each of the reset voltage lines HR1 to HR4 is shared by a plurality of pixels 30 arranged in the x direction.
  • FIG. 3 shows four pixels 30 (two in the vertical direction and two in the horizontal direction) in an area PB surrounded by a two-dot chain line at the lower right in the pixel block BC2 shown in FIG. 2B.
  • FIG. 2 is a diagram showing an outline of an electric circuit of the first embodiment. As shown in the area PB of FIG. 2B, the four pixels 30 are a G pixel Gb at the upper left, a special pixel Z2 at the upper right, an R pixel R at the lower left, and a G pixel Gr at the lower right.
  • Each of the four pixels is basically a four-transistor CMOS image sensor, but as will be described later, a so-called select transistor has a normal four-transistor CMOS image sensor. It is different from an image sensor.
  • the photodiode PD which is a photoelectric conversion unit, photoelectrically converts incident light to generate charges, and temporarily stores the generated charges.
  • the transfer transistor TX transfers the charge accumulated in the photodiode PD to a floating diffusion (FD) region FD in which a capacitor CC is formed, based on a transfer signal sent from a transfer control line (not shown) to a gate of the transfer transistor TX. .
  • the amplification transistor TA outputs a signal corresponding to the charge generated by the photodiode PD when a voltage generated in the FD region FD due to the transferred charge is applied to its gate.
  • the power supply voltage VDD is applied to the input side (drain) of the amplification transistor TA.
  • a reset transistor TR for resetting the FD region FD to a predetermined voltage is provided.
  • the input side (drain) of the reset transistor TR is connected to the reset voltage line HR3 or HR4, and a predetermined voltage described later is supplied from the horizontal control unit HC via the reset voltage line HR.
  • the output side (source side) of the amplification transistor TA of each pixel (Gb, Z2, R, Gr) is connected to the input side of the vertical selection transistor TV.
  • a vertical selection line VS7 or VS8 is connected to the gate of the vertical selection transistor TV, and the vertical selection transistor TV is turned on or off by a control signal sent from the vertical control unit VC shown in FIG. It is controlled to be conductive.
  • the output side of the vertical selection transistor TV of the imaging pixel (Gb, R, Gr) is connected to the input side of the horizontal selection transistor TH1. That is, the vertical selection transistor TV and the horizontal selection transistor TH1 are arranged in series.
  • the gate of the horizontal selection transistor TH1 is connected to a horizontal selection line HS3 or HS4, and the horizontal selection transistor TH1 is turned on or off by a control signal sent from the horizontal control unit HC shown in FIG.
  • the amplification transistor TA, the vertical selection transistor TV, and the horizontal selection transistor TH1 can be interpreted as an integrated unit or any of them as an output unit. .
  • the output side of the vertical selection transistor TV is connected to the input side of the special horizontal selection transistor TH2.
  • the gate of the special horizontal selection transistor TH2 is connected to the special horizontal selection line ZS, and the special horizontal selection transistor TH2 is turned on or off by a control signal sent from the horizontal control unit HC shown in FIG. It becomes conductive.
  • the amplification transistor TA, the vertical selection transistor TV, and the special horizontal selection transistor TH2 of the special pixel Z2 of the image sensor 3 according to the embodiment can be interpreted as an output unit, or one of them.
  • the output section of the horizontal selection transistor TH1 of the imaging pixel (Gb, R, Gr) in the pixel block BC2 and the output section of the special horizontal selection transistor TH2 in the special pixel Z2 in the pixel block BC2 are all one output line. Connected to RW. Further, the output line RW is connected to a reading unit that reads out a signal of the pixel 30.
  • the readout unit includes, for example, an AD conversion unit ADC that converts an analog signal output from the pixel 30 into a digital signal.
  • the output line RW is connected to a current source CS that supplies a current to each pixel 30.
  • the control unit CU controls the voltage of the control signal to the vertical selection line VS and the horizontal selection line HS, thereby controlling the signal (Gb, Z2, R, Gr) of one or more pixels (Gb, Z2, R, Gr) in the pixel block BC2.
  • the output of the amplification transistor TA) is output to the output line RW.
  • the reading unit reads a signal of a pixel (Gb, Z2, R, Gr) in the pixel block BC2.
  • FIG. 4 is a circuit diagram included in the horizontal control unit HC.
  • FIG. 4 illustrates a part of the circuit included in the horizontal control unit HC, a part of the plurality of pixels 30, and a part of the horizontal selection line HS connected to the pixels 30 in the above-described pixel blocks BC1 and BC2. Part of the special horizontal selection line ZS and the reset voltage line HR are shown.
  • Each horizontal selection line HS is connected to selection line changeover switches SS1 to SS4 (also collectively referred to as selection line changeover switch SS) in the horizontal control section HC.
  • selection line switch SS By the selection line switch SS, each horizontal selection line HS is connected to a high voltage line SH supplied with a high voltage such as a power supply voltage VDD or a low voltage line supplied with a low voltage such as a ground voltage GND. It is connected to any of the SLs in a switchable manner.
  • the horizontal selection transistor TH1 in the pixel 30 to which the horizontal selection line HS1 is connected becomes conductive.
  • the horizontal selection transistor TH1 is turned off.
  • the special horizontal selection line ZS is connected to the special changeover switch SZ in the horizontal control unit HC.
  • the special horizontal selection line ZS is switchably connected to either the high voltage line SH or the low voltage line SL by the special changeover switch SZ.
  • the special horizontal selection line ZS is connected to the high voltage line SH, the horizontal selection transistor TH2 in the pixel 30 to which the special horizontal selection line ZS is connected becomes conductive.
  • the horizontal selection transistor TH2 is turned off.
  • each reset voltage line HR is connected to reset line changeover switches SR1 to SR4 (generically referred to as reset line changeover switch SR) in the horizontal control section HC.
  • Each reset voltage line HR is supplied with a first voltage line RR1 to which a first voltage such as a power supply voltage VDD is supplied, and a second voltage closer to the substrate voltage than the first voltage is supplied to each reset voltage line HR by the reset line changeover switch SR.
  • a third voltage line RR3 to which a third voltage closer to the substrate voltage than the second voltage is supplied.
  • the horizontal control unit HC applies one of the first voltage, the second voltage, and the third voltage to the input side of the reset transistor TR in each pixel 30 via a reset voltage line HR.
  • Each of the selection line changeover switch SS, the special changeover switch SZ, and the reset line changeover switch SR can be configured by a semiconductor switch, for example, a MOS transistor circuit.
  • a changeover switch for switching the voltage applied to each vertical selection line VS is also arranged in the vertical control unit VC, similarly to the horizontal control unit HC shown in FIG. Switching of these switches, that is, what voltage signals are sent to each of the vertical selection line VS, the horizontal selection line HS, the special horizontal selection line ZS, and the reset voltage line HR is determined by a control circuit in the control unit CU. Can be controlled by Note that the control unit CU can also control the movement of the changeover switch based on instructions from various devices and devices on which the image sensor is mounted.
  • the gate of the transfer transistor TX and the gate of the reset transistor TR in each pixel 30 shown in FIG. 3 are connected to the horizontal selection line HS or the vertical selection line VS similarly to the conventional CMOS image sensor.
  • a similar control line (not shown) is connected.
  • the control unit CU can control the conduction state of the transfer transistor TX and the reset transistor TR for each pixel 30 arranged in one row in the x direction or one column in the y direction by the control line.
  • each of the control lines is also constituted by two control lines in the horizontal and vertical directions, and each of the transfer transistor TX and the reset transistor TR is constituted by two transistors arranged in series. . Then, one of a horizontal control line and a vertical control line may be connected to each of the gates of the two transistors.
  • signals of an arbitrary number of pixels 30 in one pixel block BC connected to one readout unit are output via the output line RW and the readout unit.
  • Summing and reading are possible.
  • the imaging device 3 can be easily applied to, for example, use in a low resolution mode in which image data having a smaller number of pixels than the total number of pixels of the imaging device is output.
  • noise mixed into the signal of each pixel 30 is smoothed by adding and reading out two or more pixels 30 in one pixel block BC by a readout unit. Obtainable.
  • the plurality of pixels 30 added at the time of reading by the reading unit be pixels of the same color. Therefore, the vertical control unit VC and the horizontal control unit HC control the voltage of the control signal to the vertical selection line VS and the horizontal selection line HS to select two or more pixels 30 of the same color in one pixel block BC. Then, those signals (output of the amplification transistor TA) are output to the output line RW.
  • the clip operation pixel functions as a pixel that only outputs a fixed signal for clipping, and need not be a pixel of the same color as the readout pixel.
  • the readout pixel is a G pixel (imaging pixel) Gb arranged at the upper left in FIG. 3
  • the clipping pixel is an R pixel (imaging pixel) R arranged at the lower left in FIG. It will be described as. However, as will be described later, another arbitrary pixel 30 may be selected as the read pixel and the clip operation pixel.
  • the control unit CU including the horizontal control unit HC controls the reset line changeover switch SR so that each reset voltage line HR is supplied with the first voltage supplied with the first voltage. Connect to voltage line RR1. Then, the control unit CU turns on the reset transistor TR and the transfer transistor TX of each pixel 30 to reset the FD region and the photodiode PD to the above-described first voltage.
  • control unit CU turns off the transfer transistor TX, and performs exposure for imaging or focus detection on the photodiode PD on the image sensor 3.
  • a signal based on the charge generated in the photodiode PD by the exposure is read out using so-called correlated double sampling.
  • the control unit CU applies a high-level voltage to the horizontal selection line HS3, the horizontal selection line HS4, and the vertical selection line VS7, and controls the vertical selection transistor TV and the horizontal selection transistor TH1 of the read pixel Gb and the clip operation pixel R, respectively. Conducted state.
  • the outputs of the respective amplification transistors TA of the read pixel Gb and the clipping pixel R are output to the output line RW and are added.
  • the horizontal axis represents time
  • TX and TR represent voltages of control signals input to the gates of the transfer transistor TX and the reset transistor TR of each pixel 30.
  • the control signal is at a high level (for example, power supply voltage)
  • the transistor to which the control signal is input becomes conductive, and the control signal becomes low.
  • the level for example, the ground voltage
  • the transistor to which the control signal is input is turned off. 5
  • the HR voltage indicates a voltage supplied to the reset voltage line HR connected to each pixel 30, and the FD voltage indicates a voltage in the FD region of each pixel 30.
  • the control unit CU supplies a low-level control signal to the gates of any of the transfer transistor TX and the reset transistor TR of the read pixel Gb and the clipping pixel R. Then, the control unit CU supplies the first voltage VC1 to the reset voltage line HR of the read pixel Gb and the clip operation pixel R.
  • the FD region FD of the read pixel Gb and the clip operation pixel R has been reset to the first voltage in the above-described reset operation.
  • the voltage of the FD region FD at time t0 is uncertain due to the influence of noise or the like. is there.
  • the control unit CU applies a high-level voltage to the gate of the reset transistor TR of the read pixel Gb from time t1 to time t2, and resets the FD region FD of the read pixel Gb to the first voltage VC1.
  • the first voltage VC1 is applied to the gate of the amplification transistor TA in the read pixel Gb, and the amplification transistor TA generates an amplified signal based on the first voltage VC1, that is, a so-called dark signal in which the charge accumulated in the photodiode PD is not reflected.
  • Output This output is output to the output line RW via the vertical selection transistor TV and the horizontal selection transistor TH1.
  • the control unit CU applies a high-level signal to the gate of the reset transistor TR after time t1, and applies the second voltage to the reset voltage line HR connected to the clipping pixel R.
  • Supply VC2 As a result, the FD area FD of the clip operation pixel R is reset to the second voltage VC2. Therefore, the second voltage VC2 is applied to the gate of the amplification transistor TA in the clip operation pixel R, and the amplification transistor TA outputs an amplified signal based on the second voltage VC2. This output is output to the output line RW via the vertical selection transistor TV and the horizontal selection transistor TH1.
  • the signal of the read pixel Gb and the signal of the clipping pixel R are added as so-called source binning. Therefore, the voltage of the signal finally read from the reading unit substantially matches the higher voltage of the voltage signals when both signals before summing are read separately from the reading unit. Therefore, the second voltage VC2 applied to the reset transistor TR of the clipping pixel R is set as follows. That is, the output voltage value of the read unit when only the clipping pixel R is connected does not exceed the assumed output voltage value of the read unit when only the read pixel Gr that outputs the dark signal is connected. The second voltage VC2 is set to have a value.
  • the second voltage VC2 is set to a voltage lower (closer to the ground voltage) than the first voltage VC1.
  • the control unit CU instructs the reading unit to read a signal. In this state, the voltage applied to the input unit of the reading unit is AD-converted, and dark sampling is performed.
  • control unit CU applies a high-level voltage to the gate of the transfer transistor TX of the readout pixel Gb from the time t3 to the time t4, and causes the charges in the photodiode PD generated by the photoelectric conversion to be in the FD region.
  • the voltage supplied to the reset voltage line HR connected to the clipping pixel R is changed to the third voltage VC3.
  • the FD area FD of the clip operation pixel R is reset to the third voltage VC3.
  • the control unit CU instructs the reading unit to read a signal.
  • the voltage applied to the input unit of the reading unit is AD-converted, and signal sampling is performed.
  • the third voltage VC3 is also set as follows. That is, the third voltage VC3 is set so that the output voltage value of the readout unit to which only the clipping pixel R is connected does not exceed the assumed value of the output voltage of the readout unit to which only the readout pixel Gr is connected. Is set.
  • the third voltage VC3 is preferably lower than the second voltage VC2, and may be a voltage that is about 30 to 70% of the second voltage VC2 based on the ground voltage.
  • the amplifying transistor TA in each pixel 30 is a pMOS type, the relationship between the first voltage, the second voltage, and the third voltage is reversed.
  • the reading unit calculates a difference between the result of the signal sampling and the result of the dark sampling, and outputs the difference as a result of reading the light amount signal from the read pixel Gb. Therefore, the read signal by dark sampling can be interpreted as a correction signal for correcting the read signal by signal sampling.
  • the output read by the reading unit in each pixel block BC is output from the image sensor 3 via an output control circuit (not shown).
  • the control unit CU supplies a high-level voltage for turning on the vertical selection transistor TV to the vertical selection lines VS5 and VS7 connected to the four G pixels Gb and the two R pixels R, and supplies these pixels. Is supplied to the horizontal selection lines HS1, HS3 and HS4 connected to the horizontal selection transistor TH1.
  • a low-level voltage is supplied to the horizontal selection line HS2, special horizontal selection line ZS, and vertical selection lines VS6 and VS8 that are not connected to these pixels.
  • the pixels 30 in each pixel block BC2 only the signals from the four G pixels Gb that are readout pixels and the two R pixels R connected to the horizontal selection line HS4 are connected to the output line RW, It can be read by the reading unit.
  • the reading may be performed by using the four G pixels Gb as the read pixels and the two R pixels R connected to the horizontal selection line HS4 as the clip operation pixels.
  • the first voltage VC1 is always applied to the reset voltage lines HR1 and HR3 connected to the reset units of the four G pixels Gb, and the reset transistor TR and the transfer transistor TX are shown in FIG.
  • a high-level voltage is applied at a predetermined timing (predetermined timing of a read pixel).
  • the reset voltage line HR4 connected to the reset units of the two R pixels R connected to the horizontal selection line HS4 has the first voltage VC1 at the predetermined timing (the predetermined timing of the clip operation pixel) shown in FIG.
  • the second voltage VC2 and the third voltage VC3 are sequentially applied.
  • a high-level voltage is applied to the reset transistors TR of the two R pixels R connected to the horizontal selection line HS4 at a predetermined timing.
  • the read pixel and the clip operation pixel can be selected from pixels of the same color.
  • a high-level voltage is applied only to the vertical selection line VS5
  • a low-level voltage is applied to the other vertical selection lines VS
  • a high-level voltage is applied to the horizontal selection lines HS1 and HS3.
  • a low-level voltage is applied to the horizontal selection lines HS2 and HS4.
  • only the signals of the two G pixels Gb connected to the vertical selection line VS5 can be connected to the output line RW.
  • the horizontal control unit HC supplies a signal supplied to the reset voltage line HR and the horizontal selection line HS as follows. Control the level.
  • the first voltage VC1 is always supplied to the reset voltage line HR1 according to the timing chart of FIG.
  • the first voltage VC1, the second voltage VC2, and the third voltage VC3 are sequentially supplied to the reset voltage line HR3 according to the timing, and the gates of the reset transistor TR and the transfer transistor TX are appropriately set to a high level according to the timing. Supply level voltage.
  • reading can be performed using the G pixel Gb connected to the reset voltage line HR1 as a read pixel and the G pixel Gb connected to the reset voltage line HR3 as a clip operation pixel.
  • the G pixel Gb is the readout pixel
  • the G pixel Gr, the R pixel R, the B pixel B, or the special pixel ZZ can be similarly used as the readout pixel.
  • the clip operation pixel a pixel of the same color as the readout pixel can be used, or a pixel of a different color from the readout pixel can be used.
  • a special horizontal pixel connected to the special pixel ZZ is used instead of the horizontal selection line HS in order to output a signal of the special pixel ZZ to the output line RW.
  • a high-level voltage is applied to the selection line ZS.
  • a part of the B pixel B having high sensitivity to blue light is replaced by the special pixels Z1 and Z2, but the read operation from the B pixel B in the pixel block BC2 is performed. Can be performed in substantially the same manner as the above-described read operation from the G pixel Gr.
  • a horizontal selection line HS1 a special horizontal selection line ZS
  • a vertical selection line VS6 a vertical selection line A high-level voltage is applied to the line VS8. Then, a low-level voltage is applied to the other horizontal selection lines HS and vertical selection lines VS.
  • a high-level voltage is applied to the horizontal selection line HS2 instead of the special horizontal selection line ZS, and a predetermined voltage is applied to the reset voltage line HR2 in accordance with the timing shown in FIG.
  • Two G pixels Gr connected to the horizontal selection line HS2 can be used as clip operation pixels.
  • the horizontal selection line HS3 arranged in parallel with the special horizontal selection line ZS is not connected to the special horizontal selection transistor TH2 in the special pixels Z1 and Z2. Therefore, when reading the signal of the B pixel B in the pixel block BC2, regardless of what signal the horizontal control unit HC sends to the horizontal selection line HS3, the signal read from the B pixel B includes the special pixels Z1 and Z2. No signal is mixed. However, since the horizontal selection line HS3 is shared by the other pixel blocks BC such as the pixel block BC1 adjacent to the pixel block BC2 in the x direction, the signal applied to the horizontal selection line HS3 is not used by the other pixel blocks BC. It is preferable to add a signal suitable for reading the data.
  • the signal of the special pixel ZZ can be read by using the special pixel ZZ as a read pixel and the other imaging pixel 30c as a clip operation pixel.
  • the special pixel Z2 in the region PB is read out as a pixel to be read and the G pixel Gr in the region PB is read out as a clip operation pixel
  • a high level is applied to the vertical selection line VS8, horizontal selection line HS4, and special horizontal selection line ZS. Apply voltage.
  • a low-level voltage is applied to the other vertical selection lines VS and horizontal selection lines HS.
  • the signal of the special pixel Z2 in the area PB and the signal of the G pixel Gr in the area PB can be connected to the output line RW. Then, similarly to the above example, a predetermined voltage is applied to the reset voltage line HR or the like so that the special pixel Z2 in the region PB becomes a read pixel and the G pixel Gr in the region PB becomes a clip operation pixel. What is necessary is just to perform the correlation double sampling mentioned above.
  • a signal of each pixel 30 in each pixel block BC is output to an output line RW provided in each pixel block BC, and is read by a reading unit.
  • the vertical selection line VS, the horizontal selection line HS, and the special horizontal selection line ZS may be shared by a plurality of pixel blocks BC even when reading out pixel blocks other than the pixel block BC2.
  • the horizontal selection lines HS1 to HS4 may be connected to each pixel 30 of another pixel block BC arranged in the x direction with respect to the pixel block BC2, like the pixel block BC1.
  • the vertical selection lines VS5 to VS8 may be connected to each pixel 30 of another pixel block BC arranged in the y direction with respect to the pixel block BC2.
  • the order of reading the signals of the special pixel ZZ and the imaging pixels (Gb, Gr, R, B) is arbitrary.
  • the control unit CU first selects the special pixel ZZ via the vertical selection line VS and the horizontal selection line HS, the reading unit reads the output signal, and thereafter, the imaging pixels (Gb, Gr, R, B). ), And the reading unit reads the output signal.
  • the signal of the special pixel ZZ is used. Is shorter than the time required to read the signals of the imaging pixels. That is, the reading of the signal of the special pixel ZZ can be performed faster than the reading of the signal of the imaging pixel 30c.
  • the control unit 4 focuses by reading the signal of the special pixel ZZ before reading the signal of the imaging pixels (Gb, Gr, R, B). Detection can be performed at high speed.
  • two readout units may be provided in one pixel block BC. By connecting two readout units to one output line RW, each of the two readout units may read out the signal of the special pixel ZZ and the signal of the imaging pixel (Gb, Gr, R, B).
  • the reading unit can read the signal of the special pixel ZZ and the signal of the imaging pixel (Gb, Gr, R, B) under conditions such as the optimum reading gain.
  • a high-level signal (transfer signal) is not applied to the gate of the transfer transistor TX in the clip operation pixel. Therefore, the charge (photoelectric signal) generated by the exposure is stored in the photodiode PD in the pixel used as the clip operation pixel. Therefore, after the reading by the combination of the reading pixel and the clipping pixel described above is completed, at least one of the pixels used as the clipping pixel can be set as the reading pixel and the signal can be read.
  • the voltage applied to the reset portion (reset transistor TR) of the clip operation pixel may be the first voltage VC1 or the second voltage VC2.
  • the voltage source connected to the reset voltage line HR by the reset line changeover switch SR in the horizontal control unit HC is the first voltage line RR1, the second voltage closer to the substrate voltage than the first voltage.
  • the number of the supplied second voltage lines RR2 may be two.
  • the HR voltage (the voltage supplied to the reset voltage line HR connected to the clipping pixel) in the case of the clipping pixel shown in FIG. 5 is the first voltage VC1 from time t0 to time t1, and After t1, the second voltage VC2 may be used. In this case, the second voltage VC2 may be about 20 to 40% of the first voltage VC1 based on the ground voltage.
  • the read pixel can be interpreted as the first pixel.
  • a clip operation pixel can be interpreted as a second pixel.
  • the charge photoelectrically converted by the photodiode PD is transferred and stored therein, and thus can be interpreted as a storage unit.
  • the FD region FD of the readout pixel first pixel
  • the FD region FD of the clipping pixel second pixel
  • the pixels 30 that are added and read by source binning may be a plurality of read pixels only, without using the clip operation pixels. This can be realized by not selecting a pixel used as a clip operation pixel in the above-described readout example. Specifically, at the time of correlated double sampling, the clip operation pixel is not selected by the vertical selection line VS, the horizontal selection line HS, and the special horizontal selection line ZS, or various reset voltages are applied to the clip operation pixel at a predetermined timing. Alternatively, a signal for controlling the reset transistor TR may not be sent.
  • any one or more of the plurality of pixels 30 read out in total can be interpreted as the first pixel, and one or more of the pixels other than the first pixel can be interpreted as the second pixel.
  • the voltage generated in the FD region FD of the first pixel to which the charge generated by the photodiode PD has been transferred is the first voltage
  • the voltage generated in the FD region FD of the second pixel to which the charge generated by the photodiode PD has been transferred is a first voltage. It can also be interpreted as the second voltage.
  • FIG. 6 is a diagram showing a cross section of a pixel 30 portion of the image sensor 3 of the present embodiment.
  • FIG. 6 shows only a part of the cross section of the entire image sensor 3.
  • the z direction and the z direction shown in FIG. 6 are the same as the respective directions shown in FIG.
  • the image sensor 3 is a so-called back-illuminated image sensor.
  • the image sensor 3 photoelectrically converts light incident from above on the paper.
  • the imaging device 3 includes a first semiconductor substrate 7 and a second semiconductor substrate 8.
  • the image sensor 3 has the plurality of pixels 30.
  • One pixel 30 includes a pixel upper portion 30 x provided on the first semiconductor substrate 7 and a pixel lower portion 30 y provided on the second semiconductor substrate 8.
  • One pixel upper part 30x includes one micro lens 74, one color filter 73, the light receiving part 31 of one photodiode PD, and the like.
  • the first semiconductor substrate 7 includes a light receiving layer 71 including the light receiving portion 31 of the photodiode PD included in the pixel upper part 30x, and a wiring layer 72 on which transistors such as the transfer transistor TX and the amplification transistor TA are formed.
  • the light receiving layer 71 is arranged on the opposite side (back side) of the first semiconductor substrate 7 from the wiring layer 72.
  • a plurality of light receiving sections 31 are two-dimensionally arranged. Since the pixel upper part 30x includes the light receiving part 31 which is a part for photoelectrically converting incident light, it can be interpreted as an imaging part.
  • a vertical selection transistor TV On the second semiconductor substrate 8, a vertical selection transistor TV, a horizontal selection transistor TH1, a special horizontal selection transistor TH2, a vertical selection line VS, a horizontal selection line HS, a special horizontal selection line ZS included in the pixel lower portion 30y, A current source CS and the like are arranged.
  • a plurality of bumps 75 are arranged on the surface of the wiring layer 72.
  • a plurality of bumps 76 corresponding to the plurality of bumps 75 are arranged.
  • the plurality of bumps 75 and the plurality of bumps 76 are joined to each other.
  • the first semiconductor substrate 7 and the second semiconductor substrate 8 are electrically connected via the plurality of bumps 75 and the plurality of bumps 76, that is, the first semiconductor substrate 7 and the second semiconductor substrate 8 are stacked. Have been. Note that since the reading unit that reads signals from the plurality of pixels 30 is provided on the second semiconductor substrate 8, it can be interpreted that the reading unit is stacked on the imaging unit provided on the first semiconductor substrate 7. .
  • the configuration of the circuit elements arranged on the first semiconductor substrate 7 and the second semiconductor substrate 8 described above is merely an example, and some of the components are the first semiconductor substrate 7 and the second semiconductor substrate 8. May be arranged in either of them.
  • the special horizontal selection line ZS may be formed on the first semiconductor substrate 7, and the read section and the current source CS may be arranged on the second semiconductor substrate 8.
  • the vertical control unit VC and the horizontal control unit HC may be arranged on either the first semiconductor substrate 7 or the second semiconductor substrate 8. However, if a large number of circuit elements are arranged on the first semiconductor substrate 7, the area or volume for disposing the light receiving unit 31 on the first semiconductor substrate 7 cannot be sufficiently secured. Preferably, it is arranged on the substrate 8.
  • the color filter 73 of each pixel 30 is provided with a color filter that matches the spectral sensitivity characteristics of each pixel. Further, the color filter 73 is also arranged in the special pixel ZZ of the pixels 30. When the special pixel ZZ is an AF pixel, a G color filter is provided as the color filter 73. Note that the color filter 73 provided in the special pixel ZZ may be a filter that transmits the entire wavelength range of the incident light. Further, the color filter 73 provided in the special pixel ZZ may be a color filter 73 having a different spectral characteristic from any of the color filters 73 provided in the imaging pixel 30c.
  • the color filter 73 When the special pixel ZZ is a pixel for receiving infrared light, the color filter 73 has a high infrared light transmittance and a low visible light transmittance. When the special pixel ZZ is a pixel for receiving visible light, the color filter 73 has a high transmittance over the entire visible light wavelength range.
  • the sensitivity of the special pixel ZZ may be made different from the sensitivity of the imaging pixel 30c by making the average transmittance of the color filter 73 of the special pixel ZZ different from the average transmittance of the color filter 73 of the imaging pixel 30c.
  • the average transmittance refers to the average of the transmittance of all the wavelengths of light that is photoelectrically converted by the light receiving unit 31.
  • the sensitivity of the special pixel ZZ is determined by making the area of the light receiving section 31 of the special pixel ZZ different from the area of the light receiving section 31 of the imaging pixel 30c or changing the condition of ion implantation into the light receiving section 31. The sensitivity may be different.
  • FIG. 7 is a diagram illustrating an example where the special pixel ZZ is an AF pixel.
  • the second semiconductor substrate 8 is omitted from the cross-sectional view of the imaging device 3 shown in FIG.
  • the special pixel Z ⁇ b> 1 is provided with a light shielding unit 75 ⁇ / b> R that shields the right side of the light receiving unit 31 at the boundary between the color filter 73 and the first semiconductor substrate 7.
  • the special pixel Z2 is provided with a light shielding portion 75L that shields the left side of the light receiving portion 31 from light at the boundary.
  • the special pixel Z1 Of the light incident on the special pixel Z1, the light LL that is incident in the ⁇ x direction with respect to the direction PL perpendicular to the incident surface of the imaging element 3 is shielded by the light shielding unit 75R.
  • the light LR incident obliquely in the + x direction with respect to the direction PL perpendicular to the incident surface of the imaging element 3 is shielded by the light shielding portion 75L.
  • the special pixels Z1 and Z2 have reduced sensitivity to light incident from different incident directions, and conversely, have relatively higher sensitivity to light incident from different incident directions.
  • the special pixels Z1 and Z2 are elements having high sensitivity to light passing through different positions on the pupil plane of the image pickup optical system 2, so that the image plane phase difference Functions as a pixel for focus detection.
  • the positions at which the light shielding portions 75R and 75L are provided are not limited to the above-described boundary between the color filter 73 and the first semiconductor substrate 7, but are provided anywhere between the microlens 74 and the first semiconductor substrate 7. Just do it.
  • the arrangement of the pixels 30 is not necessarily limited to the Bayer arrangement.
  • the horizontal selection line HS and the special horizontal selection line ZS may extend not in the long side direction but in the short side direction of the image sensor 3, and the vertical selection line VS is not in the short side direction of the image sensor 3 but in the long side. It may extend in the direction.
  • the horizontal selection line HS, the special horizontal selection line ZS, and the vertical selection line VS that control the output of the signal of each pixel 30 always extend in the horizontal direction (x direction) and the vertical direction (y direction). It is not necessary.
  • the horizontal selection line HS, the special horizontal selection line ZS, and the vertical selection line VS may not be shared by the plurality of pixels 30.
  • the special pixel ZZ may incorporate therein an amplifier circuit for increasing the signal output, for example, about twice.
  • the value may be increased by adding an offset to the output signal from the special pixel ZZ.
  • the total number of the imaging pixels 30c and the B pixels B in each pixel block BC varies depending on whether or not the pixel block BC includes the special pixel ZZ. Therefore, when performing the above-described binning reading, the magnitude of the addition signal of the pixel block BC may also vary depending on whether or not the pixel block BC includes the special pixel ZZ.
  • a correction circuit for increasing or decreasing the addition signal of the pixel block BC including the special pixel ZZ according to the number of the special pixels ZZ included in the pixel block BC may be provided.
  • This correction circuit may be provided in the pixel block BC, or may be provided in the imaging device 3 other than the pixel block BC. Alternatively, this correction may be performed by the control unit 4 instead of providing a correction circuit in the image sensor 3.
  • the pixel block BC1 does not include the special pixel ZZ, but includes four G pixels Gb, G pixels Gr, B pixels B, and R pixels R each.
  • the pixel block BC2 includes two special pixels ZZ (Z1, Z2), and includes four G pixels Gb, G pixels Gr, and R pixels R, but two B pixels B. Only included. Therefore, when performing binning reading of the B pixel B in the pixel block BC2, the addition signal is multiplied by (4/2). This makes it possible to make the addition signal at the time of binning readout of the B pixel B substantially equal between the pixel block BC1 and the pixel block BC2.
  • the image sensor 3 of the above embodiment has a first pixel and a second pixel.
  • the first pixel includes a photodiode (first photoelectric conversion unit) PD that photoelectrically converts light to generate a charge, an FD region (first storage unit) FD that stores charge generated by the photodiode PD, and
  • the second pixel includes a selection transistor (first output unit) TH1 that outputs a first signal based on the voltage of the FD region FD, and the second pixel photoelectrically converts light to generate a charge (second photoelectric conversion unit).
  • the image pickup device 3 of the above embodiment further includes an output line RW to which the selection transistor TH1 of the first pixel and the selection transistor TH1 or TH2 of the second pixel are connected, and the first signal and the second signal are output.
  • a control unit CU that controls the voltage of the FD region FD of the first pixel to a first voltage, and controls the voltage of the FD region FD of the second pixel to a second voltage or a first voltage different from the first voltage. I have. With such a configuration, the output of any one or a plurality of pixels 30 can be selected from the plurality of pixels connected to the output line RW and output to the output line RW. doing.
  • control unit CU can control the second storage unit to the second voltage while the first output unit outputs the first signal. Accordingly, even when the first signal has an abnormal value exceeding a predetermined range, it is possible to prevent an excessive current from being generated in the current source IS, and to prevent damage to the image sensor 3.

Landscapes

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  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

撮像素子は、第１光電変換部、第１光電変換部が生成した電荷を蓄積する第１蓄積部、および第１蓄積部の電圧に基づく第１信号を出力する第１出力部を有する第１画素と、第２光電変換部、第２光電変換部が生成した電荷を蓄積する第２蓄積部、および第２蓄積部の電圧に基づく第２信号を出力する第２出力部を有する第２画素と、第１出力部と第２出力部とが接続され第１信号および第２信号が出力される出力線と、第１蓄積部の電圧を第１電圧に制御可能であり、第２蓄積部の電圧を第１電圧と異なる第２電圧または第１電圧に制御可能な制御部と、を備える。

Description

撮像素子および撮像装置
　本発明は、撮像素子および撮像装置に関する。
　従来、画素の一部を、撮像レンズにより形成される像の焦点を検出する素子として使用する撮像素子が知られている（例えば特許文献１）。焦点検出に用いられる画素と撮像に用いられる画素とでは出力される信号の値が異なる。
日本国特開２０１４－１０３５２５号公報
　本発明の第１の態様によると、撮像素子は、光を光電変換して電荷を生成する第１光電変換部、前記第１光電変換部で生成された電荷を蓄積する第１蓄積部、および前記第１蓄積部の電圧に基づく第１信号を出力する第１出力部を有する第１画素と、光を光電変換して電荷を生成する第２光電変換部、前記第２光電変換部で生成された電荷を蓄積する第２蓄積部、および前記第２蓄積部の電圧に基づく第２信号を出力する第２出力部を有する第２画素と、前記第１出力部と前記第２出力部とが接続され、前記第１信号および前記第２信号が出力される出力線と、前記第１蓄積部の電圧を第１電圧に制御可能であり、前記第２蓄積部の電圧を前記第１電圧と異なる第２電圧または前記第１電圧に制御可能な制御部と、を備える。
　本発明の第２の態様によると、撮像装置は、第１の態様による撮像素子と、前記第１信号に基づいて画像データを生成する生成部と、を備える。
撮像装置の構成を模式的に示す断面図。 撮像素子を撮像面側から見た平面図。図２（ａ）は撮像素子の全体図であり、図２（ｂ）はその一部を拡大した図。 撮像素子の画素の一部および読み出し回路の回路図。 撮像素子の制御部の回路図。 撮像素子の動作例を示すタイミングチャート。 撮像素子の断面図。 撮像画素および焦点検出用画素の断面図。
（撮像装置の実施形態）
　図１は、第１の実施の形態に係る撮像素子を用いた撮像装置の構成を模式的に示す断面図である。撮像装置１は、撮像光学系２、撮像素子３、制御部４、レンズ移動部５、および表示部６を備える。
　撮像光学系２は、撮像素子３の撮像面に被写体像を結像させる。撮像光学系２は、レンズ２ａ、フォーカシングレンズ２ｂ、およびレンズ２ｃから成る。フォーカシングレンズ２ｂは、撮像光学系２の焦点調節を行うためのレンズである。フォーカシングレンズ２ｂは、光軸Ｚ方向に移動可能に構成されている。
　レンズ移動部５は、不図示のアクチュエータを有する。レンズ移動部５は、このアクチュエータにより、フォーカシングレンズ２ｂを光軸Ｚ方向に移動させる。撮像素子３は、被写体像を撮像して信号を出力する。撮像素子３は、撮像画素とＡＦ画素（焦点検出画素）とを有する。撮像画素は、画像生成に用いる信号（画像信号）を出力する。ＡＦ画素は、焦点検出に用いる信号（焦点検出信号）を出力する。制御部４は、撮像素子３等の各部を制御する。制御部４は、撮像素子３により出力された画像信号に画像処理等を施して画像データを生成する。制御部４は、不図示の記録媒体に画像データを記録したり、表示部６に画像データに基づく画像を表示したりする。制御部４は、画像信号に基づいて画像を生成する生成部と解釈することもできる。表示部６は、例えば液晶パネル等の表示部材を有する表示装置である。
　また、制御部４は、公知の位相差検出方式により、撮像光学系２の自動焦点調節（ＡＦ）に必要な焦点検出処理を行う。具体的に、制御部４は、撮像光学系２による像が撮像素子３の撮像面上に結像するためのフォーカシングレンズ２ｂの合焦位置を検出する。制御部４は、撮像素子３から出力される一対の焦点検出信号に基づき、第１及び第２の像の像ズレ量を検出する。制御部４は、検出した像ズレ量に基づいて、フォーカシングレンズ２ｂの現在の位置と合焦位置とのずれ量（デフォーカス量）を算出する。フォーカシングレンズ２ｂがデフォーカス量に応じて駆動されることにより、焦点調節が自動で行われる。
（撮像素子の実施形態）
　図２（ａ）は、本発明の実施形態の撮像素子３を撮像面側から、すなわち図１の－Ｚ側から見た図である。撮像素子３は、図２のｘ方向およびｙ方向に配列される複数の画素３０を有している。図２では一部を省略して描いているが、画素３０は、ｘ方向およびｙ方向にそれぞれ例えば１０００個以上に渡って多数配列されていてもよい。
　複数の画素３０が配列された領域（撮像領域）の、図中の左端には水平制御部ＨＣが設けられ、図中の上端には垂直制御部ＶＣが設けられている。水平制御部ＨＣと垂直制御部ＶＣを合わせて、制御部ＣＵとも呼ぶ。
（画素ブロックの構成）
　撮像素子３は、複数の画素ブロックＢＣを有する。図２では、１つの画素ブロックＢＣは、破線で示した境界線ＢＢにより囲まれる領域に、ｘ方向およびｙ方向に配列された複数の画素３０を有する。境界線ＢＢで囲まれた領域は１つの画素ブロックＢＣを構成する。各画素ブロックＢＣのそれぞれの中の複数の画素３０は、後述するようにそれぞれの出力部が１つの出力線に接続され、各画素３０が１つの読出部に接続されている。なお、画素ブロックＢＣのそれぞれの中の複数の画素３０は、複数の出力線に接続され、複数の読出部に接続されていてもよい。
　図２では、説明を容易にするために１つの画素ブロックＢＣに相当する部分にハッチング付している。ただし、破線で示した各境界線ＢＢにより囲まれる各領域がそれぞれ画素ブロックＢＣである。複数の画素３０は分割されて、複数の画素ブロックＢＣの中に配列されている。
　図２に示した例の場合、ｘ方向に４個およびｙ方向に４個配列される計１６個の画素３０が、１つの画素ブロックＢＣを構成している。１つの画素ブロックＢＣ内のｘ方向およびｙ方向の画素の配列数は、４個に限られるものではなく、６個や８個等の他の数であってもよい。ｘ方向とｙ方向で配列数が異なっていてもよい。
　また、画素ブロックＢＣの外郭形状は図２に示した長方形に限られるものではなく、複数の画素３０を包含する任意の形状であってもよい。この場合、境界線ＢＢの形状は単純な直線ではなく、複数の直線が折れ曲がって接続された形状になる。
　図２（ｂ）は、図２（ａ）に示した画素ブロックＢＣのうち、ｘ方向に隣接する２つの画素ブロックＢＣ１および画素ブロックＢＣ２を拡大して示す図である。図２（ｂ）に示したとおり、複数の画素３０には、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる分光特性を有する３つのカラーフィルタ（色フィルタ）のいずれかが設けられる。Ｒのカラーフィルタは主に赤色の波長域の光を透過し、Ｇのカラーフィルタは主に緑色の波長域の光を透過し、Ｂのカラーフィルタは主に青色の波長域の光を透過する。画素は、配置されたカラーフィルタによって異なる分光特性を有する。画素３０には、赤（Ｒ）の光に感度を有する画素（以下、Ｒ画素Ｒと称する）と、緑（Ｇ）の光に感度を有する画素（以下、Ｇ画素Ｇと称する）と、青（Ｂ）の光に感度を有す画素（以下、Ｂ画素Ｂと称する）とがある。これらの画素３０は、いわゆるベイヤー配列で配列されている。Ｇ画素ＧｂはＢ画素Ｂと同じｙ方向に配置されたＧ画素であり、Ｇ画素ＧｒはＲ画素Ｒと同じｙ方向に配置されたＧ画素である。
　画素ブロックＢＣ１は、ベイヤー配列で配列された、各４個のＧ画素Ｇｂ、Ｇ画素Ｇｒ、Ｒ画素Ｒ、Ｂ画素Ｂを有する。これらの画素３０は、いずれも撮像素子３の撮像面に形成された光学像の撮像のために使用される撮像画素Ｇｂ、Ｇｒ、Ｒ、Ｂ（以下、総称して撮像画素３０ｃとも呼ぶ）である。
　画素ブロックＢＣ２は、その内部の画素３０の配列は画素ブロックＢＣ１とほぼ同様であるが、画素ブロックＢＣ１ではＢ画素Ｂが配置されている箇所の一部の画素が、上述の撮像画素３０ｃとは異なる特殊画素Ｚ１およびＺ２（総称して、特殊画素ＺＺとも呼ぶ）に置き換わっている。
　特殊画素ＺＺは、例えば、ＡＦ画素であり、その構成については後述する。
　特殊画素ＺＺは、ＡＦ画素に限らず、感度が上述の撮像画素３０ｃのいずれとも異なる画素であってもよい。また、分光特性が上述の撮像画素３０ｃのいずれとも異なるカラーフィルタを有する画素であってもよい。
　画素ブロックＢＣ２は、複数の画素３０として特殊画素ＺＺを少なくとも１つ含み、撮像画素３０ｃを複数有する。
　複数の画素ブロックＢＣのうち少なくとも１つの画素ブロックＢＣは、画素ブロックＢＣ２のように少なくとも１つの特殊画素ＺＺと複数の撮像画素３０ｃで構成される。撮像素子３の複数の画素ブロックＢＣが全て特殊画素ＺＺを含む画素ブロックＢＣ２で構成されていてもよい。撮像素子３の複数の画素ブロックＢＣのうち少なくとも一つが特殊画素ＺＺを含む画素ブロックＢＣ２、他の画素ブロックＢＣが全て撮像画素３０ｃで構成される画素ブロックＢＣであってもよい。
　図２（ａ）に示した垂直制御部ＶＣからは、各画素３０に設けられた後述する選択部ＴＶ（図３に図示）に接続されている垂直選択線ＶＳ１～ＶＳ８（総称して、垂直選択線ＶＳとも呼ぶ）がｙ方向に延びている。水平制御部ＨＣからは、各撮像画素３０ｃに設けられた後述する選択部ＴＨ２（図３に図示）に接続されている水平選択線ＨＳ１～ＨＳ４（総称して、水平選択線ＨＳとも呼ぶ）がｘ方向に延びている。水平制御部ＨＣからは、各特殊画素Ｚ１およびＺ２の後述する選択部に接続されている特殊水平選択線ＺＳもｘ方向に延びている。
　水平制御部ＨＣからは、各画素３０の後述するリセット部に接続されているリセット電圧線ＨＲ１～ＨＲ４（総称して、リセット電圧線ＨＲとも呼ぶ）がｘ方向に延びている。
　図２（ｂ）に示したとおり、垂直選択線ＶＳ１～ＶＳ８のそれぞれは、ｙ方向に並ぶ複数の画素３０で共用されており、水平選択線ＨＳ１～ＨＳ４のそれぞれは、ｘ方向に並ぶ複数の撮像画素３０ｃで共用されている。特殊水平選択線ＺＳは、ｘ方向に並ぶ複数の特殊画素ＺＺで共用されている。リセット電圧線ＨＲ１～ＨＲ４のそれぞれは、ｘ方向に並ぶ複数の画素３０で共用されている。
　図３は、図２（ｂ）に示した画素ブロックＢＣ２内の右下にある、２点鎖線で囲った領域ＰＢ内の４つの画素３０（縦方向に２個、横方向に２個配列）について、その電気回路の概要を示す図である。この４つの画素３０は、図２（ｂ）の領域ＰＢ内に示したとおり、左上がＧ画素Ｇｂ、右上が特殊画素Ｚ２、左下がＲ画素Ｒ、右下がＧ画素Ｇｒである。
　４つの画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）は、いずれも基本的には４トランジスタ型のＣＭＯＳ型撮像素子であるが、後述するとおり、いわゆる選択トランジスタの構成が通常の４トランジスタ型のＣＭＯＳ型撮像素子とは異なっている。
　各画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）において、光電変換部であるフォトダイオードＰＤは入射光を光電変換して電荷を生成し、生成した電荷を一時的に蓄積する。転送トランジスタＴＸは、不図示の転送制御線よりそのゲートに送られる転送信号に基づいて、フォトダイオードＰＤに蓄積された電荷を、容量ＣＣが形成されるフローティングデフュージョン（ＦＤ）領域ＦＤに転送する。増幅トランジスタＴＡは、転送された電荷によりＦＤ領域ＦＤに生じた電圧がそのゲートに印加されることにより、フォトダイオードＰＤで生成された電荷に応じた信号を出力する。
　増幅トランジスタＴＡの入力側（ドレイン）には、電源電圧ＶＤＤが印加されている。ＦＤ領域ＦＤを所定の電圧にリセットするためのリセットトランジスタＴＲが設けられている。リセットトランジスタＴＲの入力側（ドレイン）は、リセット電圧線ＨＲ３またはＨＲ４に接続され、水平制御部ＨＣからリセット電圧線ＨＲを介して後述する所定の電圧が供給される。
　各画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）の増幅トランジスタＴＡの出力側（ソース側）は、垂直選択トランジスタＴＶの入力側に接続されている。垂直選択トランジスタＴＶのゲートには、垂直選択線ＶＳ７またはＶＳ８が接続されており、図２（ａ）に示した垂直制御部ＶＣから送られてくる制御信号により、垂直選択トランジスタＴＶが導通または非導通となるように制御される。
　撮像画素（Ｇｂ，Ｒ，Ｇｒ）の垂直選択トランジスタＴＶの出力側は、水平選択トランジスタＴＨ１の入力側に接続されている。すなわち、垂直選択トランジスタＴＶと水平選択トランジスタＴＨ１は、直列に配置されている。水平選択トランジスタＴＨ１のゲートは、水平選択線ＨＳ３またはＨＳ４に接続されており、図２（ａ）に示した水平制御部ＨＣから送られてくる制御信号により、水平選択トランジスタＴＨ１が導通または非導通となる。
　実施形態の撮像素子３の撮像画素（Ｇｂ，Ｒ，Ｇｒ）において、増幅トランジスタＴＡ、垂直選択トランジスタＴＶ、および水平選択トランジスタＴＨ１を一体として、あるいはそのいずれかを、出力部と解釈することができる。
　一方、特殊画素Ｚ２においては、垂直選択トランジスタＴＶの出力側は、特殊水平選択トランジスタＴＨ２の入力側に接続されている。特殊水平選択トランジスタＴＨ２のゲートは、特殊水平選択線ＺＳに接続されており、図２（ａ）に示した水平制御部ＨＣから送られてくる制御信号により、特殊水平選択トランジスタＴＨ２が導通または非導通となる。
　実施形態の撮像素子３の特殊画素Ｚ２の増幅トランジスタＴＡ、垂直選択トランジスタＴＶ、および特殊水平選択トランジスタＴＨ２を一体として、あるいはそのいずれかを、出力部と解釈することができる。
　画素ブロックＢＣ２内の撮像画素（Ｇｂ，Ｒ，Ｇｒ）の水平選択トランジスタＴＨ１の出力部、および画素ブロックＢＣ２内の特殊画素Ｚ２内の特殊水平選択トランジスタＴＨ２の出力部は、いずれも１つの出力線ＲＷに接続されている。そして、出力線ＲＷは、画素３０の信号を読み出す読出部に接続されている。読出部は、例えば、画素３０から出力されるアナログ信号をデジタル信号に変換するＡＤ変換部ＡＤＣを有する。また出力線ＲＷは、各画素３０に電流を供給する電流源ＣＳと接続されている。
　制御部ＣＵは、垂直選択線ＶＳおよび水平選択線ＨＳへの制御信号の電圧を制御することにより、画素ブロックＢＣ２内の任意の１つ以上の画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）の信号（増幅トランジスタＴＡの出力）を出力線ＲＷに出力させる。読出部は、画素ブロックＢＣ２内の画素（Ｇｂ，Ｚ２，Ｒ，Ｇｒ）の信号を読み出す。
　図４は、水平制御部ＨＣに含まれる回路図である。図４には、水平制御部ＨＣに含まれる回路の一部と、複数の画素３０の一部と、上述の画素ブロックＢＣ１，ＢＣ２内の画素３０に接続される水平選択線ＨＳの一部、特殊水平選択線ＺＳ、およびリセット電圧線ＨＲの一部が示されている。
　それぞれの水平選択線ＨＳは、水平制御部ＨＣにおいて選択線切替スイッチＳＳ１～ＳＳ４（総称して、選択線切替スイッチＳＳとも言う）に接続されている。選択線切替スイッチＳＳにより、それぞれの水平選択線ＨＳは、例えば電源電圧ＶＤＤ等の高電圧が供給されている高電圧線ＳＨか、例えば接地電圧ＧＮＤ等の低電圧が供給されている低電圧線ＳＬかのいずれかに、切替可能に接続される。
　例えば、水平選択線ＨＳ１が、高電圧線ＳＨに接続された場合、水平選択線ＨＳ１が接続される画素３０内の水平選択トランジスタＴＨ１は導通状態となる。水平選択線ＨＳ１が、低電圧線ＳＬに接続された場合、その水平選択トランジスタＴＨ１は非導通状態となる。
　特殊水平選択線ＺＳは、水平制御部ＨＣにおいて特殊切替スイッチＳＺに接続されている。特殊切替スイッチＳＺにより、特殊水平選択線ＺＳは、高電圧線ＳＨか低電圧線ＳＬかのいずれかに、切替可能に接続される。例えば、特殊水平選択線ＺＳが、高電圧線ＳＨに接続された場合、特殊水平選択線ＺＳが接続される画素３０内の水平選択トランジスタＴＨ２は導通状態となる。特殊水平選択線ＺＳが、低電圧線ＳＬに接続された場合、その水平選択トランジスタＴＨ２は非導通状態となる。
　一方、それぞれのリセット電圧線ＨＲは、水平制御部ＨＣにおいてリセット線切替スイッチＳＲ１～ＳＲ４（総称して、リセット線切替スイッチＳＲとも言う）に接続されている。リセット線切替スイッチＳＲにより、それぞれのリセット電圧線ＨＲは、例えば電源電圧ＶＤＤ等の第１電圧が供給されている第１電圧線ＲＲ１、第１電圧より基板電圧に近い第２電圧が供給されている第２電圧線ＲＲ２、または第２電圧より基板電圧に近い第３電圧が供給されている第３電圧線ＲＲ３のいずれかに、切替可能に接続される。
　水平制御部ＨＣにより、各画素３０内のリセットトランジスタＴＲの入力側には、リセット電圧線ＨＲを介して、第１電圧、第２電圧、または第３電圧のいずれかが印加される。
　選択線切替スイッチＳＳ、特殊切替スイッチＳＺ、リセット線切替スイッチＳＲは、いずれも、半導体スイッチ、たとえばＭＯＳトランジスタ回路で構成することができる。
　図示は省略するが、垂直制御部ＶＣ内にも、図４に示した水平制御部ＨＣと同様に、各垂直選択線ＶＳに印加する電圧を切替える切替スイッチが配置されている。
　これらの各スイッチの切替え、すなわち垂直選択線ＶＳ、水平選択線ＨＳ、特殊水平選択線ＺＳ、およびリセット電圧線ＨＲのそれぞれにどのような電圧の信号を送るかは、制御部ＣＵ内の制御回路により制御することができる。
　なお、制御部ＣＵは、撮像素子が実装される各種装置、機器からの指示に基づき切替スイッチを移動制御することもできる。
　図示は省略するが、図３に示した各画素３０内の転送トランジスタＴＸのゲート、およびリセットトランジスタＴＲのゲートには、従来のＣＭＯＳ型撮像素子と同様に、水平選択線ＨＳまたは垂直選択線ＶＳと同様の不図示の制御線が接続されている。そして、制御部ＣＵは、この制御線によりｘ方向に１行またはｙ方向に１列に並ぶ画素３０毎に転送トランジスタＴＸ、およびリセットトランジスタＴＲの導通状態を制御することができる。
　あるいは、転送トランジスタＴＸおよびリセットトランジスタＴＲの制御を、画素３０毎に行う構成としてもよい。このためには、例えば、それぞれの制御線についても水平方向および垂直方向の２方向の制御線からなる構成とし、転送トランジスタＴＸおよびリセットトランジスタＴＲのそれぞれを直列で配置された２つのトランジスタで構成する。そして、２つのトランジスタのゲートのそれぞれに、水平方向の制御線および垂直方向の制御線のいずれかを接続すればよい。
　本実施形態の撮像素子３においては、後述するように１つの読出部に接続されている１つの画素ブロックＢＣ内の任意の数の画素３０の信号を、出力線ＲＷおよび読出部を介して、合算して読み出すこと（ビニング読出し）ができる。
　ビニング読出しにより、撮像素子３を、例えば撮像素子の総画素数よりも少ない画素数の画像データを出力する低解像度モードでの使用に、容易に適用することができる。ビニング読出しでは、１つの画素ブロックＢＣ内の２つ以上の画素３０を、読出部により合算して読み出すことにより各画素３０の信号に混入するノイズが平滑化されるため、よりノイズの少ない画像を得ることができる。
　読出部により読み出し時に合算される複数の画素３０は、同色の画素であることが好ましい。よって、垂直制御部ＶＣおよび水平制御部ＨＣは、垂直選択線ＶＳおよび水平選択線ＨＳへの制御信号の電圧を制御して、１つの画素ブロックＢＣ内の２つ以上の同色の画素３０を選択し、それらの信号（増幅トランジスタＴＡの出力）を、出力線ＲＷに出力させる。
（読出し画素とクリップ動作画素の動作）
　信号を読み出す際に、読出部の入力側における信号の電圧が所定の値を下回った場合のように読出部に異常値が出力される場合、画素ブロックＢＣ内の出力線ＲＷに繋がる電流源ＣＳや読出部に過剰な電流が流れる等により、電流源ＣＳや読出部が損傷する恐れがある。
　これを防止するために、本実施形態の撮像素子３では、以下のようにして過剰な電流を抑制することができる。すなわち、１つの画素ブロックＢＣ内の任意の１つ以上の読出し画素の読み出し時に、１つの画素ブロックＢＣ内の他の任意の画素３０をクリップ動作画素とし、読出し画素とクリップ動作画素の信号を合算して読み出すことにより、過剰な電流を抑制することができる。
　クリップ動作画素と合算して読出すことにより、合算された読出し信号の電圧の下限値は、クリップ動作画素からの信号による値にクリップされ、その値を下回ることを防止できるので、読出部や電流源ＣＳが損傷する恐れを解消することができる。
　クリップ動作画素は、クリップのための一定の信号を出力するだけの画素として機能するで、読出し画素と同色の画素である必要はない。
　以下、本実施形態の撮像素子３における撮像時等の光量信号の読出し動作について説明する。そして、まずは一例として、読出し画素が図３中の左上に配置されるＧ画素（撮像画素）Ｇｂであり、クリップ動作画素が図３中の左下に配置されるＲ画素（撮像画素）Ｒであるとして説明する。ただし、後述するように、読出し画素およびクリップ動作画素として他の任意の画素３０を選んでもよい。
　撮像または焦点検出等のための露光動作に先立って、水平制御部ＨＣを含む制御部ＣＵはリセット線切替スイッチＳＲを制御して、各リセット電圧線ＨＲを第１電圧が供給されている第１電圧線ＲＲ１に接続する。そして、制御部ＣＵは、各画素３０のリセットトランジスタＴＲおよび転送トランジスタＴＸを導通状態として、ＦＤ領域およびフォトダイオードＰＤを上述の第１電圧にリセットする。
　その後、制御部ＣＵは転送トランジスタＴＸを非導通とし、撮像素子３上のフォトダイオードＰＤに対して撮像または焦点検出等のための露光が行われる。
　露光後に、露光によりフォトダイオードＰＤに生じた電荷に基づく信号を、いわゆる相関二重サンプリングを用いて読み出す。制御部ＣＵは、水平選択線ＨＳ３、水平選択線ＨＳ４、および垂直選択線ＶＳ７にハイレベルの電圧を印加し、読出し画素Ｇｂとクリップ動作画素Ｒのそれぞれの垂直選択トランジスタＴＶおよび水平選択トランジスタＴＨ１を導通状態とする。これにより、読出し画素Ｇｂとクリップ動作画素Ｒのそれぞれの増幅トランジスタＴＡの出力は、出力線ＲＷに出力され、合算されることとなる。
　以下、図５に示したタイミングチャートも参照して説明する。
　図５に示すタイミングチャートにおいて、横軸は時刻を示しており、ＴＸおよびＴＲは、各画素３０の転送トランジスタＴＸおよびリセットトランジスタＴＲのゲートに入力される制御信号の電圧を示している。一例として、各画素３０内の各トランジスタをｎＭＯＳ型としているので、図５において、制御信号がハイレベル（例えば電源電圧）の場合に制御信号が入力されるトランジスタが導通状態となり、制御信号がローレベル（例えば接地電圧）の場合に制御信号が入力されるトランジスタが非導通状態となる。
　図５の、ＨＲ電圧は、各画素３０に接続されるリセット電圧線ＨＲに供給される電圧を示し、ＦＤ電圧は、各画素３０のＦＤ領域の電圧を示している。
　読出しの開始時の時刻ｔ０においては、制御部ＣＵは、読出し画素Ｇｂおよびクリップ動作画素Ｒの、いずれの転送トランジスタＴＸおよびリセットトランジスタＴＲのゲートにも、ローレベルの制御信号を供給している。そして、制御部ＣＵは、読出し画素Ｇｂおよびクリップ動作画素Ｒのリセット電圧線ＨＲには第１電圧ＶＣ１を供給している。
　なお、読出し画素Ｇｂおよびクリップ動作画素ＲのＦＤ領域ＦＤは、前述のリセット動作において第１電圧にリセットされているが、その後ノイズ等の影響により、時刻ｔ０におけるＦＤ領域ＦＤの電圧は不確定である。
　続いて、制御部ＣＵは、時刻ｔ１から時刻ｔ２の間、読出し画素ＧｂのリセットトランジスタＴＲのゲートにハイレベルの電圧を印加し、読出し画素ＧｂのＦＤ領域ＦＤを第１電圧ＶＣ１にリセットする。この結果、読出し画素Ｇｂ内の増幅トランジスタＴＡのゲートには第１電圧ＶＣ１が印加され、増幅トランジスタＴＡはこれに基づく増幅信号、すなわちフォトダイオードＰＤに蓄積された電荷が反映されない、いわゆるダーク信号を出力する。この出力が、垂直選択トランジスタＴＶおよび水平選択トランジスタＴＨ１を介して出力線ＲＷに出力される。
　一方、クリップ動作画素Ｒに対しては、制御部ＣＵは、時刻ｔ１以降、リセットトランジスタＴＲのゲートにハイレベル信号を印加し、クリップ動作画素Ｒに接続されるリセット電圧線ＨＲには第２電圧ＶＣ２を供給する。この結果、クリップ動作画素ＲのＦＤ領域ＦＤは第２電圧ＶＣ２にリセットされる。従って、クリップ動作画素Ｒ内の増幅トランジスタＴＡのゲートには第２電圧ＶＣ２が印加され、増幅トランジスタＴＡはこれに基づく増幅信号を出力する。この出力が、垂直選択トランジスタＴＶおよび水平選択トランジスタＴＨ１を介して出力線ＲＷに出力される。
　本実施形態の撮像素子３では、読出し画素Ｇｂの信号とクリップ動作画素Ｒの信号は、いわゆるソースビニングとして合算される。従って、最終的に読出部から読み出される信号の電圧は、合算前の両信号が仮に別々に読出部から読み出された場合の電圧信号のうちの、高い方の電圧とほぼ一致する。
　従って、クリップ動作画素ＲのリセットトランジスタＴＲに印加する第２電圧ＶＣ２は以下のように設定される。すなわち、仮にクリップ動作画素Ｒのみが接続されたときの読出部の出力電圧値が、仮にダーク信号を出力する読出し画素Ｇｒのみが接続されたときの読出部の出力電圧値の想定値を上回らない値となるように、第２電圧ＶＣ２は設定される。
　具体的には、各画素３０の増幅トランジスタＴＡはｎＭＯＳ型なので、第２電圧ＶＣ２は、第１電圧ＶＣ１よりも低い（接地電圧に近い）電圧に設定する。ただし、あまり低い電圧であると、出力信号をクリップする機能が失われるので、接地電圧を基準として第１電圧ＶＣ１の２～６割程度の電圧とするのがよい。
　制御部ＣＵは、読出部に信号の読出しを指令し、この状態で読出部の入力部に加わる電圧がＡＤ変換され、ダークサンプリングが行われる。
　次に、制御部ＣＵは、時刻ｔ３から時刻ｔ４の間、読出し画素Ｇｂの転送トランジスタＴＸのゲートにハイレベルの電圧を印加して、光電変換によって生じたフォトダイオードＰＤ内の電荷を、ＦＤ領域に転送する。一方、時刻ｔ３において、クリップ動作画素Ｒに接続されるリセット電圧線ＨＲに供給する電圧を第３電圧ＶＣ３に変更する。この結果、クリップ動作画素ＲのＦＤ領域ＦＤは第３電圧ＶＣ３にリセットされる。
　時刻ｔ４に、制御部ＣＵは読出部に信号の読出しを指令し、この状態で読出部の入力部に加わる電圧がＡＤ変換され、シグナルサンプリングが行われる。
　第３電圧ＶＣ３も以下のように設定される。すなわち、仮にクリップ動作画素Ｒのみが接続された読出部の出力電圧値が、仮に読出し画素Ｇｒのみが接続された読出部の出力電圧の想定値を上回らない値となるように、第３電圧ＶＣ３は設定される。
　具体的には、第３電圧ＶＣ３は、第２電圧ＶＣ２より低く、接地電圧を基準として第２電圧ＶＣ２の３～７割程度の電圧とするのがよい。
　なお、各画素３０内の増幅トランジスタＴＡがｐＭＯＳ型である場合、上記の第１電圧、第２電圧、および第３電圧の高低関係は逆転する。
　読出部は、上記のシグナルサンプリングとダークサンプリングの結果から、その差分を算出して、読出し画素Ｇｂからの光量信号の読出し結果として出力する。よって、ダークサンプリングによる読出し信号は、シグナルサンプリングによる読出し信号を補正するための補正信号と解釈することができる。
　各画素ブロックＢＣ内の読出部で読み出された出力は、不図示の出力制御回路を経て、撮像素子３から出力される。
（読出し画素とクリップ動作画素の選択）
　次に、制御部ＣＵが垂直選択線ＶＳ、水平選択線ＨＳ、および特殊水平選択線ＺＳの信号レベルを制御することにより行われる読出し画素およびクリップ動作画素の選択動作について、図２（ｂ）および図３を参照して説明する。
　始めに、図２（ｂ）に示す画素ブロックＢＣ２内において、全てのＧ画素Ｇｂを読み出し画素とし、画素ブロックＢＣ２内の最下段に配置される水平選択線ＨＳ４に接続される２つのＲ画素Ｒをクリップ動作画素として選択する場合について説明する。
　この場合、制御部ＣＵは、４つのＧ画素Ｇｂおよび２つのＲ画素Ｒに接続されている垂直選択線ＶＳ５、ＶＳ７に、垂直選択トランジスタＴＶを導通させるハイレベルの電圧を供給し、これらの画素に接続されている水平選択線ＨＳ１、ＨＳ３、ＨＳ４に、水平選択トランジスタＴＨ１を導通させるハイレベルの電圧を供給する。
　一方、これらの画素に接続されていない、水平選択線ＨＳ２、特殊水平選択線ＺＳ、および垂直選択線ＶＳ６、ＶＳ８には、ローレベルの電圧を供給する。
　これにより、各画素ブロックＢＣ２内の画素３０のうち、読出し画素である４つのＧ画素Ｇｂと水平選択線ＨＳ４に接続される２つのＲ画素Ｒからの信号のみを、出力線ＲＷに接続し、読出部により読み出すことができる。
　すなわち、上述した相関２重サンプリングによる読出しにおいて、４つのＧ画素Ｇｂを読出し画素として、水平選択線ＨＳ４に接続される２つのＲ画素Ｒをクリップ動作画素として、読出しを行えばよい。
　具体的には、４つのＧ画素Ｇｂのリセット部に接続されるリセット電圧線ＨＲ１、ＨＲ３には、常に第１電圧ＶＣ１を印加し、リセットトランジスタＴＲおよび転送トランジスタＴＸには、図５に示した所定のタイミング（読出し画素の所定のタイミング）でハイレベルの電圧を印加する。
　水平選択線ＨＳ４に接続される２つのＲ画素Ｒのリセット部に接続されるリセット電圧線ＨＲ４には、図５に示した所定のタイミング（クリップ動作画素の所定のタイミング）で第１電圧ＶＣ１、第２電圧ＶＣ２、第３電圧ＶＣ３を順次印加する。また、水平選択線ＨＳ４に接続される２つのＲ画素ＲのリセットトランジスタＴＲには、所定のタイミングでハイレベルの電圧を印加する。
　これにより、画素ブロックＢＣ２内において、２つのＲ画素Ｒをクリップ動作画素とし、４つのＧ画素Ｇｂを読み出し画素として、ビニング読出しを行うことができる。
　上述の読出し動作において、水平選択線ＨＳ１にはローレベルの電圧を印加することで、画素ブロックＢＣ２内の、水平選択線ＨＳ３と接続している２つのＧ画素Ｇｂを読み出し画素とし、２つのＲ画素Ｒをクリップ動作画素として、ビニング読出しを行うこともできる。
　また、垂直選択線ＶＳ５にもローレベルの電圧を印加することで、画素ブロックＢＣ２内の、水平選択線ＨＳ３と垂直選択線ＶＳ７に接続している１つのＧ画素Ｇｂを読み出し画素とし、１つのＲ画素Ｒをクリップ動作画素として、ビニング読出しを行うこともできる。
　読出し画素とクリップ動作画素を同色の画素から選択することもできる。
　例えば、画素ブロックＢＣ２内で、垂直選択線ＶＳ５にのみハイレベルの電圧を印加し、他の垂直選択線ＶＳにはローレベルの電圧を印加し、水平選択線ＨＳ１、ＨＳ３にハイレベルの電圧を印加し、水平選択線ＨＳ２、ＨＳ４にはローレベルの電圧を印加する。
　これにより、垂直選択線ＶＳ５と接続されている２つのＧ画素Ｇｂの信号のみを、出力線ＲＷに接続することができる。これは、一方のＧ画素Ｇｂを読出し画素、他方のＧ画素Ｇｂをクリップ動作画素とする一例であり、水平制御部ＨＣは、次のようにリセット電圧線ＨＲおよび水平選択線ＨＳに供給する信号レベルを制御する。
　図５のタイミングチャートに従って、リセット電圧線ＨＲ１に常に第１電圧ＶＣ１を供給する。一方、リセット電圧線ＨＲ３にはタイミングに応じて、第１電圧ＶＣ１、第２電圧ＶＣ２、第３電圧ＶＣ３を順次供給し、リセットトランジスタＴＲおよび転送トランジスタＴＸのゲートには、タイミングに応じて適宜ハイレベルの電圧を供給する。これにより、リセット電圧線ＨＲ１に接続されるＧ画素Ｇｂを読出し画素として、リセット電圧線ＨＲ３に接続されるＧ画素Ｇｂをクリップ動作画素として、読出しを行うことができる。
　上述の読出しの例では、Ｇ画素Ｇｂを読出し画素とした例について説明したが、Ｇ画素ＧｒやＲ画素Ｒ、Ｂ画素Ｂまたは特殊画素ＺＺを、読出し画素とすることも、同様にできる。
　その場合、クリップ動作画素としても、同様に、読出し画素と同色の画素を使用することもでき、あるいは読出し画素と異なる色の画素を使用することもできる。
　読出し画素またはクリップ動作画素として特殊画素ＺＺを使用する場合、特殊画素ＺＺの信号を出力線ＲＷに出力するために、上述の水平選択線ＨＳに代えて、特殊画素ＺＺに接続されている特殊水平選択線ＺＳにハイレベルの電圧を印加する。
　図２（ｂ）に示す画素ブロックＢＣ２においては、青色光に対して感度の高いＢ画素Ｂの一部が特殊画素Ｚ１、Ｚ２で置き換わっているが、画素ブロックＢＣ２におけるＢ画素Ｂからの読み出し動作も、上述のＧ画素Ｇｒからの読み出し動作とほぼ同様に行うことができる。
　例えば、２つのＢ画素Ｂを読出し画素とし、２つの特殊画素Ｚ１、Ｚ２をクリップ動作画素として信号を読み出す際には、水平選択線ＨＳ１、特殊水平選択線ＺＳ、および垂直選択線ＶＳ６、垂直選択線ＶＳ８にハイレベルの電圧を加える。そして、他の水平選択線ＨＳおよび垂直選択線ＶＳには、ローレベルの電圧を加える。
　これにより、２つのＢ画素Ｂと２つの特殊画素Ｚ１、Ｚ２の信号のみを、出力線ＲＷに接続することができる。そして、上述の例と同様に、２つのＢ画素Ｂが読出し画素に、２つの特殊画素Ｚ１、Ｚ２がクリップ動作画素となるようにリセット電圧線ＨＲ等に所定の電圧を印加して、上述の相関２重サンプリングを行えばよい。
　この場合に、特殊水平選択線ＺＳに代えて、水平選択線ＨＳ２にハイレベルの電圧を印加するとともに、リセット電圧線ＨＲ２に図５に示したタイミングに応じて所定の電圧を印加することにより、水平選択線ＨＳ２に接続される２つのＧ画素Ｇｒをクリップ動作画素として使用することもできる。
　なお、特殊水平選択線ＺＳと並行して配置される水平選択線ＨＳ３は、特殊画素Ｚ１、Ｚ２内の特殊水平選択トランジスタＴＨ２と接続されていない。従って、画素ブロックＢＣ２内のＢ画素Ｂの信号の読み出しに際し、水平制御部ＨＣが水平選択線ＨＳ３にどのような信号を送っても、Ｂ画素Ｂから読出す信号に、特殊画素Ｚ１、Ｚ２からの信号が混入することはない。
　ただし、水平選択線ＨＳ３は、画素ブロックＢＣ２とｘ方向に隣接する画素ブロックＢＣ１等の他の画素ブロックＢＣにおいても共用されているので、水平選択線ＨＳ３に加える信号は、他の画素ブロックＢＣでの読み出しに適した信号を加えることが好ましい。
　以上と同様に、特殊画素ＺＺを読出し画素とし、他の撮像画素３０ｃをクリップ動作画素として、特殊画素ＺＺの信号を読み出すこともできる。
　一例として、領域ＰＢ内の特殊画素Ｚ２を読出し画素、領域ＰＢ内のＧ画素Ｇｒをクリップ動作画素として読み出す場合は、垂直選択線ＶＳ８、水平選択線ＨＳ４、および特殊水平選択線ＺＳにハイレベルの電圧を印加する。そして、他の垂直選択線ＶＳおよび水平選択線ＨＳにはローレベルの電圧を印加する。
　これにより、領域ＰＢ内の特殊画素Ｚ２と領域ＰＢ内のＧ画素Ｇｒの信号のみを、出力線ＲＷに接続することができる。
　そして、以上の例と同様に、領域ＰＢ内の特殊画素Ｚ２が読出し画素に、領域ＰＢ内のＧ画素Ｇｒがクリップ動作画素となるようにリセット電圧線ＨＲ等に所定の電圧を印加して、上述の相関２重サンプリングを行えばよい。
　以上、画素ブロックＢＣ２内の画素３０の信号の読み出しについて説明したが、これは他の画素ブロックＢＣにおいても同様である。各画素ブロックＢＣの各画素３０の信号は、各画素ブロックＢＣにそれぞれ設けられている出力線ＲＷに出力され、読出部により読み出される。なお、画素ブロックＢＣ２以外の画素ブロックの読み出しにおいても、垂直選択線ＶＳ、水平選択線ＨＳ、および特殊水平選択線ＺＳは、複数の画素ブロックＢＣで共有されていてよい。例えば、水平選択線ＨＳ１～ＨＳ４は、画素ブロックＢＣ１の様に、画素ブロックＢＣ２に対してｘ方向に並ぶ他の画素ブロックＢＣの各画素３０にも接続されていてもよい。また、垂直選択線ＶＳ５～ＶＳ８は、画素ブロックＢＣ２に対してｙ方向に並ぶ他の画素ブロックＢＣの各画素３０に接続されていてもよい。
　なお、特殊画素ＺＺと撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）との各信号を読み出す順序は、任意である。例えば、制御部ＣＵは、垂直選択線ＶＳおよび水平選択線ＨＳを介して、始めに特殊画素ＺＺを選択し、読出部はその出力信号を読み出し、その後に撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）を選択し、読出部はその出力信号を読み出す。
　画素ブロックＢＣ内の特殊画素ＺＺの画素数（Ｚ１およびＺ２の２個）は撮像画素３０ｃの画素数（Ｇｂ、Ｇｒ、Ｒ、Ｂを合わせて１４個）よりも少ないので、特殊画素ＺＺの信号の読み出しに要する時間は撮像画素の信号の読み出しに要する時間よりも短い。つまり、特殊画素ＺＺの信号の読み出しは、撮像画素３０ｃの信号の読み出しよりも高速に行える。例えば、特殊画素ＺＺがＡＦ画素である場合、特殊画素ＺＺの信号の読み出しが、撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）の信号の読み出しよりも先に行われることで、制御部４は焦点検出を高速に行うことができる。
　また、１つの画素ブロックＢＣに、２つの読出部を設けてもよい。１つの出力線ＲＷに２つの読出部を接続させることで、２つの読出部それぞれが特殊画素ＺＺの信号と撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）の信号とを読み出すようにしてもよい。これにより、読出部は、特殊画素ＺＺの信号と撮像画素（Ｇｂ、Ｇｒ、Ｒ、Ｂ）の信号とをそれぞれ最適の読出しゲイン等の条件で読み出すことができる。
　以上で説明した読出し画素とクリップ動作画素とのビニング読出しにおいては、クリップ動作画素内の転送トランジスタＴＸのゲートにはハイレベルの信号（転送信号）が印加されない。よって、クリップ動作画素として使用した画素の中のフォトダイオードＰＤには、露光により発生した電荷（光電信号）が保存されている。
　従って、以上で説明した読出し画素とクリップ動作画素の組合せによる読出しが終了した後に、クリップ動作画素として使用した画素の少なくとも一つを読出し画素として、その信号を読み出すことができる。
　以上の実施形態において、クリップ動作画素のリセット部（リセットトランジスタＴＲ）に印加される電圧は、第１電圧ＶＣ１と第２電圧ＶＣ２の２通りであってもよい。また、これに対応して、水平制御部ＨＣ内のリセット線切替スイッチＳＲによりリセット電圧線ＨＲに接続される電圧源は、第１電圧線ＲＲ１、第１電圧より基板電圧に近い第２電圧が供給されている第２電圧線ＲＲ２の２つであってもよい。
　この場合、図５に示したクリップ動作画素の場合のＨＲ電圧（クリップ動作画素に接続されるリセット電圧線ＨＲに供給される電圧）は、時刻ｔ０から時刻ｔ１までが第１電圧ＶＣ１で、時刻ｔ１以降は第２電圧ＶＣ２とすればよい。
　この場合、第２電圧ＶＣ２は、接地電圧を基準として第１電圧ＶＣ１の２～４割程度の電圧とすればよい。
　以上の実施形態において、ソースビニング読出しにより合算して読み出される画素３０のうちの、読出し画素については第１画素と解釈することができる。一方の、クリップ動作画素については第２画素と解釈することができる。
　また、各画素３０のＦＤ領域ＦＤは、フォトダイオードＰＤで光電変換された電荷が転送されここに蓄積されるので、蓄積部と解釈することもできる。そして、読出し画素（第１画素）のＦＤ領域ＦＤは第１蓄積部と解釈することもでき、クリップ動作画素（第２画素）のＦＤ領域ＦＤは第２蓄積部と解釈することもできる。
　また、以上の実施形態において、クリップ動作画素を使用せず、ソースビニングにより合算して読み出される画素３０を複数の読出し画素のみとしてもよい。これは、上述の読出し例においてクリップ動作画素として使用している画素を選択しないことにより、実現できる。具体的には、相関２重サンプリング時に、クリップ動作画素を垂直選択線ＶＳ、水平選択線ＨＳ、および特殊水平選択線ＺＳで選択せず、または、クリップ動作画素に所定のタイミングで各種のリセット電圧やリセットトランジスタＴＲを制御する信号を送らなければよい。
　この場合、合算して読み出される複数の画素３０のうちの任意の１つ以上を第１画素、第１画素以外の画素のうちの１つ以上を第２の画素と解釈することができる。そして、フォトダイオードＰＤで発生した電荷が転送された第１画素のＦＤ領域ＦＤに生じる電圧を第１電圧、フォトダイオードＰＤで発生した電荷が転送された第２画素のＦＤ領域ＦＤに生じる電圧を第２電圧と解釈することもできる。
　図６は、本実施形態の撮像素子３の画素３０部分の断面を示す図である。なお図６では、撮像素子３の全体のうち、一部の断面のみを示している。図６中に示したｚ方向およびｚ方向は、図１中に示した各方向と同じである。撮像素子３は、いわゆる裏面照射型の撮像素子である。撮像素子３は、紙面上方向から入射した光を光電変換する。撮像素子３は、第１半導体基板７と、第２半導体基板８とを備える。
　上述のとおり、撮像素子３は複数の画素３０を有している。１つの画素３０は、第１半導体基板７に設けられた画素上部３０ｘと、第２半導体基板８に設けられた画素下部３０ｙとを含む。１つの画素上部３０ｘには、１つのマイクロレンズ７４、１つのカラーフィルタ７３、１つのフォトダイオードＰＤの受光部３１等が含まれる。
　第１半導体基板７は、画素上部３０ｘに含まれるフォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ等のトランジスタが形成されている配線層７２とを備える。受光層７１は、第１半導体基板７の配線層７２とは反対側（裏面側）に配置される。受光層７１には、複数の受光部３１が二次元状に配置されている。
　画素上部３０ｘは、入射光を光電変換する部分である受光部３１を含むので、撮像部と解釈することもできる。
　第２半導体基板８には、画素下部３０ｙに含まれる垂直選択トランジスタＴＶ、水平選択トランジスタＴＨ１、特殊水平選択トランジスタＴＨ２、垂直選択線ＶＳ、水平選択線ＨＳ、特殊水平選択線ＺＳと、読出部および電流源ＣＳなどが配置されている。
　配線層７２の表面には複数のバンプ７５が配置される。第２半導体基板８の、配線層７２に対向する面には、複数のバンプ７５に対応する複数のバンプ７６が配置される。複数のバンプ７５と複数のバンプ７６とは互いに接合されている。複数のバンプ７５と複数のバンプ７６とを介して、第１半導体基板７と第２半導体基板８とが電気的に接続されており、すなわち第１半導体基板７と第２半導体基板８とは積層されている。
　なお、複数の画素３０からの信号を読み出す読出部は、第２半導体基板８に配置されているため、第１半導体基板７に配置されている撮像部に積層されていると解釈することもできる。
　なお、上述した第１半導体基板７および第２半導体基板８にそれぞれ配置される回路要素の構成は一例であって、そのうちのいくつかの構成物は、第１半導体基板７および第２半導体基板８のどちらに配置してもよい。
　フォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ、および垂直選択トランジスタＴＶ、水平選択トランジスタＴＨ２、水平選択トランジスタＴＨ１、特殊水平選択トランジスタＴＨ２、水平選択線ＨＳ３，ＨＳ４、特殊水平選択線ＺＳを第１半導体基板７に形成し、読出部および電流源ＣＳを第２半導体基板８に配置してもよい。
　垂直制御部ＶＣおよび水平制御部ＨＣは、第１半導体基板７および第２半導体基板８のどちらに配置してもよい。
　ただし、第１半導体基板７に多くの回路要素を配置すると、第１半導体基板７に受光部３１を配置する面積または体積が十分に確保できなくなるので、読出部および電流源ＣＳは、第２半導体基板８に配置することが好ましい。
　各画素３０のカラーフィルタ７３には、各画素の分光感度特性に合わせたカラーフィルタが配置されている。
　また、画素３０のうち特殊画素ＺＺにも、カラーフィルタ７３が配置される。特殊画素ＺＺがＡＦ画素である場合、Ｇのカラーフィルタがカラーフィルタ７３として設けられる。なお、特殊画素ＺＺに設けられるカラーフィルタ７３は、入射光の全波長域を透過するフィルタであってもよい。また、特殊画素ＺＺに設けられるカラーフィルタ７３は、撮像画素３０ｃに配置されるカラーフィルタ７３のいずれとも、分光特性が異なるカラーフィルタ７３であってもよい。
　特殊画素ＺＺが、赤外光を受光するための画素である場合、カラーフィルタ７３は、赤外光の透過率が高く可視光の透過率が低いものとなる。また、特殊画素ＺＺが、可視光を受光するための画素である場合、カラーフィルタ７３は、可視光の全波長域について透過率の高いものとなる。
　なお、特殊画素ＺＺのカラーフィルタ７３の平均透過率を、撮像画素３０ｃのカラーフィルタ７３の平均透過率と異ならせること等により、特殊画素ＺＺの感度を、撮像画素３０ｃの感度と異ならせてもよい。ここで、平均透過率とは、受光部３１が光電変換する光の全波長に対する透過率の平均をいう。
　特殊画素ＺＺの感度は、特殊画素ＺＺの受光部３１の面積を撮像画素３０ｃの受光部３１の面積と異ならせる、または受光部３１へのイオン注入の条件を異ならせることによって、撮像画素３０ｃの感度と異ならせてもよい。
　図７は、特殊画素ＺＺがＡＦ画素である場合の一例を示す図である。図７では、図６に示した撮像素子３の断面図から第２半導体基板８を省略している。
　特殊画素Ｚ１は、カラーフィルタ７３と第１半導体基板７の境界部に、受光部３１の右側を遮光する遮光部７５Ｒが設けられる。一方、特殊画素Ｚ２は、その境界部に、受光部３１の左側を遮光する遮光部７５Ｌが設けられる。
　特殊画素Ｚ１に入射する光のうち、撮像素子３の入射面に垂直な方向ＰＬに対して－ｘ方向に傾いて入射する光ＬＬは、遮光部７５Ｒに遮光される。一方、特殊画素Ｚ２に入射する光のうち、撮像素子３の入射面に垂直な方向ＰＬに対して＋ｘ方向に傾いて入射する光ＬＲは、遮光部７５Ｌに遮光される。
　この結果、特殊画素Ｚ１およびＺ２は、それぞれ異なる入射方向から入射する光に対する感度が低下し、逆に言えば、それぞれ異なる入射方向から入射する光に対する感度が相対的に高くなる。
　この撮像素子３を、図１の撮像装置に適用すれば、特殊画素Ｚ１およびＺ２は、撮像光学系２の瞳面でそれぞれ異なる位置を通る光に対する感度が高い素子となるため、像面位相差合焦検出のための画素として機能する。
　なお、遮光部７５Ｒ、７５Ｌを設ける位置は、上述のカラーフィルタ７３と第１半導体基板７の境界部に限られるわけではなく、マイクロレンズ７４から第１半導体基板７までの間のどこかに設ければよい。
　以上の撮像素子の実施形態において、各画素３０の配列は、必ずしもベイヤー配列に限られるものではない。また、水平選択線ＨＳ、特殊水平選択線ＺＳは、撮像素子３の長辺方向ではなく短辺方向に延びていてもよく、垂直選択線ＶＳは、撮像素子３の短辺方向ではなく長辺方向に延びていてもよい。
　また、各画素３０の信号の出力を制御する水平選択線ＨＳ、特殊水平選択線ＺＳ、および垂直選択線ＶＳは、必ずしも水平方向（ｘ方向）および垂直方向（ｙ方向）に延在するものでなくてもよい。そして、水平選択線ＨＳ、特殊水平選択線ＺＳ、および垂直選択線ＶＳは、複数の画素３０で共有されていなくてもよい。
　なお、特殊画素ＺＺからの信号の出力は、遮光部７５Ｒ、７５Ｌが設けられる等により、撮像画素３０ｃからの信号の出力よりも小さな値となる場合が多い。そこで、特殊画素ＺＺには、その内部に、信号の出力を例えば２倍程度に増大させる増幅回路を組み込んでもよい。あるいは、特殊画素ＺＺからの出力信号にオフセットを加えることで、その値を増加させても良い。
　なお、上述の実施形態においては、各画素ブロックＢＣ内の撮像画素３０ｃ、およびＢ画素Ｂの総数は、その画素ブロックＢＣ内に特殊画素ＺＺが含まれるか否かにより変動する。従って、上述のビニング読出しを行う場合には、画素ブロックＢＣの加算信号の大きさも、その画素ブロックＢＣが特殊画素ＺＺを含むか否かより変動する恐れがある。
　そこで、この加算信号の変動を防止するために、特殊画素ＺＺを含む画素ブロックＢＣの加算信号を、画素ブロックＢＣに含まれる特殊画素ＺＺの数に応じて増減させる補正回路を設けても良い。この補正回路は、画素ブロックＢＣ内に設けても良く、画素ブロックＢＣ以外の撮像素子３内に設けても良い。あるいは、撮像素子３内に補正回路を設ける代わりに、制御部４においてこの補正を行っても良い。
　例えば、図（ｂ）に示した例においては、画素ブロックＢＣ１には特殊画素ＺＺは含まれず、Ｇ画素Ｇｂ、Ｇ画素Ｇｒ、Ｂ画素Ｂ、Ｒ画素Ｒがそれぞれ４個ずつ含まれている。一方、画素ブロックＢＣ２には２個の特殊画素ＺＺ（Ｚ１、Ｚ２）が含まれ、Ｇ画素Ｇｂ、Ｇ画素Ｇｒ、Ｒ画素Ｒはそれぞれ４個ずつ含まれているが、Ｂ画素Ｂは２個しか含まれていない。従って、画素ブロックＢＣ２においてＢ画素Ｂのビニング読出しを行う場合には、加算信号を（４／２）倍する。これにより、Ｂ画素Ｂをビニング読出した際の加算信号を、画素ブロックＢＣ１と画素ブロックＢＣ２とでほぼ等しくすることができる。
（撮像素子の実施形態の効果）
（１）以上の実施形態の撮像素子３は、第１画素および第２画素を有している。そして、第１画素は、光を光電変換して電荷を生成するフォトダイオード（第１光電変換部）ＰＤ、フォトダイオードＰＤで生成された電荷を蓄積するＦＤ領域（第１蓄積部）ＦＤ、およびＦＤ領域ＦＤの電圧に基づく第１信号を出力する選択トランジスタ（第１出力部）ＴＨ１を有し、第２画素は、光を光電変換して電荷を生成するフォトダイオード（第２光電変換部）ＰＤ、フォトダイオードＰＤで生成された電荷を蓄積するＦＤ領域（第２蓄積部）ＦＤ、およびＦＤ領域ＦＤの電圧に基づく第２信号を出力する選択トランジスタ（第２出力部）ＴＨ１もしくはＴＨ２を有している。以上の実施形態の撮像素子３は、さらに、第１画素の選択トランジスタＴＨ１と第２画素の選択トランジスタＴＨ１もしくはＴＨ２とが接続され、第１信号および第２信号が出力される出力線ＲＷと、第１画素のＦＤ領域ＦＤの電圧を第１電圧に制御し、第２画素のＦＤ領域ＦＤの電圧を第１電圧と異なる第２電圧または第１電圧に制御可能な制御部ＣＵとを備えている。
　このような構成としたので、出力線ＲＷに接続された複数の画素のうち、任意の１つまたは複数の画素３０の出力を選択して、出力線ＲＷに出力させることができるという効果を有している。
（２）さらに、制御部ＣＵは、第１出力部が第１信号を出力する間、第２蓄積部を第２電圧に制御することもできる。これにより、第１信号が所定の範囲を超える異常値である場合にも、電流源ＩＳに過剰な電流が生じることを防止でき、撮像素子３の破損を防止することができる。
　上記では、種々の実施形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。また、各実施形態および変形例は、それぞれ単独で適用してもよいし、組み合わせて用いてもよい。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特願２０１８－１８５６３５号（２０１８年９月２８日出願）
　１：撮像装置、２：撮像レンズ、３：撮像素子、４：制御部（生成部）、５：レンズ移動部、７：第１半導体基板、８：第２半導体基板、ＢＣ，ＢＣ１，ＢＣ２：画素ブロック、ＨＣ：水平制御部、ＶＣ：垂直制御部、ＣＵ：制御部、画素３０、Ｇｒ，Ｇｂ：Ｇ画素、Ｒ：Ｒ画素、Ｂ：Ｂ画素、Ｚ１，Ｚ２：特殊画素、ＶＳ，ＶＳ１～ＨＳ８：垂直選択線、ＨＳ，ＨＳ１～ＨＳ４：水平選択線、ＺＳ：特殊水平選択線、ＨＲ，ＨＲ１～ＨＲ４：リセット電圧線、ＰＤ：フォトダイオード、ＴＸ：転送トランジスタ、ＴＲ：リセットトランジスタ、ＴＡ：増幅トランジスタ、ＴＶ：垂直選択トランジスタ、ＴＨ１：水平選択トランジスタ、ＴＨ２：特殊水平選択トランジスタ、ＲＷ：読み出し線、ＡＤＣ：読出部、３１：感光部、７３：カラーフィルタ

Claims (20)

  1. 　光を光電変換して電荷を生成する第１光電変換部、前記第１光電変換部で生成された電荷を蓄積する第１蓄積部、および前記第１蓄積部の電圧に基づく第１信号を出力する第１出力部、を有する第１画素と、
    　光を光電変換して電荷を生成する第２光電変換部、前記第２光電変換部で生成された電荷を蓄積する第２蓄積部、および前記第２蓄積部の電圧に基づく第２信号を出力する第２出力部、を有する第２画素と、
    　前記第１出力部と前記第２出力部とが接続され、前記第１信号および前記第２信号が出力される出力線と、
    　前記第１蓄積部の電圧を第１電圧に制御可能であり、前記第２蓄積部の電圧を前記第１電圧と異なる第２電圧または前記第１電圧に制御可能な制御部と、
    を備える撮像素子。
  2. 　請求項１に記載の撮像素子において、
    　前記制御部は、前記第１出力部が前記第１信号を出力する間、前記第２蓄積部を前記第２電圧に制御する、撮像素子。
  3. 　請求項１または２に記載の撮像素子において、
    　複数の前記第１画素を備え、
    　前記制御部は、複数の前記第１出力部が前記第１信号をそれぞれ出力する間、前記第２蓄積部の電圧を前記第２電圧に制御する、撮像素子。
  4. 　請求項３に記載の撮像素子において、
    　前記制御部は、複数の前記第１出力部が前記第１信号を同時に出力する間、前記第２蓄積部の電圧を前記第２電圧に制御する、撮像素子。
  5. 　請求項１から請求項４までのいずれか一項に記載の撮像素子において、
    　前記制御部は、前記第１出力部が前記第１信号を出力しない間のうち少なくとも一部の間、前記第２蓄積部の電圧を前記第１電圧に制御する、撮像素子。
  6. 　請求項１から請求項５までのいずれか一項に記載の撮像素子において、
    　前記第１蓄積部の電圧は、前記第１光電変換部で生成され、前記第１蓄積部に蓄積された電荷に基づく電圧である、撮像素子。
  7. 　請求項１から請求項６のいずれか一項に記載の撮像素子において、
    　前記第１蓄積部の電圧および前記第２蓄積部の電圧を前記第１電圧にするための第１配線と、
    　前記第２蓄積部の電圧を前記第２電圧にするための第２配線と、を備え、
    　前記制御部は、前記第１配線を介して前記第１蓄積部の電圧を制御し、前記第２配線を介して前記第２蓄積部の電圧を制御する撮像素子。
  8. 　請求項１から請求項７までのいずれか一項に記載の撮像素子において、
    　前記制御部は、前記第１蓄積部および前記第２蓄積部の少なくとも一方の電圧を、前記第１電圧または前記第２電圧に制御する、撮像素子。
  9. 　請求項８に記載の撮像素子において、
    　前記制御部は、前記第１出力部が前記第１信号を出力する間、前記第２蓄積部の電圧を前記第２電圧に制御し、前記第２出力部が前記第２信号を出力する間、前記第１蓄積部の電圧を前記第２電圧に制御する、撮像素子。
  10. 　請求項８または請求項９に記載の撮像素子において、
    　前記第１蓄積部の電圧は、前記第１光電変換部で生成され、前記第１蓄積部に蓄積された電荷に基づく電圧であり、
    　前記第２蓄積部の電圧は、前記第２光電変換部で生成され、前記第２蓄積部に蓄積された電荷に基づく電圧である、撮像素子。
  11. 　請求項８から請求項１０のいずれか一項に記載の撮像素子において、
    　前記第１蓄積部および前記第２蓄積部の電圧を前記第１電圧にするための第１配線と、
    　前記第１蓄積部および前記第２蓄積部の電圧を前記第２電圧にするための第２配線と、を備え、
    　前記制御部は、前記第１配線と前記第２配線とを介して、前記第１蓄積部および前記第２蓄積部の電圧を制御する撮像素子。
  12. 　請求項１から請求項１０までのいずれか一項に記載の撮像素子において、
    　前記制御部は、前記第２蓄積部の電圧を、前記第２電圧、または前記第１電圧および前記第２電圧と異なる第３電圧に制御する、撮像素子。
  13. 　請求項１２に記載の撮像素子において、
    　前記制御部は、前記第２蓄積部の電圧を前記第２電圧に制御した後に、前記第２蓄積部の電圧を前記第３電圧に制御する、撮像素子。
  14. 　請求項１２または１３に記載の撮像素子において、
    　前記第１出力部は、前記第２蓄積部の電圧が前記第２電圧である間に、前記第１信号の補正に用いられる信号を出力し、前記第２蓄積部の電圧が前記第３電圧である間に、前記第１信号を出力する、撮像素子。
  15. 　請求項１２から請求項１４のいずれか一項に記載の撮像素子において、
    　前記第２蓄積部の電位を前記第３電圧にするための第３配線を備え、
    　前記制御部は、前記第３配線を介して、前記第２蓄積部の電圧をそれぞれ制御する撮像素子。
  16. 　請求項１から請求項１５までのいずれか一項に記載の撮像素子において、
    　前記出力線に接続される複数の前記第１画素を備え、
    　第１画素は第１分光特性を有する第１フィルタを有し、
    　前記第１光電変換部は前記第１フィルタを透過した光を光電変換する、撮像素子。
  17. 　請求項１から請求項１４までのいずれか一項に記載の撮像素子において、
    　前記第１画素および前記第２画素の少なくとも一方は、焦点検出に用いる信号を出力する、撮像素子。
  18. 　請求項１から請求項１７までのいずれか一項に記載の撮像素子において、
    　前記第１画素および前記第２画素を有する撮像部と積層され、前記出力線から前記第１信号および前記第２信号を読み出す読出部を備える、撮像素子。
  19. 　光を光電変換して電荷を生成する第１光電変換部と、
    　前記第１光電変換部で生成された電荷を蓄積する第１蓄積部と、
    　前記第１蓄積部の電圧に基づく第１信号を出力する第１出力部と、
    　前記第１蓄積部の電圧を第１電圧、または前記第１電圧と異なる第２電圧に制御可能な制御部と、を備える撮像素子。
  20. 　請求項１から請求項１９までのいずれか一項に記載の撮像素子と、
    　前記第１信号に基づいて画像データを生成する生成部と、を備える撮像装置。
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