WO2020066841A1 - 半導体装置、固体撮像装置及び半導体装置の製造方法 - Google Patents

半導体装置、固体撮像装置及び半導体装置の製造方法 Download PDF

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託也 黒鳥
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers

Definitions

  • the present disclosure relates to a semiconductor device, a solid-state imaging device, and a method for manufacturing a semiconductor device.
  • the present disclosure proposes a semiconductor device, a solid-state imaging device, and a method for manufacturing a semiconductor device capable of obtaining sufficient mechanical strength.
  • FIG. 5 is a schematic diagram for describing an example of a modification of the support section of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 5 is a schematic diagram for describing an example of a modification of the support section of the solid-state imaging device according to the first embodiment of the present disclosure.
  • FIG. 2 is a schematic diagram illustrating an example of a TEG layout configuration.
  • FIG. 11 is a schematic diagram for explaining an example of a method for manufacturing a solid-state imaging device according to a first modified example of the embodiment of the present disclosure.
  • FIG. 11 is a schematic diagram for explaining an example of a method for manufacturing a solid-state imaging device according to a first modified example of the embodiment of the present disclosure.
  • FIG. 1 is a schematic diagram for explaining an example of a method for manufacturing a solid-state imaging device according to a first modified example of the embodiment of the present disclosure.
  • FIG. 1 is a schematic diagram illustrating a stacked structure of a solid-state imaging device according to an embodiment of the present disclosure.
  • a plurality of pixels 2a are arranged in a two-dimensional array.
  • Each of the pixels 2a includes a photoelectric conversion unit and a plurality of transistors.
  • the DAC 4 generates, for example, a reference signal whose voltage monotonously decreases as time passes.
  • the DAC 4 outputs, for example, the generated reference signal to the pixel 2a.
  • FIG. 2 is a schematic diagram illustrating an example of a cross-sectional structure of the solid-state imaging device 1 according to the present embodiment. Note that the configuration of the solid-state imaging device will be described below, but this is not intended to limit the present disclosure by way of example.
  • the present disclosure can be applied to various semiconductor devices in which a plurality of wiring layers are formed on a plurality of insulating layers.
  • the on-chip lens 121 is formed of, for example, a resin material such as a styrene resin, an acrylic resin, a styrene-acryl copolymer resin, or a siloxane resin.
  • the solid-state imaging device 1 has a structure in which the first to fourth diffusion preventing layers 21 to 24 and the insulating layer 30 are alternately stacked. In this case, the first wiring layer 11 to the third wiring layer 13 are provided on each of the insulating layers 30 separated from the first diffusion preventing layer 21 to the fourth diffusion preventing layer 24.
  • the solid-state imaging device 1 illustrated in FIG. 2 has a three-layer structure, but this is merely an example and does not limit the present disclosure. In the present disclosure, the solid-state imaging device 1 may have, for example, three or more wiring layers stacked. In the present disclosure, the solid-state imaging device 1 may have, for example, fewer than three wiring layers.
  • the first to fourth diffusion prevention layers 21 to 24 are provided so as to sandwich each layer of the insulating layer 30.
  • the first to fourth diffusion preventing layers 21 to 24 suppress surface diffusion of metal atoms constituting the first to third wiring layers 11 to 13. Further, the first to fourth diffusion preventing layers 21 to 24 function as stoppers when processing an upper layer member.
  • the first to fourth diffusion preventing layers 21 to 24 are made of, for example, an insulating material having higher etching resistance than the insulating layer 30.
  • the first to fourth diffusion prevention layers 21 to 24 are made of, for example, SiN x (silicon nitride), SiCN (silicon carbonitride), SiON (silicon oxynitride), SiC (silicon carbide), or the like. It is composed of an insulating material.
  • the insulating layer 30 is a layer forming material constituting the solid-state imaging device 1.
  • the insulating layer 30 electrically insulates the first to third wiring layers 11 to 13 from each other.
  • the insulating layer 30 is made of an insulating material that is easier to etch than the first diffusion preventing layer 21 to the fourth diffusion preventing layer 24.
  • the insulating layer 30 is made of, for example, an insulating material such as SiO x .
  • the void 50 is a hollow region formed in at least a part of the insulating layer 30.
  • the void portion 50 is formed by introducing an etchant from the through hole 40 and wet-etching the insulating layer 30 provided with the first wiring layer 11 and the second wiring layer 12. ing.
  • the gap 50 is provided in a region where the first wiring layer 11 and the second wiring layer 12 are formed.
  • the void portion 50 has a relative dielectric constant of 1 by making the space where the first wiring layer 11 and the second wiring layer 12 are formed hollow. Thereby, the gap 50 can reduce the capacitance between wirings between the first wiring layer 11 and the second wiring layer 12. Therefore, it is preferable that the gap 50 is formed over the entire insulating layer 30.
  • the support portion 60 is made of a material having relatively high etching resistance to wet etching.
  • the support section 60 is made of, for example, an insulating material such as SiN x , SiCN, SiON, or SiC. Further, the support portion 60 may be made of a metal as long as the material can ensure etching resistance.
  • the support portion 60 by providing the support portion 60 in the multilayer wiring layer, the mechanical strength of the multilayer wiring layer can be sufficiently ensured. Specifically, the support portion 60 prevents the multilayer wiring layer from being broken by a force applied to the multilayer wiring layer when performing plasma bonding, Cu—Cu bonding, or the like.
  • the contact plug 72 is formed inside the oxide film 71 provided on the surface of the mounting substrate, and electrically connects an electrode or wiring such as a semiconductor element mounted on the mounting substrate 70 to the first wiring layer 11. I do.
  • the contact plug 72 is made of, for example, the same metal as the first via hole 14 and the second via hole 15.
  • FIGS. 3 to 11 are schematic views for explaining a method for manufacturing the solid-state imaging device according to the present embodiment.
  • the insulating layer 30 is formed on the mounting substrate 70.
  • various transistors and a diffusion layer for performing signal processing as an integrated circuit are formed on the mounting substrate 70.
  • the first diffusion preventing layer 21 is formed on the insulating layer 30, and the insulating layer 30 is further formed thereon.
  • a hole for forming the first wiring layer 11 is formed by obtaining lithography and dry etching.
  • the first wiring layer 11 is formed by filling a hole by tungsten CVD (Chemical Vapor Deposition) and flattening by CMP (Chemical Mechanical Polishing). By repeating this, up to the third wiring layer 13 is formed.
  • a through hole is formed in the second diffusion preventing layer 22. In other words, the second diffusion prevention layer 22 is removed.
  • a through hole is formed with the insulating layer 30.
  • a first via hole 14 for electrically connecting the first wiring layer 11 and the second wiring layer 12 is formed in the second diffusion prevention layer 22.
  • a second via hole 15 for electrically connecting the second wiring layer 12 and the third wiring layer 13 is formed.
  • through holes 40 are formed by performing lithography and dry etching on the insulating layer 30 on which the third wiring layer 13 is formed from the surface of the support portion 60. (Step S103).
  • a side wall protective film 41 is formed inside the through hole 40, and the bottom surface is etched back so that the depth of the through hole 40 is reduced by the first wiring layer 11 and the second wiring layer 12. The depth is increased to the formed layer (step S104).
  • the sidewall protection film 41 can be formed by, for example, an ALD method.
  • the sidewall protective film 41 is formed of, for example, SiN, SiCN, SiCO, SiC, or the like, which has etching resistance to wet etching.
  • an etchant is introduced from the through hole 40 to remove at least one insulating layer 30 on which the first wiring layer 11 and the second wiring layer 12 are formed.
  • the gap 50 is formed (Step S105).
  • the supporting portion 60 is made of a material having resistance to wet etching, it is not removed by wet etching. As a result, a columnar support portion 60 is formed in the gap portion 50.
  • an oxide film 61 is formed relatively thick on the upper surface of the support portion 60, and is flattened by, for example, CMP. Then, it is bonded to the support substrate 80 on which the oxide film 82 is formed on the silicon wafer 81 (Step S106). Specifically, the support substrate 80 is bonded as a lower support substrate of the solid-state imaging device 1 by plasma bonding the oxide film 61 on the support part 60 and the oxide film 82 on the silicon wafer 81.
  • FIG. 9 shows a bonding surface 83 formed by plasma bonding.
  • the mounting substrate 70 such as an image sensor is thinned (Step S107). Specifically, the mounting substrate 70 is polished by a grinder or CMP to reduce the thickness of the mounting substrate 70.
  • the support portion 60 since the support portion 60 has a structure that reinforces the multilayer wiring layer, mechanical strength against a grinder and CMP can be ensured. In other words, the support portion 60 may be provided so as to be able to withstand a shock to the grinder or the CMP.
  • the solid-state imaging device 1 shown in FIG. 1 is formed by disposing the photodiode 91 and the like.
  • FIG. 11 shows a guard ring area 62 and a scribe line 63.
  • the support portion 60A is formed by embedding the scribe line 63 with a material having etching resistance to wet etching.
  • FIG. 13 shows a TEG layout 200.
  • the scribe line forming portion 220 around the TEG chip 210 is changed to a groove formed by trench processing.
  • the supporting portion 60A is formed by embedding a material having etching resistance to wet etching in the changed groove portion.
  • the periphery (entire) of the TEG chip 210 is covered with the support portion 60A, so that mechanical strength can be ensured.
  • the configuration of the gap 50 inside the supporting portion 60A can be freely designed. Thereby, the degree of freedom of the layout of each wiring layer can be improved.
  • the size of the scribe line 63 is, for example, 10 ⁇ m to 100 ⁇ m.
  • the depth of the scribe line 63 is, for example, 1350 to 1700 nm. That is, since the aspect ratio between the size and the depth is smaller than 1, the scribe line 63 can be embedded by CVD with a material having etching resistance to wet etching.
  • the support 60 formed on the insulating layer 30 may be removed (step S103A).
  • the support portion 60 formed on the insulating layer 30 is removed by, for example, etch back.
  • step S104A through holes 40 are formed in the same manner as in step S103 (step S104A).
  • FIG. 17 is a schematic diagram of the solid-state imaging device 1 in the state of FIG. 16 as viewed from above. As shown in FIG. 17, the fourth diffusion prevention layer 24 is exposed at the upper part of the solid-state imaging device 1. The support portion 60 is embedded only in the RDV 31.
  • the supporting substrate 80 is joined by the same method as in step S106. Then, the thickness of the mounting substrate 70 such as an image sensor is reduced by the same method as in step S107 (step S107A). Even in the case of the modification, the solid-state imaging device 1 shown in FIG. 1 is formed by arranging the photodiodes 91 and the like after the mounting substrate 70 is thinned.
  • FIGS. 20 to 23 are schematic diagrams for explaining the method for manufacturing the solid-state imaging device according to the second embodiment of the present disclosure.
  • the method of manufacturing the solid-state imaging device according to the second embodiment is the same as the method of manufacturing the solid-state imaging layer according to the modification of the first embodiment up to step S106A, and thus the description is omitted.
  • a Cu wiring layer 140 including a Cu (copper) pad 143 is provided on the insulating layer 30 (step S107B).
  • the Cu wiring layer 140 has a silicon wafer 141, an oxide film 142, and a Cu pad 143 provided inside the oxide film 142.
  • the first wiring layer 11 is electrically connected to the Cu pad 143.
  • the support portion 60 above the insulating layer 30 is removed, even if the Cu pad 143 is formed, a delay in signal transmission is prevented.
  • the present disclosure can be applied to the case where the solid-state imaging device 1 is manufactured by any of the plasma bonding method and the Cu—Cu bonding method.
  • the support is formed of any of SiN, SiC, and SiCO.
  • the semiconductor device according to (4). The support is made of metal, The semiconductor device according to (4). (7)
  • the void portion is provided over a plurality of the insulating layers, The semiconductor device according to any one of the above (1) to (6).
  • (8) Further comprising a semiconductor substrate plasma-bonded to the multilayer wiring layer, The semiconductor device according to any one of the above (1) to (7).
  • the semiconductor device further includes a semiconductor substrate joined to the multilayer wiring layer by Cu—Cu.
  • An insulating layer and a diffusion preventing layer are alternately stacked, and a multilayer wiring layer in which a wiring layer is provided, A void portion provided in at least a part of the insulating layer, A support portion provided in at least a part of the void portion, A substrate provided on the surface of the multilayer wiring layer, A photoelectric conversion unit disposed on the substrate, A solid-state imaging device comprising: (11) An insulating layer and a diffusion prevention layer are alternately laminated to form a multilayer wiring layer in which a wiring layer is provided, Forming a hole in the multilayer wiring layer, Embedding the hole with a resistant member having resistance to a liquid used in wet etching, and forming a resistant member layer with the resistant member on the surface of the multilayer wiring layer where the hole is formed, A method for manufacturing a semiconductor device.
  • Solid-state imaging device 2 Pixel array part 2a pixel 3 Pixel drive circuit 4 DAC (Digital to Analog Converter) Reference Signs List 5 vertical drive circuit 6 timing generation circuit 7 output section 11 first wiring layer 12 second wiring layer 13 third wiring layer 14 first via hole 15 second via hole 21 first diffusion prevention layer 22 second diffusion prevention layer 23 third diffusion Prevention layer 24 fourth diffusion prevention layer 30 insulating layer 40 through hole 41 side wall protective film 50 void 60 support 61 oxide film 70 mounting substrate 71 oxide film 72 contact plug 80 support substrate 81, 141, 151 silicon wafer 82, 142, 152 Oxide film 90 Semiconductor substrate 91 Photodiode 100 Flattening film 101 Light shielding film 110 Color filter layer 121 On-chip lens 140 Cu wiring layer 143, 153 Cu pad 150 Support substrate

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Abstract

半導体装置は、絶縁層（３０）と、拡散防止層（２１，２２，２３，２４）とが交互に積層され、内部に配線層（１１，１２，１３）が設けられた多層配線層と、絶縁層（３０）の少なくとも一部に設けられた空隙部（５０）と、空隙部（５０）の少なくとも一部に設けられ、多層配線層を支持する支持部（６０）と、を備える。

Description

半導体装置、固体撮像装置及び半導体装置の製造方法
　本開示は、半導体装置、固体撮像装置及び半導体装置の製造方法に関する。
　配線間の容量を低減するために、配線間の材料を除去し、配線間に比誘電率１の空隙(エアーギャップとも呼ばれる)を設けた半導体装置が知られている。
　例えば、特許文献１には、エアーギャップ型の多層配線構造を有する半導体装置の上部配線のたわみを少なくすることのできる技術が開示されている。
特開２０１０―１０８９６６号公報
　しかしながら、上記の従来技術は、上部配線のたわみを少なくすることを目的としており、プラズマ接合や、Ｃｕ－Ｃｕ接合などを行う際に半導体装置に加わる力の機械強度について言及されてない。そのため、特許文献１に記載の技術では、十分な機械強度を得ることができない可能性がある。
　そこで、本開示では、十分な機械強度を得ることのできる半導体装置、固体撮像装置及び半導体装置の製造方法を提案する。
　上記の課題を解決するために、本開示に係る一形態の半導体装置は、絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、前記絶縁層の少なくとも一部に設けられた空隙部と、前記空隙部の少なくとも一部に設けられ、前記多層配線層を支持する支持部と、を備える。
本開示の第１実施形態に係る固体撮像装置の構成の一例を示す模式図である。 本開示の第１実施形態に係る固体撮像装置を積層方向に切断した断面の構成の一例を示す模式図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の第１実施形態に係るＴＥＧの構成の一例を示す模式図である。 本開示の第１実施形態に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の第１実施形態に係る固体撮像装置の支持部の変形例の一例を説明するための模式図である。 本開示の第１実施形態に係る固体撮像装置の支持部の変形例の一例を説明するための模式図である。 ＴＥＧのレイアウト構成の一例を示す模式図である。 本開示の実施形態の第１変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の実施形態の第１変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の実施形態の第１変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の実施形態の第１変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の実施形態の第１変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の実施形態の第２変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の実施形態の第２変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の実施形態の第２変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の実施形態の第２変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。 本開示の実施形態の第２変形例に係る固体撮像装置の製造方法の一例を説明するための模式図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下に示す項目順序に従って本開示を説明する。
　　１．第１実施形態
　　　１－１．固体撮像装置の構成例
　　　１－２．固体撮像装置の断面の構成
　　　１－３．固体撮像装置の製造方法
　　　１－４．支持部の変形例
　　２．第２実施形態
　　　２－１．固体撮像装置の製造方法
（１．第１実施形態）
[１－１．固体撮像装置の構成例]
　まず、図１を用いて、本開示の実施形態に係る固体撮像装置の構成について説明する。図１は、本開示の実施形態に係る固体撮像装置の積層構造を説明するための模式図である。
　図１に示すように、固体撮像装置１は、例えば、画素アレイ部２と、画素駆動回路３と、ＤＡＣ(Digital　to　Analog　Converter)４と、垂直駆動回路５と、タイミング生成回路６と、出力部７とを備える。
　画素アレイ部２には、複数の画素２ａが２次元アレイ状に配列されている。画素２ａは、ぞれぞれ、光電変換部と、複数のトランジスタから構成される。
　画素駆動回路３は、例えば、画素２ａを構成する画素回路を駆動する。
　ＤＡＣ４は、例えば、時間経過に応じて電圧が単調減少する参照信号を生成する。ＤＡＣ４は、例えば、生成した参照信号を画素２ａに出力する。
　垂直駆動回路５は、例えば、画素２ａ内で生成されたデジタルの画素信号を、タイミング生成回路６から供給されるタイミング信号に基づいて、所定の順番で出力部７に出力させる制御を行う。
　タイミング生成回路６は、例えば、各種のタイミング信号を生成する。タイミング生成回路６は、例えば、生成した各種のタイミング信号を、画素駆動回路３、ＤＡＣ４及び垂直駆動回路５などに出力する。
[１－２．固体撮像装置の断面の構成]
　図２を用いて、本実施形態に係る固体撮像装置１の断面の構造について説明する。図２は、本実施形態に係る固体撮像装置１の断面の構造の一例を示す模式図である。なお、以下では、固体撮像装置の構成について説明するが、これは例示では、本開示を限定するものではない。本開示は、複数の絶縁層に複数の配線層が形成された、種々の半導体装置に適用することができる。
　図２に示すように、固体撮像装置１は、第１配線層１１と、第２配線層１２と、第３配線１３層と、第１拡散防止層２１と、第２拡散防止層２２と、第３拡散防止層２３と、第４拡散防止層２４と、絶縁層３０と、スルーホール４０からウェットエッチングで絶縁層３０の少なくとも一部を除去することで形成された空隙部(エアーギャップ)５０と、支持部６０とを備える。第１配線層１１と、第２配線層１２とは、第１ビアホール１４で電気的に接続されている。第２配線層１２と、第３配線層１３とは、第２ビアホール１５で電気的に接続されている。第１配線層１１～第３配線層１３と、第１拡散防止層２１～第４拡散防止層２４と、絶縁層３０とが形成されている領域は、多層配線層とも呼ばれる。多層配線層は、例えば、支持基板８０に搭載されている。支持基板８０は、シリコンウェハ８１と、シリコンウェハ８１の表面に形成された酸化膜８２とからなる。この場合、例えば、支持基板８０は、支持部６０の表面に形成された酸化膜６１と、酸化膜８２とをプラズマ接合することで多層配線層に搭載される。接合面８３が、多層配線層と、支持基板８０の接合面である。さらに、多層配線層の図２における上部には、例えば、イメージセンサ用の搭載基板７０が設けられており、搭載基板７０と、第１配線層１１とは、酸化膜７１に設けられたコンタクトプラグ７２によって電気的に接続されている。
　搭載基板７０には、半導体基板９０が搭載されている。半導体基板９０には、画素ごとにフォトダイオード９１が形成されている。なお、多層配線層には、フォトダイオード９１に蓄積された電荷を読み出す複数のトランジスタが形成されている。半導体基板９０の上部には、例えば、図示しない透明絶縁膜が設けられている。透明絶縁膜は、例えば、光を透過させることのできる絶縁性を有する膜であって、屈折率が半導体基板９０の半導体領域よりも小さな材料である。透明絶縁膜の上部には、遮光膜１０１が形成されている。遮光膜１０１は、上部に形成されたカラーフィルタ層１１０に設けられている画素の境界領域に設けられている。遮光膜１０１の材料としては、光を遮光することのできる材料であれば特に制限はない。遮光膜１０１を含む透明絶縁膜の上部には、平坦化膜１００が設けられている。平坦化膜１００の材料としては、例えば、樹脂などの有機材料を用いることができる。平坦化膜１００の上部には、例えば、赤、緑、または青のカラーフィルタ層１１０が画素ごとに形成されている。カラーフィルタ層１１０は、例えば、顔料や染料などの色素を含んだ感光性樹脂を回転塗布することによって形成される。カラーフィルタ層１１０の上部には、オンチップレンズ１２１が画素ごとに形成されている。オンチップレンズ１２１は、例えば、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル共重合系樹脂、またはシロキサン系樹脂などの樹脂系材料で形成される。
　なお、搭載基板７０の上部の構成について概略的に説明したが、これは例示であり、本開示を限定するものではない。本開示では、搭載基板７０の構造は、任意の構成とすることができる。
　次に、多層配線層の構成について、より詳細に説明する。
　固体撮像装置１は、第１拡散防止層２１～第４拡散防止層２４と、絶縁層３０とが交互に積層された構造を有している。この場合、第１配線層１１～第３配線層１３とは、第１拡散防止層２１～第４拡散防止層２４とで区切られた絶縁層３０の各層に設けられている。ここで、図２に示す固体撮像装置１は、３層構造を有しているが、これは例示であり、本開示を限定するものではない。本開示では、固体撮像装置１は、例えば、３層以上の配線層が積層されていてもよい。また、本開示では、固体撮像装置１は、例えば、配線層が３層よりも少なくてもよい。
　第１配線層１１～第３配線層１３は、固体撮像装置１に設けられた各素子の間で電流または電圧を伝達する。第１配線層１１～第３配線層１３は、例えば、導電性の比較的高い金属材料で形成される。例えば、第１配線層１１～第３配線層１３は、銅、タングステン、またはアルミニウムで形成されている。また、第１配線層１１～第３配線層１３は、銅、タングステン、またはアルミニウムを含む合金で形成されていてもよい。第１配線層１１～第３配線層１３の表面には、バリア性が高いバリアメタル層が形成されていてもよい。バリアメタル層は、タンタル、チタン、ルテニウム、コバルト、またはマンガンなどの金属で形成される。また、バリアメタル層は、タンタル、チタン、ルテニウム、コバルト、またはマンガンなどの窒化物または酸化物で形成されてもよい。
　第１ビアホール１４と、第２ビアホール１５とは、異なる絶縁層に設けられた配線層を互いに電気的に接続する。具体的には、第１ビアホール１４は、第１配線層１１と、第２配線層１２とを電気的に接続する。第２ビアホール１５は、第２配線層１２と、第３配線層１３とを電気的に接続する。第１ビアホール１４と、第２ビアホール１５とは、例えば、第１配線層１１～第３配線層１３と同様の金属で形成されている。第１ビアホール１４と、第２ビアホール１５との表面には、第１配線層１１～第３配線層１３と同様にバリアメタル層が形成されていてもよい。
　第１拡散防止層２１～第４拡散防止層２４は、絶縁層３０の各層を挟持するように設けられている。第１拡散防止層２１～第４拡散防止層２４は、第１配線層１１～第３配線層１３を構成する金属原子の表面拡散を抑制する。また、第１拡散防止層２１～第４拡散防止層２４は、上層の部材を加工する際に、ストッパーとして機能する。第１拡散防止層２１～第４拡散防止層２４は、例えば、絶縁層３０よりもエッチング耐性の高い絶縁材料で構成されている。具体的には、第１拡散防止層２１～第４拡散防止層２４は、例えば、ＳｉＮｘ（窒化シリコン）、ＳｉＣＮ（炭化窒化シリコン）、ＳｉＯＮ（酸化窒化シリコン）、ＳｉＣ（炭化シリコン）などの絶縁材料で構成される。
　絶縁層３０は、固体撮像装置１を構成する層形成材料である。絶縁層３０は、第１配線層１１～第３配線層１３を互いに電気的に絶縁する。絶縁層３０は、第１拡散防止層２１～第４拡散防止層２４よりも、エッチングが容易な絶縁材料で構成されている。絶縁層３０は、例えば、ＳｉＯｘなどの絶縁材料で構成される。
　スルーホール４０は、多層配線層のいずれか一方の表面に設けられた絶縁層３０から第１拡散防止層２１～第４拡散防止層２４の少なくとも１層を貫通して設けられる。スルーホール４０は、矩形状であってもよい、円形状であってもよい。
　側壁保護膜４１は、スルーホール４０の内側に設けられる。側壁保護膜４１は、スルーホール４０によって露出した絶縁層３０を、ウェットエッチングから保護する。側壁保護膜４１は、空隙部５０を形成する際に、第３配線層１３が設けられている領域の絶縁層３０を保護する。そのため、側壁保護膜４１は、例えば、絶縁層３０よりもエッチング耐性の高い絶縁材料で構成されている。具体的には、側壁保護膜４１は、ＳｉＮｘ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＣなどの絶縁材料で構成される。
　空隙部５０は、絶縁層３０の少なくとも一部に形成された中空領域である。空隙部５０は、具体的には後述するが、スルーホール４０からエッチング液を導入し、第１配線層１１及び第２配線層１２が設けられている絶縁層３０をウェットエッチングすることで形成されている。言い換えれば、空隙部５０は、第１配線層１１及び第２配線層１２が形成されている領域に設けられている。空隙部５０は、第１配線層１１及び第２配線層１２が形成されている空間を中空にすることで、比誘電率を１にする。これにより、空隙部５０は、第１配線層１１と、第２配線層１２との間の配線間容量を低減することができる。そのため空隙部５０は、絶縁層３０の全体に渡って形成されていることが好ましい。
　支持部６０は、空隙部５０の少なくとも一部に設けられている。具体的には、支持部６０は、多層配線層の機械的な強度を向上させるように設けられている。このような支持部６０は、１つのみ設けられていてもよいし、複数設けられていてもよい。支持部６０は、例えば、柱形状を有しており、多層配線層を構成する絶縁層３０を支えるように設けられている。この場合、支持部６０は、機械的強度が予め定めた閾値を下回る箇所に、ピンポイントに設けられていてもよい。また、支持部６０は、例えば、多層配線層の上部から下部に渡って設けられていてもよい。
　具体的には後述するが、支持部６０は、ウェットエッチングに対するエッチング耐性の比較的高い材料で構成されている。支持部６０は、例えば、ＳｉＮｘ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＣなどの絶縁材料で構成されている。また、支持部６０は、エッチング耐性が確保できる材料であれば、金属で構成されていてもよい。
　本実施形態では、多層配線層に支持部６０を設けることで、多層配線層の機械的強度を十分に確保することができる。具体的には、支持部６０は、プラズマ接合や、Ｃｕ－Ｃｕ接合などを行う際に多層配線層に加わる力によって、多層配線層が破壊されてしまうことを防止する。
　搭載基板７０は、各種の半導体から構成される基板であり、例えば、多結晶、単結晶、またはアモルファスのシリコンの基板であってもよい。上述したように、本実施形態では、搭載基板７０にはフォトダイオード９１などの各種の半導体素子が搭載されている。
　コンタクトプラグ７２は、搭載基板の表面に設けられた酸化膜７１の内部形成されており、搭載基板７０に搭載された半導体素子などの電極や配線と、第１配線層１１とを電気的に接続する。コンタクトプラグ７２は、例えば、第１ビアホール１４及び第２ビアホール１５と同様の金属で構成されている。
[１－３．固体撮像装置の製造方法]
　次に、図３～図１１を用いて、本実施形態に係る固体撮像装置の製造方法について説明する。図３～図１１は、本実施形態に係る固体撮像装置の製造方法を説明するための模式図である。
　まず、搭載基板７０上に、絶縁層３０を形成する。ここで、搭載基板７０には、集積回路として信号処理を行うための各種のトランジスタや、拡散層が形成されているものとする。そして、図示されてないが、絶縁層３０上に第１拡散防止層２１を形成し、その上にさらに絶縁層３０を形成する。次に、リソグラフィと、ドライエッチングを得て、第１配線層１１を形成するための孔を形成する。そして、例えば、タングステンＣＶＤ（Chemical　Vapor　Deposition）で穴を埋め込み、ＣＭＰ（Chemical　Mechanical　Polishing）で平坦化することで第１配線層１１が形成される。これを繰り返すことで、第３配線層１３まで形成する。なお、第１配線層１１の上部に第２拡散防止層２２を形成した後、第２拡散防止層２２にスルーホールを形成する。言い換えれば、第２拡散防止層２２を除去する。第３配線層１３を形成した後に、スルーホールは絶縁層３０で製膜する。また、第２拡散防止層２２には、第１配線層１１と、第２配線層１２とを電気的に接続する第１ビアホール１４とを形成する。また、第３拡散防止層２３には、第２配線層１２と、第３配線層１３とを電気的に接続する第２ビアホール１５とを形成する。
　そして、図３に示すように、絶縁層３０に対して、ＲＤＶ（Rapid　Deep　Via）３１を形成する(ステップＳ１０１)。具体的には、ＲＤＶ３１は、絶縁層３０に対して、リソグラフィと、ドライエッチングを実行することで形成する。この時、ＲＤＶ３１のサイズ(直径)は、例えば、１００～１５０ｎｍである。ＲＤＶ３１の深さは、第１配線層１１から第３配線層１３までの絶縁層３０の厚みとなり、例えば、１３５０～１７００ｎｍとなる。この場合、ＲＤＶ３１の直径と、深さとのアスペクト比は、９～１７となる。
　次に、図４に示すように、Ｃｙｃｌｉｃ－ＣＶＤや、ＡＬＤ（Atomic　Layer　Deposition）などを用いて空隙部を形成するための、ウェットエッチングに使用する薬液に対するエッチング耐性（例えば、フッ素化合物に対する耐性）を持つ材料で、ＲＤＶ３１を埋め込む(ステップＳ１０２)。具体的には、ＲＤＶ３１には、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣ膜を埋め込むことで、支持部６０を形成する。この場合、機械強度が確保できるのであれば、支持部６０の内部に空隙が入ってもよい。また、ウェットエッチングに対するエッチング耐性が確保できれば、ＲＤＶ３１に金属を埋め込んで、支持部６０を形成してもよい。
　次に、図５に示すように、支持部６０の表面から第３配線層１３が形成されている絶縁層３０に対して、リソグラフィと、ドライエッチングを実行することで、スルーホール４０を形成する(ステップＳ１０３)。
　次に、図６に示すように、スルーホール４０の内部に側壁保護膜４１を形成し、底面をエッチバックして、スルーホール４０の深さを第１配線層１１及び第２配線層１２が形成されている層まで深くする(ステップＳ１０４)。側壁保護膜４１は、例えば、ＡＬＤ法などによって形成することができる。上述したように、側壁保護膜４１は、例えば、ウェットエッチングに対するエッチング耐性を持つ、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣなどで形成される。
　次に、図７に示すように、スルーホール４０からエッチング液を導入して、第１配線層１１及び第２配線層１２が形成されている少なくとも１層の絶縁層３０を除去することによって、空隙部５０を形成する(ステップＳ１０５)。図７に示すように、支持部６０は、ウェットエッチングに耐性を持つ材料で構成されているため、ウェットエッチングでは除去されない。これにより、空隙部５０において、柱状の支持部６０が形成される。
　図８は、図７に示す固体撮像装置１を上部から構造を示している。図８には、ＲＤＶ３１が形成されていた位置が示されている。図８には、ＲＤＶ３１が１０個形成されていたことが示されているが、これは例示であり、本開示を限定するものではない。本開示では、形成するＲＤＶ３１の数は、所望の機械強度などに応じて、任意に設定することができる。また、ＲＤＶ３１を形成する位置についても特に制限はなく、所望の機械強度などに応じて、任意の位置に形成すればよい。言い換えれば、本開示では、支持部６０のレイアウトの自由度が高められている。
　次に、図９に示すように、支持部６０の上部表面に酸化膜６１を比較的厚く形成し、例えば、ＣＭＰなどによって平坦化する。そして、シリコンウェハ８１上に酸化膜８２が形成された支持基板８０と接合する（ステップＳ１０６）。具体的には、支持部６０上の酸化膜６１と、シリコンウェハ８１上の酸化膜８２とをプラズマ接合することで、支持基板８０を、固体撮像装置１の下側の支持基板として接合する。図９には、プラズマ接合による接合面８３が示されている。
　次に、図１０に示すように、イメージセンサなどの搭載基板７０を薄肉化する(ステップＳ１０７)。具体的には、搭載基板７０に対して、グラインダで研磨したり、ＣＭＰで研磨したりすることで、搭載基板７０を薄肉化する。この時、支持部６０が多層配線層を補強する構造になっているため、グラインダや、ＣＭＰに対する機械強度を確保することができる。言い換えれば、支持部６０は、グラインダや、ＣＭＰに対する衝撃に耐えられるように設けられていればよい。
　そして、搭載基板７０を薄肉化した後、フォトダイオード９１などを配置することで、図１に図示の、固体撮像装置１が形成される。
　なお、上記では、支持部６０は、柱形状であるものとして説明したが、これは例示であり、本開示を限定するものではない。
　図１１と、図１２と、図１３とを用いて、支持部６０の変形例に係る支持部６０Ａについて説明する。図１１は、支持部６０Ａの上面の構成の一例を示す模式図である。図１２は、支持部６０Ａの断面の構成の一例を示す模式図である。図１３は、ＴＥＧ（Test　Element　Group）のレイアウト構成の一例を示す模式図である。
　図１１には、ガードリング領域６２と、スクライブライン６３とが示されている。本実施形態の変形例では、スクライブライン６３をウェットエッチングに対するエッチング耐性を持つ材料で埋め込むことによって、支持部６０Ａを形成している。
　図１２には、支持部６０Ａの断面の構成が示されている。図１２に示すように、支持部６０Ａは、スクライブライン６３に沿って形成されている。すなわち、支持部６０Ａは、例えば、第１配線層１１と、第２配線層１２と、第３配線層１３とを、囲うように形成されている。
　図１３にはＴＥＧレイアウト２００が示されている。支持部６０Ａを形成するために、例えば、ＴＥＧチップ２１０の周囲のスクライブライン形成部２２０をトレンチ加工で形成した溝部に変更する。そして、変更された溝部に、ウェットエッチングに対するエッチング耐性を持つ材料を埋め込むことによって、支持部６０Ａを形成する。これにより、ＴＥＧチップ２１０の周囲(全体)が支持部６０Ａで覆われるので、機械強度を確保することができる。また、支持部６０Ａは、周囲を覆っていることから、その内部の空隙部５０の構成を自由に設計できるようになる。これにより、各配線層のレイアウトの自由度を向上させることができる。
　スクライブライン６３のサイズは、例えば、１０μｍ～１００μｍである。この場合、スクライブライン６３の深さは、例えば、１３５０～１７００ｎｍとなる。すなわち、サイズと、深さとの、アスペクト比が１よりも小さいので、ＣＶＤによってスクライブライン６３にウェットエッチングに対するエッチング耐性を持つ材料で埋め込むことができる。
[１－４．支持部の変形例]
　第１実施形態では、ステップＳ１０３において、支持部６０と共に絶縁層３０にスルーホールを形成しているが、これは例示であり、本開示を限定するものではない。
　図１４に示すように、ステップＳ１０２の後、絶縁層３０の上部に形成された支持部６０は、除去してもよい（ステップＳ１０３Ａ）。この場合、絶縁層３０の上部に形成された支持部６０は、例えば、エッチバックで除去する。絶縁層３０の上部に形成された支持部６０を除去することで、固体撮像装置１の内部に存在する誘電率の比較的高い材料を低減することができる。
　次に、図１５に示すように、ステップＳ１０３と同様の方法で、スルーホール４０を形成する(ステップＳ１０４Ａ)。
　次に、図１６に示すように、ステップＳ１０４と同様の方法で、スルーホール４０の内部に側壁保護膜４１を形成し、底面をエッチバックする(ステップＳ１０５Ａ)。
　図１７は、図１６の状態の固体撮像装置１を上面から見た模式図である。図１７に示すように、固体撮像装置１の上部は、第４拡散防止層２４が露出している。そして、ＲＤＶ３１にのみ支持部６０が埋め込まれている。
　次に、図１８に示すように、ステップＳ１０５と同様の方法で、絶縁層３０を除去し、空隙部５０を形成する(ステップＳ１０６Ａ)。
　次に、図１９に示すように、ステップＳ１０６と同様の方法で、支持基板８０を接合する。そして、ステップＳ１０７と同様の方法で、イメージセンサなどの搭載基板７０を薄肉化する(ステップＳ１０７Ａ)。変形例の場合であっても、搭載基板７０を薄肉化した後、フォトダイオード９１などを配置することで、図１に図示の、固体撮像装置１が形成される。
（２．第２実施形態）
［２－１．固体撮像装置の製造方法］
　次に、図２０～図２３を用いて、本開示の第２実施形態に係る固体撮像装置の製造方法について説明する。図２０～図２３は、本開示の第２実施形態に係る固体撮像装置の製造方法を説明するための模式図である。
　第２実施形態に係る固体撮像装置の製造方法は、第１実施形態の変形例に係る固体撮像層の製造方法と比較すると、ステップＳ１０６Ａまでは同じなので、説明は省略する。
　図２０に示すように、ステップＳ１０６Ａの後、絶縁層３０の上部にはＣｕ(銅)パッド１４３を含むＣｕ配線層１４０が設けられる(ステップＳ１０７Ｂ)。具体的には、Ｃｕ配線層１４０は、シリコンウェハ１４１と、酸化膜１４２と、酸化膜１４２の内部に設けられたＣｕパッド１４３とを有する。この場合、第１配線層１１は、Ｃｕパッド１４３と電気的に接続されている。ここで、絶縁層３０の上部の支持部６０は除去されているので、Ｃｕパッド１４３を形成したとしても、信号伝達の遅延は防止される。
　図２１は、図１８に示すＣｕ配線層１４０を上部から見た模式図である。図２１に示すように、Ｃｕ配線層１４０は、複数のＣｕパッド１４３を有している。なお、図２１に示す、Ｃｕパッド１４３の配置は例示であり、本開示を限定するものではない。また、図２１に示す、Ｃｕパッド１４３の数は例示であり、本開示を限定するものではない。本開示は、Ｃｕパッド１４３の配置や数は、設計に応じて任意に変更することができる。
　次に、図２２に示すように、Ｃｕ配線層１４０は、固体撮像装置の支持基板１５０に結合される(ステップＳ１０８Ｂ)、具体的には、支持基板１５０は、シリコンウェハ１５１と、酸化膜１５２と、複数のＣｕパッド１５３とを含んでいる。この場合、Ｃｕ配線層１４０のＣｕパッド１４３と、支持基板１５０のＣｕパッド１５３とを、Ｃｕ－Ｃｕ結合することで、Ｃｕ配線層１４０と、支持基板１５０とが結合される。
　そして、図２３に示すように、ステップＳ１０７と同様の方法で、イメージセンサなどの搭載基板７０を薄肉化する(ステップＳ１０９Ｂ)。第２実施形態の場合であっても、搭載基板７０を薄肉化した後、フォトダイオード９１などを配置することで、図１に図示の、固体撮像装置１が形成される。
　上述のとおり、本開示は、プラズマ接合及びＣｕ－Ｃｕ接合のいずれの方法で固体撮像装置１を製造する場合にも適用することができる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、
　前記絶縁層の少なくとも一部に設けられた空隙部と、
　前記空隙部の少なくとも一部に設けられ、前記多層配線層を支持する支持部と、
　を備える半導体装置。
（２）
　前記支持部は、前記絶縁層と、前記拡散防止層との積層方向に沿った、柱形状を有する、
　前記(１)に記載の半導体装置。
（３）
　前記支持部は、前記多層配線層に渡って設けられている、
　前記(１)または(２)に記載の半導体装置。
（４）
　前記支持部は、前記空隙部を形成する際のウェットエッチングで使用される液体に耐性を持つ耐性部材で形成されている、
　前記(１)～(３)のいずれか１つに記載の半導体装置。
（５）
　前記支持部は、ＳｉＮ、ＳｉＣ、およびＳｉＣＯのいずれかで形成されている、
　前記(４)に記載の半導体装置。
（６）
　前記支持部は、金属で形成されている、
　前記(４)に記載の半導体装置。
（７）
　前記空隙部は、複数の前記絶縁層に渡って設けられている、
　前記(１)～(６)のいずれか１つに記載の半導体装置。
（８）
　前記多層配線層にプラズマ接合された半導体基板をさらに備える、
　前記(１)～(７)のいずれか１つに記載の半導体装置。
（９）
　前記多層配線層にＣｕ－Ｃｕ接合された半導体基板をさらに備える、
　前記(１)～(８)のいずれか１つに記載の半導体装置。
（１０）
　絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、
　前記絶縁層の少なくとも一部に設けられた空隙部と、
　前記空隙部の少なくとも一部に設けられた支持部と、
　前記多層配線層の表面に設けられた基板と、
　前記基板に配置された光電変換部と、
　を備える固体撮像装置。
（１１）
　絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層を形成し、
　前記多層配線層に穴部を形成し、
　前記穴部にウェットエッチングで使用される液体に耐性を持つ耐性部材で埋め込むとともに、前記多層配線層の穴部が形成されている側の表面に前記耐性部材で耐性部材層を形成する、
　半導体装置の製造方法。
（１２）
　前記耐性部材の表面から少なくとも１つ以上の前記絶縁層を挿通させてスルーホールを形成し、
　前記スルーホールの直下の少なくとも１つ以上の絶縁層をウェットエッチングして、空隙部を形成する、
　前記(１１)に記載の半導体装置の製造方法。
（１３）
　前記多層配線層と、半導体基板とをプラズマ接合する、
　前記(１２)に記載の半導体装置の製造方法。
（１４）
　前記耐性部材層をエッチバックして除去し、
　前記耐性部材の表面から少なくとも１つ以上の前記絶縁層を挿通させてスルーホールを形成し、
　前記スルーホールの直下の少なくとも１つ以上の絶縁層をウェットエッチングして、空隙部を形成する、
　前記(１１)に記載の半導体装置の製造方法。
（１５）
　前記多層配線層と、半導体基板とをＣｕ－Ｃｕ接合する、
　前記(１４)に記載の半導体装置の製造方法。
　１　固体撮像装置
　２　画素アレイ部
　２ａ　画素
　３　画素駆動回路
　４　ＤＡＣ（Digital　to　Analog　Converter）
　５　垂直駆動回路
　６　タイミング生成回路
　７　出力部
　１１　第１配線層
　１２　第２配線層
　１３　第３配線層
　１４　第１ビアホール
　１５　第２ビアホール
　２１　第１拡散防止層
　２２　第２拡散防止層
　２３　第３拡散防止層
　２４　第４拡散防止層
　３０　絶縁層
　４０　スルーホール
　４１　側壁保護膜
　５０　空隙部
　６０　支持部
　６１　酸化膜
　７０　搭載基板
　７１　酸化膜
　７２　コンタクトプラグ
　８０　支持基板
　８１、１４１、１５１　シリコンウェハ
　８２、１４２、１５２　酸化膜
　９０　半導体基板
　９１　フォトダイオード
　１００　平坦化膜
　１０１　遮光膜
　１１０　カラーフィルタ層
　１２１　オンチップレンズ
　１４０　Ｃｕ配線層
　１４３、１５３　Ｃｕパッド
　１５０　支持基板

Claims (15)

  1. 　絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、
    　前記絶縁層の少なくとも一部に設けられた空隙部と、
    　前記空隙部の少なくとも一部に設けられ、前記多層配線層を支持する支持部と、
    　を備える半導体装置。
  2. 　前記支持部は、前記絶縁層と、前記拡散防止層との積層方向に沿った、柱形状を有する、
    　請求項１に記載の半導体装置。
  3. 　前記支持部は、前記多層配線層に渡って設けられている、
    　請求項２に記載の半導体装置。
  4. 　前記支持部は、前記空隙部を形成する際のウェットエッチングで使用される液体に耐性を持つ耐性部材で形成されている、
    　請求項１に記載の半導体装置。
  5. 　前記支持部は、ＳｉＮ、ＳｉＣ、およびＳｉＣＯのいずれかで形成されている、
    　請求項４に記載の半導体装置。
  6. 　前記支持部は、金属で形成されている、
    　請求項４に記載の半導体装置。
  7. 　前記空隙部は、複数の前記絶縁層に渡って設けられている、
    　請求項１に記載の半導体装置。
  8. 　前記多層配線層にプラズマ接合された半導体基板をさらに備える、
    　請求項１に記載の半導体装置。
  9. 　前記多層配線層にＣｕ－Ｃｕ接合された半導体基板をさらに備える、
    　請求項１に記載の半導体装置。
  10. 　絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、
    　前記絶縁層の少なくとも一部に設けられた空隙部と、
    　前記空隙部の少なくとも一部に設けられた支持部と、
    　前記多層配線層の表面に設けられた基板と、
    　前記基板に配置された光電変換部と、
    　を備える固体撮像装置。
  11. 　絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層を形成し、
    　前記多層配線層に穴部を形成し、
    　前記穴部にウェットエッチングで使用される液体に耐性を持つ耐性部材で埋め込むとともに、前記多層配線層の穴部が形成されている側の表面に前記耐性部材で支持部を形成する、
    　半導体装置の製造方法。
  12. 　前記支持部の表面から少なくとも１つ以上の前記絶縁層を挿通させてスルーホールを形成し、
    　前記スルーホールの直下の少なくとも１つ以上の絶縁層をウェットエッチングして、空隙部を形成する、
    　請求項１１に記載の半導体装置の製造方法。
  13. 　前記多層配線層と、半導体基板とをプラズマ接合する、
    　請求項１２に記載の半導体装置の製造方法。
  14. 　前記支持部をエッチバックして除去し、
    　前記耐性部材の表面から少なくとも１つ以上の前記絶縁層を挿通させてスルーホールを形成し、
    　前記スルーホールの直下の少なくとも１つ以上の絶縁層をウェットエッチングして、空隙部を形成する、
    　請求項１１に記載の半導体装置の製造方法。
  15. 　前記多層配線層と、半導体基板とをＣｕ－Ｃｕ接合する、
    　請求項１４に記載の半導体装置の製造方法。
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