WO2020059355A1 - 容量検出エリアセンサ及び、その容量検出エリアセンサを有する導電パターン検査装置 - Google Patents

Abstract

容量検出エリアセンサは、複数の容量センサ素子を２次元アレイ状に配置し、任意の形状を成し外部電極に容量結合する。外部電極には、電位差を有する検査信号が給電される。第１，第２のセンサ出力信号は、選択された外部電極と容量結合する容量センサ素子に対して、前記検査信号の第１信号時と第２信号時のタイミングで前記容量センサ素子から取得される。取得された第１，第２のセンサ出力信号の差分をとった差分信号を生成し、差分信号のレベルに基づき、異なる色又は異なる階調で外部電極の形状を示す画像を生成する。

Description

容量検出エリアセンサ及び、その容量検出エリアセンサを有する導電パターン検査装置

　本発明は、容量検出エリアセンサ及び、その容量検出エリアセンサを有する導電パターン検査装置に関する。

　従来、基板に形成された導電パターンにおける配線の短絡又は断線の欠陥検査は、給電した検査信号の検出の有無を基準として判断される。通常のパターン検査装置は、検査部の給電端子を導電パターンの一端に接触させて所定の検査信号を入力し、その導電パターンの他端に検査部の検出端子を接触させて検査信号を検出している。

　近年の導電パターンの微細化により、検査部の端子接触による損傷も考慮しなければならず、例えば特許文献１：日本国特許第４６２３８８７号公報に記載される容量結合を利用した非接触型センサを搭載する導電パターン検査装置も提案されている。この非接触型センサによる検査は、導電パターンの配線にセンサ電極を近接させて、導電パターンの配線をセンサ電極と対向する対向電極として利用し、センサ電極と対向電極とを容量結合し、対向電極をグラウンドレベルから所定の電圧レベルに変化させ、容量結合によって変化するセンサ電極の電位を測定することで実施される。

　欠陥が検出された回路基板は、製造時における製品の歩留まりを向上し、製造コストを低減するために、欠陥箇所に対してレーザリペアや成膜による修復が試みられている。修復を行うには、導電パターン上の配線の欠陥箇所の位置を特定しなければならない。

　しかし一般的な導電パターンでは、直線だけではなく、回路部品を実装するために迂回する箇所及び、導電パターンが交差しないように屈曲した箇所を含む場合が多い。さらには、途中で分岐する箇所や実装部品のリード端子と接続するため途中で終了する導電パターンも混在する。導電パターンがループ状になっていたりすると、欠陥箇所を検出できない場合もある。　
　また、２点の検査位置による検出では、欠陥の有無は検出できるが、パターン途中にある欠陥箇所の位置は特定できない。このため、光学系の観察機器又は撮像機器が搭載された回路検査装置であれば、例えば、欠陥を有していると判定された導電パターンを拡大表示して、作業者の目視で欠陥箇所まで導電パターンを追跡しなければならない。欠陥箇所の検出に要する時間においても作業者の能力や経験度の違いなど人的な要因が大きいため、作業効率を改善することは容易ではない。

　また、特許文献１に記載される非接触型センサを用いた検査装置では、二次元アレイ化された画素を用いて空間解像度を高めた検出が可能であるが、センサ電極を所定の電位にリセットするリセット動作を完了する際にリセットトランジスタのオン抵抗に起因して生じる熱ノイズがセンサ電極に取り込まれ、残存してしまう。この熱ノイズは、毎回のリセット動作完了時にランダムに変化し、そのノイズによって生じるセンサ電極の電位変化はセンサ電極に寄生する容量値の平方根に反比例することが知られている。結果的に、検出電極との容量カップリングを高めるためにセンサ電極に寄生する容量を低減すると熱ノイズが増加してしまい、高感度な容量検出が出来ない。

　また、空間解像度が高く、高感度で高分解能を有する容量検出エリアセンサは、いまだ実現されず、さらに高い時間分解能を有するリアルタイム型容量検出エリアセンサも実現されていない。

　そこで本発明は、微小な検出面積を有する容量センサ素子を２次元アレイ状に配置し、検出された容量の分布を画像情報として取得する容量検出エリアセンサを提供する。さらに、本発明による容量検出エリアセンサを搭載し、検査信号が給電された導電パターンにおける電圧の分布を導電パターンの画像情報として取得し、パターン間の断線及び短絡等からなる欠陥を検出する導電パターン検査装置を提供する。

　本発明の実施形態に従う容量検出エリアセンサは、電荷を有する検出対象物と容量結合して容量変化に従う電荷を検出するセンサ電極と、該センサ電極の電荷を蓄電する蓄電素子と、該蓄電素子をリセットするリセット素子とを含む複数の容量センサ素子を、２次元アレイ状に配置する容量検出エリアセンサ回路と、前記容量検出エリアセンサ回路に対して、容量結合する前記容量センサ素子を行毎又は列毎に順次、選択するセンサ素子選択回路と、前記センサ電極から第１電位の第１信号と、前記第１電位とは異なった第２電位の第２信号を前記容量センサ素子から取得する読み出し回路と、読み出された前記第１信号を保存する列毎に設けられる第１信号保存回路と、読み出された前記第２信号を保存する列毎に設けられる第２信号保存回路と、保存された前記第１信号と前記第２信号の差分をとり、差分信号を生成する差分信号生成回路と、前記差分信号生成回路からの前記差分信号のレベルに基づき、前記検出対象物の形状を示す画像を生成する画像処理回路と、選択される前記２次元アレイの行毎に前記容量検出エリアセンサ回路の前記リセット素子を導通させてリセットし前記センサ電極の電位を基準値に設定した後、前記リセット素子を非導通に設定し、前記第１信号を取得して前記第１信号保存回路に保存し、予め設定した期間の経過後に、前記第２信号を取得して前記第２信号保存回路に保存し、設定時間経過後に、前記第１信号保存回路及び前記第２信号保存回路から読み出した前記第１信号と前記第２信号との差分信号を演算する制御部と、を備える。

　さらに、本発明の実施形態に従う容量検出エリアセンサを有する導電パターン検査装置は、基板上に形成される検査対象の導電パターンに、電位差を有する第１電位と第２電位の検査信号を供給する検査信号供給部と、前記導電パターンと容量結合して容量変化に従う電荷を検出するセンサ電極を有し、前記導電パターンへ給電する前記検査信号の第１電位時と第２電位時のタイミングで前記センサ電極から第１のセンサ出力信号と第２のセンサ出力信号を取得する容量センサ素子を、２次元アレイ状に配置する容量検出エリアセンサと、前記容量検出エリアセンサを保持し、前記導電パターンの検査対象領域に前記容量検出エリアセンサの前記センサ電極を移動し、前記センサ電極を前記導電パターンに近接するセンサ移動機構と、前記容量検出エリアセンサから取得したセンサ出力信号から差分を取り、差分信号を生成する差分信号生成回路を搭載する制御部と、前記制御部から出力された前記差分信号の値により異なる色又は異なる階調の画像を割り当て、前記導電パターンの形状を示す検査導電パターン画像を生成する画像処理部と、予め設定された前記導電パターンの比較基準となる基準導電パターン画像と、前記画像処理部により生成された前記検査導電パターン画像とを比較して、差異による不良箇所を判定する比較判定部と、を備える。

　本発明によれば、微小な検出面積を有する容量センサ素子を２次元アレイ状に配置し、検出された容量の分布を画像情報として取得する容量検出エリアセンサを提供することができる。さらに、この容量検出エリアセンサを搭載し、検査信号が給電された導電パターンにおける電位の分布を導電パターンの画像情報として取得し、パターン間の断線及び短絡からなる欠陥を検出する導電パターン検査装置を提供することができる。

図１は、一態様に係る容量センサ素子の回路構成を示す図である。 図２は、容量センサ素子の断面構造の一例を示す図である。 図３は、センサ信号処理回路の回路構成を概念的に示す図である。 図４Ａは、リセット信号ΦＲと、選択信号ΦＸと、第１信号取得信号ΦＮと、第２信号取得信号ΦＳと、センサ信号処理回路の第１信号（Ｎレベル）及び第２信号（Ｓレベル）の波形を示す図である。 図４Ｂは、水平シフトレジスタ（ＨＳＲ）における出力タイミングを示す図である。 図５は、容量センサ素子における検査信号の検出について説明するためのフローチャートである。 図６は、２次元的なアレイ状に配置された容量検出エリアセンサの概念的な回路構成を示す図である。 図７は、エリアセンサを上側から見た外観構成を示す図である。 図８は、エリアセンサを構成する１つの容量センサ素子の断面構造を示す図である。 図９は、シールド電極を外部電極として用いる場合の構成例を示す図である。 図１０は、第１の実施形態における容量検出エリアセンサを搭載する導電パターン検査装置の概念的な構成を示す図である。 図１１Ａは、判定基準に用いる正常な導電パターン情報に基づく、導電パターン画像の一例を示す図である。 図１１Ｂは、検出された導電パターン画像の一例を示す図である。 図１２Ａは、直線の導電パターンを示す図である。 図１２Ｂは、ループする導電パターンを示す図である。 図１２Ｃは、直線で平行配置される複数の導電パターンを示す図である。 図１２Ｄは、フローティングパターンと近接して配置された導電パターンを示す図である。 図１２Ｅは、コイルパターンに形成された導電体パターンを示す図である。 図１３は、第１の実施形態の導電パターン検査装置の検出動作について説明するためのフローチャートである。 図１４は、第２の実施形態に係る容量検出エリアセンサを搭載する細胞サイズ検出装置の概念的な構成を示す図である。 図１５Ａは、細胞のサイズを検出する動作について説明するための概念図である。 図１５Ｂは、細胞のサイズを検出する動作について説明するための概念図である。 図１６Ａは、エリアセンサ上に存在する細胞を概念的に示す図である。 図１６Ｂは、図１６Ａを画像化して、表示画面に表示された細胞画像を概念的に示す図である。 図１７は、第３の実施形態に係る抗原捕捉検出装置の抗原捕捉動作について説明するための概念図である。

　以下、図面を参照して本発明の実施形態について詳細に説明する。

　まず、本発明の一態様に係る容量検出エリアセンサの容量センサ素子の構造及び回路について説明する。図１は、一態様に係る容量センサ素子の回路構成を示し、図２は、容量センサ素子の断面構造の一例を示している。

　図１に示すように、容量センサ素子１は、センサ電極（容量検出電極）２と、受電用キャパシタ３と、増幅素子４と、選択スイッチ素子５と、リセット素子６と、増幅素子４の故障防止のための保護素子７，８とを備える。これらの回路素子は、図２に示すように、基板１５、例えば、シリコン半導体基板の回路素子領域１６に、積層構造により形成されている。また、外部電極１０は、検査対象部位又は検査対象物である。外部電極１０は、検査信号電源９［検査信号供給部］から検査信号が入力される。

　センサ電極２は、導電体、例えば金属膜により形成され、検査対象となる外部電極１０に近接（非接触）し、外部電極１０と容量結合する。また、耐摩耗性や耐腐食性のための絶縁性を有する保護膜がセンサ電極２の金属膜上に形成されてもよい。尚、センサ電極２上のみに保護膜が形成されるのであれば、導電性の保護膜を用いることも可能である。

　後述する第１の実施形態のように、センサ電極２と外部電極１０とは、近接して対向するように配置されることで、容量結合する。容量センサ素子１は、センサ電極２と外部電極１０との間の容量比による電荷量の変化を、例えば電圧の変化として検出する。

　センサ電極２が検査対象物と実質的な非接触で容量結合により検出を行う場合、検査信号電源９は、検査対象物に時系列的に電位が変化する又は、振幅を有する交流信号やパルス信号等の検査信号を印加する。検査対象物が電極、例えば外部電極１０を備えていれば、検査信号電源９は、外部電極１０に検査信号を印加する。

　検査対象物が電気的な容量を有しているが、上述のように直接的に検査信号を印加できない場合には、検査信号電源９は、検査対象物をセンサ電極２と、別途の対向電極との間に挟んで、検査信号を印加する。尚、対向電極の使用時には、検査対象物は、電解液等の導電性を有する媒体物質に浸漬される場合もある。

　また、検査対象物が電気的な容量（電荷）を有している場合には、容量センサ素子１は、検査対象物を直接的にセンサ電極２に付着させた状態での容量の変化から電荷量の変化を検出することも可能である。尚、本実施形態の容量センサ素子１においては、対向電極は、後述するように構成要件として必須ではない。

　図１において、ＡＶＤＤは、電源電圧である。ＡＶＳＳは、基準電位又は接地電位であり、例えば、０Ｖである。尚、ＡＶはアナログ信号であることを示す。また、ＶＲは、リセット電圧である。また、ＶＲは、基準電位又は所定のオフセット電位である。

　受電用キャパシタ３の一方の電極はセンサ電極２と接続し、他方の電極は接地されて接地電位（ＡＶＳＳ）となっている。受電用キャパシタ３は、受電用キャパシタ３の容量と、外部電極１０とセンサ電極２の静電結合の容量と、外部電極１０の第１電位と第２電位の電圧で決まる電位まで蓄電する容量素子である。ここで、第１電位のときに取得する信号を第１信号とし、第１電位とは異なる電位の第２電位のときに取得する信号を第２信号とする。例えば、第１電位は、第２電位よりも高い。増幅素子４は、例えば、ソースフォロア接続されたトランジスタである。このトランジスタのゲートは受電用キャパシタ３に接続される。増幅素子４は、受電用キャパシタ３から読み出された電圧を増幅し、センサ出力信号を生成する。このセンサ出力信号は、後述する第１信号（Ｎレベル）及び第２信号（Ｓレベル）に相当する。

　選択スイッチ素子５は、例えば、トランジスタからなり、選択信号ΦＸにより駆動し、増幅素子４に増幅されたセンサ出力信号を読み出す。リセット素子６は、例えば、トランジスタからなり、受電用キャパシタ３に接続される。リセット素子６は、検出信号の蓄積前にリセット信号ΦＲにより駆動し、受電用キャパシタ３に外部から流れ込んだ電荷又は残留している電荷を放出して、受電用キャパシタ３の電圧をリセット電圧ＶＲ（基準電位又はオフセット電圧）に設定する。また、選択スイッチ素子５及びリセット素子６のトランジスタは、半導体基板上に形成するのであれば、形成が容易なＭＯＳトランジスタ（ＭＯＳＦＥＴ等）が好適である。

　保護素子７，８は、例えば、ダイオードからなり、外部ノイズ及び静電気から容量センサ素子１の内部回路を保護する素子である。これらの保護素子７，８を設けることにより、容量センサ素子１は、限界電荷容量を超えることなく、動作することができる。

　外部電極１０は、一例として、検査対象の回路基板に形成された金属配線からなる導電パターンである。また、検査信号（第１電位又は第２電位）は、検査信号電源９から導電パターンの端部に形成された電極パッドへ印加される。

　図２を参照して、一態様の容量センサ素子１の断面構造について説明する。図２は、容量センサ素子１の断面構造を概念的に示す図である。

　容量センサ素子１は、例えば、シリコン半導体基板１５の主面上に図１に示した各回路素子が積層構造により形成されて、回路素子領域１６を形成する。尚、各回路素子は、前述した受電用キャパシタ３と、増幅素子４と、選択スイッチ素子５と、リセット素子６と、保護素子７，８等である。さらに、回路素子領域１６上に、層間絶縁膜３７を介して、複数の配線からなる配線層１７が形成される。配線層１７は、回路素子領域１６の各回路素子を電気的に接続する。前述したセンサ電極２は、配線層１７上で層間絶縁層３７を介して、最上面に露出するように形成される。電極配線１８は、センサ電極２と回路素子領域１６とを電気的に接続する。電極配線１８は、シリコン半導体基板１５の主面上に対して鉛直方向（主面と直交する方向）に形成されている。本実施形態の容量センサ素子１は、撮像素子として使用されているＣＭＯＳ方式を利用して、検出信号の読み出しを行うことができる。

　図３及び図４Ａを参照して、容量センサ素子１を備える容量センサ装置による容量センサ素子１のセンサ出力から画像信号を生成する信号処理について説明する。図３は、容量センサ装置の回路構成を概念的に示す図である。図３に示すように、容量センサ装置は、容量センサ素子１と、センサ信号処理回路１１とを備えている。容量センサ素子１は、例えば図１及び図２で示した構成を有している。ここでは、容量センサ素子１についての説明を省略する。

　センサ信号処理回路１１は、読み出し回路１２と、差分信号生成回路１３と、画像処理回路１４と、制御回路３５とを備えている。制御回路３５は、読み出し回路１２と、差分信号生成回路１３と、画像処理回路１４とをそれぞれ制御する。

　読み出し回路１２は、サンプルホールド回路１９と、出力切替回路２０と、を備えている。サンプルホールド回路１９は、容量センサ素子１からセンサ出力信号を取得する。出力切替回路２０は、サンプルホールド回路１９の出力を切り替えて増幅して第１信号と第２信号を差分信号生成回路１３に出力する。

　サンプルホールド回路１９は、列ごとに配置される。サンプルホールド回路１９は、サンプリングスイッチ２１と、第１信号取得スイッチ２２（以下、第１スイッチ２２と称する）と、第２信号取得スイッチ２３（以下、第２スイッチ２３と称する）と、第１信号キャパシタ２４と、第２信号キャパシタ２５と、信号クリアスイッチ３６（以下、サンプルホールドクリアスイッチ３６と称する）と、を備えている。

　このサンプルホールド回路１９においては、容量センサ素子１の出力端は、サンプリングスイッチ２１の一端と、サンプルホールドクリアスイッチ３６の一端と、第１スイッチ２２の入力端と、第２スイッチ２３の入力端と、に接続されている。第１スイッチ２２の出力端と、第１信号キャパシタ２４の一端と、サンプルホールド回路１９の出力の切換えスイッチＮの入力端とが第１接続点Ｐ１で接続されている。同様に、第２スイッチ２３の出力端と、第２信号キャパシタ２５の一端と、サンプルホールド回路１９の出力の切換えスイッチＳの入力端とが第２接続点Ｐ２で接続されている。

　サンプリングスイッチ２１の入力端は、容量センサ素子１の出力端、第１スイッチ２２及び第２スイッチ２３のそれぞれの入力端に接続され、出力端は、負荷（定電流回路）に接続される。サンプリングスイッチ２１は、選択信号ΦＸにより切り替えられてサンプリング期間を設定する。そのサンプリング期間中に、サンプリングスイッチ２１は、容量センサ素子１からのセンサ出力信号を第１スイッチ２２及び第２スイッチ２３へ出力する。

　第１スイッチ２２の入力端は、容量センサ素子１の出力端に接続され、出力端は、前述した第１接続点Ｐ１に接続される。第１スイッチ２２は、第１取得信号（第１サンプルホールド信号）ΦＮにより切り替えられ、サンプリング期間において、第１信号（Ｎレベル）を出力する。

　第２スイッチ２３の入力端は、容量センサ素子１の出力端に接続され、出力端は前述した第２接続点Ｐ２に接続されている。第２スイッチ２３は、第２取得信号（第２サンプルホールド信号）ΦＳにより切り替えられ、サンプリング期間において、第２信号（Ｓレベル）を出力する。第１取得信号（又は、第１サンプルホールド信号）ΦＮと第２取得信号（又は、第２サンプルホールド信号）ΦＳは、サンプリング期間中に、連続的に第１信号及び第２信号を生成するためのスイッチ駆動信号である。

　第１信号キャパシタ２４は、第１スイッチ２２により生成された第１信号Ｎを蓄電する。同様に、第２信号キャパシタ２５は、第２スイッチ２３により生成された第２差信号Ｓを蓄電する。

　また、サンプルホールドクリアスイッチ３６は、第１スイッチ２２と第２スイッチ２３が動作する前に選択信号ΦＸの反転信号である選択信号ΦＸ＿ＩＮＶにより切り替えられる。このとき、第１スイッチ２２と第２スイッチ２３が動作して第１信号キャパシタ２４と、第２信号キャパシタ２５が共に基準電位（ＶＶＣＬＲ）に設定される。

　次に、出力切替回路２０について説明する。

　出力切替回路２０は、第１信号クリアスイッチ（以下、出力キャパシタクリアスイッチと称する）２６、第２信号クリアスイッチ（以下、出力キャパシタクリアスイッチと称する）２７と、第１信号増幅部２８と、第２信号増幅部２９と、第１信号出力用キャパシタ３３、第２信号出力用キャパシタ３４と、シフトレジスタ（ＨＳＲ）４４で構成される。シフトレジスタ（ＨＳＲ）４４は、サンプルホールド回路出力（Ｐ１，Ｐ２）の信号を切り換えるＮ１・Ｓ１からＮｎ・Ｓｎとそれを駆動する。

　出力切替回路２０は、それぞれのサンプルホールド回路１９に接続されているスイッチＨ１、Ｎ１を順次を切り替えて、第１信号キャパシタ２４及び第２信号キャパシタ２５に保持されている電荷を第１信号出力用キャパシタ３３及び第２信号出力用キャパシタ３４に移動させる。即ち、第１信号出力用キャパシタ３３の一端は出力キャパシタリセットスイッチ２６を介して基準電位（ＶＨＣＬＲ）に接続され、第１信号出力用キャパシタ３３の他端は基準電位（ＡＶＳＳ）に接続されている。

　第２信号出力用キャパシタ３４の一端は出力キャパシタリセットスイッチ２７を介して基準電位（ＶＨＣＬＲ）に接続され、第２信号出力用キャパシタ３４の他端は基準電位（ＡＶＳＳ）に接続されている。出力キャパシタリセットスイッチ２６及び２７がオンされるとき、第１信号出力用キャパシタ３３と第２信号出力用キャパシタ３４は放電する。第１信号増幅部２８は、第１信号Ｎを増幅する。第２信号増幅部２９は、第２信号Ｓを増幅する。

　次に、差分信号生成回路１３は、差分演算部３０とＡＤ変換部３１とで構成され、読み出し回路１２から出力された第１信号と第２信号の差を増幅して出力する。この差分信号生成回路１３は、差分演算部３０が出力した差分信号を１つのＡＤ変換部３１でデジタル変換するように構成されている。または図示していないが、差分信号生成回路１３は、２つのＡ／Ｄ変換部３１で第１信号と第２信号をデジタル変換した後で、それらの変換した出力をソフトウェアで演算してその差分をとるように構成されていても良い。図４Ｂは、出力切替回路２０の出力タイミングを示している。容量センサ素子１は、外部電極１０から第１電位が印加された際に、センサ出力信号が所定レベル例えば、Ｎレベルの電圧を出力する。第１信号Ｎは、外部電極１０の第１電位の際に取得される信号である。第２信号Ｓは、外部電極１０の第２電位の際に取得される信号である。

　画像処理回路１４は、差分信号のレベルに応じた画像信号を生成する。画像処理回路１４は、γ補正、エッジ検出、画像マッチングなどの画像処理を行う回路である。図４Ａ、図４Ｂに示すタイムチャート及び図５に示すフローチャートを参照して、容量センサ素子１による電圧検出及び画像処理について説明する。

　図４Ａは、リセット信号ΦＲと、選択信号ΦＸと、第１信号取得信号ΦＮと、第２信号取得信号ΦＳと、サンプルホールド回路１９の第１信号（Ｐ１）及び第２信号（Ｐ２）の出力波形を示している。図４Ａは、各動作における第１期間乃至第４期間を示す図である。尚、以下に説明する用語において、第１信号は、外部電極１０に第１電位を印加しているときに取得する信号とする。ここでは、受電用キャパシタ３のリセット電圧ＶＲに対応した信号である。また、第２信号は、外部電極１０に第２電位を印加しているときに取得する信号である。ここでは、リセット電圧ＶＲ－Ｃｓ/（Ｃｓ＋Ｃｃ）・（第１電位－第２電位）である。但し、Ｃｓ：外部電極１０とセンサ電極の容量及びＣｃ：受電用キャパシタの容量とする。

　まず、センサ移動部５６は、センサ電極２と検査対象となる外部電極１０とを近接させる（ステップＳ１）。次に、制御回路３５は、検査信号電源５５から外部電極１０に検査信号の第１電位を印加する（ステップＳ２）。その後、制御回路３５は、リセット信号ΦＲをＨレベルにして、リセット素子６を駆動させる（ステップＳ３）。この時、制御回路３５は、リセット信号ΦＲをＨレベルに、選択信号ΦＸをＬレベルに、第１信号取得信号ΦＮをＨレベルに、第２信号取得信号ΦＳをＨレベルに設定する。駆動したリセット素子６は、受電用キャパシタ３をリセット電圧ＶＲ（基準電位又はオフセット電圧）に設定する。その後、制御回路３５は、選択信号ΦＸをＨレベルに設定して、選択スイッチ素子５を駆動する。容量センサ素子１は、リセット電圧ＶＲに相当する電圧のセンサ素子出力ＳＯを出力する。ステップＳ２－Ｓ３は、図４Ａにおける第１期間（リセット期間）である。

　次に、制御回路３５は、リセット素子６を非道通として、第１信号取得信号ΦＮをＬレベル、Ｈレベルの順で順次に切り替える。また、制御回路３５は、第２信号取得信号ΦＳをＬレベルに切り替える。第１スイッチ２２は、Ｈレベルの第１信号取得信号ΦＮが入力されて、オンする。第１スイッチ２２の導通により、第１信号が第１信号キャパシタ２４に蓄電される（ステップＳ４）。ステップＳ４は、図４Ａにおける第２期間（第１信号取得期間）である。

　次に、制御回路３５は、外部電極１０に第２電位を印加する（ステップＳ５）。容量センサ素子１の受電用キャパシタ３が保持する電位は、受電用キャパシタ３の容量と、外部電極１０とセンサ電極２の静電結合の容量と、外部電極１０の第１電圧と第２電位の差で決まる電位となる。この時、選択信号ΦＸは、Ｈレベルである。したがって、選択スイッチ素子５は、オン状態を維持している。このため、容量センサ素子１は、センサ素子出力ＳＯとして、容量センサ素子１の受電用キャパシタ３に保持される電圧の第２信号を出力する。その後、制御回路３５は、第２スイッチ２３にＨレベルの第２信号取得信号ΦＳを入力してオンさせる。第２スイッチ２３の導通により、第２信号が第２信号キャパシタ２５に蓄電される（ステップＳ６）。ステップＳ５－Ｓ６は、図４Ａにおける第３期間（第２信号取得期間）である。

　以降、サンプルホールド回路１９は、出力切替回路２０内に設けられたシフトレジスタ（ＨＳＲ）によって、出力スイッチＮ１，Ｓ１からＮn，Ｓnまでを順次、オンに切り替える。これにより、第１信号キャパシタ２４及び第２信号キャパシタ２５から第１信号及び第２信号が読み出される。読み出された第１信号及び第２信号は、第１信号出力用キャパシタ３３及び第２信号出力用キャパシタ３４に移動するように蓄電される。

　さらに、制御回路３５は、第１信号出力用キャパシタ３３及び第２信号出力用キャパシタ３４から同一のタイミングで第１信号及び第２信号を読み出す。読み出された第１信号及び第２信号は、第１、第２信号増幅部２８，２９により任意に増幅された後、差分信号生成回路１３に出力される。差分信号生成回路１３は、第１信号と第２信号の差分信号を出力する。この差分信号は、ＡＤ変換部３１においてデジタル信号に変換されて画像処理回路１４に取り込まれる（ステップＳ７）。ステップＳ７は、図４Ａにおける第４期間（信号呼び出し期間）である。出力後の第１信号出力用キャパシタ３３及び第２信号出力用キャパシタ３４は、出力キャパシタリセットスイッチ２６，２７の導通によって基準電位に設定される。

　次に、制御回路３５は、取得した差分信号が必要データ数になったか否かを判定する（ステップＳ８）。ステップＳ８の判定で、差分信号が必要データ数に満たなかった場合（ＮＯ）、処理はステップＳ２に戻る。このとき、ステップＳ８で差分信号が必要データ数になるまで、容量センサ素子１からのセンサ出力信号の取得と、差分信号の出力とが繰り返される。差分信号が必要データ数に達した場合（ＹＥＳ）、制御回路３５は、全検出エリアが終了したか否かを判定する（ステップＳ９）。ステップＳ９の判定で全検出エリアの検出が終了していなければ（ＮＯ）、センサ移動部５６は、センサ電極２と外部電極１０を離間し、センサ電極２を次の検出エリアに移動させる（ステップＳ１０）。その後、前述したステップＳ１に戻り、検出が行われる。一方、ステップＳ９の判定で全検出エリアの検出が終了していれば（ＹＥＳ）、画像処理回路１４は、画像処理をする（ステップＳ１１）。

　次に、図６は、実施形態に係る容量センサ素子が２次元的なアレイ状に配置された容量検出エリアセンサの概念的な回路構成を示す図である。尚、この容量検出エリアセンサの構成部位について、前述した図３に示す構成部と同等の部位については、同じ参照符号を付して説明を省略する。

　容量検出エリアセンサ回路（以下、エリアセンサと称する）８０は、複数の容量センサ素子１が、例えば、２５６列×２５６行のマトリックス状（２次元アレイ状）に配置されている。勿論、エリアセンサ８０は、チップサイズ及び容量センサ素子１の個数が限定されるものではない。またエリアセンサ８０は、形状においても検査対象の形状に応じて、正方形や長方形など適宜設定することもできる。マトリックス配置された容量センサ素子１は、それぞれに垂直シフトレジスタ（ＶＳＲ）４６と水平シフトレジスタ（ＨＳＲ）４４により構成されるセンサ素子選択回路に接続されている。

　それぞれの容量センサ素子１の選択信号ΦＸの入力端には行配線となる選択信号（ΦＸ）線４１が配線され、リセット信号ΦＲの入力端には、リセット信号（ΦＲ）線４２が配線され、列配線として、容量センサ素子１の出力端にセンサ出力線４３が配線されている。選択信号線４１及びリセット信号線４２は、垂直シフトレジスタ（ＶＳＲ）４６に接続されている。センサ出力線４３は、サンプルホールド回路４５に接続されている。

　また、垂直シフトレジスタ４６には、駆動制御信号として、例えば、垂直シフトレジスタクロックΦＶ、垂直シフトレジスタスタートパルスΦＶＳ及び垂直シフトレジスタリセットパルスΦＶＲが入力される。

　さらに水平シフトレジスタ（ＨＳＲ）４４は、駆動制御信号として、例えば、水平シフトレジスタクロックΦＨ、水平シフトレジスタスタートパルスΦＨＳ及び水平シフトレジスタリセットパルスΦＨＲを入力して、スイッチ切替によりサンプルホールド回路１９からの出力のタイミングを制御する。

　前述したように、選択信号ΦＸにより順次、選択された容量センサ素子１からそれぞれに読み出されたセンサ出力信号は、サンプルホールド回路１９に一時的に入力される。サンプルホールド回路１９は、第１信号取得信号ΦＮ及び第２取得信号ΦＳによるタイミングにより、センサ出力信号を保持する。　
　水平シフトレジスタ（ＨＳＲ）４４によって、サンプルホールド回路１９から読み出されたセンサ出力信号は、前述した第１信号増幅部２８及び第２信号増幅部２９に出力される。さらに、第１信号増幅部２８及び第２信号増幅部２９により増幅された第１信号及び第２信号の差分信号は、図３に示した差分信号生成回路１３で生成される。差分信号は、画像処理回路１４により画像信号に変換される。

　図７は、エリアセンサ８０を上側から見た外観構成を示す図である。また、図８は、エリアセンサ８０を構成する１つの容量センサ素子１の断面構造を示す図である。

　図７に示す例では、１つのセンサ電極２は、正方形をしている。センサ電極２の一辺は十数μｍ程度である。また、図８に示すように、センサ電極２の周囲から絶縁のために僅かに離間して、取り囲むように埋め込まれた枠形状のシールド電極（Ｍ５）７１が形成される。シールド電極７１は、内部配線（Ｍ４）７２に接続される。シールド電極７１は、センサ電極２の斜め上方向にある電界や隣接するセンサ電極２による容量検出の影響を減少させる機能を有する。シールド電極７１の電位は、略接地電位である。また、図８に示すように、シリコン半導体基板１５上には、図１に示した回路素子等を含む回路素子領域１６が形成される。さらに、回路素子領域１６の上方には、図示しない絶縁層を介在して複数層の金属配線層（Ｍ１，Ｍ２，Ｍ３）１７及び電極配線１８が形成される。また、回路素子領域１６の上から見た投影方向の面積は、センサ電極２よりも小さい面積である。また、センサ電極２の下層に回路素子領域１６が配置されるため、隣接するセンサ電極２を近接させて配置することができる。このため、エリアセンサ８０は、高い集積度を実現できる。

　さらに、エリアセンサ８０は、読み出し回路１２及び差分信号生成回路１３による相関二重サンプリング動作により、外部電極ＡＶＳＳの揺らぎや重畳しているノイズに対して、サンプリング時間Δtよりも長周期の成分を除去することができる。また、リセット電圧の揺らぎ及びノイズに対して、毎回のリセット操作により、容量センサ素子内の蓄電素子に蓄電されている揺らぎやノイズを除去することができる。リセットスイッチのオン抵抗の熱ノイズに対して、毎回のリセット操作により、容量センサ素子内の蓄電素子に蓄電されている熱ノイズを除去することができる。セルアンプである第１，第２信号増幅部２８，２９における閾値電圧のバラツキに対して、出力電圧の直流成分のオフセットを除去できる。第１，第２信号増幅部２８，２９における低周波ノイズに対して、サンプリング時間Δtよりも長周期の成分を除去することができる。さらに、列電流源のドレイン電圧の動作点バラツキに対して、出力電圧の直流成分のオフセットを除去できる。

　図７では、シールド電極７１の電位は、略接地電位であるとしているが、これに限るものではない。シールド電極７１の電位は、前述した第１電位と第２電位の何れかであってもよい。つまり、シールド電極７１は、外部電極１０として用いられてよい。図９は、シールド電極７１を外部電極１０として用いる場合の構成例を示す図である。図９の例では、シールド電極７１は、それぞれのセンサ電極２の周囲に形成されている。そして、シールド電極７１には端子ΦＧが形成されている。端子ΦＧは、検査信号電源９に接続されている。図９の例の検査信号電源９は、スイッチ９Ａの切り替えにより、第１電位Ｖ１又は第２電位Ｖ２を、端子Ｇを介してシールド電極７１に印加できるように構成されている。このような構成であれば、外部電極１０は不要である。

　図７、図９の例では、シールド電極７１は、正方形のセンサ電極２を囲む枠形状を有している。しかしながら、シールド電極７１は、必ずしも枠形状を有していなくてもよい。例えば、センサ電極２が長方形状をしていれば、センサ電極２に対して、長方形状のシールド電極７１が並べて配置されてもよい。また、センサ電極２が櫛型電極であれば、シールド電極７１は、このセンサ電極２を挟むように構成された櫛型電極であってもよい。

　［第１の実施形態］
　図１０は、容量検出エリアセンサを搭載する導電パターン検査装置の概念的な構成を示す図である。図１１は、判定基準に用いる正常な導電パターン情報に基づく、導電パターン画像の一例を示す図である。図１２は、検査対象となった導電パターン画像であり、画像マッチングによる欠陥の有無及び欠陥位置の検出に関して説明するための図である。

　導電パターン検査装置５１は、エリアセンサ（容量検出エリアセンサ回路）８０と、差分信号生成回路１３と、画像処理回路１４と、記憶部５８と、比較判定部５９と、欠陥位置情報取得部６０と、表示部６１と、入力部６２と、インターフェース部６３と、セレクタ８１と、プローブ８２と、スイッチ８３と、検査信号電源５５と、センサ移動部（センサ移動機構）５６と、制御部６４と、タイミング制御回路６５と、を備える。

　エリアセンサ８０は、前述した図６に示したエリアセンサと同等である。エリアセンサ８０は、回路基板１００の導電パターン１０１と対向する位置に実質的に非接触に配置される。エリアセンサ８０の電極等が設けられている表面には、損傷や摩耗を防止するため又は、汚れ防止のために、全面を覆うように極薄い保護膜（絶縁膜）が設けられている。そのため、エリアセンサ８０を導電パターン１０１に接触させたとしても実質的には、センサ電極２と外部電極である導電パターンとは接触していない。このことを、実質的に非接触と称している。

　差分信号生成回路１３は、エリアセンサ８０からの検出信号を受信して差分信号を生成する。差分信号生成回路１３は、エリアセンサ８０に搭載されてもよい。画像処理回路１４は、差分信号から画像データを生成する。画像処理回路１４は、制御部６４から出力された２値の差分信号に対して画像化処理を行い、導電パターン１０１を含む導電パターン画像として生成する。

　記憶部５８は、検査対象エリアの位置情報を記憶する。通常は、回路基板１００の導電パターン１０１の面積に対して、エリアセンサ８０の検査エリア（実効検査面積）が小さい。このため、回路基板の導電パターン１０１には、エリアセンサ８０の検査エリアに応じて区分された検査対象エリアが設定される。即ち、検査対象エリア内には、分割された複数の導電パターンが存在する。検査対象エリアは、端同士に僅かに重なりを持つように割り付けられる。即ち、取得したデータを画像処理で画像化した際に、画像の貼り合わせの際ののりしろとなる共通画像が含まれるように、検査対象エリアは設定される。

　比較判定部５９は、画像処理回路１４で生成された導電パターン１０１の画像データと基準導電パターン画像データとの画像マッチングにより、導電パターン１０１の良否判定をする。基準導電パターン画像データは、断線、短絡、欠け等の欠陥のない正常な導電パターンの画像データである。

　セレクタ８１は、検査信号を出力するプローブ８２を切り換える。セレクタ８１は、回路基板１００上の複数の独立した導電パターン１０１の１つずつに検査信号が供給されるようにタイミング制御回路６５から供給された制御信号に基づき、プローブ８２を切り換える。セレクタ８１は、例えばマルチプレクサ、デマルチプレクサなどから構成することができる。

　プローブ８２の先端は、それぞれ、回路基板１００上の導電パターン１０１の一端である電極に接触している。それぞれのプローブ８２は、導電パターン１０１に対して検査信号を供給する。これらのプローブ８２は、検査開始時の回路基板１００をセットした際に、検査開始前に同時に電極に接触する。プローブ８２は、スイッチ８３を介して検査信号電源５５に接続されている。プローブ８２から供給された検査信号によって導電パターン上に生じた第１電位と第２電位の出力時にエリアセンサから取得される第１信号と第２信号は、検出信号として差分信号生成回路１３と画像処理回路１４と通して制御部６４に出力される。

　スイッチ８３は、プローブ８２に接続される検査信号電源５５を切り換える。検査信号電源５５は、第１電位及び第２電位の検査信号を供給できるように構成されている。タイミング制御回路６５によるスイッチ８３の切り替えにより、検査信号電源５５は、第１電位又は第２電位の検査信号を導電パターン１０１に供給する。

　センサ移動部５６は、エリアセンサを回路基板（プリント配線基板：ＰＣＢ）の検査位置に移動する。センサ移動部５６は、分割された検査対象エリアに順次、エリアセンサ８０を移動させて、回路基板１００の検査を繰り返し行う。また、エリアセンサ８０と導電パターン１０１の対向する間隔は、０．０２mm以下が好適であるが、現実的には０．５mm以下でよい。　
　制御部６４は、装置全体を制御して検査に必要な指示や演算処理を行う、例えば、パーソナルコンピュータやＣＰＵ（中央演算処理部）等が用いられる。

　タイミング制御回路６５は、セレクタ８１の切り換えタイミング及び検査信号電源５５の印加タイミングを制御する。タイミング制御回路６５は、セレクタ８１に対してはプローブ選択のための制御信号および導体パターンに与える検査電圧を制御する。タイミング制御回路６５は、セレクタ８１に供給した制御信号に同期してエリアセンサ８０を駆動するための同期信号を供給する。

　なお、図１０に示す回路基板１００では、片面側のみに導電パターン１０１が設けられている場合を想定しているが、表裏両面に導電パターン１０１が設けられていてもよい。両面に導電パターン１０１が設けられている場合、例えば、回路基板の表裏の導電パターン１０１の形成面を間に挟むように、２つのエリアセンサ８０が、間隔を空けてそれぞれのセンサ面が導電パターン１０１の形成面に対向するように配置される。このような配置であれば、表裏の導電パターン１０１を同時に検査することが可能である。また、例えば、導電パターン検査装置５１に基板反転機構が設けられていてもよい。この場合、表面の導電パターンの検査終了後に、基板反転機構によって回路基板１００が半回転されて裏返される。その後、回路基板１００の裏面側の導電パターンの検査が行われる。

　本実施形態において、回路基板１００は、電極パッド１０４から延び出て途中で分岐する複数の直線的な櫛形を有する導電パターン１０１を備えている。ここでは、櫛形導電パターンを例として説明するが、勿論、櫛形に限定されるものではなく、一般的な電子部品を実装するための導電パターンであってもよい。

　図１１Ａ，図１１Ｂは、画像処理回路１４により画像化された導電パターン１０１を含む導電パターン画像の一例を示している。図１１Ａは、欠陥のない判断基準となる正常な導電パターンを示しており、図１１Ｂは、短絡や断線の欠陥がある導電パターンの例を示している。ここでは、黒色領域が導電パターンの配線を示し、白色領域は、配線が形成されていない導電パターン基板自体の領域を示している。

　また、例として示している２色画像は、白黒色に限定されるものではなく、有色の２色以上の画像又は、２つ以上の階調で表示された画像であってもよい。尚、図１１Ｂにおいて、点線で示す配線１０６は、断線箇所（断線欠陥）により検査信号が給電されていない導電パターンの領域であるため、実際には存在していても、形成された画面上では、欠損している状態の白色で表示される。また、短絡箇所（短絡欠陥）１０５は、検査信号が給電されているため、配線の画像として表示される。

　記憶部５８は、制御部６４が使用するプログラム及びアプリケーションを記憶している。記憶部５８は、さらに、比較判定部５９における判定基準となる、図１１Ａに示す正常な導電パターンから生成された基準導電パターン画像１０１Ａの画像情報を記憶している。基準導電パターン画像１０１Ａは、パターンが異なる検査対象ごとに記憶される。

　比較判定部５９は、図１１Ｂに示すような画像処理回路１４から出力された検査結果となる取得された検査導電パターン画像１０１Ｂと、図１１Ａに示すような記憶部５８から読み出した基準導電パターン画像１０１Ａとをパターンマッチング処理により比較し、特異箇所となる断線箇所１０６及び短絡箇所１０５等を抽出して、良・不良判定を行う。比較判定部５９は、判定結果を記憶部５８に記憶すると共に、表示部６１に判定結果を表示させる。

　制御部６４は、比較判定部５９により欠陥が有ると判定された箇所の位置情報又は座標情報を取得し、判定結果に関する情報と共に記憶部５８に記憶する。この位置情報は、後工程となる導電パターン１０３をリペア処理する際の位置情報として、リペア装置で用いられる。

　表示部６１は、液晶ディスプレイ等の表示装置であり、少なくとも制御部６４による導電パターン検査に関する情報と、画像処理回路１４から出力された基準導電パターン画像１０１Ａ及び検査導電パターン画像１０１Ｂと、良否判定結果とを表示する。

　ここで、良否判定結果としては、判断基準となる基準導電パターン画像１０１Ａと、検査導電パターン画像１０１Ｂの両方を一画面上に並べて表示させる又は、色違いで重ね合わせて表示することが好ましい。検査導電パターン画像１０１Ｂに断線箇所が生じていた場合、実際には存在している配線であっても、断線により検査信号が給電されていない。このため、エリアセンサ８０が検査信号を検出せず、検査導電パターン画像１２３では、その配線が欠損している画像が生成される。よって、正常な基準画像である基準導電パターン画像１１３を比較表示させることで、欠陥箇所の見落としを防止することができる。

　入力部６２は、キーボートやスイッチパネルで構成される。また、入力部６２は、表示部６１の表示パネル上に配置されるタッチパネルであってもよい。入力部６２は、導電パターンの検査に関する情報や選択の設定を入力する。

　インターフェース部６３は、検査情報等を共有するために、導電パターン検査装置５１と例えばリペア装置のサーバーとでＬＡＮやインターネット等の通信ネットワークを用いて通信するためのインターフェースを備える。

　ここで、図１２Ａ乃至図１２Ｅを参照して、本実施形態の導電パターン検査装置が検査可能な導電パターンの例について説明する。

　図１２Ａは、直線の導電パターン１１０である。この例では、導電パターン１１０の一部が欠損した断線箇所１１１を示している。断線状態や断線の規模（欠損している箇所の長さ等）が画像として視認できるため、リペア可能か否かも判断することができる。

　図１２Ｂは、２つの電極間に環状のループパターンが存在する導電パターン１２０である。この導電パターン１２０は電極間で２つの電流通路を有しているため、一方の電流通路が断線されても、他方で電流が流れることとなる。従って、従来の検査端子を接触させて、２電極間に検査信号を給電する検査では、断線の有無の違いがあっても検出値に差が少なく断線欠陥を検出することはできない。

　これに対して、本実施形態では、センサ電極が対向する導電パターンにおいて、検査信号が印加されている状態であれば、断線箇所を除き導電パターンからセンサ電極に電位が検出できる。このため、ループパターンに断線不良箇所１２１が存在しても、画像として検出することができる。

　図１２Ｃは、直線で平行配置される複数の導電パターン１３０である。このような導電パターンの細り箇所１３２や欠け箇所１３１が存在しても、従来の２電極間における検査信号を用いた検査では、欠陥を検出できない。また、製品に組み上げられて製品検査の段階であっても欠陥として発生しない場合もある。例えば、経時変化による、特に熱ストレスや電流集中による断線、又は、導電パターンの回路基板からの剥がれ（浮き上がり）が発生する事態が想定される。これに対して、本実施形態では、導電パターンが画像として取得できるため、導電パターンにおける細り箇所や欠け箇所を見つけやすい。

　図１２Ｄは、フローティングパターンと近接して配置された導電パターンである。導電パターン１４０及びフローティングパターン１４１は、電気的に分離している。ここでは、判定基準となる良品の導電パターン１４０及びフローティングパターン１４１と、短絡欠陥１５３が発生している導電パターン１５１及びフローティングパターン１５２とを示している。この導電パターン１５１は、従来の２電極間における検査信号を用いた検査では、欠陥を検出できない。この短絡欠陥を検出するためには、別途、フローティングパターン１５２に電極を配置しなければならない。

　これに対して、本実施形態では、導電パターンを画像として取得できる。したがって、電極間で電流通路以外でも電位が印加されていれば、導電パターン及びフローティングパターンを画像として取得するため、短絡欠陥も容易に検出することができる。

　図１２Ｅは、コイルパターン１６０に形成された導電体パターンである。コイルパターンは、小型携帯機器等のアンテナに用いられており、電波の送受や電源供給に用いられている。このコイルパターン１６０では、短絡箇所１６１が生じても、電流通路をショートカットするバイパスができるだけである。このため、２極間の検査信号は、正常に流れて、短絡欠陥を検出することはできない。

　これに対して、本実施形態では、導電パターンを画像として取得できるため、コイル間の短絡欠陥も容易に検出することができる。

　次に、図１３に示すフローチャートを参照して、本実施形態の導電パターン検査装置の検出動作について説明する。　
　制御部６４は、図示しない基板搬送機構を用いて、回路基板を検査装置の検査テーブルの基板装着位置に配置する（ステップＳ２１）。次に、制御部６４は、回路基板における基準位置マーク又は導電パターンの一部で予め定めた箇所を基準位置として定めた後、基準位置を座標原点（ｘ＝０，ｙ＝０）として、座標設定を行う（ステップＳ２２）。この時、制御部６４は、エリアセンサ８０を導電パターンに近接させるために、検査テーブル面又は回路基板の導電パターン形成面を高さ方向（Ｚ方向）における座標原点（ｚ＝０）の基準も設定する。

　前述したように回路基板１００の導電パターンの面積に対して、エリアセンサ８０による検査エリア（実効検査面積）が小さい。このため、制御部６４は、回路基板１００の導電パターンをエリアセンサ８０の検査エリアに区分し、それらの検査エリアの位置情報（座標情報）と、エリアセンサ８０の移動経路を設定する。

　次に、制御部６４は、複数の電極パッドのそれぞれとそれぞれのプローブ８２の先端とを接触させて電極パッドとプローブ８２とを電気的に接続する（ステップＳ２３）。プローブ８２は、導電パターン１０１に対してプローブ先端の接触による削り傷や凹みなどの損傷を与えず、且つ接触抵抗を低くして、検出値にバラツキが出ないようにするために、バネ等により設定された付勢力が働く機構を有している。

　次に、センサ移動部５６は、先に決定された検査順と座標情報（ｘ，ｙ座標）に基づき、エリアセンサ８０を検査位置に移動（ｘ，ｙ軸方向の移動）させる（ステップＳ２４）。そして、検査位置に到達したエリアセンサ８０は、センサ移動部５６によってセンサ電極２を検査対象の導電パターンになるべく近づくように下降（ｚ軸方向の移動）し、エリアセンサ８０と検査エリアの導電パターンを対向させる（ステップＳ２５）。尚、回路基板１００がずれ等によりｘｙ方向に移動しないのであれば、センサ電極２の表面に形成された保護膜を導電パターンに接触する状態に設置してもよい。尚、この場合においても、センサ電極２の表面は、導電パターンに直接接触していないが、電気的には容量結合した状態となる。

　次に、制御部６４は、エリアセンサ８０のセンサ電極２が対向している検査対象エリア内の区分導電パターンに検査信号が給電されるように、選択的にセレクタ８１を切り換える（ステップＳ２６）。このとき、まず、導電パターンに第１電位の検査信号が印加されるようにスイッチ８３が切り替えられ、その後に導電パターンに第２電位の検査信号が印加されるようにスイッチ８３が切り替えられる。そして、制御部６４は、前述したセンサ出力信号に基づく差分信号（データ）を出力させる（ステップＳ２７）。次に、制御部６４は、エリアセンサ８０が１画面分のデータを取得したか否かを判定する（ステップＳ２８）。このステップＳ２８の判定で、センサ電極２による検査対象エリア内でデータを取得していない導電パターン１０１が存在していた場合には（ＮＯ）、処理はステップＳ２６に戻る。この場合、制御部６４は、検査信号が給電されていない導電パターン１０１にセレクタ８１を切り換えて、検査信号を給電させる。一方、ステップＳ２８の判定で、エリアセンサ８０のセンサ電極２が対向している全ての導電パターン１０１からデータを取得していた場合には（ＹＥＳ）、センサ移動部５６は、エリアセンサ８０を上昇させて、エリアセンサ８０と今回の検査対象であった導電パターン１０１を離間させて対向配置を解除する（ステップＳ２９）。

　次に、制御部６４は、エリアセンサの検査エリアにより区分された全ての検査対象エリアの導電パターンからセンサ出力の取得が完了したか否かを判定する（ステップＳ３０）。このステップＳ３０の判定で、全ての検査対象エリアの導電パターンからのセンサ出力の取得が完了していない場合には（ＮＯ）、処理はステップＳ２４に戻る。この場合、センサ移動部５６は、エリアセンサ８０を次の検査対象エリアに移動させる。一方、ステップＳ３０の判定で、全ての検査対象エリアからデータの取得が完了していた場合には（ＹＥＳ）、画像処理回路１４は、検査対象エリア毎で取得したデータによる画像を貼り合わせて、検査導電パターン画像を作成（波形合成）する（ステップＳ３１）。

　次に、比較判定部５９は、良・不良判定を行う（ステップＳ３２）。良・不良判定では、比較判定部５９は、作成された検査導電パターン画像を記憶部５８から読み出した基準導電パターン画像と画像マッチング処理により比較し、特異箇所となる欠陥、即ち断線及び短絡等を抽出する。比較判定部５９は、良・不良判定において、欠陥が有ると判定された箇所の位置情報又は座標情報を算出する（ステップＳ３３）。比較判定部５９は、判定結果に関する情報と共に記憶部５８に記憶する（ステップＳ３４）。これにより、一連の検査シーケンスを終了する。この判定結果に関する情報には、欠陥部の位置情報（座標情報）、欠陥画像及び検査対象の回路基板の品種情報等が含まれている。

　以上のように、本実施形態によれば、検査対象となる導電パターンが、直線だけではなく、回路部品を実装するために迂回する箇所及び屈曲した箇所、又は途中で複数の分岐を含む導電パターンであったとしても、検査信号を給電できるのであれば、容量結合により検査信号を検出することができる。

　従って、導電パターンの形状を画像として表示することができ、欠陥箇所の有無の確認や欠陥箇所の位置の確認が容易である。また、従来の検査手法では、まず、電気的な検査により、欠陥箇所の有無を検出した後、欠陥箇所を撮像して確認するという、２度の異なる検査が必要であった。これに対して、本実施形態の導電パターン検査装置は、１回の検査によって、導電パターン画像から欠陥箇所の有無とその位置が検出できるため、検査時間の短縮だけではなく、検査員に掛かる作業負荷が軽減される。

　また、良・不良判定後に、欠陥箇所の有無だけではなく、検査を行った導電パターンの導電パターンを画像として表示するため、検査員に対して欠陥箇所が理解しやすい検査結果を報告することができる。また、検査結果が欠陥画像と共にその位置情報（座標情報）を伴って取得されているため、後工程となるリペア工程に対して、欠陥箇所の位置情報を提供することで、リペア処理の作業の軽減や修復時間の短縮を図ることができる。

　以上のように、本実施形態によれば、検査対象となる導電パターンが、直線だけではなく、平行パターン、ループパターン、コイルパターン、櫛歯パターンのように複数の分岐を有するパターン等であっても、検査信号の給電ができ、センサ電極が対向できるのであれば、導電パターンの形状に関係なく検出することができる。例えば、断線欠陥、短絡欠陥、パターンの細り欠陥及び、パターンの欠け欠陥など、従来の電極間に検査信号を給電してセンサ電極で検出する電気検査では検出できない、種々の欠陥を検出することができる。

　［第２の実施形態］　
　次に、容量検出エリアセンサを利用した細胞サイズ検出装置について説明する。　
　図１４は、容量検出エリアセンサを搭載する細胞サイズ検出装置３００の概念的な構成を示す図である。図１５Ａ，１５Ｂは、細胞サイズ検出装置３００における細胞のサイズを検出する動作について説明するための概念図である。図１６Ａは、エリアセンサ上に存在する細胞を概念的に示す図、図１６Ｂは、図１６Ａを画像化して、表示画面に表示された細胞画像を概念的に示す図である。尚、図１４に示す構成部位について、前述した第１の実施形態の構成部位と同等の機能又は作用する構成部位には、同じ参照符号を付して、その詳細な説明は省略する。

　図１４に示す細胞サイズ検出装置３００は、大別して、対向電極２１０と、エリアセンサ８０と、制御装置９１と、画像処理回路１４とで構成される。

　対向電極部２１０は、対向電極２０１と、対向電極スイッチ２０２と、可変電圧電源２０３とを備える。対向電極２０１とエリアセンサ８０は、その間を充填する物質、例えば電解液２２０を挟んで対向する。対向電極スイッチ２０２は、制御装置９１からの対向電極用電源制御信号Ｓ１によりオン／オフを行う。可変電圧電源２０３は、制御装置９１からの対向電極用電圧制御信号Ｓ２により対向電極２０１に給電する検査信号の電圧を制御する。

　また、制御装置９１は、差分信号生成回路１３（差分演算部３０とＡＤ変換部３１）と、タイミング制御回路６５を備えている。タイミング制御回路６５は、エリアセンサ８０からの出力を差分信号生成回路１３で取得するタイミングを制御する。

　図１４においては、代表的に、２つの容量センサ素子から出力されたセンサ出力信号の処理について説明している。ただし、センサ出力信号は、各容量センサ素子から出力される信号であり、２つの信号に限定されるものではない。

　差分信号は、画像処理回路１４に出力される。画像処理回路１４は、差分信号のレベルに応じた画像信号を生成する。画像信号は、前述した図１０に示した表示部６１により、後述する図１６Ｂに示すような細胞画像２１１ａ，２２１ｂを表示する。尚、細胞サイズを検出する際には、細胞が電解液などで浸漬された状態で検出を行う。このため、エリアセンサ８０を収納する容器は、エリアセンサ８０が配置される底面と、その周囲に水密に設けられた壁とを有する容器、例えば、トレイの形状に形成された容器である。また、エリアセンサ８０のセンサ電極２が電解液の腐食による劣化を防止するために、センサ電極２上に既知の容量を有する窒化膜や酸化膜を形成して、電解液から保護するように構成してもよい。

　尚、本実施形態の容量センサ素子１における対向電極は、構成要件位として必須ではない。例えば、容量センサ素子１は、電圧が印加される対向電極が無く、センサ電極２のみが、電解液中、大気中、任意ガスの雰囲気中、又は真空中に露呈している状態において、これらの中を伝搬し、センサ電極２に付着した物質による容量変化や電荷やイオンによる帯電等による電圧変化を検出することも可能である。例えば、容量センサ素子１は、電解液中の細胞がセンサ電極に付着した場合の容量変化から画像を作り出すこともできる。

　次に、図１５Ａ、１５Ｂを参照して、細胞のサイズ検出について説明する。

　図１５Ａは、対向電極２０１及びセンサ電極２の構成を概念的に示している。センサ電極２には、個々にスイッチ素子（トランジスタ）２０４及びキャパシタからなる読み出し回路２０５が設けられている。

　図１５Ａでは、電解液２２０に浸漬する細胞２１０ａ，２１０ｂがエリアセンサ８０のセンサ電極２上に載置される。さらに、電解液２２０に気泡等が入り込まない状態でエリアセンサ８０と平行に対向電極２０１が配置される。次に、可変電圧電源２０３から前述した検査信号が給電される。この時、図１５Ｂに示すように、対向電極２０１とセンサ電極２と間の電解液２２０の容量をＣ０とする。また、対向電極２０１とセンサ電極２と間に細胞２１０ａが存在する場合には、細胞２１０ａの容量Ｃxとする。

　従って、細胞２１０ａが存在する場合には、対向電極２０１とセンサ電極２と間の容量はＣx1となる。通常であれば、細胞２１０ａの誘電率が充填している物質の誘電率より高いので、容量Ｃ０＜容量Ｃxである。したがって、細胞２１０ａ、２１０ｂが存在する方が電荷が蓄電されるため、得られる検出信号値も大きくなる。

　図１６Ａに示すように、細胞２１０ａ，２１０ｂは、細胞サイズが大きくなるほど、細胞に接するエリアセンサ８０のセンサ電極数が多くなる。つまり、細胞に接するエリアセンサ８０によって、細胞サイズや形状が検出できる。これらのセンサ出力信号を画像信号化の処理を行えば、図１６Ｂに示すように、細胞２１０ａ，２１０ｂのサイズに合った細胞画像２１１ａ，２１１ｂが表示画面９５に表示される。

　以上のことから、本実施形態の細胞サイズ検出装置３００は、容量検出エリアセンサに載置又は接触する細胞のサイズや形状に応じたセンサ検出信号を取得することができる。よって、同じ細胞や異なる細胞において、サイズや形状の比較が容易に実現できる。

　さらに、細胞の大きさや形状が時間と共に変化する場合には、予め設定した時間間隔を空けて、連続的に容量検出を行うことで、細胞における経時変化を観察することが容易に実現できる。また、本実施形態では、エリアセンサが短時間で対向電極２０１とセンサ電極２と間の容量変化を検出して画像化するため、細胞２１０ａ，２１０ｂがエリアセンサ上に停滞せず電解液中などを移動する状態であっても容量検出を行い、複数の細胞のサイズや形状を検出することができる。

　［第３の実施形態］
　次に、容量検出エリアセンサを利用した抗原捕捉検出装置について説明する。

　図１７は、抗原捕捉検出装置４００における抗原の捕捉動作について説明するための概念図である。尚、図１７に示す構成部位について、前述した第２の実施形態の構成部位と同等の機能又は作用する構成部位には、同じ参照符号を付して、その詳細な説明は省略する。

　本実施形態の抗原捕捉検出装置４００は、前述した容量検出エリアセンサを搭載し、アプタマー（核酸アプタマー等）２３４による抗原２３５の捕捉をリアルタイムで検出する。本実施形態では、抗原２３５の捕捉をアプタマー２３４で行う例について説明するが、抗原２３５と結合する抗体であってもよい。

　抗原捕捉検出装置４００は、前述した第２実施形態における細胞サイズ検出装置３００の構成と同等であり、異なる構成として、センサ電極２上に、定着層２３２、架橋剤２３３及びアプタマー２３４を積層形成している。尚、センサ電極２と定着層２３２との間に既知の容量を有する窒化膜や酸化膜を形成し保護膜として用いてもよい。

　本実施形態では、アプタマー２３４が抗原２３５を捕捉し、特異的に結合することによって生じた容量変化を検出し、その容量変化を画像として表示する。図１７に示す抗原捕捉検出装置４００において、エリアセンサ８０のセンサ電極２と対向電極２０１との間に気泡等ができないように電解液２２０などを満たす。電解液の容量は、前述した容量Ｃ０を有している。また、電解液２２０内に浮遊する抗原２３５は、例えば、ある容量Ｃxを有するものとする。従って、前述した第２実施形態と同等に、センサ電極２と対向電極２０１との間に抗原２３５が存在しない場合には、電解液の容量Ｃ０に対応した検査信号が検出される。一方、センサ電極２と対向電極２０１との間に抗原２３５が存在した場合には、抗原２３５の容量Ｃxに対応した検査信号が検出される。

　本実施形態において、アプタマー２３４に捕捉されていない状態の抗原２３５は、電解液内を浮遊しているため、容量検出した毎に異なった模様の構図画像が取得される。また、アプタマー２３４に抗原２３５が捕捉された場合、抗原２３５の容量Ｃxが固定されるため、連続する容量検出により生成される連続画像の中で、固定した模様が出現する。通常は、検出開始から時間経過すると共に、固定する模様の面積が増加する。検査信号の給電は、容量検出を行うごとに給電してもよい。

　生成される画像においては、抗原２３５が存在する場合には、対向電極２０１とセンサ電極２と間の容量は、Ｃxとなる。通常であれば、容量Ｃ０＜容量Ｃxであり、抗原２３５が存在する方が電荷が蓄電されるため、得られる検出信号値も大きくなる。そこで、判定結果として、これらのセンサ出力信号を２値化して画像信号化の処理を行えば、抗原２３５がアプタマー２３４に捕捉されていく状態が画像化されて表示画面に表示される。

　以上説明したように、本実施形態によれば、経過時間と共に抗原がアプタマー２３４に捕捉され、電解液中で電荷に偏りが生じて、容量変化が生じる状態を画像化することで、その結合速度や分布等を視覚により確認することができる。

　なお、本発明は、上記実施形態に記載されるにもの限定されず、その要旨を逸脱しない範囲で種々に変形してもよい。更に、開示される複数の構成要件を選択し又は組み合わせにより上記課題を解決する種々の発明が抽出される。

Claims (8)

1. 　電荷を有する検出対象物と容量結合して容量変化に従う電荷を検出するセンサ電極と、該センサ電極の電荷を蓄電する蓄電素子と、該蓄電素子をリセットするリセット素子とを含む複数の容量センサ素子を、２次元アレイ状に配置する容量検出エリアセンサ回路と、
   　前記容量検出エリアセンサ回路に対して、容量結合する前記容量センサ素子を行毎又は列毎に順次、選択するセンサ素子選択回路と、
   　前記センサ電極から第１電位の第１信号と、前記第１電位とは異なった第２電位の第２信号を前記容量センサ素子から取得する読み出し回路と、
   　読み出された前記第１信号を保存する列毎に設けられる第１信号保存回路と、
   　読み出された前記第２信号を保存する列毎に設けられる第２信号保存回路と、
   　保存された前記第１信号と前記第２信号の差分をとり、差分信号を生成する差分信号生成回路と、
   　前記差分信号生成回路からの前記差分信号のレベルに基づき、前記検出対象物の形状を示す画像を生成する画像処理回路と、
   　選択される前記２次元アレイの行毎に前記容量検出エリアセンサ回路の前記リセット素子を導通させてリセットし前記センサ電極の電位を基準値に設定した後、前記リセット素子を非導通に設定し、前記第１信号を取得して前記第１信号保存回路に保存し、予め設定した期間の経過後に、前記第２信号を取得して前記第２信号保存回路に保存し、設定時間経過後に、前記第１信号保存回路及び前記第２信号保存回路から読み出した前記第１信号と前記第２信号との差分信号を演算する制御部と、
   を備える容量検出エリアセンサ。
2. 　前記センサ電極を周囲から絶縁するように前記センサ電極と離間して配置されたシールド電極をさらに具備し、
   　前記シールド電極には、前記第１電位又は前記第２電位が印加される、請求項１に記載の容量検出エリアセンサ。
3. 　基板上に形成される検査対象の導電パターンに、電位差を有する第１電位と第２電位の検査信号を供給する検査信号供給部と、
   　前記導電パターンと容量結合して容量変化に従う電荷を検出するセンサ電極を有し、前記導電パターンへ給電する前記検査信号の第１電位時と第２電位時のタイミングで前記センサ電極から第１のセンサ出力信号と第２のセンサ出力信号を取得する容量センサ素子を、２次元アレイ状に配置する容量検出エリアセンサと、
   　前記容量検出エリアセンサを保持し、前記導電パターンの検査対象領域に前記容量検出エリアセンサの前記センサ電極を移動し、前記センサ電極を前記導電パターンに近接するセンサ移動機構と、
   　前記容量検出エリアセンサから取得したセンサ出力信号から差分を取り、差分信号を生成する差分信号生成回路を搭載する制御部と、
   　前記制御部から出力された前記差分信号の値により異なる色又は異なる階調の画像を割り当て、前記導電パターンの形状を示す検査導電パターン画像を生成する画像処理部と、
   　予め設定された前記導電パターンの比較基準となる基準導電パターン画像と、前記画像処理部により生成された前記検査導電パターン画像とを比較して、差異による不良箇所を判定する比較判定部と、
   を備える、導電パターン検査装置。
4. 　前記センサ電極上に、絶縁性を有する薄膜からなる保護膜が形成されている、請求項３に記載の導電パターン検査装置。
5. 　請求項１に記載の前記容量検出エリアセンサを備える装置であって、
   　外部電極と前記容量センサ素子との間に電解液を封止し、前記電解液内に固有の容量を有する少なくとも１つの被検体を流入し、
   　前記容量センサ素子が前記外部電極との間の容量変化に従う電荷量の電荷を検出し、前記電荷量の変化に基づき、前記画像処理回路により、前記被検体のサイズと形状を示す画像を生成する、容量検出エリアセンサ装置。
6. 　請求項１に記載の前記容量検出エリアセンサを備える装置であって、
   　前記容量センサ素子の前記センサ電極上に、定着層、架橋剤及びアプタマーを積層形成し、外部電極と前記センサ電極との間に電解液を封止し、前記電解液内に固有の容量を有する少なくとも１つの抗原を流入し、
   　前記アプタマーが前記抗原を捕捉することに伴う外部電極との間の容量変化に従う電荷量の電荷を検出して、前記電荷量の変化に基づき、画像処理回路により、前記抗原が前記アプタマーに捕捉される状態を示す連続画像を生成する、容量検出エリアセンサ装置。
7. 　電荷を有する検出対象物と容量結合し、前記検出対象物との間の容量変化に従う電荷を検出するセンサ電極と、
   　前記センサ電極が検出した前記電荷を蓄電する受電用キャパシタと、
   　前記センサ電極が検出した前記電荷を蓄電する前に、前記受電用キャパシタを基準電圧に設定するリセット素子と、
   　前記受電用キャパシタから読み出した前記電荷を増幅し、センサ出力信号を生成する増幅素子と、
   　前記増幅素子を駆動制御し、前記センサ出力信号を出力させる選択スイッチ素子と、
   を備える容量センサ素子。
8. 　半導体基板の主面上に形成される、前記受電用キャパシタと前記増幅素子と前記選択スイッチ素子と前記リセット素子を含む回路素子が形成される回路素子領域と、
   　前記回路素子領域上に層間絶縁膜を介して、最上面に形成される前記センサ電極と、
   　前記層間絶縁膜内に形成され、回路素子間を接続する又は外部と接続する少なくとも一層から成る配線層及び、前記センサ電極と前記回路素子領域を鉛直方向に接続する配線と、で構成される請求項７に記載の容量センサ素子。

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