JP2001235501A - 検査装置及びセンサ - Google Patents
検査装置及びセンサInfo
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- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
Abstract
(57)【要約】
【課題】導体パターンの形状を精細に検査すること。
【解決手段】 センサ要素１２ａは、ＭＯＳＦＥＴを含
み、表面積が大きい方の拡散層が受動素子となり、導体
パターン１０１に対向している。この受動素子は、ＭＯ
ＳＦＥＴのソースと連続し、ゲートは縦選択部１４に接
続され、ドレインは横選択部１３に接続されている。タ
イミング生成部１５により、センサ要素１２ａが選択さ
れると、縦選択部１４からゲートへ信号が送出され、Ｍ
ＯＳＦＥＴはＯＮとなる。この時、プローブ２２から検
査信号が出力されると、導体パターン１０１の電位が変
化し、これに伴い、ソースからドレインへ電流が流れ、
横選択部１３を介して、信号処理部１６へ送出される。
検出信号を出力したセンサ要素１２ａの位置を解析すれ
ば、回路基板１００のどの位置に、導電パターン１０１
が存在するかがわかる。
み、表面積が大きい方の拡散層が受動素子となり、導体
パターン１０１に対向している。この受動素子は、ＭＯ
ＳＦＥＴのソースと連続し、ゲートは縦選択部１４に接
続され、ドレインは横選択部１３に接続されている。タ
イミング生成部１５により、センサ要素１２ａが選択さ
れると、縦選択部１４からゲートへ信号が送出され、Ｍ
ＯＳＦＥＴはＯＮとなる。この時、プローブ２２から検
査信号が出力されると、導体パターン１０１の電位が変
化し、これに伴い、ソースからドレインへ電流が流れ、
横選択部１３を介して、信号処理部１６へ送出される。
検出信号を出力したセンサ要素１２ａの位置を解析すれ
ば、回路基板１００のどの位置に、導電パターン１０１
が存在するかがわかる。
Description
【０００１】
【発明の属する技術分野】本発明は、回路基板の導電パ
ターンの検査装置及びその検査装置用のセンサに関す
る。
ターンの検査装置及びその検査装置用のセンサに関す
る。
【０００２】
【従来の技術】回路基板の製造においては、基板上に導
電パターンを施した後、その導電パターンに断線や、短
絡がないか否かを検査する必要がある。
電パターンを施した後、その導電パターンに断線や、短
絡がないか否かを検査する必要がある。
【０００３】従来から、導電パターンの検査手法として
は、導電パターンの両端にピンを接触させて一端側のピ
ンから導電パターンに電気信号を給電し、他端側のピン
からその電気信号を受電することにより、導電パターン
の導通テスト等を行う接触式の検査手法が知られてい
る。
は、導電パターンの両端にピンを接触させて一端側のピ
ンから導電パターンに電気信号を給電し、他端側のピン
からその電気信号を受電することにより、導電パターン
の導通テスト等を行う接触式の検査手法が知られてい
る。
【０００４】しかし、近年では、導電パターンの高密度
化により、各導電パターンに、ピンを同時に配置し接触
させる十分な間隔がない状況となってきたため、ピンを
用いずに、導電パターンと接触することなく電気信号を
受信する非接触式の検査手法が提案されている（特開平
９−２６４９１９号）。
化により、各導電パターンに、ピンを同時に配置し接触
させる十分な間隔がない状況となってきたため、ピンを
用いずに、導電パターンと接触することなく電気信号を
受信する非接触式の検査手法が提案されている（特開平
９−２６４９１９号）。
【０００５】この非接触式の検査手法は、図１５のよう
に、検査の対象となる導電パターンの回路配線の一端側
にピンを接触させると共に、他端側にて導電パターンに
非接触にセンサ導体を配置し、ピンに検査信号を供給す
ることによる導電パターンの電位変化を、センサ導体が
検出して導電パターンの断線等を検査するものである。
即ち、その等価回路で示せば図１６のようになり、セン
サ導体側に発生した電流を増幅回路で増幅した後、その
電流の大きさから、導体パターンのセンサ導体と対向す
る位置の断線及び短絡を検知していた。
に、検査の対象となる導電パターンの回路配線の一端側
にピンを接触させると共に、他端側にて導電パターンに
非接触にセンサ導体を配置し、ピンに検査信号を供給す
ることによる導電パターンの電位変化を、センサ導体が
検出して導電パターンの断線等を検査するものである。
即ち、その等価回路で示せば図１６のようになり、セン
サ導体側に発生した電流を増幅回路で増幅した後、その
電流の大きさから、導体パターンのセンサ導体と対向す
る位置の断線及び短絡を検知していた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の非接触検査手法では、通常のプリント基板上の複数
のパターン線を覆う程度の大きさの電極により、導電パ
ターンからの電磁波を受信していた。このため、５０μ
ｍレベルの回路パターンを分解能高く検査することは不
可能であり、また、比較的大きな導電パターンであって
も、その欠けまでは検知することができなかった。
来の非接触検査手法では、通常のプリント基板上の複数
のパターン線を覆う程度の大きさの電極により、導電パ
ターンからの電磁波を受信していた。このため、５０μ
ｍレベルの回路パターンを分解能高く検査することは不
可能であり、また、比較的大きな導電パターンであって
も、その欠けまでは検知することができなかった。
【０００７】本発明は上記従来技術の課題を解決するた
めになされたもので、その目的とするところは、導体パ
ターンの形状を精細に検査可能なセンサ並びに検査装置
を提供することにある。
めになされたもので、その目的とするところは、導体パ
ターンの形状を精細に検査可能なセンサ並びに検査装置
を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る装置は、回路基板の導電パターンを検
査するために、該導電パターンに検査信号が供給される
ことによる電位変化を非接触で検出する検査装置であっ
て、前記導電パターン各部の電位変化を、複数のセンサ
要素を用いて検出する検出手段と、前記センサ要素を選
択するための選択信号を出力する選択手段と、を備え、
前記センサ要素は、半導体の単結晶上、または、平板上
に構成され、前記導電パターンに対し静電容量結合の対
向電極として動作し、前記導電パターンの電位変化を検
出する受動素子と、前記受動素子によって出力された検
出信号を、前記選択信号の入力に応じて出力するトラン
ジスタと、を含むことを特徴とする。
め、本発明に係る装置は、回路基板の導電パターンを検
査するために、該導電パターンに検査信号が供給される
ことによる電位変化を非接触で検出する検査装置であっ
て、前記導電パターン各部の電位変化を、複数のセンサ
要素を用いて検出する検出手段と、前記センサ要素を選
択するための選択信号を出力する選択手段と、を備え、
前記センサ要素は、半導体の単結晶上、または、平板上
に構成され、前記導電パターンに対し静電容量結合の対
向電極として動作し、前記導電パターンの電位変化を検
出する受動素子と、前記受動素子によって出力された検
出信号を、前記選択信号の入力に応じて出力するトラン
ジスタと、を含むことを特徴とする。
【０００９】前記トランジスタは電流読出し用のＭＯＳ
ＦＥＴであって、前記受動素子とソースとしての拡散層
が連続しており、前記選択信号をゲートに入力すること
によって、ドレインから検出信号を得ることを特徴とす
る。
ＦＥＴであって、前記受動素子とソースとしての拡散層
が連続しており、前記選択信号をゲートに入力すること
によって、ドレインから検出信号を得ることを特徴とす
る。
【００１０】前記トランジスタは電流読出し用の薄膜ト
ランジスタであって、前記受動素子と前記薄膜トランジ
スタのソースが接続されており、前記選択信号をゲート
に入力することによって、ドレインから検出信号を得る
ことを特徴とする。
ランジスタであって、前記受動素子と前記薄膜トランジ
スタのソースが接続されており、前記選択信号をゲート
に入力することによって、ドレインから検出信号を得る
ことを特徴とする。
【００１１】前記トランジスタは、直列に配置された第
１、第２ＭＯＳＦＥＴであって、前記受動素子を前記第
１ＭＯＳＦＥＴのゲートに接続し、前記選択信号を前記
第２ＭＯＳＦＥＴのゲートに接続し、前記第１ＭＯＳＦ
ＥＴのゲートに印加された前記受動素子の電位に応じて
変化する前記第１ＭＯＳＦＥＴのソース電位を前記第２
ＭＯＳＦＥＴのドレインで受けて、ソースから検出信号
として出力することを特徴とする。
１、第２ＭＯＳＦＥＴであって、前記受動素子を前記第
１ＭＯＳＦＥＴのゲートに接続し、前記選択信号を前記
第２ＭＯＳＦＥＴのゲートに接続し、前記第１ＭＯＳＦ
ＥＴのゲートに印加された前記受動素子の電位に応じて
変化する前記第１ＭＯＳＦＥＴのソース電位を前記第２
ＭＯＳＦＥＴのドレインで受けて、ソースから検出信号
として出力することを特徴とする。
【００１２】前記トランジスタは、直列に配置された第
１、第２薄膜トランジスタであって、前記受動素子を前
記第１薄膜トランジスタのゲートに接続し、前記選択信
号を前記第２薄膜トランジスタのゲートに接続し、前記
第１薄膜トランジスタのゲートに印加された前記受動素
子の電位に応じて変化する前記第１薄膜トランジスタの
ソース電位を前記第２薄膜トランジスタのドレインで受
けて、ソースから検出信号として出力することを特徴と
する。
１、第２薄膜トランジスタであって、前記受動素子を前
記第１薄膜トランジスタのゲートに接続し、前記選択信
号を前記第２薄膜トランジスタのゲートに接続し、前記
第１薄膜トランジスタのゲートに印加された前記受動素
子の電位に応じて変化する前記第１薄膜トランジスタの
ソース電位を前記第２薄膜トランジスタのドレインで受
けて、ソースから検出信号として出力することを特徴と
する。
【００１３】前記トランジスタはバイポーラトランジス
タであって、前記受動素子をエミッタに接続し、前記選
択信号をベースに入力することによって、コレクタから
検出信号を得ることを特徴とする。
タであって、前記受動素子をエミッタに接続し、前記選
択信号をベースに入力することによって、コレクタから
検出信号を得ることを特徴とする。
【００１４】前記トランジスタは電荷読出し用のＭＯＳ
ＦＥＴであって、前記受動素子とソースとしての拡散層
が連続しており、前記選択信号をゲートに入力すること
によって、ゲートの下に形成した電位障壁を下げ、ソー
ス側にある信号電荷をドレイン側へ検出信号電荷として
転送し、ドレイン側に接続された電荷転送素子で検出信
号を転送することを特徴とする。
ＦＥＴであって、前記受動素子とソースとしての拡散層
が連続しており、前記選択信号をゲートに入力すること
によって、ゲートの下に形成した電位障壁を下げ、ソー
ス側にある信号電荷をドレイン側へ検出信号電荷として
転送し、ドレイン側に接続された電荷転送素子で検出信
号を転送することを特徴とする。
【００１５】前記導体パターンの電位変化に対応して前
記受動素子に電荷を供給し、かつ導体パターンの電位変
化が終わる前に、供給した前記電荷が逆流しないように
電位障壁を形成する電荷供給ＭＯＳＦＥＴのドレイン
を、前記受動素子の拡散層と連続させて形成することを
特徴とする。
記受動素子に電荷を供給し、かつ導体パターンの電位変
化が終わる前に、供給した前記電荷が逆流しないように
電位障壁を形成する電荷供給ＭＯＳＦＥＴのドレイン
を、前記受動素子の拡散層と連続させて形成することを
特徴とする。
【００１６】前記センサ要素は、センサチップ上にマト
リクス状に配置されていることを特徴とする。
リクス状に配置されていることを特徴とする。
【００１７】前記検出手段におけるセンサ要素は、前記
受動素子の表面に接触する導体板を更に含むことを特徴
とする。
受動素子の表面に接触する導体板を更に含むことを特徴
とする。
【００１８】回路基板の導電パターンを検査する検査装
置であって、前記導電パターンに対して、時間的に変化
する検査信号を供給する供給手段と、前記検査信号に応
じた前記導電パターン各部の電位変化を、複数のセンサ
要素を用いて検出する検出手段と、前記センサ要素を選
択するための選択信号を出力する選択手段と、を備え、
前記センサ要素は、半導体の単結晶上に構成され、前記
導電パターンに対し静電容量結合の対向電極として動作
し、前記導電パターンの電位変化を検出する受動素子
と、前記受動素子によって出力された検出信号を、前記
選択信号の入力に応じて出力するトランジスタと、を含
むことを特徴とする。
置であって、前記導電パターンに対して、時間的に変化
する検査信号を供給する供給手段と、前記検査信号に応
じた前記導電パターン各部の電位変化を、複数のセンサ
要素を用いて検出する検出手段と、前記センサ要素を選
択するための選択信号を出力する選択手段と、を備え、
前記センサ要素は、半導体の単結晶上に構成され、前記
導電パターンに対し静電容量結合の対向電極として動作
し、前記導電パターンの電位変化を検出する受動素子
と、前記受動素子によって出力された検出信号を、前記
選択信号の入力に応じて出力するトランジスタと、を含
むことを特徴とする。
【００１９】回路基板の導電パターンを検査する検査装
置であって、前記導電パターンに対して、時間的に変化
する検査信号を供給する供給手段と、前記検査信号が供
給されることによる前記導電パターン各部の電位変化
を、複数のセンサ要素を用いて検出し、該電位変化に応
じた検出信号を出力する検出手段と、前記センサ要素を
選択するための選択信号を出力する選択手段と、前記検
出信号に基づき、前記導電パターンの形状を描画するた
めの画像データを生成する画像データ生成手段と、を備
え、前記センサ要素は、半導体の単結晶上に構成され、
前記導電パターンに対し静電容量結合の対向電極として
動作し、前記導電パターンの電位変化を検出する受動素
子と、前記受動素子によって検出された電位変化に応じ
た検出信号を、前記選択信号の入力に応じて出力するト
ランジスタと、を含むことを特徴とする。
置であって、前記導電パターンに対して、時間的に変化
する検査信号を供給する供給手段と、前記検査信号が供
給されることによる前記導電パターン各部の電位変化
を、複数のセンサ要素を用いて検出し、該電位変化に応
じた検出信号を出力する検出手段と、前記センサ要素を
選択するための選択信号を出力する選択手段と、前記検
出信号に基づき、前記導電パターンの形状を描画するた
めの画像データを生成する画像データ生成手段と、を備
え、前記センサ要素は、半導体の単結晶上に構成され、
前記導電パターンに対し静電容量結合の対向電極として
動作し、前記導電パターンの電位変化を検出する受動素
子と、前記受動素子によって検出された電位変化に応じ
た検出信号を、前記選択信号の入力に応じて出力するト
ランジスタと、を含むことを特徴とする。
【００２０】更に、前記センサ要素の半導体に対する光
の照射を防ぐための遮光手段を有することを特徴とす
る。
の照射を防ぐための遮光手段を有することを特徴とす
る。
【００２１】また、本発明に係るセンサは、回路基板の
導電パターンを検査するために、該導電パターンに検査
信号が供給されることによる電位変化を非接触で検出す
る複数のセンサ要素を備えたセンサであって、前記セン
サ要素は、半導体の単結晶上に構成され、前記導電パタ
ーンに対し静電容量結合の対向電極として動作し、前記
導電パターンの電圧変化を検出する受動素子と、前記受
動素子によって出力された検出信号を、前記選択信号の
入力に応じて出力するトランジスタと、を含むことを特
徴とする。
導電パターンを検査するために、該導電パターンに検査
信号が供給されることによる電位変化を非接触で検出す
る複数のセンサ要素を備えたセンサであって、前記セン
サ要素は、半導体の単結晶上に構成され、前記導電パタ
ーンに対し静電容量結合の対向電極として動作し、前記
導電パターンの電圧変化を検出する受動素子と、前記受
動素子によって出力された検出信号を、前記選択信号の
入力に応じて出力するトランジスタと、を含むことを特
徴とする。
【００２２】
【発明の実施の形態】以下に、図面を参照して、この発
明の好適な実施の形態を例示的に詳しく説明する。ただ
し、この実施の形態に記載されている構成要素の相対配
置、数値等は、特に特定的な記載がない限りは、この発
明の範囲をそれらのみに限定する趣旨のものではない。
明の好適な実施の形態を例示的に詳しく説明する。ただ
し、この実施の形態に記載されている構成要素の相対配
置、数値等は、特に特定的な記載がない限りは、この発
明の範囲をそれらのみに限定する趣旨のものではない。
【００２３】（第１の実施の形態）本発明の第１の実施
の形態として、ＭＯＳＦＥＴをセンサ要素として用いた
検査装置１について説明する。
の形態として、ＭＯＳＦＥＴをセンサ要素として用いた
検査装置１について説明する。
【００２４】まず、検査装置１を利用した導電パターン
の検査システムの一例を示す。図２は、検査装置１を利
用した検査システム２０の概略図である。
の検査システムの一例を示す。図２は、検査装置１を利
用した検査システム２０の概略図である。
【００２５】検査システム２０は、回路基板１００に施
された導電パターン１０１を検査するための装置であっ
て、検査装置１と、コンピュータ２１と、導電パターン
１０１に検査信号を供給するためのプローブ２２と、プ
ローブ２２への検査信号の供給を切替えるセレクタ２３
と、を備える。セレクタ２３は、例えば、マルチプレク
サ、デプレクサ等から構成することができる。
された導電パターン１０１を検査するための装置であっ
て、検査装置１と、コンピュータ２１と、導電パターン
１０１に検査信号を供給するためのプローブ２２と、プ
ローブ２２への検査信号の供給を切替えるセレクタ２３
と、を備える。セレクタ２３は、例えば、マルチプレク
サ、デプレクサ等から構成することができる。
【００２６】コンピュータ２１は、セレクタ２３に対し
てはプローブ選択のための制御信号及び導体パターン１
０１に与える検査信号を供給し、検査装置１に対して
は、セレクタ２３に供給した制御信号に同期して検査装
置を動作させるための同期信号を供給する。また、コン
ピュータ２１は、検査装置１からの検出信号を受信し
て、画像データを生成し、その画像データに基づいて、
導電パターン１０１の断線、短絡、欠け等を検出する。
更に、コンピュータ２１は、各センサ要素１２ａからの
検出信号に基づいて、検査対象である導電パターンの画
像をディスプレイ２１ａに表示する機能を有する。
てはプローブ選択のための制御信号及び導体パターン１
０１に与える検査信号を供給し、検査装置１に対して
は、セレクタ２３に供給した制御信号に同期して検査装
置を動作させるための同期信号を供給する。また、コン
ピュータ２１は、検査装置１からの検出信号を受信し
て、画像データを生成し、その画像データに基づいて、
導電パターン１０１の断線、短絡、欠け等を検出する。
更に、コンピュータ２１は、各センサ要素１２ａからの
検出信号に基づいて、検査対象である導電パターンの画
像をディスプレイ２１ａに表示する機能を有する。
【００２７】プローブ２２は、その先端が、それぞれ回
路基板１００上の導電パターン１０１の一端に接触して
おり、導電パターン１０１に対して検査信号を供給す
る。
路基板１００上の導電パターン１０１の一端に接触して
おり、導電パターン１０１に対して検査信号を供給す
る。
【００２８】セレクタ２３は、検査信号を出力するプロ
ーブ２２を切替える。回路基板１００上の複数の独立し
た導電パターン１０１の一つずつに検査信号が供給され
るように、コンピュータから供給された制御信号に基づ
き制御する。
ーブ２２を切替える。回路基板１００上の複数の独立し
た導電パターン１０１の一つずつに検査信号が供給され
るように、コンピュータから供給された制御信号に基づ
き制御する。
【００２９】検査装置１は、回路基板１００の導電パタ
ーン１０１に対向する位置に非接触に配置され、プロー
ブ２２から供給された検査信号によって導電パターン１
０１上に生じた電位変化を検出し、検出信号としてコン
ピュータ２１へ出力する。検査装置１と導電パターンと
の間隔は、０．０５ｍｍ以下が望ましいが、０．５ｍｍ
以下であれば可能である。
ーン１０１に対向する位置に非接触に配置され、プロー
ブ２２から供給された検査信号によって導電パターン１
０１上に生じた電位変化を検出し、検出信号としてコン
ピュータ２１へ出力する。検査装置１と導電パターンと
の間隔は、０．０５ｍｍ以下が望ましいが、０．５ｍｍ
以下であれば可能である。
【００３０】なお、図２の回路基板１００では、片面側
にのみ導電パターン１０１が設けられている場合を想定
しているが、両面に導電パターン１０１が設けられてい
る回路基板についても検査可能であり、その場合は、検
査装置１を二つ用いて回路基板をサンドイッチするよう
に配置して検査する。
にのみ導電パターン１０１が設けられている場合を想定
しているが、両面に導電パターン１０１が設けられてい
る回路基板についても検査可能であり、その場合は、検
査装置１を二つ用いて回路基板をサンドイッチするよう
に配置して検査する。
【００３１】図３は、検査装置１の電気的構成を示すブ
ロック図である。
ロック図である。
【００３２】検査装置１は、図３のような電気的構成を
持つセンサチップが不図示のパッケージに取付られた構
成となっている。
持つセンサチップが不図示のパッケージに取付られた構
成となっている。
【００３３】検査装置１は、制御部１１と、複数のセン
サ要素１２ａからなるセンサ要素群１２と、センサ要素
１２ａの行の選択をするための縦選択部１４と、センサ
要素１２ａの列の選択及び信号の取りだしを行う横選択
部１３と、各センサ要素１２ａを選択するための選択信
号を発生するタイミング生成部１５と、横選択部１３か
らの信号を処理する信号処理部１６と、信号処理部１６
からの信号をＡ／Ｄ変換するためのＡ／Ｄコンバータ１
７と、検査装置１を駆動するための電力を供給するため
の電源回路部１８と、を備える。
サ要素１２ａからなるセンサ要素群１２と、センサ要素
１２ａの行の選択をするための縦選択部１４と、センサ
要素１２ａの列の選択及び信号の取りだしを行う横選択
部１３と、各センサ要素１２ａを選択するための選択信
号を発生するタイミング生成部１５と、横選択部１３か
らの信号を処理する信号処理部１６と、信号処理部１６
からの信号をＡ／Ｄ変換するためのＡ／Ｄコンバータ１
７と、検査装置１を駆動するための電力を供給するため
の電源回路部１８と、を備える。
【００３４】制御部１１は、コンピュータ２１からの制
御信号に従って、検査装置１の動作を制御するためのも
のである。
御信号に従って、検査装置１の動作を制御するためのも
のである。
【００３５】センサ要素１２ａは、マトリックス状（縦
４８０×横６４０個）に配置され、プローブ２２から導
体パターン１０１に供給された検査信号に応じた導体パ
ターン１０１上の電位変化を非接触で検出する。
４８０×横６４０個）に配置され、プローブ２２から導
体パターン１０１に供給された検査信号に応じた導体パ
ターン１０１上の電位変化を非接触で検出する。
【００３６】タイミング生成部１５は、コンピュータ２
１から垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈ
ｓｙｎｃ）及び基準信号（Ｄｃｌｋ）を供給され、縦選
択部１４及び横選択部１３に、センサ要素１２ａを選択
するためのタイミング信号を供給する。
１から垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈ
ｓｙｎｃ）及び基準信号（Ｄｃｌｋ）を供給され、縦選
択部１４及び横選択部１３に、センサ要素１２ａを選択
するためのタイミング信号を供給する。
【００３７】縦選択部１４は、タイミング生成部１５か
らのタイミング信号に従って、センサ要素群１２の少な
くともいずれか一つの行を順次選択する。縦選択部１４
により選択された行のセンサ要素１２ａからは、検出信
号が一度に出力され、横選択部１３に入力される。横選
択部１３は、６４０個の端子から出力されたアナログの
検出信号を増幅した後、一旦ホールドし、マルチプレク
サ等の選択回路により、タイミング生成部１５からのタ
イミング信号に従って、順番に信号処理部１６に出力す
る。
らのタイミング信号に従って、センサ要素群１２の少な
くともいずれか一つの行を順次選択する。縦選択部１４
により選択された行のセンサ要素１２ａからは、検出信
号が一度に出力され、横選択部１３に入力される。横選
択部１３は、６４０個の端子から出力されたアナログの
検出信号を増幅した後、一旦ホールドし、マルチプレク
サ等の選択回路により、タイミング生成部１５からのタ
イミング信号に従って、順番に信号処理部１６に出力す
る。
【００３８】信号処理部１６は、横選択部１３からの信
号に対して、アナログ信号処理を行い、Ａ／Ｄコンバー
タ１７へ送出する。
号に対して、アナログ信号処理を行い、Ａ／Ｄコンバー
タ１７へ送出する。
【００３９】Ａ／Ｄコンバータ１７は、信号処理部１６
からアナログ形式で送出された各センサ要素１２ａの検
査信号を例えば８ビットのデジタル信号に変換し、出力
する。
からアナログ形式で送出された各センサ要素１２ａの検
査信号を例えば８ビットのデジタル信号に変換し、出力
する。
【００４０】なお、ここでは、検査装置１にＡ／Ｄコン
バータが内蔵されているが、信号処理部でアナログ処理
されたアナログ信号をそのままコンピュータ２１に出力
してもよい。
バータが内蔵されているが、信号処理部でアナログ処理
されたアナログ信号をそのままコンピュータ２１に出力
してもよい。
【００４１】次に、センサ要素１２ａの動作について説
明する。図１は、一つのセンサ要素１２ａの構成を説明
する図である。
明する。図１は、一つのセンサ要素１２ａの構成を説明
する図である。
【００４２】センサ要素１２ａは、ＭＯＳ型の半導体素
子（ＭＯＳＦＥＴ）であり、拡散層の一方の表面積が他
方の表面積よりも大きくなるように生成されている。表
面積が大きい方の拡散層が受動素子となり、導体パター
ン１０１に対向している。この受動素子は、ＭＯＳＦＥ
Ｔのソースと連続している。ゲートは縦選択部１４に接
続されており、ドレインは横選択部１３に接続されてい
る。
子（ＭＯＳＦＥＴ）であり、拡散層の一方の表面積が他
方の表面積よりも大きくなるように生成されている。表
面積が大きい方の拡散層が受動素子となり、導体パター
ン１０１に対向している。この受動素子は、ＭＯＳＦＥ
Ｔのソースと連続している。ゲートは縦選択部１４に接
続されており、ドレインは横選択部１３に接続されてい
る。
【００４３】また、受動素子の拡散層には不要電荷を吐
き出すポテンシャル障壁が設けてある。
き出すポテンシャル障壁が設けてある。
【００４４】そして、タイミング生成部１５により縦選
択部１４を介して、センサ要素１２ａが選択されると、
縦選択部１４からゲートへ信号が送出され、センサ要素
１２ａはＯＮ（検出信号出力可能状態）となる。
択部１４を介して、センサ要素１２ａが選択されると、
縦選択部１４からゲートへ信号が送出され、センサ要素
１２ａはＯＮ（検出信号出力可能状態）となる。
【００４５】この時、プローブ２２から検査信号が出力
されると、導体パターン１０１の電位が変化し、これに
伴い、ソースからドレインへ電流が流れる。これが検出
信号となって横選択部１３を介して、信号処理部１６へ
送出される。なお、センサ要素１２ａに対向する位置に
導体パターン１０１が存在しない場合には、電流は流れ
ない。このため、検出信号としての電流出力があったセ
ンサ要素１２ａの位置を解析すれば、回路基板１００の
どの位置に、プローブ２２と接触した電極から連続する
導電パターン１０１が存在するかがわかる。
されると、導体パターン１０１の電位が変化し、これに
伴い、ソースからドレインへ電流が流れる。これが検出
信号となって横選択部１３を介して、信号処理部１６へ
送出される。なお、センサ要素１２ａに対向する位置に
導体パターン１０１が存在しない場合には、電流は流れ
ない。このため、検出信号としての電流出力があったセ
ンサ要素１２ａの位置を解析すれば、回路基板１００の
どの位置に、プローブ２２と接触した電極から連続する
導電パターン１０１が存在するかがわかる。
【００４６】ここで、ソースからドレインへ電流が流れ
る原理について、更に詳しく説明する。図４、図５は、
この原理を分かりやすく説明するためのモデル図であ
り、図４は、導体パターンの回路配線に電圧が印加され
ていない状態、図５は印加された状態を示す。これらの
図は共に、選択信号がゲートに入力され、ゲートがＯＮ
になっている状態を示している。
る原理について、更に詳しく説明する。図４、図５は、
この原理を分かりやすく説明するためのモデル図であ
り、図４は、導体パターンの回路配線に電圧が印加され
ていない状態、図５は印加された状態を示す。これらの
図は共に、選択信号がゲートに入力され、ゲートがＯＮ
になっている状態を示している。
【００４７】図４のように、回路配線に電圧が印加され
ていなければ、拡散層の余分な電荷が、ＯＦＦしている
ゲートの下の電位障壁のポテンシャルよりも低い吐き出
しポテンシャル障壁から溢れ出る。その場合、ソースの
電位は吐き出しのポテンシャルで確定する。
ていなければ、拡散層の余分な電荷が、ＯＦＦしている
ゲートの下の電位障壁のポテンシャルよりも低い吐き出
しポテンシャル障壁から溢れ出る。その場合、ソースの
電位は吐き出しのポテンシャルで確定する。
【００４８】次に、図５のように、回路配線に電圧Ｖが
印加されると、回路配線が＋に帯電する（電位Ｖとな
る）。ここで、回路配線と、ソース側拡散層とは、微小
距離だけ離間しているため、対向するソース側拡散層は
回路配線の電位変化の影響を受け、電位がＶとなって電
荷が流れ込む。即ち、回路配線とソース側拡散層とが静
電容量結合しているように動作し、ソース側拡散層のポ
テンシャルが低くなって、電子が流れ込み、ソースから
ドレインに向かって電流が流れる。
印加されると、回路配線が＋に帯電する（電位Ｖとな
る）。ここで、回路配線と、ソース側拡散層とは、微小
距離だけ離間しているため、対向するソース側拡散層は
回路配線の電位変化の影響を受け、電位がＶとなって電
荷が流れ込む。即ち、回路配線とソース側拡散層とが静
電容量結合しているように動作し、ソース側拡散層のポ
テンシャルが低くなって、電子が流れ込み、ソースから
ドレインに向かって電流が流れる。
【００４９】回路配線が再びグランドに接続されると、
ソース側拡散層のポテンシャルは元に戻り、余剰の電子
は徐々に吐き出しポテンシャル障壁から逃がされる。
ソース側拡散層のポテンシャルは元に戻り、余剰の電子
は徐々に吐き出しポテンシャル障壁から逃がされる。
【００５０】図６は、図１のようなＭＯＳＦＥＴを用い
た場合の入出力タイミングを示すタイミングチャートで
ある。
た場合の入出力タイミングを示すタイミングチャートで
ある。
【００５１】図６に示すように、回路配線に電圧が印加
されると、出力電流が得られる。ただし、電流は、電圧
の印加と同時にピークを示し、その後指数関数的に減少
するため、横選択部１３では、電圧印加のタイミングに
合わせて検出し、ホールドしている。
されると、出力電流が得られる。ただし、電流は、電圧
の印加と同時にピークを示し、その後指数関数的に減少
するため、横選択部１３では、電圧印加のタイミングに
合わせて検出し、ホールドしている。
【００５２】上述してきたように、センサ要素が、半導
体の単結晶上に構成され、導電パターンに対し静電容量
結合の対向電極として動作し、導電パターンの電位変化
を検出する受動素子と、この受動素子と連続し、受動素
子から出力された検出信号である出力電流を選択信号の
ゲート入力時に出力するＭＯＳ型トランジスタと、を備
えたので、センサ要素を極微細に製造することができ
る。
体の単結晶上に構成され、導電パターンに対し静電容量
結合の対向電極として動作し、導電パターンの電位変化
を検出する受動素子と、この受動素子と連続し、受動素
子から出力された検出信号である出力電流を選択信号の
ゲート入力時に出力するＭＯＳ型トランジスタと、を備
えたので、センサ要素を極微細に製造することができ
る。
【００５３】つまり、現在確立されているトランジスタ
製造技術をそのまま用いて、センサ要素群を製造できる
ため、センサ要素自体も、その間隔も超微細にすること
ができる。これにより、回路基板上にプリントされた導
電パターンの形状を高解像度に表現することができ、そ
の欠け等も的確に検知することができる。また、センサ
要素群を製造するのに、特別な製造装置を必要としない
ため、生産性が著しく向上するという効果を奏する。
製造技術をそのまま用いて、センサ要素群を製造できる
ため、センサ要素自体も、その間隔も超微細にすること
ができる。これにより、回路基板上にプリントされた導
電パターンの形状を高解像度に表現することができ、そ
の欠け等も的確に検知することができる。また、センサ
要素群を製造するのに、特別な製造装置を必要としない
ため、生産性が著しく向上するという効果を奏する。
【００５４】なお、検査装置１では、回路基板１００の
形状に合わせて、各センサ要素１２ａを平面的に配置し
ているが、立体的に配置してもよい。
形状に合わせて、各センサ要素１２ａを平面的に配置し
ているが、立体的に配置してもよい。
【００５５】各センサ要素１２ａの形状は、図３に示す
ように全て形状を統一することが望ましい。これは、導
電パターンへの検査信号の供給及び導電パターンに現れ
る信号の受信を、各センサ要素１２ａでムラ無く行うた
めである。
ように全て形状を統一することが望ましい。これは、導
電パターンへの検査信号の供給及び導電パターンに現れ
る信号の受信を、各センサ要素１２ａでムラ無く行うた
めである。
【００５６】また、各センサ要素１２ａは、図３に示す
ように、行方向及び列方向にそれぞれ等間隔に配列され
たマトリックス状に構成することが望ましい。そうすれ
ば、導電パターンに面する単位面積あたりのセンサ要素
１２ａの数のムラを低減することができると共に、各セ
ンサ要素１２ａ間の相対的な位置関係を明らかにし、検
出信号による導電パターンの形状の特定を容易化するこ
とができるからである。但し、検査する導電パターンの
形状等に応じて、単に１列分だけ配置するようにしても
よい。
ように、行方向及び列方向にそれぞれ等間隔に配列され
たマトリックス状に構成することが望ましい。そうすれ
ば、導電パターンに面する単位面積あたりのセンサ要素
１２ａの数のムラを低減することができると共に、各セ
ンサ要素１２ａ間の相対的な位置関係を明らかにし、検
出信号による導電パターンの形状の特定を容易化するこ
とができるからである。但し、検査する導電パターンの
形状等に応じて、単に１列分だけ配置するようにしても
よい。
【００５７】検査装置１では、センサ要素１２ａは、４
８０行６４０列の配列としているが、これは本実施形態
において便宜的に定めたものであり、現実には、例え
ば、５乃至５μｍ角に２０万から２００万個のセンサ要
素を配置することもできる。このようにセンサ要素１２
ａの大きさ、間隔等を設定するにあたっては、より正確
な検査を実現すべく、導電パターンの線幅に応じた大き
さ、間隔を設定することが望ましい。
８０行６４０列の配列としているが、これは本実施形態
において便宜的に定めたものであり、現実には、例え
ば、５乃至５μｍ角に２０万から２００万個のセンサ要
素を配置することもできる。このようにセンサ要素１２
ａの大きさ、間隔等を設定するにあたっては、より正確
な検査を実現すべく、導電パターンの線幅に応じた大き
さ、間隔を設定することが望ましい。
【００５８】ここでは、ＮチャネルＭＯＳＦＥＴをセン
サ要素としたが、本発明はこれに限定されるものではな
く、ＰチャネルＭＯＳＦＥＴを用いてもよい。
サ要素としたが、本発明はこれに限定されるものではな
く、ＰチャネルＭＯＳＦＥＴを用いてもよい。
【００５９】図１で、受動素子をｎ型拡散層としたが、
これに限定されるものではなく、比較的導電率の高い材
料であれば、非晶質半導体であってもよい。
これに限定されるものではなく、比較的導電率の高い材
料であれば、非晶質半導体であってもよい。
【００６０】更に、図７のように、受動素子としてのソ
ース側拡散層上に、導電板７１をオーミックコンタクト
させてもよく、このようにすれば、受動素子表面の電気
伝導度を高く、すなわち、受動素子表面近傍に信号電荷
を集中させることができ、信号電荷密度を高くすること
ができるため、静電容量結合をより強くすることができ
る。
ース側拡散層上に、導電板７１をオーミックコンタクト
させてもよく、このようにすれば、受動素子表面の電気
伝導度を高く、すなわち、受動素子表面近傍に信号電荷
を集中させることができ、信号電荷密度を高くすること
ができるため、静電容量結合をより強くすることができ
る。
【００６１】導電板７１は、金属の薄膜であっても多結
晶半導体であってもよい。
晶半導体であってもよい。
【００６２】（第２の実施の形態）次に図８乃至図１２
を用いて、本発明の第２の実施の形態としての検査装置
について説明する。
を用いて、本発明の第２の実施の形態としての検査装置
について説明する。
【００６３】本実施の形態の検査装置は、センサ要素と
して、半導体の拡散層を回路配線からの信号受信素子と
した電荷電圧変換回路を用いた点について、上記第１の
実施の形態と異なる。その他の点については、第１の実
施の形態と同様であるため、ここでは説明を省略し、図
上では、同じ構成要素を同じ符号を付して示す。
して、半導体の拡散層を回路配線からの信号受信素子と
した電荷電圧変換回路を用いた点について、上記第１の
実施の形態と異なる。その他の点については、第１の実
施の形態と同様であるため、ここでは説明を省略し、図
上では、同じ構成要素を同じ符号を付して示す。
【００６４】図８は、本実施の形態に係るセンサ要素１
２ａの構成を説明する図である。
２ａの構成を説明する図である。
【００６５】本実施の形態に係るセンサ要素１２ａも、
上記第１の実施の形態に係るセンサ要素と同様に、受動
素子８０として、比較的表面積の大きな拡散層を備えて
いる。受動素子８０は、ＭＯＳＦＥＴ８１のゲート及
び、ＭＯＳＦＥＴ８２のソースに接続されている。ま
た、ＭＯＳＦＥＴ８１のドレインには電源回路部１８か
ら電圧ＶＤＤが印加されており、ＭＯＳＦＥＴ８１のソ
ースは、ＭＯＳＦＥＴ８３のドレインに接続されてい
る。ＭＯＳＦＥＴ８２のゲートには、縦選択部１４から
のリセット信号が入力され、ＭＯＳＦＥＴ８２のドレイ
ンには、電源回路部１８から電圧ＶＤＤが印加されてい
る。ＭＯＳＦＥＴ８３のゲートには、縦選択部１４から
選択信号が入力され、ＭＯＳＦＥＴ８３のソースからの
出力は、横選択部１３に入力される。
上記第１の実施の形態に係るセンサ要素と同様に、受動
素子８０として、比較的表面積の大きな拡散層を備えて
いる。受動素子８０は、ＭＯＳＦＥＴ８１のゲート及
び、ＭＯＳＦＥＴ８２のソースに接続されている。ま
た、ＭＯＳＦＥＴ８１のドレインには電源回路部１８か
ら電圧ＶＤＤが印加されており、ＭＯＳＦＥＴ８１のソ
ースは、ＭＯＳＦＥＴ８３のドレインに接続されてい
る。ＭＯＳＦＥＴ８２のゲートには、縦選択部１４から
のリセット信号が入力され、ＭＯＳＦＥＴ８２のドレイ
ンには、電源回路部１８から電圧ＶＤＤが印加されてい
る。ＭＯＳＦＥＴ８３のゲートには、縦選択部１４から
選択信号が入力され、ＭＯＳＦＥＴ８３のソースからの
出力は、横選択部１３に入力される。
【００６６】ここで、受動素子８０が検出した導体パタ
ーン１０１の電位変化が、ＭＯＳＦＥＴ８３のソースか
らの出力電圧に変換される原理について、更に詳しく説
明する。図９、図１０は、この原理を分かりやすく説明
するためのモデル図であり、図９は、導体パターンの回
路配線に電圧が印加されていない状態、図１０は印加さ
れた状態を示す。これらの図は共に、選択信号がＭＯＳ
ＦＥＴ８３のゲートに入力され、ゲートがＯＮになって
いる状態を示している。
ーン１０１の電位変化が、ＭＯＳＦＥＴ８３のソースか
らの出力電圧に変換される原理について、更に詳しく説
明する。図９、図１０は、この原理を分かりやすく説明
するためのモデル図であり、図９は、導体パターンの回
路配線に電圧が印加されていない状態、図１０は印加さ
れた状態を示す。これらの図は共に、選択信号がＭＯＳ
ＦＥＴ８３のゲートに入力され、ゲートがＯＮになって
いる状態を示している。
【００６７】図９のように、回路配線に電圧が印加され
ていなければ、受動素子８０内の電子は、拡散層のポテ
ンシャルに閉じ込められており、ＭＯＳＦＥＴ８１のゲ
ートには、Ｌｏの電圧が印加される。従って、ソースフ
ォロワ動作するＭＯＳＦＥＴ８１のソース側は、ＭＯＳ
ＦＥＴのしきい値電圧だけゲートより低い電位が出力さ
れる。
ていなければ、受動素子８０内の電子は、拡散層のポテ
ンシャルに閉じ込められており、ＭＯＳＦＥＴ８１のゲ
ートには、Ｌｏの電圧が印加される。従って、ソースフ
ォロワ動作するＭＯＳＦＥＴ８１のソース側は、ＭＯＳ
ＦＥＴのしきい値電圧だけゲートより低い電位が出力さ
れる。
【００６８】次に、図１０のように、回路配線に電圧Ｖ
が印加されると、対向する受動素子８０は、回路配線の
電位変化の影響を受け、その表面に電子が集まろうとす
るが、流入する電子が無いため、もともと存在した電子
が表面近くに密集し、表面ポテンシャルを下げる。つま
り電位が上昇する。ＭＯＳＦＥＴ８１のゲートは、受動
素子８０の表面と接続されているため、Ｈｉの電圧が印
加されることになり、ソースフォロワ動作するＭＯＳＦ
ＥＴ８１のソース側は、ＭＯＳＦＥＴのしきい値電圧だ
けゲートより低い電位が出力されるが、前述の回路配線
に電圧を印加しない場合よりも高い電圧が出力される。
が印加されると、対向する受動素子８０は、回路配線の
電位変化の影響を受け、その表面に電子が集まろうとす
るが、流入する電子が無いため、もともと存在した電子
が表面近くに密集し、表面ポテンシャルを下げる。つま
り電位が上昇する。ＭＯＳＦＥＴ８１のゲートは、受動
素子８０の表面と接続されているため、Ｈｉの電圧が印
加されることになり、ソースフォロワ動作するＭＯＳＦ
ＥＴ８１のソース側は、ＭＯＳＦＥＴのしきい値電圧だ
けゲートより低い電位が出力されるが、前述の回路配線
に電圧を印加しない場合よりも高い電圧が出力される。
【００６９】回路配線が再びグランドに接続されると、
受動素子８０内の電子は、再び分散し、ＭＯＳＦＥＴ８
１のゲートの電位はＬｏとなる。
受動素子８０内の電子は、再び分散し、ＭＯＳＦＥＴ８
１のゲートの電位はＬｏとなる。
【００７０】このように、回路配線に対する電圧のＯＮ
／ＯＦＦの切替えだけでは、理論上は、受動素子８０内
の全電荷量は変化しない。しかし、実際には、受動素子
８０の周囲から電子が侵入することがあり、これを放置
しておけば、回路配線に電圧が印加されていない状況で
の受動素子のポテンシャルが上昇し、電位が下がる。つ
まり、その雑音電子によって発生する雑音電位が、オフ
セット電位として受信信号に重なり経時変化する。そこ
で、図１１のように、ＭＯＳＦＥＴ８２のゲートにリセ
ット信号を入力し、電源と、受動素子８０とを導通させ
て、受動素子８０内の余分な電子を逃がしてやり、電位
を一定に保っている。
／ＯＦＦの切替えだけでは、理論上は、受動素子８０内
の全電荷量は変化しない。しかし、実際には、受動素子
８０の周囲から電子が侵入することがあり、これを放置
しておけば、回路配線に電圧が印加されていない状況で
の受動素子のポテンシャルが上昇し、電位が下がる。つ
まり、その雑音電子によって発生する雑音電位が、オフ
セット電位として受信信号に重なり経時変化する。そこ
で、図１１のように、ＭＯＳＦＥＴ８２のゲートにリセ
ット信号を入力し、電源と、受動素子８０とを導通させ
て、受動素子８０内の余分な電子を逃がしてやり、電位
を一定に保っている。
【００７１】図１２は、図８のようなＭＯＳＦＥＴ回路
を用いた場合の入出力タイミングを示すタイミングチャ
ートである。
を用いた場合の入出力タイミングを示すタイミングチャ
ートである。
【００７２】図１２に示すように、選択信号をＯＮにし
た後、リセット信号を一定時間ＯＮにして、受動素子８
０の電位の経時変化を抑える。このとき、ＭＯＳＦＥＴ
８１のゲートの電位が上昇し、ＭＯＳＦＥＴ８３のドレ
インからの出力電圧も少し大きくなる。これをリセット
信号のカップリングノイズと呼ぶ。リセット信号をＯＦ
Ｆにした後、今度は回路配線に電圧Ｖを印加する。回路
配線に電圧Ｖが印加されると、ＭＯＳＦＥＴ８３のドレ
インからの出力電圧はＨｉとなり、そのセンサ要素１２
ａに対向する位置に回路配線が存在することがわかる。
た後、リセット信号を一定時間ＯＮにして、受動素子８
０の電位の経時変化を抑える。このとき、ＭＯＳＦＥＴ
８１のゲートの電位が上昇し、ＭＯＳＦＥＴ８３のドレ
インからの出力電圧も少し大きくなる。これをリセット
信号のカップリングノイズと呼ぶ。リセット信号をＯＦ
Ｆにした後、今度は回路配線に電圧Ｖを印加する。回路
配線に電圧Ｖが印加されると、ＭＯＳＦＥＴ８３のドレ
インからの出力電圧はＨｉとなり、そのセンサ要素１２
ａに対向する位置に回路配線が存在することがわかる。
【００７３】ただし、カップリングノイズを出力電圧と
誤って検出しないように、出力電圧の検出タイミングを
調整し、又は、ハイパスフィルタを通している。
誤って検出しないように、出力電圧の検出タイミングを
調整し、又は、ハイパスフィルタを通している。
【００７４】このように、センサ要素に、図８のような
電荷電圧変換回路を用いたので、増幅した電圧の形で検
出信号を取り出すことができ、検出信号を明確に識別で
きるので、より正確な回路基板の検査を行なうことがで
きる。
電荷電圧変換回路を用いたので、増幅した電圧の形で検
出信号を取り出すことができ、検出信号を明確に識別で
きるので、より正確な回路基板の検査を行なうことがで
きる。
【００７５】なお、リセット信号の入力タイミングは、
図１２に示したタイミングに限定されるわけではなく、
他のタイミングであってもよい。
図１２に示したタイミングに限定されるわけではなく、
他のタイミングであってもよい。
【００７６】また、図８で、受動素子８０をｎ型拡散層
としたが、これに限定されるものではなく、比較的導電
率の高い材料であれば、金属の薄膜や、多結晶半導体で
あっても、非晶質半導体であってもよい。
としたが、これに限定されるものではなく、比較的導電
率の高い材料であれば、金属の薄膜や、多結晶半導体で
あっても、非晶質半導体であってもよい。
【００７７】（第３の実施の形態）次に図１３を用い
て、本発明の第３の実施の形態としての検査装置につい
て説明する。
て、本発明の第３の実施の形態としての検査装置につい
て説明する。
【００７８】本実施の形態の検査装置は、センサ要素と
して、バイポーラトランジスタを用いた点について、上
記第１の実施の形態と異なる。その他の点については、
第１の実施の形態と同様であるため、ここでは説明を省
略し、図では、同じ構成要素を同じ符号を付して示す。
して、バイポーラトランジスタを用いた点について、上
記第１の実施の形態と異なる。その他の点については、
第１の実施の形態と同様であるため、ここでは説明を省
略し、図では、同じ構成要素を同じ符号を付して示す。
【００７９】図１３は、本実施の形態に係るセンサ要素
の構成を説明する図である。
の構成を説明する図である。
【００８０】導体パターンの電位変化を検出する受動素
子は、抵抗素子からなり、その抵抗素子と、バイポーラ
トランジスタのエミッタが接続されている。また、ベー
スには縦選択部１４からの選択信号が入力され、コレク
タから出力される検出信号としての出力電流は横選択部
１３を介して信号処理部１６に入力される。
子は、抵抗素子からなり、その抵抗素子と、バイポーラ
トランジスタのエミッタが接続されている。また、ベー
スには縦選択部１４からの選択信号が入力され、コレク
タから出力される検出信号としての出力電流は横選択部
１３を介して信号処理部１６に入力される。
【００８１】このセンサ要素１２ａの動作は、図４、図
５で説明したＭＯＳＦＥＴの動作とほぼ同様である。ベ
ースに選択信号が印加されると、バイポーラトランジス
タのエミッタであるＮ＋拡散層とコレクタであるＮ＋拡
散層とが導通し、回路配線の電位が上昇して抵抗素子の
Ｐ拡散層に電子が集まることによって、コレクタから電
流が出力され、横選択部１３で増幅された後、タイミン
グ生成部１５で生成されたタイミング信号に合せて信号
処理部１６に入力される。
５で説明したＭＯＳＦＥＴの動作とほぼ同様である。ベ
ースに選択信号が印加されると、バイポーラトランジス
タのエミッタであるＮ＋拡散層とコレクタであるＮ＋拡
散層とが導通し、回路配線の電位が上昇して抵抗素子の
Ｐ拡散層に電子が集まることによって、コレクタから電
流が出力され、横選択部１３で増幅された後、タイミン
グ生成部１５で生成されたタイミング信号に合せて信号
処理部１６に入力される。
【００８２】このように、センサ要素にバイポーラトラ
ンジスタを用いれば、検出信号を出力を高速に、且つ正
確に行なうことができる。
ンジスタを用いれば、検出信号を出力を高速に、且つ正
確に行なうことができる。
【００８３】尚、ここでは、ｎｐｎ型のバイポーラトラ
ンジスタを用いたが、ｐｎｐ型であってもかまわない。
ンジスタを用いたが、ｐｎｐ型であってもかまわない。
【００８４】（第４の実施の形態）次に図１４を用い
て、本発明の第４の実施の形態としての検査装置につい
て説明する。
て、本発明の第４の実施の形態としての検査装置につい
て説明する。
【００８５】本実施の形態の検査装置は、センサ要素と
して、ＴＦＴ等の薄膜トランジスタを用いた点につい
て、上記第１の実施の形態と異なる。その他の点につい
ては、第１の実施の形態と同様であるため、ここでは説
明を省略し、図では、同じ構成要素を同じ符号を付して
示す。
して、ＴＦＴ等の薄膜トランジスタを用いた点につい
て、上記第１の実施の形態と異なる。その他の点につい
ては、第１の実施の形態と同様であるため、ここでは説
明を省略し、図では、同じ構成要素を同じ符号を付して
示す。
【００８６】図１４は、本実施の形態に係るセンサ要素
の構成を説明する図である。
の構成を説明する図である。
【００８７】導体パターンの電位変化を検出する受動素
子８０は、クロム等の電極であって、この電極と薄膜ト
ランジスタのソースとが連続している。また、ゲートに
は縦選択部１４からの選択信号が入力され、ドレインか
ら出力される検出信号としての出力電流は横選択部１３
を介して信号処理部１６に入力される。ソースとドレイ
ンの下層には、アモルファスＳｉ又は多結晶−Ｓｉ等の
薄膜半導体層が存在する。
子８０は、クロム等の電極であって、この電極と薄膜ト
ランジスタのソースとが連続している。また、ゲートに
は縦選択部１４からの選択信号が入力され、ドレインか
ら出力される検出信号としての出力電流は横選択部１３
を介して信号処理部１６に入力される。ソースとドレイ
ンの下層には、アモルファスＳｉ又は多結晶−Ｓｉ等の
薄膜半導体層が存在する。
【００８８】このセンサ要素１２ａの動作は、図４、図
５で説明したＭＯＳＦＥＴの動作とほぼ同様である。ゲ
ートに選択信号が印加されると、ゲートの下の半導体層
にチャネルが発生し、薄膜トランジスタのソースとドレ
インとが導通する。そして、回路配線の電位が上昇して
受動素子８０としての電極に電子が集まることによっ
て、ドレインから電流が出力され、横選択部１３で増幅
された後、タイミング生成部１５で生成されたタイミン
グ信号に合せて信号処理部１６に入力される。
５で説明したＭＯＳＦＥＴの動作とほぼ同様である。ゲ
ートに選択信号が印加されると、ゲートの下の半導体層
にチャネルが発生し、薄膜トランジスタのソースとドレ
インとが導通する。そして、回路配線の電位が上昇して
受動素子８０としての電極に電子が集まることによっ
て、ドレインから電流が出力され、横選択部１３で増幅
された後、タイミング生成部１５で生成されたタイミン
グ信号に合せて信号処理部１６に入力される。
【００８９】このようにセンサ要素に薄膜トランジスタ
を用いれば、センサ要素の生産性を向上し、また、セン
サアレイの面積をより大きくすることができる。
を用いれば、センサ要素の生産性を向上し、また、セン
サアレイの面積をより大きくすることができる。
【００９０】尚、上記第２の実施の形態に示した電荷電
圧変換回路において、ＭＯＳＦＥＴを全てこの薄膜トラ
ンジスタに置換えることもでき、その場合も同様の効果
を得ることができる。
圧変換回路において、ＭＯＳＦＥＴを全てこの薄膜トラ
ンジスタに置換えることもでき、その場合も同様の効果
を得ることができる。
【００９１】（その他の実施の形態）上記第１、第３又
は第４の実施の形態に示したセンサ要素に、流れ込んだ
電子を保持する機能を持たせてもよい。
は第４の実施の形態に示したセンサ要素に、流れ込んだ
電子を保持する機能を持たせてもよい。
【００９２】つまり、受動素子に、電子が溜まる構造に
すれば、溜まった電子は、リセットＭＯＳで電源に吸い
上げられるまで保持される。このため、センサ要素を選
択して、回路配線に検査信号としての電圧を印加しはじ
めた直後から、そのセンサ要素をリセットするまでに、
検出信号である出力電流を検出すればよい。即ち、図６
を用いて説明したように、電圧の印加と出力電流の検出
のタイミングを合せる必要がない。
すれば、溜まった電子は、リセットＭＯＳで電源に吸い
上げられるまで保持される。このため、センサ要素を選
択して、回路配線に検査信号としての電圧を印加しはじ
めた直後から、そのセンサ要素をリセットするまでに、
検出信号である出力電流を検出すればよい。即ち、図６
を用いて説明したように、電圧の印加と出力電流の検出
のタイミングを合せる必要がない。
【００９３】更に、溜まった電子を順番に隣のセンサ要
素に送るように電荷転送素子を用いてもよい。電荷転送
素子には例えばＣＣＤが挙げられる。
素に送るように電荷転送素子を用いてもよい。電荷転送
素子には例えばＣＣＤが挙げられる。
【００９４】この場合、トランジスタとして電荷読出し
用のＭＯＳＦＥＴを用い、受動素子とソースとしての拡
散層を連続させ、選択信号をゲートに入力することによ
って、ゲートの下に形成した電位障壁を下げ、ソース側
にある信号電荷をドレイン側へ検出信号電荷として転送
し、ドレイン側に接続された電荷転送素子で検出信号を
転送すればよい。
用のＭＯＳＦＥＴを用い、受動素子とソースとしての拡
散層を連続させ、選択信号をゲートに入力することによ
って、ゲートの下に形成した電位障壁を下げ、ソース側
にある信号電荷をドレイン側へ検出信号電荷として転送
し、ドレイン側に接続された電荷転送素子で検出信号を
転送すればよい。
【００９５】更に、導体パターンの電位変化に対応して
受動素子に電荷を供給し、かつ導体パターンの電位変化
が終わる前に、供給した電荷が逆流しないように電位障
壁を形成する電荷供給ＭＯＳＦＥＴのドレインを、受動
素子の拡散層と連続させて形成すれば、安定した電荷転
送が可能となる。
受動素子に電荷を供給し、かつ導体パターンの電位変化
が終わる前に、供給した電荷が逆流しないように電位障
壁を形成する電荷供給ＭＯＳＦＥＴのドレインを、受動
素子の拡散層と連続させて形成すれば、安定した電荷転
送が可能となる。
【００９６】また、電荷転送素子を用いれば、横選択部
で、マルチプレクサ等のスイッチング回路を用いる必要
はなくなる。
で、マルチプレクサ等のスイッチング回路を用いる必要
はなくなる。
【００９７】なお、上記実施の形態では、いずれも、導
体パターンの回路配線に、直流電圧を印加するかのよう
に表現したが、本発明はこれに限定されるものではな
く、回路配線に交流電圧を印加してもよい。
体パターンの回路配線に、直流電圧を印加するかのよう
に表現したが、本発明はこれに限定されるものではな
く、回路配線に交流電圧を印加してもよい。
【００９８】また、上記実施の形態のセンサ要素は、い
ずれも半導体センサであるため、光の照射によって光電
変換が起こり、電子を発生することがある。これは、誤
動作の原因となるため、センサ要素の周りを遮光するこ
とが望ましい。
ずれも半導体センサであるため、光の照射によって光電
変換が起こり、電子を発生することがある。これは、誤
動作の原因となるため、センサ要素の周りを遮光するこ
とが望ましい。
【００９９】
【発明の効果】本発明によれば、導体パターンの形状を
精細に検査可能なセンサ並びに検査装置を提供すること
ができる。
精細に検査可能なセンサ並びに検査装置を提供すること
ができる。
【図１】本発明の第１の実施の形態に係るセンサ要素の
構成を説明する図である。
構成を説明する図である。
【図２】本発明の第１の実施の形態に係る検査装置を利
用した検査システムの概略図である。
用した検査システムの概略図である。
【図３】本発明の第１の実施の形態に係る検査装置の電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
【図４】本発明の第１の実施の形態に係るセンサ要素に
おいて、導体パターンの電位変化に応じて電流が発生す
る原理を説明するためのモデル図である。
おいて、導体パターンの電位変化に応じて電流が発生す
る原理を説明するためのモデル図である。
【図５】本発明の第１の実施の形態に係るセンサ要素に
おいて、導体パターンの電位変化に応じて電流が発生す
る原理を説明するためのモデル図である。
おいて、導体パターンの電位変化に応じて電流が発生す
る原理を説明するためのモデル図である。
【図６】本発明の第１の実施の形態に係るセンサ要素の
入出力タイミングを示すタイミングチャートである。
入出力タイミングを示すタイミングチャートである。
【図７】本発明の第１の実施の形態に係るセンサ要素の
変形例を示す図である。
変形例を示す図である。
【図８】本発明の第２の実施の形態に係るセンサ要素の
構成を説明する図である。
構成を説明する図である。
【図９】本発明の第２の実施の形態に係るセンサ要素に
おいて、導体パターンの電位変化に応じて電圧が出力さ
れる原理を説明するためのモデル図である。
おいて、導体パターンの電位変化に応じて電圧が出力さ
れる原理を説明するためのモデル図である。
【図１０】本発明の第２の実施の形態に係るセンサ要素
において、導体パターンの電位変化に応じて電圧が出力
される原理を説明するためのモデル図である。
において、導体パターンの電位変化に応じて電圧が出力
される原理を説明するためのモデル図である。
【図１１】本発明の第２の実施の形態に係るセンサ要素
において、リセット信号入力時の動作を説明するための
モデル図である。
において、リセット信号入力時の動作を説明するための
モデル図である。
【図１２】本発明の第２の実施の形態に係るセンサ要素
の入出力タイミングを示すタイミングチャートである。
の入出力タイミングを示すタイミングチャートである。
【図１３】本発明の第３の実施の形態に係るセンサ要素
の構成を説明する図である。
の構成を説明する図である。
【図１４】本発明の第４の実施の形態に係るセンサ要素
の構成を説明する図である。
の構成を説明する図である。
【図１５】従来の回路基板検査装置を説明する図であ
る。
る。
【図１６】従来の回路基板検査装置を説明する図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山岡 秀嗣 広島県深安郡神辺町西中条1118番地 オ ー・エイチ・ティー株式会社内 Ｆターム(参考） 2G011 AA01 AC33 AE01 2G014 AA02 AA03 AA13 AA25 AB59 AC10 AC15 2G032 AA00 AD01 AE07 AE09 AE12 AF02 AF07 AG07 4M106 AA20 AD06 BA14 BA20 CA16 DD04 DD30 DJ17 DJ23
Claims (14)
- 【請求項１】回路基板の導電パターンを検査するため
に、該導電パターンに検査信号が供給されることによる
電位変化を非接触で検出する検査装置であって、 前記導電パターン各部の電位変化を、複数のセンサ要素
を用いて検出する検出手段と、 前記センサ要素を選択するための選択信号を出力する選
択手段と、 を備え、 前記センサ要素は、 半導体の単結晶上、または、平板上に構成され、 前記導電パターンに対し静電容量結合の対向電極として
動作し、前記導電パターンの電位変化を検出する受動素
子と、 前記受動素子によって出力された検出信号を、前記選択
信号の入力に応じて出力するトランジスタと、 を含むことを特徴とする検査装置。 - 【請求項２】前記トランジスタは電流読出し用のＭＯＳ
ＦＥＴであって、前記受動素子とソースとしての拡散層
が連続しており、前記選択信号をゲートに入力すること
によって、ドレインから検出信号を得ることを特徴とす
る請求項１に記載の検査装置。 - 【請求項３】前記トランジスタは電流読出し用の薄膜ト
ランジスタであって、前記受動素子と前記薄膜トランジ
スタのソースが接続されており、前記選択信号をゲート
に入力することによって、ドレインから検出信号を得る
ことを特徴とする請求項１に記載の検査装置。 - 【請求項４】前記トランジスタは、直列に配置された第
１、第２ＭＯＳＦＥＴであって、前記受動素子を前記第
１ＭＯＳＦＥＴのゲートに接続し、前記選択信号を前記
第２ＭＯＳＦＥＴのゲートに接続し、前記第１ＭＯＳＦ
ＥＴのゲートに印加された前記受動素子の電位に応じて
変化する前記第１ＭＯＳＦＥＴのソース電位を前記第２
ＭＯＳＦＥＴのドレインで受けて、ソースから検出信号
として出力することを特徴とする請求項１に記載の検査
装置。 - 【請求項５】前記トランジスタは、直列に配置された第
１、第２薄膜トランジスタであって、前記受動素子を前
記第１薄膜トランジスタのゲートに接続し、前記選択信
号を前記第２薄膜トランジスタのゲートに接続し、前記
第１薄膜トランジスタのゲートに印加された前記受動素
子の電位に応じて変化する前記第１薄膜トランジスタの
ソース電位を前記第２薄膜トランジスタのドレインで受
けて、ソースから検出信号として出力することを特徴と
する請求項１に記載の検査装置。 - 【請求項６】前記トランジスタはバイポーラトランジス
タであって、前記受動素子をエミッタに接続し、前記選
択信号をベースに入力することによって、コレクタから
検出信号を得ることを特徴とする請求項１に記載の検査
装置。 - 【請求項７】前記トランジスタは電荷読出し用のＭＯＳ
ＦＥＴであって、前記受動素子とソースとしての拡散層
が連続しており、前記選択信号をゲートに入力すること
によって、ゲートの下に形成した電位障壁を下げ、ソー
ス側にある信号電荷をドレイン側へ検出信号電荷として
転送し、ドレイン側に接続された電荷転送素子で検出信
号を転送することを特徴とする請求項１に記載の検査装
置。 - 【請求項８】前記導体パターンの電位変化に対応して前
記受動素子に電荷を供給し、かつ導体パターンの電位変
化が終わる前に、供給した前記電荷が逆流しないように
電位障壁を形成する電荷供給ＭＯＳＦＥＴのドレイン
を、前記受動素子の拡散層と連続させて形成することを
特徴とする請求項７に記載の検査装置。 - 【請求項９】前記センサ要素は、センサチップ上にマト
リクス状に配置されていることを特徴とする請求項１乃
至８のいずれか一つに記載の検査装置。 - 【請求項１０】前記検出手段におけるセンサ要素は、 前記受動素子の表面に接触する導体板を更に含むことを
特徴とする請求項１乃至９のいずれか一つに記載の検査
装置。 - 【請求項１１】回路基板の導電パターンを検査する検査
装置であって、 前記導電パターンに対して、時間的に変化する検査信号
を供給する供給手段と、 前記検査信号に応じた前記導電パターン各部の電位変化
を、複数のセンサ要素を用いて検出する検出手段と、 前記センサ要素を選択するための選択信号を出力する選
択手段と、 を備え、 前記センサ要素は、 半導体の単結晶上に構成され、 前記導電パターンに対し静電容量結合の対向電極として
動作し、前記導電パターンの電位変化を検出する受動素
子と、 前記受動素子によって出力された検出信号を、前記選択
信号の入力に応じて出力するトランジスタと、 を含むことを特徴とする検査装置。 - 【請求項１２】回路基板の導電パターンを検査する検査
装置であって、 前記導電パターンに対して、時間的に変化する検査信号
を供給する供給手段と、 前記検査信号が供給されることによる前記導電パターン
各部の電位変化を、複数のセンサ要素を用いて検出し、
該電位変化に応じた検出信号を出力する検出手段と、 前記センサ要素を選択するための選択信号を出力する選
択手段と、 前記検出信号に基づき、前記導電パターンの形状を描画
するための画像データを生成する画像データ生成手段
と、 を備え、 前記センサ要素は、 半導体の単結晶上に構成され、 前記導電パターンに対し静電容量結合の対向電極として
動作し、前記導電パターンの電位変化を検出する受動素
子と、 前記受動素子によって検出された電位変化に応じた検出
信号を、前記選択信号の入力に応じて出力するトランジ
スタと、 を含むことを特徴とする検査装置。 - 【請求項１３】更に、前記センサ要素の半導体に対する
光の照射を防ぐための遮光手段を有することを特徴とす
る請求項１乃至１２のいずれか一つに記載の検査装置。 - 【請求項１４】回路基板の導電パターンを検査するため
に、該導電パターンに検査信号が供給されることによる
電位変化を非接触で検出する複数のセンサ要素を備えた
センサであって、 前記センサ要素は、 半導体の単結晶上に構成され、 前記導電パターンに対し静電容量結合の対向電極として
動作し、前記導電パターンの電圧変化を検出する受動素
子と、 前記受動素子によって出力された検出信号を、前記選択
信号の入力に応じて出力するトランジスタと、を含むこ
とを特徴とするセンサ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044705A JP2001235501A (ja) | 2000-02-22 | 2000-02-22 | 検査装置及びセンサ |
| US09/926,357 US6734692B2 (en) | 2000-02-22 | 2001-02-21 | Inspection apparatus and sensor |
| CNB018000967A CN1189756C (zh) | 2000-02-22 | 2001-02-21 | 检测装置以及传感器 |
| TW090103887A TW498157B (en) | 2000-02-22 | 2001-02-21 | Inspection apparatus and sensor |
| KR1020017012006A KR20020000789A (ko) | 2000-02-22 | 2001-02-21 | 검사장치 및 센서 |
| PCT/JP2001/001243 WO2001063307A1 (fr) | 2000-02-22 | 2001-02-21 | Capteur et appareil d'inspection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044705A JP2001235501A (ja) | 2000-02-22 | 2000-02-22 | 検査装置及びセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001235501A true JP2001235501A (ja) | 2001-08-31 |
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ID=18567424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000044705A Ceased JP2001235501A (ja) | 2000-02-22 | 2000-02-22 | 検査装置及びセンサ |
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| Country | Link |
|---|---|
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| JP (1) | JP2001235501A (ja) |
| KR (1) | KR20020000789A (ja) |
| CN (1) | CN1189756C (ja) |
| TW (1) | TW498157B (ja) |
| WO (1) | WO2001063307A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002003083A1 (fr) * | 2000-07-05 | 2002-01-10 | Oht Inc. | Dispositif et procede d'inspection |
| JP2003066086A (ja) * | 2001-08-27 | 2003-03-05 | Oht Inc | 検査装置用センサ及び検査装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3415035B2 (ja) * | 1998-08-07 | 2003-06-09 | オー・エイチ・ティー株式会社 | 基板検査用センサプローブおよびその製造方法 |
| JP2001228192A (ja) * | 2000-02-18 | 2001-08-24 | Oht Inc | 検査装置及び検査装置の保持具 |
| US6933740B2 (en) * | 2000-05-17 | 2005-08-23 | Oht, Inc. | Electronic circuit inspection sensor and inspection system using same |
| US20040234121A1 (en) * | 2001-08-27 | 2004-11-25 | Tatsuhisa Fujii | Circuit wiring inspetion instrument and circuit wiring inspecting method |
| JP2003098213A (ja) * | 2001-09-20 | 2003-04-03 | Oht Inc | 検査装置並びに検査方法 |
| JP2003098212A (ja) * | 2001-09-20 | 2003-04-03 | Oht Inc | 検査装置並びに検査方法 |
| US6947853B2 (en) * | 2002-05-23 | 2005-09-20 | Oht, Inc. | Apparatus and method for inspecting electrical continuity of circuit board, jig for use therein, and recording medium thereon |
| TWI325980B (en) * | 2005-10-26 | 2010-06-11 | Au Optronics Corp | Non-contact panel detecting device |
| DE102012216493A1 (de) | 2012-09-17 | 2014-03-20 | Robert Bosch Gmbh | Mikromechanische Sensorvorrichtung mit beweglichem Gate und entsprechendes Herstellungsverfahren |
| JP6248406B2 (ja) * | 2013-04-09 | 2017-12-20 | 日本電産リード株式会社 | 検査装置及び検査方法 |
| JP6202452B1 (ja) * | 2016-06-01 | 2017-09-27 | オー・エイチ・ティー株式会社 | 非接触型基板検査装置及びその検査方法 |
| WO2020059014A1 (ja) * | 2018-09-18 | 2020-03-26 | 国立大学法人東北大学 | 容量検出エリアセンサ及び、その容量検出エリアセンサを有する導電パターン検査装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130794A (en) * | 1976-11-05 | 1978-12-19 | Cox C Eugene | Methods and means for identifying and testing circuit connections |
| US5254953A (en) * | 1990-12-20 | 1993-10-19 | Hewlett-Packard Company | Identification of pin-open faults by capacitive coupling through the integrated circuit package |
| US5696451A (en) * | 1992-03-10 | 1997-12-09 | Hewlett-Packard Co. | Identification of pin-open faults by capacitive coupling |
| US5426372A (en) * | 1993-07-30 | 1995-06-20 | Genrad, Inc. | Probe for capacitive open-circuit tests |
| JP3558434B2 (ja) * | 1995-11-30 | 2004-08-25 | 富士通オートメーション株式会社 | 電気的配線検査方法及び装置 |
| US5517110A (en) * | 1995-04-06 | 1996-05-14 | Yentec Inc. | Contactless test method and system for testing printed circuit boards |
| JP2994259B2 (ja) * | 1996-03-28 | 1999-12-27 | オー・エイチ・ティー株式会社 | 基板検査方法および基板検査装置 |
| JP3080595B2 (ja) * | 1997-02-28 | 2000-08-28 | 日本電産リード株式会社 | 基板検査装置および基板検査方法 |
| JPH11153638A (ja) * | 1997-11-25 | 1999-06-08 | Nihon Densan Riido Kk | 基板検査装置および基板検査方法 |
| US6445204B1 (en) * | 2000-12-08 | 2002-09-03 | Nortel Networks Limited | Apparatus for probing digital signals within printed circuit boards |
-
2000
- 2000-02-22 JP JP2000044705A patent/JP2001235501A/ja not_active Ceased
-
2001
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Cited By (3)
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