WO2020031623A1 - クロック周波数監視装置、及びクロック周波数監視方法 - Google Patents

クロック周波数監視装置、及びクロック周波数監視方法 Download PDF

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synchronous
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大樹 佐久間
薫 新井
隆太 杉山
俊一 坪井
黒川　修
松村　和之
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    • H04J3/0658—Clock or time synchronisation among packet nodes

Definitions

  • the present invention relates to a clock frequency monitoring device and a clock frequency monitoring method.
  • Patent Document 1 discloses a technique in which, when frequency synchronization is performed between devices connected in a network, an upstream device transmits information indicating a quality state of frequency synchronization to a downstream device.
  • a receiving unit that receives a clock from a higher-level device is made redundant to improve reliability. That is, when a synchronous clock (selection clock) synchronized with a clock distributed from any of the plurality of upstream devices cannot be distributed, a synchronous clock synchronized with a clock (standby clock) distributed from another upstream device is used. It is configured to deliver.
  • Patent Literature 1 does not have means for checking clock accuracy.
  • reference information such as a GPS (Global Positioning System) or a cesium oscillator is used. Is required.
  • the present invention has been made to solve such a problem, and a clock frequency monitoring device and a frequency monitoring method capable of monitoring a frequency difference between an input clock and a synchronous clock synchronized with the input clock.
  • the purpose is to provide.
  • a synchronous clock synchronized with a first input clock (for example, a selection system clock) is reproduced, and a second input clock (for example, a standby system clock) to be frequency-synchronized with the first input clock.
  • the reference numerals and characters in parentheses are the reference numerals and the like in the embodiment, and do not limit the present invention.
  • a synchronous clock that is phase-synchronized with the first input clock is generated. If the phase lock between the second input clock and the synchronous clock or the phase of the first divided clock obtained by dividing the synchronous clock is released, the fluctuation range of the output signal of the second filter becomes large. Therefore, by monitoring the fluctuation range of the output signal of the second filter, it is possible to determine the abnormal frequency of the second input clock.
  • the clock frequency monitoring device according to the first aspect, wherein the predetermined range is changed according to a temperature of the own device. According to this, the abnormality can be determined in consideration of the noise that changes depending on the temperature.
  • the invention according to claim 3 is a clock frequency monitoring device that monitors the frequency of an input clock (18a, a selection system clock or a standby system clock), wherein the synchronization clock (18e) phase-synchronized with the input clock or the synchronization clock
  • a phase comparator (12) for comparing the phase of a first frequency-divided clock (18f) obtained by dividing the frequency with the phase of the input clock, and a filter (CPU 13) for low-pass filtering the output signal of the phase comparator.
  • An oscillator (14) for generating the synchronous clock having a frequency corresponding to an output signal (for example, a control value) of the filter, and a frequency of the input clock when a fluctuation width of the output signal of the filter becomes a predetermined range or more.
  • a determination unit (19) for determining an abnormality.
  • the fluctuation range of the output signal of the filter increases. Therefore, by monitoring the fluctuation range of the output signal of the filter, it is possible to determine the frequency abnormality of the input clock.
  • the invention according to claim 4 is the clock frequency monitoring device according to any one of claims 1 to 3, wherein the synchronous clock or a divided clock obtained by dividing the synchronous clock (20a, 20b). And a distribution unit (22a, 22b) for distributing the. According to this, the synchronization signal or the frequency-divided signal obtained by dividing the synchronization signal is distributed to the downstream side.
  • a clock frequency monitoring apparatus which reproduces a synchronous clock synchronized with a first input clock and monitors a frequency of a second input clock to be frequency-synchronized with the first input clock.
  • a monitoring method comprising: a first phase comparing step of comparing a phase of the synchronous clock or a first frequency-divided clock obtained by dividing the synchronous clock with a phase of the first input clock; A first filtering step of low-pass filtering the output signal; an oscillating step of causing an oscillator to generate the synchronous clock having a frequency corresponding to the first filtered signal calculated in the first filtering step; A second phase comparing step of comparing a phase of a peripheral clock with a phase of the second input clock, and the second phase comparing step A second filtering step of performing low-pass filtering operation on the output signal; and, when a variation width of the second low-pass filtering signal calculated in the second filtering step becomes equal to or larger than a predetermined range, the
  • a synchronous clock phase-synchronized with the first input clock is generated. If the phase lock between the second input clock and the synchronous clock or the phase of the first frequency-divided clock obtained by dividing the synchronous clock is released, the fluctuation range of the second low-pass filtered signal calculated in the second filter step becomes large. Therefore, by monitoring the fluctuation width of the second low-pass filtered signal, it is possible to determine the frequency abnormality of the second input clock.
  • the invention according to claim 6 is a clock frequency monitoring method executed by a clock frequency monitoring device that monitors a frequency of an input clock, wherein the synchronization clock is phase-synchronized with the input clock or the first clock obtained by dividing the synchronization clock.
  • a phase comparison step of comparing the phase of the peripheral clock with the phase of the input clock; a filter step of low-pass filtering the output signal of the phase comparison step; and a frequency corresponding to the low-pass filtered signal calculated in the filter step.
  • FIG. 1 is a configuration diagram of a clock network in which a clock frequency monitoring device according to a first embodiment of the present invention is used.
  • 1 is a configuration diagram of a clock frequency monitoring device according to a first embodiment of the present invention.
  • FIG. 3 is a configuration diagram of a loopback oscillator.
  • FIG. 7 is a diagram illustrating a time variation of a control value when a clock input to the clock frequency monitoring device is normal.
  • FIG. 6 is a diagram illustrating a time variation of a control value when a clock input to the clock frequency monitoring device is abnormal.
  • FIG. 6 is a configuration diagram of a clock frequency monitoring device according to a second embodiment of the present invention. It is a flowchart explaining operation
  • FIG. 9 is a configuration diagram of a clock frequency monitoring device according to a third embodiment of the present invention. It is a block diagram of the clock frequency monitoring apparatus which is a modification of this invention.
  • FIG. 1 is a configuration diagram of a clock network in which a clock frequency monitoring device according to a first embodiment of the present invention is used.
  • Ethernet registered trademark
  • the master clock supply device 3 and the plurality of clock supply devices 4a, 4b, 5a, 5b, 5c, 5d, 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h as frequency monitoring devices are It employs synchronous Ethernet (SyncE) technology.
  • each clock supply device reproduces the clock signal (analog signal) of the transmission device by extracting the clock timing (rising timing of the bit string) of the Ethernet signal transmitted from the upstream side. Then, the clock supply device performs frequency conversion to the Gb Ethernet signal speed and transmits the clock signal to the downstream side. Thereby, the clock network 100 transmits the clock in a pyramid shape from the upstream side to the downstream side via the physical layer.
  • the clock network 100 includes a master clock supply device 3, a plurality of clock supply devices 4a, 4b, 5a, 5b, 5c, 5d, 1a, 1b, 1c, 1d, 1e, 1f, 1g, and 1h.
  • the master clock supply device 3 generates a master clock.
  • the clock supply devices 4a and 4b are provided, for example, in a relay building between prefectures, and generate clocks synchronized with a master clock.
  • the clock supply devices 5a, 5b, 5c, 5d are arranged, for example, in a relay building in the prefecture.
  • the clock supply devices 5a and 5b generate clocks synchronized with the clock supply device 4a.
  • the clock supply devices 5c and 5d generate clocks synchronized with the clock supply device 4b.
  • the clock supply devices 5c and 5d adopt a redundant configuration.
  • a clock synchronized with the clock supply device 4b cannot be generated, a clock synchronized with the clock supply device 4a is preliminary generated.
  • a path in which the lower clock supply devices 5a and 5b receive the clock generated by the upper clock supply device 4a in a normal state is referred to as a selection (or N (Normal)) clock path.
  • a path through which the lower clock supply devices 5c and 5d receive the clock generated by the upper clock supply device 4a when an abnormality occurs is referred to as a standby (or E (Emergency) system) clock path.
  • the clock supply devices 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h are arranged, for example, in a terminal building.
  • the clock supply devices 1a and 1b generate clocks synchronized with the clock supply device 5a.
  • the clock supply devices 1c and 1d generate clocks synchronized with the clock supply device 5b.
  • the clock supply devices 1e and 1f generate clocks synchronized with the clock supply device 5c.
  • the clock supply devices 1g and 1h generate clocks synchronized with the clock supply device 5d.
  • the clock supply devices 1c and 1d when the clock supply devices 1c and 1d cannot generate a clock synchronized with the clock supply device 5b, the clock supply devices 1c and 1d preliminary generate a clock synchronized with the clock supply device 5a.
  • the clock supply devices 1g and 1h cannot generate a clock synchronized with the clock supply device 5d, the clock supply devices 1g and 1h preliminary generate a clock synchronized with the clock supply device 5c.
  • a plurality of clock supply devices 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h arranged in a terminal building are provided with a GPS (Global Positioning System) or a GPS (Global Positioning System) for monitoring the frequency accuracy of the clock.
  • the cesium oscillator 6 may be connected.
  • the clock supply target devices 2a, 2b, 2c, 2e, 2f, 2g, 2h are transmission devices, dedicated service nodes, and the like.
  • FIG. 2 is a configuration diagram of the clock frequency monitoring device according to the first embodiment of the present invention.
  • a clock supply device 1a as a clock frequency monitoring device includes a plurality of frequency receiving units (REC (Receiver)) 21a and 21b, a PLL (Phase Looked Loop) oscillation circuit 10a, a determination unit 19, and a plurality of frequency distribution units (RECs).
  • DIS Distribution
  • the frequency receiving units 21a and 21b receive a clock via the physical layer. Note that the frequency receiving unit 21a receives the clock of the selected clock path, and the frequency receiving unit 21b receives the clock of the standby clock path.
  • the frequency distribution units 22a and 22b distribute the reproduced clocks 20a and 20b reproduced by the PLL oscillation circuit 10a to the clock supply target devices 2a, 2b, 2c, 2e, 2f, 2g, and 2h (FIG. 1).
  • the PLL oscillation circuit 10a generates a synchronous clock 18e and reproduced clocks 20a and 20b that are phase-synchronized with one of the selected system clock path and the standby system clock path.
  • the PLL oscillation circuit 10a includes a selector (SEL) 11, a phase difference detector (PC (Phase Comparator)) 12 as a phase comparator, a CPU (Central Processing Unit) 13, and a loopback oscillator (Rb) 14a. It is configured with.
  • the selector 11 switches between the selected system clock path and the standby system clock path, and outputs one of the clocks to the phase difference detection unit 12.
  • the phase difference detector 12 is a phase comparator that outputs a phase comparison signal 18b indicating the phase difference between the input clock 18a selected by the selector 11 and the feedback clock (synchronous clock 18e) generated by the loopback oscillator 14a.
  • the CPU 13 performs low-pass filtering (LPF (Low Pass Filter)) on the phase comparison signal 18b. By this calculation, the CPU 13 outputs a voltage value (control value 18c) that specifies the frequency of the clock (the synchronous clock 18e and the reproduced clocks 20a and 20b) generated by the loopback oscillator 14a.
  • the determination unit 19 observes the amount of change in the control value 18c as an output signal, and determines whether the frequency is normal / abnormal based on whether the amount of change is large or small.
  • FIG. 3 is a configuration diagram of the loopback oscillator.
  • the loopback oscillator 14a includes a D / A converter 15, a voltage controlled oscillator 16, and a frequency divider 17a.
  • the D / A converter 15 converts a digital signal of the control value 18c output from the CPU 13 into an analog signal.
  • the voltage controlled oscillator 16 generates a clock (synchronous clock 18e) having a frequency corresponding to the analog signal of the control value 18c.
  • the voltage controlled oscillator 16 is configured by adding, for example, a variable capacitance diode to an LC resonance circuit or crystal.
  • the loopback oscillator 14a may be a rubidium oscillator whose frequency can be changed using a digital signal.
  • the PLL oscillation circuit 10a performs feedback control so that the frequency of the input clock 18a matches the frequency of the synchronous clock 18e generated by the voltage controlled oscillator 16.
  • the phase difference detector 12 outputs the phase comparison signal 18b having a predetermined steady phase difference. For example, when the frequency of the input clock 18a that is the selection system clock or the standby system clock is 6.312 MHz, the frequency of the synchronization clock 18e becomes 6.312 MHz, and the frequency of the divided reproduction clocks 20a and 20b becomes 64 kHz. Become.
  • FIG. 4 is a diagram showing the time variation of the control value when the clock input to the clock frequency monitoring device is normal.
  • FIG. 5 is a diagram showing the control value when the clock input to the clock frequency monitoring device is abnormal. It is a figure showing a time change.
  • the vertical axis indicates the control value (digital value) 18c of -1200 to 1300, and the horizontal axis indicates the time of 0 to 100 [sec].
  • the determination unit 19 of the clock supply device 1a observes the amount of fluctuation (fluctuation width) of the control value 18c, thereby monitoring the normal / abnormal of the input clock 18a (selection clock or standby clock). It has a function as a frequency monitoring device.
  • the normality / abnormality of the selected system clock is determined by observing the control value 18c at the time of reproducing the selected system clock.
  • the synchronous clock 18e of the selected system clock and the backup system clock are determined.
  • LPF low-pass filtering
  • FIG. 6 is a configuration diagram of a clock frequency monitoring device according to a second embodiment of the present invention.
  • the clock supply device 1b as a clock frequency monitoring device includes a plurality of frequency receiving units 21a and 21b, a PLL oscillation circuit 10a, and a plurality of frequency distribution units 22a and 22b described in the first embodiment.
  • the monitoring unit 30 is provided.
  • the frequency monitoring unit 30 includes a selector (SEL) 31, a phase difference detection unit (PC) 32, a CPU 33, a storage unit 34, a phase difference correction unit 35, a temperature sensor 36, and a determination unit 19, It is communicably connected to an external network operation system (NE-OpS) 7.
  • SEL selector
  • PC phase difference detection unit
  • NE-OpS external network operation system
  • the selector 31 outputs the clock of the standby clock path to the phase difference correction unit 35 when the selector 11 selects the selected clock path, and outputs the clock of the selected clock path when the selector 11 selects the standby clock path. Is output to the phase difference correction unit 35. That is, the selector 31 outputs exclusively to the selector 11.
  • the phase difference correction unit 35 corrects the phase difference between one of the selected system clock path and the standby system clock path selected by the selector 31 and outputs the phase-corrected clock to the phase difference detection unit 32.
  • the correction amount of the phase difference correction unit 35 is, for example, a normal phase difference between the clock of the selected system clock path and the clock of the standby system clock path.
  • the phase difference detector 32 outputs a phase difference between the output clock of the phase difference corrector 35 and the synchronous clock 18e output from the voltage controlled oscillator 16 (FIG. 3) of the loopback oscillator 14a.
  • the CPU 33 performs low-pass filtering (LPF) on the phase difference output from the phase difference detection unit 32, and outputs a control value 37a.
  • the storage unit 34 stores control value fluctuation data 37 and a control value abnormality threshold 38.
  • the control value fluctuation data 37 is time-series data of a combination of the control value 37a and the temperature 37b.
  • the temperature sensor 36 detects a temperature 37 b that is a cause of noise (jitter, wander) fluctuation, and stores the temperature 37 b in the storage unit 34.
  • the determination unit 19 regards the frequency as abnormal when the difference between the control value 37a and the control value abnormality threshold 38 is equal to or greater than a predetermined amount.
  • FIG. 7 is a flowchart illustrating the operation of the clock frequency monitoring device according to the second embodiment of the present invention.
  • the clock supply device 1b as the clock frequency monitoring device transmits a control ID specifying itself, control value fluctuation data 37, and a control value abnormality threshold 38 to the network operation system 7 (S11).
  • the network operation system 7 receives these data (S12), classifies the control value 37a of the control value fluctuation data 37 by the temperature 37b, and determines the distribution width of the control value 37a for each temperature 37b (S13).
  • the network operation system 7 regards the distribution width of the determined control value 37a as the influence of noise, and specifies a control value from which the influence of noise has been removed for each temperature 37b (S14).
  • the network operation system 7 transmits the upper limit value and the lower limit value of the control value 37a from which the influence of the noise has been removed to the clock supply device 1b as the control value abnormality threshold 38 (S15).
  • the clock supply device 1b updates the control value abnormality threshold 38 in the storage unit 34 (S16). Then, when the sequentially measured control value 37a deviates from the control value abnormality threshold 38, the clock supply device 1b regards the clock frequency as abnormal and transmits an alarm to the network operation system 7 (S17).
  • the network operation system 7 receives the alarm (S18) and notifies the worker.
  • the control value 37a calculated by the frequency monitoring unit 30 is such that the phase difference between the selected system clock reproduced by the PLL oscillation circuit 10a and the backup system clock is set to a low band. It is a result of filtering (LPF) operation.
  • the control value 18c obtained by performing low-pass filtering on the phase difference corresponds to the frequency.
  • the control value 37a obtained by calculating the phase difference by low-pass filtering (LPF) also corresponds to the frequency. That is, the determination unit 19 can determine the frequency abnormality based on the behavior of the control value 37a.
  • the frequency of a standby clock is monitored using a GPS or a cesium oscillator 6.
  • the clock supply device 1h (FIG. 1) includes a GPS and a cesium oscillator 6. According to this, the frequency quality management unit that monitors the frequency needs a GPS signal for reference and an expensive cesium oscillator 6 with high frequency stability.
  • the determination unit 19 of the clock supply device 1a according to the first embodiment determines whether the frequency is normal or abnormal based on the magnitude of the variation of the control value 18c.
  • the determination unit 19 of the clock supply device 1b according to the second embodiment determines that the frequency is abnormal when the difference between the control value 37a and the control value abnormality threshold 38 exceeds a predetermined amount. Therefore, the clock supply devices 1a and 1b of the first and second embodiments do not require the GPS or the cesium oscillator 6 for monitoring the frequency, so that the cost is low.
  • the clock supply devices 1a and 1b feed back the synchronous clock 18e generated by the loop-back oscillator 14a to the phase difference detecting unit 12, it is also possible to divide the frequency of the synchronous clock 18e and then feed it back to the phase difference detecting unit 12. .
  • FIG. 8 is a configuration diagram of a clock frequency monitoring device according to a third embodiment of the present invention.
  • a clock supply device 1c as a clock frequency monitoring device includes a plurality of frequency reception units 21a and 21b and a PLL oscillation circuit 10b, similarly to the clock supply devices 1a (FIG. 2) and 1b (FIG. 6) of the first embodiment. And a plurality of frequency distribution units 22a and 22b.
  • the PLL oscillation circuit 10b includes a selector 11, a phase difference detection unit 12, a CPU (Central Processing Unit) 13, a loopback oscillator 14b, and a frequency divider 17b. Further, the loopback oscillator 14b does not have the frequency divider 17a (FIG. 3), and outputs the synchronous clock 18e generated by the voltage controlled oscillator 16 (FIG. 3) as reproduced clocks 20a and 20b.
  • the frequency divider 17b divides the frequency of the synchronous clock 18e generated by the loopback oscillator 14b into 1 / N, and inputs the frequency-divided clock 18f to the phase difference detector 12. That is, the phase difference detection unit 12 outputs the phase difference between the input clock 18a and the frequency-divided clock 18f to the CPU 13.
  • the CPU 13 outputs a control value 18c for voltage-controlling the oscillation frequency of the loopback oscillator 14b by performing a low-pass filtering operation (LPF).
  • LPF low-pass filtering operation
  • the loop-back oscillator 14b generates the synchronous clock 18e and the reproduced clocks 20a, 20b having a frequency N times the frequency of the input clock 18a.
  • N 99
  • the frequency of the reproduced clocks 20a and 20b is 6.312 MHz.
  • the present invention is not limited to the above-described embodiment.
  • the phase difference detector 32 (FIG. 6) of the second embodiment outputs the phase difference between the synchronous clock 18e and the output clock of the phase difference corrector 35.
  • a clock in which the phase of the synchronous clock 18e is corrected using the phase difference correction unit 35, and a clock in which the phase of the synchronous clock 18e is corrected using the phase difference detection unit 12, A phase difference from the input clock of the backup path may be generated.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

【課題】入力クロックと該入力クロックに同期した同期クロックとの周波数差を監視する。 【解決手段】入力クロック１８ａの周波数を監視するクロック周波数監視装置であって、入力クロック１８ａに位相同期した同期クロック１８ｅ又は該同期クロック１８ｅを分周した第１分周クロック１８ｆの位相と入力クロック１８ａの位相とを比較する位相比較器１２と、位相比較器１２の出力信号を低域濾波するフィルタ１３と、フィルタ１３の制御値に対応する周波数の同期クロック１８ｅを生成する発振器１４と、フィルタ１３の出力信号の変動幅が所定範囲以上になったときに入力クロック１８ａの周波数異常と判定する判定部１９とを備える。

Description

クロック周波数監視装置、及びクロック周波数監視方法
　本発明は、クロック周波数監視装置、及びクロック周波数監視方法に関する。
　現在、電話や専用線といった通信サービスの多くは、デジタル伝送方式を用いている。このデジタル伝送方式において、多重分離、クロスコネクトするにはネットワーク内の各装置の動作クロックを一致させる網同期をする必要がある。我が国では、網同期を実現するため、主局のクロック周波数に従属局のクロック周波数を合わせる従属同期方式を用いており、クロック網は標準クロック発生装置を頂点とした階層的な網構成となっている（図１）。
　特許文献１には、ネットワーク内で接続される装置間で周波数同期を行う場合、上流側の装置は下流側の装置に周波数同期の品質状態を示す情報を送信する技術が開示されている。
特許第５９４０６９４号公報（段落０００２）
　ところで、ネットワーク内で周波数同期を行う場合、信頼性向上のため、上位の装置からクロックを受信する受信部の冗長化が図られている。つまり、複数の上流側装置何れかから配信されるクロックに同期した同期クロック（選択系クロック）を配信できないときには、他の上流側装置から配信されるクロック（予備系クロック）に同期した同期クロックを配信するように構成されている。
　ところが、特許文献１に開示されている技術では、クロック精度の確認を行う手段を有していない。特に、特許文献１に開示されている技術を用いて、選択系クロックの配信を行っている場合に、予備系クロックの精度を確認するときには、ＧＰＳ（Global Positioning System）やセシウム発振器等のレファレンス情報が必要になってしまう。
　本発明は、このような問題点を解決するためになされたものであり、入力クロックと該入力クロックに同期した同期クロックとの周波数差を監視することができるクロック周波数監視装置、及び周波数監視方法を提供することを目的とする。
　請求項１に係る発明は、第１入力クロック（例えば、選択系クロック）に同期した同期クロックを再生すると共に、該第１入力クロックに周波数同期すべき第２入力クロック（例えば、予備系クロック）の周波数を監視するクロック周波数監視装置であって、前記同期クロック又は該同期クロックを分周した第１分周クロックの位相と前記第１入力クロックの位相とを比較する第１位相比較器（１２）と、前記第１位相比較器の出力信号を低域濾波する第１フィルタ（ＣＰＵ１３）と、前記第１フィルタの出力信号（例えば、制御値）に対応する周波数の前記同期クロックを生成する発振器（１４）と、前記同期クロック又は前記第１分周クロックの位相と前記第２入力クロックの位相とを比較する第２位相比較器（３２）と、前記第２位相比較器の出力信号を低域濾波する第２フィルタ（ＣＰＵ３３）と、前記第２フィルタの出力信号の変動幅が所定範囲以上になったときに、前記第２入力クロックの周波数異常と判定する判定部（７）と、を備えることを特徴とする。なお、括弧内の符号や文字は、実施形態において付した符号等であって、本発明を限定するものではない。
　請求項１に係る発明によれば、第１入力クロックに位相同期した同期クロックが生成される。第２入力クロックと同期クロック又は該同期クロックを分周した第１分周クロックの位相との位相ロックが外れたら、第２フィルタの出力信号の変動幅が大きくなる。このため、第２フィルタの出力信号の変動幅を監視することにより、第２入力クロックの周波数異常を判定することができる。
　請求項２に係る発明は、請求項１に記載のクロック周波数監視装置であって、前記所定範囲は、自装置の温度によって変化させられることを特徴とする。これによれば、温度により変化するノイズを考慮して、異常判定することができる。
　請求項３に係る発明は、入力クロック（１８ａ、選択系クロック又は予備系クロック）の周波数を監視するクロック周波数監視装置であって、前記入力クロックに位相同期した同期クロック（１８ｅ）又は該同期クロックを分周した第１分周クロック（１８ｆ）の位相と前記入力クロックの位相とを比較する位相比較器（１２）と、前記位相比較器の出力信号を低域濾波するフィルタ（ＣＰＵ１３）と、前記フィルタの出力信号（例えば、制御値）に対応する周波数の前記同期クロックを生成する発振器（１４）と、前記フィルタの出力信号の変動幅が所定範囲以上になったときに前記入力クロックの周波数異常と判定する判定部（１９）と、を備えることを特徴とする。
　請求項３に係る発明では、入力クロックと同期クロックとの位相ロックが外れたら、フィルタの出力信号の変動幅が大きくなる。このため、フィルタの出力信号の変動幅を監視することにより、入力クロックの周波数異常を判定することができる。
　請求項４に係る発明は、請求項１乃至請求項３の何れか一項に記載のクロック周波数監視装置であって、前記同期クロック又は該同期クロックを分周した分周クロック（２０ａ，２０ｂ）を配信する配信部（２２ａ，２２ｂ）をさらに備えることを特徴とする。これによれば、同期信号又は該同期信号を分周した分周信号が下流側に配信される。
　請求項５に係る発明は、第１入力クロックに同期した同期クロックを再生すると共に、該第１入力クロックに周波数同期すべき第２入力クロックの周波数を監視するクロック周波数監視装置が実行するクロック周波数監視方法であって、前記同期クロック又は該同期クロックを分周した第１分周クロックの位相と前記第１入力クロックの位相とを比較する第１位相比較ステップと、前記第１位相比較ステップの出力信号を低域濾波する第１フィルタステップと、前記第１フィルタステップで演算した第１濾波信号に対応する周波数の前記同期クロックを発振器に生成させる発振ステップと、前記同期クロック又は前記第１分周クロックの位相と前記第２入力クロックの位相とを比較する第２位相比較ステップと、前記第２位相比較ステップの出力信号を低域濾波演算する第２フィルタステップと、前記第２フィルタステップで演算した第２低域濾波信号の変動幅が所定範囲以上になったときに、前記第２入力クロックの周波数異常と判定する判定ステップと、を備えることを特徴とする。
　請求項５に係る発明によれば、第１入力クロックに位相同期した同期クロックが生成される。第２入力クロックと同期クロック又は該同期クロックを分周した第１分周クロックの位相との位相ロックが外れたら、第２フィルタステップで演算した第２低域濾波信号の変動幅が大きくなる。このため、第２低域濾波信号の変動幅を監視することにより、第２入力クロックの周波数異常を判定することができる。
　請求項６に係る発明は、入力クロックの周波数を監視するクロック周波数監視装置が実行するクロック周波数監視方法であって、前記入力クロックに位相同期した同期クロック又は該同期クロックを分周した第１分周クロックの位相と前記入力クロックの位相とを比較する位相比較ステップと、前記位相比較ステップの出力信号を低域濾波するフィルタステップと、前記フィルタステップで演算した低域濾波信号に対応する周波数の前記同期クロックを発振器に生成させる発振ステップと、前記低域濾波信号の変動幅が所定範囲以上になったときに前記入力クロックの周波数異常と判定する判定ステップと、を備えることを特徴とする。
　このため、フィルタの出力信号の変動幅を監視することにより、入力クロックの周波数異常を判定することができる。
　本発明によれば、入力クロックと該入力クロックに同期した同期クロックとの周波数差を監視することができる。
本発明の第１実施形態であるクロック周波数監視装置が使用されるクロック網の構成図である。 本発明の第１実施形態であるクロック周波数監視装置の構成図である。 ループバック発振器の構成図である。 クロック周波数監視装置に入力されるクロックが正常なときの制御値の時間変動を示す図である。 クロック周波数監視装置に入力されるクロックが異常なときの制御値の時間変動を示す図である。 本発明の第２実施形態であるクロック周波数監視装置の構成図である。 本発明の第２実施形態であるクロック周波数監視装置の動作を説明するフローチャートである。 本発明の第３実施形態であるクロック周波数監視装置の構成図である。 本発明の変形例であるクロック周波数監視装置の構成図である。
　以下、図面を参照して、本発明の実施の形態（以下、「本実施形態」と称する）につき詳細に説明する。なお、各図は、本発明を十分に理解できる程度に、概略的に示してあるに過ぎない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
（第１実施形態）
　図１は、本発明の第１実施形態であるクロック周波数監視装置が使用されるクロック網の構成図である。
　イーサネット（登録商標）は非同期方式であるので、送信側と受信側で周波数偏差が発生する。イーサネット上でクロックを伝送するためには，各装置内部の発振周波数をクロック信号に同期させる必要がある。このため、マスタクロック供給装置３と、周波数監視装置としての複数のクロック供給装置４ａ，４ｂ，５ａ，５ｂ，５ｃ，５ｄ，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈとは、シンクロナスイーサネット（SyncE）技術を採用している。
　つまり、クロック網１００では、各々のクロック供給装置は、上流側から伝送されたイーサネット信号のクロックタイミング（ビット列の立ち上がりタイミング）を抽出することで、送信装置のクロック信号（アナログ信号）を再生する。そして、該クロック供給装置は、Ｇｂイーサネットの信号速度に周波数変換を行い、クロック信号を下流側に送信している。これにより、クロック網１００は、クロックを物理層を介して上流側から下流側までピラミッド状に伝送している。
　クロック網１００は、マスタクロック供給装置３と、複数のクロック供給装置４ａ，４ｂ，５ａ，５ｂ，５ｃ，５ｄ，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈと、末端のクロック供給装置１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈに接続されているクロック供給対象装置２ａ，２ｂ，・・・，２ｅ，２ｆ，２ｇ，２ｈと、何れか１又は複数のクロック供給対象装置１ｈが備えるセシウム発振器６とを備えて構成される。
　マスタクロック供給装置３は、マスタクロックを生成する。クロック供給装置４ａ，４ｂは、例えば、県間の中継ビルに配設されており、マスタクロックに同期したクロックを生成する。クロック供給装置５ａ，５ｂ，５ｃ，５ｄは、例えば、県内の中継ビルに配設されている。クロック供給装置５ａ，５ｂは、クロック供給装置４ａに同期したクロックを生成する。クロック供給装置５ｃ，５ｄは、クロック供給装置４ｂに同期したクロックを生成する。
　また、クロック供給装置５ｃ，５ｄは、冗長構成を採用しており、クロック供給装置４ｂに同期したクロックを生成することができないときに、予備的に、クロック供給装置４ａに同期したクロックを生成する。ここで、正常時に、上位のクロック供給装置４ａが生成するクロックを下位のクロック供給装置５ａ，５ｂが受信する経路を選択系（又は、Ｎ(Normal)系）クロックパスという。また、異常時に、上位のクロック供給装置４ａが生成するクロックを下位のクロック供給装置５ｃ，５ｄが受信する経路を予備系（又は、Ｅ(Emergency)系）クロックパスという。
　クロック供給装置１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈは、例えば、末端のビルに配設されている。クロック供給装置１ａ，１ｂは、クロック供給装置５ａに同期したクロックを生成する。クロック供給装置１ｃ，１ｄは、クロック供給装置５ｂに同期したクロックを生成する。クロック供給装置１ｅ，１ｆは、クロック供給装置５ｃに同期したクロックを生成する。クロック供給装置１ｇ，１ｈは、クロック供給装置５ｄに同期したクロックを生成する。
　例えば、クロック供給装置１ｃ，１ｄは、クロック供給装置５ｂに同期したクロックを生成することができないときに、予備的に、クロック供給装置５ａに同期したクロックを生成する。また、クロック供給装置１ｇ，１ｈは、クロック供給装置５ｄに同期したクロックを生成することができないときに、予備的に、クロック供給装置５ｃに同期したクロックを生成する。
　また、末端ビルに配設されている複数のクロック供給装置１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈは、クロックの周波数精度を監視するために、ＧＰＳ（Global Positioning System）や、セシウム発振器６を接続することがある。
　クロック供給対象装置２ａ，２ｂ，２ｃ，２ｅ，２ｆ，２ｇ，２ｈは、伝送装置や、専用サービスノード等であり、例えば、図１に示す一つのクロック供給装置１ｇから複数のクロック供給対象装置２ｇ，２ｈに接続されることがある。
　図２は、本発明の第１実施形態であるクロック周波数監視装置の構成図である。
　クロック周波数監視装置としてのクロック供給装置１ａは、複数の周波数受信部（ＲＥＣ（Receiver））２１ａ，２１ｂと、ＰＬＬ（Phase Looked Loop）発振回路１０ａと、判定部１９と、複数の周波数配信部（ＤＩＳ（Distribution））２２ａ，２２ｂとを備えて構成される。周波数受信部２１ａ，２１ｂは、物理層を介してクロックを受信する。なお、周波数受信部２１ａは、選択系クロックパスのクロックを受信し、周波数受信部２１ｂは、予備系クロックパスのクロックを受信する。周波数配信部２２ａ，２２ｂは、ＰＬＬ発振回路１０ａが再生した再生クロック２０ａ，２０ｂをクロック供給対象装置２ａ，２ｂ，２ｃ，２ｅ，２ｆ，２ｇ，２ｈ（図１）に分配する。
　ＰＬＬ発振回路１０ａは、選択系クロックパスと予備系クロックパスとの何れか一方のクロックに位相同期した同期クロック１８ｅ及び再生クロック２０ａ，２０ｂを生成する。ＰＬＬ発振回路１０ａは、セレクタ（ＳＥＬ）１１と、位相比較器としての位相差検出部（ＰＣ（Phase Comparator））１２と、ＣＰＵ（Central Processing Unit）１３と、ループバック発振器（Ｒｂ）１４ａとを備えて構成される。
　セレクタ１１は、選択系クロックパスと予備系クロックパスとを切り替えて、何れか一方のクロックを位相差検出部１２に出力する。位相差検出部１２は、セレクタ１１が選択した入力クロック１８ａと、ループバック発振器１４ａが生成した帰還クロック（同期クロック１８ｅ）との位相差を示す位相比較信号１８ｂを出力する位相比較器である。ＣＰＵ１３は、位相比較信号１８ｂを低域濾波（ＬＰＦ（Low Pass Filter））演算する。この演算により、ＣＰＵ１３は、ループバック発振器１４ａが生成するクロック（同期クロック１８ｅ，再生クロック２０ａ，２０ｂ）の周波数を特定する電圧値（制御値１８ｃ）を出力する。判定部１９は、出力信号としての制御値１８ｃの変動量を観測し、変動量の大／小により、周波数の正常／異常を判定する。
　図３は、ループバック発振器の構成図である。
　ループバック発振器１４ａは、Ｄ／Ａ変換器１５と、電圧制御発振器１６と、分周器１７ａとを備えて構成される。
　Ｄ／Ａ変換器１５は、ＣＰＵ１３が出力する制御値１８ｃのデジタル信号をアナログ信号に変換する。電圧制御発振器１６は、制御値１８ｃのアナログ信号に対応する周波数のクロック（同期クロック１８ｅ）を生成する。なお、電圧制御発振器１６は、ＬＣ共振回路や水晶に、例えば、可変容量ダイオードを付加して構成される。分周器１７ａは、同期クロック１８ｅを（１／Ｎ（例えば、Ｎ＝９９））に分周して、再生クロック２０ａ，２０ｂを生成する。なお、ループバック発振器１４ａは、デジタル信号を用いて、周波数可変可能なルビジウム発振器であっても構わない。
　ＰＬＬ発振回路１０ａは、入力クロック１８ａの周波数と電圧制御発振器１６が生成する同期クロック１８ｅの周波数とが一致するように、帰還制御する。これにより、位相差検出部１２は、所定の定常位相差を有する位相比較信号１８ｂを出力する。例えば、選択系クロック又は予備系クロックである入力クロック１８ａの周波数が６．３１２ＭＨｚのとき、同期クロック１８ｅの周波数は、６．３１２ＭＨｚになり、分周後の再生クロック２０ａ，２０ｂの周波数が６４ｋＨｚとなる。
　図４は、クロック周波数監視装置に入力されるクロックが正常なときの制御値の時間変動を示す図であり、図５は、クロック周波数監視装置に入力されるクロックが異常なときの制御値の時間変動を示す図である。縦軸は、－１２００～１３００の制御値（デジタル値）１８ｃを示し、横軸は、０～１００［sec］の時間を示している。
　図４では、入力クロック（選択系クロック又は予備系クロック）が正常なので、入力クロック１８ａと同期クロック１８ｅとの周波数偏差が無く、制御値１８ｃが一定値を示している。一方、図５では、入力クロックの周波数に異常が発生し、入力クロック１８ａと同期クロック１８ｅとの周波数偏差が発生し、制御値１８ｃの変動が生じている。特に、６０～８０［ｓｅｃ］において、制御値１８ｃは大きな変動量を示し、入力クロック１８ａが異常な状態を示していると推認される。このように、クロック供給装置１ａの判定部１９は、制御値１８ｃの変動量（変動幅）を観測することにより、入力クロック１８ａ（選択系クロック又は予備系クロック）の正常／異常を監視するクロック周波数監視装置としての機能を有する。
（第２実施形態）
　前記第１実施形態では、選択系クロックを再生させるときの制御値１８ｃを観測することにより、選択系クロックの正常／異常を判定したが、選択系クロックの同期クロック１８ｅと、予備系クロックとの位相差を低域濾波（ＬＰＦ）演算した制御値１８ｃの推移を観測することにより、予備系クロックの正常／異常を判定することができる。
　図６は、本発明の第２実施形態であるクロック周波数監視装置の構成図である。
　クロック周波数監視装置としてのクロック供給装置１ｂは、前記第１実施形態で説明した複数の周波数受信部２１ａ，２１ｂと、ＰＬＬ発振回路１０ａと、複数の周波数配信部２２ａ，２２ｂとに加えて、周波数監視部３０を備えている。
　周波数監視部３０は、セレクタ（ＳＥＬ）３１と、位相差検出部（ＰＣ）３２と、ＣＰＵ３３と、記憶部３４と、位相差補正部３５と、温度センサ３６と、判定部１９とを備え、外部のネットワークオペレーションシステム（ＮＥ－ＯｐＳ）７に通信可能に接続される。
　セレクタ３１は、セレクタ１１が選択系クロックパスを選択したときに、予備系クロックパスのクロックを位相差補正部３５に出力し、セレクタ１１が予備系クロックパスを選択したときに、選択系クロックパスのクロックを位相差補正部３５に出力する。つまり、セレクタ３１は、セレクタ１１と排他的に出力する。
　位相差補正部３５は、セレクタ３１が選択した選択系クロックパス及び予備系クロックパスの何れか一方のクロックの位相差を補正し、位相補正したクロックを位相差検出部３２に出力する。位相差補正部３５の補正量は、例えば、選択系クロックパスのクロックと、予備系クロックパスのクロックとの正常時の位相差である。
　位相差検出部３２は、位相差補正部３５の出力クロックと、ループバック発振器１４ａの電圧制御発振器１６（図３）が出力する同期クロック１８ｅとの位相差を出力する。ＣＰＵ３３は、位相差検出部３２が出力した位相差を低域濾波（ＬＰＦ）演算し、制御値３７ａを出力する。記憶部３４は、制御値変動データ３７と、制御値異常閾値３８とを格納する。制御値変動データ３７は、制御値３７ａ及び温度３７ｂの組合せの時系列データである。温度センサ３６は、ノイズ（ジッタ、ワンダ）の変動要因である温度３７ｂを検出し、記憶部３４に記憶する。
　判定部１９は、制御値３７ａと、制御値異常閾値３８との差異が所定量以上になったときに、周波数異常とみなす。
　図７は、本発明の第２実施形態であるクロック周波数監視装置の動作を説明するフローチャートである。
　クロック周波数監視装置としてのクロック供給装置１ｂは、自身を特定する制御ＩＤ、制御値変動データ３７と、制御値異常閾値３８とをネットワークオペレーションシステム７に送信する（Ｓ１１）。ネットワークオペレーションシステム７は、これらのデータを受信し（Ｓ１２）、制御値変動データ３７の制御値３７ａを温度３７ｂで分類して、制御値３７ａの分布幅を温度３７ｂ毎に決定する（Ｓ１３）。ネットワークオペレーションシステム７は、決定された制御値３７ａの分布幅をノイズの影響と見なし、ノイズの影響を除去した制御値を温度３７ｂ毎に特定する（Ｓ１４）。ネットワークオペレーションシステム７は、このノイズの影響を除去した制御値３７ａの上限値及び下限値を制御値異常閾値３８としてクロック供給装置１ｂに送信する（Ｓ１５）。クロック供給装置１ｂは、記憶部３４の制御値異常閾値３８を更新する（Ｓ１６）。そして、クロック供給装置１ｂは、逐次測定した制御値３７ａが制御値異常閾値３８から外れたら、クロック周波数の異常とみなし、警報をネットワークオペレーションシステム７に送信する（Ｓ１７）。ネットワークオペレーションシステム７は、警報を受信し（Ｓ１８）、作業者に報知する。
　以上説明したように、本実施形態のクロック供給装置１ｂは、周波数監視部３０が演算する制御値３７ａは、ＰＬＬ発振回路１０ａが再生する選択系クロックと、予備系クロックとの位相差を低域濾波（ＬＰＦ）演算したものである。ＰＬＬ発振回路１０ａにおいて、位相差を低域濾波演算した制御値１８ｃは、周波数に対応するものである。周波数監視部３０でも同様に、位相差を低域濾波（ＬＰＦ）演算した制御値３７ａも周波数に対応したものである。つまり、判定部１９は、制御値３７ａの振る舞いにより、周波数異常を判定することができる。
（比較例）
　前記第１，２実施形態のクロック供給装置１ａ，１ｂと比較する比較例は、ＧＰＳやセシウム発振器６を用いて、予備系クロックの周波数を監視するものである。例えば、クロック供給装置１ｈ（図１）は、ＧＰＳやセシウム発振器６を設けている。これによれば、周波数を監視する周波数品質管理部は、リファレンス用のＧＰＳ信号や周波数安定度の高い高価なセシウム発振器６が必要になる。
　この比較例に対して、前記第１実施形態のクロック供給装置１ａの判定部１９は、制御値１８ｃの変動量の大／小により、周波数の正常／異常を判定した。また、前記第２実施形態のクロック供給装置１ｂの判定部１９は、制御値３７ａと、制御値異常閾値３８との差異が所定量以上になったときに、周波数異常とみなしている。したがって、前記第１，２実施形態のクロック供給装置１ａ，１ｂは、周波数監視のためのＧＰＳやセシウム発振器６が不要であるので、コストが安い。
（第３実施形態）
　クロック供給装置１ａ,１ｂは、ループバック発振器１４ａが生成した同期クロック１８ｅを位相差検出部１２に帰還させたが、同期クロック１８ｅを分周させてから位相差検出部１２に帰還させることもできる。
　図８は、本発明の第３実施形態であるクロック周波数監視装置の構成図である。
　クロック周波数監視装置としてのクロック供給装置１ｃは、第１実施形態のクロック供給装置１ａ（図２），１ｂ（図６）と同様に、複数の周波数受信部２１ａ，２１ｂと、ＰＬＬ発振回路１０ｂと、複数の周波数配信部２２ａ，２２ｂとを備えて構成される。ＰＬＬ発振回路１０ｂは、ＰＬＬ発振回路１０ｂは、セレクタ１１と、位相差検出部１２と、ＣＰＵ（Central Processing Unit）１３と、ループバック発振器１４ｂと、分周器１７ｂとを備えて構成される。また、ループバック発振器１４ｂは、分周器１７ａ（図３）を有しておらず、電圧制御発振器１６（図３）が生成した同期クロック１８ｅを再生クロック２０ａ，２０ｂとして出力する。
　分周器１７ｂは、ループバック発振器１４ｂが生成する同期クロック１８ｅを１／Ｎに分周して、分周クロック１８ｆを位相差検出部１２に入力する。つまり、位相差検出部１２は、入力クロック１８ａと分周クロック１８ｆとの位相差をＣＰＵ１３に出力する。ＣＰＵ１３は、低域濾波演算（ＬＰＦ）することにより、ループバック発振器１４ｂの発振周波数を電圧制御する制御値１８ｃを出力する。
　これにより、ループバック発振器１４ｂは、入力クロック１８ａのＮ倍の周波数の同期クロック１８ｅ及び再生クロック２０ａ，２０ｂを生成する。例えば、Ｎ＝９９の場合、入力クロック１８ａの周波数が６４ｋＨｚのとき、再生クロック２０ａ，２０ｂの周波数は、６．３１２ＭＨｚとなる。
　（変形例）
　本発明は前記した実施形態に限定されるものではなく、例えば、以下のような種々の変形が可能である。
　前記第２実施形態の位相差検出部３２（図６）では、同期クロック１８ｅと、位相差補正部３５の出力クロックとの位相差を出力した。図９に示すように、位相差補正部３５を用いて、同期クロック１８ｅの位相を補正したクロックを生成し、位相差検出部１２を用いて、該同期クロック１８ｅの位相を補正したクロックと、予備系パスの入力クロックとの位相差を生成しても構わない。
　　１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ　クロック供給装置（クロック周波数監視装置）
　　２ａ，２ｂ，２ｃ，２ｈ　　クロック供給対象装置
　　３　マスタクロック供給装置
　　４ａ，４ｂ　クロック供給装置（クロック周波数監視装置）
　　５ａ，５ｂ，５ｃ，５ｄ　クロック供給装置（クロック周波数監視装置）
　　６　セシウム発振器
　　７　ネットワークオペレーションシステム
　１０ａ，１０ｂ　ＰＬＬ発振回路
　１２　位相差検出部（位相比較器）
　１３　ＣＰＵ（低域濾波フィルタ、ＬＰＦ）
　１４ａ，１４ｂ　ループバック発振器
　１６　電圧制御発振器
　１７ａ，１７ｂ　分周器
　１８ａ　入力クロック
　１８ｂ　位相比較信号
　１８ｃ　制御値（出力信号）
　１９　判定部
　２１ａ，２１ｂ　周波数受信部
　２２ａ，２２ｂ　周波数配信部
　３０　周波数監視部
　３３　ＣＰＵ
　３７　制御値変動データ
　３７ａ　制御値
　３８　制御値異常閾値
１００　クロック網

Claims (6)

  1. 　第１入力クロックに同期した同期クロックを再生すると共に、該第１入力クロックに周波数同期すべき第２入力クロックの周波数を監視するクロック周波数監視装置であって、
    　前記同期クロック又は該同期クロックを分周した第１分周クロックの位相と前記第１入力クロックの位相とを比較する第１位相比較器と、
    　前記第１位相比較器の出力信号を低域濾波する第１フィルタと、
    　前記第１フィルタの出力信号に対応する周波数の前記同期クロックを生成する発振器と、
    　前記同期クロック又は前記第１分周クロックの位相と前記第２入力クロックの位相とを比較する第２位相比較器と、
    　前記第２位相比較器の出力信号を低域濾波する第２フィルタと、
    　前記第２フィルタの出力信号の変動幅が所定範囲以上になったときに、前記第２入力クロックの周波数異常と判定する判定部と、
    を備えることを特徴とするクロック周波数監視装置。
  2. 　請求項１に記載のクロック周波数監視装置であって、
    　前記所定範囲は、自装置の温度によって変化させられる
    ことを特徴とするクロック周波数監視装置。
  3. 　入力クロックの周波数を監視するクロック周波数監視装置であって、
    　前記入力クロックに位相同期した同期クロック又は該同期クロックを分周した第１分周クロックの位相と前記入力クロックの位相とを比較する位相比較器と、
    　前記位相比較器の出力信号を低域濾波するフィルタと、
    　前記フィルタの出力信号に対応する周波数の前記同期クロックを生成する発振器と、
    　前記フィルタの出力信号の変動幅が所定範囲以上になったときに前記入力クロックの周波数異常と判定する判定部と、
    を備えることを特徴とするクロック周波数監視装置。
  4. 　請求項１乃至請求項３の何れか一項に記載のクロック周波数監視装置であって、
    　前記同期クロック又は該同期クロックを分周した第２分周クロックを配信する配信部をさらに備える
    ことを特徴とするクロック周波数監視装置。
  5. 　第１入力クロックに同期した同期クロックを再生すると共に、該第１入力クロックに周波数同期すべき第２入力クロックの周波数を監視するクロック周波数監視装置が実行するクロック周波数監視方法であって、
    　前記同期クロック又は該同期クロックを分周した第１分周クロックの位相と前記第１入力クロックの位相とを比較する第１位相比較ステップと、
    　前記第１位相比較ステップの出力信号を低域濾波する第１フィルタステップと、
    　前記第１フィルタステップで演算した第１低域濾波信号に対応する周波数の前記同期クロックを発振器に生成させる発振ステップと、
    　前記同期クロック又は前記第１分周クロックの位相と前記第２入力クロックの位相とを比較する第２位相比較ステップと、
    　前記第２位相比較ステップの出力信号を低域濾波演算する第２フィルタステップと、
    　前記第２フィルタステップで演算した第２低域濾波信号の変動幅が所定範囲以上になったときに、前記第２入力クロックの周波数異常と判定する判定ステップと、
    を備えることを特徴とするクロック周波数監視方法。
  6. 　入力クロックの周波数を監視するクロック周波数監視装置が実行するクロック周波数監視方法であって、
    　前記入力クロックに位相同期した同期クロック又は該同期クロックを分周した第１分周クロックの位相と前記入力クロックの位相とを比較する位相比較ステップと、
    　前記位相比較ステップの出力信号を低域濾波するフィルタステップと、
    　前記フィルタステップで演算した低域濾波信号に対応する周波数の前記同期クロックを発振器に生成させる発振ステップと、
    　前記低域濾波信号の変動幅が所定範囲以上になったときに前記入力クロックの周波数異常と判定する判定ステップと、
    を備えることを特徴とするクロック周波数監視方法。
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